TWI652811B - 發光裝置及電子機器 - Google Patents

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TWI652811B
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腰原健
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日商精工愛普生股份有限公司
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Abstract

本發明之發光裝置之一態樣之特徵在於包括像素電路，該像素電路具備：複數個電晶體，其等包含第1電晶體；及發光元件，其藉由第1電晶體被供給電流；且複數個電晶體中之至少一者於俯視下與通道區域重疊之位置，於閘極電極連接有配線。

Description

發光裝置及電子機器
本發明係關於一種發光裝置及電子機器。
自先前以來，作為電子機器之顯示裝置，使用有複數個有機電致發光(Electroluminescence，以下簡稱為EL)元件呈矩陣狀配置而成之發光裝置(例如專利文獻1)。
於專利文獻1中，作為用以驅動有機EL之電路，記載有具備複數個電晶體之像素電路。
然而，於如上所述之發光裝置中，由於電晶體之閘極電極與閘極配線形成於同一層，故而必須以於俯視下不與電晶體重疊之方式設置配線，不易使像素電路小型化。
針對該問題，提出有將閘極電極與配線分開而分別設於不同層之構成(例如專利文獻2)。
根據此種構成，可於俯視下與電晶體重疊之位置設置配線，因此與閘極電極層兼作配線之情形相比，可使像素電路小型化。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-148216號公報
[專利文獻2]日本專利特開2013-113868號公報
然而，於如上所述之構成中，閘極電極與配線係於設於閘極電極中之較通道區域更外側之連接配線用部分(接觸墊部)連接，因此必須將閘極電極形成為大於通道區域。因此，有像素電路之小型化存在極限之問題。
本發明之一態樣係鑒於上述問題而完成者，其目的之一在於提供一種可使像素電路更小型化之發光裝置、及具備此種發光裝置之電子機器。
本發明之發光裝置之一態樣之特徵在於包括像素電路，該像素電路具備：複數個電晶體，其等包含第1電晶體；及發光元件，其藉由上述第1電晶體被供給電流；且上述複數個電晶體中之至少一者係於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
根據本發明之發光裝置之一態樣，複數個電晶體中之至少一者於俯視下與通道區域重疊之位置，於閘極電極連接有配線，因此無須於閘極電極中較通道區域更外側設置連接配線用之接觸墊部。因此，可使閘極電極與通道區域為大致同等之大小。藉此，根據本發明之發光裝置之一態樣，獲得可使像素電路更小型化之發光裝置。
亦可設為如下構成：上述複數個電晶體包含選擇電晶體，該選擇電晶體係設於上述第1電晶體之閘極與對上述第1電晶體之閘極輸入信號之信號線之間，且上述選擇電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
根據該構成，可使選擇電晶體小型化，結果可使像素電路小型化。
亦可設為如下構成：上述複數個電晶體包含補償電晶體，該補償電晶體係設於上述第1電晶體之閘極與上述第1電晶體之一電流端之間，且上述補償電晶體於俯視下與通道區域重疊之位置，於閘極電極 連接有配線。
根據該構成，可使補償電晶體小型化，結果可使像素電路小型化。
亦可設為如下構成：上述複數個電晶體包含發光控制電晶體，該發光控制電晶體係設於上述第1電晶體與上述發光元件之間，且上述發光控制電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
根據該構成，可使發光控制電晶體小型化，結果可使像素電路小型化。
亦可設為如下構成：上述複數個電晶體包含重設電晶體，該重設電晶體對上述發光元件供給特定之重設電位，且上述重設電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
根據該構成，可使重設電晶體小型化，結果可使像素電路小型化。
亦可設為如下構成：上述第1電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
根據該構成，可使第1電晶體小型化，結果可使像素電路小型化。
亦可設為如下構成：上述像素電路包含特性補償電路。
根據該構成，可抑制對發光元件供給電流之第1電晶體之閾值電壓之偏差，因此可使對發光元件供給之電流穩定化。
亦可設為如下構成：上述配線設於與上述複數個電晶體不同之層。
根據該構成，容易於俯視下與通道區域重疊之位置，於閘極電極連接配線。
亦可設為如下構成：上述配線於俯視下與上述複數個電晶體中 之至少兩個重疊。
根據該構成，可使像素電路更小型化。
本發明之發光裝置之一態樣之特徵在於包括像素電路，該像素電路具備：複數個電晶體，其等包含第1電晶體；及發光元件，其藉由上述第1電晶體被供給電流；且上述複數個電晶體包含第2電晶體，該第2電晶體係設於上述第1電晶體與上述發光元件之間，上述第2電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
根據本發明之發光裝置之一態樣，第2電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線，因此無須於第2電晶體之閘極電極設置連接配線用接觸墊部，可使閘極電極變小。因此，根據本發明之發光裝置之一態樣，獲得可使像素電路更小型化之發光裝置。
亦可設為如下構成：上述閘極電極中之連接有配線之位置偏向隔著上述閘極電極之一對電流端中成為高電位之側之電流端。
根據該構成，可抑制電晶體之閾值電壓之偏差。
亦可設為如下構成：上述發光元件為有機電致發光元件。
根據該構成，可用作電子機器之顯示裝置。
本發明之電子機器之一態樣之特徵在於包括上述發光裝置。
根據本發明之電子機器之一態樣，由於包括上述發光裝置，而可使電子機器更小型化。
10‧‧‧半導體基板
10A‧‧‧槽部
11‧‧‧顯示區域
12‧‧‧周邊區域
13‧‧‧安裝區域
16‧‧‧N型基體
17‧‧‧P型井
22‧‧‧掃描線(配線)
23、24、25‧‧‧控制線(配線)
26‧‧‧信號線
27‧‧‧第3電源導電體
30‧‧‧驅動電路
32‧‧‧掃描線驅動電路
34‧‧‧信號線驅動電路
38‧‧‧安裝端子
41‧‧‧第1電源導電體
42‧‧‧第2電源導電體
45‧‧‧發光元件
50‧‧‧絕緣層
52‧‧‧絕緣膜
54‧‧‧元件分離部
61‧‧‧第1導電層
62‧‧‧輔助電極
63‧‧‧第2導電層
64‧‧‧輔助電極
66‧‧‧光路調整層
68‧‧‧像素定義層
69、71‧‧‧開口部
90‧‧‧顯示裝置(電子機器)
92L、92R‧‧‧透過部
94L、94R‧‧‧半鏡面
100、100L、100R‧‧‧發光裝置
450‧‧‧發光功能層
451‧‧‧像素電極
452‧‧‧共用電極
AC、AC1、AC2、AC3、AC4、AC5、AC10、AC11、AC12、 AC32、ACDR、ACDR1‧‧‧通道區域
AD、AD1、AD2、AD3、AD4、AD5、ADDR、AD10‧‧‧汲極區域
AS、AS1、AS2、AS3、AS4、AS5、ASDR、AS10‧‧‧源極區域
C、Cp‧‧‧電容元件
C1‧‧‧第1電極
C2‧‧‧第2電極
Cp1‧‧‧第1電容電極
Cp2‧‧‧第2電容電極
D1‧‧‧距離
D2、D4‧‧‧寬度
DG、DS、DT‧‧‧深度
DF、DW‧‧‧厚度
E1、E2、E3、E4、E11、E12、E32、EDR、EDR1‧‧‧元件部
G、G1、G2、G3、G4、G4a、G5、G10、G11、G12、G32、GDR、GDR1、GDRa‧‧‧閘極電極
GP10、GP11、GP12、GP21、GP22‧‧‧接觸墊部
H、H2、H4、H5、H10、H21、H22、H23、H31、H33、H34、HA1、HA2、HA3、HA4、HA5、HA6、HA7、HA8、HB1、HB2、HB3、HC1、HC2、HD、HD1、HD2、HE1、HG、HS‧‧‧接觸孔
K1、K2‧‧‧假想直線
LA~LF‧‧‧絕緣層
LAa‧‧‧上表面
LD1、LE1‧‧‧第1層
LD2、LE2‧‧‧第2層
P、P11、P12、P21、P31‧‧‧像素電路
PT、PT2‧‧‧圖案
PD、PG、PS‧‧‧插塞
QD、QG、QS、QA1~QA4、QB1~QB3、QC1、QD1‧‧‧中繼電極
QDa、QGa、QSa‧‧‧接觸墊
Q21、Q31、QA3‧‧‧中繼電極(配線)
R1、R2‧‧‧抗蝕層
T、T5、T10‧‧‧電晶體
T1、T11、T12‧‧‧選擇電晶體
T2‧‧‧發光控制電晶體(第2 電晶體)
T3、T32‧‧‧補償電晶體
T4、T4a‧‧‧重設電晶體
TDR、TDR1‧‧‧驅動電晶體(第1 電晶體)
VCT、VEL‧‧‧電源電位
WA~WF‧‧‧配線層
W1、W2、WDR‧‧‧通道寬度
X、Y‧‧‧方向
圖1係表示第1實施形態之發光裝置之俯視圖。
圖2係表示第1實施形態之像素電路之電路圖。
圖3係表示第1實施形態之像素電路之俯視圖。
圖4係表示第1實施形態之像素電路之圖，且係圖3中之IV-IV剖面圖。
圖5係表示第1實施形態之像素電路之俯視圖。
圖6係表示第1實施形態之像素電路之俯視圖。
圖7係表示第1實施形態之像素電路之俯視圖。
圖8係表示第1實施形態之像素電路之俯視圖。
圖9係表示第1實施形態之像素電路之俯視圖。
圖10係表示第1實施形態之像素電路之俯視圖。
圖11係表示第1實施形態之像素電路之俯視圖。
圖12係表示第1實施形態之像素電路之俯視圖。
圖13(A)~(E)係表示第1實施形態中之中繼電極之形成方法之順序之剖面圖。
圖14(A)、(B)係用以說明第1實施形態之效果之說明圖。
圖15(A)、(B)係用以對接觸孔之配置位置進行說明之說明圖。
圖16係表示第1實施形態之另一例之俯視圖。
圖17係表示第2實施形態之像素電路之電路圖。
圖18係表示第2實施形態之像素電路之俯視圖。
圖19係表示第2實施形態之像素電路之俯視圖。
圖20係表示第3實施形態之像素電路之電路圖。
圖21係表示第3實施形態之像素電路之俯視圖。
圖22係表示第3實施形態之像素電路之俯視圖。
圖23係表示本實施形態之電子機器之一例之圖。
以下，一面參照圖一面對本發明之實施形態之發光裝置及電子機器進行說明。
再者，本發明之範圍並不限定於以下之實施形態，可於本發明之技術思想之範圍內任意地變更。又，於以下之圖式中，為了易於理解各構成，存在使實際之構造與各構造之比例尺或數量等不同之情況。
[發光裝置] (第1實施形態)
圖1係表示本實施形態之發光裝置100之俯視圖。
如圖1所示，本實施形態之發光裝置100係於半導體基板10上形成有利用有機EL材料之發光元件之有機EL裝置。發光裝置100例如為有機發光二極體(OLED，Organic Light Emitting Diode)。半導體基板10係由矽等半導體材料形成之板狀構件，且用作形成複數個發光元件之基材。
如圖1所示，於半導體基板10之表面設有顯示區域11、周邊區域12及安裝區域13。顯示區域11係排列有複數個像素電路P之矩形狀區域。於顯示區域11形成有沿X方向延伸之複數個掃描線(配線)22、對應於各掃描線22而沿X方向延伸之複數個控制線(配線)24、及沿與X方向交叉之Y方向延伸之複數個信號線26。像素電路P係對應於複數個掃描線22與複數個信號線26之各交叉之區域。因此，複數個像素電路P遍及X方向及Y方向地排列成矩陣狀。
周邊區域12係包圍顯示區域11之矩形框狀區域。驅動電路30設於周邊區域12。驅動電路30係驅動顯示區域11內之各像素電路P之電路。驅動電路30包含兩個掃描線驅動電路32及信號線驅動電路34。發光裝置100係驅動電路30直接形成於半導體基板10之表面之包含電晶體等主動元件的電路內置型顯示裝置。再者，亦可於周邊區域12內形成不直接有助於圖像顯示之虛設像素。
安裝區域13設於隔著周邊區域12而與顯示區域11為相反側(即周邊區域12之外側)之區域。於安裝區域13排列有複數個安裝端子38。控制信號或電源電位係自控制電路或電源電路等各種外部電路(未圖示)供給至安裝端子38。外部電路安裝於例如接合於安裝區域13之可撓性配線基板(未圖示)。
圖2係表示顯示區域11內之1個像素電路P11之電路圖。
如圖2所示，像素電路P11包括發光元件45、驅動電晶體(第1電晶體)TDR、選擇電晶體T1、發光控制電晶體(第2電晶體)T2、補償電晶體T3、重設電晶體T4、及電容元件C。再者，在第1實施形態中，將像素電路P11之電晶體TDR、T1~T4由P通道型電晶體構成，但亦可由N通道型電晶體構成。該像素電路P11例如能夠如日本專利特開2013-088611號公報之圖13至圖17及其說明所示之驅動方法般動作。
發光元件45係使包含有機EL材料之發光層之發光功能層450介置於像素電極(陽極)451與共用電極(陰極)452之間而成之電光學元件。像素電極451係於每個像素電路P個別地形成，共用電極452係遍及複數個像素電路P而連續地形成。如圖2所示，發光元件45配置於連結第1電源導電體41與第2電源導電體42之電流路徑上。第1電源導電體41係供給高電位側之電源電位VEL之電源配線。第2電源導電體42係供給低電位側之電源電位VCT之電源配線。
驅動電晶體TDR係於連結第1電源導電體41與第2電源導電體42之電流路徑上相對於發光元件45並聯連接。具體而言，驅動電晶體TDR之一對電流端中之一者(源極)係連接於第1電源導電體41。驅動電晶體TDR之一對電流端中之另一者(汲極)係與發光元件45之像素電極451連接。驅動電晶體TDR產生相當於與自身之閘極-源極間之電壓對應之電流量之驅動電流。
圖2所示之選擇電晶體T1係作為控制信號線26與驅動電晶體TDR之閘極之導通狀態(導通/非導通)之開關發揮功能。選擇電晶體T1之閘極連接於掃描線22。選擇電晶體T1之源極連接於信號線26。選擇電晶體T1之汲極係與驅動電晶體TDR之閘極、發光控制電晶體T2之汲極、及下述電容元件C之第1電極C1連接。
再者，於下述特性補償中之動作中，流動於選擇電晶體T1之電 流之朝向反轉，因此選擇電晶體T1中之源極與汲極之關係變得相反，但於本說明書中之實施形態中，以在對驅動電晶體之閘極寫入與發光元件之灰階等級對應之電位之期間，流動於選擇電晶體之電流之朝向下之源極與汲極之關係進行說明。
發光控制電晶體T2係並聯連接於驅動電晶體TDR與發光元件45之間。具體而言，發光控制電晶體T2之源極係與驅動電晶體TDR之汲極連接，發光控制電晶體T2之汲極係與發光元件45之像素電極451連接。發光控制電晶體T2之閘極係連接於控制線24。
發光控制電晶體T2係藉由經由控制線24自掃描線驅動電路32(參照圖1)輸入至閘極之控制信號，而被控制接通/斷開。於發光控制電晶體T2被控制為接通狀態之狀態下，驅動電流自驅動電晶體TDR經由發光控制電晶體T2供給至發光元件45。此時，發光元件45以對應於驅動電流之電流量之亮度發光。於發光控制電晶體T2被控制為斷開狀態之狀態下，阻斷對發光元件45供給驅動電流。此時，發光元件45熄滅。
電容元件C係使介電體介置於第1電極C1與第2電極C2之間而成之靜電電容。第1電極C1連接於驅動電晶體TDR之閘極。第2電極C2連接於第1電源導電體41(驅動電晶體TDR之源極)。因此，電容元件C保持驅動電晶體TDR之閘極-源極間之電壓。
補償電晶體T3係用以補償由驅動電晶體TDR之閾值電壓之偏差引起之對發光元件45供給之電流值之偏差之電晶體。補償電晶體T3之源極係與驅動電晶體TDR之汲極及發光控制電晶體T2之源極連接。補償電晶體T3之汲極係與驅動電晶體TDR之閘極連接。於補償電晶體T3之閘極連接有控制線(配線)23。補償電晶體T3係藉由來自控制線23之控制信號而被控制接通/斷開。
若補償電晶體T3、驅動電晶體TDR及選擇電晶體T1成為接通狀 態，則流動於驅動電晶體TDR之源極-汲極之電流經由補償電晶體T3、選擇電晶體T1而流動至信號線26。此處，於本實施形態中，於信號線26連接有電容元件Cp之第1電容電極Cp1。藉此，自驅動電晶體TDR之閘極至電容元件Cp之第1電容電極Cp1之電位係驅動電晶體TDR之源極-閘極間之電壓向閾值電壓上升。較理想為，自驅動電晶體151之閘極至電容元件Cp之第1電容電極Cp1之電位，係驅動電晶體151之源極-閘極間之電壓達到閾值電壓，流動於驅動電晶體151之源極-汲極之電流變為不流動。若補償電晶體153成為斷開狀態，則該驅動電晶體151之源極-閘極間之電壓保存於電容元件C。
而且，於補償電晶體T3為斷開之狀態下，若對電容元件Cp之第2電容電極Cp2輸入與發光元件45之灰階等級對應之信號，則自驅動電晶體TDR之閘極至第1電容電極Cp1之電位相應於灰階等級而向上方偏移。藉此，驅動電晶體TDR之源極-閘極間之電壓值成為對閾值電壓施加對應於灰階等級之電壓所得之值。即，驅動電晶體TDR之源極-閘極間之電壓成為補償閾值電壓之值。因此，無論驅動電晶體TDR之閾值電壓之值如何，均可對發光元件45穩定地供給對應於灰階等級之電流。
如以上所說明，驅動電晶體TDR之閾值電壓特性得到補償。即，像素電路P11具有包含補償電晶體T3及電容元件Cp等之特性補償電路。
重設電晶體T4係用以重設發光元件45之電位之電晶體。重設電晶體T4之源極連接於發光控制電晶體T2之汲極及發光元件45之像素電極451。重設電晶體T4之汲極連接於第3電源導電體27。第3電源導電體27係供給重設發光元件45之電位(重設電位)之電源配線。重設電晶體T4之閘極連接於控制線(配線)25。重設電晶體T4係藉由來自控制線25之控制信號而被控制接通/斷開。
於將發光元件45初始化之期間，重設電晶體T4成為接通狀態，發光控制電晶體T2成為斷開狀態。藉此，發光元件45經由重設電晶體T4而與第3電源導電體27連接，發光元件45之電位被重設為第3電源導電體27之電位。
存在於發光元件45產生寄生電容之情況，若產生寄生電容，則藉由該寄生電容保持發光元件45之像素電極451與共用電極452之間之電壓。因此，例如，於如將發光元件45自高亮度狀態轉為低亮度狀態之情形時，於寄生電容保持高亮度狀態下之高電壓，因此於發光元件45流動過量之電流，難以使發光元件45為低亮度狀態。
對此，藉由利用重設電晶體T4以上述方式重設發光元件45之電位，易於將發光元件45自高亮度狀態轉為低亮度狀態。
圖1所示之信號線驅動電路34係將自外部電路供給之圖像信號作為與對每個像素電路P指定之灰階對應之灰階電位(資料信號)，於每個寫入期間(水平掃描期間)對複數個信號線26並列地供給。另一方面，掃描線驅動電路32藉由對複數個掃描線22之各者供給掃描信號而於每個寫入期間依序選擇複數個掃描線22之各者。與掃描線驅動電路32所選擇之掃描線22對應之像素電路P之選擇電晶體T1轉變為接通狀態。此時，經由信號線26與選擇電晶體T1對各像素電路P之驅動電晶體TDR之閘極供給灰階電位，對應於灰階電位之電壓被保持於電容元件C。
另一方面，若寫入期間之掃描線22之選擇結束，則掃描線驅動電路32藉由對各控制線24供給控制信號，而將與該控制線24對應之像素電路P之發光控制電晶體T2控制為接通狀態。因此，與在即將寫入之前之期間保持於電容元件C之電壓對應之驅動電流係自驅動電晶體TDR經由發光控制電晶體T2供給至發光元件45。如上所述，藉由發光元件45以對應於灰階電位之亮度發光，圖像信號指定之任意圖像顯示 於顯示區域11。
其次，對像素電路P11之具體構成進行說明。
圖3係模式性地表示像素電路P11之俯視圖。圖4係圖3中之IV-IV剖面圖。圖5至圖12係表示俯視圖4中之各層之情形之俯視圖。於圖5至圖12中，就視覺上容易把握各要素之觀點而言，為方便起見而對與圖4共通之各要素附加與圖4相同之影線。
於本實施形態中，各電晶體例如為MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)。
如圖4所示，本實施形態之各電晶體TDR、T1、T2、T3、T4形成於半導體基板10之表面。更詳細而言，各電晶體TDR、T1、T2、T3、T4係利用形成於半導體基板10中之N型基體16之表面之P型井17而形成。再者，關於發光控制電晶體T2及重設電晶體T4，於圖4中省略圖示。
如圖3所示，驅動電晶體TDR包括元件部EDR及閘極電極GDR。於元件部EDR形成有源極區域ASDR、汲極區域ADDR、及通道區域ACDR。
選擇電晶體T1包括元件部E1及閘極電極G1。於元件部E1形成有源極區域AS1、汲極區域AD1及通道區域AC1。
發光控制電晶體T2包括元件部E2及閘極電極G2。於元件部E2形成有源極區域AS2、汲極區域AD2、及通道區域AC2。
補償電晶體T3包括元件部E3及閘極電極G3。於元件部E3形成有源極區域AS3、汲極區域AD3、及通道區域AC3。於本實施形態中，補償電晶體T3之汲極區域AD3亦作為選擇電晶體T1之汲極區域AD1發揮功能。
重設電晶體T4包括元件部E4及閘極電極G4。於元件部E4形成有 源極區域AS4、汲極區域AD4、及通道區域AC4。
再者，於本實施形態中，各電晶體之構成相同，因此於以下之說明中，存在僅代表性地對驅動電晶體TDR進行說明之情況。
如圖3及圖4所示，元件部EDR、E1、E3形成於半導體基板10之井17。於圖4中，雖省略圖示，但關於發光控制電晶體T2及重設電晶體T4之元件部E2、E4亦同樣。
於本實施形態中，如圖3及圖4所示，選擇電晶體T1之元件部E1與補償電晶體T3之元件部E3中，各者之汲極區域AD1與汲極區域AD3共用。又，如圖4所示，驅動電晶體TDR之元件部EDR與選擇電晶體T1及補償電晶體T3之元件部E1、E3係形成為藉由形成於半導體基板10之井17之槽部(溝槽)10A而相互分離之島狀。於圖4中，雖省略圖示，但關於發光控制電晶體T2及重設電晶體T4之元件部E2、E4，亦同樣地形成為相互分離之島狀。
劃定各元件部之槽部10A係將形成於半導體基板10之表面之井17局部地去除而成之區域。
圖4所例示之槽部10A之深度DT係半導體基板10(井17)之表面與槽部10A之底面之距離。槽部10A之深度DT設定為例如300nm以上且1000nm以下之範圍內之尺寸(例如數百nm左右)。由圖4可理解，槽部10A之深度DT小於井17之厚度DW(DT<DW)。因此，槽部10A之底面包含井17。
於槽部10A之內側(即各元件部之相互間)形成有元件分離部54。元件分離部54係作為用以將各電晶體電性絕緣(元件分離)之要素發揮功能。即，於本實施形態中，形成將各電晶體電性分離之STI(Shallow Trench Isolation，淺溝槽隔離)構造之元件分離部54。具體而言，雖然省略圖示，但元件分離部54將驅動電晶體TDR、選擇電晶體T1、補償電晶體T3、發光控制電晶體T2、重設電晶體T4分離。
如圖4所示，本實施形態中之元件分離部54之厚度(槽部10A之深度)DT大於源極區域ASDR及汲極區域ADDR之厚度DF。因此，與元件分離部54之厚度DT小於源極區域ASDR或汲極區域ADDR之厚度DF之構成相比，具有抑制相互相鄰之各電晶體之源極區域及汲極區域之間之電流之洩漏(可將各電晶體確實地分離)的優點。
於本實施形態中，如圖3及圖5所示，各元件部於俯視下(XY面觀察)形成為沿Y方向延伸之帶狀。
驅動電晶體TDR之元件部EDR與重設電晶體T4之元件部E4係以長度方向成為Y方向之方式配置，沿與Y方向平行之假想直線K1並排設置。
選擇電晶體T1之元件部E1及補償電晶體T3之元件部與發光控制電晶體T2之元件部E2係以長度方向成為Y方向之方式配置，沿與Y方向平行之假想直線K2並排設置。
假想直線K1與假想直線K2係於X方向上並排設置。即，本實施形態之像素電路P11中之5個電晶體之元件部係以兩行並排設置。
再者，於本實施形態中，所謂電晶體中之元件部之長度方向係指下述源極區域與汲極區域排列之方向。
如圖3及圖4所示，源極區域ASDR及汲極區域ADDR係驅動電晶體TDR之元件部EDR中於俯視下形成於隔著閘極電極之各位置之區域。源極區域ASDR及汲極區域ADDR係對P型井17導入並擴散有逆導電型(即N型)之雜質離子之特定厚度之區域。
於形成有元件部EDR之半導體基板10(井17)之面上形成有絕緣層50。絕緣層50係由例如矽化合物(典型而言為氮化矽或氧化矽)等絕緣性無機材料形成，包含絕緣膜52與元件分離部54而構成。絕緣膜52係絕緣層50中位於各元件部之面上之部分，作為各電晶體之閘極絕緣膜發揮功能。
如圖4及圖6所示，閘極電極GDR形成於絕緣層50之面上。即，元件部EDR與閘極電極GDR係隔著絕緣膜52(絕緣層50)而對向。元件部EDR中之由源極區域ASDR與汲極區域ADDR夾隔之區域中在俯視下與閘極電極GDR重疊之部分成為通道區域ACDR。
如圖5及圖6所示，驅動電晶體TDR之通道寬度WDR大於選擇電晶體T1之通道寬度W1及補償電晶體T3之通道寬度W2。於本實施形態中，選擇電晶體T1之通道寬度W1與補償電晶體T3之通道寬度W2大致相等。驅動電晶體TDR之通道寬度WDR例如為500nm。
如圖3所示，驅動電晶體TDR之閘極電極GDR經由中繼電極QA3而與選擇電晶體T1之汲極區域AD1電性連接。於本實施形態中，中繼電極(配線)QA3經由接觸孔HA8而與驅動電晶體TDR之閘極電極GDR電性連接。於本實施形態中，接觸孔HA8設置於俯視下與通道區域ACDR重疊之位置。換言之，驅動電晶體TDR於俯視下與通道區域ACDR重疊之位置，閘極電極GDR與中繼電極QA3連接。
選擇電晶體T1之閘極電極G1經由接觸孔HA1而與掃描線22電性連接。掃描線22以通過驅動電晶體TDR及選擇電晶體T1之上方之方式於X方向上延伸而設置。換言之，掃描線22係以於俯視下與驅動電晶體TDR及選擇電晶體T1重疊之方式設置。
接觸孔HA1設置於俯視下與通道區域AC1重疊之位置。換言之，選擇電晶體T1係於俯視下與通道區域AC1重疊之位置，閘極電極G1與掃描線22連接。接觸孔HA1設於閘極電極G1中之偏向源極區域AS1(偏向+Y)之位置。
發光控制電晶體T2之閘極電極G2係經由接觸孔H2而與控制線24電性連接。控制線24係以通過發光控制電晶體T2及重設電晶體T4之上方之方式於X方向上延伸而設置。換言之，控制線24係以於俯視下與發光控制電晶體T2及重設電晶體T4重疊之方式設置。
接觸孔H2設置於俯視下與通道區域AC2重疊之位置。換言之，發光控制電晶體T2係於俯視下與通道區域AC2重疊之位置，閘極電極G2與控制線24連接。接觸孔H2設於閘極電極G2中之偏向源極區域AS2(偏向+Y)之位置。
補償電晶體T3之閘極電極G3係經由接觸孔HA2而與控制線23電性連接。控制線23係以通過驅動電晶體TDR及補償電晶體T3之上方之方式於X方向上延伸而設置。換言之，控制線23係以於俯視下與驅動電晶體TDR及補償電晶體T3重疊之方式設置。
接觸孔HA2設置於俯視下與通道區域AC3重疊之位置。換言之，補償電晶體T3係於俯視下與通道區域AC3重疊之位置，閘極電極G3與控制線23連接。接觸孔HA2設於閘極電極G3中之偏向源極區域AS3(偏向-Y)之位置。
重設電晶體T4之閘極電極G4係經由接觸孔H4而與控制線25電性連接。控制線25係以通過發光控制電晶體T2及重設電晶體T4之上方之方式於X方向上延伸而設置。換言之，控制線25係以於俯視下與發光控制電晶體T2及重設電晶體T4重疊之方式設置。
接觸孔H4係設置於俯視下與通道區域AC4重疊之位置。換言之，重設電晶體T4係於俯視下與通道區域AC4重疊之位置，閘極電極G4與控制線25連接。接觸孔H4設於閘極電極G4中之偏向源極區域AS4(偏向-Y)之位置。
於以上所說明之形成有各電晶體之閘極電極之絕緣層50之面上，如圖4所例示，形成將複數個絕緣層L(LA~LF)與複數個配線層W(WA~WF)交替地積層而成之多層配線層。各絕緣層L係由例如矽化合物(典型而言為氮化矽或氧化矽)等絕緣性無機材料形成。又，各配線層W係由含有鋁或銀等之低電阻之導電材料形成。再者，於以下說明中，將藉由導電層(單層或複數層)之選擇性去除而以同一步驟一次 性地形成複數個要素之關係表述為「由同層形成」。
以下對多層配線層進行詳細說明。
再者，於本實施形態中，作為多層配線層之說明，參照表示圖3中之IV-IV剖面、即驅動電晶體TDR、選擇電晶體T1、及補償電晶體T3之剖面的圖4進行說明。
圖4之絕緣層LA係形成於各電晶體之形成有閘極電極之絕緣層50(絕緣膜52)之面上。如圖4及圖7所示，於絕緣層LA之面上，包含掃描線22及控制線23與複數個中繼電極QA(QA1~QA4)之導體圖案由同層(配線層WA)形成。如上所述，掃描線22係經由貫通絕緣層LA之接觸孔HA1而與選擇電晶體T1之閘極電極G1導通，控制線23係經由貫通絕緣層LA之接觸孔HA2而與補償電晶體T3之閘極電極G3導通。
中繼電極QA1係經由貫通絕緣層LA與絕緣層50之接觸孔HA3而與驅動電晶體TDR之源極區域ASDR導通。由圖4及圖7可理解，中繼電極QA2係經由貫通絕緣層LA與絕緣層50之接觸孔HA4而與驅動電晶體TDR之汲極區域ADDR導通，並且經由貫通絕緣層LA與絕緣層50之接觸孔HA5而與補償電晶體T3之源極區域AS3導通。藉此，驅動電晶體TDR之汲極區域ADDR與補償電晶體T3之源極區域AS3連接。
中繼電極QA3係經由貫通絕緣層LA與絕緣層50之接觸孔HA6而與選擇電晶體T1之汲極區域AD1及補償電晶體T3之汲極區域AD3導通，並且經由貫通絕緣層LA之接觸孔HA8而與驅動電晶體TDR之閘極電極GDR導通。即，驅動電晶體TDR之閘極電極GDR與選擇電晶體T1之汲極區域AD1及補償電晶體T3之汲極區域AD3連接。
中繼電極QA4係經由貫通絕緣層LA及絕緣層50之接觸孔HA7而與選擇電晶體T1之源極區域AS1導通。
圖4之絕緣層LB係形成於形成有配線層WA之絕緣層LA之面上。如圖4及圖8所示，於絕緣層LB之面上，包含信號線26、第3電源導電 體27及複數個中繼電極QB(QB1~QB3)之導體圖案由同層(配線層WB)形成。再者，於圖8中，省略第3電源導電體27之圖示。
由圖8可理解，信號線26係形成為沿Y方向延伸之直線狀，且經由貫通絕緣層LB之接觸孔HB1而與配線層WA之中繼電極QA4導通。即，由圖4及圖8可理解，信號線26係經由中繼電極QA4而與選擇電晶體T1之源極區域AS1導通。又，中繼電極QB1係經由貫通絕緣層LB之接觸孔HB2而與配線層WA之中繼電極QA1導通。中繼電極QB2係經由貫通絕緣層LB之接觸孔HB2而與配線層WA之中繼電極QA3(驅動電晶體TDR之閘極電極GDR)導通。中繼電極QB3係經由貫通絕緣層LB之接觸孔HB3而與配線層WA之中繼電極QA2導通。
圖4之絕緣層LC係形成於形成有配線層WB之絕緣層LB之面上。如圖4及圖9所例示，於絕緣層LC之面上，包含第1導電層61及中繼電極QC1之導體圖案由同層(配線層WC)形成。第1導電層61係遍及顯示區域11之整體連續地形成而構成圖2之第1電源導電體41。具體而言，第1導電層61電性連接於供給高位側之電源電位VEL之安裝端子38(參照圖1)，並且由圖4及圖9可理解，經由貫通絕緣層LC之接觸孔HC1而與配線層WB之中繼電極QB1導通。即，供給至安裝端子38之電源電位VEL係經由第1導電層61、中繼電極QB1及中繼電極QA1而到達驅動電晶體TDR之源極區域ASDR。
如圖9所例示般，於第1導電層61，於每個像素電路P形成開口部71。中繼電極QC1形成於開口部71之內側。中繼電極QC1係經由貫通絕緣層LC之接觸孔HC2而與配線層WB之中繼電極QB2導通。
圖4之絕緣層LD係形成於形成有配線層WC之絕緣層LC之面上。如圖4及圖10所示，於絕緣層LD之面上，包含電容元件C之第1電極C1之導體圖案由同層(配線層WD)形成。由圖10可理解，第1電極C1係於每個像素電路P個別地形成，且經由貫通絕緣層LD之接觸孔HD1而與 配線層WC之中繼電極QC1導通。藉此，電容元件C之第1電極C1經由中繼電極QC1、中繼電極QB2及中繼電極QA3，而電性連接於驅動電晶體TDR之閘極電極GDR、選擇電晶體T1之汲極區域AD1、及補償電晶體T3之汲極區域AD3。
如圖4及圖10所示，中繼電極QD1係經由貫通絕緣層LD之接觸孔HD2而與配線層WC之第1導電層61導通。
於圖4中，例示有將絕緣層LD設為第1層LD1及第2層LD2之積層之構成。於第1層LD1之面上(第1層LD1與第2層LD2之間)形成有輔助電極62。形成於絕緣層LD(第2層LD2)之面上之第1電極C1係經由貫通第2層LD2之複數個接觸孔而與輔助電極62導通。輔助電極62係用以使電容元件C之電容值增加之輔助性電極。再者，亦可採用省略輔助電極62之構成(以單層形成絕緣層LD之構成)。
圖4之絕緣層LE形成於形成有配線層WD之絕緣層LD之面上。如圖4及圖11所示，於絕緣層LE之面上，包含第2導電層63之導體圖案由同層(配線層WE)形成。配線層WE係由含有銀或鋁之光反射性導電材料形成。
第2導電層63係與第1導電層61同樣地遍及顯示區域11之整體而連續地形成，且經由貫通絕緣層LE之接觸孔HE1而與配線層WD之中繼電極QD1導通。即，第2導電層63係經由中繼電極QD1而電性連接於第1導電層61(參照圖9)。因此，對第2導電層63，與第1導電層61同樣地供給高位側之電源電位VEL。由以上說明可理解，第2導電層63係與第1導電層61一併構成圖2之第1電源導電體41。
於圖4中，例示有將絕緣層LE設為第1層LE1與第2層LE2之積層之構成。於第1層LE1之面上(第1層LE1與第2層LE2之間)形成輔助電極64。形成於絕緣層LE(第2層LE2)之面上之第2導電層63係經由貫通第2層LE2之複數個接觸孔而與輔助電極64導通。輔助電極64係與輔 助電極62同樣地用以使電容元件C之靜電電容增加之輔助性電極。再者，亦可採用省略輔助電極64之構成(以單層形成絕緣層LE之構成)。
由以上說明可理解，使絕緣層LD介置於第1導電層61與第1電極C1(輔助電極62)之間之電容和使絕緣層LE介置於第2導電層63(輔助電極64)與第1電極C1之間之電容係作為上文參照圖2敍述之電容元件C發揮功能。由以上說明可理解，第1導電層61及第2導電層63係作為於供給電源電位VEL之第1電源導電體41與第1電極C1之間形成電容元件C之第2電極C2發揮功能。
圖4之絕緣層LF形成於形成有配線層WE之絕緣層LE之面上。於絕緣層LF之面上形成未圖示之導體圖案(配線層WF)。配線層WF係由例如遮光性之導電材料(例如氮化鈦)形成。
如圖4所例示，於形成有配線層WF之絕緣層LF之面上形成光路調整層66。光路調整層66係規定各像素電路P之共振構造之共振波長之透光性膜體，由矽化合物(典型而言為氮化矽或氧化矽)等透光性絕緣材料形成。於光路調整層66之面上，像素電極451於每個像素電路P個別地形成。像素電極451係由例如ITO(Indium Tin Oxide，氧化銦錫)等透光性導電材料形成。
如圖12所示，像素電極451係作為發光元件45之陽極發揮功能之大致矩形狀之電極。於圖4至圖12中省略圖示，但於絕緣層LA~LF及光路調整層66形成有貫通各層之接觸孔，於各層之接觸孔形成有中繼電極。藉此，像素電極451與發光控制電晶體T2之汲極區域AD2電性連接。
於形成有像素電極451之光路調整層66之面上，如圖4所示，遍及半導體基板10之整個區域而形成像素定義層68。像素定義層68係由例如矽化合物(典型而言為氮化矽或氧化矽)等絕緣性無機材料形成。於像素定義層68形成與像素電極451對應之開口部69。於圖12中，以 虛線一併標記有像素定義層68之開口部69之內周緣。
如圖4所例示，於形成有像素電極451及像素定義層68之光路調整層66之面上形成發光功能層450。發光功能層450係形成於顯示區域11之整個區域且遍及複數個像素電路P而連續設置。本實施形態之發光功能層450係包含由有機EL材料形成之發光層而構成，藉由供給電流而放射白色光。白色光係具有遍及藍色波長區域、綠色波長區域及紅色波長區域之光譜之光，於可見光之波長區域內觀測到至少兩個波峰。再者，亦可使供給至發光層之電子或電洞之輸送層或注入層包含於發光功能層450中。
如圖4所示，於發光功能層450之面上，形成作為發光元件45之陰極發揮功能之共用電極452。共用電極452係以遍及複數個像素電路P連續之方式形成於半導體基板10之整個區域，電性連接於供給電源電位VCT之安裝端子38。再者，實際上，防止外部氣體或水分侵入之透光性密封層係以被覆共用電極452之方式形成於半導體基板10之整個區域，但於圖4中省略圖示。
如圖4所示，發光功能層450中於像素定義層68之開口部69之內側由像素電極451與共用電極452夾隔之區域(發光區域)發光。即，於像素定義層68之開口部69之內側積層有像素電極451、發光功能層450及共用電極452之部分作為發光元件45發揮功能。由以上說明可理解，像素定義層68規定各像素電路P之發光元件45之平面形狀或尺寸。本實施形態之發光裝置100係例如非常高精細地配置有發光元件45之微顯示器。例如1個發光元件45之面積(像素定義層68之1個開口部69之面積)被設定為40μm2以下，於X方向上相互相鄰之各發光元件45之間隔被設定為1.5μm以下。
共用電極452係作為使到達表面之光之一部分透過並且將剩餘部分反射之性質(半透過反射性)之半透過反射層發揮功能。藉由將含有 例如銀或鎂之合金等光反射性導電材料以充分薄之膜厚形成，而形成具有半透過反射性之共用電極452。自發光功能層450放射之白色光係於第2導電層63(第1電源導電體41)與共用電極452之間往返，特定之共振波長之成分被選擇性地放大後透過共用電極452射出至觀察側(與半導體基板10為相反側)。即，於作為反射層發揮功能之第2導電層63與作為半透過反射層發揮功能之共用電極452之間形成使自發光功能層450之射出光共振之共振構造。
上述光路調整層66係用以按照各像素電路P之每種顯示色個別地設定共振構造之共振波長(顯示色)之要素。具體而言，藉由根據光路調整層66之膜厚適當地調整構成共振構造之第2導電層63與共用電極452之間之光路長(光學距離)，而按照每種顯示色設定各像素電路P之射出光之共振波長。
以上係本實施形態之發光裝置100之具體構造。
其次，對與本實施形態中之各電晶體之閘極電極、源極區域及汲極區域電性連接之中繼電極之形成方法進行說明。
圖13(A)~(E)係表示與本實施形態之電晶體連接之中繼電極之形成方法之順序之剖面圖。
首先，如圖13(A)所示，於電晶體T之閘極電極G側之上表面形成覆蓋閘極電極G之絕緣層LA。
其次，如圖13(B)所示，於絕緣層LA之上表面LAa形成形成有圖案PT1之抗蝕層R1。圖案PT1係藉由將與形成於汲極區域AD及源極區域AS上之接觸孔之位置對應之位置之抗蝕劑去除而形成。
抗蝕層R1之形成方法並無特別限定，可藉由於在絕緣層LA之上表面LAa塗佈抗蝕劑之後，利用曝光、顯影形成圖案PT1而形成，亦可使用網版印刷法等直接於絕緣層LA之上表面LAa形成形成有圖案PT1之抗蝕層R1。
其次，使用抗蝕層R1作為遮罩，對絕緣層LA及絕緣膜52進行蝕刻。作為蝕刻方法，並無特別限定，例如可使用乾式蝕刻，亦可使用濕式蝕刻。
藉此，形成將絕緣層LA及絕緣膜52於積層方向(圖示上下方向)上貫通至汲極區域AD之接觸孔HD、與將絕緣層LA及絕緣膜52於積層方向上貫通至源極區域AS之接觸孔HS。於形成接觸孔HD、HS後，去除抗蝕層R1。
其次，如圖13(C)所示，於絕緣層LA之上表面LAa形成形成有圖案PT2之抗蝕層R2。圖案PT2係藉由將與形成於閘極電極G上之接觸孔之位置對應之位置之抗蝕劑去除而形成。抗蝕層R2之形成方法可選擇與上述說明之抗蝕層R1相同之方法。
其次，使用抗蝕層R2作為遮罩對絕緣層LA進行蝕刻。作為蝕刻方法，與上述同樣地並無特別限定，例如可使用乾式蝕刻，亦可使用濕式蝕刻。
藉此，形成將絕緣膜52於積層方向上貫通至閘極電極G之接觸孔HG。於形成接觸孔HG後，去除抗蝕層R2。
其次，如圖13(D)所示，使含有鋁或銀等之低電阻之導電材料附著於接觸孔HG、HD、HS內。作為使導電材料附著之方法，並無特別限定，例如可選擇蒸鍍法或濺鍍法等。
而且，研磨該導電材料及絕緣層LA之表面，形成與閘極電極G電性連接之插塞PG、與汲極區域AD電性連接之插塞PD、及與源極區域AS電性連接之插塞PS。
其次，如圖13(E)所示，於絕緣層LA之上表面LAa，將導電材料成膜而形成包含同層之接觸墊QGa、QDa、QSa。
作為形成接觸墊QGa、QDa、QSa之方法，並無特別限定，可為於在絕緣層LA之上表面LAa塗佈導電材料之後進行蝕刻而圖案化之方 法，亦可為使用網版印刷法等直接形成於絕緣層LA之上表面LAa之方法。
接觸墊QGa係經由插塞PG而與閘極電極G電性連接。接觸墊QDa係經由插塞PD而與汲極區域AD電性連接。接觸墊QSa係經由插塞PS而與源極區域AS電性連接。
藉由以上，形成與閘極電極G電性連接之中繼電極QG、與汲極區域AD電性連接之中繼電極QD、及與源極區域AS電性連接之中繼電極QS。
根據本實施形態，各電晶體於俯視下與通道區域重疊之位置，閘極電極與各配線連接，因此可使像素電路P11小型化。以下進行詳細說明。
圖14(A)係表示於閘極電極設有配線連接用接觸墊部之比較例之電晶體T10的俯視圖。如圖14(A)所示，電晶體T10包括閘極電極G10、汲極區域AD10、及源極區域AS10。
於閘極電極G10設有較通道區域AC10更向外側突出之接觸墊部GP10。於此種電晶體T10中，用以與配線連接之接觸孔H10設於接觸墊部GP10上。換言之，接觸孔H10設置於俯視下與通道區域AC10不重疊之位置。
於電晶體T10中設有接觸墊部GP10，因此閘極電極G10之大小較通道區域AC10變大，其結果為，存在電晶體整體之寬度變大之問題。因此，配置複數個電晶體而構成之像素電路之小型化存在極限。
另一方面，圖14(B)係表示本實施形態之電晶體T5之俯視圖。如圖14(B)所示，電晶體T5包括閘極電極G5、汲極區域AD5、及源極區域AS5。
針對上述問題，根據本實施形態之電晶體T5，閘極電極G5與配線係於俯視下與通道區域AC5重疊之位置連接。換言之，連接閘極電 極G5與配線之接觸孔H5設置於俯視下與通道區域AC5重疊之位置。因此，可無須於閘極電極G5設置配線連接用接觸墊部，而使閘極電極G5之俯視下之大小成為與通道區域AC5大致相同之大小。藉此，如圖14(A)、(B)所示，與比較例之電晶體T10相比，於本實施形態之電晶體T5中，可使寬度方向(X方向)之長度變小。因此，根據本實施形態，獲得可使像素電路更小型化之發光裝置。
關於本實施形態之效果，進而一面參照圖3一面具體地說明。
根據本實施形態，可使圖3所示之驅動電晶體TDR及重設電晶體T4與選擇電晶體T1、發光控制電晶體T2、及補償電晶體T3之距離，即假想直線K1與假想直線K2之距離D1相較接觸孔設置於俯視下與通道區域不重疊之位置之情形變小。又，可使信號線26及第3電源導電體27形成於更接近於各電晶體之位置。因此，根據本實施形態，可使像素電路P11之寬度(X方向長度)D2變得更小，可使像素電路小型化。
又，根據本實施形態，於像素電路P11組入有補償電路，該補償電路係用以補償因驅動電晶體TDR之閾值電壓之偏差所致之對發光元件45之供給電流之偏差。因此，可將對應於灰階之電流穩定地供給至發光元件45。藉此，於俯視下與通道重疊之位置，藉由形成連接閘極電極與配線之接點，即便於如驅動電晶體TDR之閾值電壓不均之情形時，亦可抑制發光元件45之亮度不均。
又，於電晶體之通道區域中，源極區域與汲極區域中接近於電位較高側之區域者藉由閘極電極產生之電場較小。其原因在於，電位較高側之區域與閘極電極之間之電壓大於電位較低側之區域與閘極電極之間之電壓。藉此，藉由將連接閘極電極與配線之接觸孔設於源極區域與汲極區域中接近於電位較高側之區域、即設於電場之影響較小之位置，即便於俯視下與通道區域重疊之位置設有接觸孔之情形時，亦可使對電晶體之閾值電壓之偏差造成之影響較小。
圖15(A)係表示P通道型電晶體中之接觸孔之設置位置之俯視圖。圖15(B)係表示N通道型電晶體中之接觸孔之設置位置之俯視圖。
如圖15(A)所示，於P通道型電晶體中，於俯視下與通道區域AC重疊之位置之閘極電極G上設置接觸孔H之情形時，接觸孔H較佳為設於源極區域AS附近。其原因在於，於P通道型電晶體中，載子成為電洞，因此源極區域AS成為高電位側，汲極區域AD成為低電位側。
另一方面，如圖15(B)所示，於N通道型電晶體中，於俯視下與通道區域AC重疊之位置之閘極電極G上設置接觸孔H之情形時，接觸孔H較佳為設於汲極區域AD附近。於N通道型電晶體中，載子成為電子，因此汲極區域AD成為高電位側，源極區域AS成為低電位側。
根據本實施形態，如圖3所示，選擇電晶體T1、發光控制電晶體T2、補償電晶體T3、及重設電晶體T4中之閘極電極與各配線之連接位置變得偏向閘極電極上之源極區域。
於本實施形態中，電晶體為P通道型，因此可藉由於源極區域附近設置接觸孔而抑制電晶體之閾值電壓之偏差。
又，於本實施形態中，如圖13(B)、(C)所示，自絕緣層LA之上表面LAa至汲極區域AD及源極區域AS之深度DS與自絕緣層LA之上表面LAa至閘極電極G之深度DG不同。具體而言，自絕緣層LA之上表面LAa至汲極區域AD及源極區域AS之深度DS大於自絕緣層LA之上表面LAa至閘極電極G之深度DG。因此，假設以一次蝕刻形成汲極區域AD及源極區域AS之接觸孔HD、HS與閘極電極G之接觸孔HG，則有於閘極電極G產生損傷之虞。
對此，根據本實施形態，汲極區域AD及源極區域AS之接觸孔與閘極電極G之接觸孔係以不同步驟形成。因此，可選擇與分別形成之接觸孔之深度對應之蝕刻方法，可抑制於閘極電極G產生損傷。
又，根據本實施形態，與電晶體連接之各配線設於在電晶體上 積層之多層配線層，因此可將配線以於俯視下與電晶體重疊之方式配置，可使像素電路小型化。又，藉此，根據本實施形態，容易於俯視下與通道區域重疊之位置形成接觸孔。
再者，於本實施形態中，亦可採用以下之構成。
於上述說明之實施形態中，設為像素電路P11中所含之全部電晶體於俯視下與通道區域重疊之位置，閘極電極與各配線連接之構成，但並不限於此。
於本實施形態中，例如，亦可設為如下構成：如圖16所示之像素電路P12般，僅於一部分電晶體中，於俯視下與通道區域重疊之位置，閘極電極與配線連接。
圖16所示之像素電路P12中，於選擇電晶體T1、發光控制電晶體T2、及補償電晶體T3中，於俯視下與通道區域重疊之位置，閘極電極與配線連接。另一方面，於驅動電晶體TDRa中，於閘極電極GDRa設有接觸墊部GP11，於接觸墊部GP11設有接觸孔HA8。於重設電晶體T4a中，於閘極電極G4a設有接觸墊部GP12，於接觸墊部GP12設有接觸孔H4。
如本實施形態般，於如將5個電晶體以兩行並排配置之情形時，於設於任一行之電晶體中，於俯視下與通道區域重疊之位置，連接閘極電極與配線，藉此可使該行之寬度變小，因此可使像素電路P12之寬度D3變小。於本實施形態中，可使包含選擇電晶體T1、發光控制電晶體T2、及補償電晶體T3之行、即沿著假想直線K2之電晶體之行之寬度變小。
又，於本實施形態中，亦可設為如下構成：於驅動電晶體及重設電晶體中，於俯視下與通道區域重疊之位置，閘極電極與配線連接，於選擇電晶體、發光控制電晶體、及補償電晶體中，於接觸墊部連接閘極電極與配線。於此情形時，可使包含驅動電晶體及重設電晶 體之行、即沿著假想直線K1之電晶體之行之寬度變小，因此可使像素電路之寬度變小。
(第2實施形態)
第2實施形態與第1實施形態相比，於設有補償電晶體及重設電晶體之方面有所不同。
再者，關於與上述實施形態相同之構成，存在藉由適當標註相同之符號等而省略說明之情況。
圖17係表示本實施形態之像素電路P21之電路圖。圖18及圖19係模式性地表示本實施形態之像素電路P21之俯視圖。於圖18中省略配線及接觸孔之圖示。
如圖17所示，本實施形態之像素電路P21包括驅動電晶體(第1電晶體)TDR1、選擇電晶體T11、發光控制電晶體T2、及電容元件C。
驅動電晶體TDR1及選擇電晶體T11具有與第1實施形態之驅動電晶體TDR及選擇電晶體T1相同之功能。
驅動電晶體TDR1係源極連接於第1電源導電體41，汲極連接於發光控制電晶體T2之源極，閘極與選擇電晶體之汲極及電容元件C之第1電極C1連接。
選擇電晶體T11係源極連接於信號線26，汲極與驅動電晶體TDR1之閘極及電容元件C之第1電極C1連接。
發光控制電晶體T2設於驅動電晶體TDR1與發光元件45之間。發光控制電晶體T2係源極連接於驅動電晶體TDR1之汲極，汲極連接於發光元件45之像素電極451，閘極連接於控制線24。
於本實施形態中，如圖18所示，各電晶體TDR1、T11、T2包括沿Y方向延伸之元件部EDR1、E11、E2、及閘極電極GDR1、G11、G2。驅動電晶體TDR1之元件部EDR1、選擇電晶體T11之元件部E11、及發光控制電晶體T2之元件部E2分別以長度方向成為Y方向之 方式配置。
選擇電晶體T11及發光控制電晶體T2係於驅動電晶體TDR1之一側(+X側)沿長度方向(Y方向)並排設置。即，驅動電晶體TDR1與選擇電晶體T11及發光控制電晶體T2係以成為兩行之方式配置。
驅動電晶體TDR1之閘極電極GDR1具有向選擇電晶體T11側(+X側)突出之接觸墊部GP21。接觸墊部GP21設置於俯視下與驅動電晶體TDR1之通道區域ACDR1不重疊之位置。
選擇電晶體T11具有向驅動電晶體TDR1側(-X側)突出之接觸墊部GP22。接觸墊部GP22設置於俯視下與選擇電晶體T11之通道區域AC11不重疊之位置。
如圖18及圖19所示，驅動電晶體TDR1之閘極電極GDR1於接觸墊部GP21中經由接觸孔H21而與中繼電極(配線)Q21連接。選擇電晶體T11之閘極電極G11於接觸墊部GP22中經由接觸孔H22而與掃描線22連接。發光控制電晶體T2於俯視下與通道區域AC2重疊之位置，閘極電極G2經由接觸孔H23而與控制線24連接。
根據本實施形態，於發光控制電晶體T2中，於俯視下與通道區域AC2重疊之位置，閘極電極G2與控制線24連接，因此與第1實施形態同樣地可使像素電路P21更小型化。
再者，於本實施形態中，亦可設為如下構成：於驅動電晶體TDR1與選擇電晶體T11中之任一者或兩者，於俯視下與通道區域重疊之位置，閘極電極與各配線連接。
(第3實施形態)
第3實施形態相對於第1實施形態，於未設置重設電晶體之方面有所不同。
再者，關於與上述實施形態相同之構成，存在藉由適當標註相同之符號等而省略說明之情況。
圖20係表示本實施形態之像素電路P31之電路圖。圖21及圖22係模式性地表示本實施形態之像素電路P31之俯視圖。於圖21中省略配線及接觸孔之圖示。
如圖20所示，本實施形態之像素電路P31包括驅動電晶體TDR、選擇電晶體T12、發光控制電晶體T2、補償電晶體T32、及電容元件C。
選擇電晶體T12及補償電晶體T32具有與第1實施形態之選擇電晶體T1及補償電晶體T3相同之功能。
各電晶體之連接除未設置重設電晶體之方面以外，與第1實施形態中圖2所示之電路圖相同。
於本實施形態中，如圖21所示，各電晶體TDR、T12、T2、T32包括沿Y方向延伸之元件部EDR、E12、E2、E32、及閘極電極GDR、G12、G2、G32。驅動電晶體TDR之元件部EDR、選擇電晶體T12之元件部E12、發光控制電晶體T2之元件部E2、及補償電晶體T32之元件部E32分別以長度方向成為Y方向之方式配置。
選擇電晶體T12及補償電晶體T32係於驅動電晶體TDR之一側(+X側)沿長度方向(Y方向)並排設置。即，驅動電晶體TDR1與選擇電晶體T11及發光控制電晶體T2係以成為兩行之方式配置。
發光控制電晶體T2較驅動電晶體TDR、選擇電晶體T12、及補償電晶體T32設於更靠圖示上側(-Y側)，於寬度方向(X方向)上設於驅動電晶體TDR與選擇電晶體T12及補償電晶體T32之間。
如圖21及圖22所示，驅動電晶體TDR之閘極電極GDR係於俯視下與通道區域ACDR重疊之位置，閘極電極GDR經由接觸孔H31而與中繼電極(配線)Q31連接。選擇電晶體T12係於俯視下與通道區域AC12重疊之位置，閘極電極G12經由接觸孔H32而與掃描線22連接。發光控制電晶體T2係於俯視下與通道區域AC2重疊之位置，閘極電極G2 經由觸孔H33而與控制線24連接。補償電晶體T32係於俯視下與通道區域AC32重疊之位置，閘極電極G32經由接觸孔H34而與控制線23連接。
根據本實施形態，於各電晶體中，於俯視下與通道區域重疊之位置，閘極電極與各配線連接，因此與第1實施形態同樣地可使像素電路P31之寬度D4更小。
再者，於本實施形態中，亦可設為如下構成：於各電晶體之一部分中，於閘極電極設有配線連接用之接觸墊部。換言之，於本實施形態中，亦可設為如下構成：於各電晶體之一部分中，於俯視下與通道區域不重疊之位置，閘極電極與各配線連接。
[電子機器]
上述各實施形態中所例示之發光裝置100係較佳地用作各種電子機器之顯示裝置。
圖23係表示利用第1實施形態之發光裝置100之頭部配戴型顯示裝置90(HMD：Head Mounted Display，頭戴顯示裝置)作為電子機器之一例之概略構成圖。
顯示裝置90係可配戴於人之頭部之電子機器，包括：與使用者之左眼重疊之透過部(透鏡)92L、與使用者之右眼重疊之透過部92R、左眼用之發光裝置100L及半鏡面94L、以及右眼用之發光裝置100R及半鏡面94R。發光裝置100L與發光裝置100R係以射出光相互朝相反方向行進之方式配置。左眼用半鏡面94L係使透過部92L之透過光透過至使用者之左眼側，並且使自發光裝置100L之射出光反射至使用者之左眼側。同樣地，右眼用半鏡面94R係使透過部92R之透過光透過至使用者之右眼側，並且使自發光裝置100R之射出光反射至使用者之右眼側。
因此，使用者察覺到重疊有經由透過部92L及透過部92R觀察之 像與各發光裝置100L、100R之顯示圖像的圖像。又，藉由使相互賦予視差之立體視圖像(左眼用圖像及右眼用圖像)顯示於發光裝置100L與發光裝置100R，可使得使用者察覺到顯示圖像之立體感。
再者，應用各實施形態之發光裝置之電子機器並不限定於圖23之顯示裝置90。例如，亦可對利用於攝錄影機或靜態相機等攝像裝置之電子式取景器(EVF：Electronic View Finder)較佳地利用本實施形態之發光裝置。又，可對行動電話、行動資訊終端(智慧型手機)、電視或個人電腦等監視器、汽車導航裝置等各種電子機器採用本實施形態之發光裝置。
又，於上述說明之電子機器之例中，使用第1實施形態之發光裝置100作為發光裝置，但並不限於此，當然，亦可使用第2實施形態及第3實施形態中之任一發光裝置。
於第1實施形態至第3實施形態中之電晶體中，通道區域形成於與閘極電極相同之區域，係所謂自對準構造。然而，可以源極區域或/及汲極區域之一部分與閘極電極重疊之方式構成，亦可於閘極電極與源極區域或/及汲極區域之間具有空間。
第1實施形態至第3實施形態中之電晶體具有源極區域、閘極電極、汲極區域、及通道區域。亦可由低雜質濃度區域及高雜質濃度區域之兩種雜質區域構成該源極區域或/及汲極區域。即，第1實施形態至第3實施形態中之電晶體亦可具有LDD(Lightly Doped Drain，輕摻雜汲極)構造。藉由LDD構造，可抑制熱載子之產生。進而，亦可以低雜質濃度區域於俯視下與閘極電極重疊之方式構成。
此處，複數個電晶體中之至少一者亦可於俯視下與源極區域或/及汲極區域之至少一部分重疊之位置，於閘極電極連接有配線。
第1實施形態之像素電路P11或第3實施形態之像素電路P31亦可如日本專利特開2013-088611號公報之圖13至圖17及其說明所示之驅 動方法般動作，可適當變化。
又，亦能以所謂電流程式方式驅動第1實施形態之像素電路P11或第3實施形態之像素電路P31。於此情形時，省略連接於信號線26之電容元件Cp。亦可將圖20之選擇電晶體T12及補償電晶體T32設為接通狀態，將發光控制電晶體T2設為斷開狀態，於信號線26中流動對應於灰階之信號電流，使驅動電晶體TDR之源極-閘極間電壓成為對應於信號電流之電壓，而進行程式設計，將圖20之選擇電晶體T12及補償電晶體T32設為斷開狀態，將發光控制電晶體T2設為接通狀態，將與驅動電晶體TDR之源極-閘極間電壓對應之電流自驅動電晶體TDR供給至發光元件45。
又，圖17之像素電路P21亦可如日本專利特開2013-088611號公報之圖4至圖10及其說明所示之驅動方法般動作。
又，上述第1實施形態至第3實施形態之發光裝置中之各種電極、配線、電晶體、電容元件、絕緣膜等構成材料、形狀、配置、尺寸或膜厚等之具體記載僅為一例，可適當變更。

Claims (15)

  1. 一種發光裝置，其特徵在於包括：像素電路，其具備：複數個電晶體，其等包含第1電晶體，上述第1電晶體包含沿第1方向延伸之元件部；及發光元件，其藉由上述第1電晶體被供給電流；且於上述第1電晶體之閘極電極設有第1接觸墊部，上述第1接觸墊部係於俯視下與通道區域不重疊之位置連接有配線；上述複數個電晶體包含電晶體群，上述電晶體群包含於與上述第1方向垂直之第2方向上配置於上述第1電晶體之一側之複數個電晶體；包含於上述電晶體群之電晶體係於上述第1方向上並排設置；上述電晶體群包含：於俯視下與通道區域重疊之位置，於閘極電極連接有配線之電晶體；及於閘極電極設有於俯視下與通道區域不重疊之位置連接有配線之第2接觸墊部之電晶體；上述第1接觸墊部係於上述第2方向中朝上述電晶體群側突出；上述第2接觸墊部係於上述第2方向中朝上述第1電晶體側突出；上述第1接觸墊部與上述第2接觸墊部係於上述第1方向上並排設置。
  2. 如請求項1之發光裝置，其中上述複數個電晶體包含選擇電晶體，該選擇電晶體係設於上述第1電晶體之閘極與對上述第1電晶體之閘極輸入信號之信號線之間，且 上述選擇電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
  3. 如請求項1之發光裝置，其中上述複數個電晶體包含補償電晶體，該補償電晶體係設於上述第1電晶體之閘極與上述第1電晶體之一電流端之間，且上述補償電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
  4. 如請求項1之發光裝置，其中上述複數個電晶體包含發光控制電晶體，該發光控制電晶體係設於上述第1電晶體與上述發光元件之間，且上述發光控制電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
  5. 如請求項1之發光裝置，其中上述複數個電晶體包含重設電晶體，該重設電晶體對上述發光元件供給特定之重設電位，且上述重設電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
  6. 如請求項1之發光裝置，其中上述第1電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線。
  7. 如請求項1至6中任一項之發光裝置，其中上述像素電路包含特性補償電路。
  8. 如請求項1至6中任一項之發光裝置，其中上述配線係設於與上述複數個電晶體不同之層。
  9. 如請求項1至5中任一項之發光裝置，其中上述配線於俯視下與上述複數個電晶體中之至少兩個重疊。
  10. 一種發光裝置，其特徵在於包括：像素電路，其具備：複數個電晶體，其等包含第1電晶體，上 述第1電晶體包含沿第1方向延伸之元件部；及發光元件，其藉由上述第1電晶體被供給電流；且於上述第1電晶體之閘極電極設有第1接觸墊部，上述第1接觸墊部係於俯視下與通道區域不重疊之位置連接有配線；上述複數個電晶體包含電晶體群，上述電晶體群包含於與上述第1方向垂直之第2方向上配置於上述第1電晶體之一側之複數個電晶體；包含於上述電晶體群之電晶體係於上述第1方向上並排設置；上述電晶體群包含：於俯視下與通道區域重疊之位置，於閘極電極連接有配線之第2電晶體；及於閘極電極設有於俯視下與通道區域不重疊之位置連接有配線之第2接觸墊部之電晶體；上述第1接觸墊部係於上述第2方向中朝上述電晶體群側突出；上述第2接觸墊部係於上述第2方向中朝上述第1電晶體側突出；上述第1接觸墊部與上述第2接觸墊部係於上述第1方向上並排設置；上述第2電晶體設於上述第1電晶體與上述發光元件之間。
  11. 如請求項1至6、10中任一項之發光裝置，其中上述閘極電極之連接配線之位置偏向隔著上述閘極電極之一對電流端中成為高電位之側之電流端。
  12. 一種發光裝置，其特徵在於包括：像素電路，其具備：複數個電晶體，其等包含第1電晶體，上述第1電晶體包含沿第1方向延伸之元件部；及發光元件，其藉 由上述第1電晶體被供給電流；且於上述第1電晶體之閘極電極設有第1接觸墊部，上述第1接觸墊部係於俯視下與通道區域不重疊之位置連接有配線；上述複數個電晶體包含電晶體群，上述電晶體群包含於與上述第1方向垂直之第2方向上配置於上述第1電晶體之一側之複數個電晶體；包含於上述電晶體群之電晶體係於上述第1方向上並排設置；上述電晶體群包含：於俯視下與通道區域重疊之位置，於閘極電極連接有配線，且於俯視下上述通道區域與上述閘極電極為大致同等之大小之電晶體；及於閘極電極設有於俯視下與通道區域不重疊之位置連接有配線之第2接觸墊部之電晶體；上述第1接觸墊部係於上述第2方向中朝上述電晶體群側突出；上述第2接觸墊部係於上述第2方向中朝上述第1電晶體側突出；上述第1接觸墊部與上述第2接觸墊部係於上述第1方向上並排設置。
  13. 一種發光裝置，其特徵在於包括：像素電路，其具備：複數個電晶體，其等包含第1電晶體，上述第1電晶體包含沿第1方向延伸之元件部；及發光元件，其藉由上述第1電晶體被供給電流；且於上述第1電晶體之閘極電極設有第1接觸墊部，上述第1接觸墊部係於俯視下與通道區域不重疊之位置連接有配線；上述複數個電晶體包含電晶體群，上述電晶體群包含於與上 述第1方向垂直之第2方向上配置於上述第1電晶體之一側之複數個電晶體；包含於上述電晶體群之電晶體係於上述第1方向上並排設置；上述電晶體群包含：設於上述第1電晶體與上述發光元件之間之第2電晶體；及於閘極電極設有於俯視下與通道區域部不重疊之位置連接有配線之第2接觸墊部之電晶體；上述第1接觸墊部係於上述第2方向中朝上述電晶體群側突出；上述第2接觸墊部係於上述第2方向中朝上述第1電晶體側突出；上述第1接觸墊部與上述第2接觸墊部係於上述第1方向上並排設置；上述第2電晶體於俯視下與通道區域重疊之位置，於閘極電極連接有配線，且於俯視下上述通道區域與上述閘極電極為大致同等之大小。
  14. 如請求項1至6、10、12、13中任一項之發光裝置，其中上述發光元件係有機電致發光元件。
  15. 一種電子機器，其特徵在於包括如請求項1至14中任一項之發光裝置。
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