JP2024508575A - アレイ基板、その表示パネル及び表示装置 - Google Patents

アレイ基板、その表示パネル及び表示装置 Download PDF

Info

Publication number
JP2024508575A
JP2024508575A JP2022566225A JP2022566225A JP2024508575A JP 2024508575 A JP2024508575 A JP 2024508575A JP 2022566225 A JP2022566225 A JP 2022566225A JP 2022566225 A JP2022566225 A JP 2022566225A JP 2024508575 A JP2024508575 A JP 2024508575A
Authority
JP
Japan
Prior art keywords
transistor
reset
light emission
drive
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022566225A
Other languages
English (en)
Other versions
JPWO2022170661A5 (ja
Inventor
利▲賓▼ ▲劉▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority claimed from PCT/CN2021/081923 external-priority patent/WO2022170661A1/zh
Publication of JP2024508575A publication Critical patent/JP2024508575A/ja
Publication of JPWO2022170661A5 publication Critical patent/JPWO2022170661A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/043—Compensation electrodes or other additional electrodes in matrix displays related to distortions or compensation signals, e.g. for modifying TFT threshold voltage in column driver
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of El Displays (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

Figure 2024508575000001
本開示の実施例は、アレイ基板、その表示パネル及び表示装置を提供する。アレイ基板は、サブストレートと、複数のサブ画素と、駆動リセット電圧線と、発光リセット電圧線とを含み、複数のサブ画素は、サブストレートに設けられ、複数行と複数列に配列され、該複数のサブ画素のうちの少なくとも１つは、画素回路を含み、各画素回路は、駆動回路、電圧調整回路、駆動リセット回路及び発光リセット回路を含み、ここで、該駆動回路は、発光素子に駆動電流を提供するように構成され、該電圧調整回路は、駆動回路の制御端を駆動リセット回路と導通させ、該駆動リセット回路は、該駆動回路の制御端をリセットするように構成され、該発光リセット回路は、該発光素子をリセットするように構成され、駆動リセット電圧線は、駆動リセット電圧端に結合され、それに駆動リセット電圧を提供するように構成され、発光リセット電圧線は、前記発光リセット電圧端に結合され、それに発光リセット電圧を提供するように構成される。

Description

本開示は、２０２１年２月１０日に出願された、ＰＣＴ国際出願番号ＰＣＴ／ＣＮ２０２１／０７６５７７である、名称「アレイ基板、その表示パネル及び表示装置」のＰＣＴ国際出願の優先権を主張し、その内容全体は参照により本明細書に組み込まれるものとする。
本開示の実施例は、表示技術分野に関し、特に、アレイ基板、その表示パネル及び表示装置に関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ―Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルは、自己発光、高効率、鮮やかな色彩、薄型、省電力、カール性、広い温度範囲などの特長を持ち、大型ディスプレイ、照明、車載ディスプレイなどに徐々に適用される。
本開示の実施例は、アレイ基板及びそれに関する表示パネル及び表示装置を提供する。
本開示の第１の態様は、サブストレートを含むアレイ基板を提供する。該アレイ基板は、サブストレートに設けられた、複数行及び列に配列される複数のサブ画素を含む。該複数のサブ画素のうちの少なくとも１つは、画素回路を含む。各画素回路は、駆動回路、電圧調整回路、駆動リセット回路及び発光リセット回路を含む。該駆動回路は、制御端、第１の端及び第２の端を含み、発光素子に駆動電流を提供するように構成される。該電圧調整回路は、駆動回路の制御端、第１のノード及び電圧調整制御信号入力端に結合され、前記電圧調整制御信号入力端からの電圧調整制御信号の制御で駆動回路の制御端を第１のノードと導通させるように構成される。該駆動リセット回路は、駆動リセット制御信号入力端、前記第１のノード及び駆動リセット電圧端に結合され、駆動リセット制御信号入力端からの駆動リセット制御信号の制御で駆動リセット電圧端からの駆動リセット電圧を電圧調整回路に提供して、駆動回路の制御端をリセットするように構成される。該発光リセット回路は、発光リセット制御信号入力端、発光素子及び発光リセット電圧端に結合され、前記発光リセット制御信号入力端からの発光リセット制御信号の制御で発光リセット電圧端からの発光リセット電圧を発光素子に提供して、発光素子をリセットするように構成される。該アレイ基板は、さらに、駆動リセット電圧線と発光リセット電圧線とを含む。該駆動リセット電圧線は、駆動リセット電圧端に結合されて駆動リセット電圧を提供するように構成される。該発光リセット電圧線は、発光リセット電圧端に結合されて発光リセット電圧を提供するように構成される。
本開示の実施例では、駆動回路は、駆動トランジスタを含む。電圧調整回路は、電圧調整トランジスタを含む。駆動リセット回路は、駆動リセットトランジスタを含む。発光リセット回路は、発光リセットトランジスタを含む。該駆動トランジスタの第１の極が駆動回路の第１の端に結合され、該駆動トランジスタのゲートが駆動回路の制御端に結合され、該駆動トランジスタの第２の極が駆動回路の第２の端結合される。該電圧調整トランジスタの第１の極が駆動回路の制御端に結合され、該電圧調整トランジスタのゲートが電圧調整制御信号入力端に結合され、該電圧調整トランジスタの第２の極が第１のノード結合される。該駆動リセットトランジスタの第１の極が駆動リセット電圧端に結合され、該駆動リセットトランジスタのゲートが駆動リセット制御信号入力端に結合され、該駆動リセットトランジスタの第２の極が第１のノード結合に結合される。該発光リセットトランジスタの第１の極が発光リセット電圧端に結合され、該発光リセットトランジスタのゲートが発光リセット制御信号入力端に結合され、該発光リセットトランジスタの第２の極が発光素子の第１の端結合される。該電圧調整トランジスタの活性層は、酸化物半導体材料を含む。該駆動トランジスタと該駆動リセットトランジスタの活性層とは、シリコン半導体材料を含む。
本開示の実施例では、該発光リセットトランジスタの活性層は、酸化物半導体材料を含む。
本開示の実施例では、該アレイ基板は、さらに、第１の活性半導体層及び第２の活性半導体層を含み、第１の活性半導体層は、サブストレートに位置し、シリコン半導体材料を含み、第２の活性半導体層は、該第１の活性半導体層のサブストレートから離れる側に位置し、該第１の活性半導体層と絶縁されて隔離され、酸化物半導体材料を含む。
本開示の実施例では、第１の活性半導体層は、駆動トランジスタの活性層及び駆動リセットトランジスタの活性層を含む。第２の活性半導体層は、列方向に沿って設けられた第１の部分及び第２の部分を含む。該第２の活性半導体の第１の部分は、電圧調整トランジスタの活性層を含む。該第２の活性半導体の第２の部分は、発光リセットトランジスタの活性層を含む。
本開示の実施例では、第２の活性半導体の第１の部分と第２の活性半導体の第２の部分とは、列方向に沿って整列する。
本開示の実施例では、画素回路は、さらに、データ書き込み回路、補償回路、記憶回路及び発光制御回路を含む。該データ書き込み回路は、データ信号入力端、スキャン信号入力端及び駆動回路の第１の端に結合され、該スキャン信号入力端からのスキャン信号の制御で該データ信号入力端からのデータ信号を駆動回路の第１の端に提供するように構成される。該補償回路は、駆動回路の第２の端、第１のノード及び補償制御信号入力端に結合され、補償制御信号入力端からの補償制御信号に応じて、駆動回路に対して閾値補償を行うように構成される。該記憶回路は、第１の電源電圧端及び駆動回路の制御端に結合され、第１の電源電圧端と駆動回路の制御端との間の電圧差を記憶するように構成される。該発光制御回路は、発光制御信号入力端、第１の電源電圧端、駆動回路の第１の端及び第２の端、発光リセット回路、及び発光素子に結合され、発光制御信号入力端からの発光制御信号の制御で前記第１の電源電圧端からの第１の電源電圧を駆動回路に印加し、駆動回路により発生した駆動電流を発光素子に印加するように構成される。
本開示の実施例では、該データ書き込み回路は、データ書き込みトランジスタを含む。該補償回路は、補償トランジスタを含む。該記憶回路は、記憶コンデンサを含む。該発光制御回路は、第１の発光制御トランジスタ及び第２の発光制御トランジスタを含む。該データ書き込みトランジスタの第１の極がデータ信号入力端に結合され、該データ書き込みトランジスタのゲートがスキャン信号入力端に結合され、該データ書き込みトランジスタの第２の極が駆動回路の第１の端に結合される。該補償トランジスタの第１の極が駆動回路の第２の端に結合され、該補償トランジスタのゲートが補償制御信号入力端に結合され、該補償トランジスタの第２の極が第１のノード結合される。該記憶コンデンサの第１の極は、第１の電源電圧端に結合され、該記憶コンデンサの第２の極は、駆動回路制御端に結合され、第１の電源電圧端と駆動回路の制御端との電圧差を記憶するように構成される。第１の発光制御トランジスタの第１の極が第１の電源電圧端に結合され、該第１の発光制御トランジスタのゲートが発光制御信号入力端に結合され、該第１の発光制御トランジスタの第２の極が駆動回路の第１の端に結合される。該第２の発光制御トランジスタの第１の極が駆動回路の第２の端に結合され、該第２の発光制御トランジスタのゲートが発光制御信号入力端に結合され、該第２の発光制御トランジスタの第２の極が発光素子の第１の極に結合される。
本開示の実施例では、第１の活性半導体層は、データ書き込みトランジスタ、補償トランジスタ、第１の発光制御トランジスタ及び第２の発光制御トランジスタの活性層を含む。
本開示の実施例では、発光リセット制御信号と発光制御信号とは、同一の信号である。
本開示の実施例では、スキャン信号と補償制御信号とは、同一の信号である。
本開示の実施例では、該アレイ基板は、さらに、第１の導電層を含み、第１の導電層は、第１の活性半導体層と第２の活性半導体層との間に位置し、該第１の活性半導体層と該第２の活性半導体層と絶縁されて隔離される。該第１の導電層は、列方向に沿って順に設けられた駆動リセット制御信号線、スキャン信号線、駆動トランジスタのゲート、記憶コンデンサの第１の極、及び発光制御信号線を含む。該駆動リセット制御信号線は、駆動リセット制御信号入力端に結合され、それに駆動リセット制御信号を提供するように構成される。該スキャン信号線は、スキャン信号入力端及び補償制御信号入力端に結合され、該スキャン信号入力端にスキャン信号を提供し、該補償制御信号入力端に補償制御信号を提供するように構成される。該記憶コンデンサの第１の極と該駆動トランジスタのゲートとは、一体に構成される。該発光制御信号線は、発光制御信号入力端に結合され、それに発光制御信号を提供するように構成される。
本開示の実施例では、駆動リセット制御信号線のサブストレート上への正投影が第１の活性半導体層のサブストレート上への正投影と重なる部分は、駆動リセットトランジスタのゲートである。スキャン信号線のサブストレート上への正投影が第１の活性半導体層のサブストレート上への正投影と重なる部分は、補償トランジスタのゲート及びデータ書き込みトランジスタのゲートである。発光制御信号線のサブストレート上への正投影が第１の活性半導体層のサブストレート上への正投影と重なる部分は、第１の発光制御トランジスタのゲート及び第２の発光制御トランジスタのゲートである。
本開示の実施例では、該アレイ基板は、さらに、第２の導電層を含み、第２の導電層は、第１の導電層と第２の活性半導体層との間に位置し、該第１の導電層と該第２の活性半導体層と絶縁されて隔離される。該第２の導電層は、列方向に沿って設けられた電圧調整制御信号線、記憶コンデンサの第２の極、第１の電源電圧線及び発光リセット制御信号線を含む。該電圧調整制御信号線は、電圧調整制御信号入力端に結合され、それに電圧調整制御信号を提供するように構成される。該第１の電源電圧線は、第１の電源電圧端に結合され、それに第１の電源電圧を提供するように構成される。該記憶コンデンサの第２の極と該記憶コンデンサの第１の極とのサブストレート上への正投影は、少なくとも一部が重なる。該記憶コンデンサの第２の極と第１の電源電圧線とは、一体に形成される。該発光リセット制御信号線は、前記発光リセット制御信号入力端に結合され、それに発光リセット制御信号を提供するように構成される。
本開示の実施例では、電圧調整制御信号線のサブストレート上への正投影が第２の活性半導体層のサブストレート上への正投影と重なる部分は、電圧調整トランジスタの第１の制御極である。発光制御信号線のサブストレート上への正投影が第２の活性半導体層のサブストレート上への正投影と重なる部分は、発光リセットトランジスタの第１の制御極である。
本開示の実施例では、該アレイ基板は、さらに、第３の導電層を含み、第３の導電層は、第２の活性半導体層のサブストレートから離れる側に位置し、第２の活性半導体層と絶縁されて隔離される。該第３の導電層は、列方向に沿って設けられた電圧調整制御信号線、発光リセット制御信号線、及び発光リセット電圧線を含む。
本開示の実施例では、電圧調整制御信号線のサブストレート上への正投影が第２の活性半導体層のサブストレート上への正投影と重なる部分は、電圧調整トランジスタの第２の制御極である。発光制御信号線のサブストレート上への正投影が第２の活性半導体層のサブストレート上への正投影と重なる部分は、発光リセットトランジスタの第２の制御極である。発光リセット電圧線は、ビアを介して第２の活性半導体層に結合されて、発光リセットトランジスタの第１の極を形成する。
本開示の実施例では、該アレイ基板は、さらに、第４の導電層を含み、第４の導電層は、第３の導電層のサブストレートから離れる側に位置し、第３の導電層と絶縁されて隔離され、前記第４の導電層は、第１の接続部、第２の接続部、第３の接続部、第４の接続部、第５の接続部、第６の接続部、第７の接続部、及び第８の接続部を含む。該第１の接続部は、駆動リセット電圧線として動作される。該第１の接続部は、ビアを介して駆動リセットトランジスタのドレイン領域に結合されて、該駆動リセットトランジスタの第１の極を形成する。該第２の接続部は、ビアを介して発光リセット電圧線に結合される。該第３の接続部は、ビアを介してデータ書き込みトランジスタのドレイン領域に結合されて、該データ書き込みトランジスタの第１の極を形成する。該第４の接続部は、ビアを介して駆動リセットトランジスタのソース領域及び補償トランジスタのソース領域に結合されて、該駆動リセットトランジスタの第２の極及び該補償トランジスタの第２の極をそれぞれ形成する。該第４の接続部は、ビアを介して電圧調整トランジスタのソース領域に結合されて、該電圧調整トランジスタの第２の極を形成する。該第５の接続部は、ビアを介して駆動トランジスタのゲート及び記憶コンデンサの第１の極に結合され、該第５の接続部は、ビアを介して電圧調整トランジスタのドレイン領域に結合されて、該電圧調整トランジスタの第１の極を形成する。該第６の接続部は、ビアを介して第１の発光制御トランジスタのドレイン領域に結合されて、該第１の発光制御トランジスタの第１の極を形成する。該第７の接続部は、ビアを介して第２の発光制御トランジスタのソース領域に結合されて、該第２の発光制御トランジスタの第２の極を形成し、該第７の接続部は、ビアを介して発光リセットトランジスタのソース領域に結合されて、該発光リセットトランジスタの第２の極を形成する。該第８の接続部は、ビアを介して発光リセットトランジスタのソース領域に結合されて、該発光リセットトランジスタの第１の極を形成する。
本開示の実施例では、該アレイ基板は、さらに、第５の導電層を含み、第５の導電層は、第４の導電層のサブストレートから離れる側に位置し、該第４の導電層と絶縁されて隔離される。該第５の導電層は、方向に沿って設けられたデータ信号線、第１の電源電圧線、及び第２の電源電圧線を含む。該データ信号線は、列方向に沿って延在され、ビアを介して第４の導電層の第３の接続部に結合される。
該第１の電源電圧線は、列方向に沿って延在され、ビアを介して第４の導電層の第３の接続部に結合される。第２の電源電圧線は、列方向に沿って延在され、ビアを介して第４の導電層の第７の接続部に結合される。
本開示の第２の態様は、第１の態様のいずれかのアレイ基板を含む表示パネルを提供する。
本開示の第３の態様は、第２の態様のいずれかの表示パネルを含む表示装置を提供する。
適応のさらなる態様及び範囲は、本明細書に提供される説明から明らかになる。 なお、本願の各態様は、単独で、又は１つ以上の他の態様と組み合わせて実施され得る。また、本明細書における説明及び特定の実施例は、例示のみを目的としており、本願の範囲を限定することを意図していない。
本明細書に記載された添付の図面は、選択された実施例の説明のためにのみ使用され、すべての可能な実施手段ではなく、本願の範囲を限定することを意図していない。
本開示のアレイ基板のブロック図である。 本開示の実施例におけるサブ画素のブロック図である。 本開示の実施例における図２の画素回路の模式図である。 本開示の実施例における図３の画素回路を駆動する信号のタイミング図、 本開示の実施例におけるアレイ基板の各層の平面の模式図である。 本開示の実施例におけるアレイ基板の各層の平面の模式図である。 本開示の実施例におけるアレイ基板の各層の平面の模式図である。 本開示の実施例におけるアレイ基板の各層の平面の模式図である。 本開示の実施例におけるアレイ基板の各層の平面の模式図である。 本開示の実施例におけるアレイ基板の各層の平面の模式図である。 本開示の実施例におけるアレイ基板の各層の平面の模式図である。 積層された活性半導体層、第１の導電層、第２の導電層、第３の導電層及び第４の導電層を含む画素回路の平面構成の模式図である。 本開示の実施例における図１２の線Ａ１Ａ２に沿うアレイ基板の断面の構成の模式図である。 本開示の実施例における図１２の線Ａ１Ａ２に沿うアレイ基板の断面の構成の模式図である。 本開示の実施例におけるアレイ基板のブロック図である。 本開示の実施例におけるアレイ基板のブロック図である。 本開示の実施例におけるアレイ基板のブロック図である。 積層されたマスキング層、活性半導体層、第１の導電層、第２の導電層、第３の導電層及び第４の導電層を含む画素回路の平面構成の模式図である。 本開示の実施例における表示パネルの構成の模式図である。 本開示の実施例における表示装置の構成の模式図である。 本開示の実施例における画素回路の模式図である。 本開示の実施例におけるマスキング層の模式図である。 本開示の実施例における画素回路の平面構成である。 本開示の実施例における画素回路の平面構成である。 本開示の実施例における画素回路の平面構成である。 本開示の実施例におけるアレイ基板の断面の構成の模式図である。 本開示のアレイ基板の実施例における画素駆動回路の回路構成の模式図である。 図２７の画素駆動回路の駆動方法において各ノードのタイミング図である。 本開示のアレイ基板の実施例の構成図である。 図２９における遮光層の構成図である。 図２９における第１の活性層の構成図である。 図２９における第１のゲート層の構成図である。 図２９における第２のゲート層の構成図である。 図２９における第２の活性層の構成図である。 図２９における第３のゲート層の構成図である。 図２９における第１のソースドレイン層の構成図である。 図２９における遮光層、第１の活性層の構成図である。 図２９における遮光層、第１の活性層、第１のゲート層の構成図である。 図２９における遮光層、第１の活性層、第１のゲート層、第２のゲート層の構成図である。 図２９における遮光層、第１の活性層、第１のゲート層、第２のゲート層、第２の活性層の構成図である。 図２９における遮光層、第１の活性層、第１のゲート層、第２のゲート層、第２の活性層、第３のゲート層の構成図である。 本開示のアレイ基板の実施例の構成図である。 図４２における第２のソースドレイン層の構成図である。 本開示のアレイ基板の実施例の構成図である。 図４４における第２のソースドレイン層の構成図である。 本開示のアレイ基板の他の実施例における第２の初期信号線の構成の模式図である。 本開示のアレイ基板の他の実施例における第２の初期信号線の構成の模式図である。 図４２の点線Bの部分の断面図である。
これらの添付図面の様々な図を通して、対応する参照番号は、対応する部品又は特徴を示す。
まず、文脈上明らかにそうでない場合を除き、本明細書及び添付の特許請求の範囲で使用される言葉の単数形は複数形を含み、その逆もまた然りであることに留意されたい。従って、単数形で言及されている場合は、通常、対応する用語の複数形が含まれる。同様に、「含む」及び「備える」という単語は、排他的ではなく、含むと解釈される。 同様に、「含む」及び「又は」という用語は、本明細書で特に断りのない限り、包括的に解釈されるべきものです。 本明細書において、用語「例」が使用される場合、特に用語のグループに続く場合、当該「例」は単に例示的及び説明的であり、排他的又は広範であると考えるべきではない。
また、「１つ」、「一」、「該」、「前記」及び「１つ以上」という用語がの１つ以上の要素／コンポーネント／等が存在することを示し、「複数」が２つ以上を意味し、「含む」、「備える」、「含める」、「有する」という用語は、自由な包含を示すために用いられ、記載された要素／コンポーネント／その他がさらに存在し得ることを意味する。「第１の」、「第２の」及び「第３の」という用語は表示としてのみ用いられ、その対象を定量的に制限するものではない。
また、添付の図面では、わかりやすくするために、層の厚みや面積を誇張して表示する。層、領域、又はコンポーネントが他の部品の「上」と言及される場合、それは他の部品に直接位置することを意味し、又は間に他のコンポーネントが存在する可能性がある。逆に、ある部品が他の部品に「直接」載っていると言う場合は、そこに他の部品が介在していないことを意味する。
一般的なアレイ基板では、発光素子と画素回路をリセットするために、同じリセット電圧線からリセット電圧が供給される。リセット電圧の値は、画素回路のエネルギー消費レベル、補正後の表示効果、リセット後の発光素子の非点灯状態を考慮して設定する。この場合、画素回路の消費電力、補正後の表示効果、リセット後の発光素子の充電時間が同時に最適化されないため、画素回路の消費電力、応答速度、精度、表示効果などに影響を与える。
本開示の少なくともいくつかの実施例は、駆動リセット電圧線と発光リセット電圧線との２つのリセット電圧線を含むアレイ基板を提供する。駆動リセット電圧線は、駆動リセット電圧端に結合されて駆動リセット電圧を提供する。該発光リセット電圧線は、発光リセット電圧端に結合されて発光リセット電圧を提供する。駆動リセット電圧は、画素回路の消費電力レベルやリセット効果を考慮して設定することができる。消費電力が比較的少ない場合、画素回路をより完全にリセットすることができ、表示効果を向上させることができる。発光リセット電圧線は、発光リセット電圧端に結合されて発光リセット電圧を提供する。発光リセット電圧は、発光素子を非点灯状態にするように設定することで、発光素子が点灯するまでの充電時間を短縮し、画素回路の発光信号に対する応答速度を高め、応答時間を短縮させ、確率で精度を向上させる。
本開示の実施例によって提供されるアレイ基板は、非限定的に添付図面と共に以下に説明され、以下に説明されるように、これらの特定の実施例における異なる特徴は、矛盾することなく互いに組み合わせることができ、新しい実施例をもたらし、そのすべてがまた本開示の保護範囲に入る。
図１は、本開示におけるアレイ基板１０を示す概略図である。図１に示すように、該アレイ基板１０は、サブストレート３００と、サブストレート３００上に配置された複数行及び複数列に配列されたサブ画素ＳＰＸとを含む。該サブストレートは、ガラス基板、プラスチック基板等であってもよい。該サブストレート３００の表示領域は、複数の画素ユニットＰＸを含み、その各々が複数のサブ画素ＳＰＸ、例えば３つを含んでもよい。サブ画素ＳＰＸは、行方向Ｘ及び列方向Ｙに沿って間隔をあけて配置されている。行方向Ｘと列方向Ｙは互いに直交している。該サブ画素ＳＰＸの少なくとも１つは、画素回路を含む。アレイ基板１０は、また、駆動リセット電圧線と発光リセット電圧線とを含む。駆動リセット信号線は、駆動リセット電圧端に結合され、それに駆動リセット電圧を提供するように構成される。発光リセット電圧線は、発光リセット電圧端に結合され、それに発光リセット電圧を提供するように構成される。 以下、駆動リセット信号線と発光リセット制御信号線の電圧の設定と位置の構成について、回路図５～１１を参照しながら詳細に説明する。
本開示の実施例では、各画素回路は、駆動回路、電圧調整回路、駆動リセット回路、発光リセット回路、データ書き込み回路、補償回路、記憶回路及び発光制御回路を含む。以下、図２を参照して画素回路を詳細に説明する。
図２は、本開示のいくつかの実施例におけるサブ画素のブロック図を示す。図２に示すように、サブ画素ＳＰＸは、画素回路１００及び発光素子２００を含む。画素回路１００は、駆動回路１１０、電圧調整回路１２０、駆動リセット回路１３０及び発光リセット回路１４０、データ書き込み回路１５０、補償回路１６０、記憶回路１７０、及び発光制御回路１８０を含む。
図２に示すように、駆動回路１１０は、制御端Ｇ、第１の端Ｆ及び第２の端Ｓを含む。駆動回路１１０は、制御端Ｇからの制御信号の制御で、発光素子２００に駆動電流を提供するように構成される。
電圧調整回路１２０は、駆動回路１１０の制御端Ｇ、第１のノードＮ１及び電圧調整制御信号入力端Ｓｔｖに結合される。電圧調整回路１２０は、電圧調整制御信号入力端からの電圧調整制御信号の制御で、駆動回路１１０の制御端Ｇを第１のノードＮ１と導通させるように構成される。
駆動リセット回路１３０は、駆動リセット制御信号入力端Ｒｓｔ１、第１のノードＮ１及び駆動リセット電圧端Ｖｉｎｉｔ１に結合される。駆動リセット回路１３０は、駆動リセット制御信号入力端Ｒｓｔ１からの駆動リセット制御信号の制御で、駆動リセット電圧端Ｖｉｎｉｔ１からの駆動リセット電圧を電圧調整回路１２０に提供して、駆動回路１１０の制御端Ｇをリセットするように構成される。
発光リセット回路１４０は、発光リセット制御信号入力端Ｒｓｔ２、発光素子２００、発光リセット電圧端Ｖｉｎｉｔ２に結合される。さらに、発光リセット回路１４０は、また、発光制御回路１８０に結合される。発光リセット回路１４０は、発光リセット制御信号入力端Ｒｓｔ２からの発光リセット制御信号の制御で、発光リセット電圧端Ｖｉｎｉｔ２からの発光リセット電圧を発光素子２００に提供して、発光素子２００のアノードをリセットするように構成される。
データ書き込み回路１５０は、データ信号入力端Ｄａｔａ、スキャン信号入力端Ｇａｔｅ及び駆動回路１１０の第１の端Ｆに結合される。データ書き込み回路１５０は、スキャン信号入力端Ｇａｔｅからのスキャン信号の制御で、データ信号入力端Ｄａｔａからのデータ信号を駆動回路１１０の第１の端Ｆに提供するように構成される。
補償回路１６０は、駆動回路１１０の第２の端Ｓ、第１のノードＮ１及び補償制御信号入力端Ｃｏｍに結合される。補償回路１６０は、補償制御信号入力端Ｃｏｍからの補償制御信号に応じて、駆動回路１１０に対して閾値補償を行うように構成される。
本開示の実施例では、スキャン信号入力端Ｇａｔｅからのスキャン信号と補償制御信号入力端Ｃｏｍからの補償制御信号とは、同一の信号である。
記憶回路１７０は、第１の電源電圧端ＶＤＤ及び駆動回路１１０の制御端Ｇに結合される。記憶回路１７０は、第１の電源電圧端ＶＤＤと駆動回路１１０の制御端Ｇとの間の電圧差を記憶するように構成される。
発光制御回路１８０は、発光制御信号入力端ＥＭ、第１の電源電圧端ＶＤＤ、駆動回路１１０の第１の端Ｆ及び第２の端Ｓ、発光リセット回路１４０、及び発光素子２００に結合される。発光制御回路１８０は、発光制御信号入力端ＥＭからの発光制御信号の制御で、第１の電源電圧端ＶＤＤからの第１の電源電圧を駆動回路１１０に印加し、駆動回路１１０により発生した駆動電流を発光素子２００に印加するように構成される。
本開示のいくつかの実施例では、発光リセット制御信号入力端Ｒｓｔ２からの発光リセット制御信号と発光制御信号入力端ＥＭからの発光制御信号とは、同一の信号であってもよい。
追加又は代替可能で、本開示のいくつかの実施例では、発光リセット制御信号入力端Ｒｓｔ２からの発光リセット制御信号とスキャン信号入力端Ｇａｔｅからのスキャン信号とは、同一の信号であってもよい。
発光素子２００は、第２の電源電圧端ＶＳＳ、発光リセット回路１４０、発光制御回路１８０に結合される。発光素子２００は、駆動回路１１０により発生した駆動電流の駆動で発光する。例えば、発光素子２００は、発光ダイオード等であってもよい。発光ダイオードは、有機発光ダイオード（ＯＬＥＤ）又は量子ドット発光ダイオード（ＱＬＥＤ）等であってもよい。
本開示の実施例では、電圧調整制御信号、スキャン信号、駆動リセット制御信号、発光リセット制御信号、補償制御信号、発光制御信号、補償制御信号は、方形波であってもよく、ハイレベルの値の範囲は０～１５Ｖであってもよく、ローレベルの値の範囲は０～１５Ｖ、例えば、ハイレベルは７Ｖ、ローレベルは－７Ｖである。データ信号の取値範囲は、０～８Ｖ、例えば、２～５Ｖであってもよい。第１の電源電圧Ｖｄｄの値の範囲は、３～６Ｖであってもよい。第２の電源電圧Ｖｓｓの値の範囲は、０～－６Ｖであってもよい。
図３は図２の画素回路１００の模式図を示す。図３に示すように、駆動回路１１０は、駆動トランジスタＴ１を含み、電圧調整回路１２０は、電圧調整トランジスタＴ２を含み、駆動リセット回路１３０は、駆動リセットトランジスタＴ３を含み、発光リセット回路１４０は、発光リセットトランジスタＴ４を含み、データ書き込み回路１５０は、データ書き込みトランジスタＴ５を含み、補償回路１６０は、補償トランジスタＴ６を含み、記憶回路１７０は、記憶コンデンサＣを含み、発光制御回路１８０は、第１の発光制御トランジスタＴ７及び第２の発光制御トランジスタＴ８を含む。
図３に示すように、駆動トランジスタＴ１の第１の極が駆動回路１１０の第１の端Ｆに結合され、駆動トランジスタＴ１の第２の極が駆動回路１１０の第２の端Ｓに結合され、駆動トランジスタＴ１のゲートが駆動回路１１０の制御端Ｇに結合される。
電圧調整トランジスタＴ２の第１の極が駆動回路１１０の制御端Ｇに結合され、電圧調整トランジスタＴ２のゲートが電圧調整制御信号入力端Ｓｔｖに結合され、電圧調整トランジスタＴ２の第２の極が第１のノードＮ１に結合される。
駆動リセットトランジスタＴ３の第１の極が駆動リセット電圧端Ｖｉｎｉｔ１に結合され、駆動リセットトランジスタＴ３のゲートが駆動リセット制御信号入力端Ｒｓｔ１に結合され、駆動リセットトランジスタＴ３の第２の極が第１のノードＮ１に結合される。
発光リセットトランジスタＴ４の第１の極が発光リセット電圧端Ｖｉｎｉｔ２に結合され、発光リセットトランジスタＴ４のゲートが発光リセット制御信号入力端Ｒｓｔ２に結合され、発光リセットトランジスタＴ４の第２の極が発光素子２００のアノードに結合される。さらに、発光リセットトランジスタＴ４の第２の極がさらに第２の発光制御トランジスタＴ８の第２の極に結合される。
データ書き込みトランジスタＴ５の第１の極がデータ信号入力端Ｄａｔａに結合され、データ書き込みトランジスタＴ５のゲートがスキャン信号入力端Ｇａｔｅに結合され、データ書き込みトランジスタＴ５の第２の極が駆動回路１１０の第１の端Ｆに結合される。
補償トランジスタＴ６の第１の極が駆動回路１１０の第２の端Ｓに結合され、補償トランジスタＴ６のゲートが補償制御信号入力端Ｃｏｍに結合され、補償トランジスタＴ６の第２の極が第１のノードＮ１に結合される。
記憶コンデンサＣの第１の極は、第１の電源電圧端ＶＤＤ、記憶コンデンサＣの第２の極結合駆動回路１１０の制御端Ｇに結合される。該記憶コンデンサは、第１の電源電圧端ＶＤＤと駆動回路１１０の制御端Ｇとの間の電圧差を記憶するように構成される。
第１の発光制御トランジスタＴ７の第１の極が第１の電源電圧端ＶＤＤに結合され、第１の発光制御トランジスタＴ７のゲートが発光制御信号入力端ＥＭに結合され、第１の発光制御トランジスタＴ７の第２の極が駆動回路１１０の第１の端Ｆ結合される。
第２の発光制御トランジスタＴ８の第１の極が駆動回路１１０の第２の端Ｓに結合され、第２の発光制御トランジスタＴ８のゲートが発光制御信号入力端ＥＭに結合され、第２の発光制御トランジスタＴ８の第２の極が発光素子２００のアノード結合される。
本開示の実施例では、電圧調整トランジスタＴ２と発光リセットトランジスタＴ４の活性層とは、酸化物半導体材料、例えば、金属酸化物半導体材料を含むことができる。駆動トランジスタＴ１、駆動リセットトランジスタＴ３、データ書き込みトランジスタＴ５、補償トランジスタＴ６、第１の発光制御トランジスタＴ７及び第２の発光制御トランジスタＴ８の活性層は、シリコン半導体材料を含むことができる。
本開示の実施例では、発光リセット制御信号と発光制御信号とが同一の信号である場合、発光リセットトランジスタＴ４と第１の発光制御トランジスタＴ７と第２の発光制御トランジスタＴ８とが、異なるタイプのトランジスタであってもよい。例えば、発光リセットトランジスタＴ４がＮ型トランジスタであるが、第１の発光制御トランジスタＴ７と第２の発光制御トランジスタＴ８とがＰ型トランジスタである。電圧調整トランジスタＴ２がＮ型トランジスタであってもよい。駆動トランジスタＴ１、駆動リセットトランジスタＴ３、データ書き込みトランジスタＴ５、補償トランジスタＴ６がＰ型トランジスタであってもよい。
本開示の実施例では、発光リセット制御信号と発光制御信号とが同一の信号である場合、発光リセットトランジスタＴ４とデータ書き込みトランジスタＴ５とが同じタイプのトランジスタである。例えば、発光リセットトランジスタＴ４とデータ書き込みトランジスタＴ５とがＰ型トランジスタである。電圧調整トランジスタＴ２がＮ型トランジスタであってもよい。駆動トランジスタＴ１、駆動リセットトランジスタＴ３、補償トランジスタＴ６、第１の発光制御トランジスタＴ７及び第２の発光制御トランジスタＴ８がＰ型トランジスタであってもよい。
ここで、本開示の実施例で用いられるトランジスタは、ともにＰ型トランジスタ又はＮ型トランジスタでもよく、選択されたタイプのトランジスタの各極を、本開示の実施例における対応するトランジスタの各極に適宜接続し、対応する電圧端で対応する高又は低電圧を供給すればよい。例えば、Ｎ型トランジスタの場合、その入力端がドレイン、出力端がソースで、その制御端がゲートであり、Ｐ型トランジスタの場合、その入力端がソース、出力端がドレインで、制御端がゲートである。トランジスタの種類が異なると、その制御端の制御信号のレベルも異なる。例えば、Ｎ型トランジスタの場合、制御信号がハイレベルの時、該Ｎ型トランジスタは導通になり、ローレベルのとき、該Ｎ型トランジスタはオフとなる。 Ｐ型トランジスタの場合、制御信号がローレベルのとき、該Ｐ型トランジスタは導通になり、ハイレベルのとき、Ｐ型トランジスタはオフとなる。酸化物半導体としては、例えば、酸化インジウムガリウム亜鉛（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）などを含む。シリコン半導体材料としては、低温多結晶シリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）、又は、アモルファスシリコン（例えば、水素化アモルファスシリコンなど）を含むことができる。 低温多結晶シリコンとは、通常６００℃以下の温度でアモルファスシリコンから多結晶シリコンを結晶化させることを指す。
また、本開示の実施例において、サブ画素の画素回路は、図４に示す８Ｔ１Ｃ（すなわち、８つのトランジスタ及び１つのキャパシタ）構造に加えて、８Ｔ２Ｃ構造、７Ｔ１Ｃ構造、７Ｔ２Ｃ構造、６Ｔ１Ｃ構造、６Ｔ２Ｃ構造又は９Ｔ２Ｃ構造等の他の数のトランジスタを含む構造であってもよいが、本開示の実施例に限定されない。
図４は、図３の画素回路を駆動する信号のタイミング図である。 図３に示すように、画素回路１００の動作プロセスは、第１の段階Ｐ１、第２の段階Ｐ２、第３段階Ｐ３の３つの段階から構成される。
以下、発光リセット制御信号と発光制御信号とが同一の信号であり、電圧調整制御信号とスキャン信号とが同一の信号であり、電圧調整トランジスタＴ２と発光リセットトランジスタＴ４とがＮ型トランジスタであり、駆動トランジスタＴ１、駆動リセットトランジスタＴ３、データ書き込みトランジスタＴ５、補償トランジスタＴ６、第１の発光制御トランジスタＴ７及び第２の発光制御トランジスタＴ８がＰ型トランジスタであることを例とし、図３を参照して図４の画素回路の動作プロセスを説明する。
図４に示すように、第１の段階Ｐ１では、ローレベルの駆動リセット制御信号ＲＳＴ、ハイレベルのスキャン信号ＧＡ、ハイレベルの発光制御信号ＥＭＳ、ハイレベルの電圧調整制御信号ＳＴＶ及びローレベルのデータ信号ＤＡを入力する。図４に示すように、発光制御信号ＥＭＳの上昇が第１の段階Ｐ１の起点よりも早く、即ち、電圧調整制御信号ＳＴＶの上昇よりも早い。
第１の段階Ｐ１では、駆動リセットトランジスタＴ３のゲートがローレベルの駆動リセット制御信号ＲＳＴを受信し、駆動リセットトランジスタＴ３が導通し、これにより、駆動リセット電圧ＶＩＮＴ１を第１のノードＮ１に印加する。電圧調整トランジスタのＴ２のゲートがハイレベルの電圧調整制御信号ＳＴＶを受信し、電圧調整トランジスタＴ２が導通し、これにより、第１のノードＮ１の駆動リセット電圧ＶＩＮＴ１を駆動トランジスタＴ１のゲートに印加して、駆動トランジスタＴ１のゲートをリセットし、これにより、駆動トランジスタＴ１が第２の段階Ｐ２でのデータ書き込みを用意する。本開示の実施例では、駆動リセット電圧ＶＩＮＴ１の値をより低く設定してもよく、例えば、第１の電源電圧Ｖｄｄに逆の電圧が大きく、第２の段階で駆動トランジスタＴ１のゲートと第１の極の電圧との差が大きくなり、第２の段階のデータ書き込みと補償プロセスを早める。なお、駆動リセット電圧ＶＩＮＴ１が駆動トランジスタＴ１に対する影響について、駆動リセット電圧ＶＩＮＴ１が逆方向に上昇すると、効果が飽和する傾向にある。データ書き込みと補償の処理については、後述の第２の段階Ｐ２で説明する。また、第１の段階Ｐ１では、記憶コンデンサＣの一極の電圧が第１の電源電圧Ｖｄｄである、他極の電圧が駆動リセット電圧ＶＩＮＴ１であり、記憶コンデンサＣが充電される。本開示の実施例では、駆動リセット電圧ＶＩＮＴ１は、データ書き込みと補償及び記憶コンデンサＣの充電回路のエネルギー消費の影響及び電源のハードウェア制限を考慮して、駆動リセット電圧ＶＩＮＴ１の値の範囲が－１～－５Ｖ、例えば－３Ｖであってもよい。これにより、回路のエネルギー消費を低く抑えながらデータ書き込みと補償に要する時間を短縮でき、一定の時間帯、例えば第２の段階Ｐ２における補償効果を向上させ、その結果、表示効果を改善する。
第１の段階Ｐ１では、発光リセットトランジスタＴ４のゲートがハイレベルの発光制御信号ＥＭＳを受信し、発光リセットトランジスタＴ４が導通することにより、発光リセット電圧ＶＩＮＴ２をＯＬＥＤのアノードに印加してＯＬＥＤのアノードをリセットし、第３の段階Ｐ３の前に発光しないようにする。 本開示の実施例では、発光リセット電圧ＶＩＮＴ２の値は、ＯＬＥＤがまさに非照明状態になるように、すなわちＯＬＥＤがニアオン状態に正バイアスされるように設定される。 具体的には、第２の電源電圧Ｖｓｓの範囲が０～－６Ｖの範囲である場合、発光リセット電圧ＶＩＮＴ２の値の範囲が－２～－６Ｖであり、例えば０～－６Ｖであり、第２の電源電圧Ｖｓｓと等しくてもよく、これにより、点灯前のＯＬＥＤのＰＮ接合充電時間を短縮し、発光信号に対するＯＬＥＤの応答時間を短縮することができる。求められる輝度が一致する場合、ＯＬＥＤの輝度差の発生確率を低減させる。 その結果、輝度均一性が向上し、低周波Ｆｌｉｃｋｅｒや低階調Ｍｕｒａを低減することができる。
なお、第１の段階Ｐ１では、データ書き込みトランジスタＴ５のゲートがハイレベルのスキャン信号ＧＡを受信し、データ書き込みトランジスタＴ５がオフになる。補償トランジスタＴ６のゲートがハイレベルのスキャン信号ＧＡを受信し、補償トランジスタＴ６がオフになる。第１の発光制御トランジスタＴ７のゲートがハイレベルの発光制御信号ＥＭＳを受信し、第１の発光制御トランジスタＴ７がオフになる。第２の発光制御トランジスタＴ８のゲートがハイレベルの発光制御信号ＥＭＳを受信し、第２の発光制御トランジスタＴ８がオフになる。
第２の段階Ｐ２では、ハイレベルの駆動リセット制御信号ＲＳＴ、ローレベルのスキャン信号ＧＡ、ハイレベルの発光制御信号ＥＭＳ、ハイレベルの電圧調整制御信号ＳＴＶ及びハイレベルのデータ信号ＤＡを入力する。
第２の段階Ｐ２では、データ書き込みトランジスタＴ５のゲートがローレベルのスキャン信号ＧＡを受信し、データ書き込みトランジスタＴ５が導通し、これにより、ハイレベルデータ信号ＤＡを駆動トランジスタＴ１の第１の極、即ち駆動回路１１０の第１の端Ｆに書き込む。補償トランジスタＴ６のゲートがローレベルのスキャン信号ＧＡを受信し、補償トランジスタＴ３が導通し、これにより、第１の端Ｆのハイレベルデータ信号ＤＡを第１のノードＮ１に書き込む。電圧調整トランジスタＴ２のゲートがハイレベルの電圧調整制御信号ＳＴＶを受信し、電圧調整トランジスタＴ２が導通し、これにより、第１のノードＮ１のハイレベルデータ信号ＤＡを駆動トランジスタＴ１のゲート、即ち駆動回路１１０の制御端Ｇに書き込む。データ書き込みトランジスタＴ５、駆動トランジスタＴ１、補償トランジスタＴ６及び電圧調整トランジスタＴ２のいずれも導通するため、データ信号ＤＡがデータ書き込みトランジスタＴ５、駆動トランジスタＴ１、補償トランジスタＴ６及び電圧調整トランジスタＴ２を経過して記憶コンデンサＣを再充電し、つまり、駆動トランジスタＴ１のゲートを充電し、即ち、制御端Ｇを充電し、そして、駆動トランジスタＴ１のゲートの電圧が徐々な上昇する。
なお、第２の段階Ｐ２では、データ書き込みトランジスタＴ５が導通するため、第１の端Ｆの電圧がＶｄａに維持される。同時に、駆動トランジスタＴ１自体の特性により、制御端Ｇの電圧がＶｄａ＋Ｖｔｈに上昇すると、駆動トランジスタＴ１がオフになって充電処理が終了する。ここで、Ｖｄａはデータ信号ＤＡの電圧、Ｖｔｈは駆動トランジスタＴ１の閾値電圧を示す。この実施例では駆動トランジスタＴ１をＰ型トランジスタとして図示しているため、ここでは閾値電圧Ｖｔｈを負にすることができる。
第２の段階Ｐ２の後、駆動トランジスタＴ１のゲートの電圧がＶｄａ＋Ｖｔｈであり、つまり、データ信号ＤＡ及び閾値電圧Ｖｔｈの電圧情報が記憶コンデンサＣに記憶され、以降の第３の段階Ｐ３では、駆動トランジスタＴ１の閾値電圧を補償するために使用される。
なお、第２の段階Ｐ２では、駆動リセットトランジスタＴ３のゲートがハイレベルの駆動リセット制御信号ＲＳＴを受信し、駆動リセットトランジスタＴ３がオフになる。発光リセットトランジスタＴ４のゲートがハイレベルの発光リセット制御信号ＥＭＳを受信し、発光リセットトランジスタＴ４がオフになる。第１の発光制御トランジスタＴ７のゲートがハイレベルの発光制御信号ＥＭＳを受信し、第１の発光制御トランジスタＴ７がオフになり、第２の発光制御トランジスタＴ８のゲートがハイレベルの発光制御信号ＥＭＳを受信し、第２の発光制御トランジスタＴ８がオフになる。
第３の段階Ｐ３では、ハイレベルの駆動リセット制御信号ＲＳＴ、ハイレベルのスキャン信号ＧＡ、ローレベルの発光制御信号ＥＭＳ、ローレベルの電圧調整制御信号ＳＴＶ及びローレベルのデータ信号ＤＡを入力する。図４に示すように、本開示の実施例では、ローレベルの発光制御信号ＥＭＳは、ローレベルの有効なパルス幅変調信号であってもよい。図４に示すように、発光制御信号ＥＭＳの降下が第２の段階Ｐ１の終点よりも遅く、即ち、電圧調整制御信号ＳＴＶの降下よりも遅い。
第３の段階Ｐ３では、第１の発光制御トランジスタＴ７のゲートが発光制御信号ＥＭＳを受信する。本開示の実施例により、該発光制御信号ＥＭＳがパルス幅で変調してもよい。発光制御信号ＥＭＳがローレベルである場合、第１の発光制御トランジスタＴ７が導通し、第１の電源電圧Ｖｄｄを第１の端Ｆに印加する。第２の発光制御トランジスタＴ８のゲートが発光制御信号ＥＭＳを受信する。発光制御信号ＥＭＳがローレベルである場合、第２の発光制御トランジスタＴ８が導通し、駆動トランジスタＴ１により発生した駆動電流をＯＬＥＤのアノードに印加する。
なお、第３の段階Ｐ３では、電圧調整トランジスタＴ２のゲートがローレベルの電圧調整制御信号Ｓｔｖを受信し、電圧調整トランジスタＴ２がオフになる。以上のように、電圧調整トランジスタＴ２の活性層が酸化物半導体材料を含み、その漏電流が１０－１６～１０－１９Ａである。シングルゲートの低温多結晶シリコントランジスタやダブルゲートの低温多結晶シリコントランジスタに比べて、漏電流が小さく、記憶回路からの電気的リークをさらに低減し、輝度の均一性を向上させる
なお、第３の段階Ｐ３では、発光リセットトランジスタＴ４のゲートが発光制御信号ＥＭＳを受信する。発光制御信号ＥＭＳがハイレベルである場合、発光リセットトランジスタＴ４が導通する。発光リセット電圧をＯＬＥＤのアノードに提供して、ＯＬＥＤのアノードをリセットする。発光制御信号ＥＭＳがパルス幅変調信号である場合、これにより、発光制御信号ＥＭＳの制御によるＯＬＥＤの各発光の前にＯＬＥＤのアノードをリセットすることができ、輝度の均一性をより向上させることができる。
また、駆動リセットトランジスタＴ３のゲートがハイレベルの駆動リセット制御信号ＲＳＴを受信し、駆動リセットトランジスタＴ３がオフになる。データ書き込みトランジスタＴ５のゲートがハイレベルのスキャン信号ＧＡを受信し、データ書き込みトランジスタＴ５がオフになる。補償トランジスタＴ６のゲートがハイレベルのスキャン信号ＧＡを受信し、補償トランジスタＴ６がオフになる。
第３の段階Ｐ３では、第１の発光制御トランジスタＴ７が導通するため、第１の端Ｆの電圧が第１の電源電圧Ｖｄｄであり、制御端Ｇの電圧がＶｄａ＋Ｖｔｈであるため、駆動トランジスタＴ１も導通すると理解される。
第３の段階Ｐ３では、ＯＬＥＤのアノードとカソードが第１の電源電圧Ｖｄｄ（高電圧）及び第２の電源電圧Ｖｓｓ（低電圧）に印加して、駆動トランジスタＴ１により発生した駆動電流の駆動により発光する。
トランジスタＴ１を駆動するための飽和電流の式から、ＯＬＥＤが発光するように駆動するための駆動電流ＩＤは、以下の式で算出する
ＩＤ＝Ｋ ( ＶＧＳ － Ｖｔｈ )２
＝Ｋ [ ( Ｖｄａ ＋ Ｖｔｈ － Ｖｄｄ ) － Ｖｔｈ ]２
＝Ｋ ( Ｖｄａ － Ｖｄｄ )２
上式において、Ｖｔｈは駆動トランジスタＴ１の閾値電圧、ＶＧＳは駆動トランジスタＴ１のゲートとソースとの間の電圧、Ｋは定数を示す。上式から、ＯＬＥＤに流れる駆動電流ＩＤは、駆動トランジスタＴ１の閾値電圧Ｖｔｈには関係なくなり、データ信号ＤＡの電圧Ｖｄａのみに関係するので、駆動トランジスタＴ１の閾値電圧Ｖｔｈの補正が可能となり、プロセスや長時間動作による駆動トランジスタＴ１の閾値電圧ドリフトの問題を解決し、駆動電流ＩＤに対する影響を排除し、表示効果を向上させることができる。
例えば、上記の式のＫは、以下のように示す。
Ｋ＝０.５ｎＣｏｘ（Ｗ／Ｌ)、
ここで、ｎは駆動トランジスタＴ１の電子移動度、Ｃｏｘは駆動トランジスタＴ１のゲート単位電気容量、Ｗは駆動トランジスタＴ１のチャネル幅、Ｌは駆動トランジスタＴ１のチャネル長である。
切替可能で、本開示のいくつかの実施例では、発光リセット制御信号ＲＳＴ、補償制御信号ＣＯＭ及びスキャン信号ＧＡが同一の信号であってもよい。電圧調整トランジスタＴ２がＮ型トランジスタであり、駆動トランジスタＴ１、駆動リセットトランジスタＴ３、発光リセットトランジスタＴ４、データ書き込みトランジスタＴ５、補償トランジスタＴ６、第１の発光制御トランジスタＴ７及び第２の発光制御トランジスタＴ８がＰ型トランジスタである。上記の実施例における画素回路の動作プロセスの相違点として、第１の段階Ｐ１では、発光リセットトランジスタＴ４がハイレベルのスキャン信号ＧＡを受信し、発光リセットトランジスタＴ４がオフになる。発光リセット電圧ＶＩＮＴ２が発光素子ＯＬＥＤのアノードに提供されないため、発光素子ＯＬＥＤのアノードがリセットされない。第２の段階Ｐ２では、発光リセットトランジスタＴ４がローレベルのスキャン信号ＧＡを受信し、発光リセットトランジスタＴ４が導通する。発光リセット電圧ＶＩＮＴ２が発光素子ＯＬＥＤにアノードに提供され、発光素子ＯＬＥＤのアノードをリセットする。画素回路の第１の時間帯Ｐ１、第２の時間帯Ｐ２及び第３の時間帯Ｐ３での他の動作プロセスは、上記の実施例と同様であるため、ここで説明を省略する。
なお、駆動リセット制御信号ＲＳＴ、スキャン信号ＧＡ、発光制御信号ＥＭＳ、電圧調整制御信号ＳＴＶ、及びデータ信号ＤＡと各段階の関係は、例示なものである。駆動リセット制御信号ＲＳＴ、スキャン信号ＧＡ、発光制御信号ＥＭＳ、電圧調整制御信号ＳＴＶ、及びデータ信号ＤＡのハイレベル又はローレベルの期間は、例示的なものである。例えば、発光制御信号ＥＭＳの各ハイレベルの期間は、同じである。
図５～１１は本開示の実施例におけるアレイ基板の各層の平面の模式図である。図３に示す１つの画素回路を例として説明する。該画素回路では、発光リセット制御信号ＲＳＴと発光制御信号ＥＭＳとが同一の信号であり、電圧調整制御信号ＣＯＭとスキャン信号ＧＡとがが同一の信号であり、電圧調整トランジスタＴ２と発光リセットトランジスタＴ４とが金属酸化物トランジスタである。
画素回路における各回路のサブストレート上での位置関係については、添付の図５から図１１に関連して後述する。 添付の図５～図１１の目盛りは、部品の位置を分かりやすく表現するための描画目盛りで、部品の真の目盛りと見なすものではないことは、当業者には理解されよう。 部品の寸法は、当業者が実用上の要求に基づいて選択することができ、本開示はこの点に関して特に限定されない。
本開示の実施例では、アレイ基板は、サブストレート３００に位置する第１の活性半導体層３１０を含む。
図５は本開示の実施例におけるアレイ基板における第１の活性半導体層３１０の平面の模式図である。本開示の例示の実施例では、画素回路における駆動トランジスタＴ１、駆動リセットトランジスタＴ３、発光リセットトランジスタＴ４、データ書き込みトランジスタＴ５、補償トランジスタＴ６、第１の発光制御トランジスタＴ７及び第２の発光制御トランジスタＴ８は、シリコントランジスタ、例えば、低温多結晶シリコントランジスタである。本開示の例示の実施例では、第１の活性半導体層３１０は、上記の駆動トランジスタＴ１、駆動リセットトランジスタＴ３、発光リセットトランジスタＴ４、データ書き込みトランジスタＴ５、補償トランジスタＴ６、第１の発光制御トランジスタＴ７及び第２の発光制御トランジスタＴ８の活性領域を形成するために使用される。本開示の例示の実施例では、第１の活性半導体層３１０は、トランジスタのチャネル領域パターン及びドープ領域パターン（即ち、トランジスタの第１のソース／ドレイン領域と第２のソース／ドレイン領域）を含む。本開示の実施例では、各トランジスタのチャネル領域パターンとドープ領域パターンとが一体に形成される。
なお、図５において、点線ブロックは、第１の活性半導体層３１０において各トランジスタを利用するソース／ドレイン領域及びチャネル領域を示す。
図５に示すように、第１の活性半導体層３１０は、Ｙ方向（列方向）及びＸ方向（行方向）に沿って、駆動リセットトランジスタＴ３のチャネル領域Ｔ３－ｃ、データ書き込みトランジスタＴ５のチャネル領域Ｔ５－ｃ、補償トランジスタＴ６のチャネル領域Ｔ６－ｃ、駆動トランジスタＴ１のチャネル領域Ｔ１－ｃ、第１の発光制御トランジスタＴ７のチャネル領域Ｔ７－ｃ、及び第２の発光制御トランジスタＴ８のチャネル領域Ｔ８－ｃを順に含む。
本開示の例示的な実施例において、上記トランジスタ用の第１の活性半導体層は、一体形成された低温多結晶シリコン層から構成されてもよい。各トランジスタのソース領域及びドレイン領域は、それぞれの構造の電気的接続を実現するために、ドーピング等によって導通させてもよい。すなわち、トランジスタの第１の活性半導体層は、ｐ-シリコン又はｎ-シリコンから形成されるモノリシックパターンであり、同一画素回路内の各トランジスタは、ドープ領域パターン（すなわち、ソース領域ｓ及びドレイン領域ｄ）及びチャネル領域パターンを含んでいる。 異なるトランジスタの活性層は、ドーピング構造によって互いに分離されている。
図５に示すように、第１の活性半導体層３１０は、Ｙ方向及びＸ方向に沿って、さらに、駆動リセットトランジスタＴ３のドレイン領域Ｔ３－ｄ、データ書き込みトランジスタＴ５のドレイン領域Ｔ５－ｄ、駆動リセットトランジスタＴ３のソース領域及び補償トランジスタＴ６のソース領域Ｔ３－ｓ／Ｔ６－ｓ、データ書き込みトランジスタＴ５のソース領域Ｔ５－ｓ、駆動トランジスタＴ１のソース領域及び第１の発光制御トランジスタＴ７ソース領域Ｔ１－ｓ／Ｔ７－ｓ、補償トランジスタＴ６のドレイン領域及び駆動トランジスタＴ１のドレイン領域及び第２の発光制御トランジスタＴ８のドレイン領域Ｔ６－ｄ／Ｔ１－ｄ／Ｔ８－ｄ、第１の発光制御トランジスタＴ７ドレイン領域Ｔ７－ｄ、及び第２の発光制御トランジスタＴ８ソース領域Ｔ８－ｓを順に含む。
本開示の例示の実施例では、第１の活性半導体層３１０は、アモルファスシリコン、多結晶シリコン等のシリコン半導体材料から形成されても良い。上記のソース領域とドレイン領域とは、ｎ型不純物又はｐ型不純物を含む領域であっても良い。例えば、上記の第１の発光制御トランジスタＴ７、データ書き込みトランジスタＴ５、駆動トランジスタＴ１、補償トランジスタＴ６、及び第２の発光制御トランジスタＴ８のソース領域とドレイン領域のいずれもＰ型不純物を含む領域であっても良い。
本開示の実施例では、アレイ基板は、さらに、第１の活性半導体層のサブストレートから離れる側に位置する第１の導電層３２０を含む。
図６は、本開示の実施例におけるアレイ基板の第１の導電層３２０の平面の模式図である。図６に示すように、第１の導電層３２０は、Ｙ方向に沿って順に設けられた駆動リセット制御信号線ＲＳＴＬ１、スキャン信号線ＧＡＬ、コンデンサＣの第１の極Ｃ１及び発光制御信号線ＥＭＬを含む。なお、第１の導電層３２０は、さらに、Ｙ方向に沿って隣接する画素回路の駆動リセット制御信号線ＲＳＴＬ１’を含む。隣接する画素回路の駆動リセット制御信号線ＲＳＴＬ１’が該隣接する画素回路に対する作用は、駆動リセット制御信号線ＲＳＴＬ１がこの画素回路に対する作用と同じであるため、ここで説明を省略する。
本開示の実施例では、発光制御信号線ＥＭＬと発光制御信号入力端ＥＭとは、発光制御信号入力端ＥＭに発光制御信号ＥＭＳを提供するように構成される。
本開示の実施例では、スキャン信号線ＧＡＬは、スキャン信号入力端Ｇａｔｅ及び補償制御信号入力端Ｃｏｍに結合され、スキャン信号入力端Ｇａｔｅにスキャン信号ＧＡを提供し、さらに、補償制御信号入力端Ｃｏｍに補償制御信号ＣＯＭを提供するように構成される。
本開示の実施例では、コンデンサＣの第１の極Ｃ１と駆動トランジスタＴ１のゲートＴ１－ｇとは、一体に形成される。
本開示の実施例では、駆動リセット制御信号線ＲＳＴＬ１は、駆動リセット制御信号入力端Ｒｓｔ１に結合されて、駆動リセット制御信号入力端Ｒｓｔ１に駆動リセット制御信号ＲＳＴを提供するように構成される。
本開示の実施例では、図５及び図６を参照し、駆動リセット制御信号線ＲＳＴＬ１のサブストレート上への正投影が第１の活性半導体層３１０の部分３１１のサブストレート上への正投影と重なる部分は、画素回路の駆動リセットトランジスタＴ３のゲートＴ３－ｇである。スキャン信号線ＧＡＬのサブストレート上への正投影が第１の活性半導体層３１０の部分３１１のサブストレート上への正投影と重なる部分は、それぞれ画素回路における補償トランジスタＴ６のゲートＴ６－ｇとデータ書き込みトランジスタＴ５のゲートＴ５－ｇである。画素回路におけるコンデンサＣの第１の極Ｃ１ののサブストレート上への正投影が第１の活性半導体層３１０の部分３１１のサブストレート上への正投影と重なる部分は、画素回路における駆動トランジスタＴ１のゲートＴ１－ｇである。発光制御信号線ＥＭＬのサブストレート上への正投影が第１の活性半導体層３１０の部分３１１のサブストレート上への正投影と重なる部分は、それぞれ画素回路における第１の発光制御トランジスタＴ７のゲートＴ７－ｇと第２の発光制御トランジスタＴ８のゲートＴ８－ｇである。
本開示の実施例では、図６に示すように、Ｙ方向において、駆動リセットトランジスタＴ３のゲートＴ３－ｇ、補償トランジスタＴ６のゲートＴ６－ｇ及びデータ書き込みトランジスタＴ５のゲートＴ５－ｇは、駆動トランジスタＴ１のゲートＴ１－ｇの第１の側に位置する。第１の発光制御トランジスタＴ７のゲートＴ７－ｇと第１の発光制御トランジスタＴ８のゲートＴ８－ｇは、駆動トランジスタＴ１のゲートＴ１－ｇの第２の側に位置する。
なお、駆動トランジスタＴ１のゲートＴ１－ｇの第１の側と第２の側とは、駆動トランジスタＴ１のゲートＴ１－ｇのＹ方向の対向する両側である。例えば、図６に示すように、ＸＹ面において、駆動トランジスタＴ１のゲートＴ１－ｇの第１の側は、駆動トランジスタＴ１のゲートＴ１－ｇの上側であっても良い。駆動トランジスタＴ１のゲートＴ１－ｇの第２の側は、駆動トランジスタＴ１のゲートＴ１－ｇの下側であっても良い。本開示において、「下側」は、例えば、アレイ基板のＩＣが接着する側である。例えば、駆動トランジスタＴ１のゲートＴ１－ｇの下側は、駆動トランジスタＴ１のゲートＴ１－ｇのＩＣ（図示せず）に近い側であっても良い。上側が下側に対向する側であり、例えば、駆動トランジスタＴ１のゲートＴ１－ｇのＩＣから離れる側であっても良い。
具体的に、駆動リセットトランジスタＴ３のゲートＴ３－ｇは、補償トランジスタＴ６のゲートＴ６－ｇとデータ書き込みトランジスタＴ５のゲートＴ５－ｇの上側に位置する。駆動リセットトランジスタＴ３のゲートＴ３－ｇと駆動トランジスタＴ１のゲートＴ１－ｇｔとは、Ｙ方向に整列して設けられる。
本開示の実施例では、Ｘ方向において、図６に示すように、データ書き込みトランジスタＴ５のゲートＴ５－ｇと第１の発光制御トランジスタＴ７のゲートＴ７－ｇとは、駆動トランジスタＴ１のゲートＴ１－ｇの第３の側に位置する。補償トランジスタＴ６のゲートＴ６－ｇと第２の発光制御トランジスタＴ８のゲートＴ８－ｇとは、駆動トランジスタＴ１のゲートＴ１－ｇの第４の側に位置する。
なお、駆動トランジスタＴ１のゲートＴ１－ｇの第３の側と第４の側とは、駆動トランジスタＴ１のゲートＴ１－ｇのＸ方向に対向する両側である。例えば、図６に示すように、ＸＹ面において、駆動トランジスタＴ１のゲートＴ１－ｇの第３の側は、駆動トランジスタＴ１のゲートＴ１－ｇの左側であってもよい。駆動トランジスタＴ１のゲートＴ１－ｇの第４の側は、駆動トランジスタＴ１のゲートＴ１－ｇの右側であってもよい。
具体的に、第１の発光制御トランジスタＴ７のゲートＴ７－ｇは、データ書き込みトランジスタＴ５のゲートＴ５－ｇの左側に位置する。第２の発光制御トランジスタＴ８のゲートＴ８－ｇは、補償トランジスタＴ６のゲートＴ６－ｇの右側に位置する。
なお、図６に示すトランジスタの活性領域が第１の導電層３２０と第１の活性半導体層３１０と重なる各領域に対応する。
本開示の実施例では、アレイ基板は、さらに、第１の導電層のサブストレートから離れる側に位置し第１の導電層と絶縁されて隔離された第２の導電層を含む。
図７は本開示の実施例におけるアレイ基板における第２の導電層３３０の平面の模式図を示す。図７に示すように、第２の導電層３３０は、Ｙ方向に沿って設けられた電圧調整制御信号線ＳＴＶＬ、コンデンサの第２の極Ｃ２、第１の電源電圧線ＶＤＬ及び発光リセット制御信号線ＲＳＴＬ２を含む。また、第２の導電層３３０は、さらに、Ｙ方向に沿って隣接する画素回路の発光リセット制御信号線ＲＳＴＬ２’を含む。隣接する画素回路の発光リセット制御信号線ＲＳＴＬ２’が該隣接する画素回路に対する作用は、発光リセット制御信号線ＲＳＴＬ２がこの画素回路に対する作用と同じであるため、ここで説明を省略する。
本開示の実施例では、図６及び図７を参照し、コンデンサＣの第２の極Ｃ２とコンデンサＣの第１の極Ｃ１のサブストレート上への投影は、少なくとも一部が重なる。
本開示の実施例では、図７に示すように、第１の電源電圧線ＶＤＬは、Ｘ方向に延在されコンデンサＣの第２の極Ｃ２と一体に形成される。第１の電源電圧線は、第１の電源電圧端ＶＤＤに結合され、それに第１の電源電圧Ｖｄｄを提供するように構成される。電圧調整制御信号線ＳＴＶＬは、電圧調整制御信号入力端Ｓｔｖに結合され、それに電圧調整制御信号ＳＴＶを提供するように構成される。発光リセット制御信号線ＲＳＴＬ２は、発光リセット制御信号入力端Ｒｓｔ２に結合され、それに発光リセット制御信号を提供するように構成される。本開示の実施例では、発光リセット制御信号とスキャン信号ＥＭＳとは、同一の信号である。
本開示の実施例では、図７に示すように、Ｙ方向において、電圧調整制御信号線ＳＴＶＬは、コンデンサの第２の極Ｃ２の第１の側に位置する。第１の電源信号線ＶＤＬと発光リセット制御信号線ＲＳＴＬ２とは、コンデンサの第２の極Ｃ２の第２の側に位置する。上記の駆動トランジスタＴ１のゲートＴ１－ｇの第１の側と第２の側の記載と同様であり、コンデンサの第２の極Ｃ２の第１の側と第２の側とは、コンデンサの第２の極Ｃ２のＹ方向に対向する両側である。コンデンサの第２の極Ｃ２の第１の側は、Ｙ方向のコンデンサの第２の極Ｃ２の上側であり、コンデンサの第２の極Ｃ２の第２の側は、Ｙ方向のコンデンサの第２の極Ｃ２の下側である。
具体的に、Ｙ方向において、電圧調整制御信号線ＳＴＶＬは、コンデンサの第２の極Ｃ２の上側に位置する。第１の電源信号線ＶＤＬと発光リセット制御信号線ＲＳＴＬ２とは、コンデンサの第２の極Ｃ２の下側に位置する。
本開示の実施例では、図７に示すように、電圧調整制御信号線ＳＴＶＬに電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１が設けられている。発光リセット制御信号線ＲＳＴＬ２に発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１が設けられている。電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１と発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１の位置は、以下に図８を参照して詳細に説明する。
具体的に、図７に示すように、Ｙ方向において、電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１は、発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１の第１の側に位置する。上記の駆動トランジスタＴ１のゲートＴ１－ｇの第１の側の記載と同様であり、発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１の第１の側は、発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１の上側である。つまり、電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１は、発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１の上側に位置する。Ｘ方向において、電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１と発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１は、同じ位置にある。
本開示の実施例では、アレイ基板は、さらに、第２の導電層のサブストレートから離れる側に位置し該第２の導電層と絶縁されて隔離された第２の活性半導体層を含む。
図８は本開示の実施例におけるアレイ基板における第２の活性半導体層３４０の平面の模式図を示す。図８に示すように、第２の活性半導体層３４０は、Ｙ方向において、第１の部分３４１と第２の部分３４２を順に含み、第２の活性半導体層３４０の第１の部分３４１と第２の活性半導体層３４０の第２の部分とは、整列して設けられる。本開示の例示の実施例では、第２の活性半導体層３４０は、上記の電圧調整トランジスタＴ２と発光リセットトランジスタＴ４の活性層を形成するために使用される。具体的に、第２の活性半導体層３４０の第１の部分３４１は、電圧調整トランジスタＴ２の活性層を形成するために使用される。第２の半導体層３４０の第２の部分３４２は、電圧調整トランジスタＴ７の活性層を形成するために使用される。本開示の例示の実施例では、第１の活性半導体層３１０と同様であり、第２の活性半導体層３４０は、トランジスタのチャネルパターン及びドープ領域パターン（即ち、トランジスタの第１のソース／ドレイン領域と第２のソース／ドレイン領域）を含む。
図８において、点線ブロックは、第２の活性半導体層３４０における各トランジスタのソース／ドレイン領域及びチャネル領域のための領域を示す。
図８に示すように、第２の活性半導体層３４０の第１の部分３４１は、Ｙ方向に沿って、電圧調整トランジスタＴ２のソース領域Ｔ２－ｓ、電圧調整トランジスタＴ２のチャネル領域Ｔ２－ｃ及び電圧調整トランジスタＴ２のドレイン領域Ｔ２－ｄを順に含む。第２の活性半導体層３４０の第２の部分３４２は、Ｙ方向に沿って、発光リセットトランジスタＴ４のソース領域Ｔ４－ｓ、発光リセットトランジスタＴ４のチャネル領域Ｔ４－ｃ及び発光リセットトランジスタＴ４のドレイン領域Ｔ４－ｄを順に含む。
本開示の実施例では、図７と図８を参照し、電圧調整制御信号線ＳＴＶＬのサブストレート上への正投影が第２の活性半導体層３４０のサブストレート上への正投影と重なる部分は、電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１である。電圧調整トランジスタＴ２のチャネル領域Ｔ８－ｃと電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１のサブストレート上への投影とは、完全に重なる。発光制御信号線ＲＳＴＬ２のサブストレート上への正投影が第２の活性半導体層３４０のサブストレート上への正投影と重なる部分は、発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１である。発光リセットトランジスタＴ４のチャネル領域Ｔ４－ｃと発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１のサブストレート上への投影とは、完全に重なる。
本開示の例示の実施例では、第２の活性半導体層３４０は、酸化物半導体材料で形成されてもよい、例えば、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）である。上記のソース領域とドレイン領域とは、ｎ型不純物又はｐ型不純物を含む領域であってもよい。例えば、電圧調整トランジスタＴ２と発光リセットトランジスタＴ４ソース領域とドレイン領域のいずれも、Ｎ型不純物を含む領域である。
本開示の実施例では、アレイ基板は、さらに、第２の活性半導体層のサブストレートから離れる側に位置し該第２の活性半導体層と絶縁されて隔離された第３の導電層を含む。
図９は本開示の実施例におけるアレイ基板における第３の導電層３５０の平面の模式図を示す。図９に示すように、第３の導電層３５０は、電圧調整制御信号線ＳＴＶＬ、発光リセット制御信号線ＲＳＴＬ２、及び発光リセット電圧線ＶＩＮＬ２を含む。また、第３の導電層３５０は、さらに、Ｙ方向に沿って隣接する画素回路の発光リセット制御信号線ＲＳＴＬ２’及び発光リセット電圧線ＶＩＮＬ２’を含む。隣接する画素回路の発光リセット制御信号線ＲＳＴＬ２’と発光リセット電圧線ＶＩＮＬ２’が該隣接する画素回路に対する作用は、発光リセット制御信号線ＲＳＴＬ２と発光リセット電圧線ＶＩＮＬ２がこの画素回路に対する作用と同じであるため、ここで説明を省略する。
具体的に、図９に示すように、電圧調整制御信号線ＳＴＶＬと、発光リセット制御信号線ＲＳＴＬ２と、発光リセット電圧線ＶＩＮＬ２とは、Ｙ方向に順に設けられる。
本開示の実施例では、図９に示すように、電圧調整制御信号線ＳＴＶＬに電圧調整トランジスタＴ２の第２のゲートＴ２－ｇ２が設けられている。発光リセット制御信号線ＲＳＴＬ２に発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２が設けられている。具体的に、電圧調整制御信号線ＳＴＶＬのサブストレート上への正投影が第２の活性半導体層３４０のサブストレート上への正投影と重なる部分は、電圧調整トランジスタＴ２の第２のゲートＴ２－ｇ２である。発光リセット制御信号線ＲＳＴＬ２のサブストレート上への正投影が第２の活性半導体層３４０のサブストレート上への正投影と重なる部分は、発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２である。
図７に示す電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１と発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１と同様であり、図９に示すように、Ｙ方向において、電圧調整トランジスタＴ２の第２のゲートＴ２－ｇ２は、発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２の第１の側に位置する。発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２の第１の側は、発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２の上側である。つまり、電圧調整トランジスタＴ２の第２のゲートＴ２－ｇ２は、発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２の上側に位置する。Ｘ方向において、電圧調整トランジスタＴ２の第２のゲートＴ２－ｇ２と発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２とは、同じ位置にある。
本開示の実施例では、図７、図８及び図９を参照し、電圧調整トランジスタＴ２の第２のゲートＴ２－ｇ２及び電圧調整トランジスタＴ２のチャネル領域Ｔ２－ｃと電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１とのサブストレート上への投影は、完全に重なる。発光リセットトランジスタＴ４の第２のゲートＴ４－ｇ２及び発光リセットトランジスタＴ４のチャネル領域Ｔ４－ｃと発光リセットトランジスタＴ４の第１のゲートＴ４－ｇ１とのサブストレート上への投影は、完全に重なる。
なお、本開示の実施例では、隣接する活性半導体層と導電層の間、又は、隣接する導電層の間に絶縁層又は誘電体層がそれぞれ設けられている。具体的に、第１の活性半導体層３１０と第１の導電層３２０との間に、第１の導電層３２０と第２の導電層３３０との間に、第２の導電層３３０と第２の活性半導体層３４０との間に、第２の活性半導体層３４０と第３の導電層３５０との間に、第３の導電層３５０と第４の導電層３６０（以下の図１２を参照して説明する）との間に、及び第４の導電層３６０と第５の導電層３７０との間に（以下の図１１を参照して説明する）、絶縁層又は誘電体層（以下の断面図を参照して説明する）がそれぞれ設けられている。
なお、以下のビアは、隣接する活性半導体層と導電層の間に貫通する又は隣接する導電層の間に設けられる絶縁層又は誘電体層のビアである。具体的に、ビアは、第１の活性半導体層３１０と第１の導電層３２０との間に、第１の導電層３２０と第２の導電層３３０との間に、第２の導電層３３０と第２の活性半導体層３４０との間に、第２の活性半導体層３４０と第３の導電層３５０との間に、第３の導電層３５０と第４の導電層３６０との間に、及び第４の導電層３６０と第５の導電層３７０との間に貫通する各絶縁層又は誘電体層のビアである。
本開示の図面では、白丸でビアに対応する領域を示す。図９を参照し、発光リセット電圧線ＶＩＮＬ２は、ビア３５０１を介して第２の活性半導体層３４０に結合され、発光リセットトランジスタＴ４の第１の極Ｔ４－１を形成する。具体的に、図８及び図９を参照し、図９における発光リセット電圧線ＶＩＮＬ２が図８の第２の部分３４２の発光リセットトランジスタＴ４のドレイン領域Ｔ７－ｄのサブストレート上への投影と重なる。発光リセット電圧線ＶＩＮＬ２は、ビア３５０１を介して発光リセットトランジスタＴ４のドレイン領域Ｔ４－ｄ結合される。
本開示の実施例では、アレイ基板は、さらに、第３の導電層のサブストレートから離れる側に位置し該第３の導電層と絶縁されて隔離された第４の導電層を含む。
図１０は本開示の実施例におけるアレイ基板における第４の導電層３６０の平面の模式図を示す。図１０に示すように、第４の導電層３６０は、第１の接続部３６１、第２の接続部３６２、第３の接続部３６３、第４の接続部３６４、第５の接続部３６５、第６の接続部３６６、第７の接続部３６７、及び第８の接続部３６８を含む。また、第４の導電層３６０は、さらに、Ｙ方向に沿って隣接する画素回路の第９の接続部３６９を含む。第９の接続部３６９及びそのビア３６９１は、隣接する画素回路の第１の接続部３６１及びそのビア３６１１としてもよい。具体的な接続方式及び作用は、該画素回路における第１の接続部３６１及びそのビア３６１１と同様であるため、ここで説明を省略する。図面を構成するために、隣接する画素回路の第１の接続部３６１及びそのビア３６１１が以上のように設けらえる。
本開示の実施例では、第２の接続部３６２、第３の接続部３６３、第４の接続部３６４、第５の接続部３６５、第６の接続部３６６、第７の接続部３６７、及び第８の接続部３６８は、第１の接続部３６１の第２の側に設けられる。駆動トランジスタＴ１のゲートＴ１－ｇの第２の側と同様であり、ＸＹ座標では、第１の接続部３６１の第２の側は、第１の接続部３６１の下側である。つまり、第２の接続部３６２、第３の接続部３６３、第４の接続部３６４、第５の接続部３６５、第６の接続部３６６、第７の接続部３６７、及び第８の接続部３６８は、第１の接続部３６１の下側に設けられる。第３の接続部３６３と第６の接続部３６６とは、Ｙ方向に沿って順に設けられる。第２の接続部３６２、第４の接続部３６４、第５の接続部３６５、第７の接続部３６７、及び第８の接続部３６８は、Ｙ方向に沿って順に設けられる。第２の接続部３６２、第４の接続部３６４、第５の接続部３６５、第７の接続部３６７、及び第８の接続部３６８は、第３の接続部３６３と第６の接続部３６６の第３の側に位置する。上記の駆動トランジスタＴ１のゲートＴ１－ｇの第３の側と同様であり、ＸＹ平面では、第３の接続部３６３と第６の接続部３６６の第３の側は、第３の接続部３６３と第６の接続部３６６の右側である。つまり、第２の接続部３６２、第４の接続部３６４、第５の接続部３６５、第７の接続部３６７、及び第８の接続部３６８は、第３の接続部３６３と第６の接続部３６６の右側に位置する。
第１の接続部３６１は、ビア３６１１を介して第１の活性半導体層３１０に結合される。具体的に、第１の接続部３６１は、ビア３６１１を介して駆動リセットトランジスタＴ３のドレイン領域Ｔ３－ｄに結合され、駆動リセットトランジスタＴ３の第１の極Ｔ３－１を形成する。第１の接続部３６１が駆動リセット電圧線ＶＩＮＬ１として動作する。
第２の接続部３６２は、ビア３６２１を介して第３の導電層３５０に結合される。具体的に、第２の接続部３６２は、ビア３６２１を介して発光リセット電圧線ＶＩＮＬ２に結合される。
第３の接続部３６３は、ビア３６３１を介して第１の活性半導体層３１０に結合される。具体的に、第３の接続部３６３は、ビア３６３１を介してデータ書き込みトランジスタＴ５のドレイン領域Ｔ５－ｄに結合され、データ書き込みトランジスタＴ５の第１の極Ｔ５－１を形成する。
第４の接続部３６４は、ビア３６４１を介して第１の活性半導体層３１０結合される。具体的に、第４の接続部３６４は、ビア３６４１を介して駆動リセットトランジスタＴ３のソース領域及び補償トランジスタＴ６のソース領域Ｔ３－ｓ／Ｔ６－ｓに結合され、駆動リセットトランジスタＴ３の第２の極及び補償トランジスタＴ６の第２の極Ｔ３－２／Ｔ６－２を形成する。第４の接続部３６４は、ビア３６４２を介して第２の活性半導体層３４０に結合される。具体的に、第４の接続部３６４は、ビア３６４２を介して電圧調整トランジスタＴ２のソース領域Ｔ２－ｓに結合され、電圧調整トランジスタＴ２の第２の極Ｔ２－２を形成する。
第５の接続部３６５は、ビア３６５１を介して第３の導電層３３０結合される。第５の接続部３６５は、ビア３６５２を介して第２の導電層３２０結合される。具体的に、第５の接続部３６５は、ビア３６５２を介して駆動トランジスタＴ１のゲートＴ１－ｇ及びコンデンサＣの第１の極Ｃ１結合される。第５の接続部３６５は、ビア３６５３を介して第２の活性半導体層３４０に結合される。具体的に、第５の接続部３６５は、ビア３６５３を介して電圧調整トランジスタＴ２のドレイン領域Ｔ２－ｄに結合され、電圧調整トランジスタＴ２の第１の極Ｔ２－１を形成する。
第６の接続部３６６は、ビア３６６２を介して第１の活性半導体層３１０結合される。具体的に、第６の接続部３６６は、ビア３６６２を介して第１の発光制御トランジスタＴ７のドレイン領域Ｔ７－ｄに結合され、第１の発光制御トランジスタＴ７の第１の極Ｔ７－１を形成する。
第７の接続部３６７は、ビア３６７１を介して第１の活性半導体層３１０結合される。具体的に、第７の接続部３６７は、ビア３６７１を介して第２の発光制御トランジスタＴ８のソース領域Ｔ８－ｓに結合され、第２の発光制御トランジスタＴ８の第２の極Ｔ８－２を形成する。第７の接続部３６７は、ビア３６７２を介して第２の活性半導体層３４０結合される。具体的に、第７の接続部３６７は、ビア３６７２を介して発光リセットトランジスタＴ４ソース領域Ｔ４－ｓに結合され、発光リセットトランジスタＴ４の第２の極Ｔ４－２を形成する。
第８の接続部３６８は、ビア３６８１を介して第２の活性半導体層３４０結合される。具体的に、第８の接続部３６８は、ビア３６８１を介して発光リセットトランジスタＴ４のソース領域Ｔ４－ｄに結合され、発光リセットトランジスタＴ４の第１の極Ｔ４－１を形成する。また、第８の接続部３６８及びそのビア３６８２は、Ｙ方向に沿って隣接する画素回路の第２の接続部３６２及びそのビア３６２１としてもよい。その具体的な接続方式と作用は、該画素回路における第２の接続部３６２及びそのビア３６２１と同様であるため、ここで説明を省略する。図面を構成するために、隣接する画素回路の第２の接続部３６２及びそのビア３６２１が以上のように設けられる。
本開示の実施例では、アレイ基板は、さらに、第４の導電層のサブストレートから離れる側に位置し該第４の導電層と絶縁されて隔離された第５の導電層を含む。
図１１は本開示の実施例におけるアレイ基板における第５の導電層３７０の平面の模式図を示す。図１１に示すように、第５の導電層は、行方向Ｘに沿って設けられたデータ信号線ＤＡＬ、第１の電源電圧線ＶＤＬ、及び第２の電源電圧線ＶＳＬを含む。データ信号線ＤＡＬは、列方向Ｙに延在され、ビア３７１１を介して第４の導電層３６０の前記第３の接続部３６３に結合される。第１の電源電圧線ＶＤＬは、列方向Ｙに延在され、ビア３７２１を介して第４の導電層３６０の第３の接続部３６３に結合される。第２の電源電圧線ＶＳＬは、列方向Ｙに延在され、ビア３７３１を介して第４の導電層３６０の第７の接続部３６７に結合される。本開示の実施例では、第２の電源電圧線ＶＳＬは、列方向Ｙに延在された距離は、データ信号線ＤＡＬ及び第１の電源電圧線ＶＤＬよりも小さい。第２の電源電圧線ＶＳＬは、発光素子例えばＯＬＥＤのカソードとしてもよい。
本開示の実施例では、第１の電源電圧線ＶＤＬが閉じた矩形部品３７１を有する。図８及び１１を参照し、該矩形部品３７１の行方向Ｘに沿って設けられたＹ方向に延在された二番目の辺のサブストレート上への正投影が第２の活性半導体層３４０の第１の部分３４１のサブストレート上への正投影と重なる。この構成により、第２の活性半導体層３４０と第５の導電層３７０のサブストレートから離れる側で第５の導電層３７０に隣接するに設けられた封止層とを隔離し、封止層中の水素が第２の活性半導体層３４０中の金属酸化物材料等の酸化物材料の特性を不安定化させないようにすることができる。
本開示の実施例では、第２の電源電圧線ＶＳＬのサブストレート上への正投影が第２の活性半導体層３４０の第２の部分３４２のサブストレート上への正投影と重なる。第２の電源電圧線ＶＳＬの構成及び作用が上記の第１の電源電圧線ＶＤＬの構成及び作と同様であり、第２の活性半導体層３４０と、第５の導電層３７０のサブストレートから離れる側で第５の導電層３７０に隣接する封止層とを隔離し、封止層中の水素が第２の活性半導体層３４０中の金属酸化物材料等の酸化物材料の特性を不安定化させないようにすることができる。
図１２は、積層された第１の活性半導体層、第１の導電層、第２の導電層、第２の活性半導体層、第３の導電層及び第４の導電層の画素回路（ここのアレイ基板）を含む平面構成の模式図を示す。図１２に示すように、平面構成の模式図３８０は、第１の活性半導体層３１０、第１の導電層３２０、第２の導電層３３０、第２の活性半導体層３４０、第３の導電層３５０、第４の導電層３６０及び第５の導電層３７０を含む。見やすいように、図１２は、駆動トランジスタＴ１のゲートＴ１－ｇ、電圧調整トランジスタＴ２のゲートＴ２－ｇ、駆動リセットトランジスタＴ３のゲートＴ３－ｇ、発光リセットトランジスタＴ４のゲートＴ４－ｇ、データ書き込みトランジスタＴ５のゲートＴ５－ｇ、補償トランジスタＴ６のゲートＴ６－ｇ、記憶コンデンサＣの第１の極板Ｃ１、第１の発光制御トランジスタＴ７のゲートＴ７－ｇ及び第２の発光制御トランジスタＴ８のゲートＴ８－ｇを示す。図１２は、さらに、ビア３６５１、補償トランジスタＴ６のゲートＴ６－ｇ及び電圧調整トランジスタＴ２のゲートＴ２－ｇが位置するアレイ基板を通過する断線Ａ１Ａ２を示す。以下、図１３を参照して断線Ａ１Ａ２に沿って取られた断面図を説明する。
図１３は本開示の実施例における図１２の線Ａ１Ａ２に沿って取られたアレイ基板の断面の構成の模式図を示す。図１３に示すように、図５～１２を参照し、アレイ基板１０は、サブストレート３００、サブストレート３００に位置する第１のバッファ層１０１、及び第１のバッファ層１０１に位置する第１の活性半導体層３１０を含む。該断面図は、第１の活性半導体層３１０に含まれる補償トランジスタＴ６のチャネル領域Ｔ６－ｃを示す。
本開示の実施例では、図１３に示すように、アレイ基板１０は、さらに、第１のバッファ層１０１及び第１の活性半導体層３１０を覆う第１のゲート絶縁層１０２、及び第１のゲート絶縁層１０２のサブストレート３００から離れる側に位置する第１の導電層３２０を含む。該断面は、第１の導電層３２０に含まれるスキャン信号線ＧＡＬを示す。図１３に示すように、スキャン信号線ＧＡＬのサブストレート３００上への正投影が第１の活性半導体層３１０に含まれる補償トランジスタＴ６のチャネル領域Ｔ６－ｃのサブストレート３００上への正投影と重なる部分は、補償トランジスタＴ６のゲートＴ６－ｇである。
本開示の実施例では、図１３に示すように、アレイ基板１０は、さらに、第１の導電層３２０のサブストレート３００から離れる側に位置する第１の層間絶縁層１０３、第１の層間絶縁層１０３のサブストレート３００から離れる側に位置する第２の導電層３３０を含む。該断面図は、第２の導電層に含まれる電圧調整制御信号線ＳＴＶＬ及び接続部３３１を示す。電圧調整制御信号線ＳＴＶＬは、電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１を含む。
本開示の実施例では、図１３に示すように、アレイ基板１０は、さらに、第２の導電層３３０のサブストレート３００から離れる側に位置する第２の層間絶縁層１０４、第２の層間絶縁層１０４を覆う第２のバッファ層１０５、及び第２のバッファ層１０５のサブストレート３００から離れる側に位置する第２の活性半導体層３４０を含む。該断面図は、サブストレート３００上への正投影が電圧調整制御信号線ＳＴＶＬ上の電圧調整トランジスタＴ２の第１のゲートＴ２－ｇ１のサブストレート３００上への正投影と重なる電圧調整トランジスタＴ２のチャネル領域Ｔ２－ｃを示す。
本開示の実施例では、図１３に示すように、アレイ基板１０は、さらに、第２の活性半導体層３４０及び第２のバッファ層１０５を覆う第２のゲート絶縁層１０６、第２のゲート絶縁層１０６のサブストレート３００から離れる側に位置する第３の導電層３５０を含む。該断面図は、第３の導電層３５０が電圧調整制御信号線ＳＴＶＬを含むことを示す。図１３に示すように、電圧調整制御信号線ＳＴＶＬのサブストレート３００上への正投影が第２の活性半導体層３２０に含まれる電圧調整トランジスタＴ２のチャネル領域Ｔ２－ｃのサブストレート３００上への正投影と重なる部分は、電圧調整トランジスタＴ２の第２のゲートＴ２－ｇ２である。
本開示の実施例では、図１３に示すように、アレイ基板１０は、さらに、第３の導電層３５０及び第２のゲート絶縁層１０６を覆う第３の層間絶縁層１０７、及び第３の層間絶縁層１０７のサブストレート３００から離れる側に位置する第４の導電層３６０を含む。図１０を参照し、該断面図は、第５の接続部３６５を含む。第５の接続部３６５は、ビア３６５１を介して第２の導電層３３０上の接続部３３１に結合される。
本開示の実施例では、図１３に示すように、アレイ基板１０は、さらに、第４の導電層３６０及び第３の層間絶縁層１０７を覆う第１の平坦層１０８、及び第１の平坦層１０８のサブストレート３００から離れる側に位置する第５の導電層３７０を含む。該断面図は、第１の電源電圧線ＶＤＬを示す。
本開示の実施例では、図１３に示すように、アレイ基板１０は、さらに、第５の導電層３７０及び第１の平坦層１０８を覆う第２の平坦層１０９を含む。
図１４は本開示の実施例における図１２の線Ａ１Ａ２に沿って取られたアレイ基板の断面の構成の模式図を示す。本開示の実施例では、図１４に示すように、該アレイ基板１０は、さらに、サブストレート１００と第１のバッファ層１０１との間に位置するマスキング層４００を含む。
サブストレート３００が光透過性サブストレートである場合、マスキング層４００は、トランジスタの光劣化を防止するために、サブストレート３００の画素回路が設けられていない側から画素回路のトランジスタの活性半導体層に入射する光を少なくとも部分的に遮るように構成される。一方、マスキング層４００は、サブストレートから放出された粒子の画素回路への進入を阻止するように構成されている。 また、放出された粒子が活性半導体層に入り込むと、トランジスタの性能を低下させることになる。また、粒子が荷電粒子である場合、いったん画素回路構造（例えば回路構造の誘電体層）に埋め込まれると、画素回路に入力される各種信号電圧に干渉し、表示性能に影響を与えることもある。 例えば、サブストレート３００がポリイミドサブストレートである場合、ポリイミド材料が常に種々の不純物イオンを含むことは望ましくないため、アレイ基板を製造する際の熱曝露工程（例えば、活性半導体層の成長、金属などの導電層のスパッタリングや蒸発など）で、これらの不純物イオンがサブストレート３００から放出されて画素回路に進入することになる。
本開示の実施例では、マスキング層４００は、バイアス（すなわち、オーバーハング）されていない場合がある。 また、マスキング層４００に電圧バイアスを印加して、シールド効果をさらに向上させてもよい。 本開示の実施例によれば、マスキング層に印加される電圧は、定電圧であってもよい。 マスキング層に印加する電圧は、第１の電源電圧Ｖｄｄ（発光素子のアノード電圧）、第２の電源電圧Ｖｓｓ（発光素子のカソード電圧）、駆動リセット電圧ＶＩＮＴ１等の電圧のいずれであってもよい。 本開示の実施例によれば、マスキング層に印加される電圧は、－１０Ｖ～＋１０Ｖ、－５Ｖ～＋５Ｖ、－３Ｖ～＋３Ｖ、－１Ｖ～＋１Ｖ、又は－０.５Ｖ～＋０.５Ｖのいずれかの範囲を選択してもよい。 本開示の実施例によれば、マスキング層に印加される電圧は、－０.３Ｖ、－０.２Ｖ、０Ｖ、０.１ Ｖ、０.２ Ｖ、０.３ Ｖ又は１０.１ Ｖのいずれかを選択してもよい。 本開示の実施例によれば、マスキング層に印加される電圧は、第２の電源電圧Ｖｓｓより大きく、第１の電源電圧Ｖｄｄより小さくてもよく、又は、マスキング層に印加される電圧は、駆動リセット電圧ＶＩＮＴ１より大きく、第１の電源電圧Ｖｄｄより小さくてもよい。
図１５は、本開示の実施例に係るアレイ基板の概略ブロック図である。 図１５は、マスキング層４００ａの構成を示す図である。この構成では、マスキング層４００ａは、アレイ基板１０の画素セルを有する領域（すなわち、表示領域））でサブストレート３００を完全に覆う。図１４の断面構造は、この構成に対応するものである。アレイ基板の表示領域を完全することで、マスキング層の最適な保護が実現できる。
図１６は、本開示の一実施例によるアレイ基板の概略ブロック図である。 図１６は、アレイ基板１０における画素セルを有する領域（すなわち、表示領域）でサブストレート３００を完全に覆わない別のマスキング層４００ｂの構成を示す。この構成において、マスキング層４００ｂは、行方向Ｘに沿って延在され、列方向Ｙに沿って互いに間隔した第１のストリップ４０１と、列方向Ｙに沿って延在され、行方向Ｘに沿って互いに間隔した第２のストリップ４０２とを含む。第１のストリップ４０１と第２のストリップ４０２は同じ幅（すなわち、ストリップが延びる方向に垂直な方向のサイズ）を有している。なお、第１のストリップ４０１と第２のストリップと交差する部分のサブストレート３００上への正投影と、駆動トランジスタＴ１の活性領域３１０１（即ち、第１の活性半導体層３１０の駆動トランジスタＴ１を構成するチャネル領域Ｔ１－ｃ、ソース領域Ｔ１－ｓ及びドレイン領域Ｔ１－ｄの部分）のサブストレート３００上への正投影とは、少なくとも一部が重なる。この構成により、画素回路の重要部分である駆動トランジスタＴ１の活性領域を十分に保護することができるだけでなく、マスキング層４００ｂ全体の連続を保証するとともにマスキング層４００ｂとアレイ基板１０上の配線との不所望の重なりを低減し、寄生容量等の不所望の寄生効果を低減することが可能となる。
図１７は本開示の実施例におけるアレイ基板のブロック図を示す。図１７は他のマスキング層４００ｃの構成を示し、図１６のマスキング層４００ｂの構成と類似し、マスキング層４００ｃは、同様に、アレイ基板１０の画素ユニットを有する領域（即ち、表示領域））でサブストレート３００を完全に覆わない。この構成では、マスキング層４００ｂは、各サブ画素に位置する本体４１０、行方向Ｘに沿って本体４１０に接続されるための第１の接続部４２０、及び列方向Ｙに沿って本体４１０に接続されるための第２の接続部４３０を有する。該第１の接続部４２０が列方向に沿うサイズＳｃ１は、本体４１０が列方向に沿うサイズＳｂ１よりも小さく、該第２の接続部４３０が行方向に沿うサイズＳｃ２は、本体４１０が行方向に沿うサイズＳｂ２よりも小さい。なお、本開示では、「サイズ」と言う用語は、部品の最大サイズを示す。この構成により、マスキング層とアレイ基板上の配線との不所望の重なりをさらに低減し、潜在的な寄生容量を抑制することが可能となる。
本開示の実施例では、第１の接続部４２０が列方向に沿うサイズＳｃ１は、第２の接続部４３０が行方向に沿うサイズＳｃ２と同じであってもい。なお、第１の接続部４２０が列方向に沿うサイズＳｃ１は、第２の接続部４３０が行方向に沿うサイズＳｃ２と異なってもよい。第１の接続部４２０が列方向に沿うサイズＳｃ１は、第２の接続部４３０が行方向に沿うサイズＳｃ２よりも小さくてもよい。
本発明者らは、行方向Ｘに延在された画素回路のゲート信号線（駆動リセット制御信号線ＲＳＴＬ１、スキャン信号線ＧＡＬ、発光制御信号線ＥＭＬ）等よりも、列方向Ｙに延在された画素セルのデータ線ＤＡＬ（図１１に示す）が寄生妨害に対して敏感であることを見いだした。 したがって、第１の接続部４２０が列方向に沿うサイズＳｃ１を小さくし第２の接続部４３０が行方向に沿うサイズＳｃ２を大きくすることにより、寄生効果の影響を抑えながらマスキング層全体の導電性を確保することができるので、ブロッキング層に電圧バイアスを印加した場合に、ブロッキング層全体でバイアス電圧が均一であることを確保することができる。
図１８は、積層されたマスキング層、活性半導体層、第１の導電層、第２の導電層、第３の導電層及び第４の導電層を含む画素回路の平面の構成図を示す。図１８に示す平面の構成図３８１では、マスキング層４０１ｃが図１７の構成を有する。マスキング層４０１ｃは、各サブ画素に位置する本体４１１、行方向に沿って本体４１１に接続されるための第１の接続部４２１、及び列方向に沿って本体４１０に接続されるための第２の接続部４３１を含む。該第１の接続部４２１が列方向に沿うサイズＳｃ１は、本体４１０が列方向に沿うサイズＳｂ１よりも小さく、該第２の接続部４３０が行方向に沿うサイズＳｃ２は、本体４１０が列方向に沿うサイズＳｂ２よりも小さい。この構成では、本体４１１形状及びサイズは、サブストレートに垂直する方向において駆動トランジスタＴ１の活性領域３１０１と少なくとも一部が重なるとともに、第４の導電層３６０の第５の接続部３６５と少なくとも一部が重なるように構成される。本開示の実施例では、第５の接続部の面積の少なくとも１０％が、サブストレートに垂直する方向において本体４１１と重なっている。実例では、図１８は、本体４１１が駆動トランジスタＴ１の活性領域３１０１と第４の導電層３６０の第５の接続部３６５とに完全に重なっている状態のみを示しているが、これは少なくとも本開示の範囲を限定するものではない。 第５の接続部３６５は駆動トランジスタＴ１のゲートに接続されているため、第５の接続部３６５をマスクすることにより、帯電粒子が駆動トランジスタのゲート電圧に与える影響を有効に防止し、画像の適正表示を確保することができる。
また、図１７及び図１８に示すマスキング層の構成について、行方向に沿った第２の接続部４３０、４３１のサイズ（幅）Ｓｃ２は、列方向に沿って可変であってもよい。 本開示の実施例において、第２の接続部のうち、比較的高い周波数を有する信号の行方向に延びる配線と重なる部分の幅は、第２の接続部のうち、比較的低い周波数を有する信号の行方向に延びる配線と重なる部分の幅より大きくてもよい。 比較的高い周波数を有する信号の行方向に延びる配線としては、例えば、発光制御信号線ＥＭＬ、スキャン信号線ＧＡＬ等を含む。信号の周波数が高くなるほど、寄生効果は大きくなる。このように、この構成では、マスキング層による高周波信号への干渉の制限を効果的に低減することができる。同様に、第１の接続部と比較的高い周波数を有する信号の列方向に延びる配線と重なる部分の幅は、第１の接続部と比較的低い周波数を有する信号の列方向に延びる配線と重なる部分の幅より大きくてもよい。
さらに、本開示の実施例において、第２の接続部と一定の信号を有する行方向に延在された配線と重なる部分の幅は、第２の接続部と一定の信号を有しない行線方向に延在された配線と重なる部分の幅よりも大きくてもよい。同様に、第１の接続部と一定の信号を有する列方向に延在された配線と重なる部分の幅は、第１の接続部と一定の信号を有しない列線方向に延在された配線と重なる部分の幅よりも大きくてもよい。図１９は、本開示の一実施例に係る表示パネルの構造を示す模式図である。 図１９に示すように、表示パネル７００は、本開示のいずれかの実施例によるアレイ基板２０、又は本開示のいずれかの実施例による画素回路１００を含むアレイ基板を含んでもよい。
例えば、表示パネル７００は、タイミングコントローラ、信号復号化回路、電圧変換回路等の他の構成要素を含んでもよく、これらの構成要素は、例えば、既に入手可能な従来の構成要素であってもよいので、ここでは詳細な説明を省略する。
例えば、表示パネル７００は、矩形パネル、円形パネル、楕円形パネル又は多角形パネル等であってもよい。 また、表示パネル７００は、平面パネルだけでなく、曲面パネル、さらには球面パネルであってもよい。 例えば、表示パネル７００は、タッチ機能を有していてもよく、すなわち、表示パネル７００は、タッチディスプレイパネルであってもよい。
本開示の実施例は、本開示のいずれかの実施例に記載の表示パネルを含む表示装置を提供する。
図２０は、本開示の一実施例に係る表示装置の構成を示す模式図である。 図２０に示すように、表示装置８００は、本開示に記載のいずれかの実施例に係る表示パネル７００を含んでいてもよい。
表示装置８００は、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど、表示機能を有する任意の製品又は部品であってよい。
図２１は、７つのトランジスタと１つのコンデンサからなる７Ｔ１Ｃ構造の画素回路を示す。画素回路において、トランジスタＴ１及びＴ２の活性層は、酸化物半導体材料からなり、トランジスタＴ１及びＴ２は、Ｎ型の酸化物トランジスタであってもよい。 トランジスタＴ３～Ｔ７の活性層は、シリコン半導体材料、例えば、低温多結晶シリコンからなる。
図２２は、図２１に示された回路のマスキング層を示す図である。図２６は、該マスキング層０の位置を示す図であり、この実施例では、マスキング層は、活性層半導体層とサブストレートとの間に位置し、少なくとも活性層半導体から絶縁されて隔離された状態である。
図２３は、遮光層を含む画素回路の各機能層（半導体層及び導電層）の平面の構成を示す。Ｔ１及びＴ２の酸化物半導体は鏡像設計であり、マスキング層は、シリコン半導体材料をマスクするものである。図２３に示すように、遮光層を含む画素回路の平面構成も全体として鏡像設計であり、本開示の実施例では、鏡像設計は、例えば、図２４、図２９に示す遮光層を含む画素回路の平面構成であってもよい。 ここで、図２３に示すように、Ｄａは図２１におけるデータ信号端Ｄａｔａ［ｍ］アクセスポイント、Ｖｉｎｉｔ_ＯＬＥＤは図２１における初期信号端のＶｉｎｉｔ_ＯＬＥＤアクセスポイント、Ｎ１は図２１におけるノードＮ１の電位点、ここで、Ｎ１は第１のソースドレイン層に位置している。Ｎ４は図２１におけるノードＮ４の電位点であり、ＥＬＶＤＤは図２１における電源端の電位点であり、ＥＬＶＤＤは第１のソースドレイン層に位置する。マスキング層は、以下の条件のうち少なくとも１つを満たす。
１. マスキング層本体部にシリコン半導体材料で覆い、Ｎ１ノードとマスキング層の覆う面積が１０％よりも大きく、Ｎ１ノードを安定させる。
２. 酸化膜上の寄生容量を低減するため，マスキング層と酸化膜チャネルとの重なりがなく、又は重なり面積が９０%よりも小さい。
３. マスキング層と初期化信号線との重なり面積をできるだけ小さくして初期化信号線の負荷を軽減し、この構成では、Ｔ７位置の円弧内のアライメントを避けて横上方のアライメントにのみ重なり、例えば、図２９のように、導電部４７のサブストレート基板への正投影が曲げて延長して遮光層と第２の初期信号線Ｖｉｎｉｔ２の重なりを少なくする。
４.初期化信号線は、マスキング層と重なる位置で細くすることができ，同様にマスキング層でも細くすることができる。
図２４は、本開示の一実施例の画素回路の平面構成を示す。マスキング層の行及び列方向に沿う接続線は、スキャン線などを避けて寄生効果を回避する。図２４のＮ１は、図２１のノードＮ１の電位点であり、ここで、Ｎ１は第１のソースドレイン層に位置する。
本開示の実施例によれば、マスキング層のバイアスは、以下の方法で実現することができる。
１. 周辺に延長して定電位接続を行い、周辺の１周の信号線を介して電気的に接続することができ、１周でなくてもよく、信号アクセスを実現すればよく、ｇａｔｅ１、ｇａｔｅ２、ＳＤ１、ＳＤ２、ＩＴＯ層の１層又は複数層を使用してラップを実現することができる。この方式を図２５に示す。
２. 電気的接続はＡＡ領域で実現するが、他の信号の接続穴は避ける必要がある。
実施例３：ＶＤＤ、又はＶｉｎｔ信号を使用する場合，ＶＤＤ線とＶｉｎｔ線が重なる位置に穴を開けて接続することが可能である。
具体に実施する場合、ＳＤ１、ＳＤ２層はソースドレイン電極層であり、その材料は、金属材料、例えば、モリブデン、アルミニウム、銅、チタン、ニオブ、これらのいずれか、又は合金、あるいはモリブデン／チタンの合金又は積層体等を含むことができ、チタン／アルミニウム／チタンの積層体であってもよい。
具体に実施する場合、ｇａｔｅ１、ｇａｔｅ２層は、ゲート電極膜層であり、酸化物トランジスタのゲートと同じ材料、及び／又は同じ層を用いることができ、例えば、材料は、モリブデン、アルミニウム、銅、チタン、ニオブ、これらのいずれか又は合金、モリブデン／チタン合金、積層体等とすることができる。マスキング層に印加される電位は、電源線ＶＤＤ（電圧源電位）に印加される同電位、又は初期化信号線に印加される同電位、又はカソード（カソード電位ＶＳＳ）に印加される同電位、又はその他の固定電位、例えば－１０Ｖ～＋１０Ｖの範囲の固定電位、又は例えば－５Ｖ～＋５Ｖの範囲の固定電位、又は、例えば ３Ｖ～＋３Ｖの範囲の固定電位、又は、例えば、－１Ｖ～＋１Ｖの範囲の固定電位、又は、例えば、－０.５Ｖ～＋０.５Ｖの範囲の固定電位、又は、例えば、０Ｖの範囲の固定電位、又は、例えば、０.１Ｖの範囲の固定電位、又は、例えば、１０.１Ｖの範囲の固定電位、又は、例えば、０.２Ｖの範囲の固定電位、又は、例えば、－０.２Ｖの範囲の固定電位、又は、例えば、０.３Ｖの範囲の固定電位、又は、例えば－０.３Ｖの範囲の固定電位であってもよい。
具体的には、遮光層に印加される電位は、カソード（カソード電位ＶＳＳ）に印加される電位より大きく、電源線ＶＤＤに印加される電位より小さい、又は、初期化信号線に印加される電位より大きく、電源線ＶＤＤに印加される電位より小さい。
具体的には、マスキング層は、アモルファスシリコン材料、金属材料、ＩＧＺＯなどの酸化物半導体材料、多結晶シリコン材料、及び導電化後の半導体材料等とすることができる。
図２７に示すように、本開示のアレイ基板の実施例における画素駆動回路の回路構成の模式図である。該画素駆動回路は、駆動トランジスタＴ３、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７、コンデンサＣを含むことができる。ここで、第４のトランジスタＴ４の第１の極がデータ信号端Ｄａに接続され、第２の極が駆動トランジスタＴ３の第１の極に接続され、ゲートが第２のゲート駆動信号端Ｇ２に接続され、第５のトランジスタＴ５の第１の極が第１の電源端ＶＤＤに接続され、第２の極が駆動トランジスタＤＴの第１の極に接続され、ゲートがイネーブル信号端ＥＭに接続され、駆動トランジスタＴ３のゲートがノードＮに接続され、第２のトランジスタＴ２の第１の極がノードＮに接続され、第２の極が駆動トランジスタＴ３の第２の極に接続され、ゲートが第１のゲート駆動信号端Ｇ１に接続され、第６のトランジスタＴ６の第１の極が駆動トランジスタＴ３の第２の極に接続され、第２の極が第７のトランジスタＴ７の第１の極に接続され、ゲートがイネーブル信号端ＥＭに接続され、第７のトランジスタＴ７の第２の極が第２の初期信号端Ｖｉｎｉｔ２に接続され、ゲートが第２のリセット信号端Ｒｅ２に接続され、第１のトランジスタＴ１の第１の極がノードＮに接続され、第２の極が第１の初期信号端Ｖｉｎｉｔ１に接続され、ゲートが第１のリセット信号端Ｒｅ１に接続され、コンデンサＣが第１の電源端ＶＤＤとノードＮの間に接続される。該画素駆動回路は、該発光ユニットＯＬＥＤが発光するように駆動する発光ユニットＯＬＥＤを含み、発光ユニットＯＬＥＤは、第６のトランジスタＴ６の第２の極と第２の電源端ＶＳＳとの間に接続されてもよい。ここで、第１のトランジスタＴ１と第２のトランジスタＴ２とは、Ｎ型金属酸化物トランジスタであってもよく、Ｎ型金属酸化物トランジスタは、小さい漏電流を有し、発光段階でノードＮが第１のトランジスタＴ１及び第２のトランジスタＴ２を介して漏電するこを回避する。また、駆動トランジスタＴ３、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７は、低温多結晶シリコントランジスタであってもよく、低温多結晶シリコントランジスタは、キャリア移動度が高いため、高解像度、高応答率、高画素密度、高開口率のディスプレイパネルを実現することが可能である。 第１の初期信号端と第２の初期信号端は、実際の状況に応じて、同じ又は異なる電圧信号を出力することができる。
図２８に示すように、図２７の画素駆動回路の駆動方法の各ノードのタイミング図である。ここで、Ｇ１が第１のゲート駆動信号端Ｇ１のタイミングを示し、Ｇ２が第２のゲート駆動信号端Ｇ２のタイミングを示し、Ｒｅ１が第１のリセット信号端Ｒｅ１のタイミングを示し、Ｒｅ２が第２のリセット信号端Ｒｅ２のタイミングを示し、ＥＭがイネーブル信号端ＥＭのタイミングを示し、Ｄａがデータ信号端Ｄａのタイミングを示す。該画素駆動回路の駆動方法は、第１のリセット段階ｔ１、補償段階ｔ２、第２のリセット段階Ｔ３、発光段階ｔ４を含む。第１のリセット段階ｔ１：第１のリセット信号端Ｒｅ１がハイレベル信号を出力し、第１のトランジスタＴ１が導通し、第１の初期信号端Ｖｉｎｉｔ１がノードＮに初期信号を入力する。補償段階ｔ２：第１のゲート駆動信号端Ｇ１がハイレベル信号を出力し、第２のゲート駆動信号端Ｇ２がローレベル信号を出力し、第４のトランジスタＴ４、第２のトランジスタＴ２、がデータ信号端Daに駆動信号を出力してノードＮに電圧Ｖｄａｔａ＋Ｖｔｈを書き込み、ここで、Ｖｄａｔaが駆動信号の電圧であり、Ｖｔｈが駆動トランジスタＴ３の閾値電圧であり、第２のリセット段階ｔ３：第２のリセット信号端Ｒｅ２がローレベル信号を出力し、第７のトランジスタＴ７が導通し、第２の初期信号端Ｖｉｎｉｔ２が第６のトランジスタＴ６の第２の極に初期信号を入力する。発光段階ｔ４：イネーブル信号端ＥＭがローレベル信号を出力し、第６のトランジスタＴ６、第５のトランジスタＴ５が導通し、駆動トランジスタＴ３がコンデンサＣに記憶された電圧Ｖｄａｔａ＋Ｖｔｈにより発光する。駆動トランジスタ出力電流式により、Ｉ＝(μＷＣｏｘ／２Ｌ)(Ｖｇｓ－Ｖｔｈ)２であり、ここで、μがキャリアモビリティであり、Ｃｏｘが単位面積あたりのゲート容量であり、Ｗが駆動トランジスタチャネルの幅であり、Ｌが駆動トランジスタチャネルの長さであり、Ｖｇｓが駆動トランジスタゲートソース電圧差であり、Ｖｔｈが駆動トランジスタ閾値電圧である。本開示の画素駆動回路において駆動トランジスタの出力電流Ｉ＝(μＷＣｏｘ／２Ｌ)(Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ－Ｖｔｈ)２である。該画素駆動回路は、駆動トランジスタ閾値からその出力電流への影響を回避することができる。
該アレイ基板は、順に積層されたサブストレート基板、遮光層、第１の活性層、第１のゲート層、第２のゲート層、第２の活性層、第３のゲート層、第１のソースドレイン層を含む。図２９－４１に示すように、図２９は本開示のアレイ基板の実施例の構成図である。図３０は図２９における遮光層の構成図である。図３１は図２９における第１の活性層の構成図である。図３２は図２９における第１のゲート層の構成図である。図３３は図２９における第２のゲート層の構成図である。図３４は図２９における第２の活性層の構成図である。図３５は図２９における第３のゲート層の構成図である。図３６は図２９における第１のソースドレイン層の構成図である。図３７は図２９における遮光層、第１の活性層の構成図である。図３８は図２９における遮光層、第１の活性層、第１のゲート層の構成図である。図３９は図２９における遮光層、第１の活性層、第１のゲート層、第２のゲート層の構成図である。図４０は図２９における遮光層、第１の活性層、第１のゲート層、第２のゲート層、第２の活性層の構成図である。図４１は図２９における遮光層、第１の活性層、第１のゲート層、第２のゲート層、第２の活性層、第３のゲート層の構成図である。
図２９、３０、３７、３８、３９、４０、４１に示すように、遮光層は、複数の重複ユニット０及び重複ユニット０の間に接続された接続部０２を含む。ここで、重複ユニット０は、点線Ａに沿って対称設けられた２つの遮光部０１を含み、ここで、点線Ａが第２の方向Ｙに延在される。図３０に示すように、遮光部０１は、第１の遮光部０１１、第２の遮光部０１２、第３の遮光部０１３、第４の遮光部０１４を含むことができる。ここで、第２の遮光部０１２と第３の遮光部０１３のサブストレート基板への正投影は、第２の方向Ｙに延在され、第４の遮光部０１４のサブストレート基板への正投影は、第１の方向Ｘに延在される。第２の遮光部０１２と第３の遮光部０１３とは、第１の遮光部０１１の第２の方向Ｙの両側にそれぞれ接続され、第２の遮光部０１２のサブストレート基板への正投影と第３の遮光部０１３のサブストレート基板への正投影とは、第１の方向Ｘに所定の距離を間隔として設けられる。第４の遮光部０１４は、第１の遮光部の第１の方向Ｘの片側に位置する。同一の重複ユニット０において、第１の方向Ｘにおいて隣接する２つの第１の遮光部０１１が接続される。第１の方向Ｘにおいて隣接する２つの重複ユニット０において、隣接する２つの遮光部０１は、それぞれの第４の遮光部０１４で接続される。第２の方向Ｙにおいて隣接する２つの遮光部０１は、接続部０２で接続され、ここで、接続部０２は、２つの遮光部０１における第２の遮光部０１２及び第３の遮光部０１３にそれぞれ接続され、接続部０２のサブストレート基板への正投影は、第１の方向Ｘに延在される。第１の方向Ｘと第２の方向Ｙとは交差してもよく、例えば、第１の方向Ｘが行方向、第２の方向が列方向である。
図２９、３１、３７、３８、３９、４０、４１に示すように、第１の活性層は、活性部５４、活性部５３、活性部５５、活性部５７を含むことができる。ここで、活性部５４は、第４のトランジスタＴ４のチャネル領域を形成するために使用され、活性部５３は、駆動トランジスタＴ３のチャネル領域を形成するために使用され、活性部５５は、第５のトランジスタＴ５のチャネル領域を形成するために使用され、活性部５７は、第７のトランジスタＴ７のチャネル領域を形成するために使用される。第１の活性層は、多結晶シリコン半導体材料で形成されてもよい。
図２９、３２、３８、３９、４０、４１に示すように、第１のゲート層は、第２のゲート駆動信号線Ｇ２、イネーブル信号線ＥＭ、第２のリセット信号線Ｒｅ２、導電部１１を含むことができる。第２のゲート駆動信号線Ｇ２、イネーブル信号線ＥＭ、第２のリセット信号線Ｒｅ２のサブストレート基板への正投影のいずれも第１の方向Ｘに延在される。ここで、第２のゲート駆動信号線Ｇ２は、図２７の第２のゲート駆動信号端を提供するために使用され、イネーブル信号線ＥＭは、図２７のイネーブル信号端を提供するために使用され、第２のリセット信号線Ｒｅ２は、図２７の第２のリセット信号端をを提供するために使用される。第２のゲート駆動信号線Ｇ２のサブストレート基板への正投影は、活性部５４のサブストレート基板への正投影を覆い、第２のゲート駆動信号線Ｇ２の部分の構成は、第４のトランジスタＴ４のゲートを形成するために使用される。イネーブル信号線ＥＭのサブストレート基板への正投影は、活性部５５のサブストレート基板への正投影を覆い、イネーブル信号線ＥＭの部分の構成は、第５のトランジスタＴ５のゲートを形成するために使用される。第２のリセット信号線Ｒｅ２のサブストレート基板への正投影は、活性部５７のサブストレート基板への正投影を覆い、第２のリセット信号線Ｒｅ２の部分の構成は、第７のトランジスタＴ７のゲートを形成するために使用される。導電部１１のサブストレート基板への正投影は、活性部５３のサブストレート基板への正投影を覆い、導電部１１は、駆動トランジスタＴ３のゲートを形成するために使用され、また、導電部１１は、コンデンサＣの電極を構成することができる。ここで、第１のゲート層によって覆われた第１の活性層が半導体構造を形成し、第１のゲート層によって覆われていない部分が導体構造を形成するように、第１の活性層をマスクとしてドーピングすることができる。
図２９、３３、３９、４０、４１に示すように、第２のゲート層は、第１の初期信号線Ｖｉｎｉｔ１、第１のリセット信号線Ｒｅ１、第１のゲート駆動信号線Ｇ１、導電部２１、接続部２２を含むことができる。第１の初期信号線Ｖｉｎｉｔ１、第１のリセット信号線Ｒｅ１、第１のゲート駆動信号線Ｇ１のサブストレート基板への正投影のいずれも第１の方向に延在される。ここで、第１の初期信号線Ｖｉｎｉｔ１は、図２７の第１の初期信号端を提供するために使用され、第１のリセット信号線Ｒｅ１は、図２７の第１のリセット信号端を提供するために使用され、第１のゲート駆動信号線Ｇ１は、図２７の第１のゲート駆動信号端を提供するために使用される。導電部２１は、コンデンサＣの他の電極とする。ここで、第１の方向Ｘにおいて隣接する導電部２１は、接続部２２で接続され、導電部２１に貫通孔２１１が形成されても良い。
図２９、３４、４０、４１に示すように、第２の活性層は、活性部６を含み、活性部６は、活性部６１及び活性部６２を含み、ここで、活性部６１は、第１のトランジスタＴ１のチャネル領域を形成し、活性部６２は、第２のトランジスタＴ２のチャネル領域を形成することができる。ここで、図４０に示すように、活性部６は、活性部６１の活性部６２から離れる側に位置し、ビア７１を介して第１の初期信号線Ｖｉｎｉｔ１に接続して、第１のトランジスタＴ１第２の極及び第１の初期信号線Ｖｉｎｉｔ１に接続する。ここで、第２の活性層は、金属酸化物半導体材料で形成されても良く、例えば、酸化インジウムガリウム亜鉛である。
図２９、３５、４１に示すように、第３のゲート層は、ゲート線３Ｒｅ１、ゲート線３Ｇ１、ゲート線３Ｒｅ１を含むことができる。ここで、ゲート線３Ｒｅ１のサブストレート基板への正投影が第１の方向に延在され、ゲート線３Ｒｅ１のサブストレート基板への正投影と第１のリセット信号線Ｒｅ１のサブストレート基板への正投影とは、少なくとも一部が重なる。ゲート線３Ｒｅ１が第１のリセット信号線Ｒｅ１に少なくとも１つのビアで接続し、該ビアは、表示パネルの非表示領域又は表示領域に位置する。ゲート線３Ｇ１のサブストレート基板への正投影が第１の方向に延在され、ゲート線３Ｇ１のサブストレート基板への正投影と第１のゲート駆動信号線Ｇ１のサブストレート基板への正投影とは、少なくとも一部が重なる。ゲート線３Ｇ１が第１のゲート駆動信号線Ｇ１に少なくとも１つのビアで接続し、該ビアは、表示パネルの非表示領域又は表示領域に位置する。第２の活性層は、第３のゲート層をマスク版として導電化により形成することができ、すなわち、第２の活性層の第３のゲート層で覆われた部分が半導体構造を形成し、第３のゲート層で覆われていない部分が導体構造を形成することができる。
図２９、３６に示すように、第１のソースドレイン層は、導電部４１、導電部４２、導電部４３、導電部４４、導電部４５、導電部４６、導電部４７、第２の初期信号線Ｖｉｎｉｔ２を含むことができ、第２の初期信号線Ｖｉｎｉｔ２は、導電部４７に接続され、図２７の第２の初期信号端を提供するために使用される。ここで、第２の初期信号線Ｖｉｎｉｔ２のサブストレート基板への正投影と第１のリセット信号線Ｒｅ１のサブストレート基板への正投影とは、一部が重なる。ここで、導電部４１は、ビア７２を介して活性部６に接続され、ビア７３を介して第１の初期信号線Ｖｉｎｉｔ１に接続されて、第１のトランジスタＴ１第２の極及び第１の初期信号線Ｖｉｎｉｔ１に接続され、導電部４１は、さらに、活性部６と第１の初期信号線Ｖｉｎｉｔ１との接触効率を向上させる。導電部４２は、ビア７を介して、活性部６の活性部６１と活性部６２との間に位置に接続され、また、ビア７５を介して導電部１１に接続されて、第１のトランジスタＴ１の第１の極及び駆動トランジスタＴ３のゲートに接続される。ここで、ビア７５が導電部２１上の貫通孔２１１に貫通し、ビア７５に埋める導電体が導電部２１に接続されない。導電部４３は、ビア７６を介して接続部２２に接続され、また、ビア７７を介して活性部５５の方側の第１の活性層に接続されて、コンデンサＣと第５のトランジスタＴ５の第１の極に接続される。導電部４４は、ビア７８を介して活性部５７と活性部５６との間の第１の活性層に接続されて、第６のトランジスタＴ６の第２の極に接続され、ここで、導電部４４は、発光ユニットのアノードに接続されるために使用される。導電部４５は、ビア７１０を介して活性部６の活性部６２の活性部６１から離れる側に接続され、ビア７１１を介して活性部５３の方側の第１の活性層に接続されて、第２のトランジスタＴ２第２の極及び駆動トランジスタＴ３の第２の極に使用される。導電部４６は、ビア７１２を介して接続部２２に接続され、導電部４６は、図２７の第１の電源信号端ＶＤＤを提供するための電源線に接続されてもよい。導電部４７は、ビア７９介して活性部５７の方側の第１の活性層に接続されて、第２の初期信号線Ｖｉｎｉｔ２及び第７のトランジスタＴ７の第２の極に接続される。
この例示的な実施例では、図２９、３９に示すように、第４の遮光部０１４のサブストレート基板への正投影と接続部２２のサブストレート基板への正投影とは、少なくとも一部が重なる。この構成により、第４の遮光部０１４が光線に対するシェルター作用をできるだけ減少し、アレイ基板の透過率を向上させる。
この例示的な実施例では、図２９、３９に示すように、接続部０２のサブストレート基板への正投影と第１のリセット信号線Ｒｅ１のサブストレート基板への正投影とは、少なくとも一部が重なり、同様、この構成により、接続部０２が光線に対するシェルター作用をできるだけ減少し、アレイ基板の透過率を向上させる。なお、第１のリセット信号線Ｒｅ１が第２のゲート層に位置し、第１のリセット信号線Ｒｅ１が遮光層に対して大きい距離を有するため、接続部０２が第１のリセット信号線Ｒｅ１に対する容量結合効果が小さい。接続部０２を第１のゲート層におけるゲート線の下に設けることへ比べ、この構成により、接続部０２がゲート線に対するコンデンサ容量結合効果を低減させることできる。
図２９、図３３及び図３９に示すように、第２のゲート層は、さらに、第１の初期信号線Ｖｉｎｉｔ１に接続される凸部２３をさらに備え、凸部２３は、側辺２３１を含み、第１の初期信号線Ｖｉｎｉｔ１は、側辺２３１に接続される側辺２３２を含み、側辺２３１のサブストレート基板への正投影と側辺２３２のサブストレート基板と角度は１８０度未満であってもよい。凸部２３のサブストレート基板への正投影と第２の遮光部０１２のサブストレート基板への正投影とは、少なくとも一部が重なる。凸部２３は、第１の初期信号線Ｖｉｎｉｔ１の抵抗を低減し、さらに、凸部２３のサブストレート基板への正投影と第２の遮光部０１２のサブストレート基板への正投影とは、少なくとも一部が重なり、これにより、凸部２３のアレイ基板への遮光効果を最小にすることができる。なお、他の例示的な実施例において、他の行方向に延在されるゲートに同様の構造の凸部を設けることで、この凸部により、アレイ基板の光透過率に影響を与えることなくゲート線の抵抗を低減することができる。
この例示的な実施例では、遮光層は導体構造であってもよく、例えば遮光層は金属遮光層に位置してもよく、遮光層は、図２７の第１の電源信号端ＶＤＤ、第２の電源信号端ＶＳＳ、第１の初期信号端子Ｖｉｎｉｔ１、第２の初期信号端子Ｖｉｎｔｉ２のいずれかの安定化電圧源に接続されていてもよい。ここで、遮光層は、アレイ基板の非表示領域又は表示領域において、上記安定化電源に接続されていてもよい。 また、上記安定電圧源は、他の電源から供給されてもよい。 図２９に示すように、導電部４２のサブストレート基板への正投影と第３の遮光部０１３のサブストレート基板への正投影とは、少なくとも一部が重なり、第３の遮光部０１３が安定化電源に接続されているので、第３の遮光部０１３は導電部４２に対して電圧調整作用を持つ。 同時に、導電部４２が駆動トランジスタＴ３のゲート（導電部１１）に接続されているため、すなわち、第３の遮光部０１３が駆動トランジスタＴ３のゲートに対して電圧安定作用を有するため、この構成により、発光段階で駆動トランジスタＴ３のゲートの電圧変動が低減される。
図２９に示すように、第１の遮光部０１１のサブストレート基板への正投影が活性部５３のサブストレート基板への正投影を覆い、第１の遮光部０１１が活性部５３に対して遮光効果を有することにより、活性部５３の照光による駆動トランジスタＴ３の出力特性の変動を低減することが可能である。また、第１の遮光部０１１のサブストレート基板への正投影が駆動トランジスタＴ３ゲート（導電部１１）のサブストレート基板への正投影を覆うこともできるので、第１の遮光部０１１が駆動トランジスタＴ３のゲートに対して電圧安定効果を発揮し、発光段階における駆動トランジスタＴ３のゲートの電圧変動を抑制することができる。図２９に示すように、第１の遮光部０１１のサブストレート基板への正投影と導電部４２のサブストレート基板への正投影とは、少なくとも一部が重なり、第１の遮光部０１１が駆動トランジスタＴ３のゲートの電圧をさらに安定することができる。駆動トランジスタのゲート（導電部１１）及び導電部４２が遮光層で覆われる面積は、導電部１１及び導電部４２の合計面積の５０％以上、例えば６０％～７０％、８０％～９０％、又はその間の数値範囲、又はその全て等であってもよい。
なお、該アレイ基板は、さらに、第２のソースドレイン層、アノード層を含むことができ、第２のソースドレイン層は、第１のソースドレイン層のサブストレート基板から離れる側に位置し、アノード層は、第２のソースドレイン層のサブストレート基板から離れる側に位置する。第２のソースドレイン層は、図２７のデータ信号端を提供するためのデータ信号線、第１の電源信号端を提供するための電源線を含む。データ信号線と電源線のサブストレート基板への正投影のいずれも第２の方向Ｙに延在される。アノード層は、発光ユニットのアノードを形成することができる。
この例示的な実施例では、該アレイがさらに第２のソースドレイン層を含み、図４２、４３に示すように、図４２は本開示のアレイ基板の一実施例の構成図である。図４３は図４２の第２のソースドレイン層の構成図である。第２のソースドレイン層は、データ線Ｄａ及び電源線ＶＤＤを含み、データ線Ｄａと電源線ＶＤＤのサブストレート基板への正投影は、第２の方向Ｙに延在される。データ線Ｄａは、図２７のデータ信号端を提供するために使用され、電源線ＶＤＤは、図２７の第１の電源信号端を提供するために使用される。図４２に示すように、電源線ＶＤＤは、ビア７１３を介して接続部２２に接続されて、第１の電源信号端及びコンデンサＣに接続される。データ線は、ビア７１４を介して活性部５４の片側の第１の活性層に接続されて、第４のトランジスタＴ４の第１の極及びデータ信号端に接続される。ここで、電源線ＶＤＤは、その延在の方向に分布された延在部９１と延在部９２を含み、ここで、延在部９１のサブストレート基板への正投影の第１の方向Ｘ上のサイズは、延在部９２のサブストレート基板への正投影の第１の方向Ｘ上のサイズよりも大きくてもよい。延在部９１のサブストレート基板への正投影は、第１のトランジスタ及び第２のトランジスタのチャネル領域を覆うことができる。この構成により、電源線ＶＤＤを介してトランジスタを遮蔽や遮光し、一方、電源線ＶＤＤの抵抗を減少させる。
図４４、４５に示すように、図４４は本開示のアレイ基板の一実施例の構成図である。図４５は図４４の第２のソースドレイン層の構成図である。ここで、図４５に示す第２のソースドレイン層と図４３に示す第２のソースドレイン層との相違点として、延在部９１は、第１のトランジスタ及び第２のトランジスタのチャネル領域を覆うだけではなく、第６のトランジスタＴ６及び駆動トランジスタＴ３のチャネル領域をさらに覆う。
図４６及び図４７に示すように、いずれも、本開示のアレイ基板他の実施例における第２の初期信号線の構造を示す模式図である。 他の例示的な実施例では、第２の初期信号線Ｖｉｎｉｔ２は、平行グリッド線又は折り返し線であってもよく、初期化信号線電圧降下の考慮に基づいて設計されてもよい。
図４８に示すように、図４２の点線Ｂに沿う部分の断面図である。該アレイ基板は、さらに、第１の絶縁層８２、第２の絶縁層８３、第３の絶縁層８４、第４の絶縁層８５、第６の絶縁層８６、誘電体層８７、不動態化層８８、第１の平坦層８９を含む。ここで、サブストレート基板８１、遮光層、第１の絶縁層８２、第１の活性層、第２の絶縁層８３、第１のゲート層、第３の絶縁層８４、第２のゲート層、第４の絶縁層８５、第２の活性層、第５の絶縁層８６、第３のゲート層、誘電体層８７、第１のソースドレイン層、不動態化層８８、第１の平坦層８９、第２のソースドレイン層は、順に積層されて設けられる。ここで、第１の絶縁層８２は、酸化シリコン層、窒化シリコン層のうちの少なくとも１つを含み、第１の絶縁層８２の厚さは、２５００－３５００オングストロームであってもよい。第２の絶縁層８３は、酸化シリコン層であってもよく、第２の絶縁層８３の厚さは、１０００－２０００オングストロームであってもよい。第３の絶縁層８４は、層間絶縁層又は層間誘電体層であってもよく、第３の絶縁層８４は、窒化シリコン層であってもよく、厚さは、１０００－２０００オングストロームであってもよい。第４の絶縁層８５は、酸化シリコン層と窒化シリコン層を含み、ここで、酸化シリコン層の厚さは、３０００－４０００オングストロームであってもよく、窒化シリコンの厚さは、５００－１０００オングストロームであってもよい。第５の絶縁層８６は、酸化シリコン層であってもよく、厚さは、１０００－１７００オングストロームであってもよい。誘電体層８７は、酸化シリコン層及び窒化シリコン層を含み、酸化シリコン層の厚さは、１５００－２５００であってもよく、窒化シリコン層の厚さは、２５００－３５００であってもよい。第２のソースドレイン層のサブストレート基板から離れる側に第２の平坦層が設けられてもよく、アノード層は、第２の平坦層のサブストレート基板から離れる側に位置し、アノード層のサブストレート基板から離れる側に発光ユニット層が設けられてもよく、発光ユニット層は、電子注入層、有機発光層、正孔注入層などを含むことができる。
本開示の実施例によって提供される表示パネル及び表示装置は、本開示の先の実施例によって提供されるアレイ基板と同一又は同様の有益な効果を有するが、アレイ基板は先の実施例で詳細に説明されているため、ここで説明を省略する。
以上、実施例について説明したが、これは例示及び説明のためのものである。 また、網羅的であることや本願発明を限定することを意図するものではない。 特定の実施例の個々の要素又は特徴は、一般に、特定の実施例に限定されないが、適切な場合、これらの要素及び特徴は、具体的に示されないか又は説明されない場合でも、選択された実施例において交換可能であり利用可能である。 同じようにいろいろと変えることができる。このような変更は、本願発明の範囲外であると考えることはできず、すべて本願発明の範囲に含まれるものである。

Claims (21)

  1. サブストレートと、複数のサブ画素と、駆動リセット電圧線と、発光リセット電圧線とを含むアレイ基板であって、
    前記複数のサブ画素は、前記サブストレートに設けられ、複数行及び複数列に配列され、前記複数のサブ画素のうちの少なくとも１つは、画素回路を含み、各前記画素回路は、駆動回路、電圧調整回路、駆動リセット回路及び発光リセット回路を含み、
    前記駆動回路は、制御端、第１の端及び第２の端を含み、発光素子に駆動電流を提供するように構成され、
    前記電圧調整回路は、前記駆動回路の前記制御端、第１のノード及び電圧調整制御信号入力端に結合され、前記電圧調整制御信号入力端からの電圧調整制御信号の制御で前記駆動回路の前記制御端を前記第１のノードと導通させるように構成され、
    前記駆動リセット回路は、駆動リセット制御信号入力端、前記第１のノード及び駆動リセット電圧端に結合され、前記駆動リセット制御信号入力端からの駆動リセット制御信号の制御で駆動リセット電圧端からの前記駆動リセット電圧を前記電圧調整回路に提供して、前記駆動回路の前記制御端をリセットするように構成され、
    前記発光リセット回路は、発光リセット制御信号入力端、発光素子及び発光リセット電圧端に結合され、前記発光リセット制御信号入力端からの発光リセット制御信号の制御で前記発光リセット電圧端からの発光リセット電圧を前記発光素子に提供して前記発光素子をリセットするように構成され、
    前記駆動リセット電圧線は、前記駆動リセット電圧端に結合され、前記駆動リセット電圧端に前記駆動リセット電圧を提供するように構成され、
    前記発光リセット電圧線は、前記発光リセット電圧端に結合され、前記発光リセット電圧端に前記発光リセット電圧を提供するように構成される
    ことを特徴とするアレイ基板。
  2. 前記駆動回路は、駆動トランジスタを含み、前記電圧調整回路は、電圧調整トランジスタを含み、前記駆動リセット回路は、駆動リセットトランジスタを含み、前記発光リセット回路は、発光リセットトランジスタを含み、
    前記駆動トランジスタの第１の極が前記駆動回路の前記第１の端に結合され、前記駆動トランジスタのゲートが前記駆動回路の前記制御端に結合され、前記駆動トランジスタの第２の極が前記駆動回路の前記第１の端に結合され、
    前記電圧調整トランジスタの第１の極が前記駆動回路の前記制御端に結合され、前記電圧調整トランジスタの第２の極が前記第１のノードに結合され、前記電圧調整トランジスタのゲートが前記電圧調整制御信号入力端に結合され、
    前記駆動リセットトランジスタの第１の極が前記駆動リセット電圧端に結合され、前記駆動リセットトランジスタのゲートが前記駆動リセット制御信号入力端に結合され、前記駆動リセットトランジスタの第２の極が前記第１のノードに結合され、
    前記発光リセットトランジスタの第１の極が前記発光リセット電圧端に結合され、前記発光リセットトランジスタのゲートが前記発光リセット制御信号入力端に結合され、前記発光リセットトランジスタの第２の極が前記発光素子の第１の端に結合され、
    前記電圧調整トランジスタの活性層は、酸化物半導体材料を含み、前記駆動トランジスタと前記駆動リセットトランジスタの活性層とは、シリコン半導体材料を含む
    ことを特徴とする請求項１に記載のアレイ基板。
  3. 前記発光リセットトランジスタの活性層は、前記酸化物半導体材料を含む
    ことを特徴とする請求項２に記載のアレイ基板。
  4. 第１の活性半導体層と、第２の活性半導体層と、さらにを含み、
    前記第１の活性半導体層は、前記サブストレートに位置し、前記シリコン半導体材料を含み、
    前記第２の活性半導体層は、前記第１の活性半導体層の前記サブストレートから離れる側に位置し、前記第１の活性半導体層と絶縁されて隔離され、前記酸化物半導体材料を含む
    ことを特徴とする請求項３に記載のアレイ基板。
  5. 前記第１の活性半導体層は、前記駆動トランジスタの活性層及び前記駆動リセットトランジスタの活性層を含み、
    前記第２の活性半導体層は、列方向に沿って設けられた第１の部分及び第２の部分を含み、前記第２の活性半導体層の前記第１の部分は、前記電圧調整トランジスタの活性層を含み、前記第２の活性半導体層の前記第２の部分は、前記発光リセットトランジスタの活性層を含む
    ことを特徴とする請求項４に記載のアレイ基板。
  6. 前記第２の活性半導体の前記第１の部分と前記第２の活性半導体の前記第２の部分とは、列方向に沿って整列する
    ことを特徴とする請求項５に記載のアレイ基板。
  7. 前記画素回路は、さらに、データ書き込み回路、補償回路、記憶回路及び発光制御回路を含み、
    前記データ書き込み回路は、データ信号入力端、スキャン信号入力端及び前記駆動回路の前記第１の端に結合され、前記スキャン信号入力端からのスキャン信号の制御で前記データ信号入力端からのデータ信号を前記駆動回路の前記第１の端に提供するように構成され、
    前記補償回路は、前記駆動回路の前記第２の端、前記第１のノード及び補償制御信号入力端に結合され、前記補償制御信号入力端からの補償制御信号に応じて、前記駆動回路に対して閾値補償を行うように構成され、
    前記記憶回路は、第１の電源電圧端及び前記駆動回路の前記制御端に結合され、前記第１の電源電圧端と前記駆動回路の前記制御端との間の電圧差を記憶するように構成され、
    前記発光制御回路は、発光制御信号入力端、前記第１の電源電圧端、前記駆動回路の前記第１の端及び前記第２の端、発光リセット回路、及び前記発光素子に結合され、前記発光制御信号入力端からの発光制御信号の制御で前記第１の電源電圧端からの第１の電源電圧を前記駆動回路に印加し、前記駆動回路により発生した駆動電流を前記発光素子に印加するように構成される
    ことを特徴とする請求項６に記載のアレイ基板。
  8. 前記データ書き込み回路は、データ書き込みトランジスタを含み、前記補償回路は、補償トランジスタを含み、前記記憶回路は、記憶コンデンサを含み、前記発光制御回路は、第１の発光制御トランジスタ及び第２の発光制御トランジスタを含み、
    前記データ書き込みトランジスタの第１の極が前記データ信号入力端に結合され、前記データ書き込みトランジスタのゲートが前記スキャン信号入力端に結合され、前記データ書き込みトランジスタの第２の極が前記駆動回路の前記第１の端に結合され、
    前記補償トランジスタの第１の極が前記駆動回路の前記第２の端に結合され、前記補償トランジスタのゲートが前記補償制御信号入力端に結合され、前記補償トランジスタの第２の極が前記第１のノードに結合され、
    前記記憶コンデンサの第１の極が前記第１の電源電圧端に結合され、前記記憶コンデンサの第２の極が前記駆動回路の前記制御端に結合され、前記第１の電源電圧端と前記駆動回路の前記制御端との間の電圧差を記憶するように構成され、
    前記第１の発光制御トランジスタの第１の極が前記第１の電源電圧端に結合され、前記第１の発光制御トランジスタのゲートが前記発光制御信号入力端に結合され、前記第１の発光制御トランジスタの第２の極が前記駆動回路の前記第１の端に結合され、
    前記第２の発光制御トランジスタの第１の極が前記駆動回路の前記第２の端に結合され、前記第２の発光制御トランジスタのゲートが前記発光制御信号入力端に結合され、前記第２の発光制御トランジスタの第２の極が前記発光素子の第１の極に結合される
    ことを特徴とする請求項７に記載のアレイ基板。
  9. 前記第１の活性半導体層は、前記データ書き込みトランジスタ、前記補償トランジスタ、前記第１の発光制御トランジスタ及び前記第２の発光制御トランジスタの活性層を含む
    ことを特徴とする請求項８に記載のアレイ基板。
  10. 前記発光リセット制御信号と前記発光制御信号とは、同一の信号である
    ことを特徴とする請求項９に記載のアレイ基板。
  11. 前記スキャン信号と前記補償制御信号とは、同一の信号である
    ことを特徴とする請求項９に記載のアレイ基板。
  12. 第１の導電層をさらに含み、
    前記第１の導電層は、前記第１の活性半導体層と前記第２の活性半導体層との間に位置し、前記第１の活性半導体層と前記第２の活性半導体層と絶縁されて隔離され、前記第１の導電層は、列方向に沿って順に設けられた駆動リセット制御信号線、スキャン信号線、前記駆動トランジスタのゲート、前記記憶コンデンサの第１の極、及び発光制御信号線を含み、
    前記駆動リセット制御信号線は、前記駆動リセット制御信号入力端に結合され、前記駆動リセット制御信号入力端に前記駆動リセット制御信号を提供するように構成され、
    前記スキャン信号線は、前記スキャン信号入力端及び前記補償制御信号入力端に結合され、前記スキャン信号入力端に前記スキャン信号を提供し、前記補償制御信号入力端に前記補償制御信号を提供するように構成され、
    前記記憶コンデンサの第１の極と前記駆動トランジスタのゲートとは、一体に構成され、
    前記発光制御信号線は、前記発光制御信号入力端に結合され、前記発光制御信号入力端に前記発光制御信号を提供するように構成される
    ことを特徴とする請求項１１に記載のアレイ基板。
  13. 前記駆動リセット制御信号線の前記サブストレート上への正投影が前記第１の活性半導体層の前記サブストレート上への正投影と重なる部分は、前記駆動リセットトランジスタのゲート、
    前記スキャン信号線の前記サブストレート上への正投影が前記第１の活性半導体層の前記サブストレート上への正投影と重なる部分は、前記補償トランジスタのゲート及び前記データ書き込みトランジスタのゲートであり、
    前記発光制御信号線の前記サブストレート上への正投影が前記第１の活性半導体層の前記サブストレート上への正投影と重なる部分は、前記第１の発光制御トランジスタのゲート及び前記第２の発光制御トランジスタのゲートである
    ことを特徴とする請求項１２に記載のアレイ基板。
  14. 第２の導電層をさらに含み、
    前記第２の導電層は、前記第１の導電層と前記第２の活性半導体層との間に位置し、前記第１の導電層と前記第２の活性半導体層と絶縁されて隔離され、前記第２の導電層は、列方向に沿って設けられた電圧調整制御信号線、前記記憶コンデンサの第２の極、第１の電源電圧線及び発光リセット制御信号線を含み、
    前記電圧調整制御信号線は、前記電圧調整制御信号入力端に結合され、前記電圧調整制御信号入力端に前記電圧調整制御信号を提供するように構成され、
    前記第１の電源電圧線は、前記第１の電源電圧端に結合され、前記第１の電源電圧端に前記第１の電源電圧を提供するように構成され、
    前記記憶コンデンサの第２の極と前記記憶コンデンサの第１の極の前記サブストレート上への正投影とは、少なくとも一部が重なり、
    前記記憶コンデンサの第２の極と前記第１の電源電圧線とは、一体に形成され、
    前記発光リセット制御信号線は、前記発光リセット制御信号入力端に結合され、前記発光リセット制御信号入力端に前記発光リセット制御信号を提供するように構成される
    ことを特徴とする請求項１３に記載のアレイ基板。
  15. 前記電圧調整制御信号線の前記サブストレート上への正投影が前記第２の活性半導体層の前記サブストレート上への正投影と重なる部分は、前記電圧調整トランジスタの第１のゲートであり、
    前記発光制御信号線の前記サブストレート上への正投影が前記第２の活性半導体層の前記サブストレート上への正投影と重なる部分は、前記発光リセットトランジスタの第１のゲートである
    ことを特徴とする請求項１４に記載のアレイ基板。
  16. 第３の導電層をさらに含み、
    前記第３の導電層は、前記第２の活性半導体層の前記サブストレートから離れる側に位置し、前記第２の活性半導体層と絶縁されて隔離され、前記第３の導電層は、列方向に沿って設けられた前記電圧調整制御信号線、前記発光リセット制御信号線、及び発光リセット電圧線を含む
    ことを特徴とする請求項１５に記載のアレイ基板。
  17. 前記電圧調整制御信号線の前記サブストレート上への正投影が前記第２の活性半導体層の前記サブストレート上への正投影と重なる部分は、前記電圧調整トランジスタの第２のゲートであり、
    前記発光リセット制御信号線の前記サブストレート上への正投影が前記第２の活性半導体層の前記サブストレート上への正投影と重なる部分は、前記発光リセットトランジスタの第２のゲートであり、
    前記発光リセット電圧線は、ビアを介して前記第２の活性半導体層に結合されて、前記発光リセットトランジスタの第１の極を形成する
    ことを特徴とする請求項１６に記載のアレイ基板。
  18. 第４の導電層をさらに含み、
    前記第４の導電層は、前記第３の導電層の前記サブストレートから離れる側に位置し、前記第３の導電層と絶縁されて隔離され、前記第４の導電層は、第１の接続部、第２の接続部、第３の接続部、第４の接続部、第５の接続部、第６の接続部、第７の接続部、及び第８の接続部を含み、
    前記第１の接続部は、前記駆動リセット電圧線として動作され、
    前記第１の接続部は、ビアを介して前記駆動リセットトランジスタのドレイン領域に結合され、前記駆動リセットトランジスタの第１の極を形成し、
    前記第２の接続部は、ビアを介して前記発光リセット電圧線に結合され、
    前記第３の接続部は、ビアを介して前記データ書き込みトランジスタのドレイン領域に結合され、前記データ書き込みトランジスタの第１の極を形成し、
    前記第４の接続部は、ビアを介して前記駆動リセットトランジスタのソース領域及び前記補償トランジスタのソース領域に結合され、前記駆動リセットトランジスタの第２の極及び前記補償トランジスタの第２の極をそれぞれ形成し、前記第４の接続部は、ビアを介して前記電圧調整トランジスタのソース領域に結合され、前記電圧調整トランジスタの第２の極を形成し、
    前記第５の接続部は、ビアを介して前記駆動トランジスタのゲート及び前記記憶コンデンサの第１の極に結合され、前記第５の接続部は、ビアを介して前記電圧調整トランジスタのドレイン領域に結合され、前記電圧調整トランジスタの第１の極を形成し、
    前記第６の接続部は、ビアを介して前記第１の発光制御トランジスタのドレイン領域に結合され、前記第１の発光制御トランジスタの第１の極を形成し、
    前記第７の接続部は、ビアを介して前記第２の発光制御トランジスタのソース領域に結合され、前記第２の発光制御トランジスタの第２の極を形成し、前記第７の接続部は、ビアを介して前記発光リセットトランジスタのソース領域に結合され、前記発光リセットトランジスタの第２の極を形成し、
    前記第８の接続部は、ビアを介して前記発光リセットトランジスタのソース領域に結合され、前記発光リセットトランジスタの第１の極を形成する
    ことを特徴とする請求項１７に記載のアレイ基板。
  19. 第５の導電層をさらに含み、
    前記第５の導電層は、前記第４の導電層の前記サブストレートから離れる側に位置し、前記第４の導電層と絶縁されて隔離され、前記第５の導電層は、行方向に沿って設けられたデータ信号線、前記第１の電源電圧線、及び第２の電源電圧線を含み、
    前記データ信号線は、列方向に沿って延在され、ビアを介して前記第４の導電層の前記第３の接続部に結合され、
    前記第１の電源電圧線は、列方向に沿って延在され、ビアを介して前記第４の導電層の前記第３の接続部に結合され、
    前記第２の電源電圧線は、列方向に沿って延在され、ビアを介して前記第４の導電層の前記第７の接続部に結合される
    ことを特徴とする請求項１８に記載のアレイ基板。
  20. 請求項１～１９のいずれか１項に記載のアレイ基板を含む
    ことを特徴とする表示パネル。
  21. 請求項２０に記載の表示パネルを含む
    ことを特徴とする表示装置。
JP2022566225A 2021-02-10 2021-03-19 アレイ基板、その表示パネル及び表示装置 Pending JP2024508575A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CNPCT/CN2021/076577 2021-02-10
CN2021076577 2021-02-10
PCT/CN2021/081923 WO2022170661A1 (zh) 2021-02-10 2021-03-19 阵列基板及其显示面板和显示装置

Publications (2)

Publication Number Publication Date
JP2024508575A true JP2024508575A (ja) 2024-02-28
JPWO2022170661A5 JPWO2022170661A5 (ja) 2024-03-28

Family

ID=80490008

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022566225A Pending JP2024508575A (ja) 2021-02-10 2021-03-19 アレイ基板、その表示パネル及び表示装置

Country Status (5)

Country Link
US (1) US20230351958A1 (ja)
EP (1) EP4113497A4 (ja)
JP (1) JP2024508575A (ja)
KR (1) KR20230140545A (ja)
CN (2) CN114175257B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11955057B2 (en) * 2021-03-30 2024-04-09 Samsung Electronics Co., Ltd. Display apparatus
CN117296471A (zh) * 2022-04-25 2023-12-26 京东方科技集团股份有限公司 显示装置、显示面板及其制造方法
CN117501839A (zh) * 2022-05-31 2024-02-02 京东方科技集团股份有限公司 显示面板及显示装置
CN115331624A (zh) * 2022-08-26 2022-11-11 湖北长江新型显示产业创新中心有限公司 像素驱动电路、显示面板及其驱动方法、显示装置
CN117765883A (zh) * 2022-09-19 2024-03-26 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板、显示装置
CN118266081A (zh) * 2022-10-28 2024-06-28 京东方科技集团股份有限公司 显示基板和显示装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101486038B1 (ko) * 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
US9634038B2 (en) * 2014-02-25 2017-04-25 Lg Display Co., Ltd. Display backplane having multiple types of thin-film-transistors
KR102396288B1 (ko) * 2014-10-27 2022-05-10 삼성디스플레이 주식회사 유기 발광 표시 장치
CN106920801B (zh) * 2015-12-24 2020-07-14 群创光电股份有限公司 显示装置
KR102617379B1 (ko) * 2016-05-02 2023-12-27 삼성디스플레이 주식회사 유기발광 표시장치 및 이의 제조 방법
KR102579142B1 (ko) * 2016-06-17 2023-09-19 삼성디스플레이 주식회사 화소와 이를 이용한 유기전계발광 표시장치 및 그의 구동방법
DE102017222059A1 (de) * 2016-12-06 2018-06-07 Ignis Innovation Inc. Pixelschaltungen zur Minderung von Hysterese
CN107038997A (zh) * 2017-05-26 2017-08-11 京东方科技集团股份有限公司 像素电路、像素驱动方法和显示装置
CN108648696B (zh) * 2018-03-22 2020-02-18 京东方科技集团股份有限公司 像素电路、阵列基板、显示装置和像素驱动方法
WO2020211087A1 (zh) * 2019-04-19 2020-10-22 京东方科技集团股份有限公司 阵列基板、其制备方法及显示装置
CN110277060B (zh) * 2019-05-21 2021-11-16 合肥维信诺科技有限公司 一种像素电路和显示装置
CN110660360B (zh) * 2019-10-12 2021-05-25 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
CN110751927B (zh) * 2019-10-31 2021-10-26 上海天马有机发光显示技术有限公司 像素驱动电路及其驱动方法、显示面板和显示装置
KR20210101378A (ko) * 2020-02-07 2021-08-19 삼성디스플레이 주식회사 표시장치
CN111292687A (zh) * 2020-02-20 2020-06-16 京东方科技集团股份有限公司 像素驱动电路、像素结构及显示面板
CN111128080B (zh) * 2020-03-30 2020-08-04 京东方科技集团股份有限公司 显示基板及显示装置
CN111354307B (zh) * 2020-04-09 2022-02-15 武汉天马微电子有限公司 一种像素驱动电路及驱动方法、有机发光显示面板
KR20210142055A (ko) * 2020-05-15 2021-11-24 삼성디스플레이 주식회사 표시 장치
CN111627387B (zh) * 2020-06-24 2022-09-02 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板及显示装置
CN111696484B (zh) * 2020-07-10 2021-10-08 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、阵列基板及显示装置
CN212365460U (zh) * 2020-07-17 2021-01-15 武汉华星光电半导体显示技术有限公司 像素驱动电路及显示面板
CN111754937A (zh) * 2020-07-23 2020-10-09 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示装置
CN112071882B (zh) * 2020-09-16 2023-07-28 合肥京东方卓印科技有限公司 显示基板及其制备方法、显示装置
CN112053661B (zh) * 2020-09-28 2023-04-11 京东方科技集团股份有限公司 像素电路、像素驱动方法、显示面板和显示装置
US20230267888A1 (en) * 2021-02-10 2023-08-24 Boe Technology Group Co., Ltd. Array substrate, display panel comprising the array substrate, and display device
US11978396B2 (en) * 2021-03-24 2024-05-07 Boe Technology Group Co., Ltd. Array substrate, display panel and display device thereof

Also Published As

Publication number Publication date
CN114175257A (zh) 2022-03-11
CN114175257B (zh) 2022-10-28
EP4113497A1 (en) 2023-01-04
US20230351958A1 (en) 2023-11-02
KR20230140545A (ko) 2023-10-06
CN115497964A (zh) 2022-12-20
EP4113497A4 (en) 2023-08-16

Similar Documents

Publication Publication Date Title
JP7359701B2 (ja) 表示パネルおよび表示装置
US11380257B2 (en) Display panel and display device
US10854140B2 (en) Display device
JP2024508575A (ja) アレイ基板、その表示パネル及び表示装置
US11482170B2 (en) Display panel and display device
KR20150100459A (ko) 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치
US20220254855A1 (en) Display panel and display device
WO2021179387A1 (zh) Amoled 像素驱动电路、像素驱动方法及显示面板
US20240206256A1 (en) Display panel and display device
US11937465B2 (en) Array substrate, display panel and display device thereof
US20230267888A1 (en) Array substrate, display panel comprising the array substrate, and display device
WO2022133978A1 (zh) 显示面板、像素电路及显示装置
WO2022170661A1 (zh) 阵列基板及其显示面板和显示装置
US11978396B2 (en) Array substrate, display panel and display device thereof
US11893928B2 (en) Array substrate, and display panel and display device thereof
US20240078971A1 (en) Display substrate and display panel
TW202218150A (zh) 顯示面板及使用該顯示面板的顯示裝置
US11640787B2 (en) Array substrate, and display panel and display device thereof
US20230206841A1 (en) Display device
WO2023230871A9 (zh) 显示面板及显示装置
KR20220051683A (ko) 표시패널과 이를 이용한 표시장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240315

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240315