CN111627387B - 像素驱动电路及其驱动方法、显示面板及显示装置 - Google Patents

像素驱动电路及其驱动方法、显示面板及显示装置 Download PDF

Info

Publication number
CN111627387B
CN111627387B CN202010594547.4A CN202010594547A CN111627387B CN 111627387 B CN111627387 B CN 111627387B CN 202010594547 A CN202010594547 A CN 202010594547A CN 111627387 B CN111627387 B CN 111627387B
Authority
CN
China
Prior art keywords
transistor
circuit
node
sub
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010594547.4A
Other languages
English (en)
Other versions
CN111627387A (zh
Inventor
皇甫鲁江
王丽
郑灿
董甜
刘利宾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202010594547.4A priority Critical patent/CN111627387B/zh
Publication of CN111627387A publication Critical patent/CN111627387A/zh
Priority to PCT/CN2021/094183 priority patent/WO2021258915A1/zh
Priority to US17/793,841 priority patent/US11875747B2/en
Application granted granted Critical
Publication of CN111627387B publication Critical patent/CN111627387B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0238—Improving the black level
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Abstract

本公开提供一种像素驱动电路及其驱动方法、显示面板和显示装置，应用于显示技术领域，解决现有像素驱动电路中电容器的电压保持率不充分的问题，像素驱动电路包括：储能子电路、复位子电路、补偿子电路、驱动子电路和漏电抑制子电路，其中，储能子电路与第一节点和第二节点耦接；复位子电路与第二节点、第一扫描时序信号端和初始化信号端耦接；补偿子电路与第二节点、第三节点和第二扫描时序信号端耦接；驱动子电路与第二节点、第三节点和第一电压信号端耦接；漏电抑制子电路与储能子电路、复位子电路和补偿子电路耦接。漏电抑制子电路被配置为，在驱动子电路生成并传输驱动信号的过程中，抑制储能子电路漏电。上述像素驱动电路用于显示装置中。

Description

像素驱动电路及其驱动方法、显示面板及显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种像素驱动电路及其驱动方法、显示面板及显示装置。
背景技术
目前，OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置因其具有自发光、快速响应、宽视角和可制作在柔性衬底上等特点，受到广泛应用，OLED显示装置包括多个亚像素，各亚像素包括像素驱动电路和发光器件，通过像素驱动电路驱动发光器件发光，从而实现显示。
发明内容
本公开提供一种像素驱动电路及其驱动方法、显示面板和显示装置，以解决现有像素驱动电路中电容器的电压保持率不充分，造成发光器件的发光亮度不稳定的问题。
为了实现上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种像素驱动电路，包括：储能子电路、复位子电路、补偿子电路、驱动子电路和漏电抑制子电路。其中，所述储能子电路与第一节点和第二节点耦接；所述复位子电路与所述第二节点、第一扫描时序信号端和初始化信号端耦接；所述补偿子电路与所述第二节点、第三节点和第二扫描时序信号端耦接；所述驱动子电路与所述第二节点、所述第三节点和第一电压信号端耦接；所述漏电抑制子电路与所述储能子电路、所述复位子电路和所述补偿子电路耦接。
所述复位子电路被配置为，响应于在所述第一扫描时序信号端处接收的第一扫描时序信号，将在所述初始化信号端处接收的初始化信号传输至所述第二节点，以对所述第二节点复位。所述补偿子电路被配置为，响应于在所述第二扫描时序信号端处接收的第二扫描时序信号，使所述驱动子电路产生自饱和状态。
所述驱动子电路被配置为，在所述补偿子电路的作用下产生自饱和状态，根据在所述第一电压信号端处接收的第一电压信号，生成补偿信号，并将所述补偿信号传输至所述第二节点。所述储能子电路被配置为，在所述第一节点和所述第二节点的电压的作用下进行充电，并根据所述第一节点的电位，对所述第二节点的电位进行耦合，并保持所述第二节点的经耦合的电位。所述驱动子电路还被配置为，在所述储能子电路的耦合作用下，根据所述第一电压信号生成驱动信号，并将所述驱动信号传输至所述第三节点。
所述漏电抑制子电路被配置为，在所述驱动子电路生成并传输驱动信号的过程中，抑制所述储能子电路漏电。
本公开所提供的像素驱动电路具有如下有益效果：
本公开所提供的像素驱动电路，通过设置漏电抑制子电路，从而在驱动子电路生成并传输驱动信号的过程中，漏电抑制子电路能够抑制储能子电路漏电，提高储能子电路所包括的第四电容器的信号保持端的电压保持率，使得第四电容器的信号保持端的电位在较长时间内保持恒定，抑制第二节点漏电，使第二节点的电位能够保持更长时间。从而，在第二节点的电压的控制下，驱动子电路所形成的驱动信号的稳定性较高，提高了发光器件的发光亮度的稳定性和持续性，降低了视觉闪烁感，改善了由于各个像素驱动电路存在漏电差异，造成各像素驱动电路所驱动的发光器件的发光亮度不均而导致的显示不均的问题，从而提高了显示效果。
在一些实施例中，像素驱动电路还包括：基准电压子电路、数据写入子电路和发光控制子电路。其中，所述基准电压子电路与所述第一节点、所述第一扫描时序信号端或所述第二扫描时序信号端、和参考电压信号端耦接；所述基准电压子电路被配置为，响应于所述第一扫描时序信号，或者，响应于所述第二扫描时序信号，将在所述参考电压信号端处接收的参考电压信号传输至所述第一节点。
所述数据写入子电路与所述第一节点、所述第二扫描时序信号端和数据信号端耦接；所述数据写入子电路被配置为，响应于所述第二扫描时序信号，将在所述数据信号端处接收的数据信号传输至所述第一节点。所述发光控制子电路与所述第三节点、所述发光时序信号端和发光器件耦接；所述发光控制子电路被配置为，响应于在所述发光时序信号端处接收的发光时序信号，将来自所述驱动子电路的驱动信号传输至所述发光器件，以驱动所述发光器件发光。
在一些实施例中，所述漏电抑制子电路与所述第二节点耦接，以使所述漏电抑制子电路通过所述第二节点与所述储能子电路耦接。所述漏电抑制子电路还与第四节点和所述发光时序信号端耦接。所述补偿子电路与所述第四节点耦接，以使所述补偿子电路通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接。所述复位子电路与所述第四节点耦接，以使所述复位子电路通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接。所述漏电抑制子电路还被配置为，响应于所述发光时序信号，将来自所述复位子电路的初始化信号传输至所述第二节点；以及，在所述发光时序信号的控制下打开，并与处于打开状态的补偿子电路共同作用，使所述驱动子电路处于自饱和状态。
在一些实施例中，所述复位子电路、所述补偿子电路、所述驱动子电路和所述漏电抑制子电路均包括至少一个晶体管。所述复位子电路、所述补偿子电路和所述驱动子电路所包括的晶体管为低温多晶硅薄膜晶体管。所述漏电抑制子电路所包括的晶体管为氧化物薄膜晶体管或非晶硅薄膜晶体管。所述复位子电路、所述补偿子电路和所述驱动子电路所包括的晶体管的导通/截止类型与所述漏电抑制子电路所包括的晶体管的导通/截止类型相反。
在一些实施例中，所述漏电抑制子电路包括第一晶体管。所述第一晶体管的控制极与所述发光时序信号端耦接，所述第一晶体管的第一极与所述第四节点耦接，所述第一晶体管的第二极与所述第二节点耦接。
在一些实施例中，像素驱动电路还包括：副漏电抑制子电路。所述副漏电抑制子电路与所述第一节点和所述第四节点耦接；所述副漏电抑制子电路被配置为，在所述第一节点和所述第四节点的电压的作用下进行充电，并根据所述第一节点的电位，对所述第四节点的电位进行耦合，以使所述第四节点的电位与所述第二节点的电位保持相等或大致相等，并保持所述第四节点的经耦合的电位，抑制所述第二节点漏电。
在一些实施例中，所述副漏电抑制子电路包括第一电容器；所述第一电容器的第一端与所述第一节点耦接，所述第一电容器的第二端与所述第四节点耦接。
在一些实施例中，所述漏电抑制子电路与所述第一节点耦接，以使所述漏电抑制子电路通过所述第一节点与所述储能子电路耦接。所述复位子电路和所述补偿子电路均与所述第二节点直接耦接。所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第五节点耦接。所述漏电抑制子电路被配置为，在所述第一节点和所述第五节点的电压的作用下进行充电，以及根据所述第一节点的电位，对所述第五节点的电位进行耦合，以使所述第五节点的电位与所述第二节点的电位保持相等或大致相等，并保持所述第五节点的经耦合的电位，抑制所述第二节点漏电。
在一些实施例中，所述漏电抑制子电路包括第二电容器；所述第二电容器的第一端与所述第一节点耦接，所述第二电容器的第二端与所述第五节点耦接。
在一些实施例中，所述漏电抑制子电路与所述第二节点耦接，以使所述漏电抑制子电路通过所述第二节点与所述储能子电路耦接。所述复位子电路和所述补偿子电路均与所述第二节点直接耦接。所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第六节点耦接。所述漏电抑制子电路还与第三扫描时序信号端和恒定电压信号端耦接；其中，所述恒定电压信号端被配置为提供恒定电压信号。所述漏电抑制子电路被配置为，在所述第六节点的电压的作用下充电，以及响应于在所述第三扫描时序信号端处接收的第三扫描时序信号，使所述第六节点的电位与所述第二节点的电位保持相等或大致相等，以抑制所述第二节点漏电。
在一些实施例中，所述漏电抑制子电路包括第三电容器和第二晶体管。所述第三电容器的第一端与所述恒定电压信号端耦接，所述第三电容器的第二端与所述第六节点耦接。所述第二晶体管的控制极与所述第三扫描时序信号端耦接，所述第二晶体管的第一极与所述第二节点耦接，所述第二晶体管的第二极与所述第六节点耦接。
在一些实施例中，所述复位子电路包括串联的第三晶体管和第四晶体管。所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第二节点耦接。所述补偿子电路包括串联的第五晶体管和第六晶体管。所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第二节点耦接。
在一些实施例中，在所述漏电抑制子电路还与所述第二节点和所述发光时序信号端耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与所述第四节点耦接的情况下，所述第四晶体管的第二极与所述第四节点耦接，以使所述第四晶体管通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接。所述第六晶体管的第二极与所述第四节点耦接，以使所述第六晶体管通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接。在所述漏电抑制子电路与所述第一节点耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接。所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与所述第五节点耦接的情况下，所述第四晶体管的第一极还与所述第五节点耦接；所述第六晶体管的第一极还与所述第五节点耦接。
在所述漏电抑制子电路与所述第二节点、所述第三扫描时序信号端和所述恒定电压信号端耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第六节点耦接的情况下。所述第四晶体管的第一极还与所述第六节点耦接；所述第六晶体管的第一极还与所述第六节点耦接。
在一些实施例中，所述复位子电路包括第七晶体管；所述第七晶体管的控制极与所述第一扫描时序信号端耦接，所述第七晶体管的第一极与所述初始化信号端耦接，所述第七晶体管的第二极与所述第四节点耦接。所述补偿子电路包括第八晶体管；所述第八晶体管的控制极与所述第二扫描时序信号端耦接，所述第八晶体管的第一极与第三节点耦接，所述第八晶体管的第二极与所述第四节点耦接。
在一些实施例中，在所述基准电压子电路与所述第一扫描时序信号端耦接的情况下，所述基准电压子电路还与所述发光时序信号端耦接。所述基准电压子电路还被配置为，响应于所述发光时序信号，将所述参考电压信号传输至所述第一节点。所述基准电压子电路包括第九晶体管和第十晶体管；所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与所述参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接。
在所述基准电压子电路与所述第二扫描时序信号端耦接的情况下，所述基准电压子电路包括第十一晶体管；所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接。所述复位子电路、所述补偿子电路、所述驱动子电路、所述数据写入子电路和所述发光控制子电路均包括至少一个晶体管。所述复位子电路、所述补偿子电路、所述驱动子电路、所述数据写入子电路和所述发光控制子电路所包括的晶体管的导通/截止类型与所述第十一晶体管的导通/截止类型相反。
在一些实施例中，所述储能子电路包括第四电容器；所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接；
所述驱动子电路包括第十二晶体管；所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接。
在所述像素驱动电路还包括数据写入子电路和发光控制子电路的情况下，所述数据写入子电路包括第十三晶体管；所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与所述数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接。所述发光控制子电路包括第十四晶体管；所述第十四晶体管的控制极与所述发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与所述发光器件耦接。
在一些实施例中，像素驱动电路还包括：基准电压子电路、数据写入子电路、发光控制子电路和副漏电抑制子电路。其中，所述漏电抑制子电路包括第一晶体管，所述第一晶体管为氧化物薄膜晶体管或非晶硅薄膜晶体管；所述储能子电路包括第四电容器；所述驱动子电路包括第十二晶体管；所述数据写入子电路包括第十三晶体管；所述发光控制子电路包括第十四晶体管；所述复位子电路包括串联的第三晶体管和第四晶体管，或者所述复位子电路包括第七晶体管；所述补偿子电路包括串联的第五晶体管和第六晶体管，或者所述补偿子电路包括第八晶体管；所述基准电压子电路包括第九晶体管和第十晶体管，或者所述基准电压子电路包括第十一晶体管；所述副漏电抑制子电路包括第一电容器。
所述第一晶体管的控制极与所述发光时序信号端耦接，所述第一晶体管的第一极与所述第四节点耦接，所述第一晶体管的第二极与所述第二节点耦接；所述第一晶体管的导通/截止类型与所述像素驱动电路中除所述第一晶体管和所述第十一晶体管之外的其他晶体管的导通/截止类型相反。所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接。
所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接。所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与所述数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接。所述第十四晶体管的控制极与所述发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与所述发光器件耦接。
在所述复位子电路包括串联的第三晶体管和第四晶体管的情况下，所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第四节点耦接。在所述复位子电路包括第七晶体管的情况下，所述第七晶体管的控制极与所述第一扫描时序信号端耦接，所述第七晶体管的第一极与所述初始化信号端耦接，所述第七晶体管的第二极与所述第四节点耦接。
在所述补偿子电路包括串联的第五晶体管和第六晶体管的情况下，所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第四节点耦接。在所述补偿子电路包括第八晶体管的情况下；所述第八晶体管的控制极与所述第二扫描时序信号端耦接，所述第八晶体管的第一极与第三节点耦接，所述第八晶体管的第二极与所述第四节点耦接。
在所述基准电压子电路包括第九晶体管和第十晶体管的情况下，所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与所述参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接。在所述基准电压子电路包括第十一晶体管的情况下，所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接；所述第十一晶体管和所述第一晶体管的导通/截止类型相同。所述第一电容器的第一端与所述第一节点耦接，所述第一电容器的第二端与所述第四节点耦接。
在一些实施例中，像素驱动电路，还包括：基准电压子电路、数据写入子电路和发光控制子电路。其中，所述漏电抑制子电路包括第二电容器；所述储能子电路包括第四电容器；所述驱动子电路包括第十二晶体管；所述数据写入子电路包括第十三晶体管；所述发光控制子电路包括第十四晶体管；所述复位子电路包括串联的第三晶体管和第四晶体管；所述补偿子电路包括串联的第五晶体管和第六晶体管；所述基准电压子电路包括第九晶体管和第十晶体管，或者所述基准电压子电路包括第十一晶体管。
所述第二电容器的第一端与所述第一节点耦接，所述第二电容器的第二端与所述第五节点耦接。所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接。
所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接。所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与所述数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接。所述第十四晶体管的控制极与所述发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与所述发光器件耦接。
所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第二节点耦接；所述第四晶体管的第一极还与所述第五节点耦接。所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第二节点耦接；所述第六晶体管的第一极还与所述第五节点耦接。
在所述基准电压子电路包括第九晶体管和第十晶体管的情况下，所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与所述参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接。在所述基准电压子电路包括第十一晶体管的情况下，所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接；所述第十一晶体管的导通/截止类型与该像素驱动电路中的除所述第十一晶体管之外的其他晶体管的导通/截止类型相反。
在一些实施例中，像素驱动电路还包括：基准电压子电路、数据写入子电路和发光控制子电路。其中，所述漏电抑制子电路包括第三电容器和第二晶体管；所述储能子电路包括第四电容器；所述驱动子电路包括第十二晶体管；所述数据写入子电路包括第十三晶体管；所述发光控制子电路包括第十四晶体管；所述复位子电路包括串联的第三晶体管和第四晶体管；所述补偿子电路包括串联的第五晶体管和第六晶体管；所述基准电压子电路包括第九晶体管和第十晶体管，或者所述基准电压子电路包括第十一晶体管。
所述第三电容器的第一端与所述恒定电压信号端耦接，所述第三电容器的第二端与所述第六节点耦接。所述第二晶体管的控制极与所述第三扫描时序信号端耦接，所述第二晶体管的第一极与所述第二节点耦接，所述第二晶体管的第二极与所述第六节点耦接。所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接。
所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接。所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与所述数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接。所述第十四晶体管的控制极与所述发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与所述发光器件耦接。
所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第二节点耦接；所述第四晶体管的第一极还与所述第六节点耦接。所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第二节点耦接；所述第六晶体管的第一极还与所述第六节点耦接。
在所述基准电压子电路包括第九晶体管和第十晶体管的情况下，所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与所述参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接。在所述基准电压子电路包括第十一晶体管的情况下，所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接；所述第十一晶体管的导通/截止类型与该像素驱动电路中的除所述第十一晶体管之外的其他晶体管的导通/截止类型相反。
另一方面，提供一种像素驱动方法，应用于如上所述的像素驱动电路。所述像素驱动电路包括储能子电路、复位子电路、补偿子电路、发光控制子电路、驱动子电路、数据写入子电路、基准电压子电路和漏电抑制子电路；所述数据写入子电路与所述第一节点、所述第二扫描时序信号端和数据信号端耦接；所述发光控制子电路与所述第三节点、所述发光时序信号端和发光器件耦接；所述基准电压子电路与所述第一节点、所述第一扫描时序信号端或所述第二扫描时序信号端、和参考电压信号端耦接。
所述像素驱动方法包括：一个帧周期包括复位阶段、输入与补偿阶段、发光阶段。
在所述复位阶段：所述基准电压子电路响应于在所述第一扫描时序信号端处接收的第一扫描时序信号或者在所述第二扫描时序信号端处接收的第二扫描时序信号，将在所述参考电压信号端处接收的参考电压信号传输至所述第一节点。所述复位子电路响应于所述第一扫描时序信号，将在所述初始化信号端处接收的初始化信号传输至所述第二节点，以对所述第二节点复位。
在所述输入与补偿阶段：所述数据写入子电路响应于所述第二扫描时序信号，将在所述数据信号端处接收的数据信号传输至所述第一节点。所述补偿子电路在所述第二扫描时序信号的控制下，使所述驱动子电路产生自饱和状态。所述驱动子电路在所述补偿子电路的作用下产生自饱和状态，根据在所述第一电压信号端处接收的第一电压信号，生成补偿信号，并将所述补偿信号传输至所述第二节点。所述储能子电路在所述第一节点和所述第二节点的电压的作用下进行充电。
在所述发光阶段：所述基准电压子电路将所述参考电压信号传输至所述第一节点。所述储能子电路根据所述第一节点的电位，对所述第二节点的电位进行耦合，并保持所述第二节点的经耦合的电位。所述驱动子电路在所述储能子电路的耦合作用下，根据所述第一电压信号生成驱动信号，并将所述驱动信号传输至所述发光控制子电路。所述发光控制子电路响应于所述发光时序信号，将来自所述驱动子电路的驱动信号传输至所述发光器件，以驱动所述发光器件发光。所述漏电抑制子电路抑制所述储能子电路漏电。
本公开实施例所提供的像素驱动方法所能实现的有益效果，与上一方面所提供的像素驱动电路所能达到的有益效果相同，在此不做赘述。
在一些实施例中，在所述漏电抑制子电路还与所述第二节点和所述发光时序信号端耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与所述第四节点耦接的情况下，在所述复位阶段：所述复位子电路响应于所述第一扫描时序信号，将所述初始化信号传输至所述第四节点。所述漏电抑制子电路响应于所述发光时序信号，将来自所述复位子电路的初始化信号传输至所述第二节点。在所述输入与补偿阶段：所述漏电抑制子电路在所述发光时序信号的控制下打开，并与处于打开状态的补偿子电路共同作用，使所述驱动子电路处于自饱和状态。在所述发光阶段：所述漏电抑制子电路抑制所述第二节点漏电。
在所述漏电抑制子电路与所述第一节点耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接；所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与所述第五节点耦接的情况下，在所述复位阶段：所述复位子电路响应于在所述第一扫描时序信号，还将所述初始化信号传输至所述第五节点，以对所述第五节点复位。在所述输入与补偿阶段：所述驱动子电路还将所述驱动信号传输至所述第五节点。所述漏电抑制子电路在所述第一节点和所述第五节点的电压的作用下充电。在所述发光阶段：所述漏电抑制子电路根据所述第一节点的电位，对所述第五节点的电位进行耦合，以使所述第五节点的电位与所述第二节点的电位保持相等或大致相等，并保持所述第五节点的电位，抑制所述第二节点漏电。
在所述漏电抑制子电路与所述第二节点、所述第三扫描时序信号端和所述恒定电压信号端耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第六节点耦接的情况下，在所述复位阶段：所述复位子电路响应于所述第一扫描时序信号，还将所述初始化信号传输至所述第六节点，以对所述第六节点复位。在所述输入与补偿阶段：所述驱动子电路还将所述驱动信号传输至所述第六节点。所述漏电抑制子电路在所述第六节点的电压的作用下充电。在所述发光阶段：所述漏电抑制子电路响应于在所述第三扫描时序信号端处接收的第三扫描时序信号，使所述第六节点的电位与所述第二节点的电位保持相等或大致相等，抑制所述第二节点漏电。
又一方面，提供一种显示面板，包括：多个如上所述的像素驱动电路。
本公开实施例所提供的显示面板所能实现的有益效果，与第一方面所提供的像素驱动电路所能达到的有益效果相同，在此不做赘述。
再一方面，提供一种显示装置，包括如上所述的显示面板。
本公开实施例所提供的显示装置所能实现的有益效果，与上一方面所提供的显示面板所能达到的有益效果相同，在此不做赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的显示面板的结构图；
图2A为根据一些实施例的像素驱动电路的一种结构图；
图2B为根据一些实施例的像素驱动电路的另一种结构图；
图3为根据一些实施例的像素驱动电路对应的一种时序图；
图4A为一些实施例的像素驱动电路的又一种结构图；
图4B为一些实施例的像素驱动电路的又一种结构图；
图4C为一些实施例的像素驱动电路的又一种结构图；
图5A为一些实施例的像素驱动电路的又一种结构图；
图5B为一些实施例的像素驱动电路的又一种结构图；
图5C为一些实施例的像素驱动电路的又一种结构图；
图6A为一些实施例的像素驱动电路的又一种结构图；
图6B为一些实施例的像素驱动电路的又一种结构图；
图6C为一些实施例的像素驱动电路的又一种结构图；
图7A为一些实施例的像素驱动电路的又一种结构图；
图7B为一些实施例的像素驱动电路的又一种结构图；
图7C为一些实施例的像素驱动电路的又一种结构图；
图8A为一些实施例的像素驱动电路的又一种结构图；
图8B为一些实施例的像素驱动电路的又一种结构图；
图9A为一些实施例的像素驱动电路的又一种结构图；
图9B为一些实施例的像素驱动电路的又一种结构图；
图10A为一些实施例的像素驱动电路的又一种结构图；
图10B为一些实施例的像素驱动电路的又一种结构图；
图11A为一些实施例的像素驱动电路的又一种结构图；
图11B为一些实施例的像素驱动电路的又一种结构图；
图12为根据一些实施例的像素驱动电路对应的另一种时序图；
图13A为根据一些实施例的像素驱动电路的又一种结构图；
图13B为根据一些实施例的像素驱动电路的又一种结构图；
图13C为根据一些实施例的像素驱动电路的又一种结构图；
图14为根据一些实施例的像素驱动电路对应的又一种时序图；
图15为根据一些实施例的像素驱动电路对应的又一种时序图；
图16为根据本公开的一些实施例的显示面板的另一种结构图；
图17为根据本公开的一些实施例的显示面板的又一种结构图；
图18为根据本公开的一些实施例的显示装置的一种结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
在显示装置中，显示装置包括显示面板01。如图1所示，该显示面板01包括显示区AA(Active Area，简称AA区；也可称为有效显示区)和位于显示区AA至少一侧的周边区BB。
上述显示区AA内设置有多个亚像素(sub pixel)10，以及沿水平方向X延伸的多条扫描时序信号线GL和多条发光时序信号线EL、沿竖直方向Y延伸的多条数据信号线DL。为了方便说明，本公开中上述多个亚像素10是以矩阵形式排列为例进行的说明，示例性地，多个亚像素10排成N行M列。此时，沿水平方向X排列成一排的亚像素10称为一行亚像素，沿竖直方向Y排列成一排的亚像素10称为一列亚像素，一行亚像素可以与一条或两条扫描时序信号线GL耦接，一行亚像素还可以与一条或两条发光时序信号线EL耦接，一列亚像素可以与一条数据信号线DL耦接。亚像素10内设置有用于控制亚像素10进行显示的像素驱动电路100，像素驱动电路100设置在显示面板01的衬底基板001上。
上述显示面板01可以为：有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本公开对此不做具体限定。
本公开以下实施例均是以上述显示面板01为有机发光二极管显示面板为例，对本公开进行说明的。
示例性的，像素驱动电路100通常包括开关晶体管、驱动晶体管和存储电容器等元件。其中，存储电容器的相对的两端分别为基准电位端和信号保持端，存储电容器的信号保持端与驱动晶体管的控制极(栅极)耦接。
在像素驱动电路100的驱动过程中，在发光阶段，存储电容器用以保持电压信号，使其信号保持端的电位得以保持恒定，在驱动晶体管的栅极-源极之间形成电压，从而控制驱动晶体管形成驱动电流，进而驱动发光二极管发光。在该过程中，由于存储电容器的信号保持端与驱动晶体管的控制极耦接的节点处存在漏电通路，该节点会通过漏电通路漏电，使得存储电容器的信号保持端的电位无法长时间保持恒定，从而导致驱动晶体管所形成的驱动电流不稳定，影响发光器件的发光亮度，进而影响显示装置的显示效果。
具体来说，如图2A所示，本公开的一些实施例提供了一种像素驱动电路100，该像素驱动电路100包括储能子电路101、复位子电路102、补偿子电路103、驱动子电路104、基准电压子电路105、数据写入子电路106和发光控制子电路107。
储能子电路101与第一节点N1和第二节点N2耦接。复位子电路102与第二节点N2、第一扫描时序信号端S1和初始化信号端Vinit耦接。补偿子电路103与所述第二节点N2、第三节点N3和第二扫描时序信号端S2耦接。驱动子电路104与第二节点N2、第三节点N3和第一电压信号端VDD耦接。
基准电压子电路105与第一节点N1、第一扫描时序信号端S1或第二扫描时序信号端S2、和参考电压信号端Vref1耦接。数据写入子电路106与第一节点N1、第二扫描时序信号端S2和数据信号端Data耦接。发光控制子电路107与第三节点N3、发光时序信号端EMn和发光器件108耦接。
复位子电路102被配置为，响应于在第一扫描时序信号端S1处接收的第一扫描时序信号s1，将在初始化信号端Vinit处接收的初始化信号vinit传输至第二节点N2，以对第二节点N2复位。
示例性地，如图2B所示，复位子电路102包括第七晶体管M7，第七晶体管M7的控制极与第一扫描时序信号端S1耦接，第七晶体管M7的第一极与初始化信号端Vinit耦接，第七晶体管M7的第二极与第二节点N2耦接。第七晶体管M7被配置为，在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第二节点N2，以对第二节点N2复位。
补偿子电路103被配置为，响应于在第二扫描时序信号端S2处接收的第二扫描时序信号s2，使驱动子电路104产生自饱和状态。
示例性地，如图2B所示，补偿子电路103包括第八晶体管M8，第八晶体管M8的控制极与第二扫描时序信号端S2耦接，第八晶体管M8的第一极与第三节点N3耦接，第八晶体管M8的第二极与第二节点N2耦接。第八晶体管M8被配置为，在第二扫描时序信号s2的控制下导通，使驱动子电路104产生自饱和状态。
驱动子电路104被配置为，在补偿子电路103的作用下产生自饱和状态，根据在第一电压信号端VDD处接收的第一电压信号vdd，生成补偿信号，并将补偿信号传输至第二节点N2。
示例性地，如图2B所示，驱动子电路104包括第十二晶体管M12(即前述驱动晶体管)。第十二晶体管M12的控制极与第二节点N2耦接，第十二晶体管M12的第一极与第一电压信号端VDD耦接，第十二晶体管M12的第二极与第三节点N3耦接。第十二晶体管M12被配置为，在第二节点N2的电压的控制下导通，并在补偿子电路103的作用下产生自饱和状态，根据第一电压信号vdd和其自身的阈值电压生成补偿信号，并将补偿信号传输至第二节点N2。
例如，在补偿子电路103包括第八晶体管M8的情况下，第八晶体管M8在第二扫描时序信号s2的控制下导通从而将第十二晶体管M12的控制极和第二极连通，使第十二晶体管M12处于自饱和状态，从而第十二晶体管M12的控制极的电位为其第一极的电位与其阈值电压之和。
储能子电路101被配置为，在第一节点N1和第二节点N2的电压的作用下进行充电，以及根据第一节点N1的电位，对第二节点N2的电位进行耦合，并保持第二节点N2的经耦合的电位。
示例性地，如图2B所示，储能子电路101包括第四电容器C4(即前述存储电容器)，第四电容器C4的第一端(基准电压端)与第一节点N1耦接，第四电容器C4的第二端(信号保持端)与第二节点N2耦接。第四电容器C4被配置为，在第一节点N1和第二节点N2的电压的作用下进行充电，并在第一节点N1的电位发生变化时，根据第一节点N1的电位，对第二节点N2的电位进行耦合，使第二节点N2的电位发生同样幅度的变化，并保持第二节点N2的经耦合的电位。
驱动子电路104还被配置为，在储能子电路101的耦合作用下，根据第一电压信号vdd生成驱动信号，并将驱动信号传输至第三节点N3。
在驱动子电路104包括第十二晶体管M12的情况下，第十二晶体管M12还被配置为，在储能子电路101的耦合作用下，在第二节点N2的电压的控制下导通，根据第一电压信号vdd生成驱动信号。
基准电压子电路105被配置为，响应于第一扫描时序信号s1或者第二扫描时序信号s2，将在参考电压信号端Vref1处接收的参考电压信号vref传输至第一节点N1。其中，在基准电压子电路105与第一扫描时序信号端S1耦接的情况下，基准电压子电路105还与发光时序信号端EMn耦接。基准电压子电路105被配置为，响应于在发光时序信号端EMn处接收的发光时序信号emn，将参考电压信号vref传输至第一节点N1
基准电压子电路105为第一节点N1提供恒定的基准电压信号，以使第四电容器C4的第一端的电位保持在基准电位本公开以在参考电压信号端Vref1处接收的参考电压信号vref为基准电压信号。
示例性地，如图2B所示，基准电压子电路105包括第九晶体管M9和第十晶体管M10。第九晶体管M9的控制极与第一扫描时序信号端S1耦接，第九晶体管M9的第一极与参考电压信号端Vref1耦接，第九晶体管M9的第二极与第一节点N1耦接。第十晶体管M10的控制极与发光时序信号端EMn耦接，第十晶体管M10的第一极与参考电压信号端Vref1耦接，第十晶体管M10的第二极与第一节点N1耦接。
第九晶体管M9被配置为，在第一扫描时序信号s1的控制下导通，将参考电压信号vref传输至第一节点N1。第九晶体管M9被配置为，在发光时序信号emn的控制下导通，将参考电压信号vref传输至第一节点N1。
数据写入子电路106被配置为，响应于第二扫描时序信号s2，将在数据信号端Data处接收的数据信号data传输至第一节点N1。
示例性地，如图2B所示，数据写入子电路106包括第十三晶体管M13。第十三晶体管M13的控制极与第二扫描时序信号端S2耦接，第十三晶体管M13的第一极与数据信号端Data耦接，第十三晶体管M13的第二极与第一节点N1耦接。第十三晶体管M13被配置为，在第二扫描时序信号s2的控制下导通，将数据信号data传输至第一节点N1。
发光控制子电路107被配置为，响应于发光时序信号emn，将来自驱动子电路104的驱动信号传输至发光器件108，以驱动发光器件108发光。
示例性地，如图2B所示，发光控制子电路107包括第十四晶体管M14。第十四晶体管M14的控制极与发光时序信号端EMn耦接，第十四晶体管M14的第一极与第三节点N3耦接，第十四晶体管M14的第二极与发光器件108耦接。第十四晶体管M14被配置为，在发光时序信号emn的控制下导通，将来自驱动子电路104的驱动信号传输至发光器件108。
在一些示例中，发光控制子电路107与发光器件108的阳极耦接，发光器件108的阴极与第二电压信号端VSS耦接。示例性地，发光器件108为发光二极管L。
在一些实施例中，上述各子电路所包括的晶体管的导通/截止类型均相同，示例性地，上述第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14均为P型晶体管或者N型晶体管，例如，上述晶体管均为低温多晶硅薄膜晶体管(Low Temperature Poly-silicon Thin Film Transistor)。本公开以上述晶体管均为P型晶体管为例进行说明。
需要说明的是，如图1、图2A和图2B所示，在显示面板01中，多个亚像素10呈阵列排布，第一扫描时序信号端S1也可称为复位信号端RESET，一行亚像素中各像素驱动电路100所接收的来自第一扫描时序信号端S1的第一扫描时序信号s1，与上一行亚像素中像素驱动电路100所接收的来自第二扫描时序信号端S2的第二扫描时序信号s2为同一个信号，即第n行亚像素中各像素驱动电路100的第一扫描信号端S1和第n-1行亚像素中各像素驱动电路100的第二扫描信号端S2与同一条扫描时序信号线GL(第n-1条扫描时序信号线GL)耦接，一条扫描时序信号线GL与其前后两行亚像素耦接，实现扫描时序信号的共享。示例性地，如图2A和图2B所示，对于第n行亚像素的一个像素驱动电路100，其第一扫描时序信号端S1同时用S(n-1)表示，第二扫描时序信号端S2同时用Sn表示。
采用上述相邻扫描时序信号组合的方式，可以减少显示面板01所需要设置的扫描时序信号线GL的数量，降低显示面板01的制备难度和成本。
本公开所提到的在“某节点的电压的作用下”，或者“某节点的电压的控制下”可以理解为，在该节点的电压信号的作用下，对该节点所耦接的器件产生的作用。例如，第十二晶体管M12在第二节点N2的电压的作用下导通，可以理解为，第十二晶体管M12在第二节点N2的电压信号的作用下导通。
请参见图3，上述像素驱动电路100的驱动过程为，一个帧周期包括复位阶段P1、输入与补偿阶段P2和发光阶段P3。
其中，在复位阶段P1：
基准电压子电路105响应于第一扫描时序信号s1，将参考电压信号vref传输至第一节点N1。
复位子电路102响应于第一扫描时序信号s1，将初始化信号vinit传输至所述第二节点N2，以对所述第二节点N2复位，从而对第四电容器C4的第二端复位。
在输入与补偿阶段P2：
数据写入子电路106响应于第二扫描时序信号s2，将数据信号data传输至第一节点N1。第一节点N1的电位为数据信号data的电压值。
补偿子电路103响应于第二扫描时序信号s2，使驱动子电路104产生自饱和状态。
驱动子电路104在补偿子电路103的作用下产生自饱和状态，根据在第一电压信号端VDD处接收的第一电压信号vdd，生成补偿信号，并将补偿信号传输至第二节点N2。
储能子电路101在第一节点N1和第二节点N2的电压的作用下进行充电
在发光阶段P3：
基准电压子电路105响应于发光时序信号emn，将参考电压信号vref传输至第一节点N1，从而使第四电容器C4的第一端的电位变为参考电压信号vref的电压值。
储能子电路101根据第一节点N1的电位，对第二节点N2的电位进行耦合，并保持第二节点N2的经耦合的电位。
驱动子电路104在储能子电路101的耦合作用下，根据第一电压信号vdd生成驱动信号，并将驱动信号传输至发光控制子电路107。
发光控制子电路107响应于发光时序信号emn，将来自驱动子电路104的驱动信号传输至发光器件108，以驱动发光器件108发光。
在一个帧周期的整个发光阶段P3，在发光器件108的发光过程中，驱动子电路104中的第十二晶体管M12所产生的驱动信号为驱动电流，根据驱动电流的计算公式，I＝β(Vgs-Vth)2，其中，Vgs为第十二晶体管M12的栅源电压差，Vth1为第十二晶体管M12的阈值电压。可见，对于第十二晶体管M12来说，其所形成的驱动信号与第十二晶体管M12的控制极(栅极)的电位相关，第十二晶体管M12的控制极的电位的稳定性能够影响所形成的驱动信号的稳定性和有效值，从而影响发光器件108的发光的稳定性和持续性。
第十二晶体管M12的控制极与第二节点N2耦接，因此第二节点N2的电压保持率会对发光器件108的发光效果产生影响，第二节点N2的电位与第四电容器C4的信号保持端的电位一致，即第四电容器C4的电压保持率越高，发光器件108的发光亮度越稳定，发光效果越好。
由于晶体管在关态下会存在关态电流，该关态电流也叫做漏电流，在发光阶段P3，与第二节点N2相耦接的复位子电路102与补偿子电路103均关闭，即复位子电路102所包括的第七晶体管M7和补偿子电路103所包括的第八晶体管M8均截止，处于关断状态，此时第七晶体管M7和第八晶体管M8存在漏电流，会使得第二节点N2漏电，从而使得第二节点N2的电位降低，难以保持稳定。
如图2B所示，该像素驱动电路100中存在两个漏电通道，分别是从第二节点N2经第七晶体管M7至初始化信号端Vinit的第一漏电通道，以及从第二节点N2经第八晶体管M8至第三节点N3的第二漏电通道。这样，在发光阶段P3，经过两个漏电通道的漏电，第二节点N2漏电程度较大，使得第四电容器C4的电压保持率不充分，第四电容器C4的信号保持端的电位无法保持恒定，造成第十二晶体管M12输出的驱动信号不稳定，从而导致发光器件108的发光亮度变化过大，稳定性较差，产生视觉闪烁感。并且，在由于工艺问题，显示装置中的各像素驱动电路100中的元件会有差异，因此各像素驱动电路100中第二节点N2的漏电程度均不一致，造成各像素驱动电路100所驱动的发光器件108的发光亮度不均匀，从而导致显示画面出现显示不均等异常。
需要说明的是，本公开中所提到的“第二节点N2漏电”均指第二节点N2通过上述两个漏电通道漏电，使得第二节点N2的电位降低或升高，出现波动，无法保持稳定。本公开中所提到的“储能子电路101漏电”指储能子电路101中的第四电容器C4的第二端(信号保持端)通过上述两个漏电通道漏电，使得第四电容器C4的第二端的电位无法保持恒定，第四电容器C4的电压保持率降低。
基于此，如图4A、图8A和图10A，本公开的一些实施例所提供的像素驱动电路100还包括漏电抑制子电路109，漏电抑制子电路109与储能子电路101、复位子电路102和补偿子电路103耦接，漏电抑制子电路109被配置为，在驱动子电路104生成并传输驱动信号的过程中，抑制储能子电路101漏电。
也就是说，在发光阶段P3，漏电抑制子电路109能够抑制储能子电路101漏电，提高储能子电路101所包括的第四电容器C4的信号保持端的电压保持率，使得第四电容器C4的信号保持端的电位在较长时间内保持恒定，抑制第二节点N2漏电，使第二节点N2的电位能够保持更长时间。从而，在第二节点N2的电压的控制下，驱动子电路104所形成的驱动信号的稳定性较高，提高了发光器件108的发光亮度的稳定性和持续性，降低了视觉闪烁感，改善了由于各个像素驱动电路100存在漏电差异，造成各像素驱动电路所驱动的发光器件108的发光亮度不均而导致的显示不均的问题，从而提高了显示效果。
上述漏电抑制子电路109的结构可以根据实际需求选择设置。以下对漏电抑制子电路109的几种结构进行示例性地介绍。
如图4A～图5C所示，在一些实施例中，漏电抑制子电路109与第二节点N2耦接，以使漏电抑制子电路109通过第二节点N2与储能子电路101耦接。
漏电抑制子电路109还与第四节点N4和发光时序信号端EMn耦接。
补偿子电路103与第四节点N4耦接，以使补偿子电路103通过第四节点N4和漏电抑制子电路109与第二节点N2耦接。复位子电路102与第四节点N4耦接，以使复位子电路102通过第四节点N4和漏电抑制子电路109与第二节点N2耦接。
基于上述连接关系，漏电抑制子电路109还被配置为，响应于发光时序信号emn，将来自复位子电路102的初始化信号vinit传输至第二节点N2。即，在复位子电路102在第一扫描时序信号s1的控制下打开，传输初始化信号vinit的过程中，漏电抑制子电路109在发光时序信号emn的控制下打开，从而复位子电路102将初始化信号vinit传输至第四节点N4，漏电抑制子电路109将来自第四节点N4的初始化信号vinit传输至第二节点N2，以对第二节点N2复位。
漏电抑制子电路109还被配置为，在发光时序信号emn的控制下打开，并与处于打开状态的补偿子电路103共同作用，使驱动子电路104处于自饱和状态。即，在补偿子电路103在第二扫描时序信号s2的控制下打开的过程中，漏电抑制子电路109在发光时序信号emn的控制下打开，从而与补偿子电路103共同作用，使驱动子电路104处于自饱和状态。示例性地，在输入与补偿阶段，漏电抑制子电路109和补偿子电路103均处于打开状态，将驱动子电路104中的第十二晶体管M12的控制极和第二极连通，从而使第十二晶体管M12处于自饱和状态。
在上述像素驱动电路100中，仍存在两个漏电通道，该两个漏电通道分别是从第二节点N2经漏电抑制子电路109和补偿子电路103至第三节点N3的第一漏电通道，以及从第二节点N2经漏电抑制子电路109和复位子电路102至初始化信号端Vinit的第二漏电通道。在发光阶段，在第二节点N2通过上述两个漏电通道漏电的过程中，均需要先经过漏电抑制子电路109，漏电抑制子电路109能够抑制储能子电路101漏电，从而能够降低第二节点N2向第三节点N3的漏电量和第二节点N2向初始化信号端Vinit的漏电量，提高储能子电路101中第四电容器C4的电压保持率，使得第二节点N2的电位保持稳定。
在一些实施例中，复位子电路102、补偿子电路103、驱动子电路104和漏电抑制子电路109均包括至少一个晶体管。
示例性地，如图5B所示，复位子电路102包括第七晶体管M7，补偿子电路103包括第八晶体管M8，驱动子电路104包括第十二晶体管M12。
复位子电路102、补偿子电路103和驱动子电路104所包括的晶体管为低温多晶硅薄膜晶体管，即第七晶体管M7、第八晶体管M8和第十二晶体管M12均为低温多晶硅薄膜晶体管。
低温多晶硅薄膜晶体管具有载流子迁移率较高，响应速度较快的特点，在开态下，低温多晶硅薄膜晶体管的工作电流较大，能够保证上述各子电路的功能的正常实现，提高像素驱动电路100的响应速度，并且，驱动子电路104能够提供足够大的驱动电流，从而提高发光器件108的发光亮度。
如图5B所示，漏电抑制子电路109包括第一晶体管M1，第一晶体管M1的控制极与发光时序信号端EMn耦接，第一晶体管M1的第一极与第四节点N4耦接，第一晶体管M1的第二极与第二节点N2耦接。第一晶体管M1被配置为，在复位阶段、及在输入与补偿阶段，在发光时序信号emn的控制下导通，以实现信号传输。在发光阶段，第一晶体管M1在发光时序信号emn的控制下截止，以抑制第二节点N2漏电。
漏电抑制子电路109所包括的晶体管为氧化物薄膜晶体管(Oxide-Thin FilmTransistor)或非晶硅薄膜晶体管(a-Si Thin Film Transistor)。即第一晶体管M1为氧化物薄膜晶体管或非晶硅薄膜晶体管。
氧化物薄膜晶体管和非晶硅薄膜晶体管均为低漏电器件，在关态下的漏电流较小，具有低漏电的特性，在发光阶段，第一晶体管M1处于关态，第一晶体管M1具有较小的漏电流，从而能够抑制第二节点N2向第四节点N4漏电，进而降低第四节点N4向第三节点N3和初始化信号端Vinit的漏电，显著抑制第二节点N2经过上述第一漏电通道和第二漏电通道漏电。
复位子电路102、补偿子电路103和驱动子电路104所包括的晶体管的导通/截止类型与漏电抑制子电路109所包括的晶体管的导通/截止类型相反。
示例性地，复位子电路102、补偿子电路103和驱动子电路104所包括的晶体管均为P型晶体管，例如，第七晶体管M7、第八晶体管M8和第十二晶体管M12均为P型低温多晶硅薄膜晶体管。漏电抑制子电路109所包括的晶体管为N型，例如第一晶体管M1为N型氧化物薄膜晶体管。
这样，根据N型晶体管和P型晶体管的导通/截止特性，N型晶体管在高电平的控制下导通，P型晶体管在低电平的控制下导通，请参见图3，在复位阶段，第七晶体管M7在第一扫描时序信号s1的控制下导通，第一晶体管M1在发光时序信号emn的控制下导通，从而第一晶体管M1将第七晶体管M7所传输的初始化信号vinit传输至第二节点N2。在输入与补偿阶段，第八晶体管M8在第二扫描时序信号s2的控制下导通，第一晶体管M1在发光时序信号emn的控制下导通，从而第一晶体管M1与第八晶体管M8均处于打开状态，使第十二晶体管M12处于自饱和状态，从而实现生成补偿信号，并将补偿信号写入第二节点N2。在发光阶段，第一晶体管M1在发光时序信号emn的控制下截止，第七晶体管M7在第一扫描时序信号s1的控制下截止，第八晶体管M8在第二扫描时序信号s2的控制下截止，从而漏电流较小的第一晶体管M1能够抑制第二节点N2通过第一漏电通道和第二漏电通道漏电，提高第四电容器C4的电压保持率。
从而，本公开提供的像素驱动电路100中，通过在第二节点N2和第四节点N4之间设置漏电抑制子电路109，漏电抑制子电路109所包括的第一晶体管M1为具有低漏电特性的氧化物薄膜晶体管或非晶硅薄膜晶体管，这样能够抑制储能子电路101漏电，降低第二节点N2经过第一漏电通道和第二漏电通道的漏电量。并且，上述复位子电路102、补偿子电路103和驱动子电路104所包括的晶体管的导通/截止类型与漏电抑制子电路109所包括的晶体管的导通/截止类型相反，第一晶体管M1受控于发光时序信号emn，从而使得本公开所提供的像素驱动电路100能够兼容于原有的时序信号，并不需要增加与原有时序驱动信号极性相反的新的时序信号，也就不需要增加新的对应的信号线。
也就是说，上述像素驱动电路100在不增加电路的复杂度，不增加新的时序驱动信号的前提下，能够通过漏电抑制子电路109抑制储能子电路101漏电，提高储能子电路101中第四电容器C4的电压保持率，从而提高驱动子电路104所形成的驱动信号的稳定性，提高发光器件108的发光亮度的稳定性。
需要说明的是，在像素驱动电路100中，除了驱动晶体管(第十二晶体管M12)以外的各晶体管，在关断状态下，晶体管的漏电流的大小基本上都对其源漏电压差Vds敏感，晶体管的漏电流的大小与其源漏电压差Vds呈正相关，即晶体管的源漏电压差Vds高，则其漏电流较大。因此，在晶体管处于关断状态时，控制其源漏电压差Vds较小或接近于零，能够有效减小晶体管的漏电流。例如，在第一晶体管M1处于关态下，控制其源漏电压差Vds较小或接近于零，能够有效减小第一晶体管M1的漏电流，从而抑制第二节点N2漏电。
基于此，在一些实施例中，如图6A～图7C所示，像素驱动电路100在包括漏电抑制子电路109的基础上，还包括副漏电抑制子电路110。
副漏电抑制子电路110与第一节点N1和第四节点N4耦接。副漏电抑制子电路110被配置为，在第一节点N1和第四节点N4的电压的作用下进行充电，并根据第一节点N1的电位，对第四节点N4的电位进行耦合，以使第四节点N4的电位与第二节点N2的电位保持相等或大致相等，并保持第四节点N4的经耦合的电位，抑制第二节点N2漏电。
在像素驱动电路100中，储能子电路101耦接于第一节点N1和第二节点N2之间，储能子电路101被配置为，在第一节点N1和第二节点N2的电压的作用下进行充电，并根据第一节点N1的电位，对第二节点N2的电位进行耦合，并保持第二节点N2的经耦合的电位。副漏电抑制子电路110耦接于第一节点N1和第四节点N4之间，副漏电抑制子电路110被配置为，在第一节点N1和第四节点N4的电压的作用下进行充电，并根据第一节点N1的电位，对第四节点N4的电位进行耦合，并保持第四节点N4的经耦合的电位。这样，通过储能子电路101和副漏电抑制子电路110的耦合作用，能够使第二节点N2经耦合的电位和第四节点N4的经耦合的电位相等或大致相等。第一晶体管M1的第一极和第二极分别与第二节点N2和第四接点耦接，这样，第一晶体管M1的源漏电压差为第二节点N2和第四节点N4的电压差，从而第一晶体管M1的源漏电压差较小，甚至接近于零，能够有效减小第一晶体管M1的漏电流，抑制第二节点N2漏电。
在一些示例中，如图6B所示，副漏电抑制子电路110包括第一电容器C1。第一电容器C1的第一端与第一节点N1耦接，第一电容器C1的第二端与第四节点N4耦接。第一电容器C1被配置为在第一节点N1和第四节点N4的作用下充电，并在第一节点N1的电位发生变化时，根据第一节点N1的电位，对第四节点N4的电位进行耦合，使第四节点N4的电位发生同样幅度的变化，并保持第四节点N4的经耦合的电位。
第一电容器C1抑制第二节点N2漏电的过程如下：
如图6B所示，第一电容器C1和第四电容器C4与第一节点N1耦接，从而第一电容器C1的第一端和第四电容器C4的第一端具有相同的电位。
漏电抑制子电路109耦接于第二节点N2和第四节点N4之间，在复位阶段、以及输入与补偿阶段，漏电抑制子电路109在发光控制108信号的控制下处于打开状态，从而使得第二节点N2和第四节点N4的电位相等或大致相等，即在发光阶段之前，第二节点N2和第四节点N4的电位相等或大致相等。在发光阶段在写入至第一节点N1的信号由数据信号data变为参考电压信号vref时，第一节点N1的电位发生改变，第四电容器C4根据第一节点N1的电位，对第二节点N2的电位进行耦合，从而第二节点N2的电位发生跳变；副漏电抑制子电路110同样根据第一节点N1的电位，对第四节点N4的电位进行耦合，从而第四节点N4的电位发生跳变，且第四节点N4的电位跳变幅度与第二节点N2的电位跳变幅度相等，从而第二节点N2的经耦合的电位与第四节点N4的经耦合的电位相等或大致相等。
漏电抑制子电路109耦接于第二节点N2和第四节点N4之间，漏电抑制子电路109包括第一晶体管M1，第一晶体管M1的源漏电压差为第二节点N2和第四节点N4之间的电位差，由于在发光阶段，第二节点N2的经耦合的电位与第四节点N4的经耦合的电位相等或大致相等，因此第一晶体管M1的源漏电压差较小，甚至接近于零，从而能够有效减小第一晶体管M1的漏电流，抑制第二节点N2漏电。
这样，本公开所提供的像素驱动电路100包括漏电抑制子电路109和副漏电抑制子电路110，在漏电抑制子电路109采用具有低漏电特性的氧化物薄膜晶体管或非晶硅薄膜晶体管，抑制第二节点N2漏电的基础上，通过设置副漏电抑制子电路110，使得第二节点N2和第四节点N4的电位差较小或者接近于零，从而进一步减小第一晶体管M1在关态下的漏电流，进一步抑制第二节点N2，使得储能子电路101中的第四电容器C4的电压保持率更高，从而进一步增强发光器件108的发光亮度的稳定性。
在本公开所提供的像素驱动电路100中，前边介绍了复位子电路102包括第七晶体管M7，补偿子电路103包括第八晶体管M8的情况，在一些实施例中，如图4C、图5C、图6C和图7C所示，在上述提供的各种结构的像素驱动电路100中，复位子电路102包括串联的第三晶体管M3和第四晶体管M4，补偿子电路103包括串联的第五晶体管M5和第六晶体管M6。
在复位子电路102中，第三晶体管M3的控制极与第一扫描时序信号端S1耦接，第三晶体管M3的第一极与初始化信号端Vinit耦接，第三晶体管M3的第二极与第四晶体管M4的第一极耦接，第四晶体管M4的控制极与第一扫描时序信号端S1耦接，第四晶体管M4的第二极与第二节点N2耦接。示例性地，如图4C、图5C、图6C和图7C所示，在漏电抑制子电路109还与第二节点N2和发光时序信号端EMn耦接，漏电抑制子电路109、补偿子电路103和复位子电路102均与第四节点N4耦接的情况下，第四晶体管M4的第二极与第四节点N4耦接，以使第四晶体管M4通过第四节点N4和漏电抑制子电路109与第二节点N2耦接。
第三晶体管M3被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第四晶体管M4的第一极，第四晶体管M4被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第二节点N2。
在补偿子电路103中，第五晶体管M5的控制极与第二扫描时序信号端S2耦接，第五晶体管M5的第一极与第三节点N3耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接，第六晶体管M6的控制极与第二扫描时序信号端S2耦接，第六晶体管M6的第二极与第二节点N2耦接。示例性地，如图4C、图5C、图6C和图7C所示，在漏电抑制子电路109还与第二节点N2和发光时序信号端EMn耦接，漏电抑制子电路109、补偿子电路103和复位子电路102均与第四节点N4耦接的情况下，第六晶体管M6的第二极与第四节点N4耦接，以使第六晶体管M6通过第四节点N4和漏电抑制子电路109与第二节点N2耦接。
第五晶体管M5被配置为在第二扫描时序信号s2的控制下导通，第六晶体管M6被配置为在第二扫描时序信号s2的控制下导通，从而使第二节点N2与第三节点N3连通，使驱动子电路104处于自饱和状态。
在上述实施例中，复位子电路102和补偿子电路103均包括两个串联的晶体管，第三晶体管M3和第四晶体管M4串联于第四节点N4和初始化信号端Vinit之间，第五晶体管M5和第六晶体管M6串联于第四节点N4和第三节点N3之间。这样，在第四节点N4与初始化信号端Vinit之间的电位差，以及第四节点N4与第三节点N3之间的电位差一定的前提下，第四节点N4与初始化之间的电位差由串联的两个晶体管分担，第四节点N4与第三节点N3之间的电位差由串联的两个晶体管分担，即单个晶体管的源漏电压差降低，例如降低为原本电压差(此处原本电压差指第四节点N4与初始化信号端Vinit之间的电位差，或者第四节点N4与第三节点N3之间的电位差)的一半，从而能够显著减小第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6的漏电流，进一步抑制第二节点N2漏电。
在一些实施例中，如图5A～图5C、图7A～图7C所示，本公开所提供的像素驱动电路100中，在基准电压子电路105与第二扫描时序信号端S2耦接的情况下，基准电压子电路105包括第十一晶体管M11。
第十一晶体管M11的控制极与第一扫描时序信号端S1耦接，第十一晶体管M11的第一极与参考电压信号端Vref1耦接，第十一晶体管M11的第二极与第一节点N1耦接。第十一晶体管M11被配置为，响应于在第二扫描信号端处接收的第二扫描信号，将参考电压信号vref传输至第一节点N1。
复位子电路102、补偿子电路103、驱动子电路104、数据写入子电路106和发光控制子电路107所包括的晶体管的导通/截止类型与第十一晶体管M11的导通/截止类型相反。
示例性地，如图5B所示，第七晶体管M7、第八晶体管M8、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14均为P型晶体管，第十一晶体管M11为N型晶体管。或者，如图5C所示，第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14均为P型晶体管，第十一晶体管M11为N型晶体管。
这样，请结合图3，在复位阶段和发光阶段，第二扫描时序信号s2的电平为高电平，第十一晶体管M11在第二扫描时序信号s2的控制下导通，将参考电压信号vref传输至第一节点N1。
上述实施例中，基准电压子电路105仅包括一个晶体管，即第十一晶体管M11，且第十一晶体管M11与其他晶体管的导通/截止类型相反，第十一晶体管M11为N型晶体管，能够受控于第二扫描时序信号s2，在复位阶段和发光阶段导通，实现基准电压子电路105的功能，从而简化了基准电压子电路105的电路结构，且能够兼容于原有的时序驱动信号。
在此基础上，下面对本公开的一些实施例所提供的像素驱动电路100的一种具体电路结构进行整体性的、示例性的介绍。
如图6B、图6C、图7B和图7C所示，像素驱动电路100包括储能子电路101、复位子电路102、补偿子电路103、驱动子电路104、基准电压子电路105、数据写入子电路106、发光控制子电路107、漏电抑制子电路109和副漏电抑制子电路110。
漏电抑制子电路109包括第一晶体管M1。第一晶体管M1为氧化物薄膜晶体管或非晶硅薄膜晶体管。
储能子电路101包括第四电容器C4；驱动子电路104包括第十二晶体管M12；数据写入子电路106包括第十三晶体管M13；发光控制子电路107包括第十四晶体管M14。
复位子电路102包括串联的第三晶体管M3和第四晶体管M4，或者，复位子电路102包括第七晶体管M7。
补偿子电路103包括串联的第五晶体管M5和第六晶体管M6，或者，补偿子电路103包括第八晶体管M8。
基准电压子电路105包括第九晶体管M9和第十晶体管M10，或者，基准电压子电路105包括第十一晶体管M11。
副漏电抑制子电路110包括第一电容器C1。
第一晶体管M1的控制极与发光时序信号端EMn耦接，第一晶体管M1的第一极与第四节点N4耦接，第一晶体管M1的第二极与第二节点N2耦接。第一晶体管M1被配置为，在发光阶段，在发光时序信号emn的控制下截止，以抑制第二节点N2漏电。
第一晶体管M1的导通/截止类型与该像素驱动电路100中除第一晶体管M1和第十一晶体管M11之外的其他晶体管的导通/截止类型相反。例如，第一晶体管M1为N型晶体管，像素驱动电路100中除第一晶体管M1和第十一晶体管M11之外的其他晶体管为P型晶体管。
储能子电路101包括第四电容器C4，第四电容器C4的第一端(基准电压端)基准电压端与第一节点N1耦接，第四电容器C4的第二端(信号保持端)与第二节点N2耦接。第四电容器C4被配置为，在第一节点N1和第二节点N2的电压的作用下进行充电，并在第一节点N1的电位发生变化时，根据第一节点N1的电位，对第二节点N2的电位进行耦合，使第二节点N2的电位发生同样的变化，并保持第二节点N2的经耦合的电位。
第十二晶体管M12的控制极与第二节点N2耦接，第十二晶体管M12的第一极与第一电压信号端VDD耦接，第十二晶体管M12的第二极与第三节点N3耦接。第十二晶体管M12被配置为，在第二节点N2的电压的控制下导通，并在补偿子电路103的作用下产生自饱和状态，根据第一电压信号vdd和其自身的阈值电压生成补偿信号，并将补偿信号传输至第二节点N2。第十二晶体管M12还被配置为在第二节点N2的电压的控制下导通，根据第一电压信号vdd生成并输出驱动信号。
第十三晶体管M13的控制极与第二扫描时序信号端S2耦接，第十三晶体管M13的第一极与数据信号端Data耦接，第十三晶体管M13的第二极与第一节点N1耦接。第十三晶体管M13被配置为，在第二扫描时序信号s2的控制下导通，将数据信号data传输至第一节点N1。
第十四晶体管M14的控制极与发光时序信号端EMn耦接，第十四晶体管M14的第一极与第三节点N3耦接，第十四晶体管M14的第二极与发光器件108耦接。第十四晶体管M14被配置为，在发光时序信号emn的控制下导通，将来自第十二晶体管M12的驱动信号传输至发光器件108，以驱动发光器件108发光。
示例性地，发光器件108包括发光二极管L，发光二极管L的阳极与第十四晶体管M14的第二极耦接，发光二极管L的阴极与第二电压信号端VSS耦接。发光二极管L例如可以为有机发光二极管L或微型发光二极管L。
如图6B和图7B所示，在复位子电路102包括第七晶体管M7的情况下，第七晶体管M7的控制极与第一扫描时序信号端S1耦接，第七晶体管M7的第一极与初始化信号端Vinit耦接，第七晶体管M7的第二极与第四节点N4耦接。第七晶体管M7被配置为，在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第四节点N4，以通过第一晶体管M1将初始化信号vinit传输至第二节点N2，对第二节点N2复位。
如图6B和图7B所示，在补偿子电路103包括第八晶体管M8的情况下，第八晶体管M8的控制极与第二扫描时序信号端S2耦接，第八晶体管M8的第一极与第三节点N3耦接，第八晶体管M8的第二极与第四节点N4耦接。第八晶体管M8被配置为，在第二扫描时序信号s2的控制下导通，在与处于打开状态的第一晶体管M1的共同作用下，使第二节点N2与第三节点N3连通，从而将第十二晶体管M12的栅极和源极连通，使第十二晶体管M12产生自饱和状态。
如图6C和图7C所示，在复位子电路102包括第三晶体管M3和第四晶体管M4的情况下，第三晶体管M3的控制极与第一扫描时序信号端S1耦接，第三晶体管M3的第一极与初始化信号端Vinit耦接，第三晶体管M3的第二极与第四晶体管M4的第一极耦接，第四晶体管M4的控制极与第一扫描时序信号端S1耦接，第四晶体管M4的第二极与第四节点N4耦接。第三晶体管M3被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第四晶体管M4的第一极，第四晶体管M4被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第四节点N4，以通过第一晶体管M1将初始化信号vinit传输至第二节点N2，对第二节点N2复位。
如图6C和图7C所示，在补偿子电路103包括第五晶体管M5和第六晶体管M6的情况下，第五晶体管M5的控制极与第二扫描时序信号端S2耦接，第五晶体管M5的第一极与第三节点N3耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接，第六晶体管M6的控制极与第二扫描时序信号端S2耦接，第六晶体管M6的第二极与第四节点N4耦接。第五晶体管M5被配置为在第二扫描时序信号s2的控制下导通，第六晶体管M6被配置为在第二扫描时序信号s2的控制下导通，在与处于打开状态的第一晶体管M1的共同作用下，使第二节点N2与第三节点N3连通，从而将第十二晶体管M12的控制极和第二极连通，使第十二晶体管M12产生自饱和状态。
如图6B和图6C所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9的控制极与第一扫描时序信号端S1耦接，第九晶体管M9的第一极与参考电压信号端Vref1耦接，第九晶体管M9的第二极与第一节点N1耦接。第十晶体管M10的控制极与发光时序信号端EMn耦接，第十晶体管M10的第一极与参考电压信号端Vref1耦接，第十晶体管M10的第二极与第一节点N1耦接。
第九晶体管M9被配置为，在第一扫描时序信号s1的控制下导通，将参考电压信号vref传输至第一节点N1。第十晶体管M10被配置为，在发光时序信号emn的控制下导通，将参考电压信号vref传输至第一节点N1。
如图7B和图7C所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11的控制极与第一扫描时序信号端S1耦接，第十一晶体管M11的第一极与参考电压信号端Vref1耦接，第十一晶体管M11的第二极与第一节点N1耦接。第十一晶体管M11被配置为，响应于在第二扫描信号端处接收的第二扫描信号，将参考电压信号vref传输至第一节点N1。第十一晶体管M11与第一晶体管M1的导通/截止类型相同，例如均为N型晶体管。
第一电容器C1的第一端与第一节点N1耦接，第一电容器C1的第二端与第二节点N2耦接。
本公开的一些实施例还提供了一种像素驱动方法，应用于如上所述的如图4A～图4C所示的像素驱动电路100。
在下面的描述中，像素驱动电路100中的除第一晶体管M1和第十一晶体管M11之外的其他晶体管均为P型晶体管，第一晶体管M1和第十一晶体管M11为N型晶体管，且以第一电压信号端VDD所传输的第一电压信号vdd为高电平信号，第二电压信号端VSS所传输的第二电压信号vss为低电平信号，初始化信号端Vinit所传输的初始化信号vinit为低电平信号为例进行说明。
如图4A和图5A所示，请参见图3，该像素驱动方法包括：一个帧周期包括复位阶段P1、输入与补偿阶段P2、发光阶段P3。
在复位阶段P1：
基准电压子电路105响应于在第一扫描时序信号端S1处接收的第一扫描时序信号s1或者在第二扫描时序信号端S2处接收的第二扫描时序信号s2，将在参考电压信号端Vref1处接收的参考电压信号vref传输至第一节点N1。
复位子电路102响应于在第一扫描时序信号端S1处接收的第一扫描时序信号s1，将在初始化信号端Vinit处接收的初始化信号vinit传输至第四节点N4。
漏电抑制子电路109响应于发光时序信号emn，将来自复位子电路102的初始化信号vinit传输至第二节点N2，以对第二节点N2复位。
储能子电路101在第一节点N1和第二节点N2的电压的作用下进行复位
如图6A和图7A所示在像素驱动电路100还包括副漏电抑制子电路110的情况下，复位阶段还包括：副漏电抑制子电路110在第一节点N1和第四节点N4的电压的作用下进行复位。
示例性地，如图4B、图4C、图5B和图5C所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，在该像素驱动方法中，后文中所提到的“在像素驱动电路100中的各子电路包括晶体管或电容器的情况下”均指：在漏电抑制子电路109包括第一晶体管M1；储能子电路101包括第四电容器C4；驱动子电路104包括第十二晶体管M12；数据写入子电路106包括第十三晶体管M13；发光控制子电路107包括第十四晶体管M14；复位子电路102包括串联的第三晶体管M3和第四晶体管M4，或者复位子电路102包括第七晶体管M7；补偿子电路103包括串联的第五晶体管M5和第六晶体管M6，或者补偿子电路103包括第八晶体管M8；基准电压子电路105包括第九晶体管M9和第十晶体管M10，或者基准电压子电路105包括第十一晶体管M11的情况下。复位阶段P1包括：
示例性地，对于时序信号来说，“0”表示低电平，“1”表示高电平。
在复位阶段P1，第一扫描时序信号s1为0，第二扫描时序信号s2为1，发光时序信号emn为1。
如图4B所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9在第一扫描时序信号s1的控制下导通，将参考电压信号vref传输至第一节点N1。
如图5B所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11在第二扫描时序信号s2的控制下导通，将参考电压信号vref传输至第一节点N1。
如图4B所示，在复位子电路102包括第七晶体管M7的情况下，第七晶体管M7在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第四节点N4。
如图4C所示，在复位子电路102包括串联的第三晶体管M3和第四晶体管M4的情况下，第三晶体管M3在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第四晶体管M4的第一极，第四晶体管M4在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第四节点N4。
第一晶体管M1在发光时序信号emn的控制下导通，将来自第四节点N4的初始化信号vinit传输至第二节点N2，以对第二节点N2复位。
第四电容器C4的第一端和第二端的电位分别为第一节点N1和第二节点N2的电位，从而实现了对第四电容器C4的第二端的复位。
如图6B、图6C、图7B和图7C所示，在副漏电抑制子电路110包括第一电容器C1的情况下，第一电容器C1的第一端和第二端的电位分别为第一节点N1和第四节点N4的电位，以实现对第一电容器C1的第二端的复位。
第十三晶体管M13和第十四晶体管M14截止。在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第十晶体管M10截止。补偿子电路103所包括的第八晶体管M8截止或者补偿子电路103所包括的第五晶体管M5和第六晶体管M6截止。
在输入与补偿阶段P2：
数据写入子电路106响应于在第二扫描时序信号端S2处接收的第二扫描时序信号s2，将在数据信号端Data处接收的数据信号data传输至第一节点N1。
补偿子电路103在第二扫描时序信号s2的控制下打开，漏电抑制子电路109在发光时序信号emn的控制下打开，补偿子电路103与漏电抑制子电路109共同作用，使驱动子电路104处于自饱和状态。
驱动子电路104在补偿子电路103和漏电抑制子电路109的共同作用下产生自饱和状态，根据在第一电压信号端VDD处接收的第一电压信号vdd，生成补偿信号，并将补偿信号传输至第二节点N2；
储能子电路101在第一节点N1和第二节点N2的电压的作用下进行充电。
如图6A和图7A所示在像素驱动电路100还包括副漏电抑制子电路110的情况下，输入与补偿阶段还包括：副漏电抑制子电路110在第一节点N1和第四节点N4的电压的作用下进行充电。
示例性地，如图4B、图4C、图5B和图5C所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，输入与补偿阶段P2包括：
在输入与补偿阶段P2，第一扫描时序信号s1为1，第二扫描时序信号s2为0，发光时序信号emn为1。
第十三晶体管M13在第二扫描时序信号s2的控制下导通，将数据信号data传输至第一节点N1。此时，第一节点N1的电位为数据信号data的电压Vdata，从而将数据信号data的电压Vdata存入第四电容器C4。
如图4B和图5B所示在补偿子电路103包括第八晶体管M8的情况下，第八晶体管M8在第二扫描时序信号s2的控制下导通。
如图4C和图5C所示，在补偿子电路103包括串联的第五晶体管M5和第六晶体管M6的情况下，第五晶体管M5和第六晶体管M6在第二扫描时序信号s2的控制下导通。
第一晶体管M1在发光时序信号emn的控制下导通。
在第八晶体管M8与第一晶体管M1的共同作用下，第二节点N2和第二节点N2连通，使第十二晶体管M12的控制极和第二极连通，第十二晶体管M12处于自饱和状态。
第十二晶体管M12在处于自饱和状态下，第十二晶体管M12的控制极的电位为其第一极的电位与其阈值电压Vth之和。第十二晶体管M12的第一极与第一电压信号端VDD耦接，第十二晶体管M12的第一极电压为第一电压信号vdd的电压Vdd，则第十二晶体管M12的控制极的电位为Vdd+Vth。第二节点N2与第十二晶体管M12的控制极耦接，第二节点N2的电位为Vdd+Vth，从而将第一电压信号vdd与第十二晶体管M12的阈值电压Vth之和Vdd+Vth存入第四电容器C4，实现了驱动晶体管的阈值电压Vth的写入。
如图6B、图6C、图7B和图7C所示，在副漏电抑制子电路110包括第一电容器C1的情况下，第一电容器C1的第一端和第二端的电位分别为第一节点N1和第四节点N4的电位，此时，第一节点N1的电位为数据信号data的电压Vdata，从而将数据信号data的电压Vdata存入第一电容器C1。由于第一晶体管M1处于导通状态，因此第四节点N4的电位与第二节点N2的电位相等或大致相等，为Vdd+Vth，从而第一电容器C1的第二端的电位为Vdd+Vth。从而实现了对第一电容器C1的充电。
在复位子电路102包括第七晶体管M7的情况下，第七晶体管M7截止。在复位子电路102包括第三晶体管M3和第四晶体管M4的情况下，第三晶体管M3和第四晶体管M4截止。在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9和第九晶体管M9和第十晶体管M10截止。在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11截止。第十四晶体管M14截止。
在发光阶段P3：
如图4A所示，在基准电压子电路105与第一节点N1、第一扫描时序信号端S1、发光时序信号端EMn和参考电压信号端Vref1耦接的情况下，基准电压子电路105响应于在发光时序信号端EMn处接收的发光时序信号emn，将参考电压信号vref传输至第一节点N1。
如图5A所示，在基准电压子电路105与第一节点N1、第二扫描时序信号端S2和参考电压信号端Vref1耦接的情况下，基准电压子电路105响应于第二扫描时序信号s2，将参考电压信号vref传输至第一节点N1。
储能子电路101根据第一节点N1的电位，对第二节点N2的电位进行耦合，并保持第二节点N2的经耦合的电位。
驱动子电路104在储能子电路101的耦合作用下，根据第一电压信号vdd生成驱动信号，并将驱动信号传输至发光控制子电路107。
发光控制子电路107响应于发光时序信号emn，将来自驱动子电路104的驱动信号传输至发光器件108，以驱动发光器件108发光。
漏电抑制子电路109抑制第二节点N2向第四节点N4漏电，以抑制储能子电路101漏电。
如图6A和图7A所示，在像素驱动电路100还包括副漏电抑制子电路110的情况下，发光阶段还包括副漏电抑制子电路110根据第一节点N1的电位，对第四节点N4的电位进行耦合，并保持第四节点N4的经耦合的电位。
示例性地，如图4B、图4C、图5B和图5C所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，发光阶段P3包括：
在发光阶段P3，第一扫描时序信号s1为1，第二扫描时序信号s2为1，发光时序信号emn为0。
如图4B和图4C所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第十晶体管M10在发光时序信号emn的控制下导通，将参考电压信号vref传输至第一节点N1。第一节点N1的电位变为参考电压信号vref的电压Vref1。
如图5B和图5C所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11在第二时序信号的控制下导通，将参考电压信号vref传输至第一节点N1。第一节点N1的电位变为参考电压信号vref的电压Vref1。
第四电容器C4根据第一节点N1的电位，对第二节点N2的电位进行耦合。根据电容的电荷保持定律，由于第一节点N1的电位由数据信号data的电压Vdata变为参考电压信号vref的电压Vref1，即第四电容器C4的第一端的电位由Vdata变为Vref1，从而第四电容器C4的第二端的电位也会发生相同量的变化，由Vdd+Vth跳变为Vdd+Vth+Vref1-Vdata，第二节点N2的电位为Vdd+Vth+Vref1-Vdata。
第十二晶体管M12在第二节点N2的电压的控制下导通，第十二晶体管M12根据第一电压信号vdd生成驱动信号，并将驱动信号输出。
第十四晶体管M14在发光时序信号emn的控制下导通，将所接收的驱动信号传输至发光二极管L，从而发光二极管L发光。
示例性的，该驱动信号为驱动电流，根据驱动电流的计算公式，
Figure BDA0002555978250000351
其中，其中Ids为第十二晶体管M12的饱和电流，也就是输入发光二极管L的工作电流；W/L为第十二晶体管M12的沟道的宽长比；μ为载流子迁移率；Cox为第十二晶体管M12的单位面积的栅极氧化层电容；Vgs为第十二晶体管M12的栅源电压差；Vth为第十二晶体管M12的阈值电压。
可见第十二晶体管M12所产生的驱动电流的大小仅与参考电压信号vref和数据信号data有关，与第十二晶体管M12的阈值电压无关，因此第十二晶体管M12所产生的驱动电流的大小不受其阈值电压的影响，避免了因制备工艺引起的各像素驱动电路100中第十二晶体管M12的阈值电压的不同，而造成驱动电流的大小不同，进而影响显示效果的问题，从而提高了各发光器件108的发光亮度的均一性。
在发光阶段P3，第十二晶体管M12生成并输出驱动信号的过程中，第一晶体管M1处于关断状态，由于第一晶体管M1为氧化物薄膜晶体管或非晶硅薄膜晶体管，因此在关态下的漏电流较小，从而抑制了第二节点N2漏电，抑制第四电容器C4的第二端漏电，提高了第四电容器C4的电压保持率，使得第十二晶体管M12所形成的驱动信号更加稳定，提高了发光二极管L的发光亮度的稳定性。
如图6B、图6C、图7B和图7C所示所示，在副漏电抑制子电路110包括第一电容器C1的情况下，第一电容器C1根据第一节点N1的电位，对第四节点N4的电位进行耦合。根据电容的电荷保持定律，由于第一节点N1的电位由Vdata变为Vref1，即第一电容器C1的第一端的电位由Vdata变为Vref1，从而第一电容器C1的第二端的电位也会发生相同幅度的变化，由Vdd+Vth跳变为Vdd+Vth+Vref1-Vdata，第四节点N4的电位为Vdd+Vth+Vref1-Vdata。
从而，第二节点N2和第四节点N4的电位相等或大致相等，根据晶体管在关态下的关态电流公式(1-1)可知，在晶体管处于关断状态时，控制其源漏电压差Vds较小或接近于零，能够有效减小晶体管的漏电流。第一晶体管M1的第一极和第二极耦接于第二节点N2和第四节点N4之间，从而第一晶体管M1的源漏电压差Vds较小或接近于零，能够有效减小第一晶体管M1的漏电流，从而能够进一步提高第四电容器C4的电压保持率，使得第十二晶体管M12所形成的驱动信号更加稳定，进一步提高了发光二极管L的发光亮度的稳定性。
前边介绍了像素驱动电路100中，复位子电路102包括串联的第三晶体管M3和第四晶体管M4，补偿子电路103包括串联的第五晶体管M5和第六晶体管M6的情况。如图8B和图9B所示，在复位子电路102中，第三晶体管M3的控制极与第一扫描时序信号端S1耦接，第三晶体管M3的第一极与初始化信号端Vinit耦接，第三晶体管M3的第二极与第四晶体管M4的第一极耦接，第四晶体管M4的控制极与第一扫描时序信号端S1耦接，第四晶体管M4的第二极与第二节点N2直接耦接。在补偿子电路103中，第五晶体管M5的控制极与第二扫描时序信号端S2耦接，第五晶体管M5的第一极与第三节点N3耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接，第六晶体管M6的控制极与第二扫描时序信号端S2耦接，第六晶体管M6的第二极与第二节点N2直接耦接。
在这种结构中，像素驱动电路100包括两个漏电通道，分别为从第二节点N2经第四晶体管M4和第三晶体管M3至初始化信号端Vinit的第一漏电通道，以及从第二节点N2经第六晶体管M6和第五晶体管M5至第三节点N3的第二漏电通道，在发光阶段，第二节点N2通过这两个漏电通道漏电。
以下称第三晶体管M3的第二极与第四晶体管M4的第一极相耦接的节点为第七节点N7，称第五晶体管M5的第二极与第六晶体管M6的第一极相耦接的节点为第八节点N8。可以理解的是，第四晶体管M4耦接于第二节点N2和第七节点N7之间，第四晶体管M4的源漏电压差为第二节点N2和第七节点N7之间的电位差。第六晶体管M6耦接于第二节点N2和第八节点N8之间，第六晶体管M6的源漏电压差为第二节点N2和第八节点N8之间的电位差。
根据晶体管在关态下的关态电流公式(1-1)可知，在晶体管处于关断状态时，控制其源漏电压差VDS较小或接近于零，能够有效减小晶体管的漏电流。因此，在发光阶段，若控制第七节点N7的电位与第二节点N2的电位接近，以及控制第八节点N8的电位与第二节点N2的电位接近，则能够有效减小第四晶体管M4和第六晶体管M6的源漏电压差，有效减小第四晶体管M4和第六晶体管M6的漏电流，从而进一步抑制第二节点N2通过上述两个漏电通道漏电。
基于上述复位子电路102包括串联的第三晶体管M3和第四晶体管M4，补偿子电路103包括串联的第五晶体管M5和第六晶体管M6的情况，以下介绍漏电抑制子电路109的另一种示例性的结构。
如图8A和9A所示，在一些实施例中，漏电抑制子电路109与第一节点N1耦接，以使漏电抑制子电路109通过第一节点N1与储能子电路101耦接。
复位子电路102和补偿子电路103均与第二节点N2直接耦接。
漏电抑制子电路109、补偿子电路103和复位子电路102还均与第五节点N5耦接。
其中，第五节点N5还与第七节点N7、第八节点N8耦接。即上述复位子电路102中，第四晶体管M4的第一极还与第五节点N5耦接，补偿子电路103中，第六晶体管M6的第一极还与第五节点N5耦接。
漏电抑制子电路109被配置为，在第一节点N1和第五节点N5的电压的作用下进行充电，并根据第一节点N1的电位，对第五节点N5的电位进行耦合，以使第五节点N5的电位与第二节点N2的电位保持相等或大致相等，并保持所述第五节点N5的经耦合的电位，抑制第二节点N2漏电。
由于第五节点N5还与第七节点N7、第八节点N8耦接，在不考虑连接线的电阻的情况下，第五节点N5的电位与第七节点N7的电位、第八节点N8的电位一致，因此，漏电抑制子电路109能够使第五节点N5的电位与第二节点N2的电位保持相等或大致相等，也就是使第七节点N7的电位与第二节点N2的电位保持相等或大致相等，使第八节点N8的电位与第二节点N2的电位保持相等或大致相等。从而在这种情况下，上述提到的第四晶体管M4的源漏电压差较小或接近于零，第六晶体管M6的源漏电压差较小或接近于零，能够有效减小第四晶体管M4和第六晶体管M6的漏电流，进而抑制第二节点N2通过上述第一漏电通道和第二漏电通道漏电，使得第二节点N2的电位能够长时间保持恒定，提高了第四电容器C4的电压保持率。
在一些实施例中，如图8B和图9B所示，漏电抑制子电路109包括第二电容器C2；第二电容器C2的第一端与第一节点N1耦接，第二电容器C2的第二端与第五节点N5耦接。第二电容器C2被配置为在第一节点N1和第五节点N5的作用下充电，并在第一节点N1的电位发生变化时，根据第一节点N1的电位，对第五节点N5的电位进行耦合，使第五节点N5的电位发生同样的变化，以使第五节点N5的经耦合的电位与第二节点N2的经耦合的电位保持相等或大致相等，并保持第五节点N5的经耦合的电位。
第二电容器C2抑制第二节点N2漏电的过程的具体分析如下。
第二电容器C2和第四电容器C4均与第一节点N1耦接，从而第二电容器C2的第一端和第四电容器C4的第一端具有相同的电位。
复位子电路102中的第四晶体管M4耦接于第二节点N2和第七节点N7之间，补偿子电路103中的第六晶体管M6耦接于第二节点N2和第八节点N8之间，在复位阶段，第四晶体管M4在第一扫描时序信号s1的控制下处于导通状态，从而第二节点N2的电位与第七节点N7的电位相等或大致相等，第五节点N5与第七节点N7、第八节点N8耦接，因此第五节点N5的电位和第八节点N8的电位也和第二节点N2的电位相等或大致相等。
在输入与补偿阶段，第六晶体管M6在第二扫描时序信号端S2的控制下处于导通状态，从而使得第二节点N2和第八节点N8的电位相等或大致相等，第五节点N5与第七节点N7、第八节点N8连接，因此第五节点N5的电位和第七节点N7的电位也和第二节点N2的电位相等或大致相等。即在发光阶段之前，第二节点N2的电位和第五节点N5的电位、第七节点N7的电位、第八节点N8的电位始终相等或大致相等。
在发光阶段，在写入第一节点N1的信号由数据信号data变为参考电压信号vref时，第一节点N1的电位发生变化，第四电容器C4根据第一节点N1的电位，对第二节点N2的电位进行耦合，从而第二节点N2的电位发生跳变；第五电容器同样根据第一节点N1的电位，对第五节点N5的电位进行耦合，从而第五节点N5的电位发生跳变，且第五节点N5的电位跳变幅度与第二节点N2的电位跳变幅度相等，从而第二节点N2的经耦合的电位与第五节点N5的经耦合的电位相等或大致相等。
由于第五节点N5还与第七节点N7、第八节点N8耦接，此时第七节点N7的电位和第八节点N8的电位均与第五节点N5的经耦合的电位相等或大致相等，从而第七节点N7的电位和第八节点N8的电位均与第二节点N2的经耦合的电位相等或大致相等。
这样，第四晶体管M4和第六晶体管M6的源漏电压差均较小甚至接近于零，从而第四晶体管M4和第六晶体管M6的漏电流得以显著减小，抑制了第二节点N2通过第四晶体管M4向第七节点N7漏电，以及抑制了第二节点N2通过第六晶体管M6向第八节点N8漏电，从而降低第二节点N2通过第一漏电通道和第二漏电通道的漏电量，提高了第四电容器C4的电压保持率。
在一些实施例中，如图9A和图9B所示，基于上述漏电抑制子电路109的结构，本公开所提供的像素驱动电路100中，在基准电压子电路105与第二扫描时序信号端S2耦接的情况下，基准电压子电路105包括第十一晶体管M11。关于基准电压子电路105包括第十一晶体管M11的方案可参见前边的描述，此处不再赘述。
在此基础上，下面对本公开的一些实施例所提供的像素驱动电路100的另一种具体电路结构进行整体性的、示例性的介绍。
如图8B和图9B所示，像素驱动电路100包括储能子电路101、复位子电路102、补偿子电路103、驱动子电路104、基准电压子电路105、数据写入子电路106、发光控制子电路107和漏电抑制子电路109。
漏电抑制子电路109与第一节点N1耦接，复位子电路102和补偿子电路103均与第二节点N2直接耦接。漏电抑制子电路109、补偿子电路103和复位子电路102均与第五节点N5耦接。漏电抑制子电路109包括第二电容器C2。
储能子电路101包括第四电容器C4；驱动子电路104包括第十二晶体管M12；数据写入子电路106包括第十三晶体管M13；发光控制子电路107包括第十四晶体管M14。
复位子电路102包括串联的第三晶体管M3和第四晶体管M4。补偿子电路103包括串联的第五晶体管M5和第六晶体管M6。
基准电压子电路105包括第九晶体管M9和第十晶体管M10，或者，基准电压子电路105包括第十一晶体管M11。
第二电容器C2的第一端与第一节点N1耦接，第二电容器C2的第二端与第五节点N5耦接。第二电容器C2被配置为在第一节点N1和第五节点N5的作用下充电，并在第一节点N1的电位发生变化时，根据第一节点N1的电位，对第五节点N5的电位进行耦合使第五节点N5的电位发生同样的变化，以使第五节点N5的经耦合的电位与第二节点N2的经耦合的电位保持相等或大致相等，并保持第五节点N5的经耦合的电位。
第四电容器C4的第一端(基准电压端)与第一节点N1耦接，第四电容器C4的第二端(信号保持端)与第二节点N2耦接。第四电容器C4被配置为，在第一节点N1和第二节点N2的电压的作用下进行充电，并在第一节点N1的电位发生变化时，根据第一节点N1的电位，对第二节点N2的电位进行耦合，使第二节点N2的电位发生相同幅度的变化，并保持第二节点N2的经耦合的电位。
第十二晶体管M12的控制极与第二节点N2耦接，第十二晶体管M12的第一极与第一电压信号端VDD耦接，第十二晶体管M12的第二极与第三节点N3耦接。第十二晶体管M12被配置为，在第二节点N2的电压的控制下导通，并在补偿子电路103的作用下产生自饱和状态，根据第一电压信号vdd和其自身的阈值电压生成补偿信号，并将补偿信号传输至第二节点N2。第十二晶体管M12还被配置为在第二节点N2的电压的控制下导通，根据第一电压信号vdd生成并输出驱动信号。
第十三晶体管M13的控制极与第二扫描时序信号端S2耦接，第十三晶体管M13的第一极与数据信号端Data耦接，第十三晶体管M13的第二极与第一节点N1耦接。第十三晶体管M13被配置为，在第二扫描时序信号s2的控制下导通，将数据信号data传输至第一节点N1。
第十四晶体管M14的控制极与发光时序信号端EMn耦接，第十四晶体管M14的第一极与第三节点N3耦接，第十四晶体管M14的第二极与发光器件108耦接。第十四晶体管M14被配置为，在发光时序信号emn的控制下导通，将来自第十二晶体管M12的驱动信号传输至发光器件108，以驱动发光器件108发光。
示例性地，发光器件108包括发光二极管L，发光二极管L的阳极与第十四晶体管M14的第二极耦接，发光二极管L的阴极与第二电压信号端VSS耦接。发光二极管L例如可以为有机发光二极管L或微型发光二极管L。
第三晶体管M3的控制极与第一扫描时序信号端S1耦接，第三晶体管M3的第一极与初始化信号端Vinit耦接，第三晶体管M3的第二极与第四晶体管M4的第一极耦接，第四晶体管M4的控制极与第一扫描时序信号端S1耦接，第四晶体管M4的第二极与第四节点N4耦接。第四晶体管M4的第一极还与第五节点N5耦接。
第三晶体管M3被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第四晶体管M4的第一极，第四晶体管M4被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第四节点N4，以通过第一晶体管M1将初始化信号vinit传输至第二节点N2，对第二节点N2复位。
第五晶体管M5的控制极与第二扫描时序信号端S2耦接，第五晶体管M5的第一极与第三节点N3耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接，第六晶体管M6的控制极与第二扫描时序信号端S2耦接，第六晶体管M6的第二极与第四节点N4耦接。第六晶体管M6的第一极还与第五节点N5耦接。
第五晶体管M5被配置为在第二扫描时序信号s2的控制下导通，第六晶体管M6被配置为在第二扫描时序信号s2的控制下导通，第五晶体管M5和第六晶体管M6在与处于打开状态的第一晶体管M1的共同作用下，使第二节点N2与第三节点N3连通，从而将第十二晶体管M12的控制极和第二极连通，使第十二晶体管M12产生自饱和状态。
如图8B所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9的控制极与第一扫描时序信号端S1耦接，第九晶体管M9的第一极与参考电压信号端Vref1耦接，第九晶体管M9的第二极与第一节点N1耦接。第十晶体管M10的控制极与发光时序信号端EMn耦接，第十晶体管M10的第一极与参考电压信号端Vref1耦接，第十晶体管M10的第二极与第一节点N1耦接。
第九晶体管M9被配置为，在第一扫描时序信号s1的控制下导通，将参考电压信号vref传输至第一节点N1。第十晶体管M10被配置为，在发光时序信号emn的控制下导通，将参考电压信号vref传输至第一节点N1。
如图9B所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11的控制极与第一扫描时序信号端S1耦接，第十一晶体管M11的第一极与参考电压信号端Vref1耦接，第十一晶体管M11的第二极与第一节点N1耦接。第十一晶体管M11被配置为，响应于在第二扫描信号端处接收的第二扫描信号，将参考电压信号vref传输至第一节点N1。
第十一晶体管M11的导通/截止类型与该像素驱动电路100中除第十一晶体管M11之外的其他晶体管的导通/截止类型相反。示例性地，在如图9B所示的像素驱动电路100中，第十一晶体管M11均为N型氧化物薄膜晶体管，其他晶体管均为P型低温多晶硅薄膜晶体管。
本公开的一些实施例还提供了一种像素驱动方法，应用于如上所述的如图8A～图9B所示的像素驱动电路100。
在下面的描述中，像素驱动电路100中的除第十一晶体管M11之外的其他晶体管均为P型晶体管，第十一晶体管M11为N型晶体管，且以第一电压信号端VDD所传输的第一电压信号vdd为高电平信号，第二电压信号端VSS所传输的第二电压信号vss为低电平信号，初始化信号端Vinit所传输的初始化信号vinit为低电平信号为例进行说明。
如图8A和图9A所示，同时请参见图3，该像素驱动方法包括：一个帧周期包括复位阶段P1、输入与补偿阶段P2、发光阶段P3。
在复位阶段P1：
基准电压子电路105响应于在第一扫描时序信号端S1处接收的第一扫描时序信号s1或者在第二扫描时序信号端S2处接收的第二扫描时序信号s2，将在参考电压信号端Vref1处接收的参考电压信号vref传输至第一节点N1。
复位子电路102响应于在第一扫描时序信号端S1处接收的第一扫描时序信号s1，将在初始化信号端Vinit处接收的初始化信号vinit传输至第二节点N2。同时由于复位子电路102中的第四晶体管M4处于导通状态，因此第七节点N7的电位与第二节点N2的电位相等，第七节点N7与第五节点N5耦接，第五节点N5的电位与第七节点N7的电位相等，相当于复位子电路102将初始化信号vinit传输至第五节点N5。
储能子电路101在第一节点N1和第二节点N2的电压的作用下进行复位
漏电抑制子电路109在第一节点N1和第五节点N5的电压的作用下进行复位。
示例性地，如图8B和图9B所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，在该像素驱动方法中，后文中所提到的“在像素驱动电路100中的各子电路包括晶体管或电容器的情况下”均指：在漏电抑制子电路109包括第二电容器C2；储能子电路101包括第四电容器C4；驱动子电路104包括第十二晶体管M12；数据写入子电路106包括第十三晶体管M13；发光控制子电路107包括第十四晶体管M14；复位子电路102包括串联的第三晶体管M3和第四晶体管M4；补偿子电路103包括串联的第五晶体管M5和第六晶体管M6；基准电压子电路105包括第九晶体管M9和第十晶体管M10，或者基准电压子电路105包括第十一晶体管M11的情况下。复位阶段P1包括：
示例性地，对于时序信号来说，“0”表示低电平，“1”表示高电平。
在复位阶段P1，第一扫描时序信号s1为0，第二扫描时序信号s2为1，发光时序信号emn为1。
如图8B所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9在第一扫描时序信号s1的控制下导通，将参考电压信号vref传输至第一节点N1。
如图9B所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11在第二扫描时序信号s2的控制下导通，将参考电压信号vref传输至第一节点N1。
第三晶体管M3在第一扫描时序信号s1的控制下导通将初始化信号vinit传输至第四晶体管M4的第一极，第四晶体管M4在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第二节点N2。由于第四晶体管M4处于导通状态，因此第七节点N7的电位与第二节点N2的电位相等或大致相等，第五节点N5的电位、第七节点N7的电位和第二节点N2的电位均为初始化信号vinit的电压。
第四电容器C4的第一端和第二端的电位分别为第一节点N1和第二节点N2的电位，从而实现了对第四电容器C4的第二端的复位。
第二电容器C2的第一端和第二端的电位分别为第一节点N1和第五节点N5的电位，从而实现了对第四电容器C4的第二端的复位。
第十三晶体管M13和第十四晶体管M14截止。在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第十晶体管M10截止。补偿子电路103所包括的第五晶体管M5和第六晶体管M6截止。
在输入与补偿阶段P2：
数据写入子电路106响应于在第二扫描时序信号端S2处接收的第二扫描时序信号s2，将在数据信号端Data处接收的数据信号data传输至第一节点N1。
补偿子电路103在第二扫描时序信号s2的控制下打开，使驱动子电路104处于自饱和状态。
驱动子电路104在补偿子电路103的作用下产生自饱和状态，根据在第一电压信号端VDD处接收的第一电压信号vdd，生成补偿信号，并将补偿信号传输至第二节点N2。
同时，由于补偿子电路103中的第六晶体管M6处于导通状态，因此第八节点N8的电位与第二节点N2的电位相等或大致相等，第八节点N8与第五节点N5耦接，第五节点N5的电位与第二节点N2的电位相等或大致相等，相当于驱动子电路104将补偿信号传输至第五节点N5。
储能子电路101在第一节点N1和第二节点N2的电压的作用下进行充电。
漏电抑制子电路109在第一节点N1和第五节点N5的电压的作用下进行充电。
示例性地，如图8B图9B所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，输入与补偿阶段P2包括：
在输入与补偿阶段P2，第一扫描时序信号s1为1，第二扫描时序信号s2为0，发光时序信号emn为1。
第十三晶体管M13在第二扫描时序信号s2的控制下导通，将数据信号data传输至第一节点N1。此时，第一节点N1的电位为数据信号data的电压Vdada，从而将数据信号data的电压Vdata存入第四电容器C4和第二电容器C2。
第五晶体管M5和第六晶体管M6在第二扫描时序信号s2的控制下导通，使第二节点N2和第三节点N3连通，使第十二晶体管M12的控制极和第二极连通，第十二晶体管M12处于自饱和状态。
第十二晶体管M12在处于自饱和状态下，第十二晶体管M12的控制极的电位为其第一极的电位与其阈值电压Vth之和。第十二晶体管M12的第一极与第一电压信号端VDD耦接，第十二晶体管M12的第一极的电位为第一电压信号vdd的电压Vdd，则第十二晶体管M12的控制极的电位为Vdd+Vth。第二节点N2与第十二晶体管M12的控制极耦接，第二节点N2的电位为Vdd+Vth，从而将第一电压信号vdd与第十二晶体管M12的阈值电压Vth之和Vdd+Vth存入第四电容器C4，实现了驱动晶体管的阈值电压Vth的写入。
同时，由于第六晶体管M6处于导通状态，因此第八节点N8的电位与第二节点N2的电位相等或大致相等，第八节点N8与第五节点N5耦接，第五节点N5的电位与第二节点N2的电位相等或大致相等，第五节点N5的电位为Vdd+Vth，第二电容器C2在第一节点N1和第五节点N5的作用下充电，第二电容器C2的第二端的电位为Vdd+Vth。
第三晶体管M3和第四晶体管M4截止。在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9和第九晶体管M9和第十晶体管M10截止。在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11截止。第十四晶体管M14截止。
在发光阶段P3：
如图8A所示，在基准电压子电路105与第一节点N1、第一扫描时序信号端S1、发光时序信号端EMn和参考电压信号端Vref1耦接的情况下，基准电压子电路105响应于在发光时序信号端EMn处接收的发光时序信号emn，将参考电压信号vref传输至第一节点N1。
如图9A所示，在基准电压子电路105与第一节点N1、第二扫描时序信号端S2和参考电压信号端Vref1耦接的情况下，基准电压子电路105响应于第二扫描时序信号s2，将参考电压信号vref传输至第一节点N1。
储能子电路101根据第一节点N1的电位，对第二节点N2的电位进行耦合，并保持第二节点N2的经耦合的电位。
驱动子电路104在储能子电路101的耦合作用下，根据第一电压信号vdd生成驱动信号，并将驱动信号传输至发光控制子电路107。
发光控制子电路107响应于发光时序信号emn，将来自驱动子电路104的驱动信号传输至发光器件108，以驱动发光器件108发光。
漏电抑制子电路109根据第一节点N1的电位，对第五节点N5的电位进行耦合，以使第五节点N5的电位变化与第二节点N2的电位变化保持一致，并保持第五节点N5的经耦合的电位，抑制第二节点N2漏电。
示例性地，如图8B图9B所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，发光阶段P3包括：
在发光阶段P3，第一扫描时序信号s1为1，第二扫描时序信号s2为1，发光时序信号emn为0。
如图8B所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第十晶体管M10在发光时序信号emn的控制下导通，将参考电压信号vref传输至第一节点N1。第一节点N1的电位变为参考电压信号vref的电压Vref1。
如图9B所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11在第二扫描时序信号s2的控制下导通，将参考电压信号vref传输至第一节点N1。第一节点N1的电位变为参考电压信号vref的电压Vref1。
第四电容器C4根据第一节点N1的电位，对第二节点N2的电位进行耦合。根据电容的电荷保持定律，由于第一节点N1的电位由数据信号data的电压Vdata变为参考电压信号vref的电压Vref1，即第四电容器C4的第一端的电位由Vdata变为Vref1，从而第四电容器C4的第二端的电位也会发生相同量的变化，由Vdd+Vth跳变为Vdd+Vth+Vref1-Vdata，第二节点N2的电位为Vdd+Vth+Vref1-Vdata。
第十二晶体管M12在第二节点N2的电压的控制下导通，第十二晶体管M12根据第一电压信号vdd生成驱动信号，并将驱动信号输出。
第十四晶体管M14在发光时序信号emn的控制下导通，将所接收的驱动信号传输至发光二极管L，从而发光二极管L发光。
该驱动信号的大小与第十二晶体管M12的阈值电压无关，从而避免了驱动晶体管的阈值电压对显示效果的影响，具体可参见前边的描述，此处不再赘述。
在第十二晶体管M12生成并输出驱动信号的过程中，第二电容器C2发挥抑制漏电的作用。第二电容器C2根据第一节点N1的电位，对第五节点N5的电位进行耦合。根据电容的电荷保持定律，由于第一节点N1的电位由数据信号data的电压Vdata变为参考电压信号vref的电压Vref1，即第二电容器C2的第一端的电位由Vdata变为Vref1，从而第二电容器C2的第二端的电位也会发生相同量的变化，由Vdd+Vth跳变为Vdd+Vth+Vref1-Vdata，第五节点N5的电位为Vdd+Vth+Vref1-Vdata。
第七节点N7、第八节点N8均与第五节点N5耦接，从而第七节点N7和第八节点N8的电位为Vdd+Vth+Vref1-Vdata，从而，第二节点N2和第七节点N7、第八节点N8的电位相等或大致相等。根据晶体管在关态下的关态电流公式(1-1)可知，在晶体管处于关断状态时，控制其源漏电压差Vds较小或接近于零，能够有效减小晶体管的漏电流。第四晶体管M4的第一极和第二极耦接于第二节点N2和第七节点N7之间，第六晶体管M6的第一极和第二极耦接于第二节点N2和第八节点N8之间，从而第四晶体管M4的源漏电压差Vds较小或接近于零，第六晶体管M6的源漏电压差Vds较小或接近于零，能够有效减小第四晶体管M4和第六晶体管M6的漏电流，抑制第二节点N2通过第一漏电通道和第二漏电通道漏电。从而，第四电容器C4的电压保持率得以提高，使得第十二晶体管M12所形成的驱动信号更加稳定，提高了发光二极管L的发光亮度的稳定性。
基于上述复位子电路102包括串联的第三晶体管M3和第四晶体管M4，补偿子电路103包括串联的第五晶体管M5和第六晶体管M6的情况，以下介绍漏电抑制子电路109的再一种示例性的结构。
如图10A和图11A所示，在一些实施例中，漏电抑制子电路109与第二节点N2耦接，以使漏电抑制子电路109通过第二节点N2与储能子电路101耦接。
复位子电路102和补偿子电路103均与第二节点N2直接耦接。
漏电抑制子电路109、补偿子电路103和复位子电路102还均与第六节点N6耦接。漏电抑制子电路109还与第三扫描时序信号端S3和恒定电压信号端Vref2耦接。
其中，第六节点N6还与第七节点N7、第八节点N8耦接。即上述复位子电路102中，第四晶体管M4的第一极还与第六节点N6耦接，补偿子电路103中，第六晶体管M6的第一极还与第六节点N6耦接。
漏电抑制子电路109被配置为，在第六节点N6的电压的作用下充电，并响应于在第三扫描时序信号端S3处接收的第三扫描时序信号s3，使第六节点N6的电位与第二节点N2的电位保持相等或大致相等，以抑制第二节点N2漏电。
由于第六节点N6还与第七节点N7、第八节点N8耦接，在不考虑连接线的电阻的情况下，第六节点N6的电位与第七节点N7的电位、第八节点N8的电位一致，因此，漏电抑制子电路109能够使第六节点N6的电位与第二节点N2的电位保持相等或大致相等，也就是使第七节点N7的电位与第二节点N2的电位保持相等或大致相等，使第八节点N8的电位与第二节点N2的电位保持相等或大致相等。从而在这种情况下，上述提到的第四晶体管M4的源漏电压差较小或接近于零，第六晶体管M6的源漏电压差较小或接近于零，能够有效减小第四晶体管M4和第六晶体管M6的漏电流，进而抑制第二节点N2通过上述第一漏电通道和第二漏电通道漏电，使得第二节点N2的电位能够长时间保持恒定，提高了第四电容器C4的电压保持率。
在一些示例中，漏电抑制子电路109包括第三电容器C3和第二晶体管M2。第三电容器C3的第一端与恒定电压信号端Vref2耦接，第三电容器C3的第二端与第六节点N6耦接。第二晶体管M2的控制极与第三扫描时序信号端S3耦接，第二晶体管M2的第一极与第二节点N2耦接，第二晶体管M2的第二极与第六节点N6耦接。
第三电容器C3被配置为在第六节点N6的电压的作用下充电，并保持第六节点N6的电位。第二晶体管M2被配置为在第三扫描时序信号s3的控制下导通，将第二节点N2与第六节点N6连通，使第六节点N6的电位与第二节点N2的电位保持相等或大致相等。
需要说明的是，上述恒定电压信号端Vref2被配置为为第三电容器C3的第二端提供恒定电压信号，以使第三电容器C3的第一端的电位保持恒定。示例性地，恒定电压信号端Vref2可以是其他可以提供恒定电压信号的信号端，例如，恒定电压信号端Vref2还可以是初始化信号端Vinit、第一电压信号端VDD、第二电压信号端VSS等。
第三电容器C3和第二晶体管M2抑制第二节点N2漏电的过程的具体分析如下。
复位子电路102中的第四晶体管M4耦接于第二节点N2和第七节点N7之间，补偿子电路103中的第六晶体管M6耦接于第二节点N2和第八节点N8之间，在复位阶段，第四晶体管M4在第一扫描时序信号s1的控制下处于导通状态，从而第二节点N2的电位与第七节点N7的电位相等或大致相等，第六节点N6与第七节点N7、第八节点N8耦接，因此第六节点N6的电位和第八节点N8的电位也和第二节点N2的电位相等或大致相等。
在输入与补偿阶段，第六晶体管M6在第二扫描时序信号端S2的控制下处于导通状态，从而使得第二节点N2和第八节点N8的电位相等或大致相等，第六节点N6与第七节点N7、第八节点N8耦接，因此第六节点N6的电位和第八节点N8的电位也和第二节点N2的电位相等或大致相等。即在发光阶段之前，第二节点N2的电位和第六节点N6的电位、第七节点N7的电位、第八节点N8的电位始终相等或大致相等。
在发光阶段在写入第一节点N1的信号由数据信号dara变为参考电压信号vref时，第一节点N1的电位发生变化，第四电容器C4根据第一节点N1的电位，对第二节点N2的电位进行耦合，从而第二节点N2的电位发生跳变；第二晶体管M2在第三扫描时序信号s3的控制下导通，将第一节点N1和第六节点N6连通，从而使得第六节点N6的电位与第二节点N2的经耦合的电位相等或者大致相等。并且，通过第三点容器保持第六节点N6的电位。
由于第五节点N5还与第七节点N7、第八节点N8耦接，此时第七节点N7的电位和第八节点N8的电位均与第五节点N5的电位相等或大致相等，从而第七节点N7的电位和第八节点N8的电位均与第二节点N2的经耦合的电位相等或大致相等。
这样，第四晶体管M4和第六晶体管M6的源漏电压差均较小甚至接近于零，从而第四晶体管M4和第六晶体管M6的漏电流得以显著减小，抑制了第二节点N2通过第四晶体管M4向第七节点N7漏电，以及抑制了第二节点N2通过第六晶体管M6向第八节点N8漏电，从而降低第二节点N2通过第一漏电通道和第二漏电通道的漏电量，提高了第四电容器C4的第二端的电压保持率。
在一些实施例中，如图11A和图11B所示，基于上述漏电抑制子电路109的结构，本公开所提供的像素驱动电路100中，在基准电压子电路105与第二扫描时序信号端S2耦接的情况下，基准电压子电路105包括第十一晶体管M11。关于基准电压子电路105包括第十一晶体管M11的方案可参见前边的描述，此处不再赘述。
在此基础上，下面对本公开的一些实施例所提供的像素驱动电路100的另一种具体电路结构进行整体性的、示例性的介绍。
如图10B和图11B所示，像素驱动电路100包括储能子电路101、复位子电路102、补偿子电路103、驱动子电路104、基准电压子电路105、数据写入子电路106、发光控制子电路107和漏电抑制子电路109。
储能子电路101包括第四电容器C4；驱动子电路104包括第十二晶体管M12；数据写入子电路106包括第十三晶体管M13；发光控制子电路107包括第十四晶体管M14。
复位子电路102包括串联的第三晶体管M3和第四晶体管M4。补偿子电路103包括串联的第五晶体管M5和第六晶体管M6。
基准电压子电路105包括第九晶体管M9和第十晶体管M10，或者，基准电压子电路105包括第十一晶体管M11。
第三电容器C3的第一端与恒定电压信号端Vref2耦接，第三电容器C3的第二端与第六节点N6耦接。第二晶体管M2的控制极与第三扫描时序信号端S3耦接，第二晶体管M2的第一极与第二节点N2耦接，第二晶体管M2的第二极与第六节点N6耦接。
第三电容器C3被配置为在第六节点N6的电压的作用下充电，并保持第六节点N6的电位。第二晶体管M2被配置为，在发光阶段，在第三扫描时序信号s3的控制下导通，将第二节点N2与第六节点N6连接，使第六节点N6的电位与第二节点N2的电位保持相等或大致相等。第三电容器C3还被配置为保持第六节点N6的电压。
第四电容器C4的第一端(基准电压端)与第一节点N1耦接，第四电容器C4的第二端(信号保持端)与第二节点N2耦接。第四电容器C4被配置为，在第一节点N1和第二节点N2的电压的作用下进行充电，并在第一节点N1的电位发生变化时，根据第一节点N1的电位，对第二节点N2的电位进行耦合，使第二节点N2的电位发生相同幅度的变化，并保持第二节点N2的经耦合的电位。
第十二晶体管M12的控制极与第二节点N2耦接，第十二晶体管M12的第一极与第一电压信号端VDD耦接，第十二晶体管M12的第二极与第三节点N3耦接。第十二晶体管M12被配置为，在第二节点N2的电压的控制下导通，并在补偿子电路103的作用下产生自饱和状态，根据第一电压信号vdd和其自身的阈值电压生成补偿信号，并将补偿信号传输至第二节点N2。第十二晶体管M12还被配置为在第二节点N2的电压的控制下导通，根据第一电压信号vdd生成并输出驱动信号。
第十三晶体管M13的控制极与第二扫描时序信号端S2耦接，第十三晶体管M13的第一极与数据信号端Data耦接，第十三晶体管M13的第二极与第一节点N1耦接。第十三晶体管M13被配置为，在第二扫描时序信号s2的控制下导通，将数据信号data传输至第一节点N1。
第十四晶体管M14的控制极与发光时序信号端EMn耦接，第十四晶体管M14的第一极与第三节点N3耦接，第十四晶体管M14的第二极与发光器件108耦接。第十四晶体管M14被配置为，在发光时序信号emn的控制下导通，将来自第十二晶体管M12的驱动信号传输至发光器件108，以驱动发光器件108发光。
示例性地，发光器件108包括发光二极管L，发光二极管L的阳极与第十四晶体管M14的第二极耦接，发光二极管L的阴极与第二电压信号端VSS耦接。发光二极管L例如可以为有机发光二极管L或微型发光二极管L。
第三晶体管M3的控制极与第一扫描时序信号端S1耦接，第三晶体管M3的第一极与初始化信号端Vinit耦接，第三晶体管M3的第二极与第四晶体管M4的第一极耦接，第四晶体管M4的控制极与第一扫描时序信号端S1耦接，第四晶体管M4的第二极与第四节点N4耦接。第四晶体管M4的第一极还与第五节点N5耦接。
第三晶体管M3被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第四晶体管M4的第一极，第四晶体管M4被配置为在第一扫描时序信号端S1的控制下导通，将初始化信号vinit传输至第四节点N4，以通过第一晶体管M1将初始化信号vinit传输至第二节点N2，对第二节点N2复位。
第五晶体管M5的控制极与第二扫描时序信号端S2耦接，第五晶体管M5的第一极与第三节点N3耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接，第六晶体管M6的控制极与第二扫描时序信号端S2耦接，第六晶体管M6的第二极与第四节点N4耦接。第五晶体管M5被配置为在第二扫描时序信号s2的控制下导通，第六晶体管M6被配置为在第二扫描时序信号s2的控制下导通，在与处于打开状态的第一晶体管M1的共同作用下，使第二节点N2与第三节点N3连通从而将第十二晶体管M12的栅极和源极连通，使第十二晶体管M12产生自饱和状态。
如图10B所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9的控制极与第一扫描时序信号端S1耦接，第九晶体管M9的第一极与参考电压信号端Vref1耦接，第九晶体管M9的第二极与第一节点N1耦接。第十晶体管M10的控制极与发光时序信号端EMn耦接，第十晶体管M10的第一极与参考电压信号端Vref1耦接，第十晶体管M10的第二极与第一节点N1耦接。
第九晶体管M9被配置为，在第一扫描时序信号s1的控制下导通，将参考电压信号vref传输至第一节点N1。第十晶体管M10被配置为，在发光时序信号emn的控制下导通，将参考电压信号vref传输至第一节点N1。
如图11B所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11的控制极与第一扫描时序信号端S1耦接，第十一晶体管M11的第一极与参考电压信号端Vref1耦接，第十一晶体管M11的第二极与第一节点N1耦接。第十一晶体管M11被配置为，响应于在第二扫描信号端处接收的第二扫描信号，将参考电压信号vref传输至第一节点N1。
第十一晶体管M11的导通/截止类型与该像素驱动电路100中除第十一晶体管M11之外的其他晶体管的导通/截止类型相反。示例性地，在如图11B所示的像素驱动电路100中，第十一晶体管M11均为N型氧化物薄膜晶体管，其他晶体管均为P型低温多晶硅薄膜晶体管。
本公开的一些实施例还提供了一种像素驱动方法，应用于如上所述的如图10A～图11B所示的像素驱动电路100。
在下面的描述中，像素驱动电路100中的除第十一晶体管M11之外的其他晶体管均为P型晶体管，第十一晶体管M11为N型晶体管，且以第一电压信号端VDD所传输的第一电压信号vdd为高电平信号，第二电压信号端VSS所传输的第二电压信号vss为低电平信号，初始化信号端Vinit所传输的初始化信号vinit低电平信号为例进行说明。
如图10A和11A所示，同时请参见图12，该像素驱动方法包括：一个帧周期包括复位阶段P1、输入与补偿阶段P2、发光阶段P3。
在复位阶段P1：
基准电压子电路105响应于在第一扫描时序信号端S1处接收的第一扫描时序信号s1或者在第二扫描时序信号端S2处接收的第二扫描时序信号s2，将在参考电压信号端Vref1处接收的参考电压信号vref传输至第一节点N1。
复位子电路102响应于在第一扫描时序信号端S1处接收的第一扫描时序信号s1，将在初始化信号端Vinit处接收的初始化信号vinit传输至第二节点N2。同时由于复位子电路102中的第四晶体管M4处于导通状态，因此第七节点N7的电位与第二节点N2的电位相等，第七节点N7与第六节点N6耦.接，第六节点N6的电位与第七节点N7的电位相等，相当于复位子电路102将初始化信号vinit传输至第六节点N6。
储能子电路101在第一节点N1和第二节点N2的电压的作用下进行复位。
漏电抑制子电路109在第六节点N6的电压的作用下进行复位。
示例性地，如图10B和图11B所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，在该像素驱动方法中，后文中所提到的“在像素驱动电路100中的各子电路包括晶体管或电容器的情况下”均指：在漏电抑制子电路109包括第二晶体管M2和第三电容器C3；储能子电路101包括第四电容器C4；驱动子电路104包括第十二晶体管M12；数据写入子电路106包括第十三晶体管M13；发光控制子电路107包括第十四晶体管M14；复位子电路102包括串联的第三晶体管M3和第四晶体管M4；补偿子电路103包括串联的第五晶体管M5和第六晶体管M6；基准电压子电路105包括第九晶体管M9和第十晶体管M10，或者基准电压子电路105包括第十一晶体管M11的情况下。复位阶段P1包括：
在复位阶段P1，第一扫描时序信号s1为0，第二扫描时序信号s2为1，第三扫描时序信号s3为1，发光时序信号emn为1。
如图10B所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9在第一扫描时序信号s1的控制下导通，将参考电压信号vref传输至第一节点N1。
如图11B所示，在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11在第二扫描时序信号s2的控制下导通，将参考电压信号vref传输至第一节点N1。
第三晶体管M3在第一扫描时序信号s1的控制下导通将初始化信号vinit传输至第四晶体管M4的第一极，第四晶体管M4在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第二节点N2。由于第四晶体管M4处于导通状态，因此第七节点N7的电位与第二节点N2的电位相等或大致相等，第六节点N6的电位、第七节点N7的电位和第二节点N2的电位均为初始化信号vinit的电位。
第四电容器C4的第一端和第二端的电位分别为第一节点N1和第二节点N2的电位，从而实现了对第四电容器C4的第二端的复位。
第三电容器C3的第二端的电位为第六节点N6的电位，从而实现了对第三电容器C3的第二端的复位。
第十三晶体管M13和第十四晶体管M14截止。在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第十晶体管M10截止。补偿子电路103所包括的第五晶体管M5和第六晶体管M6截止。
在输入与补偿阶段P2：
数据写入子电路106响应于在第二扫描时序信号端S2处接收的第二扫描时序信号s2，将在数据信号端Data处接收的数据信号data传输至第一节点N1。
补偿子电路103在第二扫描时序信号s2的控制下打开，使驱动子电路104处于自饱和状态。
驱动子电路104在补偿子电路103的作用下产生自饱和状态，根据在第一电压信号端VDD处接收的第一电压信号vdd，生成补偿信号，并将补偿信号传输至第二节点N2。
同时，由于补偿子电路103中的第六晶体管M6处于导通状态，因此第八节点N8的电位与第二节点N2的电位相等或大致相等，第八节点N8与第六节点N6耦接，第六节点N6的电位与第二节点N2的电位相等或大致相等，相当于驱动子电路104将补偿信号传输至第六节点N6。
储能子电路101在第一节点N1和第二节点N2的电压的作用下进行充电。漏电抑制子电路109在第六节点N6的电压的作用下进行充电。
示例性地，如图10B和图11B所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，输入与补偿阶段P2包括：
在输入与补偿阶段P2，第一扫描时序信号s1为1，第二扫描时序信号s2为0，第三扫描时序信号s3为1，发光时序信号emn为1。
第十三晶体管M13在第二扫描时序信号s2的控制下导通，将数据信号data传输至第一节点N1。此时，第一节点N1的电位为数据信号data的电压Vdata，从而将数据信号data的电压Vdata存入第四电容器C4和第二电容器C2。
第五晶体管M5和第六晶体管M6在第二扫描时序信号s2的控制下导通，使第二节点N2和第三节点N3连通，使第十二晶体管M12的控制极和第二极连通，第十二晶体管M12处于自饱和状态。
第十二晶体管M12在处于自饱和状态下，第十二晶体管M12的控制极的电位为其第一极的电位与其阈值电压Vth之和。第十二晶体管M12的第一极与第一电压信号端VDD耦接，第十二晶体管M12的第一极的电位为第一电压信号vdd的电压Vdd，则第十二晶体管M12的控制极的电位为Vdd+Vth。第二节点N2与第十二晶体管M12的控制极耦接，第二节点N2的电位为Vdd+Vth，从而将第一电压信号vdd与第十二晶体管M12的阈值电压Vth之和Vdd+Vth存入第四电容器C4，实现了驱动晶体管的阈值电压Vth的写入。
同时，由于第六晶体管M6处于导通状态，因此第八节点N8的电位与第二节点N2的电位相等或大致相等，第八节点N8与第六节点N6耦接，第六节点N6的电位与第二节点N2的电位相等或大致相等，从而第六节点N6的电位为Vdd+Vth，第三电容器C3在第六节点N6的作用下充电，第二电容器C2的第二端的电位为Vdd+Vth。
第三晶体管M3和第四晶体管M4截止在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第九晶体管M9和第九晶体管M9和第十晶体管M10截止在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11截止。第十四晶体管M14截止。
在发光阶段P3：
如图10B所示，在基准电压子电路105与第一节点N1、第一扫描时序信号端S1、发光时序信号端EMn和参考电压信号端Vref1耦接的情况下，基准电压子电路105响应于在发光时序信号端EMn处接收的发光时序信号emn，将参考电压信号vref传输至第一节点N1。
如图11B所示，在基准电压子电路105与第一节点N1、第二扫描时序信号端S2和参考电压信号端Vref1耦接的情况下，基准电压子电路105响应于第二扫描时序信号s2，将参考电压信号vref传输至第一节点N1。
储能子电路101根据第一节点N1的电位，对第二节点N2的电位进行耦合，并保持第二节点N2的经耦合的电位。
驱动子电路104在储能子电路101的耦合作用下，根据第一电压信号vdd生成驱动信号，并将驱动信号传输至发光控制子电路107。
发光控制子电路107响应于发光时序信号emn，将来自驱动子电路104的驱动信号传输至发光器件108，以驱动发光器件108发光。
漏电抑制子电路109响应于在第三扫描时序信号端S3处接收的第三扫描时序信号s3，使第六节点N6的电位与第二节点N2的电位保持一致，以抑制第二节点N2漏电。
示例性地，如图10B和图11B所示，在像素驱动电路100中的各子电路包括晶体管或电容器的情况下，发光阶段P3包括：
在发光阶段P3，第一扫描时序信号s1为1，第二扫描时序信号s2为1，第三扫描时序信号s3为0，发光时序信号emn为0。
如图10B所示，在基准电压子电路105包括第九晶体管M9和第十晶体管M10的情况下，第十晶体管M10在发光时序信号emn的控制下导通，将参考电压信号vref传输至第一节点N1。第一节点N1的电位变为参考电压信号vref的电压Vref1。
如图11B所示在基准电压子电路105包括第十一晶体管M11的情况下，第十一晶体管M11在第二扫描时序信号s2的控制下导通，将参考电压信号vref传输至第一节点N1。第一节点N1的电位变为参考电压信号vref的电压Vref1。
第四电容器C4根据第一节点N1的电位，对第二节点N2的电位进行耦合。根据电容的电荷保持定律，由于第一节点N1的电位由数据信号data的电压Vdata变为参考电压信号vref的电压Vref1，即第四电容器C4的第一端的电位由Vdata变为Vref1，从而第四电容器C4的第二端的电位也会发生相同量的变化，由Vdd+Vth跳变为Vdd+Vth+Vref1-Vdata，第二节点N2的电位为Vdd+Vth+Vref1-Vdata。
第十二晶体管M12在第二节点N2的电压的控制下导通，第十二晶体管M12根据第一电压信号vdd生成驱动信号，并将驱动信号输出。
第十四晶体管M14在发光时序信号emn的控制下导通，将所接收的驱动信号传输至发光二极管L，从而发光二极管L发光。
该驱动信号的大小与第十二晶体管M12的阈值电压无关，从而避免了驱动晶体管的阈值电压对显示效果的影响，具体可参见前边的描述，此处不再赘述。
在第十二晶体管M12生成并输出驱动信号的过程中，第二晶体管M2在第三扫描时序信号s3的控制下导通，将第二节点N2和第六节点N6连通，从而使第六节点N6的电位与第二节点N2的电位相等或大致相等。第六节点N6与第七节点N7、第八节点N8耦接，从而，第二节点N2和第七节点N7、第八节点N8的电位相等或大致相等。根据晶体管在关态下的关态电流公式(1-1)可知，在晶体管处于关断状态时，控制其源漏电压差Vds较小或接近于零，能够有效减小晶体管的漏电流。第四晶体管M4的第一极和第二极耦接于第二节点N2和第七节点N7之间，第六晶体管M6的第一极和第二极耦接于第二节点N2和第八节点N8之间，从而第四晶体管M4的源漏电压差Vds较小或接近于零，第六晶体管M6的源漏电压差Vds较小或接近于零，能够有效减小第四晶体管M4和第六晶体管M6的漏电流，抑制第二节点N2通过第一漏电通道和第二漏电通道漏电。从而，第四电容器C4的电压保持率得以提高，使得第十二晶体管M12所形成的驱动信号更加稳定，提高了发光二极管L的发光亮度的稳定性。
本公开的一些实施例还提供了一种像素驱动电路100，请参阅图13A，像素驱动电路100包括数据写入子电路106、发光控制子电路107和复位子电路102。
数据写入子电路106与第二扫描时序信号端S2、数据信号端Data、第一电压信号端VDD和发光控制子电路107耦接。数据写入子电路106被配置为：在输入与补偿阶段，响应于来自第二扫描时序信号端S2的第二扫描时序信号s2和数据信号端Data的数据信号data，存储补偿信号以及在发光阶段，根据补偿信号辅助控制发光控制子电路107导通。
其中，数据写入子电路10包括第四电容器C4。发光控制子电路107包括第十五晶体管M15、驱动晶体管DT和第十四晶体管M14。
上述第四电容器C4的第一端与第一电压信号端VDD耦接，第二端与驱动晶体管DT的控制极耦接。第十五晶体管M15的控制极与发光时序信号端EMn耦接，第十五晶体管M15的第一极与第一电压信号端VDD耦接，第十五晶体管M15的第二极与驱动晶体管DT的第一极耦接。第十四晶体管M14的控制极与发光时序信号端EMn耦接，第十四晶体管M14的第一极与驱动晶体管DT的第二极耦接，第十四晶体管M14的第二极与发光器件108的阳极耦接。发光器件108的阴极与第二电压信号端VSS耦接。
复位子电路102与第一扫描时序信号端S1、初始化信号端Vinit、数据写入子电路106和发光器件108耦接。复位子电路102被配置为：在复位阶段，响应于来自第一扫描时序信号端S1的第一扫描时序信号s1，将来自初始化信号端Vinit的初始化信号vinit分别传输至数据写入子电路106和发光器件108，以对数据写入子电路106和发光器件108进行复位。
上述发光器件108可以为OLED、QLED和LED等具有自发光特性的二极管L。本领域技术人员可以根据实际需求选择设置。
上述第一电压信号端VDD被配置为提供第一电压信号vdd，例如直流高电平信号。第二电压信号端VSS被配置为提供第二电压信号vss，例如直流低电平信号。
上述第十五晶体管M15和第十四晶体管M14为开关晶体管，其与发光时序信号端EMn耦接，受控于发光时序信号端EMn所传输的发光时序信号emn而导通或关断。驱动晶体管DT与第四电容器C4的第二端耦接，受控于第四电容器C4存储的补偿信号导通或关断。从而，在第十五晶体管M15、驱动晶体管DT和第十四晶体管M14均导通时，发光控制子电路107导通，可以驱动发光器件108发光。
其中，上述第四电容器C4的第二端为信号保持端，驱动晶体管DT为前边提到的第十二晶体管M12，为方便描述，以下将驱动晶体管DT的控制极与第四电容器C4的第二端之间的连接点定义为第二节点N2。
请继续参阅图13A，数据写入子电路106还包括第十三晶体管T13和补偿晶体管组。补偿晶体管组包括串联的至少两个第二晶体管。其中，第十三晶体管T13的控制极与第二扫描时序信号端S2耦接，第十三晶体管T13的第一极与数据信号端Data耦接，第十三晶体管T13的第二极与驱动晶体管DT的第一极耦接。补偿晶体管组包括串联的第五晶体管M5和第六晶体管M6，第五晶体管M5和第六晶体管M6的控制极均与第二扫描时序信号端S2耦接，第五晶体管M5的第一极与驱动晶体管DT的第二极(即第三节点N3)耦接，第六晶体管M6的第二极与第二节点N2耦接。第五晶体管M5和第六晶体管M6的连接点为第八节点N8。
复位子电路102包括复位晶体管组和第十六晶体管M16。第十六晶体管M16的控制极与第一扫描时序信号端S1耦接，第十六晶体管M16的第一极与初始化信号端Vinit耦接，第十六晶体管M16的第二极与发光器件108的阳极耦接。复位晶体管组包括串联的第三晶体管M3和第四晶体管M4，第三晶体管M3和第四晶体管M4的控制极均与第一扫描时序信号端S1耦接，第三晶体管M3的第一极与初始化信号端Vinit耦接，第四晶体管M4的第二极与第二节点N2耦接。第三晶体管M3和第四晶体管M4的连接点为第七节点N7。
在上述像素驱动电路100中，在发光阶段，补偿晶体管组中的晶体管和复位晶体管组中的晶体管处于关断状态，会存在漏电流，使得第二节点N2通过补偿晶体管组中的晶体管和复位晶体管组中的晶体管漏电，使得第四电容器C4存储的补偿信号因与其耦接的补偿晶体管组和复位晶体管组漏电而波动，导致发光器件108的发光亮度不稳定。
通过使补偿晶体管组包括串联的两个晶体管，使复位晶体管组包括串联的两个晶体管，可以使第二节点N2与初始化信号端Vinit之间的电位差由串联的两个晶体管分担，第二节点N2与第三节点N3之间的电位差由串联的两个晶体管分担，即单个晶体管的源漏电压差Vds降低，例如第二节点与第八节点之间的电压差小于第二节点与第三节点之间的电压差。从而能够显著减小第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6的漏电流，从而抑制第二节点N2漏电。上述串联的两个晶体管可以认为是双栅晶体管。
然而，由于在像素驱动电路100中不可避免地存在寄生电容和薄膜晶体管固有的沟道电容，在第一扫描时序信号s2和第二扫描时序信号s2的电平跳变时，第七节点N7和第八节点N8的电位会受到影响，被耦合到较高的电位，进而影响第二节点N2漏电，使得第二节点N2的电位出现较大波动，导致显示装置在显示时出现闪烁现象。
基于此，如图13B所示，本公开提供的像素驱动电路还包括第一稳压子电路111和第二稳压子电路112。
第一稳压子电路111与数据写入子电路106和第一辅助电压信号端V01耦接，第一稳压子电路111被配置为，在输入与补偿阶段充电，存储补偿信号V1；以及在发光阶段放电，将补偿信号V1持续提供至数据写入子电路10，以使数据写入子电路106中的与第一稳压子电路111相耦接的节点(即第八节点N8)电位保持稳定。其中，第一辅助电压信号端V01被配置为提供恒定电压，示例性地，第一辅助电压信号端V01为第一电压信号端VDD。
第二稳压子电路112与复位子电路102和第二辅助电压信号端V02耦接，第二稳压子电路112被配置为，在复位阶段存储初始化信号vinit；以及在发光阶段放电，将初始化信号vinit持续提供至复位子电路102，以使复位子电路102中的与第二稳压子电路112相耦接的节点(即第七节点N7)电位保持稳定。其中，第二辅助电压信号端V02被配置为提供恒定电压，示例性地，第二辅助电压信号端V02为初始化信号端Vinit。
在一些示例中，如图13B所示，第一稳压子电路111包括第五电容器C5，第五电容器C5的第一端与第八节点耦接，第五电容器C5的第二端与第一辅助电压信号端V01耦接。第五电容器C5被配置为在输入与补偿阶段充电，存储补偿信号V1；以及在发光阶段放电，将补偿信号V1持续提供至数据写入子电路10，以使数据写入子电路106中第八节点N8的电位保持稳定。
第二稳压子电路112包括第六电容器C6，第六电容器C6的第一端与第七节点耦接，第六电容器C6的第二端与第二辅助电压信号端V02耦接。第六电容器C6被配置为，在复位阶段存储初始化信号；以及在发光阶段放电，将初始化信号vinit持续提供至复位子电路102，以使复位子电路102中第七节点N7的电位保持稳定。
通过设置第一稳压子电路111和第二稳压子电路112，可以使第八节点N8和第七节点N7的电位保持稳定，在第一扫描时序信号s2和第二扫描时序信号s2的电平跳变的情况下，降低第八节点N8和第七节点N7的电位被耦合的程度，从而保证双栅晶体管抑制漏电的效果。
并且，在发光阶段，第一存储电容C1存储的补偿信号，能够使得补偿晶体管组中与第四电容器C4耦接的第六晶体管M6的第二极与其第一极的电位相同或接近，即使得第六晶体管M6的源漏电压差Vds趋于零，从而避免第六晶体管M6漏电，即能够抑制数据写入子电路106漏电，进一步确保第二节点N2的电位稳定。
在一些示例中，第五电容器C5的电容量可根据实际需要进行设置，为了确保第五电容器C5对第八节点N8的电位的稳压作用，以及对第二节点N2的漏电抑制作用的充分实现，第五电容器C5的电容量设置为较大。例如第五电容器C5的电容量等于或者大于第四电容器C4的电容量。
在像素驱动电路的驱动过程中，当本帧数据刷新时，在复位阶段，第五电容器C5的第二端无法复位，即第八节点N8无法复位，因此第八节点N8可能会有上一个帧周期的电压信号残留。这样，在输入与补偿阶段P2，数据写入子电路106所存储的补偿信号包含数据信号，以及在第八节点N8处残留的上一个帧周期的电压信号，从而影响第四电容器C4所存储的补偿信号的准确性。并且，即由于上一帧所输入的数据信号不同，即使本帧写入相同的数据信号，所形成的补偿信号也不同，在发光阶段其对应的驱动信号的大小也不同，从而导致发光器件的亮度存在明显差异。并且，第五电容器C5的电容量越大，在第八节点N8处残存的上一个帧周期的电荷越多，发光器件的亮度差异越明显。
基于此，如图13C所示，在一些实施例中，本公开所提供的像素驱动电路100中还包括：副复位子电路113。副复位子电路113与第一扫描时序信号端S1、复位子电路102和第一稳压子电路111耦接，副复位子电路113被配置为，在复位阶段，响应于来自第一扫描时序信号端S1的第一扫描时序信号s1，将来自复位子电路102的初始化信号vinit传输至第一稳压子电路111，以对第一稳压子电路111进行复位。
这样，通过副复位子电路113，在复位阶段将初始化信号vinit传输至第一稳压子电路111，对第一稳压子电路111进行复位能够清除上一个帧周期在第一稳压子电路111的电荷残留，避免上一帧的电压信息对本帧的补偿信号的影响，确保本帧所写入的补偿信号的准确性，进而保证发光器件108的发光亮度正常。
在一些实施例中，副复位子电路113包括第十七晶体管M17，第十七晶体管M17的控制极与第一扫描时序信号端S1耦接，第十七晶体管M17的第一极与复位子电路102耦接，第十七晶体管M17的第二极与第一稳压子电路111耦接。示例性地，在复位子电路102包括复位晶体管组的情况下，第十七晶体管M17的第一极与复位晶体管组中的第六晶体管M6的第二极耦接，即第十七晶体管M17的第一极与第二节点N1耦接。在第一稳压子电路111包括第五电容器C5的情况下，第十七晶体管M17的第二极与第五电容器C5的第二端耦接，即第十七晶体管M17的第二极与第八节点N8耦接。
第十七晶体管M17被配置为，在第一扫描时序信号s1的控制下导通，将初始化信号vinit传输至第五电容器C5的第二端，以对第五电容器C5的第二端复位。
基于上述任一实施例所述的像素驱动电路100的结构，本公开的一些实施例提供了一种像素驱动电路100的驱动方法。
如图14所示，在包括像素驱动电路100的显示基板需要显示图像的情况下，在一个帧周期中，像素驱动电路100的驱动过程至少包括复位阶段P1、输入与补偿阶段P2和发光阶段P3。
在复位阶段P1：
复位子电路102响应于来自第一扫描时序信号端S1的第一扫描时序信号s1，将来自初始化信号端Vinit的初始化信号vinit分别传输至数据写入子电路106、发光器件108和第二稳压子电路112，以对数据写入子电路106、第二稳压子电路112和发光器件108进行复位。
副复位子电路113响应于第一扫描时序信号s1，将来自复位子电路102的初始化信号vinit传输至第一稳压子电路111，以对第一稳压子电路111进行复位。
在输入与补偿阶段P2：
数据写入子电路106响应于来自第二扫描时序信号端S2的第二扫描时序信号s2和数据信号端Data的数据信号data，存储补偿信号V1，并将补偿信号V1写入第一稳压子电路111中。第一稳压子电路111存储补偿信号V1。由于在复位阶段对第一稳压子电路111进行复位，因此补偿信号V1不包含第一稳压子电路111中所残存的上一帧的电压信息。
在发光阶段P3：
响应于发光时序信号端EMn提供的发光时序信号emn和数据写入子电路106存储的补偿信号V1，发光控制子电路107导通，驱动发光器件108发光。第一稳压子电路111放电，将补偿信号V1持续提供至数据写入子电路10，以使数据写入子电路106中的与第一稳压子电路111相耦接的节点(即第八节点N8)电位保持稳定，且抑制数据写入子电路10漏电。第二稳压子电路112放电，将初始化信号vinit持续提供至复位子电路102，以使复位子电路102中的与第二稳压子电路112相耦接的节点(即第七节点N7)电位保持稳定。
示例的，以下结合图13C对图14所示的像素驱动电路100的具体工作过程进行详细的说明。在下面的描述中，像素驱动电路100中的各个晶体管为P型晶体管，第一电压信号端VDD所传输的第一电压信号vdd为高电平信号，第二电压信号端VSS所传输的第二电压信号vss为低电平信号，初始化信号端Vinit的初始化信号vinit为低电平信号为例进行说明。本领域技术人员应当了解，在上述像素驱动电路100中，第一电压信号端VDD与第二电压信号端VSS之间的线路导通，则发光器件108发光。
示例的，在下面的描述中，“0”表示低电平，“1”表示高电平。
在复位阶段P1，EM＝1，S1＝0，S2＝1。
第十六晶体管T16导通，将来自初始化信号端Vinit的初始化信号vinit传输至发光器件108的阳极，对发光器件108进行复位。
复位晶体管组中第三晶体管M3和第四晶体管M4导通，第三晶体管M3将来自初始化信号端Vinit的初始化信号vinit传输至第六电容器C6和第四晶体管M4，第四晶体管M4将初始化信号vinit传输至第二节点N2，对第四电容器C4复位，从而第四电容器C4和第六电容器C6分别存储初始化信号vinit。
第十七晶体管M17导通，将初始化信号vinit传输至第五电容器C5，对第五电容器C5复位，从而第五电容器C5存储初始化信号vinit。
从而第二节点N2、第七节点N7和第八节点N8的电位均为进行复位处理的电位，与初始化信号vinit的电压有关。
第五晶体管M5、第六晶体管M6、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和驱动晶体管DT截止，发光器件108不发光。
在输入与补偿阶段P2，EM＝1，S1＝1，S2＝0。
第四电容器C4放电，(第二节点N2的电位为第四电容器C4存储的初始化信号vinit对应的电位)，控制驱动晶体管DT导通。第十三晶体管M13在第二扫描时序信号s2的控制下导通。补偿晶体管组中的第五晶体管M5和第六晶体管M6在第二扫描时序信号s2的控制下导通。如此，响应于来自数据信号端Data的数据信号data，第四电容器C4和第五电容器C5中分别写入补偿信号V1。
此处，驱动晶体管DT的阈值电压为Vth，在来自数据信号端Data的数据信号data的作用下，补偿信号V1为Vdata+Vth。可以理解的是，驱动晶体管DT为P型晶体管，则Vth为负值。
第三晶体管M3、第四晶体管M4、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16和第十七晶体管M17截止，发光器件108不发光。
在发光阶段P3，EM＝0，S1＝1，S2＝1。
第十五晶体管M15和第十四晶体管M14在发光时序信号emn的控制下导通。第一电压信号端VDD提供的第一电压信号vdd传输至驱动晶体管DT的第一极。第四电容器C4放电，第二节点N2的电位为Vdata+Vth，也即驱动晶体管DT的控制极的电位为Vdata+Vth。
通过控制数据信号端Data提供的数据信号data，使得驱动晶体管DT的控制极的电位小于其第一极的电位，即Vdata+Vth＜Vdd，可以控制驱动晶体管DT导通，从而根据第一电压信号vdd生成驱动信号，并将驱动信号输出。
此时，第一电压信号端VDD与第二电压信号端VSS之间的线路为通路，发光器件108发光，使得像素驱动电路100驱动的亚像素实现显示功能。
同时，复位晶体管组中的各晶体管(M3和M4)均关断，补偿晶体管组中的各晶体管(M5和M6)均关断。第五电容器C5放电，使得第八节点N8的电位为Vdata+Vth。耦接于第二节点N2和第八节点N8之间的第六晶体管M6的源漏电压差为0，该第六晶体管M6不会漏电。如此，抑制了第二节点N2通过补偿晶体管组漏电，使得第二节点N2的电位能够保持稳定，能够对驱动晶体管DT进行稳定控制，从而保证驱动晶体管DT所形成的驱动信号稳定，使得发光器件108能够持续发出亮度均匀的光。
在另一些实施例中，基于如图13B所示的像素驱动电路，为了解决第五电容器C5的第二端无法复位的问题，本公开还提供了该像素驱动电路的一种新的驱动时序，如图15所示，第一扫描时序信号s1与第二扫描时序信号s2的低电平具有设定时间Δt的重叠，在该设定时间Δt内，像素驱动电路100同时进行复位和数据写入，以实现对第五电容器C5的第二端(即第八节点N8)的复位。
为了避免在设定时间Δt内的复位过程占用数据写入过程的太长时间，而对正常的数据信号的写入造成影响，设定时间Δt应该尽可能设置在较小的范围内，例如设定时间Δt为0.5μs～1μs，以实现快速地对第五电容器C5的第二端的复位。
这样，如图15所示，该像素驱动电路100在一个帧周期包括：第一复位阶段P11、第二复位阶段P12、输入与补偿阶段P2、发光阶段P3。
在第一复位阶段P11：
复位子电路102响应于来自第一扫描时序信号端S1的第一扫描时序信号s1，将来自初始化信号端Vinit的初始化信号vinit分别传输至数据写入子电路106、发光器件108和第二稳压子电路112，以对数据写入子电路106、第二稳压子电路112和发光器件108进行复位。
在第二复位阶段P12：
复位子电路102响应于第一扫描时序信号s1，持续对数据写入子电路106、第二稳压子电路112和发光器件108进行复位。
数据写入子电路106中响应于来自第二扫描时序信号端S2的第二扫描时序信号s2，将初始化信号vinit传输至第一稳压子电路111，以对第一稳压子电路111进行复位。
在输入与补偿阶段P2：
数据写入子电路106中响应于第二扫描时序信号s2和数据信号端Data的数据信号data，存储补偿信号V1，并将补偿信号V1写入第一稳压子电路111中。第一稳压子电路111存储补偿信号V1。由于在第二复位阶段P12对第一稳压子电路111进行复位，因此补偿信号V1不包含第一稳压子电路111中所残存的上一帧的电压信息。
在发光阶段P3：
响应于发光时序信号端EMn提供的发光时序信号emn和数据写入子电路106存储的补偿信号V1，发光控制子电路107导通，驱动发光器件108发光。第一稳压子电路111放电，将补偿信号V1持续提供至数据写入子电路10，以使数据写入子电路106中的与第一稳压子电路111相耦接的节点(即第八节点N8)电位保持稳定，且抑制数据写入子电路106漏电。第二稳压子电路112放电，将初始化信号vinit持续提供至复位子电路102，以使复位子电路102中的与第二稳压子电路112相耦接的节点(即第七节点N7)电位保持稳定。
示例性的，以下结合图15对图13B所示的像素驱动电路100的具体工作过程进行详细的说明。在下面的描述中，像素驱动电路100中的各个晶体管为P型晶体管，第一电压信号端VDD所传输的第一电压信号vdd为高电平信号，第二电压信号端VSS所传输的第二电压信号vss为低电平信号，初始化信号端Vinit的初始化信号vinit为低电平信号为例进行说明。本领域技术人员应当了解，在上述像素驱动电路100中，第一电压信号端VDD与第二电压信号端VSS之间的线路导通，则发光器件108发光。
示例性的，在下面的描述中，“0”表示低电平，“1”表示高电平。
在第一复位阶段P11，EM＝1，S1＝0，S2＝1。
第十六晶体管T16导通，将来自初始化信号端Vinit的初始化信号vinit传输至发光器件108的阳极，对发光器件108进行复位。
复位晶体管组中第三晶体管M3和第四晶体管M4导通，第三晶体管M3将来自初始化信号端Vinit的初始化信号vinit传输至第六电容器C6和第四晶体管M4，第四晶体管M4将初始化信号vinit传输至第二节点N2，对第四电容器C4复位，从而第四电容器C4和第六电容器C6分别存储初始化信号vinit。
从而第二节点N2、第七节点N7的电位均为进行复位处理的电位，与初始化信号vinit的电压有关。
第五晶体管M5、第六晶体管M6、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和驱动晶体管DT截止，发光器件108不发光。
在第二复位阶段P12，EM＝1，S1＝0，S2＝0。
第十六晶体管T16导通，将初始化信号vinit持续传输至发光器件108的阳极，对发光器件108进行复位。
复位晶体管组中第三晶体管M3和第四晶体管M4导通，第三晶体管M3将来自初始化信号端Vinit的初始化信号vinit持续传输至第六电容器C6和第四晶体管M4，第四晶体管M4将初始化信号vinit传输至第二节点N2，对第四电容器C4复位，从而第四电容器C4和第六电容器C6分别存储初始化信号vinit。
第六晶体管M6导通，将初始化信号vinit传输至第五电容器C5，以对第五电容器C5进行复位。
从而第二节点N2、第七节点N7和第八节点N8的电位均为进行复位处理的电位，与初始化信号vinit的电压有关。
需要说明的是，在该阶段，第五晶体管M5和第十三晶体管M13导通，驱动晶体管DT在第二节点N2的电压的控制下导通从而欲将在数据信号端Data处接收的数据信号data传输至第八节点N8和第二节点N2，实现将补偿信号的写入，而由于在该阶段，第四电容器C4和第五电容器C5持续被写入初始化信号vinit，实现复位，因此无法即便第五晶体管M5和第十三晶体管M13和驱动晶体管DT导通，也无法实现补偿信号的写入，相当于第八节点N8、第二节点N2与初始化信号端Vinit之间形成通路，传输至第八节点N8、第二节点N2的补偿信号被漏掉。
第十四晶体管M14、第十五晶体管M15，发光器件108不发光。
在输入与补偿阶段P2，EM＝1，S1＝1，S2＝0。
第四电容器C4放电，(第二节点N2的电位为第四电容器C4存储的初始化信号vinit对应的电位)，控制驱动晶体管DT导通。第十三晶体管M13在第二扫描时序信号s2的控制下导通。补偿晶体管组中的第五晶体管M5和第六晶体管M6在第二扫描时序信号s2的控制下导通。如此，响应于来自数据信号端Data的数据信号data，第四电容器C4和第五电容器C5中分别写入补偿信号V1。
此处，驱动晶体管DT的阈值电压为Vth，在来自数据信号端Data的数据信号data的作用下，补偿信号V1为Vdata+Vth。可以理解的是，驱动晶体管DT为P型晶体管，则Vth为负值。
第三晶体管M3、第四晶体管M4、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16和第十七晶体管M17截止，发光器件108不发光。
在发光阶段P3，EM＝0，S1＝1，S2＝1。
第十五晶体管M15和第十四晶体管M14在发光时序信号emn的控制下导通第一电压信号端VDD提供的第一电压信号vdd传输至驱动晶体管DT的第一极。第四电容器C4放电，第二节点N2的电位为Vdata+Vth，也即驱动晶体管DT的控制极的电位为Vdata+Vth。
通过控制数据信号端Data提供的数据信号data，使得驱动晶体管DT的控制极的电位小于其第一极的电位，即Vdata+Vth＜Vdd，可以控制驱动晶体管DT导通，从而根据第一电压信号vdd生成驱动信号，并将驱动信号输出。
此时，第一电压信号端VDD与第二电压信号端VSS之间的线路为通路，发光器件108发光，使得像素驱动电路100驱动的亚像素实现显示功能。
同时，复位晶体管组中的各晶体管均关断，补偿晶体管组中的各晶体管均关断。第五电容器C5放电，使得第八节点N8的电位为Vdata+Vth。耦接于第二节点N2和第八节点N8之间的第六晶体管M6的源漏电压差为零或者接近于零，该第六晶体管M6不会漏电。如此，抑制了第二节点N2通过补偿晶体管组漏电，使得第二节点N2的电位能够保持稳定，能够对驱动晶体管DT进行稳定控制，从而保证驱动晶体管DT所形成的驱动信号稳定，使得发光器件108能够持续发出亮度均匀的光。
需要说明的是，在本公开的实施例中，储能子电路101、复位子电路102、补偿子电路103、驱动子电路104、数据写入子电路106、基准电压子电路105、发光控制子电路107和漏电抑制子电路109的具体实现方式不局限于上面描述的方式，其可以为任意使用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不适用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
本公开的实施例提供的像素驱动电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
在一些实施例中，上述像素驱动电路中所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
另外，在本公开的实施例提供的像素驱动电路中，晶体管均以第一晶体管M1为N型晶体管，第十一晶体管M11为N型晶体管，除此之外的其他晶体管为P型晶体管为例进行说明，需要说明的是，本公开的实施例包括但不限于此。例如，本公开的实施例提供的电路中的一个或多个晶体管也可以采用N型晶体管，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。
本公开的实施例中，电容可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。可选的，上述第一电容器C1、第二电容器C2、第三电容器C3和第五电容器C5的电容值和第四电容器C4的电容值可以相同，也可以不相同，对于各个实施例中第一电容器C1、第二电容器C2、第三电容器C3和第五电容器C5的电容值的设定以能显著抑制第二节点漏电为准。
在本公开的实施例提供的电路中，第一节点N1、第二节点N2、第三节点N3、第四节点N4、第五节点N5、第六节点N6、第七节点N7、第八节点N8并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
本公开的一些实施例还提供了一种显示面板01，如前所述，该显示面板01包括：多个亚像素10，多条扫描时序信号线GL、多条发光时序信号线EL和多条数据信号线DL。一个亚像素(sub pixel)10中设置有如本公开提供的像素驱动电路100。
示例性地，如图16所示，多个亚像素10排列成N行M列。扫描时序信号线GL包括N条，分别为GL(1)～GL(N)，发光时序信号线EL包括N条，分别为EL(1)～EL(N)，数据信号线DL包括M条，分别为D(1)～D(M)。其中，N和M均为正整数。
其中，第n行亚像素10所包括的各像素驱动电路100的发光时序信号端EMn与第n条发光时序信号线EL(n)耦接。示例性的，第2行亚像素10所包括的各像素驱动电路100的发光时序信号端EM2与第2条发光时序信号线EL(2)耦接，1≤n≤N。
如图16所示，第n行亚像素10所包括的各像素驱动电路100的第二扫描时序信号端Sn(即S2)与第n条扫描时序信号线GL(n)耦接。除第一行亚像素外，第n行亚像素所包括的各像素驱动电路的第一扫描时序信号端S(n-1)(即S1)与第n-1条扫描时序信号线耦接。示例性的，第二行亚像素10所包括的各像素驱动电路100的第一扫描时序信号端S(n-1)与第1条扫描时序信号线GL(1)耦接，第二扫描时序信号端Sn与第2条扫描时序信号线GL(2)耦接。1≤n≤N。
如图17所示，在像素驱动电路100中的漏电抑制子电路109还与第三扫描时序信号端S(n+1)(即S3)耦接的情况下，除最后一行亚像素外，第n行亚像素所包括的各像素驱动电路的第三扫描时序信号端S(n+1)与第n+1条扫描时序信号线耦接。示例性的，第二行亚像素10所包括的各像素驱动电路100的第三扫描时序信号端S(n+1)与第3条扫描时序信号线GL(3)耦接。1≤n≤N。
在一些实施例中，显示面板01还包括设置在第一行亚像素之前和最后一行亚像素(第N行亚像素)之后的至少一行哑单元(dummy cell)，该至少一行哑单元具有与上述亚像素相同的结构，但在显示面板进行显示时，没有相应的显示功能。由于工艺问题以及电路寄生参数的原因，在不设置至少一行哑单元的情况下，实际用于显示的N行亚像素中，边缘亚像素(第一行亚像素和第N行亚像素)中的像素驱动电路100与内部的亚像素中的像素驱动电路100的电学特性存在差异，导致边缘亚像素的显示效果与内部的亚像素的显示效果存在差异。通过设置至少一行哑单元，使得该至少一行哑单元作为边缘行，能够避免实际用于显示的N行亚像素中边缘亚像素和内部亚像素之间存在差异，从而保证了正常显示。
由此，对应至少一行哑单元，除N条扫描时序信号线GL(1)～GL(N)和N条发光时序信号线EL(1)～EL(N)之外，显示面板01还包括对应的dummy line，例如显示面板01还包括哑扫描时序信号线GL(dummy)和哑发光时序信号线EL(dummy)。示例性地，如图11所示，显示面板还包括设置于第1条扫描时序信号线GL(1)之前的哑扫描时序信号线GL(dummy)，例如可称为第0条扫描时序信号线GL(0)，以及设置于第N条扫描时序信号线GL(N)之后的哑扫描时序信号线GL(dummy)，例如可称为第N+1条扫描时序信号线GL(N+1)。
这样，第一行亚像素10所包括的各像素驱动电路100的第一扫描时序信号端S(n-1)与第0条扫描时序信号线GL(0)耦接。第0条扫描时序信号线GL(0)被配置为，向第一行亚像素10所包括的各像素驱动电路100的第一扫描时序信号端S(n-1)传输第一扫描时序信号s1。
第N行亚像素所包括的各像素驱动电路的第三扫描时序信号端S(n+1)与第N+1条扫描时序信号线GL(N+1)耦接。第N+1条扫描时序信号线GL(N+1)被配置为，向第一行亚像素10所包括的各像素驱动电路100的第三扫描时序信号端S(n+1)传输第三扫描时序信号s3。
如图17所示，示例性地，第m列亚像素10所包括的各像素驱动电路100的数据信号端Data与第m条数据信号线耦接。示例性地，第1列亚像素10所包括的各像素驱动电路100的数据信号端Data与第1条数据信号线DL(1)耦接，第M列亚像素10所包括的各像素驱动电路100的数据信号端Data与第M条数据信号线DL(M)耦接。
这样，扫描时序信号线GL为第一扫描时序信号端S(n-1)、和第二扫描时序信号端Sn和第三扫描时序信号端S(n+1)提供扫描时序信号。发光时序信号线EL为发光时序信号端EMn提供发光时序信号，数据信号线DL为数据信号端Data提供数据信号data。
需要说明的是，以上所述的显示面板01所包括的多条信号线的排布，以及图16、图17示出的显示面板01的布线图仅是一种示例，并不构成对显示面板01的结构的限制。
另外，显示面板01还包括多条参考电压信号线、多条初始化信号线、多条第一电压信号线等信号线，本公开对布线方式不做限定。
在一些实施例中，如图16和图17所示，显示面板01还包括设置于周边区BB的栅极驱动电路20和发光驱动电路30，在一些实施例中，栅极驱动电路20和发光驱动电路30可以设置在沿扫描时序信号线GL的延伸方向上的侧边。
可以理解的是，显示装置还包括源极驱动电路40，源极驱动电路40与显示面板进行bonding(绑定)，被配置为向各数据线DL提供数据信号。
在一些示例中，上述栅极驱动电路20可以为栅极驱动IC(integrated circuit，集成电路)，发光驱动电路30可以为发光驱动IC。
在另一些示例中，上述栅极驱动电路20可以为GOA(Gate Driver on Array)电路，发光驱动电路30可以为EOA(Emitter on Array)电路，也即上述栅极驱动电路20和发光驱动电路30直接集成在显示面板01的阵列基板001中。这样，一方面，可以降低显示面板的制作成本；另一方面，还可以窄化显示装置的边框宽度。以下均是以栅极驱动电路20为GOA电路，发光驱动电路30可以为EOA电路为例进行说明。
需要说明的是的，在一些示例中，显示面板01在周边区BB的单侧设置栅极驱动电路20和发光驱动电路30，栅极驱动电路20和发光驱动电路30分别从单侧逐行依次驱动各扫描时序信号线GL和各发光时序信号线EL，即单侧驱动。
在另一些示例中，如图17所示，显示面板01可以在周边区BB中沿水平方向X上的两个侧边分别设置栅极驱动电路20，通过两个栅极驱动电路20同时从两侧逐行依次驱动各扫描时序信号线GL，以及在沿水平方向X上的两个侧边分别设置发光驱动电路30，通过两个发光驱动电路30同时从两侧逐行依次驱动各发光时序信号线EL，即双侧驱动。
栅极驱动电路20被配置为提供扫描时序信号，示例性地，栅极驱动电路20包括N级级联的移位寄存器(RS1、RS2......RS(N))，N级级联的移位寄存器(RS1、RS2......RS(N))分别对应耦接N条扫描时序信号线GL(1)～GL(N)，用以向扫描时序信号线输出对应的扫描时序信号。
在显示面板还包括第0条扫描时序信号线GL(0)和第N+1条扫描时序信号线GL(N+1)的情况下，栅极驱动电路20还包括第一哑移位寄存器RS(Dummy)1和第二哑移位寄存器RS(Dummy)2，第一哑移位寄存器RS(Dummy)1与第一级移位寄存器RS1耦接，并与第0条扫描时序信号线GL(0)耦接，第二哑移位寄存器RS(Dummy)2与第N级移位寄存器RSN耦接，并与N+1条扫描时序信号线GL(N+1)耦接。即栅极驱动电路20包括N+2级级联的移位寄存器，用以向扫描时序信号线GL输出对应的扫描时序信号。
发光驱动电路30被配置为提供发光时序信号，示例性的，发光驱动电路30包括N级级联的移位寄存器(RS1’、RS2’......RS(N)’)，N级级联的移位寄存器(RS1’、RS2’......RS(N)’)分别对应耦接N条发光时序信号线EL(1)～EL(N)。
在一些示例中，发光驱动电路30所包括的移位寄存器的数量少于N条发光时序信号线的数量，一个移位寄存器具有至少两个输出端口，被配置为向至少两条发光时序信号线输出对应的发光时序信号。例如，发光驱动电路30包括N/2级级联的移位寄存器(RS1’、RS2’......RS(N/2)’)，一个移位寄存器分别对应耦接两条发光时序信号线EL。
在一些实施例中，对应本公开所提供的图13B所示的像素驱动电路100，和对应的如图15所示的驱动时序图，本公开所提供的显示面板中，栅极驱动电路采用奇偶行分别驱动的方式，例如栅极驱动电路20包括的N级移位寄存器(RS1、RS2......RS(N))中，编号为奇数的移位寄存器(RS1、RS3、RS5......)为奇数组移位寄存器，奇数组移位寄存器中的各移位寄存器依次级联，编号为偶数的移位寄存器(RS2、RS4、RS6......)为偶数组移位寄存器，偶数组移位寄存器中的各移位寄存器依次级联，N级移位寄存器(RS1、RS2......RS(N))中分别对应耦接N条扫描时序信号线GL(1)～GL(N)，用以向扫描时序信号线输出对应的扫描时序信号。
上述奇数组移位寄存器和偶数组移位寄存器分别受控于两套时钟信号CLK，这两套时钟信号CLK的相位差是设定时间Δt。例如奇数组移位寄存器受控于第一时钟信号CLK1和第二时钟信号CLK2，偶数组移位寄存器受控于第三时钟信号CLK3和第四时钟信号CLK4，第一时钟信号CLK1与第三时钟信号CLK3的相位差是设定时间Δt，第二时钟信号CLK2与第四时钟信号CLK4的相位差是设定时间Δt，通过这样设置，可以保证栅极驱动电路所输出的栅极扫描时序信号满足图15所示的形式，即相邻两个移位寄存器所输出的栅极扫描时序信号的低电平具有设定时间Δt的重叠。
由于本公开所提供的像素驱动电路100能够提高第四电容器104的电压保持率，从而提高发光器件108的发光亮度的稳定性，且保证各发光器件108的发光亮度的均一性，因此，显示面板01的显示效果较好，具有闪烁感较低和显示亮度均一的效果。
本公开的一些实施例还提供了一种显示装置02，如图18所示，该显示装置包括上述显示面板01。
在一些示例中，显示装置还包括框架、电路板、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等，显示面板01设置于框架内。
本公开实施例所提供的显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
本公开所提供的显示装置具有与显示面板相同的有益效果，此处不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (23)

1.一种像素驱动电路，其特征在于，所述像素驱动电路包括：储能子电路、复位子电路、补偿子电路、驱动子电路和漏电抑制子电路；其中，
所述储能子电路与第一节点和第二节点耦接；
所述复位子电路与所述第二节点、第一扫描时序信号端和初始化信号端耦接；
所述补偿子电路与所述第二节点、第三节点和第二扫描时序信号端耦接；
所述驱动子电路与所述第二节点、所述第三节点和第一电压信号端耦接；
所述漏电抑制子电路与所述储能子电路、所述复位子电路和所述补偿子电路耦接；
所述复位子电路被配置为，响应于在所述第一扫描时序信号端处接收的第一扫描时序信号，将在所述初始化信号端处接收的初始化信号传输至所述第二节点，以对所述第二节点复位；
所述补偿子电路被配置为，响应于在所述第二扫描时序信号端处接收的第二扫描时序信号，使所述驱动子电路产生自饱和状态；
所述驱动子电路被配置为，在所述补偿子电路的作用下产生自饱和状态，根据在所述第一电压信号端处接收的第一电压信号，生成补偿信号，并将所述补偿信号传输至所述第二节点；
所述储能子电路被配置为，在所述第一节点和所述第二节点的电压的作用下进行充电，并根据所述第一节点的电位，对所述第二节点的电位进行耦合，并保持所述第二节点的经耦合的电位；
所述驱动子电路还被配置为，在所述储能子电路的耦合作用下，根据所述第一电压信号生成驱动信号，并将所述驱动信号传输至所述第三节点；
所述漏电抑制子电路被配置为，响应于发光时序信号，将来自所述复位子电路的初始化信号传输至所述第二节点，在所述驱动子电路生成并传输驱动信号的过程中，抑制所述储能子电路漏电。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：基准电压子电路、数据写入子电路和发光控制子电路；其中，
所述基准电压子电路与所述第一节点、所述第一扫描时序信号端或所述第二扫描时序信号端、和参考电压信号端耦接；所述基准电压子电路被配置为，响应于所述第一扫描时序信号，或者，响应于所述第二扫描时序信号，将在所述参考电压信号端处接收的参考电压信号传输至所述第一节点；
所述数据写入子电路与所述第一节点、所述第二扫描时序信号端和数据信号端耦接；所述数据写入子电路被配置为，响应于所述第二扫描时序信号，将在所述数据信号端处接收的数据信号传输至所述第一节点；
所述发光控制子电路与所述第三节点、发光时序信号端和发光器件耦接；所述发光控制子电路被配置为，响应于在所述发光时序信号端处接收的发光时序信号，将来自所述驱动子电路的驱动信号传输至所述发光器件，以驱动所述发光器件发光。
3.根据权利要求2所述的像素驱动电路，其特征在于，
所述漏电抑制子电路与所述第二节点耦接，以使所述漏电抑制子电路通过所述第二节点与所述储能子电路耦接；
所述漏电抑制子电路还与第四节点和所述发光时序信号端耦接；
所述补偿子电路与所述第四节点耦接，以使所述补偿子电路通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接；
所述复位子电路与所述第四节点耦接，以使所述复位子电路通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接；
所述漏电抑制子电路还被配置为，在所述发光时序信号的控制下打开，并与处于打开状态的补偿子电路共同作用，使所述驱动子电路处于自饱和状态。
4.根据权利要求3所述的像素驱动电路，其特征在于，所述复位子电路、所述补偿子电路、所述驱动子电路和所述漏电抑制子电路均包括至少一个晶体管；
所述复位子电路、所述补偿子电路和所述驱动子电路所包括的晶体管为低温多晶硅薄膜晶体管；
所述漏电抑制子电路所包括的晶体管为氧化物薄膜晶体管或非晶硅薄膜晶体管；
所述复位子电路、所述补偿子电路和所述驱动子电路所包括的晶体管的导通/截止类型与所述漏电抑制子电路所包括的晶体管的导通/截止类型相反。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述漏电抑制子电路包括第一晶体管；
所述第一晶体管的控制极与所述发光时序信号端耦接，所述第一晶体管的第一极与所述第四节点耦接，所述第一晶体管的第二极与所述第二节点耦接。
6.根据权利要求3所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：副漏电抑制子电路；
所述副漏电抑制子电路与所述第一节点和所述第四节点耦接；所述副漏电抑制子电路被配置为，在所述第一节点和所述第四节点的电压的作用下进行充电，并根据所述第一节点的电位，对所述第四节点的电位进行耦合，以使所述第四节点的电位与所述第二节点的电位保持相等或大致相等，并保持所述第四节点的经耦合的电位，抑制所述第二节点漏电。
7.根据权利要求6所述的像素驱动电路，其特征在于，所述副漏电抑制子电路包括第一电容器；所述第一电容器的第一端与所述第一节点耦接，所述第一电容器的第二端与所述第四节点耦接。
8.根据权利要求2所述的像素驱动电路，其特征在于，
所述漏电抑制子电路与所述第一节点耦接，以使所述漏电抑制子电路通过所述第一节点与所述储能子电路耦接；
所述复位子电路和所述补偿子电路均与所述第二节点直接耦接；
所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第五节点耦接；
所述漏电抑制子电路被配置为，在所述第一节点和所述第五节点的电压的作用下进行充电，以及根据所述第一节点的电位，对所述第五节点的电位进行耦合，以使所述第五节点的电位与所述第二节点的电位保持相等或大致相等，并保持所述第五节点的经耦合的电位，抑制所述第二节点漏电。
9.根据权利要求8所述的像素驱动电路，其特征在于，所述漏电抑制子电路包括第二电容器；所述第二电容器的第一端与所述第一节点耦接，所述第二电容器的第二端与所述第五节点耦接。
10.根据权利要求2所述的像素驱动电路，其特征在于，
所述漏电抑制子电路与所述第二节点耦接，以使所述漏电抑制子电路通过所述第二节点与所述储能子电路耦接；
所述复位子电路和所述补偿子电路均与所述第二节点直接耦接；
所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第六节点耦接；
所述漏电抑制子电路还与第三扫描时序信号端和恒定电压信号端耦接；其中，所述恒定电压信号端被配置为提供恒定电压信号；
所述漏电抑制子电路被配置为，在所述第六节点的电压的作用下充电，以及响应于在所述第三扫描时序信号端处接收的第三扫描时序信号，使所述第六节点的电位与所述第二节点的电位保持相等或大致相等，以抑制所述第二节点漏电。
11.根据权利要求10所述的像素驱动电路，其特征在于，所述漏电抑制子电路包括第三电容器和第二晶体管；
所述第三电容器的第一端与所述恒定电压信号端耦接，所述第三电容器的第二端与所述第六节点耦接；
所述第二晶体管的控制极与所述第三扫描时序信号端耦接，所述第二晶体管的第一极与所述第二节点耦接，所述第二晶体管的第二极与所述第六节点耦接。
12.根据权利要求3~11中任一项所述的像素驱动电路，其特征在于，所述复位子电路包括串联的第三晶体管和第四晶体管；
所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第二节点耦接；
所述补偿子电路包括串联的第五晶体管和第六晶体管；
所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第二节点耦接。
13.根据权利要求12所述的像素驱动电路，其特征在于，
在所述漏电抑制子电路还与所述第二节点和所述发光时序信号端耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与第四节点耦接的情况下，
所述第四晶体管的第二极与所述第四节点耦接，以使所述第四晶体管通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接；
所述第六晶体管的第二极与所述第四节点耦接，以使所述第六晶体管通过所述第四节点和所述漏电抑制子电路与所述第二节点耦接；
在所述漏电抑制子电路与所述第一节点耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接；所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与第五节点耦接的情况下，
所述第四晶体管的第一极还与所述第五节点耦接；所述第六晶体管的第一极还与所述第五节点耦接；
在所述漏电抑制子电路与所述第二节点、第三扫描时序信号端和恒定电压信号端耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第六节点耦接的情况下；
所述第四晶体管的第一极还与所述第六节点耦接；所述第六晶体管的第一极还与所述第六节点耦接。
14.根据权利要求3~7中任一项所述的像素驱动电路，其特征在于，
所述复位子电路包括第七晶体管；所述第七晶体管的控制极与所述第一扫描时序信号端耦接，所述第七晶体管的第一极与所述初始化信号端耦接，所述第七晶体管的第二极与所述第四节点耦接；
所述补偿子电路包括第八晶体管；所述第八晶体管的控制极与所述第二扫描时序信号端耦接，所述第八晶体管的第一极与第三节点耦接，所述第八晶体管的第二极与所述第四节点耦接。
15.根据权利要求2~11中任一项所述的像素驱动电路，其特征在于，
在所述基准电压子电路与所述第一扫描时序信号端耦接的情况下，所述基准电压子电路还与所述发光时序信号端耦接；
所述基准电压子电路还被配置为，响应于所述发光时序信号，将所述参考电压信号传输至所述第一节点；
所述基准电压子电路包括第九晶体管和第十晶体管；所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与所述参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接；
在所述基准电压子电路与所述第二扫描时序信号端耦接的情况下，
所述基准电压子电路包括第十一晶体管；所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接；
所述复位子电路、所述补偿子电路、所述驱动子电路、所述数据写入子电路和所述发光控制子电路均包括至少一个晶体管；
所述复位子电路、所述补偿子电路、所述驱动子电路、所述数据写入子电路和所述发光控制子电路所包括的晶体管的导通/截止类型与所述第十一晶体管的导通/截止类型相反。
16.根据权利要求1~11中任一项所述的像素驱动电路，其特征在于，
所述储能子电路包括第四电容器；所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接；
所述驱动子电路包括第十二晶体管；所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接；
在所述像素驱动电路还包括数据写入子电路和发光控制子电路的情况下，
所述数据写入子电路包括第十三晶体管；所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接；
所述发光控制子电路包括第十四晶体管；所述第十四晶体管的控制极与发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与发光器件耦接。
17.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：基准电压子电路、数据写入子电路、发光控制子电路和副漏电抑制子电路；其中，
所述漏电抑制子电路包括第一晶体管，所述第一晶体管为氧化物薄膜晶体管或非晶硅薄膜晶体管；所述储能子电路包括第四电容器；所述驱动子电路包括第十二晶体管；所述数据写入子电路包括第十三晶体管；所述发光控制子电路包括第十四晶体管；所述复位子电路包括串联的第三晶体管和第四晶体管，或者所述复位子电路包括第七晶体管；所述补偿子电路包括串联的第五晶体管和第六晶体管，或者所述补偿子电路包括第八晶体管；所述基准电压子电路包括第九晶体管和第十晶体管，或者所述基准电压子电路包括第十一晶体管；所述副漏电抑制子电路包括第一电容器；
所述第一晶体管的控制极与发光时序信号端耦接，所述第一晶体管的第一极与第四节点耦接，所述第一晶体管的第二极与所述第二节点耦接；所述第一晶体管的导通/截止类型与所述像素驱动电路中除所述第一晶体管和所述第十一晶体管之外的其他晶体管的导通/截止类型相反；
所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接；
所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接；
所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接；
所述第十四晶体管的控制极与发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与发光器件耦接；
在所述复位子电路包括串联的第三晶体管和第四晶体管的情况下，所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第四节点耦接；
在所述复位子电路包括第七晶体管的情况下，所述第七晶体管的控制极与所述第一扫描时序信号端耦接，所述第七晶体管的第一极与所述初始化信号端耦接，所述第七晶体管的第二极与所述第四节点耦接；
在所述补偿子电路包括串联的第五晶体管和第六晶体管的情况下，所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第四节点耦接；
在所述补偿子电路包括第八晶体管的情况下；所述第八晶体管的控制极与所述第二扫描时序信号端耦接，所述第八晶体管的第一极与第三节点耦接，所述第八晶体管的第二极与所述第四节点耦接；
在所述基准电压子电路包括第九晶体管和第十晶体管的情况下，所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接；
在所述基准电压子电路包括第十一晶体管的情况下，所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接；所述第十一晶体管和所述第一晶体管的导通/截止类型相同；
所述第一电容器的第一端与所述第一节点耦接，所述第一电容器的第二端与所述第四节点耦接。
18.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：基准电压子电路、数据写入子电路和发光控制子电路；其中，
所述漏电抑制子电路包括第二电容器；所述储能子电路包括第四电容器；所述驱动子电路包括第十二晶体管；所述数据写入子电路包括第十三晶体管；所述发光控制子电路包括第十四晶体管；所述复位子电路包括串联的第三晶体管和第四晶体管；所述补偿子电路包括串联的第五晶体管和第六晶体管；所述基准电压子电路包括第九晶体管和第十晶体管，或者所述基准电压子电路包括第十一晶体管；
所述第二电容器的第一端与所述第一节点耦接，所述第二电容器的第二端与第五节点耦接；
所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接；
所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接；
所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接；
所述第十四晶体管的控制极与发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与发光器件耦接；
所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第二节点耦接；所述第四晶体管的第一极还与所述第五节点耦接；
所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第二节点耦接；所述第六晶体管的第一极还与所述第五节点耦接；
在所述基准电压子电路包括第九晶体管和第十晶体管的情况下，所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接；
在所述基准电压子电路包括第十一晶体管的情况下，所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接；所述第十一晶体管的导通/截止类型与该像素驱动电路中的除所述第十一晶体管之外的其他晶体管的导通/截止类型相反。
19.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：基准电压子电路、数据写入子电路和发光控制子电路；其中，
所述漏电抑制子电路包括第三电容器和第二晶体管；所述储能子电路包括第四电容器；所述驱动子电路包括第十二晶体管；所述数据写入子电路包括第十三晶体管；所述发光控制子电路包括第十四晶体管；所述复位子电路包括串联的第三晶体管和第四晶体管；所述补偿子电路包括串联的第五晶体管和第六晶体管；所述基准电压子电路包括第九晶体管和第十晶体管，或者所述基准电压子电路包括第十一晶体管；
所述第三电容器的第一端与恒定电压信号端耦接，所述第三电容器的第二端与第六节点耦接；
所述第二晶体管的控制极与第三扫描时序信号端耦接，所述第二晶体管的第一极与所述第二节点耦接，所述第二晶体管的第二极与所述第六节点耦接；
所述第四电容器的第一端与所述第一节点耦接，所述第四电容器的第二端与所述第二节点耦接；
所述第十二晶体管的控制极与所述第二节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第三节点耦接；
所述第十三晶体管的控制极与所述第二扫描时序信号端耦接，所述第十三晶体管的第一极与数据信号端耦接，所述第十三晶体管的第二极与所述第一节点耦接；
所述第十四晶体管的控制极与发光时序信号端耦接，所述第十四晶体管的第一极与所述第三节点耦接，所述第十四晶体管的第二极与发光器件耦接；
所述第三晶体管的控制极与所述第一扫描时序信号端耦接，所述第三晶体管的第一极与所述初始化信号端耦接，所述第三晶体管的第二极与所述第四晶体管的第一极耦接，所述第四晶体管的控制极与所述第一扫描时序信号端耦接，所述第四晶体管的第二极与所述第二节点耦接；所述第四晶体管的第一极还与所述第六节点耦接；
所述第五晶体管的控制极与所述第二扫描时序信号端耦接，所述第五晶体管的第一极与所述第三节点耦接，所述第五晶体管的第二极与所述第六晶体管的第一极耦接，所述第六晶体管的控制极与所述第二扫描时序信号端耦接，所述第六晶体管的第二极与所述第二节点耦接；所述第六晶体管的第一极还与所述第六节点耦接；
在所述基准电压子电路包括第九晶体管和第十晶体管的情况下，所述第九晶体管的控制极与所述第一扫描时序信号端耦接，所述第九晶体管的第一极与参考电压信号端耦接，所述第九晶体管的第二极与所述第一节点耦接；所述第十晶体管的控制极与所述发光时序信号端耦接，所述第十晶体管的第一极与所述参考电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接；
在所述基准电压子电路包括第十一晶体管的情况下，所述第十一晶体管的控制极与所述第一扫描时序信号端耦接，所述第十一晶体管的第一极与所述参考电压信号端耦接，所述第十一晶体管的第二极与所述第一节点耦接；所述第十一晶体管的导通/截止类型与该像素驱动电路中的除所述第十一晶体管之外的其他晶体管的导通/截止类型相反。
20.一种像素驱动方法，其特征在于，所述像素驱动方法应用于如权利要求1~19中任一项所述的像素驱动电路；
所述像素驱动电路包括储能子电路、复位子电路、补偿子电路、发光控制子电路、驱动子电路、数据写入子电路、基准电压子电路和漏电抑制子电路；所述数据写入子电路与所述第一节点、所述第二扫描时序信号端和数据信号端耦接；所述发光控制子电路与所述第三节点、发光时序信号端和发光器件耦接；所述基准电压子电路与所述第一节点、所述第一扫描时序信号端或所述第二扫描时序信号端、和参考电压信号端耦接；
所述像素驱动方法包括：一个帧周期包括复位阶段、输入与补偿阶段、发光阶段；
在所述复位阶段：
所述基准电压子电路响应于在所述第一扫描时序信号端处接收的第一扫描时序信号或者在所述第二扫描时序信号端处接收的第二扫描时序信号，将在所述参考电压信号端处接收的参考电压信号传输至所述第一节点；
所述复位子电路响应于所述第一扫描时序信号，将在所述初始化信号端处接收的初始化信号传输至所述第二节点，以对所述第二节点复位；
在所述输入与补偿阶段：
所述数据写入子电路响应于所述第二扫描时序信号，将在所述数据信号端处接收的数据信号传输至所述第一节点；
所述补偿子电路在所述第二扫描时序信号的控制下，使所述驱动子电路产生自饱和状态；
所述驱动子电路在所述补偿子电路的作用下产生自饱和状态，根据在所述第一电压信号端处接收的第一电压信号，生成补偿信号，并将所述补偿信号传输至所述第二节点；
所述储能子电路在所述第一节点和所述第二节点的电压的作用下进行充电；
在所述发光阶段：
所述基准电压子电路将所述参考电压信号传输至所述第一节点；
所述储能子电路根据所述第一节点的电位，对所述第二节点的电位进行耦合，并保持所述第二节点的经耦合的电位；
所述驱动子电路在所述储能子电路的耦合作用下，根据所述第一电压信号生成驱动信号，并将所述驱动信号传输至所述发光控制子电路；
所述发光控制子电路响应于所述发光时序信号，将来自所述驱动子电路的驱动信号传输至所述发光器件，以驱动所述发光器件发光；
所述漏电抑制子电路抑制所述储能子电路漏电。
21.根据权利要求20所述的像素驱动方法，其特征在于，在所述漏电抑制子电路还与所述第二节点和所述发光时序信号端耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与第四节点耦接的情况下，
在所述复位阶段：
所述复位子电路响应于所述第一扫描时序信号，将所述初始化信号传输至所述第四节点；
所述漏电抑制子电路响应于所述发光时序信号，将来自所述复位子电路的初始化信号传输至所述第二节点；
在所述输入与补偿阶段：
所述漏电抑制子电路在所述发光时序信号的控制下打开，并与处于打开状态的补偿子电路共同作用，使所述驱动子电路处于自饱和状态；
在所述发光阶段：
所述漏电抑制子电路抑制所述第二节点漏电；
在所述漏电抑制子电路与所述第一节点耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接；所述漏电抑制子电路、所述补偿子电路和所述复位子电路均与第五节点耦接的情况下，
在所述复位阶段：
所述复位子电路响应于在所述第一扫描时序信号，还将所述初始化信号传输至所述第五节点，以对所述第五节点复位；
在所述输入与补偿阶段：
所述驱动子电路还将所述驱动信号传输至所述第五节点；
所述漏电抑制子电路在所述第一节点和所述第五节点的电压的作用下充电；
在所述发光阶段：
所述漏电抑制子电路根据所述第一节点的电位，对所述第五节点的电位进行耦合，以使所述第五节点的电位与所述第二节点的电位保持相等或大致相等，并保持所述第五节点的电位，抑制所述第二节点漏电；
在所述漏电抑制子电路与所述第二节点、第三扫描时序信号端和恒定电压信号端耦接，所述复位子电路和所述补偿子电路均与所述第二节点直接耦接，所述漏电抑制子电路、所述补偿子电路和所述复位子电路还均与第六节点耦接的情况下，
在所述复位阶段：
所述复位子电路响应于所述第一扫描时序信号，还将所述初始化信号传输至所述第六节点，以对所述第六节点复位；
在所述输入与补偿阶段：
所述驱动子电路还将所述驱动信号传输至所述第六节点；
所述漏电抑制子电路在所述第六节点的电压的作用下充电；
在所述发光阶段：
所述漏电抑制子电路响应于在第三扫描时序信号端处接收的第三扫描时序信号，使所述第六节点的电位与所述第二节点的电位保持相等或大致相等，抑制所述第二节点漏电。
22.一种显示面板，其特征在于，所述显示面板包括：多个如权利要求1~19中任一项所述的像素驱动电路。
23.一种显示装置，其特征在于，所述显示装置包括如权利要求22所述的显示面板。
CN202010594547.4A 2020-06-24 2020-06-24 像素驱动电路及其驱动方法、显示面板及显示装置 Active CN111627387B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010594547.4A CN111627387B (zh) 2020-06-24 2020-06-24 像素驱动电路及其驱动方法、显示面板及显示装置
PCT/CN2021/094183 WO2021258915A1 (zh) 2020-06-24 2021-05-17 像素驱动电路及其驱动方法、显示面板及显示装置
US17/793,841 US11875747B2 (en) 2020-06-24 2021-05-17 Pixel driving circuit, driving method for the same, display panel, and display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010594547.4A CN111627387B (zh) 2020-06-24 2020-06-24 像素驱动电路及其驱动方法、显示面板及显示装置

Publications (2)

Publication Number Publication Date
CN111627387A CN111627387A (zh) 2020-09-04
CN111627387B true CN111627387B (zh) 2022-09-02

Family

ID=72272124

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010594547.4A Active CN111627387B (zh) 2020-06-24 2020-06-24 像素驱动电路及其驱动方法、显示面板及显示装置

Country Status (3)

Country Link
US (1) US11875747B2 (zh)
CN (1) CN111627387B (zh)
WO (1) WO2021258915A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111445848B (zh) * 2020-04-30 2021-10-08 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示基板
CN111627387B (zh) 2020-06-24 2022-09-02 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板及显示装置
CN117542318A (zh) 2020-07-15 2024-02-09 武汉华星光电半导体显示技术有限公司 像素电路及其驱动方法、显示装置
CN112037717B (zh) * 2020-09-24 2022-01-11 京东方科技集团股份有限公司 像素单元驱动电路、驱动方法、显示面板及显示装置
CN112053661B (zh) * 2020-09-28 2023-04-11 京东方科技集团股份有限公司 像素电路、像素驱动方法、显示面板和显示装置
CN114360440B (zh) * 2020-09-30 2023-06-30 京东方科技集团股份有限公司 像素电路及其驱动方法、发光装置
CN114830222B (zh) * 2020-10-27 2024-04-16 京东方科技集团股份有限公司 显示面板及其驱动方法和显示装置
EP4145434A4 (en) * 2020-11-03 2023-05-24 BOE Technology Group Co., Ltd. PIXEL CIRCUIT AND DRIVE METHOD THEREOF, DISPLAY PANEL AND DISPLAY DEVICE
CN112419982A (zh) * 2020-11-11 2021-02-26 Oppo广东移动通信有限公司 一种像素补偿电路、显示面板及电子设备
CN112419967B (zh) * 2020-11-19 2022-04-12 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN114902321B (zh) * 2020-11-27 2024-01-30 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板、显示装置
US20230110045A1 (en) * 2020-11-30 2023-04-13 Chengdu Boe Optoelectronics Technology Co., Ltd. Pixel drive circuit, driving method thereof and display panel
WO2022133978A1 (zh) * 2020-12-25 2022-06-30 京东方科技集团股份有限公司 显示面板、像素电路及显示装置
CN115398523A (zh) 2021-01-27 2022-11-25 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示基板、显示装置
JP2024508575A (ja) * 2021-02-10 2024-02-28 京東方科技集團股▲ふん▼有限公司 アレイ基板、その表示パネル及び表示装置
CN113516952B (zh) * 2021-05-26 2022-11-18 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
WO2022266892A1 (zh) * 2021-06-23 2022-12-29 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN113327556A (zh) * 2021-06-25 2021-08-31 合肥京东方卓印科技有限公司 像素电路及其驱动方法、显示面板
CN113724654B (zh) * 2021-08-31 2023-12-12 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示装置
CN116547740A (zh) * 2021-09-29 2023-08-04 京东方科技集团股份有限公司 像素驱动电路及像素驱动方法、显示面板
KR20230065606A (ko) * 2021-11-05 2023-05-12 엘지디스플레이 주식회사 화소 구동 회로를 포함한 전계발광 표시장치
CN114023253B (zh) * 2021-11-16 2022-09-27 武汉华星光电半导体显示技术有限公司 像素电路及显示装置
WO2023206210A1 (en) * 2022-04-28 2023-11-02 Boe Technology Group Co., Ltd. Scan circuit and display apparatus
US20230368736A1 (en) * 2022-05-16 2023-11-16 Samsung Display Co., Ltd. Pixel and display apparatus including the same
US11915649B2 (en) 2022-06-08 2024-02-27 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Pixel circuit and display panel
CN115083335A (zh) * 2022-06-08 2022-09-20 武汉华星光电半导体显示技术有限公司 像素电路及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336292A (zh) * 2014-07-16 2016-02-17 上海和辉光电有限公司 Oled像素补偿电路和oled像素驱动方法
CN106875893A (zh) * 2017-03-07 2017-06-20 京东方科技集团股份有限公司 像素电路和具有该像素电路的显示装置
CN106935198A (zh) * 2017-04-17 2017-07-07 京东方科技集团股份有限公司 一种像素驱动电路、其驱动方法及有机发光显示面板
CN108847186A (zh) * 2018-06-29 2018-11-20 昆山国显光电有限公司 像素电路及其驱动方法、显示面板及显示装置
CN111179859A (zh) * 2020-03-16 2020-05-19 京东方科技集团股份有限公司 一种像素电路、显示面板及显示装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4180018B2 (ja) * 2003-11-07 2008-11-12 三洋電機株式会社 画素回路及び表示装置
JP2007108378A (ja) * 2005-10-13 2007-04-26 Sony Corp 表示装置の駆動方法および表示装置
KR101040786B1 (ko) * 2009-12-30 2011-06-13 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR101097325B1 (ko) 2009-12-31 2011-12-23 삼성모바일디스플레이주식회사 화소 회로 및 유기 전계 발광 표시 장치
KR101682691B1 (ko) 2010-07-20 2016-12-07 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR101760090B1 (ko) 2010-08-11 2017-07-21 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
CN102652332B (zh) * 2010-10-28 2014-11-12 松下电器产业株式会社 显示装置
KR20140127048A (ko) 2013-04-24 2014-11-03 삼성디스플레이 주식회사 유기 발광 표시 장치
US9633625B2 (en) * 2013-05-22 2017-04-25 Samsung Display Co., Ltd. Pixel circuit and method for driving the same
US9634038B2 (en) * 2014-02-25 2017-04-25 Lg Display Co., Ltd. Display backplane having multiple types of thin-film-transistors
CN104050917B (zh) 2014-06-09 2018-02-23 上海天马有机发光显示技术有限公司 一种像素电路、有机电致发光显示面板及显示装置
CN105206221B (zh) 2014-06-13 2018-06-22 京东方科技集团股份有限公司 像素驱动电路、驱动方法、阵列基板及显示装置
KR102298336B1 (ko) 2014-06-20 2021-09-08 엘지디스플레이 주식회사 유기발광다이오드 표시장치
CN104751779A (zh) 2014-11-25 2015-07-01 上海和辉光电有限公司 显示装置、oled像素驱动电路及其驱动方法
EP3098804A3 (en) * 2015-05-28 2016-12-21 LG Display Co., Ltd. Organic light emitting display
KR102551789B1 (ko) 2016-06-15 2023-07-07 삼성디스플레이 주식회사 디스플레이 장치
CN107665672B (zh) * 2016-07-27 2020-01-31 上海和辉光电有限公司 像素电路及其驱动方法
US10339855B2 (en) 2016-08-30 2019-07-02 Apple, Inc. Device and method for improved LED driving
KR20180061860A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 이용한 표시패널
KR20180062276A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치
CN106875894B (zh) 2017-03-13 2019-01-18 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示装置
CN107204173B (zh) 2017-06-08 2019-06-28 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示面板
CN107274830B (zh) 2017-07-12 2019-07-02 上海天马有机发光显示技术有限公司 一种像素电路、其驱动方法及有机电致发光显示面板
KR102623352B1 (ko) * 2017-09-28 2024-01-09 엘지디스플레이 주식회사 유기발광표시장치 및 그의 구동방법
CN114093326B (zh) 2017-10-18 2023-04-11 京东方科技集团股份有限公司 一种像素电路及其驱动方法
KR20190100554A (ko) 2018-02-19 2019-08-29 삼성디스플레이 주식회사 유기 발광 표시 장치
CN108682392A (zh) 2018-05-21 2018-10-19 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板、制作方法和显示装置
CN110264946A (zh) * 2019-05-21 2019-09-20 合肥维信诺科技有限公司 一种像素电路和显示装置
JP2021173871A (ja) * 2020-04-24 2021-11-01 株式会社Joled 表示装置
KR20210149267A (ko) * 2020-06-01 2021-12-09 삼성디스플레이 주식회사 표시장치
CN111627387B (zh) * 2020-06-24 2022-09-02 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板及显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336292A (zh) * 2014-07-16 2016-02-17 上海和辉光电有限公司 Oled像素补偿电路和oled像素驱动方法
CN106875893A (zh) * 2017-03-07 2017-06-20 京东方科技集团股份有限公司 像素电路和具有该像素电路的显示装置
CN106935198A (zh) * 2017-04-17 2017-07-07 京东方科技集团股份有限公司 一种像素驱动电路、其驱动方法及有机发光显示面板
CN108847186A (zh) * 2018-06-29 2018-11-20 昆山国显光电有限公司 像素电路及其驱动方法、显示面板及显示装置
CN111179859A (zh) * 2020-03-16 2020-05-19 京东方科技集团股份有限公司 一种像素电路、显示面板及显示装置

Also Published As

Publication number Publication date
US11875747B2 (en) 2024-01-16
US20230042966A1 (en) 2023-02-09
CN111627387A (zh) 2020-09-04
WO2021258915A1 (zh) 2021-12-30

Similar Documents

Publication Publication Date Title
CN111627387B (zh) 像素驱动电路及其驱动方法、显示面板及显示装置
CN111445848B (zh) 像素驱动电路及其驱动方法、显示基板
CN211699668U (zh) 一种显示模组、显示驱动电路、电子设备
WO2021185015A1 (zh) 像素电路、显示面板及显示装置
CN110660360B (zh) 像素电路及其驱动方法、显示面板
US20240105119A1 (en) Pixel Circuit, Driving Method Therefor, and Display Apparatus
US20240062721A1 (en) Pixel Circuit and Driving Method Thereof, and Display Panel
WO2021223743A1 (zh) 像素驱动电路、显示面板、驱动方法、显示装置
US11935470B2 (en) Pixel circuit and driving method thereof, and display device
CN111276096A (zh) 像素驱动电路及其驱动方法、显示装置
US11790850B2 (en) Pixel driving circuit and pixel driving method therefor, display panel, and display apparatus
CN113658554B (zh) 像素驱动电路、像素驱动方法及显示装置
CN113539177B (zh) 扫描控制电路及其驱动方法、栅极驱动电路、显示装置
CN114023262A (zh) 像素驱动电路及显示面板
US11935475B2 (en) Display device, driving circuit and display driving method
KR102473279B1 (ko) 표시장치
WO2022110220A1 (zh) 像素电路、其驱动方法及显示装置
US11810506B2 (en) Pixel circuit, driving method for same, and display apparatus
US20230402001A1 (en) Pixel circuit and driving method therefor, display panel, and display apparatus
US11929033B2 (en) Display device
WO2023024072A1 (zh) 像素电路及其驱动方法、显示装置
US20230206853A1 (en) Gate driver and display device including the same
CN116631339A (zh) 像素电路及其驱动方法、显示基板和显示装置
CN115394252A (zh) 一种像素驱动电路及其驱动方法、显示面板
CN115331616A (zh) 一种像素电路、显示面板及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant