CN112419967B - 像素电路及其驱动方法、显示装置 - Google Patents

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Abstract

本申请公开了一种像素电路及其驱动方法、显示装置。所述电路包括：第一初始化子模块、数据写入模块、发光控制模块、电容模块、驱动晶体管、补偿模块、发光元件、保持模块；初始化模块与电容模块的第二端、驱动晶体管的栅极连接；数据写入模块、保持模块与电容模块的第一端连接；发光控制模块与发光元件的第一极、驱动晶体管的第二极连接；驱动晶体管的第一极与第一电源连接；发光元件的第二极与第二电源连接；第一初始化子模块、补偿模块为双晶体管电路，第一初始化子模块与补偿模块晶体管复用。本申请将发光控制驱动与栅极驱动合二为一，能够消除短期残像，通过双晶体管布局，减少漏电，通过晶体管复用，减少晶体管的数量。

Description

像素电路及其驱动方法、显示装置
技术领域
本公开一般涉及显示技术领域，具体涉及LED内部像素电路领域，尤其涉及一种像素电路及其驱动方法、显示装置。
背景技术
如图1所示，现有的像素电路包括发光控制驱动信号、栅极驱动信号，其驱动信号的实现需要发光控制驱动和栅极驱动两套控制程序，电路驱动方案复杂，增加驱动风险，同时像素电路在初始化时存在短期残像，驱动晶体管的栅极电位稳定性不好。
因此，本领域技术人员希望有一种更有效的像素电路，以解决现有技术的问题。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种像素电路及其驱动方法、显示装置。
本发明实施例公开一种像素补偿电路，包括：
第一初始化子模块、数据写入模块、发光控制模块、电容模块、驱动晶体管、补偿模块、发光元件、保持模块；
所述第一初始化子模块与所述电容模块的第二端、驱动晶体管的栅极连接，配置为完成所述驱动晶体管的初始化；
所述数据写入模块与所述电容模块的第一端连接，配置为在数据写入阶段由所述电容模块存储待写入驱动晶体管栅极的数据；
所述发光控制模块与所述发光元件的第一极、驱动晶体管的第二极连接，配置为在发光阶段控制所述发光元件的第一极接收第一电源进行发光；
所述驱动晶体管的第一极与第一电源连接，第二极与所述发光控制模块连接；
所述补偿模块与所述驱动晶体管的第二极、栅极连接，配置为在所述数据写入模块向所述电容模块的第一端写入数据时，向所述驱动晶体管的栅极进行电位补偿；
所述发光元件的第二极与第二电源连接；
所述保持模块与所述电容模块的第一端连接，配置于防止所述电容模块的第一端空接，实现所述驱动晶体管的栅极电位稳定；
所述第一初始化子模块、补偿模块为双晶体管电路，其中，所述第一初始化子模块中的一个晶体管与所述补偿模块中的一个晶体管复用。
在一个实施例中，所述第一初始化子模块包括第一晶体管、第二晶体管；
所述第一晶体管的第一极与初始电源连接；
所述第一晶体管的第二极与所述第二晶体管的第二极连接，所述第二晶体管的第一极与所述驱动晶体管的栅极连接；
所述第一晶体管响应于第二控制信号，将初始电源的电位输出至第二晶体管的第二极；
所述第二晶体管响应于第二驱动信号，将初始电源的电位输出至所述驱动晶体管的栅极。
在一个实施例中，所述数据写入模块包括第三晶体管、第四晶体管；
所述第三晶体管的第二极与写入的数据连接；
所述第三晶体管的第一极与所述第四晶体管的第二极连接，所述第四晶体管的第一极与所述电容模块的第一端连接；
所述第三晶体管响应于第三驱动信号，将写入的数据写入所述第四晶体管的第二极；
所述第四晶体管响应于第二驱动信号，将写入的数据写入所述电容模块的第一端。
在一个实施例中，所述补偿模块包括第二晶体管、第七晶体管；
所述第二晶体管为所述补偿模块与所述第一初始化子模块复用的晶体管；
所述第二晶体管的第一极与所述驱动晶体管的栅极连接，所述第二晶体管的第二极与所述第七晶体管的第一极连接；
所述第七晶体管的第二极与所述驱动晶体管的第二极连接；
所述第七晶体管响应于第三驱动信号，将所述驱动晶体管的阈值电压通过所述第二晶体管的第二极；
所述第二晶体管响应于第二驱动信号，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极。
在一个实施例中，所述发光控制模块包括第五晶体管；
所述第五晶体管的第一极连接所述驱动晶体管的第二极，所述第五晶体管的第二极连接所述发光元件第一极；
所述第五晶体管响应于第一控制信号，将经过所述驱动晶体管的第一电源的电位输出至发光元件的第一极。
在一个实施例中，所述保持模块包括第六晶体管，所述第六晶体管的第一极与保持电源连接，所述第六晶体管的第二极与所述电容模块的第一极连接；
所述第六晶体管响应于第二控制信号，将保持电源的电位输出至所述电容模块的第一端。
在一个实施例中，所述像素电路还包括第二初始化子模块；
所述第二初始化子模块与所述电容模块的第一端连接，配置为完成所述电容模块的初始化；
所述数据写入模块、第二初始化子模块为双晶体管电路，其中，所述第二初始化子模块中的一个晶体管与所述数据写入模块中的一个晶体管复用。
在一个实施例中，所述第二初始化子模块包括第四晶体管、第八晶体管；
所述第四晶体管为所述数据写入模块与所述第二初始化子模块的复用晶体管；
所述第八晶体管的第二极与初始电源连接；
所述第八晶体管的第一极与所述第四晶体管第二极连接，所述第四晶体管的第一极与所述电容模块的第一端连接；
所述第八晶体管响应于第一驱动信号，将初始电源的电位输出至所述第四晶体管的第二极；
所述第四晶体管响应于第二驱动信号，将初始电源的电位输出至所述电容模块的第一端。
本发明实施例还公开了一种显示装置，所述装置包括本发明各实施例提供的像素电路。
在一个实施例中，所述显示装置包括阵列分布的多个像素电路，多个所述像素电路划分为多行像素电路；所述显示装置还包括栅极驱动电路、发光信号控制电路、第一驱动信号；
所述栅极驱动电路包括第一移位寄存器单元和第二移位寄存器单元；
所述第一移位寄存器、第二移位寄存器用于将输入的时序信号输出为移位一位的时序信号，所述第一移位寄存器单元将输出的时序信号输入至所述第二移位寄存器单元；
所述发光信号控制电路包括第一反相器单元和第二反相器单元；
所述第一反相器接收所述第一移位寄存器输出的时序信号，并将所述第一移位寄存器输出的时序信号反相，所述第二反相器接收所述第二移位寄存器输出的时序信息号，并将第二移位寄存器输出的时序信息号反相；
所述第一驱动信号输入至所述第一移位寄存器；
所述第一移位寄存器单元、第二移位寄存器单元、第一移位寄存器单元、第二移位寄存器单元输出的时序信号均输出至每行所述像素电路，用于实现每行所述像素电路的初始化阶段、数据写入阶段和发光阶段的工作。
本发明实施例还公开了一种像素电路的驱动方法，所述方法应用于上述实施例所述的像素电路，所述驱动方法包括：在每一工作周期，
在初始化阶段，在第二控制信号和第二驱动信号的控制下，导通所述第一初始化子模块的双晶体管，将初始电源电位Vinitial输出到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为Vinitial，所述驱动晶体管的栅极源极压差Vgs为Vinitial-ELVDD，所述ELVDD为第一电源；
在数据写入阶段，所述写入的数据接入数据写入模块，在所述第三驱动信号、第二驱动信号的控制下，导通所述数据写入模块的双晶体管，将数据写入到所述电容模块的第一端，所述补偿模块在所述第三驱动信号、第二驱动信号的控制下，导通所述补偿模块的双晶体管，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth，所述Vth为所述驱动晶体管的阈值电压；
在发光阶段，所述发光控制模块在所述第一控制信号控制下，导通所述发光控制模块的晶体管，导通所述第一电源与发光元件第一极的连接，控制所述发光元件发光，所述保持模块在所述第二控制信号控制下，将所述保持电源的电位Vref输出至所述电容模块的第一端，并将所述电容模块第一端的发光阶段与数据写入阶段的电位差反馈至所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth+Vref-Vdata，所述驱动晶体管的栅极源极压差Vgs为Vth+Vref-Vdata；
所述第二驱动信号与所述第一控制信号互为时序反相信号；
所述第三驱动信号与所述第二控制信号互为时序反相信号；
所述第二驱动信号为所述第三驱动信号的时序移位信号；
所述第一控制信号为所述第二控制信号的时序移位信号。
本发明实施例还公开了另一种像素电路的驱动方法，所述方法应用于上述实施例所述的像素电路，所述驱动方法包括：在每一工作周期，
在初始化阶段，初始电源接入第一初始化子模块和第二初始化子模块，在第二控制信号和第二驱动信号的控制下，导通所述第一初始化子模块、第二初始化子模块的双晶体管，将初始电源电位Vinitial分别输出到所述电容模块的第一端和第二端，使所述电容模块的第一端和第二端、驱动晶体管的栅极电位为Vinitial，所述驱动晶体管的栅极源极压差Vgs为Vinitial-ELVDD，所述ELVDD为第一电源；
在数据写入阶段，所述写入的数据接入数据写入模块，在所述第三驱动信号、第二驱动信号的控制下，导通所述数据写入模块的双晶体管，将数据写入到所述电容模块的第一端，所述补偿模块在所述第三驱动信号、第二驱动信号的控制下，导通所述补偿模块的双晶体管，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth，所述Vth为所述驱动晶体管的阈值电压；
在发光阶段，所述发光控制模块在所述第一控制信号控制下，导通所述发光控制模块的晶体管，导通所述第一电源与发光元件第一极的连接，控制所述发光元件发光，所述保持模块在所述第一控制信号控制下，将所述保持电源的电位Vref输出至所述电容模块的第一端，并将所述电容模块第一端的发光阶段与数据写入阶段的电位差反馈至所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth+Vref-Vdata，所述驱动晶体管的栅极源极压差Vgs为Vth+Vref-Vdata；
所述第二驱动信号与所述第一控制信号互为时序反相信号；
所述第一驱动信号、第二驱动信号、第三驱动信号为依次移位的时序信号。
本发明实施例还公开了又一种像素电路的驱动方法，所述方法应用于上述实施例所述的像素电路，所述驱动方法包括：在每一工作周期，
在初始化阶段，初始电源接入第一初始化子模块和第二初始化子模块，在第二控制信号和第二驱动信号的控制下，导通所述第一初始化子模块、第二初始化子模块的双晶体管，将初始电源电位Vinitial分别输出到所述电容模块的第一端和第二端，使所述电容模块的第一端和第二端、驱动晶体管的栅极电位为Vinitial，所述驱动晶体管的栅极源极压差Vgs为Vinitial-ELVDD，所述ELVDD为第一电源；
在数据写入阶段，所述写入的数据接入数据写入模块，在所述第三驱动信号、第二驱动信号的控制下，导通所述数据写入模块的双晶体管，将数据写入到所述电容模块的第一端，所述补偿模块在所述第三驱动信号、第二驱动信号的控制下，导通所述补偿模块的双晶体管，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth，所述Vth为所述驱动晶体管的阈值电压；
在发光阶段，所述发光控制模块在所述第一控制信号控制下，导通所述发光控制模块的晶体管，导通所述第一电源与发光元件第一极的连接，控制所述发光元件发光，所述保持模块在所述第一控制信号控制下，将所述保持电源的电位Vref输出至所述电容模块的第一端，并将所述电容模块第一端的发光阶段与数据写入阶段的电位差反馈至所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth+Vref-Vdata，所述驱动晶体管的栅极源极压差Vgs为Vth+Vref-Vdata；
所述第二驱动信号与所述第一控制信号互为时序反相信号；
所述第三驱动信号与所述第二控制信号互为时序反相信号；
所述第二驱动信号为所述第三驱动信号的时序移位信号；
所述第一控制信号为所述第二控制信号的时序移位信号。
在本申请实施例中，通过第一初始化子模块、数据写入模块、发光控制模块、电容模块、补偿模块、驱动晶体管、保持模块，在初始化阶段，向驱动晶体管的栅极发送初始电源的电位，完成对电路的初始化，在数据写入阶段，将数据写入到驱动晶体管的栅极，在发光阶段，通过发光控制模块控制发光元件发光，发光控制驱动与栅极驱动合二为一，而且能够消除电路的短期残像，通过双晶体管布局，减少漏电，通过晶体管复用，减少晶体管的数量。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为现有技术的像素电路的示意图；
图2为本申请一个实施例的像素电路的结构示意图；
图3为本申请一个实施例的显示装置的结构示意图；
图4为本申请实施例一的像素电路的电路图；
图5为本申请实施例一的像素电路的信号时序图；
图6为本申请实施例一的像素电路的初始化阶段的工作示意图；
图7为本申请实施例一的像素电路的数据写入阶段的工作示意图；
图8为本申请实施例一的像素电路的发光阶段的工作示意图；
图9为本申请实施例一的像素电路的电路仿真图；
图10为本申请实施例二的像素电路的电路图；
图11为本申请实施例二的像素电路的信号时序图；
图12为本申请实施例二的像素电路的初始化阶段的工作示意图；
图13为本申请实施例二的像素电路的数据写入阶段的工作示意图；
图14为本申请实施例二的像素电路的发光阶段的工作示意图；
图15为本申请实施例二的像素电路的电路仿真图；
图16为本申请实施例三的像素电路的电路图；
图17为本申请实施例三的像素电路的信号时序图；
图18为本申请实施例三的像素电路的初始化阶段的工作示意图；
图19为本申请实施例三的像素电路的数据写入阶段的工作示意图；
图20为本申请实施例三的像素电路的发光阶段的工作示意图；
图21为本申请实施例三的像素电路的电路仿真图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
本实施例的晶体管是基于P型晶体管，P型晶体管的驱动端低电平有效，高电平无效，相应的，通过本申请的实施例，本领域技术人员也可以得到使用N型晶体管达到本申请技术效果的技术方案，本申请的实施例仅以P型晶体管进行举例，不讨论N型晶体管的技术方案。
如图2所示，图2中：
ELVDD表示第一电源；ELVSS表示第二电源；Vref为保持电源；Vinitial为初始电源；Data为写入的数据。
所述像素电路包括：
第一初始化子模块101、数据写入模块102、发光控制模块103、电容模块104、驱动晶体管105、补偿模块106、发光元件107、保持模块108；
所述第一初始化子模块101与所述电容模块104的第二端、驱动晶体管105的栅极连接，当所述第一初始化子模块101的晶体管导通时，所述第一初始化子模块101接收所述初始电源的输出电位，将所述初始电源的电位输出到驱动晶体管105的栅极，配置为完成所述驱动晶体管105的初始化；
所述数据写入模块102与所述电容模块104的第一端连接，当所述数据写入模块102的晶体管导通时，所述待写入的数据通过所述数据写入模块102写入到电容模块104，配置为在数据写入阶段由所述电容模块104存储待写入驱动晶体管105栅极的数据；
所述发光控制模块103与所述发光元件107的第一极、驱动晶体管105的第二极连接，在发光阶段控制，当所述发光控制模块103的晶体管导通时，所述驱动晶体管105和发光控制模块103控制所述第一电源和第二电源的电位分别输出到所述发光元件107的第一极，使所述发光元件107进行发光；
所述保持模块108与所述电容模块104的第一端连接，配置于实现所述驱动晶体管105的栅极电位稳定；
所述驱动晶体管105的第一极与第一电源连接，第二极与所述发光控制模块103连接；
所述补偿模块106与所述驱动晶体管105的第二极、栅极连接，配置为在所述数据写入模块102向所述电容模块104的第一端写入数据时，向所述驱动晶体管105的栅极进行电位补偿；
具体的，所述第一初始化子模块101完成对所述驱动晶体管105的栅极初始化以后，所述驱动晶体管105的栅极电位为Vinitial，使得驱动晶体管105的栅极源极电位差Vgs为Vinitial-ELVDD，通过所述补偿模块106补偿后，所述驱动晶体管105的栅极电位为ELVDD+Vth，所述Vth为驱动晶体管105的阈值电压，即所述补偿模块106将所述驱动晶体管105的阈值电压补偿到所述驱动晶体管105的栅极。
所述发光元件107的第二极与第二电源连接，当所述驱动晶体管105、发光控制模块103中的晶体管导通后，所述第一电源和第二电源分别连接所述发光元件107的第一极和第二极，从而使发光元件107发光，此时的电路也是双晶体管电路；
所述保持模块108与所述电容模块104的第一端连接，配置于在所述第一初始化子模块101对驱动晶体管105初始化之前，保持电路的工作状态；
所述第一初始化子模块101、补偿模块106为双晶体管电路，双晶体管电路能够有效降低电容模块104第一端与第二端的漏电，提升电容模块104第一端与第二端电位稳定性。其中，所述第一初始化子模块101中的一个晶体管与所述补偿模块106中的一个晶体管复用，通过晶体管复用能够有效降低晶体管的数量，达到简化电路的目的。
比如，如果不进行晶体管复用，则第一初始化子模块101为双晶体管，补偿模块106也是双晶体管，这样需要四个晶体管，电路就比较复杂了，经过晶体管复用以后，减少到三个晶体管，晶体管的数量明显降低了。
本申请通过第一初始化子模块、数据写入模块、发光控制模块、电容模块、补偿模块、驱动晶体管，在初始化阶段，向驱动晶体管的栅极发送初始电源的电位，完成对电路的初始化，在数据写入阶段，将数据写入到驱动晶体管的栅极，在发光阶段，通过发光控制模块控制发光元件发光，发光控制驱动与栅极驱动合二为一，而且能够消除电路的短期残像，通过双晶体管布局，减少漏电，通过晶体管复用，减少晶体管的数量。
如图3所示，本申请公开了一种显示装置，所述装置包括本申请各实施例提供的像素电路，所述显示装置包括阵列分布的多个像素电路，多个所述像素电路划分为多行像素电路；所述显示装置还包括栅极驱动电路、发光信号控制电路、第一驱动信号；
所述栅极驱动电路包括第一移位寄存器单元和第二移位寄存器单元；
所述第一移位寄存器、第二移位寄存器用于将输入的时序信号输出为移位一位的时序信号，所述第一移位寄存器单元将输出的时序信号输入至所述第二移位寄存器单元；
所述发光信号控制电路包括第一反相器单元和第二反相器单元；
所述第一反相器接收所述第一移位寄存器输出的时序信号，并将所述第一移位寄存器输出的时序信号反相，所述第二反相器接收所述第二移位寄存器输出的时序信息号，并将第二移位寄存器输出的时序信息号反相；
所述第一驱动信号输入至所述第一移位寄存器；
所述第一移位寄存器单元、第二移位寄存器单元、第一移位寄存器单元、第二移位寄存器单元输出的时序信号均输出至每行所述像素电路，用于实现每行所述像素电路的初始化阶段、数据写入阶段和发光阶段的工作。
可以知晓的是，对于行像素电路的驱动方式，可以是一端驱动，也可以是两端驱动，可以是两端驱动一行行像素电路，也可以是一端驱动奇数行的行像素电路，另一端驱动偶数行的行像素电路，对于像素电路中的多行像素电路，可以逐行驱动，也可以是隔行驱动，这些不同的驱动方式仅仅是相关移位寄存器和反相器的输入输出信号次序的变化，与本实施例的驱动原理是一致的，本申请不做赘述。
在实际的应用中，移位寄存器和反相器可以设置多个，多个移位寄存器和多个反相器可以是相互级联的方式设置，比如第一移位寄存器的输出信号时序作为第二移位寄存器的输入信号时序，或者第一移位寄存器的输出信号时序作为第三移位寄存器的输入信号时序，在具体的级联方式上，与本申请的像素电路在具体需要的行像素的显示方式有关。比如，在逐行显示时，第一移位寄存器的输出信号时序作为第二移位寄存器的输入信号时序；在隔行显示时，第一移位寄存器的输出信号时序作为第三移位寄存器的输入信号时序；在隔两行显示时，第一移位寄存器的输出信号时序作为第四移位寄存器的输入信号时序，等等。特别的，本申请中图3的实施例是对多个行像素电路的逐行驱动的具体驱动方法，对于其他驱动方式，可以参照如图3所示的实施例的方式，按照实际需要，将移位寄存器的输入信号时序输出到相应的行像素电路，以驱动行像素电路的各个工作阶段。
在本发明的实施例中，所述第二驱动信号与所述第一控制信号互为时序反相信号；
所述第三驱动信号与所述第二控制信号互为时序反相信号；
所述第一驱动信号、第二驱动信号、第三驱动信号为依次移位的时序信号；
所述第一控制信号是所述第二控制信号的时序移位信号。
实施例一：
如图4所示，在图4中，ELVDD表示第一电源；ELVSS表示第二电源；Gate_n为第二驱动信号；Gate_n+1为第三驱动信号；EM_n为第一控制信号；EM_n+1为第二控制信号；Vref为保持电源；Vinitial为初始电源；Data为写入的数据。需要说明的是，上述英文缩写或字母的代字仅在附图中表示相应的中文文字，在下述实施例的描述中，还是使用中文文字方式表述。
所述第一初始化子模块101包括第一晶体管201、第二晶体管202；
所述第一晶体管201的第一极与初始电源连接；
所述第一晶体管201的第二极与所述第二晶体管202的第二极连接，所述第二晶体管202的第一极与所述驱动晶体管105的栅极连接；
所述第一晶体管201响应于第二控制信号，将初始电源的电位输出至第二晶体管202的第二极；所述第二晶体管202响应于第二驱动信号，将初始电源的电位输出至所述驱动晶体管105的栅极。
所述数据写入模块102包括第三晶体管203、第四晶体管204；
所述第四晶体管204为所述数据写入模块102与所述第二初始化子模块109复用的晶体管；
所述第三晶体管203的第二极与写入的数据连接；
所述第三晶体管203的第一极与所述第四晶体管204的第二极连接，所述第四晶体管204的第一极与所述电容模块104的第一端连接；
所述第三晶体管203响应于第三驱动信号，将写入的数据写入所述第四晶体管204的第二极；所述第四晶体管204响应于第二驱动信号，将写入的数据写入所述电容模块104的第一端。
所述发光控制模块103包括第五晶体管205；
所述第五晶体管205的第一极连接所述驱动晶体管105的第二极，所述第五晶体管205的第二极连接所述发光元件107第一极；
所述第五晶体管205响应于第一控制信号，将经过所述驱动晶体管105的第一电源的电位输出至发光元件107的第一极。
所述补偿模块106包括第二晶体管202、第七晶体管207；
所述第二晶体管202为所述补偿模块106与所述第一初始化子模块101复用的晶体管；
所述第二晶体管202的第一极与所述驱动晶体管105的栅极连接，所述第二晶体管202的第二极与所述第七晶体管207的第一极连接；
所述第七晶体管207的第二极与所述驱动晶体管105的第二极连接；
所述第七晶体管207响应于第三驱动信号，将所述驱动晶体管105的阈值电压通过所述第二晶体管202补偿到所述驱动晶体管105的栅极。
所述保持模块108包括第六晶体管206，所述第六晶体管206的第一极与保持电源连接，所述第六晶体管206的第二极与所述电容模块104的第一极连接；
所述第六晶体管206响应于第二控制信号，将保持电源的电位输出至所述电容模块104的第一端。
图6至图8是像素电路在初始化阶段、数据写入阶段和发光阶段通过如图5所示的第二驱动信号Gate_n、第三驱动信号Gate_n+1、第一控制信号EM_n、第二控制信号EM_n+1的控制下，实现了相应晶体管的导通和关闭，避免了发光元件107的异常发光，消除电路的短期残像，减少漏电，减少晶体管的数量。
如图6至图8所示，所述第一晶体管、第六晶体管受第二控制信号的控制；所述第五晶体管受第一控制信号的控制；所述第四晶体管、第二晶体管受第二驱动信号的控制；所述第三晶体管、第七晶体管受第三驱动信号的控制。
如图5所示，所述第二驱动信号与第一控制信号的信号时序反相，第三驱动信号与第二控制信号的信号时序反相，第三驱动信号是第二驱动信号的移位信号，第二控制信号是第一控制信号的移位信号。
为了判断电路的漏电情况，在电容模块104第一端、第二端分别作为检测电位参数的“B”节点和“G”节点。
具体工作流程如下：
第一个阶段是初始化阶段。如图5、图6所示。
此时的第一控制信号为高电平，第二控制信号为低电平，第二驱动信号为低电平，第三驱动信号为高电平，第二控制信号与第二驱动信号有效，此时，初始电源接入第一初始化子模块101，由于第六晶体管206、第一晶体管201、第四晶体管204、第二晶体管202导通，第三晶体管203、第五晶体管205、第七晶体管207关闭，“G”节点写入初始电源的电位Vinitial，使得驱动晶体管105的栅极源极电位差Vgs为Vinitial-ELVDD，电容模块104第一端的“B”节点同时维持写入电位为保持电源的电位Vref，防止电容模块104两端出现电位悬空，导致所述驱动晶体管105的栅极电位不稳定，此时，所述驱动晶体管105完成初始化。
第二阶段为写入数据阶段。如图5、图7所示。
此时第一控制信号、第二控制信号为高电平，第二驱动信号、第三驱动信号为低电平，第二驱动信号、第三驱动信号有效，此时，所述写入的数据接入数据写入模块102，第二晶体管202、第三晶体管203、第四晶体管204、第七晶体管207导通，第一晶体管201、第五晶体管205、第六晶体管206关闭，电容模块104第二端“G”节点写入电位为ELVDD+Vth，也即是驱动晶体管105的栅极电位为ELVDD+Vth，所述Vth为驱动晶体管105的阈值电位，即所述补偿模块106将驱动晶体管105的阈值电压补偿到驱动晶体管105的栅极。由于第三晶体管203、第四晶体管204导通，“B”节点为写入数据的电位Vdata。
第三阶段为发光阶段。如图5、图8所示。
此时第一控制信号、第二控制信号为低电平，第二驱动信号、第三驱动信号为高电平，第一控制信号、第二控制信号有效，此时，第一晶体管201、第五晶体管205、第六晶体管206导通，由于此时第二晶体管202关闭，因此，第一初始化子模块101与补偿模块106均不工作，电容模块104的第一端“B”点电位变为保持电源的电位Vref，此时，电容模块104的第一端“B”点电位由Vdata变化成Vref，其电位变化量为Vref-Vdata，将其电位变化的变化量反馈到电容模块104的第二端“G”节点，使“G”节点电位变为ELVDD+Vth+Vref-Vdata，则驱动晶体管105的栅极源极电位差Vgs为Vgs＝Vth+Vref-Vdata；由于第五晶体管205导通，发光元件106的第一极与第二极之间形成电流，电流为I＝K(Vref-Vdata)2，K为系数。可见发光元件106的第一极与第二极的电流与驱动晶体管105的阈值电位Vth无关。
图9是本实施例的电路仿真图，由图9可知，电容模块104的第二端“G”节点的电位及电流是稳定的。
实施例二
如图10所示，在图10中，ELVDD表示第一电源；ELVSS表示第二电源；Gate_n-1为第一驱动信号；Gate_n为第二驱动信号；Gate_n+1为第三驱动信号；EM_n为第一控制信号；Vref为保持电源；Vinitial为初始电源；Data为写入的数据。需要说明的是，上述英文缩写或字母的代字仅在附图中表示相应的文字，在下述的描述中，还是使用文字表述。
所述第一初始化子模块101包括第一晶体管201、第二晶体管202；
所述第一晶体管201的第一极与初始电源连接；
所述第一晶体管201的第二极与所述第二晶体管202的第二极连接，所述第二晶体管202的第一极与所述驱动晶体管105的栅极连接；
所述第一晶体管201响应于第一驱动信号，将初始电源的电位输出至第二晶体管202的第二极；所述第二晶体管202响应于第二驱动信号，将初始电源的电位输出至所述驱动晶体管105的栅极。
所述数据写入模块102包括第三晶体管203、第四晶体管204；
所述第四晶体管204为所述数据写入模块102与所述第二初始化子模块109复用的晶体管；
所述第三晶体管203的第二极与写入的数据连接；
所述第三晶体管203的第一极与所述第四晶体管204的第二极连接，所述第四晶体管204的第一极与所述电容模块104的第一端连接；
所述第三晶体管203响应于第三驱动信号，将写入的数据写入所述第四晶体管204的第二极；所述第四晶体管204响应于第二驱动信号，将写入的数据写入所述电容模块104的第一端。
所述发光控制模块103包括第五晶体管205；
所述第五晶体管205的第一极连接所述驱动晶体管105的第二极，所述第五晶体管205的第二极连接所述发光元件107第一极；
所述第五晶体管205响应于第一控制信号，将经过所述驱动晶体管105的第一电源的电位输出至发光元件107的第一极。
所述补偿模块106包括第二晶体管202、第七晶体管207；
所述第二晶体管202为所述补偿模块106与所述第一初始化子模块101复用的晶体管；
所述第二晶体管202的第一极与所述驱动晶体管105的栅极连接，所述第二晶体管202的第二极与所述第七晶体管207的第一极连接；
所述第七晶体管207的第二极与所述驱动晶体管105的第二极连接；
所述第七晶体管207响应于第三驱动信号，将所述驱动晶体管105的阈值电压通过所述第二晶体管202补偿到所述驱动晶体管105的栅极。
所述保持模块108包括第六晶体管206，所述第六晶体管206的第一极与保持电源连接，所述第六晶体管206的第二极与所述电容模块104的第一极连接；
所述第六晶体管206响应于第一控制信号，将保持电源的电位输出至所述电容模块104的第一端。
所述电路还包括第二初始化子模块109；
所述第二初始化子模块109与所述电容模块104的第一端连接，配置为完成所述电容模块104的初始化；在初始化过程中，所述第二初始化子模块109的晶体管导通，初始电源经过第二初始化子模块109输出至电容模块104的第一端，结合第一初始化子模块101，在初始化之后，电容模块104的第一端和第二端的电位均为初始电源的电位Vinitial。
所述数据写入模块102、第二初始化子模块109为双晶体管电路，所述第二初始化子模块109为双晶体管结构使所述电容模块104的第一端的漏电减少，其中，所述第二初始化子模块109中的一个晶体管与所述数据写入模块102中的一个晶体管复用，通过晶体管复用，减少了晶体管的数量，比如，如果不进行晶体管复用，则第二初始化子模块109为双晶体管，数据写入模块102也是双晶体管，这样需要四个晶体管，电路就比较复杂了，经过晶体管复用以后，减少到三个晶体管，晶体管的数量明显降低了。
所述第二初始化子模块109包括第四晶体管204、第八晶体管208；
所述第八晶体管208的第二极与初始电源连接；
所述第八晶体管208的第一极与所述第四晶体管204第二极连接，所述第四晶体管204的第一极与所述电容模块104的第一端连接；
所述第八晶体管208响应于第一驱动信号，将初始电源的电位输出至所述第四晶体管204的第二极；
所述第四晶体管204响应于第二驱动信号，将初始电源的电位输出至所述电容模块104的第一端。
图12至图14是像素电路在初始化阶段、数据写入阶段和发光阶段通过如图11所示的第一驱动信号Gate_n-1、第二驱动信号Gate_n、第三驱动信号Gate_n+1、第一控制信号EM_n的控制下，实现了相应晶体管的导通和关闭，避免了发光元件107的异常发光，消除电路的短期残像，减少漏电，减少晶体管的数量。
如图12至图14所示，所述第一晶体管201、第八晶体管208受第一驱动信号的控制；所述第四晶体管204、第二晶体管202受第二驱动信号的控制；所述第三晶体管203、第七晶体管207受第三驱动信号的控制；所述第五晶体管205、第六晶体管206受第一控制信号的控制。
如图11所示，所述第二驱动信号与第一控制信号的信号时序反相，第三驱动信号、第二驱动信号第一驱动信号为依次移位的移位信号。
具体工作流程如下：
第一个阶段是初始化阶段。如图11、图12所示。
此时的第一驱动信号、第二驱动信号为低电平，第三驱动信号为高电平；第一控制信号为高电平，由于第一驱动信号、第二驱动信号有效，则驱动第一晶体管201、第二晶体管202、第八晶体管208、第四晶体管204导通，此时第一初始化子模块101和第二初始化子模块109开始工作，并将初始电源的电位Vinitial分别输出至电容模块的第一端和第二端；电容模块104第二端“G”节点与第一端“B”节点写入初始电源的电位Vinitial，驱动晶体管105的栅极电位也是Vinitial，电容模块104两端均未悬空，所述驱动晶体管105的栅极电位稳定，此时，完成了驱动晶体管105的初始化，此时，驱动晶体管105的栅极源极电位差Vgs为固定值：Vgs＝Vinitial-ELVDD，即驱动晶体管105栅极的初始电源的电位Vinitial减去源极的第一电源的电位ELVDD，由于每一帧图像在初始化阶段，驱动晶体管105的栅极源极电位差Vgs均为该值，因此，可以缓解短期残像，此时，由于第一控制信号为高电平，第五晶体管205未导通，因此，不能进行发光显示。
第二阶段为写入数据阶段。如图11、图13所示。
此时第二驱动信号、第三驱动信号为低电平，第一驱动信号为高电平，第一控制信号为高电平，第二驱动信号、第三驱动信号有效，则驱动第三晶体管203、第四晶体管204导通，即数据写入模块102开始工作，由于初始化阶段驱动晶体管105的栅极源极电位差Vgs小于Vth，所述Vth为驱动晶体管105的阈值电压，故所述发光元件106的第一极输入第一电源的电位ELVDD写入“G”节点，直到“G”节点的电位为ELVDD+Vth，即所述补偿模块106将驱动晶体管105的阈值电压补偿到驱动晶体管105的栅极。由于第三晶体管203、第四晶体管204导通，数据写入模块102将写入的数据Vdata写入到“B”节点。
第三阶段为发光阶段。如图11、图14所示。
此时第一驱动信号、第二驱动信号为高电平，第三驱动信号为低电平，第一控制信号为低电平，第三驱动信号、第一控制信号有效，此时，第五晶体管205导通，电容模块104的第一端“B”节点电位变为保持电源的电位Vref，此时，电容模块104的第一端“B”点电位由Vdata变化成Vref，其电位变化量为Vref-Vdata，将其电位变化的变化量反馈到电容模块104的第二端“G”节点，使“G”节点电位变为ELVDD+Vth+Vref-Vdata，则驱动晶体管105的栅极源极电位差Vgs为Vgs＝Vth+Vref-Vdata；此时第五晶体管205导通，所述发光元件106第一极与第二极之间形成电流，电流为I＝K(Vref-Vdata)2，K为系数。可见发光元件106的第一极与第二极的电流与驱动晶体管105的阈值电压Vth无关。
图15是本实施例的电路仿真图，由图15可知，电容模块104的第二端“G”节点的电位及电流是稳定的。
实施例三
所述第一初始化子模块101包括第一晶体管201、第二晶体管202；
所述第一晶体管201的第一极与初始电源连接；
所述第一晶体管201的第二极与所述第二晶体管202的第二极连接，所述第二晶体管202的第一极与所述驱动晶体管105的栅极连接；
所述第一晶体管201响应于第二控制信号，将初始电源的电位输出至第二晶体管202的第二极；所述第二晶体管202响应于第二驱动信号，将初始电源的电位输出至所述驱动晶体管105的栅极。
所述数据写入模块102包括第三晶体管203、第四晶体管204；
所述第四晶体管204为所述数据写入模块102与所述第二初始化子模块109复用的晶体管；
所述第三晶体管203的第二极与写入的数据连接；
所述第三晶体管203的第一极与所述第四晶体管204的第二极连接，所述第四晶体管204的第一极与所述电容模块104的第一端连接；
所述第三晶体管203响应于第三驱动信号，将写入的数据写入所述第四晶体管204的第二极；所述第四晶体管204响应于第二驱动信号，将写入的数据写入所述电容模块104的第一端。
所述发光控制模块103包括第五晶体管205；
所述第五晶体管205的第一极连接所述驱动晶体管105的第二极，所述第五晶体管205的第二极连接所述发光元件107第一极；
所述第五晶体管205响应于第一控制信号，将经过所述驱动晶体管105的第一电源的电位输出至发光元件107的第一极。
所述补偿模块106包括第二晶体管202、第七晶体管207；
所述第二晶体管202为所述补偿模块106与所述第一初始化子模块101复用的晶体管；
所述第二晶体管202的第一极与所述驱动晶体管105的栅极连接，所述第二晶体管202的第二极与所述第七晶体管207的第一极连接；
所述第七晶体管207的第二极与所述驱动晶体管105的第二极连接；
所述第七晶体管207响应于第三驱动信号，将所述驱动晶体管105的阈值电压通过所述第二晶体管202补偿到所述驱动晶体管105的栅极。
所述保持模块108包括第六晶体管206，所述第六晶体管206的第一极与保持电源连接，所述第六晶体管206的第二极与所述电容模块104的第一极连接；
所述第六晶体管206响应于第一控制信号，将保持电源的电位输出至所述电容模块104的第一端。
所述电路还包括第二初始化子模块109；
所述第二初始化子模块109与所述电容模块104的第一端连接，配置为完成所述电容模块104的初始化；在初始化过程中，所述第二初始化子模块109的晶体管导通，初始电源经过第二初始化子模块109输出至电容模块104的第一端，结合第一初始化子模块101，在初始化之后，电容模块104的第一端和第二端的电位均为初始电源的电位Vinitial。
所述第二初始化子模块109为双晶体管电路，所述第二初始化子模块109为双晶体管结构使所述电容模块104的第一端的漏电减少，其中，所述第二初始化子模块109中的一个晶体管与所述数据写入模块102中的一个晶体管复用，通过晶体管复用，减少了晶体管的数量，比如，如果不进行晶体管复用，则第二初始化子模块109为双晶体管，数据写入模块102也是双晶体管，这样需要四个晶体管，电路就比较复杂了，经过晶体管复用以后，减少到三个晶体管，晶体管的数量明显降低了。
所述第二初始化子模块109包括第四晶体管204、第八晶体管208；
所述第八晶体管208的第二极与初始电源连接；
所述第八晶体管208的第一极与所述第四晶体管204第二极连接，所述第四晶体管204的第一极与所述电容模块104的第一端连接；
所述第八晶体管208响应于第二控制信号，将初始电源的电位输出至所述第四晶体管204的第二极；
所述第四晶体管204响应于第二驱动信号，将初始电源的电位输出至所述电容模块104的第一端。
图17至图19是像素电路在初始化阶段、数据写入阶段和发光阶段通过如图16所示的第二驱动信号Gate_n、第三驱动信号Gate_n+1、第一控制信号EM_n、第二控制信号EM_n+1的控制下，实现了相应晶体管的导通和关闭，避免了发光元件107的异常发光，消除电路的短期残像，减少漏电，减少晶体管的数量。
如图17至图19所示，所述第一晶体管201、第八晶体管208受第二控制信号的控制；所述第四晶体管204、第二晶体管202受第二驱动信号的控制；所述第三晶体管203、第七晶体管207受第三驱动信号的控制；所述第五晶体管205、第六晶体管206受第一控制信号的控制。
如图16所示，所述第二驱动信号与第一控制信号的信号时序反相，第三驱动信号与第二控制信号的信号时序反相，第三驱动信号是第二驱动信号的移位信号，第二控制信号是第一控制信号的移位信号。
为了判断电路的漏电情况，在电容模块104第一端、第二端分别作为检测电位参数的“B”节点和“G”节点。
具体工作流程如下：
第一个阶段是初始化阶段。如图16、图17所示。
此时的第二控制信号、第二驱动信号为低电平，第三驱动信号为高电平；第一控制信号为高电平，由于第二控制信号、第二驱动信号有效，则驱动第一晶体管201、第二晶体管202、第八晶体管208、第四晶体管204导通，此时第一初始化子模块101和第二初始化子模块109开始工作，并将初始电源的电位Vinitial分别输出至电容模块的第一端和第二端；电容模块104第二端“G”节点与第一端“B”节点写入初始电源的电位Vinitial，驱动晶体管105的栅极电位也是Vinitial，由于电容模块104两端的电位均为Vinitial，因此驱动晶体管105的栅极电压稳定，完成了驱动晶体管105的初始化，此时，驱动晶体管105的栅极源极电位差Vgs为固定值：Vgs＝Vinitial-ELVDD，即驱动晶体管105栅极的初始电源的电位Vinitial减去源极的第一电源的电位ELVDD，由于每一帧图像在初始化阶段，驱动晶体管105的栅极源极电位差Vgs均为该值，因此，可以缓解短期残像，此时，由于第一控制信号为高电平，第五晶体管205未导通，因此，不能进行发光显示。
第二阶段为写入数据阶段。如图16、图18所示。
此时第二驱动信号、第三驱动信号为低电平，第二控制信号为高电平，第一控制信号为高电平，第二驱动信号、第三驱动信号有效，则驱动第三晶体管203、第四晶体管204导通，即数据写入模块102开始工作，由于初始化阶段驱动晶体管105的栅极源极电位差Vgs小于Vth，所述Vth为驱动晶体管105的阈值电压，故所述发光元件106的第一极输入第一电源的电位ELVDD写入“G”节点，直到“G”节点的电位为ELVDD+Vth，即所述补偿模块106将驱动晶体管105的阈值电压补偿到驱动晶体管105的栅极。由于第三晶体管203、第四晶体管204导通，数据写入模块102将写入的数据Vdata写入到“B”节点。
第三阶段为发光阶段。如图16、图19所示。
此时第二控制信号、第二驱动信号为高电平，第三驱动信号为低电平，第一控制信号为低电平，第三驱动信号、第一控制信号有效，此时，第五晶体管205导通，电容模块104的第一端“B”节点电位变为保持电源的电位Vref，此时，电容模块104的第一端“B”点电位由Vdata变化成Vref，其电位变化量为Vref-Vdata，将其电位变化的变化量反馈到电容模块104的第二端“G”节点，使“G”节点电位变为ELVDD+Vth+Vref-Vdata，则驱动晶体管105的栅极源极电位差Vgs为Vgs＝Vth+Vref-Vdata；此时第五晶体管205导通，所述发光元件106第一极与第二极之间形成电流，电流为I＝K(Vref-Vdata)2，K为系数。可见发光元件106的第一极与第二极的电流与驱动晶体管105的阈值电压Vth无关。
图20是本实施例的电路仿真图，由图20可知，电容模块104的第二端“G”节点的电位及电流是稳定的。
本发明实施例还公开了一种显示装置，所述装置包括本发明各实施例提供的像素电路。
描述于本申请实施例中所涉及到的单元或模块可以通过软件的方式实现，也可以通过硬件的方式来实现。所描述的单元或模块也可以设置在处理器中。这些单元或模块的名称在某种情况下并不构成对该单元或模块本身的限定。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (16)

1.一种像素电路，其特征在于，所述电路包括：
第一初始化子模块、数据写入模块、发光控制模块、电容模块、驱动晶体管、补偿模块、发光元件、保持模块；
所述第一初始化子模块与所述电容模块的第二端、驱动晶体管的栅极连接，配置为响应于第二控制信号和第二驱动信号完成所述驱动晶体管的初始化；
所述数据写入模块与所述电容模块的第一端连接，配置为在数据写入阶段响应于第二驱动信号和第三驱动信号由所述电容模块存储待写入驱动晶体管栅极的数据；
所述发光控制模块与所述发光元件的第一极、驱动晶体管的第二极连接，配置为在发光阶段响应于第一控制信号控制所述发光元件的第一极接收第一电源进行发光；
所述驱动晶体管的第一极与第一电源连接，第二极与所述发光控制模块连接；
所述补偿模块与所述驱动晶体管的第二极、栅极连接，配置为在所述数据写入模块向所述电容模块的第一端写入数据时，响应于第二驱动信号和第三驱动信号向所述驱动晶体管的栅极进行电位补偿；
所述发光元件的第二极与第二电源连接；
所述保持模块与所述电容模块的第一端连接，配置于防止所述电容模块的第一端空接，响应于第二控制信号实现所述驱动晶体管的栅极电位稳定；
所述第一初始化子模块、补偿模块为双晶体管电路，其中，所述第一初始化子模块中的一个晶体管与所述补偿模块中的一个晶体管复用；
其中，所述第二驱动信号与所述第一控制信号互为时序反相信号；
所述第三驱动信号与所述第二控制信号互为时序反相信号；
所述第二驱动信号为所述第三驱动信号的时序移位信号；
所述第一控制信号为所述第二控制信号的时序移位信号。
2.根据权利要求1所述的电路，其特征在于，所述第一初始化子模块包括第一晶体管、第二晶体管；
所述第一晶体管的第一极与初始电源连接；
所述第一晶体管的第二极与所述第二晶体管的第二极连接，所述第二晶体管的第一极与所述驱动晶体管的栅极连接；
所述第一晶体管响应于第二控制信号，将初始电源的电位输出至第二晶体管的第二极；
所述第二晶体管响应于第二驱动信号，将初始电源的电位输出至所述驱动晶体管的栅极。
3.根据权利要求1所述的电路，其特征在于，所述数据写入模块包括第三晶体管、第四晶体管；
所述第三晶体管的第二极与写入的数据连接；
所述第三晶体管的第一极与所述第四晶体管的第二极连接，所述第四晶体管的第一极与所述电容模块的第一端连接；
所述第三晶体管响应于第三驱动信号，将写入的数据写入所述第四晶体管的第二极；
所述第四晶体管响应于第二驱动信号，将写入的数据写入所述电容模块的第一端。
4.根据权利要求1所述的电路，其特征在于，所述补偿模块包括第二晶体管、第七晶体管；
所述第二晶体管为所述补偿模块与所述第一初始化子模块复用的晶体管；
所述第二晶体管的第一极与所述驱动晶体管的栅极连接，所述第二晶体管的第二极与所述第七晶体管的第一极连接；
所述第七晶体管的第二极与所述驱动晶体管的第二极连接；
所述第七晶体管响应于第三驱动信号，将所述驱动晶体管的阈值电压通过所述第二晶体管的第二极；
所述第二晶体管响应于第二驱动信号，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极。
5.根据权利要求1所述的电路，其特征在于，所述发光控制模块包括第五晶体管；
所述第五晶体管的第一极连接所述驱动晶体管的第二极，所述第五晶体管的第二极连接所述发光元件第一极；
所述第五晶体管响应于第一控制信号，将经过所述驱动晶体管的第一电源的电位输出至发光元件的第一极。
6.根据权利要求1所述的电路，其特征在于，所述保持模块包括第六晶体管，所述第六晶体管的第一极与保持电源连接，所述第六晶体管的第二极与所述电容模块的第一极连接；
所述第六晶体管响应于第二控制信号，将保持电源的电位输出至所述电容模块的第一端。
7.根据权利要求1所述的电路，其特征在于，还包括第二初始化子模块；
所述第二初始化子模块与所述电容模块的第一端连接，配置为响应于第一驱动信号和第二驱动信号完成所述电容模块的初始化；
所述数据写入模块、第二初始化子模块为双晶体管电路，其中，所述第二初始化子模块中的一个晶体管与所述数据写入模块中的一个晶体管复用。
8.根据权利要求7所述的电路，其特征在于，所述第二初始化子模块包括第四晶体管、第八晶体管；
所述第四晶体管为所述数据写入模块与所述第二初始化子模块的复用晶体管；
所述第八晶体管的第二极与初始电源连接；
所述第八晶体管的第一极与所述第四晶体管第二极连接，所述第四晶体管的第一极与所述电容模块的第一端连接；
所述第八晶体管响应于第一驱动信号，将初始电源的电位输出至所述第四晶体管的第二极；
所述第四晶体管响应于第二驱动信号，将初始电源的电位输出至所述电容模块的第一端。
9.一种像素电路，其特征在于，所述电路包括：
第一初始化子模块、数据写入模块、发光控制模块、电容模块、驱动晶体管、补偿模块、发光元件、保持模块；
所述第一初始化子模块与所述电容模块的第二端、驱动晶体管的栅极连接，配置为响应于第一驱动信号和第二驱动信号完成所述驱动晶体管的初始化；
所述数据写入模块与所述电容模块的第一端连接，配置为在数据写入阶段响应于第二驱动信号和第三驱动信号由所述电容模块存储待写入驱动晶体管栅极的数据；
所述发光控制模块与所述发光元件的第一极、驱动晶体管的第二极连接，配置为在发光阶段响应于第一控制信号控制所述发光元件的第一极接收第一电源进行发光；
所述驱动晶体管的第一极与第一电源连接，第二极与所述发光控制模块连接；
所述补偿模块与所述驱动晶体管的第二极、栅极连接，配置为在所述数据写入模块向所述电容模块的第一端写入数据时，响应于第二驱动信号和第三驱动信号向所述驱动晶体管的栅极进行电位补偿；
所述发光元件的第二极与第二电源连接；
所述保持模块与所述电容模块的第一端连接，配置于防止所述电容模块的第一端空接，响应于第一控制信号实现所述驱动晶体管的栅极电位稳定；
所述第一初始化子模块、补偿模块为双晶体管电路，其中，所述第一初始化子模块中的一个晶体管与所述补偿模块中的一个晶体管复用；
其中，所述第二驱动信号与所述第一控制信号互为时序反相信号；
所述第一驱动信号、第二驱动信号、第三驱动信号为依次移位的时序信号。
10.根据权利要求9所述的电路，其特征在于，还包括第二初始化子模块；
所述第二初始化子模块与所述电容模块的第一端连接，配置为响应于第一驱动信号和第二驱动信号完成所述电容模块的初始化；
所述数据写入模块、第二初始化子模块为双晶体管电路，其中，所述第二初始化子模块中的一个晶体管与所述数据写入模块中的一个晶体管复用。
11.根据权利要求10所述的电路，其特征在于，所述第二初始化子模块包括第四晶体管、第八晶体管；
所述第四晶体管为所述数据写入模块与所述第二初始化子模块的复用晶体管；
所述第八晶体管的第二极与初始电源连接；
所述第八晶体管的第一极与所述第四晶体管第二极连接，所述第四晶体管的第一极与所述电容模块的第一端连接；
所述第八晶体管响应于第一驱动信号，将初始电源的电位输出至所述第四晶体管的第二极；
所述第四晶体管响应于第二驱动信号，将初始电源的电位输出至所述电容模块的第一端。
12.一种显示装置，其特征在于，所述装置包括权利要求1至11任一项所述的像素电路。
13.根据权利要求12所述的显示装置，其特征在于，所述显示装置包括阵列分布的多个像素电路，多个所述像素电路划分为多行像素电路；所述显示装置还包括栅极驱动电路、发光信号控制电路、第一驱动信号；
所述栅极驱动电路包括第一移位寄存器单元和第二移位寄存器单元；
所述第一移位寄存器、第二移位寄存器用于将输入的时序信号输出为移位一位的时序信号，所述第一移位寄存器单元将输出的时序信号输入至所述第二移位寄存器单元；
所述发光信号控制电路包括第一反相器单元和第二反相器单元；
所述第一反相器接收所述第一移位寄存器输出的时序信号，并将所述第一移位寄存器输出的时序信号反相，所述第二反相器接收所述第二移位寄存器输出的时序信号，并将第二移位寄存器输出的时序信号反相；
所述第一驱动信号输入至所述第一移位寄存器；
所述第一移位寄存器单元、第二移位寄存器单元、第一移位寄存器单元、第二移位寄存器单元输出的时序信号均输出至每行所述像素电路，用于实现每行所述像素电路的初始化阶段、数据写入阶段和发光阶段的工作。
14.一种像素电路的驱动方法，其特征在于，应用于如权利要求1至6所述的像素电路，所述驱动方法包括：在每一工作周期，
在初始化阶段，初始电源接入第一初始化子模块，在第二控制信号和第二驱动信号的控制下，导通所述第一初始化子模块的双晶体管，将初始电源电位Vinitial输出到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为Vinitial，所述驱动晶体管的栅极源极压差Vgs为Vinitial-ELVDD，所述ELVDD为第一电源；
在数据写入阶段，所述写入的数据接入数据写入模块，在所述第三驱动信号、第二驱动信号的控制下，导通所述数据写入模块的双晶体管，将数据写入到所述电容模块的第一端，所述补偿模块在所述第三驱动信号、第二驱动信号的控制下，导通所述补偿模块的双晶体管，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth，所述Vth为所述驱动晶体管的阈值电压；
在发光阶段，所述发光控制模块在所述第一控制信号控制下，导通所述发光控制模块的晶体管，导通所述第一电源与发光元件第一极的连接，控制所述发光元件发光，所述保持模块在所述第二控制信号控制下，将保持电源的电位Vref输出至所述电容模块的第一端，并将所述电容模块第一端的发光阶段与数据写入阶段的电位差反馈至所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth+Vref-Vdata，所述驱动晶体管的栅极源极压差Vgs为Vth+Vref-Vdata。
15.一种像素电路的驱动方法，其特征在于，应用于如权利要求10至11所述的像素电路，所述驱动方法包括：在每一工作周期，
在初始化阶段，初始电源接入第一初始化子模块和第二初始化子模块，在第一驱动信号和第二驱动信号的控制下，导通所述第一初始化子模块、第二初始化子模块的双晶体管，将初始电源电位Vinitial分别输出到所述电容模块的第一端和第二端，使所述电容模块的第一端和第二端、驱动晶体管的栅极电位为Vinitial，所述驱动晶体管的栅极源极压差Vgs为Vinitial-ELVDD，所述ELVDD为第一电源；
在数据写入阶段，所述写入的数据接入数据写入模块，在所述第三驱动信号、第二驱动信号的控制下，导通所述数据写入模块的双晶体管，将数据写入到所述电容模块的第一端，所述补偿模块在所述第三驱动信号、第二驱动信号的控制下，导通所述补偿模块的双晶体管，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth，所述Vth为所述驱动晶体管的阈值电压；
在发光阶段，所述发光控制模块在所述第一控制信号控制下，导通所述发光控制模块的晶体管，导通所述第一电源与发光元件第一极的连接，控制所述发光元件发光，所述保持模块在所述第一控制信号控制下，将保持电源的电位Vref输出至所述电容模块的第一端，并将所述电容模块第一端的发光阶段与数据写入阶段的电位差反馈至所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth+Vref-Vdata，所述驱动晶体管的栅极源极压差Vgs为Vth+Vref-Vdata。
16.一种像素电路的驱动方法，其特征在于，应用于如权利要求7至8所述的像素电路，所述驱动方法包括：在每一工作周期，
在初始化阶段，初始电源接入第一初始化子模块和第二初始化子模块，在第二控制信号和第二驱动信号的控制下，导通所述第一初始化子模块、第二初始化子模块的双晶体管，将初始电源电位Vinitial分别输出到所述电容模块的第一端和第二端，使所述电容模块的第一端和第二端、驱动晶体管的栅极电位为Vinitial，所述驱动晶体管的栅极源极压差Vgs为Vinitial-ELVDD，所述ELVDD为第一电源；
在数据写入阶段，所述写入的数据接入数据写入模块，在所述第三驱动信号、第二驱动信号的控制下，导通所述数据写入模块的双晶体管，将数据写入到所述电容模块的第一端，所述补偿模块在所述第三驱动信号、第二驱动信号的控制下，导通所述补偿模块的双晶体管，将所述驱动晶体管的阈值电压补偿到所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth，所述Vth为所述驱动晶体管的阈值电压；
在发光阶段，所述发光控制模块在所述第一控制信号控制下，导通所述发光控制模块的晶体管，导通所述第一电源与发光元件第一极的连接，控制所述发光元件发光，所述保持模块在所述第一控制信号控制下，将保持电源的电位Vref输出至所述电容模块的第一端，并将所述电容模块第一端的发光阶段与数据写入阶段的电位差反馈至所述驱动晶体管的栅极，使所述驱动晶体管的栅极电位为ELVDD+Vth+Vref-Vdata，所述驱动晶体管的栅极源极压差Vgs为Vth+Vref-Vdata。
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