KR20230140545A - 어레이 기판, 그 표시 패널 및 표시 장치 - Google Patents

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Abstract

본 발명의 실시예는 어레이 기판(10), 관련 표시 패널(700) 및 표시 장치(800)를 제공한다. 당해 어레이 기판(10)은 베이스(300), 및 베이스(300) 상에 다행다열로 배열된 복수의 서브 화소(SPX)를 포함하고, 당해 복수의 서브 화소(SPX) 중 적어도 하나는 화소 회로(100)를 포함하며, 각 상기 화소 회로(100)는 구동 회로(110), 전압 안정화 회로(120), 구동 리셋 회로(130) 및 발광 리셋 회로(140)를 포함하고, 여기서, 당해 구동 회로(110)는 발광 소자(200)에 구동 전류를 제공하도록 구성되며, 당해 전압 안정화 회로(120)는 구동 회로(110)의 제어단(G)을 구동 리셋 회로(130)와 온시키고, 당해 구동 리셋 회로(130)는 당해 구동 회로(110)의 제어단(G)을 리셋하도록 구성되며, 당해 발광 리셋 회로(140)는 당해 발광 소자(200)를 리셋하도록 구성되며, 구동 리셋 전압선(VINL1)은 구동 리셋 전압단(Vinit1)에 결합되며, 그에 구동 리셋 전압(VINT1)을 제공하도록 구성되며, 발광 리셋 전압선(VINL2)은 상기 발광 리셋 전압단(Vinit2)에 결합되고, 그에 발광 리셋 전압(VINT2)을 제공하도록 구성된다.

Description

어레이 기판, 그 표시 패널 및 표시 장치
<관련 출원의 상호 인용>
본 발명은 2021년 2월 10일에 출원된 PCT 국제출원번호가 PCT/CN2021/076577이고, 명칭이 "어레이 기판, 그 표시 패널 및 표시 장치"인 PCT 국제출원의 우선권을 주장하고, 그 내용 전체는 참조에 의해 본 명세서에 포함된다.
본 발명의 실시예는 표시 기술 분야에 관한 것으로, 특히 어레이 기판, 그 표시 패널 및 표시 장치에 관한 것이다.
유기발광다이오드(Organic Light-Emitting Diode, OLED) 표시 패널은 자체발광, 고효율, 선명한 색상, 경량화, 전력절약, 롤로블성, 넓은 온도범위 등의 장점을 갖고, 대형 디스플레이, 조명, 차량용 디스플레이 등 분야에 점차 적용되고 있다.
본 발명의 실시예는 어레이 기판 및 관련 표시 패널 및 표시 장치를 제공한다.
본 발명의 제1 양태에 따르면, 베이스를 포함하는 어레이 기판을 제공한다. 당해 어레이 기판은 베이스 상에 다행다열로 배열된 복수의 서브 화소를 포함한다. 당해 복수의 서브 화소 중 적어도 하나는 화소 회로를 포함한다. 각 화소 회로는 구동 회로, 전압 안정화 회로, 구동 리셋 회로 및 발광 리셋 회로를 포함한다. 당해 구동 회로는 제어단, 제1단 및 제2단을 포함하고, 발광 소자에 구동 전류를 제공하도록 구성된다. 당해 전압 안정화 회로는 구동 회로의 제어단, 제1노드 및 전압 안정화 제어 신호 입력단에 결합되고, 상기 전압 안정화 제어 신호 입력단으로부터의 전압 안정화 제어 신호의 제어하에 구동 회로의 제어단을 제1노드와 온시키도록 구성된다. 당해 구동 리셋 회로는 구동 리셋 제어 신호 입력단, 상기 제1 노드 및 구동 리셋 전압단에 결합되고, 구동 리셋 제어 신호 입력단으로부터의 구동 리셋 제어 신호의 제어하에 구동 리셋 전압단으로부터의 구동 리셋 전압을 전압 안정화 회로에 제공하여, 구동 회로의 제어단을 리셋하도록 구성된다. 당해 발광 리셋 회로는 발광 리셋 제어 신호 입력단, 발광 소자 및 발광 리셋 전압단에 결합되고, 상기 발광 리셋 제어 신호 입력단으로부터의 발광 리셋 제어 신호의 제어하에 발광 리셋 전압단으로부터의 발광 리셋 전압을 발광 소자에 제공하여, 발광 소자를 리셋하도록 구성된다. 당해 어레이 기판은 또한 구동 리셋 전압선과 발광 리셋 전압선을 포함한다. 당해 구동 리셋 전압선은 구동 리셋 전압단에 결합되어 구동 리셋 전압을 제공하도록 구성된다. 당해 발광 리셋 전압선은 발광 리셋 전압단에 결합되어 발광 리셋 전압을 제공하도록 구성된다.
본 발명의 실시예에서, 구동 회로는 구동 트랜지스터를 포함한다. 전압 안정화 회로는 전압 안정화 트랜지스터를 포함한다. 구동 리셋 회로는 구동 리셋 트랜지스터를 포함한다. 발광 리셋 회로는 발광 리셋 트랜지스터를 포함한다. 당해 구동 트랜지스터의 제1극이 구동 회로의 제1단에 결합되고, 당해 구동 트랜지스터의 게이트가 구동 회로의 제어단에 결합되며, 당해 구동 트랜지스터의 제2극이 구동 회로의 제2단에 결합된다. 당해 전압 안정화 트랜지스터의 제1극이 구동 회로의 제어단에 결합되고, 당해 전압 안정화 트랜지스터의 게이트가 전압 안정화 제어 신호 입력단에 결합되며, 당해 전압 안정화 트랜지스터의 제2극이 제1노드에 결합된다. 당해 구동 리셋 트랜지스터의 제1극이 구동 리셋 전압단에 결합되고, 당해 구동 리셋 트랜지스터의 게이트가 구동 리셋 제어 신호 입력단에 결합되며, 당해 구동 리셋 트랜지스터의 제2극이 제1 노드 결합에 결합된다. 당해 발광 리셋 트랜지스터의 제1극이 발광 리셋 전압단에 결합되고, 당해 발광 리셋 트랜지스터의 게이트가 발광 리셋 제어 신호 입력단에 결합되며, 당해 발광 리셋 트랜지스터의 제2극이 발광 소자의 제1단에 결합된다. 당해 전압 안정화 트랜지스터의 활성층은 산화물 반도체 재료를 포함한다. 당해 구동 트랜지스터와 당해 구동 리셋 트랜지스터의 활성층은 실리콘 반도체 재료를 포함한다.
본 발명의 실시예에서, 당해 발광 리셋 트랜지스터의 활성층은 산화물 반도체 재료를 포함한다.
본 발명의 실시예에서, 당해 어레이 기판은 추가로, 제1 활성 반도체층 및 제2 활성 반도체층을 포함하고, 제1 활성 반도체층은 베이스에 위치하며, 실리콘 반도체 재료를 포함하고, 제2 활성 반도체층은 당해 제1 활성 반도체층의 베이스로부터 멀어진 측에 위치하며, 당해 제1 활성 반도체층과 절연되게 이격되고, 산화물 반도체 재료를 포함한다.
본 발명의 실시예에서, 제1 활성 반도체층은 구동 트랜지스터의 활성층 및 구동 리셋 트랜지스터의 활성층을 포함한다. 제2 활성 반도체층은 열방향을 따라 구비된 제1 부분 및 제2 부분을 포함한다. 당해 제2 활성 반도체의 제1 부분은 전압 안정화 트랜지스터의 활성층을 포함한다. 당해 제2 활성 반도체의 제2 부분은 발광 리셋 트랜지스터의 활성층을 포함한다.
본 발명의 실시예에서, 제2 활성 반도체의 제1 부분과 제2 활성 반도체의 제2 부분은 열방향을 따라 정렬된다.
본 발명의 실시예에서 화소 회로는 또한 데이터 쓰기 회로, 보상 회로, 저장 회로 및 발광 제어 회로를 포함한다. 당해 데이터 쓰기 회로는 데이터 신호 입력단, 스캔 신호 입력단 및 구동 회로의 제1단에 결합되고, 당해 스캔 신호 입력단으로부터의 스캔 신호의 제어하에 당해 데이터 신호 입력단으로부터의 데이터 신호를 구동 회로의 제1단에 제공하도록 구성된다. 당해 보상 회로는 구동 회로의 제2단, 제1노드 및 보상 제어 신호 입력단에 결합되고, 보상 제어 신호 입력단으로부터의 보상 제어 신호에 따라, 구동 회로에 대하여 임계값 보상을 수행하도록 구성된다. 당해 저장 회로는 제1 전원 전압단 및 구동 회로의 제어단에 결합되고, 제1 전원 전압단과 구동 회로의 제어단 사이의 전압차를 저장하도록 구성된다. 당해 발광 제어 회로는 발광 제어 회로 입력단, 제1 전원 전압단, 구동 회로의 제1단과 제2단, 발광 리셋 회로 및 발광 소자에 결합되고, 발광 제어 회로 입력단으로부터의 발광 제어 회로의 제어하에 상기 제1 전원 전압단으로부터의 제1 전원 전압을 구동 회로에 인가하고, 구동 회로에 의해 발생된 구동 전류를 발광 소자에 인가하도록 구성된다.
본 발명의 실시예에서, 당해 데이터 쓰기 회로는 데이터 쓰기 트랜지스터를 포함한다. 당해 보상 회로는 보상 트랜지스터를 포함한다. 당해 저장 회로는 저장 커패시터를 포함한다. 당해 발광 제어 회로는 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터를 포함한다. 당해 데이터 쓰기 트랜지스터의 제1극이 데이터 신호 입력단에 결합되고, 당해 데이터 쓰기 트랜지스터의 게이트가 스캔 신호 입력단에 결합되며, 당해 데이터 쓰기 트랜지스터의 제2극이 구동 회로의 제1단에 결합된다. 당해 보상 트랜지스터의 제1극이 구동 회로의 제2단에 결합되고, 당해 보상 트랜지스터의 게이트가 보상 제어 신호 입력단에 결합되며, 당해 보상 트랜지스터의 제2극이 제1노드에 결합된다. 당해 저장 커패시터의 제1극은 제1 전원 전압단에 결합되고, 당해 저장 커패시터의 제2극은 구동 회로 제어단에 결합되고, 제1 전원 전압단과 구동 회로의 제어단 사이의 전압차를 저장하도록 구성된다. 제1 발광 제어 트랜지스터의 제1극이 제1 전원 전압단에 결합되고, 당해 제1 발광 제어 트랜지스터의 게이트가 발광 제어 회로 입력단에 결합되며, 당해 제1 발광 제어 트랜지스터의 제2극이 구동 회로의 제1단에 결합된다. 당해 제2 발광 제어 트랜지스터의 제1극이 구동 회로의 제2단에 결합되고, 당해 제2 발광 제어 트랜지스터의 게이트가 발광 제어 신호 입력단에 결합되며, 당해 제2 발광 제어 트랜지스터의 제2극이 발광 소자의 제1극에 결합된다.
본 발명의 실시예에서, 제1 활성 반도체층은 데이터 쓰기 트랜지스터, 보상 트랜지스터, 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터의 활성층을 포함한다.
본 발명의 실시예에서, 발광 리셋 제어 신호와 발광 제어 신호는 동일한 신호이다.
본 발명의 실시예에서, 스캔 신호와 보상 제어 신호는 동일한 신호이다.
본 발명의 실시예에서, 당해 어레이 기판은 추가로 제1 전도층을 포함하고, 제1 전도층은 제1 활성 반도체층과 제2 활성 반도체층 사이에 위치하며, 당해 제1 활성 반도체층 및 당해 제2 활성 반도체층과 절연되게 이격된다. 당해 제1 전도층은 열방향을 따라 순차적으로 구비된 구동 리셋 제어 신호선, 스캔 신호선, 구동 트랜지스터의 게이트, 저장 커패시터의 제1극 및 발광 제어 신호선을 포함한다. 당해 구동 리셋 제어 신호선은 구동 리셋 제어 신호 입력단에 결합되고, 그에 구동 리셋 제어 신호를 제공하도록 구성된다. 당해 스캔 신호선은 스캔 신호 입력단 및 보상 제어 신호 입력단에 결합되고, 당해 스캔 신호 입력단에 스캔 신호를 제공하고, 당해 보상 제어 신호 입력단에 보상 제어 신호를 제공하도록 구성된다. 당해 저장 커패시터의 제1극과 당해 구동 트랜지스터의 게이트는 일체로 구성된다. 당해 발광 제어 신호선은 발광 제어 신호 입력단에 결합되고, 그에 발광 제어 신호를 제공하도록 구성된다.
본 발명의 실시예에서, 구동 리셋 제어 신호선의 베이스상의 정사영이 제1 활성 반도체층의 베이스상의 정사영과 중첩되는 부분은 구동 리셋 트랜지스터의 게이트이다. 스캔 신호선의 베이스상의 정사영이 제1 활성 반도체층의 베이스상의 정사영과 중첩되는 부분은 보상 트랜지스터의 게이트 및 데이터 쓰기 트랜지스터의 게이트이다. 발광 제어 신호선의 베이스상의 정사영이 제1 활성 반도체층의 베이스상의 정사영과 중첩되는 부분은 제1 발광 제어 트랜지스터의 게이트 및 제2 발광 제어 트랜지스터의 게이트이다.
본 발명의 실시예에서, 당해 어레이 기판은 추가로 제2 전도층을 포함하고, 제2 전도층은 제1 전도층과 제2 활성 반도체층 사이에 위치하며, 당해 제1 전도층 및 당해 제2 활성 반도체층과 절연되게 이격된다. 당해 제2 전도층은 열방향을 따라 구비된 전압 안정화 제어 신호선, 저장 커패시터의 제2극, 제1 전원 전압선 및 발광 리셋 제어 신호선을 포함한다. 당해 전압 안정화 제어 신호선은 전압 안정화 제어 신호 입력단에 결합되고, 그에 전압 안정화 제어 신호를 제공하도록 구성된다. 당해 제1 전원 전압선은 제1 전원 전압단에 결합되고, 그에 제1 전원 전압을 제공하도록 구성된다. 당해 저장 커패시터의 제2극과 당해 저장 커패시터의 제1극의 베이스상의 정사영은 적어도 일부가 중첩된다. 당해 저장 커패시터의 제2극과 제1 전원 전압선은 일체로 형성된다. 당해 발광 리셋 제어 신호선은 상기 발광 리셋 제어 신호 입력단에 결합되고, 그에 발광 리셋 제어 신호를 제공하도록 구성된다.
본 발명의 실시예에서, 전압 안정화 제어 신호선의 베이스상의 정사영이 제2 활성 반도체층의 베이스상의 정사영과 중첩되는 부분은 전압 안정화 트랜지스터의 제1 제어극이다. 발광 제어 신호선의 베이스상의 정사영이 제2 활성 반도체층의 베이스상의 정사영과 중첩되는 부분은 발광 리셋 트랜지스터의 제1 제어극이다.
본 발명의 실시예에서, 당해 어레이 기판은 추가로 제3 전도층을 포함하고, 제3 전도층은 제2 활성 반도체층의 베이스로부터 멀어진 측에 위치하며, 제2 활성 반도체층과 절연되게 이격된다. 당해 제3 전도층은 열방향을 따라 구비된 전압 안정화 제어 신호선, 발광 리셋 제어 신호선 및 발광 리셋 전압선을 포함한다.
본 발명의 실시예에서 전압 안정화 제어 신호선의 베이스상의 정사영이 제2 활성 반도체층의 베이스상의 정사영과 중첩되는 부분은 전압 안정화 트랜지스터의 제2 제어극이다. 발광 제어 신호선의 베이스상의 정사영이 제2 활성 반도체층의 베이스상의 정사영과 중첩되는 부분은 발광 리셋 트랜지스터의 제2 제어극이다. 발광 리셋 전압선은 비아를 통해 제2 활성 반도체층에 결합되어, 발광 리셋 트랜지스터의 제1극을 형성한다.
본 발명의 실시예에서, 당해 어레이 기판은 추가로 제4 전도층을 포함하고, 제4 전도층은 제3 전도층의 베이스로부터 멀어진 측에 위치하며, 제3 전도층과 절연되게 이격되며, 상기 제4 전도층은 제1 연결부, 제2 연결부, 제3 연결부, 제4 연결부, 제5 연결부, 제6 연결부, 제7 연결부 및 제8 연결부를 포함한다. 당해 제1 연결부는 구동 리셋 전압선으로 사용된다. 당해 제1 연결부는 비아를 통해 구동 리셋 트랜지스터의 드레인 영역에 결합되어, 당해 구동 리셋 트랜지스터의 제1극을 형성한다. 당해 제2 연결부는 비아를 통해 발광 리셋 전압선에 결합된다. 당해 제3 연결부는 비아를 통해 데이터 쓰기 트랜지스터의 드레인 영역에 결합되어, 당해 데이터 쓰기 트랜지스터의 제1극을 형성한다. 당해 제4 연결부는 비아를 통해 구동 리셋 트랜지스터의 소스 영역 및 보상 트랜지스터의 소스 영역에 결합되어, 당해 구동 리셋 트랜지스터의 제2극 및 당해 보상 트랜지스터의 제2극을 각각 형성한다. 당해 제4 연결부는 비아를 통해 전압 안정화 트랜지스터의 소스 영역에 결합되어, 당해 전압 안정화 트랜지스터의 제2극을 형성한다. 당해 제5 연결부는 비아를 통해 구동 트랜지스터의 게이트 및 저장 커패시터의 제1극에 결합되고, 당해 제5 연결부는 비아를 통해 전압 안정화 트랜지스터의 드레인 영역에 결합되어, 당해 전압 안정화 트랜지스터의 제1극을 형성한다. 당해 제6 연결부는 비아를 통해 제1발광 제어 트랜지스터의 드레인 영역에 결합되어, 당해 제1발광 제어 트랜지스터의 제1극을 형성한다. 당해 제7연결부는 비아를 통해 제2발광 제어 트랜지스터의 소스 영역에 결합되어, 당해 제2발광 제어 트랜지스터의 제2극을 형성하고, 당해 제7연결부는 비아를 통해 발광 리셋 트랜지스터의 소스 영역에 결합되어, 당해 발광 리셋 트랜지스터의 제2극을 형성한다. 당해 제 8 연결부는 비아를 통해 발광 리셋 트랜지스터의 소스 영역에 결합되어, 당해 발광 리셋 트랜지스터의 제1극을 형성한다.
본 발명의 실시예에서, 당해 어레이 기판은 또한 제5 전도층을 포함하고, 제5 전도층은 제4 전도층의 베이스로부터 멀어진 측에 위치하며, 당해 제4 전도층과 절연되게 이격된다. 당해 제5 전도층은 행방향을 따라 구비된 데이터 신호선, 제1 전원 전압선 및 제2 전원 전압선을 포함한다. 당해 데이터 신호선은 열방향을 따라 연장되고, 비아를 통해 제4 전도층의 제3 연결부에 결합된다.
당해 제1 전원 전압선은 열방향을 따라 연장되고, 비아를 통해 제4 전도층의 제3 연결부에 결합된다. 제2 전원 전압선은 열방향을 따라 연장되고, 비아를 통해 제4 전도층의 제7 연결부에 결합된다.
본 발명의 제2 양태에 따르면, 제1 양태 중 어느 하나의 어레이 기판을 포함하는 표시 패널을 제공한다.
본 발명의 제3 양태에 따르면, 제2 양태 중 어느 하나의 표시 패널을 포함하는 표시 장치를 제공한다.
적응성의 추가적인 양태 및 범위는 본 명세서에 제공되는 설명으로부터 명백해질 것이다. 본 발명의 다양한 양태들은 단독으로 또는 하나 이상의 다른 양태들과 조합하여 구현될 수 있다는 것을 이해해야 한다. 또한, 본 명세서의 설명 및 구체적인 실시예들은 단지 설명의 목적으로 의도된 것이며, 본 발명의 범위를 제한하기 위한 것이 아님을 이해해야 한다.
본 명세서에 기재된 첨부 도면은 선택된 실시예의 설명을 위해서만 사용되며, 모든 가능한 실시수단은 아니며, 본 발명의 범위를 한정하는 것을 의도하지 않는다.
도 1은 본 발명의 어레이 기판의 블록도이다.
도 2는 본 발명의 실시예의 서브 화소의 블록도이다.
도 3은 본 발명의 실시예의 도 2의 화소 회로의 모식도이다.
도 4는 본 발명의 실시예의 도 3의 화소 회로를 구동하는 신호의 타이밍 다이어그램이다,
도 5~도 11은 본 발명의 실시예의 어레이 기판의 각 층의 평면 모식도이다.
도 12는 적층된 활성 반도체층, 제1 전도층, 제2 전도층, 제3 전도층 및 제 4 전도층을 포함하는 화소 회로의 평면 레이아웃의 모식도이다.
도 13은 본 발명의 실시예의 도 12의 선(A1A2)에 따른 어레이 기판의 단면 구성의 모식도이다.
도 14는 본 발명의 실시예의 도 12의 선(A1A2)에 따른 어레이 기판의 단면 구성의 모식도이다.
도 15는 본 발명의 실시예의 어레이 기판의 블록도이다.
도 16은 본 발명의 실시예의 어레이 기판의 블록도이다.
도 17은 본 발명의 실시예의 어레이 기판의 블록도이다.
도 18은 적층된 차폐층, 활성 반도체층, 제1 전도층, 제2 전도층, 제3 전도층 및 제 4 전도층을 포함하는 화소 회로의 평면 레이아웃의 모식도이다.
도 19는 본 발명의 실시예의 표시 패널의 구성의 모식도이다.
도 20은 본 발명의 실시예의 표시 장치의 구성의 모식도이다.
도 21은 본 발명의 실시예의 화소 회로의 모식도이다.
도 22는 본 발명의 실시예의 차폐층의 모식도이다.
도 23은 본 발명의 실시예의 화소 회로의 평면 레이아웃이다.
도 24는 본 발명의 실시예의 화소 회로의 평면 레이아웃이다.
도 25는 본 발명의 실시예의 화소 회로의 평면 레이아웃이다.
도 26은 본 발명의 실시예의 어레이 기판의 단면 구성 모식도이다.
도 27은 본 발명의 어레이 기판의 실시예의 화소 구동 회로의 회로 구성 모식도이다.
도 28은 도 27의 화소 구동 회로의 구동 방법의 각 노드의 타이밍 다이어그램이다.
도 29는 본 발명의 어레이 기판의 실시예의 구성도이다.
도 30은 도 29의 차광층의 구성도이다.
도 31은 도 29의 제1 활성층의 구성도이다.
도 32는 도 29의 제1 게이트층의 구성도이다.
도 33은 도 29의 제2 게이트층의 구성도이다.
도 34는 도 29의 제2 활성층의 구성도이다.
도 35는 도 29의 제3 게이트층의 구성도이다.
도 36은 도 29의 제1 소스 드레인층의 구성도이다.
도 37은 도 29의 차광층, 제1 활성층의 구성도이다.
도 38은 도 29의 차광층, 제1 활성층, 제1 게이트층의 구성도이다.
도 39는 도 29의 차광층, 제1 활성층, 제1 게이트층, 제2 게이트층의 구성도이다.
도 40은 도 29의 차광층, 제1 활성층, 제1 게이트층, 제2 게이트층, 제2 활성층의 구성도이다.
도41은 도29의 차광층, 제1 활성층, 제1 게이트층, 제2 게이트층, 제2 활성층, 제3 게이트층의 구성도이다.
도 42는 본 발명의 어레이 기판의 실시예의 구성도이다.
도 43은 도 42의 제2 소스 드레인층의 구성도이다.
도 44는 본 발명의 어레이 기판의 실시예의 구성도이다.
도 45는 도 44의 제2 소스 드레인층의 구성도이다.
도 46은 본 발명의 어레이 기판의 다른 실시예의 제2 초기 신호선 구성의 모식도이다.
도 47은 본 발명의 어레이 기판의 다른 실시예의 제2 초기 신호선 구성의 모식도이다.
도 48은 도 42의 점선 B을 따른 부분의 단면도이다.
이들 첨부 도면의 다양한 도면에 있어서, 대응하는 참조 번호는 대응하는 부품 또는 특징을 나타낸다.
우선, 문맥상 달리 명시되지 않는 한, 본 명세서 및 첨부 특허 청구 범위에서 사용되는 단어의 단수형은 복수형을 포함하고, 그 반대의 경우도 마찬가지라는 점에 유의하기 바란다. 따라서, 단수형으로 언급되어 있는 경우는, 통상 대응하는 용어의 복수형이 포함된다. 마찬가지로, "포함" 및 "포괄"이라는 단어는 배타적이기 보다는 포함하는 것으로 해석된다. 마찬가지로 "포함" 및 "또는"이라는 용어는 본 명세서에서 달리 명시되지 않는 한 포함되는 것으로 해석되어야 한다. 본 명세서에서 용어 "예"가 사용되는 경우, 특히 용어 그룹으로 이어지는 경우, 당해 "예"는 단순히 예시적 및 설명적이며, 배타적 또는 광범위하다고 인정하여서는 안된다.
또한, 본 발명의 요소 및 그 실시예를 소개할 때, "일", "하나", "당해" 및 "상기"라는 용어가 하나 이상의 요소가 존재함을 나타내며, "복수'가 2개 이상을 의미하며, "포함", "포괄", "구비", "갖다"라는 용어는 포함을 나타내기 위해 이용되며, 기재된 요소외에 다른 요소가 더 존재할 수 있음을 의미한다. "제1", "제2" 및 "제3"이라는 용어는 서술적 목적으로만 사용되며, 상대적 중요성과 형성 순서를 나타내거나 암시하는 것으로 해석되어서는 안된다.
또한 첨부 도면에서는 알기 쉽게 하기 위해, 각 층의 두께나 영역을 과장하여 표시한다. 층, 영역 또는 컴포넌트가 다른 부품의 "상"에 있는 것으로 언급될 경우, 그것은 다른 부품에 직접 위치하는 것을 의미하거나, 사이에 다른 컴포넌트가 존재할 가능성이 있다는 것으로 이해되어야 한다. 반대로, 어떤 컴포넌트가 다른 컴포넌트 상에 "직접" 위치되고 있다고 언급할 경우는, 거기에 다른 컴포넌트가 개재하고 있지 않음을 의미한다.
일반적인 어레이 기판에서는, 발광 소자와 화소 회로를 리셋하기 위해 동일한 리셋 전압선으로부터 리셋 전압이 공급된다. 리셋 전압 값은 화소 회로의 소비 전력 레벨, 보상 후의 표시 효과, 리셋 후의 발광 소자의 비점등 상태를 유지하는 경우를 고려하여 설정한다. 이 경우, 화소 회로의 소비 전력, 보정 후의 표시효과, 리셋후의 발광 소자의 충전시간이 동시에 최적화 상태로 되지 않으므로, 화소 회로의 소비 전력, 응답속도, 정밀도, 표시효과 등에 영향을 준다.
본 발명의 적어도 일부 실시예는 구동 리셋 전압선과 발광 리셋 전압선의 2개의 리셋 전압선을 포함하는 어레이 기판을 제공한다. 구동 리셋 전압선은 구동 리셋 전압단에 결합되어 구동 리셋 전압을 제공한다. 당해 발광 리셋 전압선은 발광 리셋 전압단에 결합되어 발광 리셋 전압을 제공한다. 구동 리셋 전압은 화소 회로의 소비 전력 레벨과 리셋 효과를 고려하여 설정할 수 있다. 소비 전력이 비교적 적은 경우, 화소 회로를 보다 완전하게 리셋할 수 있어, 표시효과를 향상시킬 수 있다. 발광 리셋 전압선은 발광 리셋 전압단에 결합되어 발광 리셋 전압을 제공한다. 발광 리셋 전압은 발광 소자가 비점등 상태로 유지되도록 설정함으로써, 발광 소자가 점등될 때까지의 충전 시간을 단축하고, 화소 회로의 발광 신호에 대한 응답 속도를 높이고, 응답 시간을 단축시키며, 확률적으로 정밀도를 향상시킨다.
본 발명의 실시예에 따라 제공되는 어레이 기판은 비한정적으로 첨부 도면과 함께 아래에 설명되고, 아래에 설명되는 바와 같이, 이러한 특정 실시예들의 상이한 특징들은 모순되지 않는 한 서로 조합될 수 있어, 새로운 실시예들이 얻어지며, 그 모든 것이 또한 본 발명의 보호범위에 속한다.
도 1은 본 발명의 어레이 기판(10)을 나타내는 개략도이다. 도 1에 도시된 바와 같이, 당해 어레이 기판(10)은 베이스(300), 및 베이스(300) 상에 다행다열로 배열된 복수의 서브 화소(SPX)를 포함한다. 당해 베이스는 유리기판, 플라스틱기판 등일 수 있다. 베이스(300)의 표시 영역은 복수의 화소 유닛(PX)을 포함하며, 각 화소 유닛은 복수의 서브 화소(SPX), 예를 들면 3개를 포함할 수 있다. 서브 화소(SPX)는 행방향(X) 및 열방향(Y)을 따라 간격을 두고 배치되어 있다. 행방향(X)과 열방향(Y)은 서로 직교하고 있다. 당해 서브 화소(SPX) 중 적어도 하나는 화소 회로를 포함한다. 어레이 기판(10)은 또한 구동 리셋 전압선과 발광 리셋 전압선을 포함한다. 구동 리셋 신호선은 구동 리셋 전압단에 결합되고, 그에 구동 리셋 전압을 제공하도록 구성된다. 발광 리셋 전압선은 발광 리셋 전압단에 결합되고, 그에 발광 리셋 전압을 제공하도록 구성된다. 이하, 구동 리셋 신호선과 발광 리셋 제어 신호선의 전압 설정과 위치의 레이아웃에 대하여 회로도 5~11을 참조하면서 상세하게 설명한다.
본 발명의 실시예에서, 각 화소 회로는 구동 회로, 전압 안정화 회로, 구동 리셋 회로, 발광 리셋 회로, 데이터 쓰기 회로, 보상 회로, 저장 회로 및 발광 제어 회로를 포함한다. 이하, 도 2를 참조하여 화소 회로를 상세하게 설명한다.
도 2는 본 발명의 일부 실시예의 서브 화소의 블록도를 나타낸다. 도 2에 도시된 바와 같이, 서브 화소(SPX)는 화소 회로(100) 및 발광 소자(200)를 포함한다. 화소 회로(100)는 구동 회로(110), 전압 안정화 회로(120), 구동 리셋 회로(130) 및 발광 리셋 회로(140), 데이터 쓰기 회로(150), 보상 회로(160), 저장 회로(170) 및 발광 제어 회로(180)를 포함한다.
도 2에 도시된 바와 같이, 구동 회로(110)는 제어단(G), 제1단(F) 및 제2단(S)을 포함한다. 구동 회로(110)는 제어단(G)로부터의 제어 신호의 제어하에 발광 소자(200)에 구동 전류를 제공하도록 구성된다.
전압 안정화 회로(120)는 구동 회로(110)의 제어단(G), 제1노드(N1) 및 전압 안정화 제어 신호 입력단(Stv)에 결합된다. 전압 안정화 회로(120)는 전압 안정화 제어 신호 입력단으로부터의 전압 안정화 제어 신호의 제어하에 구동 회로(110)의 제어단(G)을 제1 노드(N1)와 온시키도록 구성된다.
구동 리셋 회로(130)는 구동 리셋 제어 신호 입력단(Rst1), 제1 노드(N1) 및 구동 리셋 전압단(Vinit1)에 결합된다. 구동 리셋 회로(130)는 구동 리셋 제어 신호 입력단(Rst1)으로부터의 구동 리셋 제어 신호의 제어하에, 구동 리셋 전압단(Vinit1)으로부터의 구동 리셋 전압을 전압 안정화 회로(120)에 제공하여, 구동 회로(110)의 제어단(G)을 리셋하도록 구성된다.
발광 리셋 회로(140)는 발광 리셋 제어 신호 입력단(Rst2), 발광 소자(200), 발광 리셋 전압단(Vinit2)에 결합된다. 또한, 발광 리셋 회로(140)는 또한 발광 제어 회로(180)에 결합된다. 발광 리셋 회로(140)는 발광 리셋 제어 신호 입력단(Rst2)으로부터의 발광 리셋 제어 신호의 제어하에 발광 리셋 전압단(Vinit2)으로부터의 발광 리셋 전압을 발광 소자(200)에 제공하여, 발광 소자(200)의 애노드를 리셋하도록 구성된다.
데이터 쓰기 회로(150)는 데이터 신호 입력단(Data), 스캔 신호 입력단(Gate) 및 구동 회로(110)의 제1 단(F)에 결합된다. 데이터 쓰기 회로(150)는 스캔 신호 입력단(Gate)으로부터의 스캔 신호의 제어하에 데이터 신호 입력단(Data)으로부터의 데이터 신호를 구동 회로(110)의 제1 단(F)에 제공하도록 구성된다.
보상 회로(160)는 구동 회로(110)의 제2단(S), 제1노드(N1) 및 보상 제어 신호 입력단(Com)에 결합된다. 보상 회로(160)는 보상 제어 신호 입력단(Com)으로부터의 보상 제어 신호에 따라, 구동 회로(110)에 대해 임계값 보상을 수행하도록 구성된다.
본 발명의 실시예에서, 스캔 신호 입력단(Gate)으로부터의 스캔 신호와 보상 제어 신호 입력단(Com)으로부터의 보상 제어 신호는 동일한 신호이다.
저장 회로(170)는 제1 전원 전압단(VDD) 및 구동 회로(110)의 제어단(G)에 결합된다. 저장 회로(170)는 제1 전원 전압단(VDD)과 구동 회로(110)의 제어단(G) 사이의 전압차를 저장하도록 구성된다.
발광 제어 회로(180)는 발광 제어 신호 입력단(EM), 제1 전원 전압단(VDD), 구동 회로(110)의 제1 단(F)과 제2 단(S), 발광 리셋 회로(140) 및 발광 소자(200)에 결합된다. 발광 제어 회로(180)는 발광 제어 회로 입력단(EM)으로부터의 발광 제어 회로의 제어하에 제1 전원 전압단(VDD)으로부터의 제1 전원 전압을 구동 회로(110)에 인가하고, 구동 회로(110)에 의해 발생된 구동 전류를 발광 소자(200)에 인가하도록 구성된다.
본 발명의 일부 실시예에서, 발광 리셋 제어 신호 입력단(Rst2)으로부터의 발광 리셋 제어 신호와 발광 제어 신호 입력단(EM)으로부터의 발광 제어 신호는 동일한 신호일 수 있다.
추가 또는 대체 가능하며, 본 발명의 일부 실시예에서 발광 리셋 제어 신호 입력단(Rst2)으로부터의 발광 리셋 제어 신호와 스캔 신호 입력단(Gate)으로부터의 스캔 신호는 동일한 신호일 수 있다.
발광 소자(200)는 제2 전원 전압단(VSS), 발광 리셋 회로(140), 발광 제어 회로(180)에 결합된다. 발광 소자(200)는 구동 회로(110)에서 발생한 구동 전류의 구동하에 발광한다. 예를 들어, 발광 소자(200)는 발광 다이오드 등일 수 있다. 발광 다이오드는 유기 발광 다이오드(OLED)또는 양자점 발광 다이오드(QLED)등일 수 있다.
본 발명의 실시예에서, 전압 안정화 제어 신호, 스캔 신호, 구동 리셋 제어 신호, 발광 리셋 제어 신호, 보상 제어 신호, 발광 제어 신호, 보상 제어 신호는 방형파일 수 있고, 하이레벨의 값의 범위는 0~15V일 수 있고, 로우레벨의 값의 범위는 0~15V일 수 있고, 예를 들면, 하이레벨은 7V, 로우레벨은 -7V이다. 데이터 신호의 값 범위는 0~8V, 예를 들면, 2~5V일 수 있다. 제1 전원 전압(Vdd)의 값의 범위는 3~6V일 수 있다. 제2 전원 전압(Vss)의 값의 범위는 0~-6V일 수 있다.
도 3은 도 2의 화소 회로(100)의 모식도를 나타낸다. 도 3에 도시된 바와 같이, 구동 회로(110)는 구동 트랜지스터(T1)를 포함하고, 전압 안정화 회로(120)는 전압 안정화 트랜지스터(T2)를 포함하고, 구동 리셋 회로(130)는 구동 리셋 트랜지스터(T3)를 포함하고, 발광 리셋 회로(140)는 발광 리셋 트랜지스터(T4)를 포함하고, 데이터 쓰기 회로(150)는 데이터 쓰기 트랜지스터(T5)를 포함하고, 보상 회로(160)는 보상 트랜지스터(T6)를 포함하고, 저장 회로(170)는 저장 커패시터(C)를 포함하고, 발광 제어 회로(180)는 제1 발광 제어 트랜지스터(T7) 및 제2 발광 제어 트랜지스터(T8)를 포함한다.
도 3에 도시된 바와 같이, 구동 트랜지스터(T1)의 제1극은 구동 회로(110)의 제1단(F)에 결합되고, 구동 트랜지스터(T1)의 제2극은 구동 회로(110) 제2단(S)에 결합되고, 구동 트랜지스터(T1)의 게이트가 구동 회로(110)의 제어단(G)에 결합된다.
전압 안정화 트랜지스터(T2)의 제1극은 구동 회로(110)의 제어단(G)에 결합되고, 전압 안정화 트랜지스터(T2)의 게이트가 전압 안정화 제어 신호 입력단(Stv)에 결합되고, 전압 안정화 트랜지스터(T2)의 제2극은 제1 노드(N1)에 결합된다.
구동 리셋 트랜지스터(T3)의 제1극은 구동 리셋 전압단(Vinit1)에 결합되고, 구동 리셋 트랜지스터(T3)의 게이트가 구동 리셋 제어 신호 입력단(Rst1)에 결합되고, 구동 리셋 트랜지스터(T3)의 제2극은 제1 노드(N1)에 결합된다.
발광 리셋 트랜지스터(T4)의 제1극은 발광 리셋 전압단(Vinit2)에 결합되고, 발광 리셋 트랜지스터(T4)의 게이트가 발광 리셋 제어 신호 입력단(Rst2)에 결합되고, 발광 리셋 트랜지스터(T4)의 제2극은 발광 소자(200)의 양극에 결합된다. 또한, 발광 리셋 트랜지스터(T4)의 제2극은 또한 제2 발광 제어 트랜지스터(T8)의 제2극에 결합된다.
데이터 쓰기 트랜지스터(T5)의 제1극은 데이터 신호 입력단(Data)에 결합되고, 데이터 쓰기 트랜지스터(T5)의 게이트가 스캔 신호 입력단(Gate)에 결합되고, 데이터 쓰기 트랜지스터(T5)의 제2극은 구동 회로(110)의 제1단(F)에 결합된다.
보상 트랜지스터(T6)의 제1극이 구동 회로(110)의 제2단(S)에 결합되고, 보상 트랜지스터(T6)의 게이트가 보상 제어 신호 입력단(Com)에 결합되며, 보상 트랜지스터(T6)의 제2극이 제1노드(N1)에 결합된다.
저장 커패시터(C)의 제1극은 제1 전원 전압단(VDD)에 결합되고, 저장 커패시터(C)의 제2극은 구동 회로(110)의 제어단(G)에 결합된다. 당해 저장 커패시터는 제1 전원 전압단(VDD)과 구동 회로(110)의 제어단(G) 사이의 전압차를 저장하도록 구성된다.
제1 발광 제어 트랜지스터(T7)의 제1극이 제1 전원 전압단(VDD)에 결합되고, 제1 발광 제어 트랜지스터(T7)의 게이트가 발광 제어 회로 입력단(EM)에 결합되며, 제1 발광 제어 트랜지스터(T7)의 제2극이 구동 회로110의 제1단(F)에 결합된다.
제2 발광 제어 트랜지스터(T8)의 제1극이 구동 회로(110)의 제2단(S)에 결합되고, 제2 발광 제어 트랜지스터(T8)의 게이트가 발광 제어 신호 입력단(EM)에 결합되며, 제2 발광 제어 트랜지스터(T8)의 제2극이 발광 소자(200)의 애노드 결합된다.
본 발명의 실시예에서, 전압 안정화 트랜지스터(T2)와 발광 리셋 트랜지스터(T4)의 활성층은 산화물 반도체 재료, 예를 들어 금속 산화물 반도체 재료를 포함할 수 있다. 구동 트랜지스터(T1), 구동 리셋 트랜지스터(T3), 데이터 쓰기 트랜지스터(T5), 보상 트랜지스터(T6), 제1 발광 제어 트랜지스터(T7) 및 제2 발광 제어 트랜지스터(T8)의 활성층은 실리콘 반도체 재료를 포함할 수 있다.
본 발명의 실시예에서, 발광 리셋 제어 신호와 발광 제어 신호가 동일한 신호인 경우, 발광 리셋 트랜지스터(T4)는 제1 발광 제어 트랜지스터(T7) 및 제2 발광 제어 트랜지스터(T8)와 다른 유형의 트랜지스터일 수 있다. 예를 들면, 발광 리셋 트랜지스터(T4)가 N형 트랜지스터일 수 있고, 제1 발광 제어 트랜지스터(T7)와 제2 발광 제어 트랜지스터(T8)가 P형 트랜지스터일 수 있다. 전압 안정화 트랜지스터(T2)가 N형 트랜지스터일 수 있다. 구동 트랜지스터(T1), 구동 리셋 트랜지스터(T3), 데이터 쓰기 트랜지스터(T5), 보상 트랜지스터(T6)가 P형 트랜지스터일 수 있다.
본 발명의 실시예에서, 발광 리셋 제어 신호와 발광 제어 신호가 동일한 신호인 경우, 발광 리셋 트랜지스터(T4)와 데이터 쓰기 트랜지스터(T5)가 동일한 유형의 트랜지스터이다. 예를 들어, 발광 리셋 트랜지스터(T4)와 데이터 쓰기 트랜지스터(T5)가 P형 트랜지스터일 수 있다. 전압 안정화 트랜지스터(T2)가 N형 트랜지스터일 수 있다. 구동 트랜지스터(T1), 구동 리셋 트랜지스터(T3), 보상 트랜지스터(T6), 제1 발광 제어 트랜지스터(T7) 및 제2 발광 제어 트랜지스터(T8)가 P형 트랜지스터일 수 있다.
여기서, 본 발명의 실시예에서 사용되는 트랜지스터는 모두 P형 트랜지스터 또는 N형 트랜지스터일 수 있고, 선택된 유형의 트랜지스터의 각 극을 본 발명의 실시예에서 대응하는 트랜지스터의 각 극에 적절히 연결하여, 대응하는 전압단에서 대응하는 고전압 또는 저전압을 공급하면 된다. 예를 들면, N형 트랜지스터의 경우, 그 입력단이 드레인이고, 출력단이 소스이고, 그 제어단이 게이트이고, P형 트랜지스터의 경우, 그 입력단이 소스이고, 출력단이 드레인이고, 그 제어단이 게이트이다. 트랜지스터의 유형이 다르면 그 제어단의 제어 신호의 레벨도 다르다. 예를 들면, N형 트랜지스터의 경우, 제어 신호가 하이레벨일 때, 당해 N형 트랜지스터는 온 상태가 되고, 로우레벨일 때, N형 트랜지스터는 오프 상태가 된다. P형 트랜지스터의 경우, 제어 신호가 로우레벨일 때, 당해 P형 트랜지스터는 온 상태가 되고, 하이레벨일 때, P형 트랜지스터는 오프 상태가 된다. 산화물 반도체로는 예를 들어 산화 인듐 갈륨 아연(Indium Gallium Zinc Oxide, IGZO) 등을 포함할 수 있다. 실리콘 반도체 재료로는 저온 다결정 실리콘(Low Temperature Poly Silicon, LTPS), 또는 비결정 실리콘(예를 들어 수소화 비결정 실리콘 등)을 포함할 수 있다. 저온 다결정 실리콘은 통상 600℃미만의 온도로 비결정 실리콘의 결정으로부터 다결정 실리콘을 결정화시키는 것을 말한다.
또한, 본 발명의 실시예에서, 서브 화소의 화소 회로는 도 4에 도시된 8T1C(즉 8개의 트랜지스터 및 1개의 커패시터)구조외에, 8T2C구조, 7T1C구조, 7T2C구조, 6T1C구조, 6T2C구조 또는 9T2C구조 등의 다른 수의 트랜지스터를 포함한 구조일 수도 있고, 본 발명의 실시예는 이에 한정되지 않는다.
도 4는 도 3의 화소 회로를 구동하는 신호의 타이밍 다이어그램이다. 도 3과 같이, 화소 회로(100)의 동작 과정은 제1 단계(P1), 제2 단계(P2), 제3단계(P3)의 3단계를 포함한다.
이하, 발광 리셋 제어 신호와 발광 제어 신호가 동일한 신호이며, 전압 안정화 제어 신호와 스캔 신호가 동일한 신호이며, 전압 안정화 트랜지스터(T2)와 발광 리셋 트랜지스터(T4)가 N형 트랜지스터이고, 구동 트랜지스터(T1), 구동 리셋 트랜지스터(T3), 데이터 쓰기 트랜지스터(T5), 보상 트랜지스터(T6), 제1 발광 제어 트랜지스터(T7) 및 제2 발광 제어 트랜지스터(T8)가 P형 트랜지스터인 것을 예로 들어, 도 3을 참조하여 도 4의 화소 회로의 동작 과정을 설명한다.
도 4와 같이, 제1 단계(P1)에서는 로우레벨의 구동 리셋 제어 신호(RST), 하이레벨의 스캔 신호(GA), 하이레벨의 발광 제어 신호(EMS), 하이레벨의 전압 안정화 제어 신호(STV) 및 로우레벨의 데이터 신호(DA)를 입력한다. 도 4와 같이, 발광 제어 신호(EMS)의 상승이 제1 단계(P1)의 시점보다 빠르고, 즉 전압 안정화 제어 신호(STV)의 상승보다 빠르다.
제1 단계(P1)에서, 구동 리셋 트랜지스터(T3)의 게이트가 로우레벨의 구동 리셋 제어 신호(RST)를 수신하고, 구동 리셋 트랜지스터(T3)가 온 되어, 구동 리셋 전압(VINT1)을 제1 노드(N1)에 인가한다. 전압 안정화 트랜지스터(T2)의 게이트가 하이레벨의 전압 안정화 제어 신호(STV)를 수신하고, 전압 안정화 트랜지스터(T2)가 온 되고, 이를 통해 제1 노드(N1)의 구동 리셋 전압(VINT1)을 구동 트랜지스터(T1)의 게이트에 인가하여, 구동 트랜지스터(T1)의 게이트를 리셋하고, 이를 통해 구동 트랜지스터(T1)가 제2 단계(P2) 데이터의 기록을 준비한다. 본 발명의 실시예에서는, 구동 리셋 전압(VINT1)의 값을 더 낮게 설정할 수 있고, 예를 들어, 제1전원 전압(Vdd)과 반대되는 전압이 커서, 제2 단계에서 구동 트랜지스터(T1)의 게이트와 제1극의 전압의 차이가 크고, 이를 통해 제2 단계의 데이터 쓰기와 보상 과정을 빠르게 할 수 있다. 또한, 구동 리셋 전압(VINT1)이 구동 트랜지스터(T1)에 대한 영향에 대하여, 구동 리셋 전압(VINT1)이 역방향으로 상승하면 효과가 포화되는 경향이 있음에 유의하여야 한다. 데이터 쓰기와 보상의 과정에 대해서는 후술한 제2 단계(P2)에서 설명한다. 또한, 제1 단계(P1)에서는 저장 커패시터(C)의 일극의 전압이 제1 전원 전압(Vdd)이고, 타극의 전압이 구동 리셋 전압(VINT1)이고, 저장 커패시터(C)가 충전된다. 본 발명의 실시예에서, 구동 리셋 전압(VINT1)이 데이터 쓰기와 보상 및 저장 커패시터(C)의 충전 회로에 대한 소비전력의 영향 및 전원의 하드웨어 제한을 고려하여, 구동 리셋 전압(VINT1)의 값의 범위가 -1 ~ -5V, 예를 들어 -3V일 수 있다. 이에 따라, 회로의 소비전력을 낮게 억제하면서, 데이터 쓰기와 보상에 소요되는 시간을 단축할 수 있어, 일정한 시간대, 예를 들어 제2 단계(P2)에서의 보상효과를 향상시키고, 그 결과 표시효과를 향상시킬 수 있다.
제1 단계(P1)에서는 발광 리셋 트랜지스터(T4)의 게이트가 하이레벨의 발광 제어 신호(EMS)를 수신하고, 발광 리셋 트랜지스터(T4)가 온 되어, 발광 리셋 전압(VINT2)을 OLED의 애노드에 인가하여 OLED의 애노드를 리셋하고, 제3단계(P3)전에 발광하지 않도록 한다. 본 발명의 실시예에서, 발광 리셋 전압(VINT2)의 값은 OLED가 바로 비조명 상태가 되도록, 즉 OLED가 니어온 상태로 순방향 바이어싱되도록 설정된다. 구체적으로는, 제2 전원 전압(Vss)의 범위가 0~6V의 범위인 경우, 발광 리셋 전압(VINT2)의 값의 범위가 -2~6V일 수 있으며, 예를 들어, 0~6V이며, 제2 전원 전압(Vss)과 같을 수 있다. 이에 따라 점등 전 OLED의 PN 접합 충전시간을 단축하여, 발광 신호에 대한 OLED의 응답시간을 단축할 수 있다. 요구되는 휘도가 일치하는 경우, OLED의 휘도차가 발생하는 확률을 저감시킨다. 그 결과, 휘도 균일성이 향상되고, 저주파의 Flicker 및 저계조의 Mura를 저감할 수 있다.
또한, 제1 단계(P1)에서는, 데이터 쓰기 트랜지스터(T5)의 게이트가 하이레벨의 스캔 신호(GA)를 수신하고, 데이터 쓰기 트랜지스터(T5)가 오프된다. 보상 트랜지스터(T6)의 게이트가 하이레벨의 스캔 신호(GA)를 수신하고, 보상 트랜지스터(T6)가 오프된다. 제1 발광 제어 트랜지스터(T7)의 게이트가 하이레벨의 발광 제어 신호(EMS)를 수신하고, 제1 발광 제어 트랜지스터(T7)가 오프된다. 제2 발광 제어 트랜지스터(T8)의 게이트가 하이레벨의 발광 제어 신호(EMS)를 수신하고, 제2 발광 제어 트랜지스터(T8)가 오프된다.
제2 단계(P2)에서는, 하이레벨의 구동 리셋 제어 신호(RST), 로우레벨의 스캔 신호(GA), 하이레벨의 발광 제어 신호(EMS), 하이레벨의 전압 안정화 제어 신호(STV) 및 하이레벨의 데이터 신호(DA)를 입력한다.
제2 단계(P2)에서는, 데이터 쓰기 트랜지스터(T5)의 게이트가 로우레벨의 스캔 신호(GA)를 수신하고, 데이터 쓰기 트랜지스터(T5)가 온되며, 이에 따라, 하이레벨의 데이터 신호(DA)를 구동 트랜지스터(T1)의 제1극, 즉 구동 회로(110)의 제1단(F)에 기입한다. 보상 트랜지스터(T6)의 게이트가 로우레벨의 스캔 신호(GA)를 수신하고, 보상 트랜지스터(T3)가 온되며, 이에 따라, 제1 단(F)의 하이레벨의 데이터 신호(DA)를 제1 노드(N1)에 기입한다. 전압 안정화 트랜지스터(T2)의 게이트가 하이레벨의 전압 안정화 제어 신호(STV)를 수신하고, 전압 안정화 트랜지스터(T2)가 온되며, 이에 따라 제1노드(N1)의 하이레벨의 데이터 신호(DA)를 구동 트랜지스터(T1)의 게이트, 즉 구동 회로(110)의 제어단(G)에 기입한다. 데이터 쓰기 트랜지스터(T5), 구동 트랜지스터(T1), 보상 트랜지스터(T6) 및 전압 안정화 트랜지스터(T2) 모두 온되기 때문에, 데이터 신호(DA)가 데이터 쓰기 트랜지스터(T5), 구동 트랜지스터(T1), 보상 트랜지스터(T6) 및 전압 안정화 트랜지스터(T2)를 경과하여 저장 커패시터(C)를 재충전하고, 즉 구동 트랜지스터(T1)의 게이트를 충전하고, 즉 제어단(G)을 충전하기 때문에, 구동 트랜지스터(T1)의 게이트 전압이 점차 상승한다.
제2 단계(P2)에서는, 데이터 쓰기 트랜지스터(T5)가 온되기 때문에, 제1 단(F)의 전압이 Vda로 유지됨을 이해할 수 있다. 동시에, 구동 트랜지스터(T1) 자체의 특성에 의해, 제어단(G)의 전압이 Vda+Vth로 상승하면, 구동 트랜지스터(T1)가 오프되어, 충전 과정이 종료된다. 여기서, Vda는 데이터 신호(DA)의 전압을 나타내고, Vth는 구동 트랜지스터(T1)의 임계값 전압을 나타낸다. 본 실시예에서는 구동 트랜지스터(T1)를 P형 트랜지스터로서 예를 들어 설명하고 있기 때문에, 여기에서는 임계값 전압(Vth)를 음의 값일 수 있다.
제2 단계(P2) 후, 구동 트랜지스터(T1)의 게이트 전압이 Vda+Vth이고, 즉 데이터 신호(DA) 및 임계값 전압(Vth)의 전압 정보가 저장 커패시터(C)에 저장되고, 이후의 제3단계(P3)에서 구동 트랜지스터(T1)의 임계값 전압을 보상하기 위해 사용된다.
또한, 제2 단계(P2)에서는, 구동 리셋 트랜지스터(T3)의 게이트가 하이레벨의 구동 리셋 제어 신호(RST)를 수신하고, 구동 리셋 트랜지스터(T3)가 오프된다. 발광 리셋 트랜지스터(T4)의 게이트가 하이레벨의 발광 리셋 제어 신호(EMS)를 수신하고, 발광 리셋 트랜지스터(T4)가 오프된다. 제1 발광 제어 트랜지스터(T7)의 게이트가 하이레벨의 발광 제어 신호(EMS)를 수신하고, 제1 발광 제어 트랜지스터(T7)가 오프되고, 제2 발광 제어 트랜지스터(T8)의 게이트가 하이레벨의 발광 제어 신호(EMS)를 수신하고, 제2 발광 제어 트랜지스터(T8)가 오프된다.
제3단계(P3)에서는, 하이레벨의 구동 리셋 제어 신호(RST), 하이레벨의 스캔 신호(GA), 로우레벨의 발광 제어 신호(EMS), 로우레벨의 전압 안정화 제어 신호(STV) 및 로우레벨의 데이터 신호(DA)를 입력한다. 도 4에 도시된 바와 같이, 본 발명의 실시예에서, 로우레벨의 발광 제어 신호(EMS)는 로우레벨의 유효한 펄스 폭 변조 신호일 수 있다. 도 4에 도시된 바와 같이, 발광 제어 신호(EMS)의 강하가 제2 단계(P1)의 종점보다도 느리고, 즉 전압 안정화 제어 신호(STV)의 강하보다도 느리다.
제3단계(P3)에서는, 제1 발광 제어 트랜지스터(T7)의 게이트가 발광 제어 신호(EMS)를 수신한다. 본 발명의 실시예에 따르면, 당해 발광 제어 신호(EMS)가 펄스 폭으로 변조될 수 있다. 발광 제어 신호(EMS)가 로우레벨인 경우, 제1 발광 제어 트랜지스터(T7)가 온되고, 제1 전원 전압(Vd)을 제1 단(F)에 인가한다. 제2 발광 제어 트랜지스터(T8)의 게이트가 발광 제어 신호(EMS)를 수신한다. 발광 제어 신호(EMS)가 로우레벨인 경우, 제2 발광 제어 트랜지스터(T8)가 온되므로, 구동 트랜지스터(T1)에 의해 발생한 구동 전류를 OLED의 애노드에 인가한다.
또한, 제3단계(P3)에서는, 전압 안정화 트랜지스터(T2)의 게이트가 로우레벨의 전압 안정화 제어 신호(STV)를 수신하고, 전압 안정화 트랜지스터(T2)가 오프된다. 이상과 같이, 전압 안정화 트랜지스터(T2)의 활성층이 산화물 반도체 재료를 포함하고, 그 누설전류가 10-16~10-19A이다. 싱글게이트의 저온 다결정 실리콘 트랜지스터나 더블게이트의 저온 다결정 실리콘 트랜지스터에 비해, 누설전류가 작으므로 저장 회로로부터의 전기적 누설을 더욱 저감하여 휘도의 균일성을 향상시킬 수 있다.
또한, 제3단계(P3)에서는, 발광 리셋 트랜지스터(T4)의 게이트가 발광 제어 신호(EMS)를 수신한다. 발광 제어 신호(EMS)가 하이레벨인 경우, 발광 리셋 트랜지스터(T4)가 온된다. 발광 리셋 전압을 OLED의 애노드에 제공하여, OLED의 애노드를 리셋한다. 발광 제어 신호(EMS)가 펄스 폭 변조 신호인 경우, 이에 따라 발광 제어 신호(EMS)의 제어에 따른 OLED의 각 발광 전에, OLED의 애노드를 리셋할 수 있어, 휘도의 균일성을 보다 향상시킬 수 있다.
또한, 구동 리셋 트랜지스터(T3)의 게이트가 하이레벨의 구동 리셋 제어 신호(RST)를 수신하고, 구동 리셋 트랜지스터(T3)가 오프된다. 데이터 쓰기 트랜지스터(T5)의 게이트가 하이레벨의 스캔 신호(GA)를 수신하고, 데이터 쓰기 트랜지스터(T5)가 오프된다. 보상 트랜지스터(T6)의 게이트가 하이레벨의 스캔 신호(GA)를 수신하고, 보상 트랜지스터(T6)가 오프된다.
제3단계(P3)에서는, 제1발광 제어 트랜지스터(T7)가 온되기 때문에, 제1단(F)의 전압이 제1 전원 전압(Vdd)이고, 제어단(G)의 전압이 Vda+Vth이기 때문에, 구동 트랜지스터(T1)도 온되는 것이 용이하게 이해된다.
제3단계(P3)에서는, OLED의 애노드와 캐소드에 제1 전원 전압(Vdd)(고전압) 및 제2전원 전압(Vss)(저전압)이 인가되어, 구동 트랜지스터(T1)에 의해 발생한 구동 전류의 구동에 의해 발광한다.
트랜지스터(T1)를 구동하기 위한 포화 전류 식에 따르면, OLED가 발광하도록 구동하기 위한 구동 전류 ID는 다음과 같은 식으로 산출할 수 있다.
ID=K(VGS-Vth)2
= K[(Vda+Vth-Vdd)-Vth]２
= K(Vda-Vdd)2
상기 식에 있어서, Vth는 구동 트랜지스터(T1)의 임계값 전압이고, VGS는 구동 트랜지스터(T1)의 게이트와 소스 사이의 전압이고, K는 상수를 나타낸다. 상기 식에서 OLED를 흐르는 구동 전류(ID)는 구동 트랜지스터(T1)의 임계값 전압(Vth)과 관계없이, 데이터 신호(DA)의 전압(Vda)에만 관계되므로, 구동 트랜지스터(T1)의 임계값 전압(Vth)의 보정이 가능하여, 프로세스 및 장기간 동작에 의한 구동 트랜지스터(T1)의 임계값 전압 드리프트의 문제를 해결하고, 구동 전류(ID)에 대한 영향을 배제하여, 표시효과를 향상시킬 수 있다.
예를 들어, 상기 식의 K는 다음과 같이 나타낼 수 있다.
K=0.5nCox(W/L),
여기서, n은 구동 트랜지스터(T1)의 전자 이동도, Cox는 구동 트랜지스터(T1)의 게이트 단위 전기 용량, W는 구동 트랜지스터(T1)의 채널 폭, L은 구동 트랜지스터(T1)의 채널 길이이다.
대체 가능하며, 본 발명의 일부 실시예에서는, 발광 리셋 제어 신호(RST), 보상 제어 신호(COM) 및 스캔 신호(GA)가 동일한 신호일 수 있다. 전압 안정화 트랜지스터(T2)가 N형 트랜지스터(T1)일 수 있고, 구동 리셋 트랜지스터(T3), 발광 리셋 트랜지스터(T4), 데이터 쓰기 트랜지스터(T5), 보상 트랜지스터(T6), 제1발광 제어 트랜지스터(T7) 및 제2발광 제어 트랜지스터(T8)가 P형 트랜지스터일 수 있다. 상기 실시예에 있어서, 화소 회로의 동작 과정과의 차이점으로서, 제1 단계(P1)에서는, 발광 리셋 트랜지스터(T4)가 하이레벨의 스캔 신호(GA)를 수신하고, 발광 리셋 트랜지스터(T4)가 오프된다. 발광 리셋 전압(VINT2)이 발광 소자(OLED)의 애노드에 제공되지 않기 때문에, 발광 소자(OLED)의 애노드가 리셋되지 않는다. 제2 단계(P2)에서는, 발광 리셋 트랜지스터(T4)가 로우레벨의 스캔 신호(GA)를 수신하고, 발광 리셋 트랜지스터(T4)가 온된다. 발광 리셋 전압(VINT2)이 발광 소자(OLED)에 애노드에 제공되어, 발광 소자(OLED)의 애노드를 리셋한다. 화소 회로의 제1 시간대(P1), 제2 시간대(P2) 및 제3 시간대(P3)에서의 다른 동작 과정은 상기 실시예와 같으므로, 여기서 설명을 생략한다.
또한, 구동 리셋 제어 신호(RST), 스캔 신호(GA), 발광 제어 신호(EMS), 전압 안정화 제어 신호(STV) 및 데이터 신호(DA)와 각 단계의 관계는 예시한 것임에 유의하여야 한다. 구동 리셋 제어 신호(RST), 스캔 신호(GA), 발광 제어 신호(EMS), 전압 안정화 제어 신호(STV) 및 데이터 신호(DA)의 하이레벨 또는 로우레벨의 지속기간은 예시적인 것이다. 예를 들어, 발광 제어 신호(EMS)의 각 하이레벨의 지속기간은 동일할 수 있다.
도 5~11은 본 발명의 실례에의 어레이 기판의 각층의 평면의 모식도이다. 도 3에 나타내는 1개 화소 회로를 예로서 설명한다. 당해 화소 회로에서는, 발광 리셋 제어 신호(RST)와 발광 제어 신호(EMS)가 동일한 신호이며, 전압 안정화 제어 신호(COM)와 스캔 신호(GA)가 동일한 신호이며, 전압 안정화 트랜지스터(T2)와 발광 리셋 트랜지스터(T4)가 금속 산화물 트랜지스터이다.
화소 회로에 있어서 각 회로의 베이스 상에서의 위치 관계에 대해서는 첨부의 도 5~11에 참조하여 기술한다. 첨부 도 5 내지 도 11의 눈금은 부품의 위치를 알기 쉽게 표현하기 위한 선묘화 눈금으로, 부품의 진정한 눈금으로 간주하여서는 안되는 것을 당업자는 이해할 수 있다. 각 부품의 사이즈는 당업자가 실제 요구에 근거해서 선택할 수 있으며, 본 발명은 이에 관해서 특히 한정되지 않는다.
본 발명의 실시예에서는, 어레이 기판은 베이스(300) 상에 위치하는 제1 활성 반도체층(310)을 포함한다.
도 5는 본 발명의 실시예의 어레이 기판의 제1 활성 반도체층(310)의 평면의 모식도이다. 본 발명의 예시적인 실시예에서, 화소 회로의 구동 트랜지스터(T1), 구동 리셋 트랜지스터(T3), 발광 리셋 트랜지스터(T4), 데이터 쓰기 트랜지스터(T5), 보상 트랜지스터(T6), 제1 발광 제어 트랜지스터(T7) 및 제2 발광 제어 트랜지스터(T8)는 실리콘 트랜지스터, 예를 들어 저온 다결정 실리콘 트랜지스터이다. 본 발명의 예시적인 실시예에서, 제1 활성 반도체층(310)은 상기의 구동 트랜지스터(T1), 구동 리셋 트랜지스터(T3), 발광 리셋 트랜지스터(T4), 데이터 쓰기 트랜지스터(T5), 보상 트랜지스터(T6), 제1 발광 제어 트랜지스터(T7) 및 제2 발광 제어 트랜지스터(T8)의 활성 영역을 형성하는데 사용될 수 있다. 본 발명의 예시적인 실시예에서, 제1 활성 반도체층(310)은 트랜지스터의 채널 영역 패턴 및 도핑 영역 패턴(즉 트랜지스터의 제1 소스/드레인 영역과 제2 소스/드레인 영역)을 포함한다. 본 발명의 실시예에서는 각 트랜지스터의 채널 영역 패턴과 도핑 영역 패턴이 일체로 형성된다.
또한, 도 5에서 점선 블록은 각 트랜지스터의 소스/드레인 영역 및 채널 영역에 대한 제1 활성 반도체층(310)의 영역을 나타내기 위해 사용된다는 점에 유의해야 한다.
도 5와 같이, 제1 활성 반도체층(310)은 Y방향(열방향) 및 X방향(행방향)에 따라서, 구동 리셋 트랜지스터(T3)의 채널 영역(T3-c), 데이터 쓰기 트랜지스터(T5)의 채널 영역(T5-c), 보상 트랜지스터(T6)의 채널 영역(T6-c), 구동 트랜지스터(T1)의 채널 영역(T1-c), 제1 발광 제어 트랜지스터(T7)의 채널 영역(T7-c) 및 제2 발광 제어 트랜지스터(T8)의 채널 영역(T8-c)를 순차적으로 포함한다.
본 발명의 예시적인 실시예에서, 상기 트랜지스터의 제1 활성 반도체층은 일체로 형성된 저온 다결정 실리콘층을 포함할 수 있다. 각 트랜지스터의 소스 영역 및 드레인 영역은 각각의 구조의 전기적 연결을 실현하기 위해서, 도핑 등에 의해서 도체화될 수 있다. 즉 트랜지스터의 제1 활성 반도체층은 p-실리콘 또는 n-실리콘에 의해 형성되는 전체 패턴이며, 동일한 화소 회로 내의 각 트랜지스터는 도핑 영역 패턴(즉, 소스 영역(s) 및 드레인 영역(d)) 및 채널 영역 패턴을 포함한다. 상이한 트랜지스터의 활성층 사이는 도핑 구조에 의해 서로 분리되어 있다.
도 5와 같이, 제1 활성 반도체층(310)은 Y방향 및 X방향에 따라 또한 구동 리셋 트랜지스터(T3)의 드레인 영역(T3-d), 데이터 쓰기 트랜지스터(T5)의 드레인 영역(T5-d), 구동 리셋 트랜지스터(T3)의 소스 영역 및 보상 트랜지스터(T6)의 소스 영역(T3-s/T6-s), 데이터 쓰기 트랜지스터(T5)의 소스 영역(T5-s), 구동 트랜지스터(T1)의 소스 영역 및 제1 발광 제어 트랜지스터(T7)의 소스 영역(T1-s/T7-s), 보상 트랜지스터(T6)의 드레인 영역 및 구동 트랜지스터(T1)의 드레인 영역 및 제2 발광 제어 트랜지스터(T8)의 드레인 영역(T6-d/T1-d/T8-d), 제1 발광 제어 트랜지스터(T7)의 드레인 영역(T7-d) 및 제2 발광 제어 트랜지스터(T8)의 소스 영역(T8-s)을 순차적으로 포함한다.
본 발명의 예시적인 실시예에서는, 제1 활성 반도체층(310)은 비결정 실리콘, 다결정 실리콘 등의 실리콘 반도체 재료에 의해 형성될 수 있다. 상기 소스 영역과 드레인 영역은 n형 불순물 또는 p형 불순물을 포함한 영역일 수 있다 예를 들면, 상기 제1 발광 제어 트랜지스터(T7), 데이터 쓰기 트랜지스터(T5), 구동 트랜지스터(T1), 보상 트랜지스터(T6) 및 제2 발광 제어 트랜지스터(T8)의 소스 영역과 드레인 영역 모두는 P형 불순물을 포함한 영역일 수 있다
본 발명의 실시예에서는, 어레이 기판은 또한 제1 활성 반도체층의 베이스로부터 멀어진 측에 위치하는 제1 전도층(320)을 포함한다.
도 6은 본 발명의 실시예의 어레이 기판의 제1 전도층(320)의 평면의 모식도이다. 도 6과 같이, 제1 전도층(320)은 Y방향을 따라 순차적으로 구비된 구동 리셋 제어 신호선(RSTL1), 스캔 신호선(GAL), 커패시터(C)의 제1극(C1) 및 발광 제어 신호선(EML)을 포함한다. 또한, 제1 전도층(320)은 또 Y방향에 따라 인접한 화소 회로의 구동 리셋 제어 신호선(RSTL1')을 포함한다. 인접한 화소 회로의 구동 리셋 제어 신호선(RSTL1')이 당해 인접한 화소 회로에 대한 작용은 구동 리셋 제어 신호선(RSTL1)이 당해 화소 회로에 대한 작용과 같으므로, 여기서 설명을 생략한다.
본 발명의 실시예에서는, 발광 제어 신호선(EML)과 발광 제어 신호 입력단(EM)은 발광 제어 신호 입력단(EM)에 발광 제어 신호(EMS)를 제공하도록 구성된다.
본 발명의 실시예에서는, 스캔 신호선(GAL)은 스캔 신호 입력단(Gate) 및 보상 제어 신호 입력단(Com)에 결합되고, 스캔 신호 입력단(Gate)에 스캔 신호(GA)를 제공하고, 보상 제어 신호 입력단(Com)에 보상 제어 신호(COM)를 제공하도록 구성된다.
본 발명의 실시예에서는, 커패시터(C)의 제1극(C1)과 구동 트랜지스터(T1)의 게이트(T1-g)는 일체로 형성된다.
본 발명의 실시예에서는, 구동 리셋 제어 신호선(RSTL1)은 구동 리셋 제어 신호 입력단(Rst1)에 결합되어, 구동 리셋 제어 신호 입력단(Rst1)에 구동 리셋 제어 신호(RST)를 제공하도록 구성된다.
본 발명의 실시예에서, 도 5 및 도 6을 참조하고, 구동 리셋 제어 신호선(RSTL1)의 베이스상의 정사영이 제1 활성 반도체층(310)의 부분(311)의 베이스상의 정사영과 중첩되는 부분은 화소 회로의 구동 리셋 트랜지스터(T3)의 게이트(T3-g)이다. 스캔 신호선(GAL)의 베이스상의 정사영이 제1 활성 반도체층(310)의 부분(311)의 베이스상의 정사영과 중첩되는 부분은 각각 화소 회로의 보상 트랜지스터(T6)의 게이트(T6-g)와 데이터 쓰기 트랜지스터(T5)의 게이트(T5-g)이다. 화소 회로의 커패시터(C)의 제1극(C1)의 베이스상의 정사영이 제1 활성 반도체층(310)의 부분(311)의 베이스상의 정사영과 중첩되는 부분은 화소 회로의 구동 트랜지스터(T1)의 게이트(T1-g)이다. 발광 제어 회로선(EML)의 베이스상의 정사영이 제1 활성 반도체층(310)의 부분(311)의 베이스상의 정사영과 중첩되는 부분은 각각 화소 회로의 제1 발광 제어 트랜지스터(T7)의 게이트(T7-g)와 제2 발광 제어 트랜지스터(T8)의 게이트(T8-g)이다.
본 발명의 실시예에서, 도 6에 도시된 바와 같이, Y방향에 있어서, 구동 리셋 트랜지스터(T3)의 게이트(T3-g), 보상 트랜지스터(T6)의 게이트(T6-g) 및 데이터 쓰기 트랜지스터(T5)의 게이트(T5-g)는 구동 트랜지스터(T1)의 게이트(T1-g)의 제1측에 위치한다. 제1 발광 제어 트랜지스터(T7)의 게이트(T7-g)와 제1 발광 제어 트랜지스터(T8)의 게이트(T8-g)는 구동 트랜지스터(T1)의 게이트(T1-g)의 제2측에 위치한다.
또한, 구동 트랜지스터(T1)의 게이트(T1-g)의 제1측과 제2측은 구동 트랜지스터(T1)의 게이트(T1-g)의 Y방향 상의 대향하는 양측이다. 예를 들어, 도 6에 도시된 바와 같이, XY면에 있어서, 구동 트랜지스터(T1)의 게이트(T1-g)의 제1측은 구동 트랜지스터(T1)의 게이트(T1-g)의 상측일 수 있다. 구동 트랜지스터(T1)의 게이트(T1-g)의 제2측은 구동 트랜지스터(T1)의 게이트(T1-g)의 하측일 수 있다. 본 발명에 있어서, "하측"은, 예를 들면, 어레이 기판의 IC가 접착되는 측이다. 예를 들면, 구동 트랜지스터(T1)의 게이트(T1-g)의 하측은 구동 트랜지스터(T1)의 게이트(T1-g)의 IC(미도시)에 가까운 측일 수 있다. 상측이 하측과 대향하는 측이며, 예를 들어 구동 트랜지스터(T1)의 게이트(T1-g)의 IC로부터 멀어진 측일 수 있다.
구체적으로, 구동 리셋 트랜지스터(T3)의 게이트(T3-g)는 보상 트랜지스터(T6)의 게이트(T6-g)와 데이터 쓰기 트랜지스터(T5)의 게이트(T5-g)의 상측에 위치한다. 구동 리셋 트랜지스터(T3)의 게이트(T3-g)와 구동 트랜지스터(T1)의 게이트(T1-g)는 Y방향으로 정렬하여 구비된다.
본 발명의 실시예에서, X방향에서, 도 6에 도시된 바와 같이, 데이터 쓰기 트랜지스터(T5)의 게이트(T5-g)와 제1 발광 제어 트랜지스터(T7)의 게이트(T7-g)는 구동 트랜지스터(T1)의 게이트(T1-g)의 제3측에 위치한다. 보상 트랜지스터(T6)의 게이트(T6-g)와 제2 발광 제어 트랜지스터(T8)의 게이트(T8-g)는 구동 트랜지스터(T1)의 게이트(T1-g)의 제4측에 위치한다.
또한, 구동 트랜지스터(T1)의 게이트(T1-g)의 제3 측과 제4 측은 구동 트랜지스터(T1)의 게이트(T1-g)의 X 방향으로 대향하는 양측이다. 예를 들어, 도 6에 도시된 바와 같이, XY면에 있어서, 구동 트랜지스터(T1)의 게이트(T1-g)의 제3측은 구동 트랜지스터(T1)의 게이트(T1-g)의 좌측일 수 있다. 구동 트랜지스터(T1)의 게이트(T1-g)의 제4측은 구동 트랜지스터(T1)의 게이트(T1-g)의 우측일 수 있다.
구체적으로, 제1 발광 제어 트랜지스터(T7)의 게이트(T7-g)는 데이터 쓰기 트랜지스터(T5)의 게이트(T5-g)의 좌측에 위치한다. 제2 발광 제어 트랜지스터(T8)의 게이트(T8-g)는 보상 트랜지스터(T6)의 게이트(T6-g)의 우측에 위치한다.
또한, 도 6에 나타내는 트랜지스터의 활성 영역이 제1 전도층(320)과 제1 활성 반도체층(310)이 중첩되는 각 영역에 대응한다.
본 발명의 실시예에서, 어레이 기판은 또한, 제1 전도층의 베이스로부터 멀어진 측에 위치하며, 제1 전도층과 절연되게 이격된 제2 전도층을 포함한다.
도 7은 본 발명의 실시예의 어레이 기판에서의 제2 전도층(330)의 평면 모식도를 나타낸다. 도 7에 도시된 바와 같이, 제2 전도층(330)은 Y 방향을 따라 구비된 전압 안정화 제어 신호선(STVL), 커패시터의 제2극(C2), 제1 전원 전압선(VDL) 및 발광 리셋 제어 신호선(RSTL2)을 포함한다. 또한, 제2 전도층(330)은 또한 Y 방향을 따라 인접하는 화소 회로의 발광 리셋 제어 신호선(RSTL2')을 포함한다. 인접한 화소 회로의 발광 리셋 제어 신호선(RSTL2')이 당해 인접 화소 회로에 대한 작용은 발광 리셋 제어 신호선(RSTL2)가 당해 화소 회로에 대한 작용과 같으므로, 여기서 설명을 생략한다.
본 발명의 실시예에서, 도 6 및 도 7을 참조하고, 커패시터(C)의 제2극(C2)과 커패시터(C)의 제1극(C1)의 베이스상의 투영은 적어도 일부가 중첩된다.
본 발명의 실시예에서, 도 7에 도시된 바와 같이, 제1 전원 전압선(VDL)은 X 방향으로 연장되어 커패시터(C)의 제2극(C2)과 일체로 형성된다. 제1 전원 전압선은 제1 전원 전압단(VDD)에 결합되고, 그에 제1 전원 전압(Vd)을 제공하도록 구성된다. 전압 안정화 제어 신호선(STVL)은 전압 안정화 제어 신호 입력단(Stv)에 결합되고, 그에 전압 안정화 제어 신호(STV)를 제공하도록 구성된다. 발광 리셋 제어 신호선(RSTL2)은 발광 리셋 제어 신호 입력단(Rst2)에 결합되고, 그에 발광 리셋 제어 신호를 제공하도록 구성된다. 본 발명의 실시예에서, 발광 리셋 제어 신호와 스캔 신호(EMS)는 동일한 신호이다.
본 발명의 실시예에서, 도 7에 도시된 바와 같이, Y 방향에 있어서, 전압 안정화 제어 신호선(STVL)은 커패시터의 제2극(C2)의 제1 측에 위치한다. 제1 전원 신호선(VDL)과 발광 리셋 제어 신호선(RSTL2)은 커패시터의 제2극(C2)의 제2측에 위치한다. 상기 구동 트랜지스터(T1)의 게이트(T1-g)의 제1측과 제2측에 관한 설명과 마찬가지로, 커패시터의 제2극(C2)의 제1측과 제2측은 커패시터의 제2극(C2)의 Y방향으로 대향하는 양측이다. 커패시터의 제2극(C2)의 제1측은 Y방향에서 커패시터의 제2극(C2)의 상측이고, 커패시터의 제2극(C2)의 제2측은 Y방향에서 커패시터의 제2극(C2)의 하측이다.
구체적으로, Y방향에 있어서, 전압 안정화 제어 신호선(STVL)은 커패시터의 제2극(C2)의 상측에 위치한다. 제1 전원 신호선(VDL)과 발광 리셋 제어 신호선(RSTL2)은 커패시터의 제2극(C2)의 하측에 위치한다.
본 발명의 실시예에서는, 도 7에 도시된 바와 같이, 전압 안정화 제어 신호선(STVL)에는 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)가 설치되어 있다. 발광 리셋 제어 신호선(RSTL2)에는 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)가 설치되어 있다. 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)와 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)의 위치는 아래에 도 8을 참조하여 상세하게 설명한다.
구체적으로, 도 7에 도시된 바와 같이, Y방향에 있어서, 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)는 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)의 제1측에 위치한다. 상기 구동 트랜지스터(T1)의 게이트(T1-g)의 제1측의 설명과 마찬가지로, 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)의 제1측은 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)의 상측이다. 즉, 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)는 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)의 상측에 위치한다. X방향에 있어서, 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)와 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)는 동일한 위치에 있다.
본 발명의 실시예에서, 어레이 기판은 또한, 제2 전도층의 베이스로부터 멀어진 측에 위치하며, 당해 제2 전도층과 절연되게 이격된 제2 활성 반도체층을 포함한다.
도 8은 본 발명의 실시예의 어레이 기판의 제2 활성 반도체층(340)의 평면 모식도를 나타낸다. 도 8에 도시된 바와 같이, 제2 활성 반도체층(340)은 Y방향에서 제1 부분(341)과 제2 부분(342)을 순차적으로 포함하고, 제2 활성 반도체층(340)의 제1 부분(341)과 제2 활성 반도체층(340)의 제2 부분은 정렬하여 구비된다. 본 발명의 실시예에서, 제2 활성 반도체층(340)은 상기 전압 안정화 트랜지스터(T2)와 발광 리셋 트랜지스터(T4)의 활성층을 형성하기 위해 사용된다. 구체적으로, 제2 활성 반도체층(340)의 제1 부분(341)은 전압 안정화 트랜지스터(T2)의 활성층을 형성하기 위해 사용된다. 제2 반도체층(340)의 제2 부분(342)은 전압 안정화 트랜지스터(T7)의 활성층을 형성하기 위해 사용된다. 본 발명의 예시적인 실시예에서, 제1 활성 반도체층(310)과 마찬가지로, 제2 활성 반도체층(340)은 트랜지스터의 채널 패턴 및 도핑 영역 패턴(즉, 트랜지스터의 제1 소스/드레인 영역과 제2 소스/드레인 영역)을 포함한다.
도 8에 있어서, 점선 블록은 각 트랜지스터의 소오스/드레인 영역 및 채널 영역에 대한 제2 활성 반도체층(340)의 영역을 나타낸다.
도 8에 도시된 바와 같이, 제2 활성 반도체층(340)의 제1 부분(341)은 Y 방향을 따라 전압 안정화 트랜지스터(T2)의 소스 영역(T2-s), 전압 안정화 트랜지스터(T2)의 채널 영역(T2-c) 및 전압 안정화 트랜지스터(T2)의 드레인 영역(T2-d)을 순차적으로 포함한다. 제2 활성 반도체층(340)의 제2 부분(342)은 Y 방향을 따라 발광 리셋 트랜지스터(T4)의 소스 영역(T4-s), 발광 리셋 트랜지스터(T4)의 채널 영역(T4-c) 및 발광 리셋 트랜지스터(T4)의 드레인 영역(T4-d)을 순차적으로 포함한다.
본 발명의 실시예에서, 도 7과 도 8을 참조하고, 전압 안정화 제어 신호선(STVL)의 베이스상의 정사영이 제2 활성 반도체층(340)의 베이스상의 정사영과 중첩되는 부분은 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)이다. 전압 안정화 트랜지스터(T2)의 채널 영역(T8-c)과 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)의 베이스상의 투영은 완전히 중첩된다. 발광 제어 신호선(RSTL2)의 베이스상의 정사영이 제2 활성 반도체층(340)의 베이스상의 정사영과 중첩되는 부분은 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)이다. 발광 리셋 트랜지스터(T4)의 채널 영역(T4-c)과 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)의 베이스상의 투영은 완전히 중첩된다.
본 발명의 예시적인 실시예에서, 제2 활성 반도체층(340)은 산화물 반도체 재료로 형성될 수 있고, 예를 들어, 인듐 갈륨 아연 산화물(IGZO)이다. 상기 소스 영역과 드레인 영역이란 n형 불순물 또는 p형 불순물을 포함하는 영역일 수 있다. 예를 들어, 전압 안정화 트랜지스터(T2)와 발광 리셋 트랜지스터(T4)의 소스 영역과 드레인 영역 모두는 N형 불순물을 포함하는 영역이다.
본 발명의 실시예에서, 어레이 기판은 또한, 제2 활성 반도체층의 베이스로부터 멀어진 측에 위치하며, 당해 제2 활성 반도체층과 절연되게 이격된 제3 전도층을 포함한다.
도 9는 본 발명의 실시예에서 어레이 기판의 제3 전도층(350)의 평면 모식도를 나타낸다. 도 9에 도시된 바와 같이, 제3 전도층(350)은 전압 안정화 제어 신호선(STVL), 발광 리셋 제어 신호선(RSTL2), 및 발광 리셋 전압선(VINL2)을 포함한다. 또한, 제3 전도층(350)은 또한 Y 방향을 따라 인접한 화소 회로의 발광 리셋 제어 신호선(RSTL2') 및 발광 리셋 전압선(VINL2')을 포함한다. 인접한 화소 회로의 발광 리셋 제어 신호선(RSTL2')과 발광 리셋 전압선(VINL2')이 당해 인접 화소 회로에 대한 작용은 발광 리셋 제어 신호선(RSTL2)과 발광 리셋 전압선(VINL2)이 당해 화소 회로에 대한 작용과 같으므로, 여기서 설명을 생략한다.
구체적으로 도 9와 같이, 전압 안정화 제어 신호선(STVL), 발광 리셋 제어 신호선(RSTL2) 및 발광 리셋 전압선(VINL2)은 Y방향에 따라 순차적으로 구비된다.
본 발명의 실시예에서는, 도 9와 같이, 전압 안정화 제어 신호선(STVL)에는 전압 안정화 트랜지스터(T2)의 제2 게이트(T2-g2)가 구비되어 있다. 발광 리셋 제어 신호선(RSTL2)에는 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2)가 구비되어 있다. 구체적으로, 전압 안정화 제어 신호선(STVL)의 베이스상의 정사영과 제2 활성 반도체층(340)의 베이스상의 정사영이 중첩되는 부분은 전압 안정화 트랜지스터(T2)의 제2 게이트(T2-g2)이다. 발광 리셋 제어 신호선(RSTL2)의 베이스상의 정사영과 제2 활성 반도체층(340)의 베이스상의 정사영이 중첩되는 부분은 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2)이다.
도 7에 나타내는 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1) 및 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)와 마찬가지로, 도 9와 같이, Y방향에서 전압 안정화 트랜지스터(T2)의 제2 게이트(T2-g2)는 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2)의 제1 측에 위치한다. 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2)의 제1 측은 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2)의 상측이다. 즉 전압 안정화 트랜지스터(T2)의 제2 게이트(T2-g2)는 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2)의 상측에 위치한다. X방향에서 전압 안정화 트랜지스터(T2)의 제2 게이트(T2-g2)와 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2)는 같은 위치에 있다.
본 발명의 실시예에서는, 도 7, 도 8과 도 9를 참조하고, 전압 안정화 트랜지스터(T2)의 제2 게이트(T2-g2), 전압 안정화 트랜지스터(T2)의 채널 영역(T2-c)과 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)의 베이스상의 사영은 완전히 중첩된다. 발광 리셋 트랜지스터(T4)의 제2 게이트(T4-g2), 발광 리셋 트랜지스터(T4)의 채널 영역(T4-c)과 발광 리셋 트랜지스터(T4)의 제1 게이트(T4-g1)의 베이스상의 사영은 완전히 중첩된다.
또한, 본 발명 실시예에서는, 인접한 활성 반도체층과 전도층 사이, 또는 인접한 전도층 사이에 절연층 또는 유전체층이 더 구비된다는 점에 유의해야 한다. 구체적으로, 제1 활성 반도체층(310)과 제1 전도층(320) 사이, 제1 전도층(320)과 제2 전도층(330) 사이, 제2 전도층(330)과 제2 활성 반도체층(340) 사이, 제2 활성 반도체층(340)과 제3 전도층(350) 사이, 제3 전도층(350)과 제4 전도층(360)(아래 도 12를 참조해서 설명함) 사이, 및 제4 전도층(360)과 제5 전도층(370) 사이(아래 도 11을 참조하여 설명함)에는 절연층 또는 유전체층(이하의 단면도를 참조해서 설명함)이 각각 구비되고 있다.
이하에서 비아는 인접한 활성 반도체층과 전도층 사이 또는 인접한 전도층 사이에 설치되는 절연층 또는 유전체층을 관통하는 비아라는 점에 유의해야 한다. 구체적으로 비아는 제1 활성 반도체층(310)과 제1 전도층(320) 사이, 제1 전도층(320)과 제2 전도층(330) 사이, 제2 전도층(330)과 제2 활성 반도체층(340) 사이, 제2 활성 반도체층(340)과 제3 전도층(350) 사이, 제3 전도층(350)과 제4 전도층(360) 사이, 및 제4 전도층(360)과 제5 전도층(370) 사이의 각 절연층 또는 유전체층을 관통하는 비아이다.
본 발명의 도면에서는 흰색 원은 비아에 대응하는 영역을 나타낸다. 도 9를 참조하면, 발광 리셋 전압선(VINL2)은 비아(3501)를 통해 제2 활성 반도체층(340)에 결합되어, 발광 리셋 트랜지스터(T4)의 제1극(T4-1)을 형성한다. 구체적으로, 도 8 및 도 9를 참조하고, 도 9의 발광 리셋 전압선(VINL2)과 도 8의 제2 부분(342)의 발광 리셋 트랜지스터(T4)의 드레인 영역(T7-d)의 베이스상의 투영이 중첩된다. 발광 리셋 전압선(VINL2)은 비아(3501)을 통해 발광 리셋 트랜지스터(T4)의 드레인 영역(T4-d)에 결합된다.
본 발명의 실시예에서, 어레이 기판은 또한 제3 전도층의 베이스로부터 멀어진 측에 위치하며, 당해 제3 전도층과 절연되게 이격된 제4 전도층을 포함한다.
도 10은 본 발명의 실시예의 어레이 기판의 제4 전도층(360)의 평면 모식도를 나타낸다. 도 10에 도시된 바와 같이, 제4 전도층(360)은 제1 연결부(361), 제2 연결부(362), 제3 연결부(363), 제4 연결부(364), 제5 연결부(365), 제6 연결부(366), 제7 연결부(367), 및 제8 연결부(368)를 포함한다. 또한, 제4 전도층(360)은 또한 Y 방향을 따라 인접하는 화소 회로의 제9 연결부(369)를 포함한다. 제9 연결부(369) 및 그 비아(3691)는 인접하는 화소 회로의 제1 연결부(361) 및 그 비아(3611)로 간주할 수 있다. 구체적인 연결 방식 및 작용은 당해 화소 회로에서의 제1 연결부(361) 및 그 비아(3611)와 같기 때문에, 여기서 설명을 생략한다. 도면을 구성하기 위해 인접한 화소 회로의 제1 연결부(361) 및 그 비아(3611)가 이상과 같이 구비된다.
본 발명의 실시예에서, 제2 연결부(362), 제3 연결부(363), 제4 연결부(364), 제5 연결부(365), 제6 연결부(366), 제7 연결부(367), 및 제8 연결부(368)는 제1 연결부(361)의 제2 측에 구비된다. 구동 트랜지스터(T1)의 게이트(T1-g)의 제2측과 마찬가지로, XY 좌표계에서는 제1 연결부(361)의 제2측은 제1 연결부(361)의 하측이다. 즉, 제2연결부(362), 제3 연결부(363), 제4 연결부(364), 제5 연결부(365), 제6 연결부(366), 제7연결부(367), 및 제8연결부(368)는 제1연결부(361)의 하측에 구비된다. 제3 연결부(363)와 제6 연결부(366)는 Y방향을 따라 순차적으로 구비된다. 제2연결부(362), 제4 연결부(364), 제5 연결부(365), 제7연결부(367), 및 제8연결부(368)는 Y방향을 따라 순차적으로 구비된다. 제2연결부(362), 제4 연결부(364), 제5 연결부(365), 제7연결부(367), 및 제8연결부(368)는 제3 연결부(363)와 제6 연결부(366)의 제3측에 위치한다. 상기 구동 트랜지스터(T1)의 게이트(T1-g)의 제3측과 마찬가지로, XY 평면에서는 제3 연결부(363)와 제6 연결부(366)의 제3측은 제3 연결부(363)와 제6 연결부(366)의 우측이다. 즉, 제2연결부(362), 제4 연결부(364), 제5 연결부(365), 제7연결부(367), 및 제8연결부(368)은 제3 연결부(363)와 제6 연결부(366)의 우측에 위치한다.
제1 연결부(361)는 비아(3611)를 통해 제1 활성 반도체층(310)에 결합된다. 구체적으로, 제1 연결부(361)는 비아(3611)를 통해 구동 리셋 트랜지스터(T3)의 드레인 영역(T3-d)에 결합되어, 구동 리셋 트랜지스터(T3)의 제1극(T3-1)을 형성한다. 제1 연결부(361)이 구동 리셋 전압선(VINL1)으로서 사용된다.
제2 연결부(362)는 비아(3621)를 통해 제3 전도층(350)에 결합된다. 구체적으로, 제2 연결부(362)는 비아(3621)를 통해 발광 리셋 전압선(VINL2)에 결합된다.
제3 연결부(363)는 비아(3631)를 통해 제1 활성 반도체층(310)에 결합된다. 구체적으로, 제3 연결부(363)는 비아(3631)를 통해 데이터 쓰기 트랜지스터(T5)의 드레인 영역(T5-d)에 결합되어, 데이터 쓰기 트랜지스터(T5)의 제1극(T5-1)을 형성한다.
제4 연결부(364)는 비아(3641)를 통해 제1 활성 반도체층(310)에 결합된다. 구체적으로, 제4 연결부(364)는 비아(3641)를 통해 구동 리셋 트랜지스터(T3)의 소스 영역 및 보상 트랜지스터(T6)의 소스 영역(T3-s/T6-s)에 결합되고, 구동 리셋 트랜지스터(T3)의 제2극 및 보상 트랜지스터(T6)의 제2극(T3-2/T6-2)을 형성한다. 제4 연결부(364)는 비아(3642)를 통해 제2 활성 반도체층(340)에 결합된다. 구체적으로, 제4 연결부(364)는 비아(3642)를 통해 전압 안정화 트랜지스터(T2)의 소스 영역(T2-s)에 결합되어, 전압 안정화 트랜지스터(T2)의 제2극(T2-2)을 형성한다.
제5 연결부(365)는 비아(3651)를 통해 제3 전도층(330)에 결합된다. 제5 연결부(365)는 비아(3652)를 통해 제2 전도층(320)에 결합된다. 구체적으로, 제5 연결부(365)는 비아(3652)를 통해 구동 트랜지스터(T1)의 게이트(T1-g) 및 커패시터(C)의 제1극(C1)에 결합된다. 제5 연결부(365)는 비아(3653)를 통해 제2 활성 반도체층(340)에 결합된다. 구체적으로, 제5 연결부(365)는 비아(3653)를 통해 전압 안정화 트랜지스터(T2)의 드레인 영역(T2-d)에 결합되어, 전압 안정화 트랜지스터(T2)의 제1극(T2-1)을 형성한다.
제6 연결부(366)는 비아(3662)를 통해 제1 활성 반도체층(310)에 결합된다. 구체적으로, 제6 연결부(366)는 비아(3662)를 통해 제1발광 제어 트랜지스터(T7)의 드레인영역(T7-d)에 결합되어, 제1발광 제어 트랜지스터(T7)의 제1극(T7-1)을 형성한다.
제7 연결부(367)는 비아(3671)를 통해 제1 활성 반도체층(310)에 결합된다. 구체적으로, 제7연결부(367)는 비아(3671)를 통해 제2발광 제어 트랜지스터(T8)의 소스 영역(T8-s)에 결합되어, 제2발광 제어 트랜지스터(T8)의 제2극(T8-2)을 형성한다. 제7 연결부(367)는 비아(3672)를 통해 제2 활성 반도체층(340)에 결합된다. 구체적으로, 제7 연결부(367)는 비아(3672)를 통해 발광 리셋 트랜지스터(T4) 소스 영역(T4-s)에 결합되어, 발광 리셋 트랜지스터(T4)의 제2극(T4-2)을 형성한다.
제8 연결부(368)는 비아(3681)를 통해 제2 활성 반도체층(340)에 결합된다. 구체적으로, 제8 연결부(368)는 비아(3681)를 통해 발광 리셋 트랜지스터(T4)의 소스 영역(T4-d)에 결합되어, 발광 리셋 트랜지스터(T4)의 제1극(T4-1)을 형성한다. 또한, 제8연결부(368) 및 그 비아*3682)는 Y방향을 따라 인접하는 화소 회로의 제2연결부(362) 및 그 비아(3621)로 간주할 수 있다. 그 구체적인 연결 방식과 작용은 당해 화소 회로에서의 제2 연결부(362) 및 그 비아(3621)과 같기 때문에, 여기서 설명을 생략한다. 도면을 구성하기 위해 인접한 화소 회로의 제2 연결부(362) 및 그 비아(3621)가 이상과 같이 구비된다.
본 발명의 실시예에서, 어레이 기판은 또한 제4 전도층의 베이스로부터 멀어진 측에 위치하며, 당해 제4 전도층과 절연되게 이격된 제5 전도층을 포함한다.
도 11은 본 발명의 실시예에서 어레이 기판에서의 제5 전도층(370)의 평면 모식도를 나타낸다. 도 11에 도시된 바와 같이, 제5 전도층은 행방향(X)을 따라 구비된 데이터 신호선(DAL), 제1 전원 전압선(VDL) 및 제2 전원 전압선(VSL)을 포함한다. 데이터 신호선(DAL)은 열방향(Y)으로 연장되고, 비아(3711)를 통해 제4 전도층(360)의 상기 제3 연결부(363)에 결합된다. 제1 전원 전압선(VDL)은 열방향(Y)으로 연장되고, 비아(3721)를 통해 제4 전도층(360)의 제3 연결부(363)에 결합된다. 제2 전원 전압선(VSL)은 열방향(Y)으로 연장되고, 비아(3731)를 통해 제4 전도층(360)의 제7 연결부(367)에 결합된다. 본 발명의 실시예에서, 제2 전원 전압선(VSL)이 열방향(Y)으로 연장된 거리는 데이터 신호선(DAL) 및 제1 전원 전압선(VDL)보다 작다. 제2 전원 전압선(VSL)은 발광 소자 예를 들어 OLED의 캐소드로서 사용된다.
본 발명의 실시예에서는 제1 전원 전압선(VDL)이 닫힌 구형 부품(371)을 갖는다. 도 8 및 11을 참조하고, 당해 구형 부품(371)의 행방향(X)을 따라 구비된 Y 방향으로 연장된 제2 변의 베이스상의 정사영이 제2 활성 반도체층(340)의 제1 부분(341)의 베이스상의 정사영과 중첩된다. 이 구성에 의하여, 제2 활성 반도체층(340)은 제5 전도층(370)의 베이스로부터 멀어진 측에서 제5 전도층(370)에 인접하게 구비된 봉지층을 이격하므로, 봉지층 중의 수소 원소가 제2 활성 반도체층(340) 중의 금속 산화물 재료 등의 산화물 재료의 특성이 불안정화되는 것을 피할 수 있다.
본 발명의 실시예에서는, 제2 전원 전압선(VSL)의 베이스상의 정사영이 제2 활성 반도체층(340)의 제2 부분(342)의 베이스상의 정사영과 중첩된다. 제2 전원 전압선(VSL)의 레이아웃 및 작용이 상기 제1 전원 전압선(VDL)의 구성 및 작용과 유사하며, 제2 활성 반도체층(340)과 제5 전도층(370)의 베이스로부터 멀어진 측에서 제5 전도층(370)에 인접한 봉지층과 이격되고, 봉지층 중의 수소 원소가 제2 활성 반도체층(340) 중의 금속산화물 재료 등의 산화물 재료의 특성이 불안정화되는 것을 피할 수 있다.
도 12는 적층된 제1 활성 반도체층, 제1 전도층, 제2 전도층, 제2 활성 반도체층, 제3 전도층 및 제4 전도층의 화소 회로(여기서는 어레이 기판)를 포함하는 평면 레이아웃의 모식도를 나타낸다. 도 12에 도시된 바와 같이, 평면 레이아웃 다이어그램(380)은 제1 활성 반도체층(310), 제1 전도층(320), 제2 전도층(330), 제2 활성 반도체층(340), 제3 전도층(350), 제4 전도층(360) 및 제5 전도층(370)을 포함한다. 보기 쉽도록, 도 12는 구동 트랜지스터(T1)의 게이트(T1-g), 전압 안정화 트랜지스터(T2)의 게이트(T2-g), 구동 리셋 트랜지스터(T3)의 게이트(T3-g), 발광 리셋 트랜지스터(T4)의 게이트(T4-g), 데이터 저장 트랜지스터(T5)의 게이트(T5-g), 보상 트랜지스터(T6)의 게이트(T6-g), 저장 커패시터(C)의 제1 극판(C1), 제1 발광 제어 트랜지스터(T7)의 게이트(T7-g) 및 제2 발광 제어 트랜지스터(T8)의 게이트(T8-g)를 나타낸다. 도 12는 또한 비아(3651), 보상 트랜지스터(T6)의 게이트(T6-g) 및 전압 안정화 트랜지스터(T2)의 게이트(T2-g)가 위치하는 어레이 기판을 통과하는 절단선(A1A2)을 나타낸다. 이하, 도13을 참조하여 절단선(A1A2)에 따라 절단한 단면도를 설명한다.
도 13은 본 발명의 실시예의 도 12의 선(A1A2)을 따라 절단한 어레이 기판의 단면 구성 모식도를 나타낸다. 도 13에 도시된 바와 같이, 도 5 내지 12를 참조하고, 어레이 기판(10)은 베이스(300), 베이스(300) 상에 위치하는 제1 버퍼층(101) 및 제1 버퍼층(101) 상에 위치하는 제1 활성 반도체층(310)을 포함한다. 당해 단면도는 제1 활성 반도체층(310)에 포함되는 보상 트랜지스터(T6)의 채널 영역(T6-c)을 나타낸다.
본 발명의 실시예에서, 도 13에 도시된 바와 같이, 어레이 기판(10)은 또한, 제1 버퍼층(101) 및 제1 활성 반도체층(310)을 덮는 제1 게이트 절연층(102), 및 제1 게이트 절연층(102)의 베이스(300)로부터 멀어진 측에 위치하는 제1 전도층(320)을 포함한다. 당해 단면은 제1 전도층(320)에 포함되는 스캔 신호선(GAL)을 나타낸다. 도 13에 도시된 바와 같이, 스캔 신호선(GAL)의 베이스(300) 상의 정사영이 제1 활성 반도체층(310)에 포함되는 보상 트랜지스터(T6)의 채널 영역(T6-c)의 베이스(300) 상의 정사영과 중첩되는 부분은 보상 트랜지스터(T6)의 게이트(T6-g)이다.
본 발명의 실시예에서, 도 13에 도시된 바와 같이, 어레이 기판(10)은 또한, 제1 전도층(320)의 베이스(300)로부터 멀어진 측에 위치하는 제1 층간 절연층(103), 제1 층간 절연층(103)의 베이스(300)로부터 멀어진 측에 위치하는 제2 전도층(330)을 포함한다. 당해 단면도는 제2 전도층에 포함되는 전압 안정화 제어 신호선(STVL) 및 연결부(331)를 나타낸다. 전압 안정화 제어 신호선(STVL)은 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)를 포함한다.
본 발명의 실시예에서, 도 13에 도시된 바와 같이, 어레이 기판(10)은 또한, 제2 전도층(330)의 베이스(300)로부터 멀어진 측에 위치하는 제2 층간 절연층(104), 제2 층간 절연층(104)을 덮는 제2 버퍼층(105), 및 제2 버퍼층(105)의 베이스(300)로부터 멀어진 측에 위치하는 제2 활성 반도체층(340)을 포함한다. 당해 단면도는 베이스(300) 상의 정사영이 전압 안정화 제어 신호선(STVL) 상의 전압 안정화 트랜지스터(T2)의 제1 게이트(T2-g1)의 베이스(300) 상의 정사영과 중첩되는 전압 안정화 트랜지스터(T2)의 채널 영역(T2-c)을 나타낸다.
본 발명의 실시예에서, 도 13에 도시된 바와 같이, 어레이 기판(10)은 또한, 제2 활성 반도체층(340) 및 제2 버퍼층(105)을 덮는 제2 게이트 절연층(106), 제2 게이트 절연층(106)의 베이스(300)로부터 멀어진 측에 위치하는 제3 전도층(350)을 포함한다. 당해 단면도는 제3 전도층(350)이 전압 안정화 제어 신호선(STVL)을 포함하는 것을 나타낸다. 도 13에 도시된 바와 같이, 전압 안정화 제어 신호선(STVL)의 베이스(300) 상의 정사영이 제2 활성 반도체층(320)에 포함되는 전압 안정화 트랜지스터(T2)의 채널 영역(T2-c)의 베이스(300) 상의 정사영과 중첩되는 부분은 전압 안정화 트랜지스터(T2)의 제2 게이트(T2-g2)이다.
본 발명의 실시예에서, 도 13에 도시된 바와 같이, 어레이 기판(10)은 또한 제3 전도층(350) 및 제2 게이트 절연층(106)을 덮는 제3 층간 절연층(107) 및 제3 층간 절연층(107)의 베이스(300)로부터 멀어진 측에 위치하는 제 4 전도층(360)을 포함한다. 도 10을 참조하고, 당해 단면도는 제5 연결부(365)를 포함한다. 제5 연결부(365)는 비아(3651)를 통해 제2 전도층(330) 상의 연결부(331)에 결합된다.
본 발명의 실시예에서, 도 13에 도시된 바와 같이, 어레이 기판(10)은 또한 제 4 전도층(360) 및 제3 층간 절연층(107)을 덮는 제1 평탄층(108) 및 제1 평탄층(108)의 베이스(300)로부터 멀어진 측에 위치하는 제 5 전도층(370)을 포함한다. 당해 단면도는 제1 전원 전압선(VDL)을 나타낸다.
본 발명의 실시예에서, 도 13에 도시된 바와 같이, 어레이 기판(10)은 또한 제 5 전도층(370) 및 제1 평탄층(108)을 덮는 제2 평탄층(109)을 포함한다.
도 14는 본 발명의 실시예에서 도 12의 선(A1A2)을 따라 절단한 어레이 기판의 단면 구성 모식도를 나타내며, 본 발명의 실시예에서, 도 14에 도시된 바와 같이, 당해 어레이 기판(10)은 또한 베이스(100)와 제1 버퍼층(101) 사이에 위치하는 차폐층(400)을 포함한다. 한편, 베이스(300)가 광투과성 베이스인 경우, 차폐층(400)은 트랜지스터의 광열화를 방지하기 위해, 베이스(300)의 화소 회로가 설치되지 않은 측으로부터 화소 회로의 트랜지스터의 활성 반도체층으로 입사하는 빛을 적어도 부분적으로 차단하도록 구성된다. 한편, 차폐층(400)은 베이스로부터 방출된 입자가 화소 회로로 진입하는 것을 차단하도록 구성되어 있다. 방출된 입자가 활성 반도체층으로 진입하면, 트랜지스터의 성능을 저하시키게 된다. 또한 입자가 하전입자인 경우, 일단 화소 회로구조(예를 들어 회로구조의 유전체층)에 매립되면 화소 회로에 입력되는 각종 신호전압에 간섭하여, 표시성능에 영향을 줄 수 있다. 예를 들어 베이스(300)가 폴리이미드 베이스인 경우, 폴리이미드 재료가 항상 여러가지 불순물 이온을 포함하는 것은 바람직하지 않으므로, 어레이 기판을 제조할 때의 열노출 공정(예를 들어, 활성 반도체층의 성장, 금속 등의 전도층의 스퍼터링이나 증발 등)에서 이들 불순물 이온들이 베이스(300)에서 방출되어 화소 회로로 진입하게 된다.
본 발명의 실시예에서, 차폐층(400)이 바이어싱(즉, 서스팬드)되어 있지 않은 경우가 있다. 또한, 차폐층(400)에 전압 바이어싱을 인가하여 차폐 효과를 더욱 향상시킬 수도 있다. 본 발명의 실시예에 따르면, 차폐층에 인가되는 전압은 정전압일 수 있다. 차폐층에 인가하는 전압은 제1 전원 전압(Vdd)(발광 소자의 애노드 전압), 제2 전원 전압(Vss)(발광 소자의 캐소드 전압), 구동 리셋 전압(VINT1) 또는 다른 전압 중 어느 하나에서 선택될 수 있다. 본 발명의 실시예에 따르면, 차폐층에 인가되는 전압은 -10V~+10V, -5V~+5V, -3V~+3V, -1V~+1V 또는 -0.5V~+0.5V 중 어느 하나의 범위를 선택할 수 있다. 본 발명의 실시예에 따르면, 차폐층에 인가되는 전압은 -0.3V, -0.2V, 0V, 0.1V, 0.2V, 0.3V 또는 10.1V 중 어느 하나를 선택할 수 있다. 본 발명의 실시예에 따르면, 차폐층에 인가되는 전압은 제2 전원 전압(Vss)보다 크고, 제1 전원 전압(Vd)보다 작을 수 있거나, 차폐층에 인가되는 전압은 구동 리셋 전압(VINT1)보다 크고, 제1 전원 전압(Vdd)보다 작을 수 있다.
도 15는 본 발명의 실시예에 따른 어레이 기판의 개략 블록도이다. 도 15는 차폐층(400a)의 구성을 나타낸다. 이 구성에서는, 차폐층(400a)은 어레이 기판(10)의 화소 유닛을 갖는 영역(즉, 표시 영역))에서 베이스(300)를 완전히 덮는다. 도 14의 단면 구조는 이 구성에 대응하는 것이다. 어레이 기판의 표시 영역을 완전히 덮음으로써, 차폐층은 최적의 보호 효과를 실현할 수 있다.
도 16은 본 발명의 실시예에 따른 어레이 기판의 개략 블록도이다. 도 16은 어레이 기판(10)의 화소 유닛을 가지는 영역(즉, 표시 영역)에서 베이스(300)를 완전히 덮지 않는 다른 차폐층(400b)의 구성을 나타낸다. 이 구성에 있어서, 차폐층(400b)은 행방향(X)을 따라 연장되고, 열방향(Y)을 따라 서로 이격된 제1 스트립(401), 열방향(Y)을 따라 연장되며, 행방향(X)을 따라 서로 이격된 제2 스트립(402)을 포함한다. 제1 스트립(401)과 제2 스트립(402)은 동일한 폭(즉, 스트립이 연장되는 방향에 수직되는 방향의 사이즈)을 가지고 있다. 또한, 제1 스트립(401)과 제2 스트립이 교차하는 부분의 베이스(300) 상의 정사영과 구동 트랜지스터(T1)의 활성 영역(3101)(즉, 제1 활성 반도체층(310)의 구동 트랜지스터(T1)를 구성하는 채널 영역(T1-c), 소스 영역(T1-s) 및 드레인 영역(T1-d)의 부분)의 베이스(300) 상의 정사영의 적어도 일부가 중첩된다. 이 구성에 의해, 화소 회로의 중요 부분인 구동 트랜지스터(T1)의 활성 영역을 충분히 보호할 수 있을 뿐만 아니라, 차폐층(400b) 전체의 연속을 보증함과 동시에 차폐층(400b)과 어레이 기판(10)상의 배선 사이의 원치 않는 중첩을 저감하여, 기생 용량 등의 원치 않는 기생 효과를 저감하는 것이 가능하게 된다.
도 17은 본 발명의 실시예에서 어레이 기판의 블록도를 나타낸다. 도 17은 다른 차폐층(400c)의 구성을 나타내며, 도 16의 차폐층(400b)의 구성과 유사하며, 차폐층(400c)은 마찬가지로 어레이 기판(10)의 화소 유닛을 갖는 영역(즉, 표시 영역)에서 베이스(300)를 완전히 덮지 않는다. 이 구성에서, 차폐층(400b)은 각 서브 화소에 위치하는 본체(410), 행방향(X)을 따라 본체(410)에 연결되기 위한 제1 연결부(420) 및 열방향(Y)을 따라 본체(410)에 연결되기 위한 제2 연결부(430)를 갖는다. 당해 제1연결부(420)가 열방향을 따르는 사이즈(Sc1)는 본체(410)가 열방향을 따르는 사이즈(Sb1)보다 작고, 당해 제2연결부(430)가 행방향을 따르는 사이즈(Sc2)는 본체(410)가 행방향을 따르는 사이즈(Sb2)보다 작다. 또한, 본 발명에서는, "사이즈"라고 하는 용어는 부품의 최대 사이즈를 나타낸다. 이 구성에 의해, 차폐층과 어레이 기판 중의 배선 사이의 원치 않는 중첩을 더욱 저감하므로, 잠재적인 기생 효과를 억제하는 것이 가능하게 된다.
본 발명의 실시예에서, 제1 연결부(420)가 열방향을 따르는 사이즈(Sc1)는 제2 연결부(430)가 행방향을 따르는 사이즈(Sc2)와 같을 수 있다. 또한, 제1 연결부(420)가 열방향을 따르는 사이즈(Sc1)는 제2 연결부(430)가 행방향을 따르는 사이즈(Sc2)와 다를 수 있다. 제1 연결부(420)가 열방향을 따르는 사이즈(Sc1)는 제2 연결부(430)가 행방향을 따르는 사이즈(Sc2)보다 작을 수 있다. 발명자들은 행방향(X)으로 연장된 화소 회로의 게이트 신호선(구동 리셋 제어 신호선(RSTL1), 스캔 신호선(GAL), 발광 제어 신호선(EML)) 등보다 열방향(Y)으로 연장된 화소 유닛의 데이터선(DAL)(도 11에 도시됨)이 기생 간섭에 대해 민감함을 발견했다. 따라서, 제1연결부(420)가 열방향을 따르는 사이즈(Sc1)를 적절하게 작게 하고, 제2연결부(430)가 행방향을 따르는 사이즈(Sc2)를 크게 함으로써, 기생 효과 영향을 저감하면서 차폐층 전체의 전도성을 확보할 수 있으므로, 차폐층에 전압 바이어싱을 인가한 경우, 차폐층 전체에서 바이어싱 전압이 균일함을 확보할 수 있다.
도 18은 적층된 차폐층, 활성 반도체층, 제1 전도층, 제2 전도층, 제3 전도층 및 제4 전도층을 포함하는 화소 회로의 평면 레이아웃의 모식도를 나타낸다. 도 18에 나타내는 평면 레이아웃(381)에서, 차폐층(401c)이 도 17에 도시된 구성을 갖는다. 차폐층(401c)은 각 서브 화소에 위치하는 본체(411), 행방향을 따라 본체(411)에 연결되기 위한 제1 연결부(421), 및 열방향을 따라 본체(410)에 연결되기 위한 제2 연결부(431)를 포함한다. 당해 제1 연결부(421)가 열방향을 따르는 사이즈(Sc1)는 본체(410)가 열방향을 따르는 사이즈(Sb1)보다 작고, 당해 제2연결부(430)가 행방향을 따르는 사이즈(Sc2)는 본체(410)가 열방향을 따르는 사이즈(Sb2)보다 작다. 이 구성에서, 본체(411) 형상 및 사이즈는 베이스에 수직되는 방향에 있어서 구동 트랜지스터(T1)의 활성 영역(3101)과 적어도 일부가 중첩됨과 아울러, 제4 전도층(360)의 제5 연결부(365)와 적어도 일부가 중첩되도록 구성된다. 본 발명의 실시예에서는, 제5 연결부의 면적의 적어도 10%가 베이스에 수직되는 방향으로 본체(411)와 중첩된다. 실시예에서, 도 18은 본체(411)가 구동 트랜지스터(T1)의 활성 영역(3101)과 제4 전도층(360)의 제5 연결부(365)에 완전히 중첩된 상태만을 나타내지만, 이는 적어도 본 발명의 범위를 한정하지는 않는다. 제5 연결부(365)는 구동 트랜지스터(T1)의 게이트에 연결되어 있기 때문에, 제5 연결부(365)를 차폐함으로써 대전입자가 구동 트랜지스터의 게이트 전압에 미치는 영향을 유효하게 방지하고, 화상의 정상적인 표시를 확보할 수 있다.
또한, 도 17 및 도 18에 나타내는 차폐층의 구성에 대하여, 행방향을 따른 제2 연결부(430, 431)의 사이즈(폭)(Sc2)는 열방향을 따라 가변적일 수 있다. 본 발명의 실시예에 있어서, 제2 연결부와 비교적 높은 주파수를 갖는 신호의 행방향으로 연장되는 배선이 중첩되는 부분의 폭은 제2 연결부와 비교적 낮은 주파수를 갖는 신호의 행방향으로 연장되는 배선이 중첩되는 부분의 폭보다 클 수 있다. 비교적 높은 주파수를 갖는 신호의 행방향으로 연장되는 배선으로서는, 예를 들면, 발광 제어 신호선(EML) 및 스캔 신호선(GAL) 등을 포함한다. 신호의 주파수가 높아질수록 기생 효과는 현저하다. 이와 같이, 이 구성에서는 차폐층에 의한 고주파 신호에 대한 간섭 제한을 효과적으로 저감할 수 있다. 마찬가지로, 제1연결부와 비교적 높은 주파수를 갖는 신호의 열방향으로 연장되는 배선이 중첩되는 부분의 폭은 제1연결부와 비교적 낮은 주파수를 갖는 신호의 열방향으로 연장되는 배선이 중첩되는 부분의 폭보다 클 수 있다.
더욱이, 본 발명의 실시예에 있어서, 제2 연결부와 일정한 신호를 갖는 행방향으로 연장된 배선이 중첩되는 부분의 폭은 제2 연결부와 일정한 신호를 갖지 않는 행방향으로 연장된 배선이 중첩되는 부분의 폭보다도 클 수 있다. 일정한 신호를 갖는 행방향으로 연장되는 배선은 예를 들어 발광 리셋 전압선(VINL)과 제1 전원 전압선(VDL) 등을 포함할 수 있다. 마찬가지로, 제1연결부와 일정한 신호를 갖는 열방향으로 연장된 배선이 중첩되는 부분의 폭은 제1연결부와 일정한 신호를 갖지 않는 열방향으로 연장된 배선이 중첩되는 부분의 폭보다도 클 수 있다. 도 19는 본 발명의 실시예에 관한 표시 패널의 구조를 나타내는 모식도이다. 도 19에 도시된 바와 같이, 표시 패널(700)은 본 발명 중 어느 하나의 실시예에 따른 어레이 기판(20) 또는 본 발명 중 어느 하나의 실시예에 따른 화소 회로(100)를 포함하는 어레이 기판을 포함할 수 있다.
예를 들어, 표시 패널(700)은 타이밍 컨트롤러, 신호 복호화 회로, 전압 변환 회로 등의 다른 구성 요소를 포함할 수 있고, 이들 구성 요소는 예를 들어 기존의 통상적인 구성요소를 사용할 수 있으므로, 여기서는 상세한 설명을 생략한다.
예를 들어, 표시 패널(700)은 직사각형 패널, 원형 패널, 타원형 패널 또는 다각형 패널 등일 수 있다. 또한 표시 패널(700)은 평면 패널뿐만 아니라, 곡면 패널, 나아가 구면 패널일 수 있다. 예를 들면, 표시 패널(700)은 터치 기능을 가지고 있을 수 있고, 즉, 표시 패널(700)은 터치 디스플레이 패널일 수 있다.
본 발명의 실시예는 본 발명의 어느 하나의 실시예에 기재된 표시 패널을 포함하는 표시 장치를 제공한다.
도 20은 본 발명의 일 실시예에 관한 표시 장치의 구성을 나타내는 모식도이다. 도 20에 도시된 바와 같이, 표시 장치(800)는 본 발명에 기재된 어느 하나의 실시예에 관한 표시 패널(700)을 포함할 수 있다.
표시 장치(800)는 휴대폰, 태블릿컴퓨터, TV, 모니터, 노트북, 디지털포토프레임, 네비게이터 등 표시기능을 갖는 임의의 제품 또는 부품일 수 있다.
도 21은 7개의 트랜지스터와 1개의 커패시터를 포함하는 7T1C 구조의 화소 회로를 나타낸다. 화소 회로에서, 트랜지스터(T1 및 T2)의 활성층은 산화물 반도체 재료를 포함하며, 트랜지스터(T1 및 T2)는 N형 산화물 트랜지스터일 수 있다. 트랜지스터(T3~T7)의 활성층은 실리콘 반도체 재료, 예를 들어 저온 다결정 실리콘을 포함한다.
도 22는 도 21에 나타낸 회로의 차폐층을 나타내는 도면이다. 도 26은 당해 차폐층(0)의 위치를 나타내는 도면이며, 이 실시예에서, 차폐층은 활성층 반도체층과 베이스 사이에 위치하며 적어도 활성층 반도체로부터 절연되게 이격된다.
도 23은 차광층을 포함하는 화소 회로의 각 기능층(반도체층 및 전도층)의 평면 레이아웃을 나타낸다. T1 및 T2의 산화물 반도체는 미러링 설계이고, 차폐층은 실리콘 반도체 재료를 차폐하는 것이다. 도 23에 도시된 바와 같이, 차광층을 포함하는 화소 회로의 평면 레이아웃도 전체적으로 미러링 설계이며, 본 발명의 실시예에서, 미러링 설계는 예를 들면, 도 24, 도 29에 나타내는 차광층을 포함하는 화소 회로의 평면 레이아웃일 수 있다. 여기서, 도 23에 도시된 바와 같이, Da는 도 21에 있어서의 데이터 신호단(Data [m]) 액세스 포인트, Vinit_OLED는 도 21에 있어서의 초기 신호단(Vinit_OLED) 액세스 포인트이고, N1은 도 21에 있어서의 노드(N1)의 전위점이고, 여기서, N1은 제1 소스 드레인층에 위치하고 있다. N4는 도 21에 있어서의 노드(N4)의 전위점이고, ELVDD는 도 21에 있어서의 전원단(ELVDD)의 전위점이고, ELVDD는 제1 소스 드레인층에 위치한다. 차폐층은 다음 조건 중 적어도 하나를 만족시킨다.
1. 차폐층 본체부는 실리콘 반도체 재료를 덮고, N1 노드와 차폐층이 덮는 면적이 10%보다도 커서, N1 노드를 안정시킨다.
2. 산화막층의 기생 용량을 저감하기 위해, 차폐층과 산화막 채널이 중첩되지 않거나 중첩 면적이 90%보다 작다.
3. 차폐층과 초기화 신호선의 중첩 면적을 가능한 작게 하여, 초기화 신호선의 부하를 경감하고, 이 레이아웃 설계에서는 T7위치의 원호형의 배선을 피하여 가로방향 배선에만 중첩되며, 예를 들어, 도29에 도시된 바와 같이, 전도부(47)의 베이스 기판상의 정사영이 휘어 연장되어, 차광층과 제2 초기 신호선(Vinit2)의 중첩을 적게 한다.
4. 초기화 신호선은 차폐층과 중첩되는 위치에서 좁아질 수 있고, 마찬가지로 차폐층에서도 좁아질 수 있다.
도 24는 본 발명의 일 실시예의 화소 회로의 평면 레이아웃을 나타낸다. 차폐층의 행 및 열방향을 따르는 연결선은 스캔선 등을 가능한 피하여 기생효과를 회피한다. 도24의 N1은 도21의 노드(N1)의 전위점이고, 여기서, N1은 제1 소스 드레인층에 위치한다.
본 발명의 실시예에 따르면, 차폐층의 바이어싱은 다음과 같은 방법으로 실현될 수 있다.
1. 일정한 전위 연결을 위해 주변부로 연장하고, 주위의 1바퀴의 신호선을 통해서 전기적으로 연결할 수 있으며, 1바퀴가 아닐 수 있고, 신호 연결을 실현하면 되며, gate1, gate2, SD1, SD2, ITO층의 1층 또는 복수의 층을 사용하여 연결할 수 있다. 이 방식을 도 25에 나타낸다.
2. 전기적 연결은 AA영역에서 실현되지만, 다른 신호 연결 구멍은 피할 필요가 있다.
실시예3: VDD, 또는 Vint 신호를 사용하는 경우, VDD선과 Vint선이 중첩되는 위치에서 펀치 연결할 수 있다.
구체적으로 실시할 경우, SD1, SD2층은 소스 드레인 전극층이고, 재료는 금속 재료, 예를 들면, 몰리브덴, 알미늄, 구리, 티타늄, 니오브 중 하나 또는 이들의 합금, 또는 몰리브덴/티타늄 합금 또는 라미네이트, 또는 티타늄/알루미늄/티타늄 라미네이트 등을 포함할 수 있다.
구체적으로 실시할 경우, gate1, gate2층은 게이트 전극 막층이고, 산화물 트랜지스터의 게이트와 같은 재료 및/또는 같은 층을 사용할 수 있고, 예를 들어, 재료는, 몰리브덴,·알미늄, 구리, 티타늄, 니오브 중 하나 또는 이들의 합금, 몰리브덴/티타늄 합금 또는 라미네이트 등일 수 있다. 차폐층에 인가되는 전위는 전원선(VDD)(전압원 전위)에 인가되는 전위와 같을 수 있고, 초기화 신호선에 인가되는 전위와 같을 수 있고, 음극(음극 전위(VSS))에 인가되는 전위와 같을 수도 있고, 다른 고정 전위, 예를 들면, -10V~+10V의 범위의 고정 전위, 또는 예를 들면, -5V~+5V의 범위의 고정 전위, 또는 예를 들면 -3V~+3V의 범위의 고정 전위, 또는 예를 들어 -1V~+1V의 범위의 고정 전위, 또는 예를 들어 -0.5V~+0.5V의 범위의 고정 전위, 또는 예를 들어 0V의 범위의 고정 전위, 또는 예를 들어 0.1V의 범위의 고정 전위, 또는 10.1V의 범위의 고정 전위, 또는 예를 들어 0.2V의 범위의 고정 전위, 또는 예를 들어 -0.2V의 범위의 고정 전위, 또는 예를 들어 0.3V의 범위의 고정 전위, 또는 예를 들면 -0.3V의 범위의 고정 전압일 수 있다.
구체적으로는, 차광층에 인가되는 전위는 음극(음극 전위(VSS))에 인가되는 전위보다 크고, 전원선(VDD)에 인가되는 전위보다 작을 수 있거나, 초기화 신호선에 인가되는 전위보다 크고, 전원선(VDD)에 인가되는 전위보다 작을 수 있다.
구체적으로는, 차폐층은 비결정 실리콘 재료, 금속 재료, IGZO등의 산화물 반도체 재료, 다결정 실리콘 재료, 또는 전도성 반도체 재료 등일 수 있다.
도 27과 같이, 본 발명의 어레이 기판의 예시적인 실시예에서 화소 구동 회로의 회로 구성의 모식도이다. 당해 화소 구동 회로는 구동 트랜지스터(T3), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 제7 트랜지스터(T7), 커패시터(C)를 포함할 수 있다. 여기에서, 제4 트랜지스터(T4)의 제1극은 데이터 신호단(Da)에 연결되고, 제2극은 구동 트랜지스터(T3)의 제1극에 연결되고, 게이트는 제2 게이트 구동 신호단(G2)에 연결되고, 제5 트랜지스터(T5)의 제1극은 제1 전원단(VDD)에 연결되고, 제2극은 구동 트랜지스터(DT)의 제1극에 연결되며, 게이트는 인에이블 신호단(EM)에 연결되고, 구동 트랜지스터(T3)의 게이트가 노드(N)에 연결되고, 제2 트랜지스터(T2)의 제1극이 노드(N)에 연결되고, 제2극은 구동 트랜지스터(T3)의 제2극에 연결되고, 게이트가 제1 게이트 구동 신호단(G1)에 연결되고, 제6 트랜지스터(T6)의 제1극은 구동 트랜지스터(T3)의 제2극에 연결되고, 제2극은 제7 트랜지스터(T7)의 제1극에 연결되며, 게이트가 인에이블 신호단(EM)에 연결되고, 제7 트랜지스터(T7)의 제2극은 제2 초기 신호단(Vinit2)에 연결되고, 게이트가 제2 리셋 신호단(Re2)에 연결되고, 제1 트랜지스터(T1)의 제1극이 노드(N)에 연결되고, 제2극은 제1 초기 신호단(Vinit1)에 연결되고, 게이트가 제1 리셋 신호단(Re1)에 연결되고, 커패시터(C)가 제1 전원단(VDD)과 노드(N) 사이에 연결된다. 당해 화소 구동 회로는 발광 유닛(OLED)이 발광하도록 구동하는 당해 발광 유닛(OLED)에 연결될 수 있고, 발광 유닛(OLED)은 제6 트랜지스터(T6)의 제2극과 제2 전원단(VSS) 사이에 연결될 수 있다. 여기서, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 N형 금속 산화물 트랜지스터일 수 있고, N형 금속 산화물 트랜지스터는 작은 누설전류를 가지므로, 발광 단계에서 노드(N)가 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 통해서 누전하는 것을 회피한다. 동시에, 구동 트랜지스터(T3), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 제7 트랜지스터(T7)는 저온 다결정 실리콘 트랜지스터일 수 있고, 저온 다결정 실리콘 트랜지스터는 캐리어 이동도가 높기 때문에, 고해상도 고 응답속도, 높은 화소 밀도, 고 개구률의 디스플레이 패널을 실현할 수 있다. 제1 초기 신호단과 제2 초기 신호단은 실제 상황에 따라서 같은 또는 다른 전압 신호를 출력할 수 있다.
도 28과 같이, 도 27의 화소 구동 회로의 구동 방식의 각 노드의 타이밍 다이어그램이다. 여기서 G1이 제1 게이트 구동 신호단(G1)의 타이밍을 나타내며, G2가 제2 게이트 구동 신호단(G2)의 타이밍을 나타내고, Re1이 제1 리셋 신호단(Re1)의 타이밍을 나타내고, Re2가 제2 리셋 신호단(Re2)의 타이밍을 나타내고, EM이 인에이블 신호단(EM)의 타이밍을 나타내고, Da가 데이터 신호단(Da)의 타이밍을 나타낸다. 당해 화소 구동 회로의 구동 방식은 제1 리셋 단계(t1), 보상 단계(t2), 제2 리셋 단계(T3), 발광 단계(t4)를 포함한다. 제1 리셋 단계(t1): 제1 리셋 신호단(Re1)이 하이레벨 신호를 출력하고, 제1 트랜지스터(T1)가 온되고, 제1 초기 신호단(Vinit1)이 노드(N)에 초기 신호를 입력한다. 보상 단계(t2): 제1 게이트 구동 신호단(G1)이 하이레벨 신호를 출력하고, 제2 게이트 구동 신호단(G2)이 로우레벨 신호를 출력하고, 제4 트랜지스터(T4), 제2 트랜지스터(T2)가 데이터 신호단(Da)에 구동 신호를 출력하여 노드(N)에 전압(Vdata+Vth)를 쓰고, 여기서 Vdata이 구동 신호의 전압이고, Vth이 구동 트랜지스터(T3)의 임계값 전압이고, 제2 리셋 단계(T3): 제2 리셋 신호단(Re2)이 하이레벨을 출력하고, 제7 트랜지스터(T7)가 온되고, 제2 초기 신호단(Vinit2)이 제6 트랜지스터(T6)의 제2극에 초기 신호를 입력한다. 발광 단계(t4):인에이블 신호단(EM)이 로우레벨을 출력하고, 제6 트랜지스터(T6), 제5 트랜지스터(T5)가 온되고, 구동 트랜지스터(T3)가 커패시터(C)에 저장된 전압(Vdata+Vth)에 의해 발광된다. 구동 트랜지스터 출력 전류 공식으로, I=(μWCox/2L)(Vgs-Vth)2이며, 여기서, μ가 캐리어 이동도이며, Cox가 단위 면적당 게이트 용량이고, W가 구동 트랜지스터 채널의 폭이며, L가 구동 트랜지스터 채널의 길이이고, Vgs가 구동 트랜지스터 게이트 소스 전압차이고, Vth가 구동 트랜지스터 임계값 전압이다. 본 발명의 화소 구동 회로에서 구동 트랜지스터의 출력 전류 I=(μWCox/2L)(Vdata+Vth-Vdd-Vth)2이다. 당해 화소 구동 회로는 구동 트랜지스터 임계값이 그 출력 전류에 미치는 영향을 회피할 수 있다.
해당 어레이 기판은 순차적으로 적층된 베이스 기판, 차광층, 제1 활성층, 제1 게이트층, 제2 게이트층, 제2 활성층, 제3 게이트층, 제1 소스 드레인층을 포함한다. 도 29-41과 같이, 도 29는 본 발명의 어레이 기판의 예시적인 실시예의 구성 레이아웃이다. 도 30은 도 29의 차광층의 구성 레이아웃이다. 도 31은 도 29의 제1 활성층의 구성 레이아웃이다. 도 32는 도 29의 제1 게이트층의 구성 레이아웃이다. 도 33은 도 29의 제2 게이트층의 구성 레이아웃이다. 도 34는 도 29의 제2 활성층의 구성 레이아웃이다. 도 35는 도 29의 제3 게이트층의 구성 레이아웃이다. 도36은 도29의 제1 소스 드레인층의 구성 레이아웃이다. 도 37은 도 29의 차광층, 제1 활성층의 구성 레이아웃이다. 도 38은 도 29의 차광층, 제1 활성층, 제1 게이트층의 구성 레이아웃이다. 도 39는 도 29의 차광층, 제1 활성층, 제1 게이트층, 제2 게이트층의 구성 레이아웃이다. 도 40은 도 29의 차광층, 제1 활성층, 제1 게이트층, 제2 게이트층, 제2 활성층의 구성 레이아웃이다. 도 41은 도 29의 차광층, 제1 활성층, 제1 게이트층, 제2 게이트층, 제2 활성층, 제3 게이트층의 구성 레이아웃이다.
도 29, 30, 37, 38, 39, 40, 41에 도시된 바와 같이, 차광층은 복수의 중복 유닛(0) 및 중복 유닛(0) 사이에 연결된 연결부(02)를 포함한다. 여기서, 중복 유닛(0)은 점선(A)을 따라 대칭되게 구비된 2개의 차광부(01)를 포함하며, 여기서, 점선(A)이 제2 방향(Y)으로 연장된다. 도 30에 도시된 바와 같이, 차광부(01)는 제1 차광부(011), 제2 차광부(012), 제3 차광부(013), 제 4 차광부(014)를 포함할 수 있다. 여기서, 제2차광부(012)와 제3차광부(013)의 베이스 기판상의 정사영은 제2방향(Y)으로 연장되고, 제4 차광부(014)의 베이스 기판상의 정사영은 제1방향(X)으로 연장될 수 있다. 제2차광부(012)와 제3차광부(013)는 제1차광부(011)의 제2방향(Y)의 양측에 각각 연결되고, 제2차광부(012)의 베이스 기판상의 정사영과 제3차광부(013)의 베이스 기판상의 정사영은 제1방향(X)에서 소정의 거리를 간격으로 설치될 수 있다. 제4 차광부(014)는 제1 차광부의 제1 방향(X)의 일측에 위치될 수 있다. 동일한 중복 유닛(0)에 있어서, 제1 방향(X)에서 인접하는 2개의 제1 차광부(011)가 연결된다. 제1 방향(X)에 있어서, 인접하는 2개의 중복 유닛(0)에 있어서, 인접하는 2개의 차광부(01)는 각각의 제4 차광부(014)로 연결된다. 제2방향(Y)에 있어서 인접하는 2개의 차광부(01)는 연결부(02)로 연결될 수 있고, 여기서, 연결부(02)는 2개의 차광부(01)의 제2차광부(012) 및 제3차광부(013)에 각각 연결되고, 연결부(02)의 베이스 기판상의 정사영은 제1방향(X)으로 연장될 수 있다. 제1 방향(X)과 제2 방향(Y)은 교차할 수 있고, 예를 들어, 제1 방향(X)가 행방향, 제2 방향이 열방향일 수 있다.
도 29, 31, 37, 38, 39, 40, 41에 도시된 바와 같이, 제1 활성층은 활성부(54), 활성부(53), 활성부(55), 활성부(57)를 포함할 수 있다. 여기서, 활성부(54)는 제4 트랜지스터(T4)의 채널 영역을 형성하기 위해 사용될 수 있고, 활성부(53)는 구동 트랜지스터(T3)의 채널 영역을 형성하기 위해 사용될 수 있고, 활성부(55)는 제5 트랜지스터(T5)의 채널 영역을 형성하기 위해 사용될 수 있다. 제1 활성층은 다결정 실리콘 반도체 재료로 형성될 수 있다.
도 29, 32, 38, 39, 40, 41에 도시된 바와 같이, 제1 게이트층은 제2 게이트 구동 신호선(G2), 인에이블 신호선(EM), 제2 리셋 신호선(Re2), 도전부(11)를 포함할 수 있다. 제2 게이트 구동 신호선(G2), 인에이블 신호선(EM), 제2 리셋 신호선(Re2)의 베이스 기판상의 정사영 모두가 제1 방향(X)으로 연장될 수 있다. 여기서, 제2 게이트 구동 신호선(G2)은 도27의 제2 게이트 구동 신호단을 제공하기 위해 사용될 수 있고, 인에이블 신호선(EM)은 도27의 인에이블 신호단을 제공하기 위해 사용될 수 있고, 제2 리셋 신호선(Re2)은 도27의 제2 리셋 신호단을 제공하기 위해 사용될 수 있다. 제2 게이트 구동 신호선(G2)의 베이스 기판상의 정사영은 활성부(54)의 베이스 기판상의 정사영을 덮을 수 있고, 제2 게이트 구동 신호선(G2)의 일부 구성은 제4 트랜지스터(T4)의 게이트를 형성하기 위해 사용된다. 인에이블 신호선(EM)의 베이스 기판상의 정사영은 활성부(55)의 베이스 기판상의 정사영을 덮을 수 있고, 인에이블 신호선(EM)의 일부 구성은 제 5 트랜지스터(T5)의 게이트를 형성하기 위해 사용될 수 있다. 제2 리셋 신호선(Re2)의 베이스 기판상의 정사영은 활성부(57)의 베이스 기판상의 정사영을 덮고, 제2 리셋 신호선(Re2)의 일부 구성은 제7 트랜지스터(T7)의 게이트를 형성하기 위해 사용될 수 있다. 도전부(11)의 베이스 기판상의 정사영은 활성부(53)의 베이스 기판상의 정사영을 덮을 수 있고, 도전부(11)는 구동 트랜지스터(T3)의 게이트를 형성하기 위해 사용될 수 있고, 또한, 도전부(11)는 커패시터(C)의 전극을 구성할 수 있다. 여기서, 제1 게이트층에 의해 덮인 제1 활성층이 반도체 구조를 형성하고, 제1 게이트층에 의해 덮이지 않은 부분이 도체 구조를 형성하도록 제1 활성층을 마스크로 하여 도핑할 수 있다.
도 29, 33, 39, 40, 41에 도시된 바와 같이, 제2 게이트층은 제1 초기 신호선(Vinit1), 제1 리셋 신호선(Re1), 제1 게이트 구동 신호선(G1), 도전부(21), 연결부(22)를 포함할 수 있다. 제1 초기 신호선(Vinit1), 제1 리셋 신호선(Re1), 제1 게이트 구동 신호선(G1)의 베이스 기판상의 정사영 모두가 제1 방향으로 연장될 수 있다. 여기서, 제1 초기 신호선(Vinit1)은 도27의 제1 초기 신호단을 제공하기 위해 사용될 수 있고, 제1 리셋 신호선(Re1)은 도27의 제1 리셋 신호단을 제공하기 위해 사용될 수 있고, 제1 게이트 구동 신호선(G1)은 도27의 제1 게이트 구동 신호단을 제공하기 위해 사용될 수 있다. 도전부(21)는 커패시터(C)의 다른 전극으로 사용된다. 여기서, 제1방향(X)에 있어서 인접하는 도전부(21)는 연결부(22)로 연결되고, 도전부(21)에 관통공(211)이 형성될 수 있다.
도 29, 34, 40, 41에 도시된 바와 같이, 제2 활성층은 활성부(6)를 포함할 수 있고, 활성부(6)는 활성부(61) 및 활성부(62)를 포함할 수 있고, 여기서 활성부(61)는 제1 트랜지스터(T1)의 채널 영역을 형성할 수 있고, 활성부(62)는 제2 트랜지스터(T2)의 채널 영역을 형성할 수 있다. 여기서, 도 40에 도시된 바와 같이, 활성부(6)는 활성부(61)의 활성부(62)로부터 멀어진 측에 위치하며, 비아(71)를 통해 제1 초기 신호선(Vinit1)에 연결될 수 있어, 제1 트랜지스터(T1)의 제2극과 제1 초기 신호선(Vinit1)을 연결한다. 여기서, 제2 활성층은 금속 산화물 반도체 재료로 형성될 수 있으며, 예를 들어 산화인듐 갈륨 아연이다.
도 29, 35, 41에 도시된 바와 같이, 제3 게이트층은 게이트선(3Re1), 게이트선(3G1), 게이트선(3Re1)을 포함할 수 있다. 여기서, 게이트선(3Re1)의 베이스 기판상의 정사영이 제1방향으로 연장될 수 있고, 게이트선(3Re1)의 베이스 기판상의 정사영과 제1 리셋 신호선(Re1)의 베이스 기판상의 정사영은 적어도 일부가 중첩된다. 게이트선(3Re1)이 제1 리셋 신호선(Re1)에 적어도 하나의 비아를 통해 연결될 수 있고, 당해 비아는 표시 패널의 비표시 영역 또는 표시 영역에 위치할 수 있다. 게이트선(3G1)의 베이스 기판상의 정사영이 제1방향으로 연장될 수 있고, 게이트선(3G1)의 베이스 기판상의 정사영과 제1 게이트 구동 신호선(G1)의 베이스 기판상의 정사영은 적어도 일부가 중첩될 수 있다. 게이트선(3G1)이 제1 게이트 구동 신호선(G1)에 적어도 하나의 비아를 통해 연결될 수 있고, 당해 비아는 표시 패널의 비표시 영역 또는 표시 영역에 위치할 수 있다. 제2 활성층은 제3 게이트층을 마스크판으로서 도체화에 의해 형성될 수 있고, 즉, 제2 활성층의 제3 게이트층에 의해 덮인 부분이 반도체 구조를 형성하고, 제3 게이트층에 의해 덮이지 않은 부분이 도체 구조를 형성할 수 있다.
도 29, 36에 도시된 바와 같이, 제1 소스 드레인층은 도전부(41), 도전부(42), 도전부(43), 도전부(44), 도전부(45), 도전부(46), 도전부(47), 제2 초기 신호선(Vinit2)을 포함할 수 있으며, 제2 초기 신호선(Vinit2)은 도전부(47)에 연결되어, 도 27의 제2 초기 신호단을 제공하기 위해 사용된다. 여기서, 제2 초기 신호선(Vinit2)의 베이스 기판상의 정사영과 제1 리셋 신호선(Re1)의 베이스 기판상의 정사영은 일부가 중첩될 수 있다. 여기서, 도전부(41)는 비아(72)를 통해 활성부(6)에 연결되고, 비아(73)를 통해 제1 초기 신호선(Vinit1)에 연결되어, 제1 트랜지스터(T1)의 제2극과 제1 초기 신호선(Vinit1)을 연결할 수 있으며, 도전부(41)는 또한 활성부(6)와 제1 초기 신호선(Vinit1)의 접촉 효율을 향상시킬 수 있다. 도전부(42)는 비아(7)를 통해 활성부(6)의 활성부(61)와 활성부(62) 사이에 위치에 연결되고, 또한 비아(75)를 통해 도전부(11)에 연결되어, 제1 트랜지스터(T1)의 제1극과 구동 트랜지스터(T3)의 게이트를 연결할 수 있다. 여기서, 비아(75)가 도전부(21)상의 관통공(211)을 관통하고, 비아(75)에 충전된 도전체가 도전부(21)에 연결되지 않을 수 있다. 도전부(43)는 비아(76)를 통해 연결부(22)에 연결되고, 또한 비아(77)를 통해 활성부(55)의 일측의 제1 활성층에 연결되어, 커패시터(C)와 제5 트랜지스터(T5)의 제1극을 연결할 수 있다. 도전부(44)는 비아(78)를 통해 활성부(57)와 활성부(56) 사이의 제1 활성층에 연결되어, 제6 트랜지스터(T6)의 제2극에 연결될 수 있으며, 여기서 도전부(44)는 발광 유닛의 애노드에 연결되기 위해 사용될 수 있다. 도전부(45)는 비아(710)를 통해 활성부(6)의 활성부(62)의 활성부(61)로부터 멀어진 측에 연결되고, 비아(711)를 통해 활성부(53)의 일측의 제1 활성층에 연결되어, 제2 트랜지스터(T2)의 제2극과 구동 트랜지스터(T3)의 제2극을 연결할 수 있다. 도전부(46)는 비아(712)를 통해 연결부(22)에 연결될 수 있고, 도전부(46)는 도 27의 제1 전원 신호단(VDD)을 제공하기 위한 전원선에 연결될 수 있다. 도전부(47)는 비아(79)를 통해 활성부(57)의 일측의 제1활성층에 연결되어, 제2 초기 신호선(Vinit2)과 제7트랜지스터(T7)의 제2극을 연결할 수 있다.
본 예시적인 실시예에서는, 도 29, 39에 나타내는 바와 같이, 제 4 차광부(014)의 베이스 기판상의 정사영과 연결부(22)의 베이스 기판상의 정사영은 적어도 일부가 중첩된다. 이 구성에 의해, 제4 차광부(014)가 광선에 대한 차폐 작용을 가능한 한 감소시켜, 어레이 기판의 투과율을 향상시킬 수 있다.
본 예시적인 실시예에서, 도 29, 39에 도시된 바와 같이, 연결부(02)의 베이스 기판상의 정사영과 제1 리셋 신호선(Re1)의 베이스 기판상의 정사영은 적어도 일부가 중첩되며, 마찬가지로, 이 구성에 의해, 연결부(02)가 광선에 대한 차폐 작용을 가능한 한 감소시켜, 어레이 기판의 투과율을 향상시킬 수 있다. 또한, 제1 리셋 신호선(Re1)이 제2 게이트층에 위치하고, 제1 리셋 신호선(Re1)과 차광층이 큰 거리를 가지므로, 연결부(02)가 제1 리셋 신호선(Re1)에 대한 용량 결합 효과가 작다. 연결부(02)를 제1 게이트층에 있어서의 게이트의 바로 아래에 설치하는 것에 비해, 이 구성에 의해, 연결부(02)가 게이트선에 대한 커패시터 용량 결합 효과를 저감시킬 수 있다.
도 29, 도 33 및 도 39에 도시된 바와 같이, 제2 게이트층은 또한 제1 초기 신호선(Vinit1)에 연결되는 돌기부(23)를 더 구비하고, 돌기부(23)는 측변(231)을 포함하며, 제1 초기 신호선(Vinit1)은 측변(231)에 연결되는 측변(232)을 포함하며, 측변(231)의 베이스 기판상의 정사영과 측변(232)의 베이스 기판의 각도는 180도 미만일 수 있다. 돌기부(23)의 베이스 기판상의 정사영과 제2 차광부(012)의 베이스 기판상의 정사영은 적어도 일부가 중첩된다. 돌기부(23)는 제1 초기 신호선(Vinit1)의 저항을 저감하고, 더욱이 돌기부(23)의 베이스 기판상의 정사영과 제2 차광부(012)의 베이스 기판상의 정사영은 적어도 일부가 중첩되며, 이에 따라 돌기부(23)의 어레이 기판에 대한 차광효과를 최소화할 수 있다. 또한, 다른 예시적인 실시예에 있어서, 다른 행방향으로 연장되는 게이트에 유사한 구조의 돌기부를 설치함으로써, 당해 돌기부에 의해 어레이 기판의 광투과율에 영향을 주지 않고, 게이트선의 저항을 저감할 수 있다.
본 예시적인 실시예에서, 차광층은 도체구조일 수 있고, 예를 들어 차광층은 금속차광층에 위치할 수 있으며, 차광층은 도 27의 제1 전원신호단(VDD), 제2 전원신호단(VSS), 제1 초기신호단(Vinit1), 제2 초기신호단(Vinti2) 중 어느 하나의 안정화 전압원에 연결될 수 있다. 여기서, 차광층은 어레이 기판의 비표시 영역 또는 표시 영역에 있어서, 상기 안정화 전원에 연결될 수 있다. 또한, 상기 안정 전압원은 다른 전원으로부터 공급될 수 있다. 도 29에 도시된 바와 같이, 도전부(42)의 베이스 기판상의 정사영과 제3 차광부(013)의 베이스 기판상의 정사영은 적어도 일부가 중첩되고, 제3 차광부(013)가 안정화 전원에 연결되어 있으므로, 제3 차광부(013)는 도전부(42)에 대하여 전압 안정화 작용을 갖는다. 동시에, 도전부(42)가 구동 트랜지스터(T3)의 게이트(도전부(11))에 연결되어 있기 때문에, 즉, 제3 차광부(013)가 구동 트랜지스터(T3)의 게이트에 대해 전압 안정화 작용을 가지므로, 이 구성에 의해 발광 단계에서 구동 트랜지스터(T3)의 게이트의 전압 변동이 저감될 수 있다.
도 29에 도시된 바와 같이, 제1 차광부(011)의 베이스 기판상의 정사영이 활성부(53)의 베이스 기판상의 정사영을 덮고, 제1 차광부(011)가 활성부(53)에 대해 차광효과를 가질 수 있으므로, 활성부(53)의 조명에 의한 구동 트랜지스터(T3)의 출력특성의 변동을 저감하는 것이 가능하다. 또한, 제1차광부(011)의 베이스 기판상의 정사영이 구동 트랜지스터(T3)의 게이트(도전부(11))의 베이스 기판상의 정사영을 덮을 수도 있으므로, 제1차광부(011)가 구동 트랜지스터(T3)의 게이트에 대해 전압 안정 효과를 발휘하여, 발광단계에서의 구동 트랜지스터(T3)의 게이트의 전압 변동을 저감할 수 있다. 도 29에 도시된 바와 같이, 제1 차광부(011)의 베이스 기판상의 정사영과 도전부(42)의 베이스 기판상의 정사영은 적어도 일부가 중첩되어, 제1 차광부(011)가 구동 트랜지스터(T3)의 게이트의 전압을 더욱 안정시킬 수 있다. 구동 트랜지스터의 게이트(도전부(11)) 및 도전부(42)가 차광층에 의해 덮이는 면적은 도전부(11) 및 도전부(42)의 합계 면적의 50% 이상, 예를 들면 60%~70%, 80%~90% 또는 그 사이의 수치 범위 또는 그 전부 등일 수 있다.
또한, 당해 어레이 기판은 또한 제2 소스 드레인층, 애노드층을 포함할 수 있고, 제2 소스 드레인층은 제1 소스 드레인층의 베이스 기판으로부터 멀어진 측에 위치할 수 있으며, 애노드층은 제2 소스 드레인층의 베이스 기판으로부터 멀어진 측에 위치할 수 있다. 제2 소스 드레인층은 도 27의 데이터 신호단을 제공하기 위한 데이터 신호선, 제1 전원 신호단을 제공하기 위한 전원선을 포함한다. 데이터 신호선과 전원선의 베이스 기판상의 정사영 모두가 제2 방향(Y)으로 연장될 수 있다. 애노드층은 발광 유닛의 애노드를 형성할 수 있다.
본 예시적인 실시예에서, 당해 어레이는 제2 소스 드레인층을 더 포함할 수 있고, 도 42, 43에 도시된 바와 같이, 도 42는 본 발명된 어레이 기판의 일 실시예의 구성 레이아웃이고. 도 43은 도 42의 제2 소스 드레인층의 구성 레이아웃이다. 제2 소스 드레인층은 데이터선(Da) 및 전원선(VDD)을 포함할 수 있고, 데이터선(Da)과 전원선(VDD)의 베이스 기판상의 정사영은 제2 방향(Y)으로 연장될 수 있다. 데이터선(Da)은 도 27의 데이터 신호단을 제공하기 위해 사용되고, 전원선(VDD)은 도 27의 제1 전원 신호단을 제공하기 위해 사용된다. 도 42에 도시된 바와 같이 전원선(VDD)은 비아(713)를 통해 연결부(22)에 연결되어, 제1 전원 신호단 및 커패시터(C)에 연결될 수 있다. 데이터선은 비아(714)를 통해 활성부(54)의 일측의 제1 활성층에 연결되어, 제 4 트랜지스터(T4)의 제1극 및 데이터 신호단에 연결될 수 있다. 여기서, 전원선(VDD)은 그 연장 방향으로 분포된 연장부(91)와 연장부(92)를 포함할 수 있으며, 여기서 연장부(91)의 베이스 기판상의 정사영의 제1 방향(X) 상의 사이즈는 연장부(92)의 베이스 기판상의 정사영의 제1 방향(X) 상의 사이즈보다 클 수 있다. 연장부(91)의 베이스 기판상의 정사영은 제1 트랜지스터 및 제2 트랜지스터의 채널 영역을 덮을 수 있다. 이 구성에 의해 전원선(VDD)을 통해 트랜지스터를 차폐나 차광할 수 있고, 한편 전원선(VDD)의 저항을 감소시킬 수 있다.
도 44, 45에 도시된 바와 같이, 도 44는 본 발명된 어레이 기판의 일 실시예의 구성 레이아웃이다. 도 45는 도 44의 제2 소스 드레인층의 구성 레이아웃이다. 여기서, 도 45에 나타내는 제2 소스 드레인층과 도 43에 나타내는 제2 소스 드레인층의 차이점으로서, 연장부(91)는 제1 트랜지스터 및 제2 트랜지스터의 채널 영역을 덮을 뿐만 아니라, 제 6 트랜지스터(T6) 및 구동 트랜지스터(T3)의 채널 영역도 덮는다.
도 46 및 도 47에 도시된 바와 같이, 모두 본 발명의 어레이 기판 다른 실시예에서 제2 초기 신호선의 구조를 나타내는 모식도이다. 다른 예시적인 실시예에서, 제2 초기 신호선(Vinit2)은 평행 그리드선 또는 파단선일 수 있으며, 초기화 신호선 전압 강하의 고려에 기초하여 설계될 수 있다.
도 48에 도시된 바와 같이, 도 42의 점선 B를 따르는 부분의 단면도이다. 당해 어레이 기판은 또한, 제1 절연층(82), 제2 절연층(83), 제3 절연층(84), 제4 절연층(85), 제6 절연층(86), 유전체층(87), 패시베이션층(88), 제1 평탄층(89)을 포함한다. 여기서, 베이스 기판(81), 차광층, 제1절연층82, 제1 활성층, 제2절연층(83), 제1 게이트층, 제3절연층(84), 제2게이트층, 제4절연층(85), 제2 활성층, 제5절연층(86), 제3게이트층, 유전체층(87), 제1소스드레인층, 패시베이션층(88), 제1평탄층(89), 제2소스드레인층은 순차적으로 적층되어 설치된다. 여기서, 제1 절연층(82)은 산화 실리콘층, 질화 실리콘층 중 적어도 하나를 포함하며, 제1 절연층(82)의 두께는 2500-3500옹스트롬일 수 있다. 제2 절연층(83)은 산화 실리콘층일 수 있고, 제2 절연층(83)의 두께는 1000-2000옹스트롬일 수 있다. 제3 절연층(84)은 층간 절연층 또는 층간 유전체층일 수 있고, 제3 절연층(84)은 질화 실리콘층일 수 있으며, 두께는 1000-2000옹스트롬일 수 있다. 제4 절연층(85)은 산화 실리콘층과 질화 실리콘층을 포함할 수 있고, 여기서, 산화 실리콘층의 두께는 3000-4000옹스트롬일 수 있으며, 질화 실리콘의 두께는 500-1000옹스트롬일 수 있다. 제5 절연층(86)은 산화 실리콘층일 수 있고, 두께는 1000-1700옹스트롬일 수 있다. 유전체층(87)은 산화 실리콘층 및 질화 실리콘층을 포함할 수 있고, 산화 실리콘층의 두께는 1500-2500일 수 있으며, 질화 실리콘층의 두께는 2500-3500일 수 있다. 제2 소스 드레인층의 베이스 기판으로부터 멀어진 측에 제2 평탄층이 설치될 수 있고, 애노드층은 제2 평탄층의 베이스 기판으로부터 멀어진 측에 위치하며, 애노드층의 베이스 기판으로부터 멀어진 측에 발광 유닛층이 더 설치될 수 있으며, 발광 유닛층은 전자 주입층, 유기 발광층, 정공 주입층 등을 포함할 수 있다.
본 발명의 실시예에 따라 제공되는 표시 패널 및 표시 장치는 본 발명의 상기 실시예에 따라 제공되는 어레이 기판과 동일하거나 동일한 유익한 효과를 가지지만, 어레이 기판은 상기 실시예에서 상세하게 설명되어 있으므로, 여기서 설명을 생략한다.
이상 실시예에 대해 설명했는데, 이는 예시 및 설명을 위한 것이다. 또한 망라적이거나 본 발명을 한정하는 것을 의도하지는 않는다. 특정 실시예의 개별 요소 또는 특징은 일반적으로 특정 실시예에 한정되지 않지만, 적절한 경우, 이러한 요소 및 특징은 구체적으로 제시되지 않거나 설명되지 않는 경우에도, 선택된 실시예에서 교환 가능하며 이용 가능하다. 마찬가지로 여러 가지로 바꿀 수 있다. 이러한 변경은 본 발명의 범위를 벗어난 것으로 간주되어서는 안되며, 이러한 모든 변경은 본 발명의 범위에 포함된다.

Claims (21)

  1. 어레이 기판에 있어서,
    베이스, 및
    상기 베이스 상에 다행다열로 배열된 복수의 서브 화소,
    구동 리셋 전압선, 및
    발광 리셋 전압선을 포함하고,
    상기 복수의 서브 화소 중 적어도 하나는 화소 회로를 포함하며, 각 상기 화소 회로는 구동 회로, 전압 안정화 회로, 구동 리셋 회로 및 발광 리셋 회로를 포함하고,
    상기 구동 회로는 제어단, 제1단 및 제2단을 포함하여, 발광 소자에 구동 전류를 제공하도록 구성되며,
    상기 전압 안정화 회로는 상기 구동 회로의 상기 제어단, 제1노드 및 전압 안정화 제어 신호 입력단에 결합되고, 상기 전압 안정화 제어 신호 입력단으로부터의 전압 안정화 제어 신호의 제어하에 상기 구동 회로의 상기 제어단과 상기 제1노드가 온되도록 구성되며,
    상기 구동 리셋 회로는 구동 리셋 제어 신호 입력단, 상기 제1 노드 및 구동 리셋 전압단에 결합되고, 상기 구동 리셋 제어 신호 입력단으로부터의 구동 리셋 제어 신호의 제어하에 구동 리셋 전압단으로부터의 상기 구동 리셋 전압을 상기 전압 안정화 회로에 제공하여, 상기 구동 회로의 상기 제어단을 리셋하도록 구성되며,
    상기 발광 리셋 회로는 발광 리셋 제어 신호 입력단, 발광 소자 및 발광 리셋 전압단에 결합되고, 상기 발광 리셋 제어 신호 입력단으로부터의 발광 리셋 제어 신호의 제어하에 상기 발광 리셋 전압단으로부터의 발광 리셋 전압을 상기 발광 소자에 제공하여, 상기 발광 소자를 리셋하도록 구성되며,
    상기 구동 리셋 전압선은 상기 구동 리셋 전압단에 결합되고, 상기 구동 리셋 전압단에 상기 구동 리셋 전압을 제공하도록 구성되며,
    상기 발광 리셋 전압선은 상기 발광 리셋 전압단에 결합되고, 상기 발광 리셋 전압단에 상기 발광 리셋 전압을 제공하도록 구성되는
    것을 특징으로 하는 어레이 기판.
  2. 제1항에 있어서,
    상기 구동 회로는 구동 트랜지스터를 포함하고, 상기 전압 안정화 회로는 전압 안정화 트랜지스터를 포함하고, 상기 구동 리셋 회로는 구동 리셋 트랜지스터를 포함하고, 상기 발광 리셋 회로는 발광 리셋 트랜지스터를 포함하고,
    상기 구동 트랜지스터의 제1극은 상기 구동 회로의 상기 제1단에 결합되고, 상기 구동 트랜지스터의 게이트는 상기 구동 회로의 상기 제어단에 결합되며, 상기 구동 트랜지스터의 제2극은 상기 구동 회로의 상기 제1단에 결합되고,
    상기 전압 안정화 트랜지스터의 제1극은 상기 구동 회로의 상기 제어단에 결합되고, 상기 전압 안정화 트랜지스터의 제2극은 상기 제1노드에 결합되며, 상기 전압 안정화 트랜지스터의 게이트는 상기 전압 안정화 제어 신호 입력단에 결합되고,
    상기 구동 리셋 트랜지스터의 제1극은 상기 구동 리셋 전압단에 결합되고, 상기 구동 리셋 트랜지스터의 게이트는 상기 구동 리셋 제어 신호 입력단에 결합되며, 상기 구동 리셋 트랜지스터의 제2극은 상기 제1 노드에 결합되고,
    상기 발광 리셋 트랜지스터의 제1극은 상기 발광 리셋 전압단에 결합되고, 상기 발광 리셋 트랜지스터의 게이트는 상기 발광 리셋 제어 신호 입력단에 결합되며, 상기 발광 리셋 트랜지스터의 제2극은 상기 발광 소자의 제1단에 결합되고,
    상기 전압 안정화 트랜지스터의 활성층은 산화물 반도체 재료를 포함하고, 상기 구동 트랜지스터와 상기 구동 리셋 트랜지스터의 활성층은 실리콘 반도체 재료를 포함하는
    것을 특징으로 하는 어레이 기판.
  3. 제2항에 있어서,
    상기 발광 리셋 트랜지스터의 활성층은 상기 산화물 반도체 재료를 포함하는
    것을 특징으로 하는 어레이 기판.
  4. 제3항에 있어서,
    제1 활성 반도체층과 제2 활성 반도체층을 더 포함하고,
    상기 제1 활성 반도체층은 상기 베이스에 위치하며, 상기 실리콘 반도체 재료를 포함하고,
    상기 제2 활성 반도체층은 상기 제1 활성 반도체층의 상기 베이스로부터 멀어진 측에 위치하며, 상기 제1 활성 반도체층과 절연되게 이격되며, 상기 산화물 반도체 재료를 포함하는
    것을 특징으로 하는 어레이 기판.
  5. 제4항에 있어서,
    상기 제1 활성 반도체층은 상기 구동 트랜지스터의 활성층 및 상기 구동 리셋 트랜지스터의 활성층을 포함하고,
    상기 제2 활성 반도체층은 열방향을 따라 구비된 제1 부분 및 제2 부분을 포함하고, 상기 제2 활성 반도체층의 상기 제1 부분은 상기 전압 안정화 트랜지스터의 활성층을 포함하고, 상기 제2 활성 반도체층의 상기 제2 부분은 상기 발광 리셋 트랜지스터의 활성층을 포함하는
    것을 특징으로 하는 어레이 기판.
  6. 제5항에 있어서,
    상기 제2 활성 반도체의 상기 제1 부분과 상기 제2 활성 반도체의 상기 제2 부분은 열방향을 따라 정렬되는
    것을 특징으로 하는 어레이 기판.
  7. 제6항에 있어서,
    상기 화소 회로는 데이터 쓰기 회로, 보상 회로, 저장 회로 및 발광 제어 회로를 더 포함하고,
    상기 데이터 쓰기 회로는 데이터 신호 입력단, 스캔 신호 입력단 및 상기 구동 회로의 상기 제1 단에 결합되고, 상기 스캔 신호 입력단으로부터의 스캔 신호의 제어하에 상기 데이터 신호 입력단으로부터의 데이터 신호를 상기 구동 회로의 상기 제1 단에 제공하도록 구성되며,
    상기 보상 회로는 상기 구동 회로의 상기 제2단, 상기 제1노드 및 보상 제어 신호 입력단에 결합되고, 상기 보상 제어 신호 입력단으로부터의 보상 제어 신호에 따라, 상기 구동 회로에 대해 임계값 보상을 수행하도록 구성되며,
    상기 저장 회로는 제1 전원 전압단 및 상기 구동 회로의 상기 제어단에 결합되고, 상기 제1 전원 전압단과 상기 구동 회로의 상기 제어단 사이의 전압차를 저장하도록 구성되며,
    상기 발광 제어 회로는 발광 제어 신호 입력단, 상기 제1 전원 전압단, 상기 구동 회로의 상기 제1 단과 상기 제2 단, 발광 리셋 회로 및 상기 발광 소자에 결합되고, 상기 발광 제어 신호 입력단으로부터의 발광 제어 신호의 제어하에 상기 제1 전원 전압단으로부터의 제1 전원 전압을 상기 구동 회로에 인가하고, 상기 구동 회로에 의해 발생된 구동 전류를 상기 발광 소자에 인가하도록 구성되는
    것을 특징으로 하는 어레이 기판.
  8. 제7항에 있어서,
    상기 데이터 쓰기 회로는 데이터 쓰기 트랜지스터를 포함하고, 상기 보상 회로는 보상 트랜지스터를 포함하고, 상기 저장 회로는 저장 커패시터를 포함하고, 상기 발광 제어 회로는 상기 제1 발광 제어 트랜지스터 및 제2 발광 제어 트랜지스터를 포함하고,
    상기 데이터 쓰기 트랜지스터의 제1극은 상기 데이터 신호 입력단에 결합되고, 상기 데이터 쓰기 트랜지스터의 게이트는 상기 스캔 신호 입력단에 결합되며, 상기 데이터 쓰기 트랜지스터의 제2극은 상기 구동 회로의 상기 제1단에 결합되고,
    상기 보상 트랜지스터의 제1극은 상기 구동 회로의 상기 제2단에 결합되고, 상기 보상 트랜지스터의 게이트는 상기 보상 제어 신호 입력단에 결합되며, 상기 보상 트랜지스터의 제2극은 상기 제1 노드에 결합되고,
    상기 저장 커패시터의 제1극은 상기 제1 전원 전압단에 결합되고, 상기 저장 커패시터의 제2극은 상기 구동 회로의 상기 제어단에 결합되고, 상기 제1 전원 전압단과 상기 구동 회로의 상기 제어단 사이의 전압차를 저장하도록 구성되며,
    상기 제1 발광 제어 트랜지스터의 제1극은 상기 제1 전원 전압단에 결합되고, 상기 제1 발광 제어 트랜지스터의 게이트는 상기 발광 제어 신호 입력단에 결합되며, 상기 제1 발광 제어 트랜지스터의 제2극은 상기 구동 회로의 상기 제1 단에 결합되고,
    상기 제2 발광 제어 트랜지스터의 제1극은 상기 구동 회로의 상기 제2 단에 결합되고, 상기 제2 발광 제어 트랜지스터의 게이트는 상기 발광 제어 신호 입력단에 결합되며, 상기 제2 발광 제어 트랜지스터의 제2극은 상기 발광 소자의 제1극에 결합되는
    것을 특징으로 하는 어레이 기판.
  9. 제8항에 있어서,
    상기 제1 활성 반도체층은 상기 데이터 쓰기 트랜지스터, 상기 보상 트랜지스터, 상기 제1 발광 제어 트랜지스터 및 상기 제2 발광 제어 트랜지스터의 활성층을 포함하는
    것을 특징으로 하는 어레이 기판.
  10. 제9항에 있어서,
    상기 발광 리셋 제어 신호와 상기 발광 제어 신호는 동일한 신호인
    것을 특징으로 하는 어레이 기판.
  11. 제9항에 있어서,
    상기 스캔 신호와 상기 보상 제어 신호는 동일한 신호인
    것을 특징으로 하는 어레이 기판.
  12. 제11항에 있어서,
    제1 전도층을 더 포함하고,
    상기 제1 전도층은 상기 제1 활성 반도체층과 상기 제2 활성 반도체층 사이에 위치하고 상기 제1 활성 반도체층 및 상기 제2 활성 반도체층과 절연되게 이격되고, 상기 제1 전도층은 열방향을 따라 순차적으로 구비된 구동 리셋 제어 신호선, 스캔 신호선, 상기 구동 트랜지스터의 게이트, 상기 저장 커패시터의 제1극, 및 발광 제어 신호선을 포함하고,
    상기 구동 리셋 제어 신호선은 상기 구동 리셋 제어 신호 입력단에 결합되고, 상기 구동 리셋 제어 신호 입력단에 상기 구동 리셋 제어 신호를 제공하도록 구성되며,
    상기 스캔 신호선은 상기 스캔 신호 입력단 및 상기 보상 제어 신호 입력단에 결합되고, 상기 스캔 신호 입력단에 상기 스캔 신호를 제공하고, 상기 보상 제어 신호 입력단에 상기 보상 제어 신호를 제공하도록 구성되며,
    상기 저장 커패시터의 제1극과 상기 구동 트랜지스터의 게이트는 일체로 구성되며,
    상기 발광 제어 신호선은 상기 발광 제어 신호 입력단에 결합되고, 상기 발광 제어 신호 입력단에 상기 발광 제어 신호를 제공하도록 구성되는
    것을 특징으로 하는 어레이 기판.
  13. 제12항에 있어서,
    상기 구동 리셋 제어 신호선의 상기 베이스상의 정사영과 상기 제1 활성 반도체층의 상기 베이스상의 정사영이 중첩되는 부분은 상기 구동 리셋 트랜지스터의 게이트이고,
    상기 스캔 신호선의 상기 베이스상의 정사영과 상기 제1 활성 반도체층의 상기 베이스상의 정사영이 중첩되는 부분은 상기 보상 트랜지스터의 게이트 및 상기 데이터 쓰기 트랜지스터의 게이트이고,
    상기 발광 제어 신호선의 상기 베이스상의 정사영과 상기 제1 활성 반도체층의 상기 베이스상의 정사영이 중첩되는 부분은 상기 제1 발광 제어 트랜지스터의 게이트 및 상기 제2 발광 제어 트랜지스터의 게이트인
    것을 특징으로 하는 어레이 기판.
  14. 제13항에 있어서,
    제2 전도층을 더 포함하고,
    상기 제2 전도층은 상기 제1 전도층과 상기 제2 활성 반도체층 사이에 위치하며, 상기 제1 전도층 및 상기 제2 활성 반도체층과 절연되게 이격되며, 상기 제2 전도층은 열방향을 따라 구비된 전압 안정화 제어 신호선, 상기 저장 커패시터의 제2극, 제1 전원 전압선 및 발광 리셋 제어 신호선을 포함하고,
    상기 전압 안정화 제어 신호선은 상기 전압 안정화 제어 신호 입력단에 결합되고, 상기 전압 안정화 제어 신호 입력단에 상기 전압 안정화 제어 신호를 제공하도록 구성되며,
    상기 제1 전원 전압선은 상기 제1 전원 전압단에 결합되고, 상기 제1 전원 전압단에 상기 제1 전원 전압을 제공하도록 구성되며,
    상기 저장 커패시터의 제2극과 상기 저장 커패시터의 제1극의 상기 베이스상의 정사영의 적어도 일부가 중첩되고,
    상기 저장 커패시터의 제2극과 상기 제1 전원 전압선은 일체로 형성되고,
    상기 발광 리셋 제어 신호선은 상기 발광 리셋 제어 신호 입력단에 결합되고, 상기 발광 리셋 제어 신호 입력단에 상기 발광 리셋 제어 신호를 제공하도록 구성되는
    것을 특징으로 하는 어레이 기판.
  15. 제14항에 있어서,
    상기 전압 안정화 제어 신호선의 상기 베이스상의 정사영과 상기 제2 활성 반도체층의 상기 베이스상의 정사영이 중첩되는 부분은 상기 전압 안정화 트랜지스터의 제1 게이트이고,
    상기 발광 제어 신호선의 상기 베이스상의 정사영과 상기 제2 활성 반도체층의 상기 베이스상의 정사영이 중첩되는 부분은 상기 발광 리셋 트랜지스터의 제1 게이트인
    것을 특징으로 하는 어레이 기판.
  16. 제15항에 있어서,
    제3 전도층을 더 포함하고,
    상기 제3 전도층은 상기 제2 활성 반도체층의 상기 베이스로부터 멀어진 측에 위치하며, 상기 제2 활성 반도체층과 절연되게 이격되며, 상기 제3 전도층은 열방향을 따라 구비된 상기 전압 안정화 제어 신호선, 상기 발광 리셋 제어 신호선 및 발광 리셋 전압선을 포함하는
    것을 특징으로 하는 어레이 기판.
  17. 제16항에 있어서,
    상기 전압 안정화 제어 신호선의 상기 베이스상의 정사영과 상기 제2 활성 반도체층의 상기 베이스상의 정사영이 중첩되는 부분은 상기 전압 안정화 트랜지스터의 제2게이트이고,
    상기 발광 리셋 제어 신호선의 상기 베이스상의 정사영과 상기 제2 활성 반도체층의 상기 베이스상의 정사영이 중첩되는 부분은 상기 발광 리셋 트랜지스터의 제2 게이트이고,
    상기 발광 리셋 전압선은 비아를 통해 상기 제2 활성 반도체층에 결합되어, 상기 발광 리셋 트랜지스터의 제1극을 형성하는
    것을 특징으로 하는 어레이 기판.
  18. 제17항에 있어서,
    제4 전도층을 더 포함하고,
    상기 제4 전도층은 상기 제3 전도층의 상기 베이스로부터 멀어진 측에 위치하며, 상기 제3 전도층과 절연되게 이격되며, 상기 제4 전도층은 제1 연결부, 제2 연결부, 제3 연결부, 제4 연결부, 제5 연결부, 제6 연결부, 제7 연결부 및 제8 연결부를 포함하고,
    상기 제1 연결부는 상기 구동 리셋 전압선으로 사용되며,
    상기 제1 연결부는 비아를 통해 상기 구동 리셋 트랜지스터의 드레인 영역에 결합되어, 상기 구동 리셋 트랜지스터의 제1극을 형성하고,
    상기 제2 연결부는 비아를 통해 상기 발광 리셋 전압선에 결합되고,
    상기 제3 연결부는 비아를 통해 상기 데이터 쓰기 트랜지스터의 드레인 영역에 결합되어, 상기 데이터 쓰기 트랜지스터의 제1극을 형성하고,
    상기 제4 연결부는 비아를 통해 상기 구동 리셋 트랜지스터의 소스 영역 및 상기 보상 트랜지스터의 소스 영역에 결합되고, 상기 구동 리셋 트랜지스터의 제2극 및 상기 보상 트랜지스터의 제2극을 각각 형성하며, 상기 제4 연결부는 비아를 통해 상기 전압 안정화 트랜지스터의 소스 영역에 결합되어, 상기 전압 안정화 트랜지스터의 제2극을 형성하고,
    상기 제5 연결부는 비아를 통해 상기 구동 트랜지스터의 게이트 및 상기 저장 커패시터의 제1극에 결합되고, 상기 제5 연결부는 비아를 통해 상기 전압 안정화 트랜지스터의 드레인 영역에 결합되어, 상기 전압 안정화 트랜지스터의 제1극을 형성하고,
    상기 제6 연결부는 비아를 통해 상기 제1 발광 제어 트랜지스터의 드레인 영역에 결합되어, 상기 제1 발광 제어 트랜지스터의 제1극을 형성하고,
    상기 제7 연결부는 비아를 통해 상기 제2 발광 제어 트랜지스터의 소스 영역에 결합되어, 상기 제2 발광 제어 트랜지스터의 제2극을 형성하고, 상기 제7 연결부는 비아를 통해 상기 발광 리셋 트랜지스터의 소스 영역에 결합되어, 상기 발광 리셋 트랜지스터의 제2극을 형성하고,
    상기 제 8 연결부는 비아를 통해 상기 발광 리셋 트랜지스터의 소스 영역에 결합되어, 상기 발광 리셋 트랜지스터의 제1극을 형성하는
    것을 특징으로 하는 어레이 기판.
  19. 제18항에 있어서,
    제5 전도층을 더 포함하고,
    상기 제5 전도층은 상기 제4 전도층의 상기 베이스로부터 멀어진 측에 위치하며, 상기 제4 전도층과 절연되게 이격되며, 상기 제5 전도층은 행향방을 따라 구비된 데이터 신호선, 상기 제1 전원 전압선 및 제2 전원 전압선을 포함하고,
    상기 데이터 신호선은 열방향을 따라 연장되고, 비아를 통해 상기 제4 전도층의 상기 제3 연결부에 결합되며,
    상기 제1 전원 전압선은 열방향을 따라 연장되고, 비아를 통해 상기 제4 전도층의 상기 제3 연결부에 결합되며,
    상기 제2 전원 전압선은 열방향을 따라 연장되고, 비아를 통해 상기 제4 전도층의 상기 제7 연결부에 결합되는
    것을 특징으로 하는 어레이 기판.
  20. 제1항 내지 제19항 중 어느 한 항에 기재된 어레이 기판을 포함하는
    것을 특징으로 하는 표시 패널.
  21. 제20항에 기재된 표시 패널을 포함하는
    것을 특징으로 하는 표시 장치.
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