CN114175257B - 阵列基板及其显示面板和显示装置 - Google Patents

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Abstract

一种阵列基板(10)及相关显示面板(700)和显示装置(800)。该阵列基板(10)包括：衬底(300)；设置在衬底(300)上的排布为多行多列的多个子像素(SPX)，该多个子像素(SPX)中的至少一个包括像素电路(100)，每个像素电路(100)包括：驱动电路(110)、稳压电路(120)、驱动复位电路(130)和发光复位电路(140)，其中，该驱动电路(110)被配置为向发光器件(200)提供驱动电流，该稳压电路(120)被配置为使驱动电路(110)的控制端(G)与驱动复位电路(130)导通，该驱动复位电路(130)被配置为对该驱动电路(110)的控制端(G)进行复位，以及该发光复位电路(140)被配置为对该发光器件(200)进行复位；驱动复位电压线(VINL1)，其耦接驱动复位电压端(Vinit1)，并被配置为向其提供驱动复位电压(VINT1)；以及发光复位电压线(VINL2)，其耦接所述发光复位电压端(Vinit2)，并被配置为向其提供发光复位电压(VINT2)。

Description

阵列基板及其显示面板和显示装置
交叉引用
本公开要求于2021年2月10日提交的申请号为PCT/CN2021/076577，名称为“阵列基板及其显示面板和显示装置”的PCT国际申请的优先权，该PCT国际申请的全部内容通过引用全部并入本文。
技术领域
本公开的实施例涉及显示技术领域，特别地，涉及一种阵列基板及其显示面板和显示装置。
背景技术
有机发光二极管(Organic Light-Emitting Diode,OLED)显示面板具有自发光、高效率、色彩鲜艳、轻薄省电、可卷曲以及使用温度范围宽等优点，已经逐步应用于大面积显示、照明以及车载显示等领域。
发明内容
本公开的实施例提供了阵列基板及相关的显示面板和显示装置。
根据本公开的第一方面，提供了一种阵列基板，其包括衬底。该阵列基板还包括设置在衬底上的排布为多行多列的多个子像素。该多个子像素中的至少一个包括像素电路。每个像素电路包括：驱动电路、稳压电路、驱动复位电路和发光复位电路。该驱动电路包括控制端、第一端和第二端，并被配置为向发光器件提供驱动电流。该稳压电路与驱动电路的控制端、第一节点和稳压控制信号输入端耦接，并被配置为在来自所述稳压控制信号输入端的稳压控制信号的控制下使驱动电路的控制端和第一节点导通。该驱动复位电路耦接驱动复位控制信号输入端、所述第一节点和驱动复位电压端，并被配置为在来自驱动复位控制信号输入端的驱动复位控制信号的控制下将来自驱动复位电压端的驱动复位电压提供给稳压电路，以对驱动电路的控制端进行复位。该发光复位电路耦接发光复位控制信号输入端、发光器件和发光复位电压端，并被配置为在来自所述发光复位控制信号输入端的发光复位控制信号的控制下将来自发光复位电压端的发光复位电压提供给发光器件，以对发光器件进行复位。该阵列基板还包括驱动复位电压线和发光复位电压线。该驱动复位电压线耦接驱动复位电压端以提供驱动复位电压。该发光复位电压线耦接发光复位电压端以提供发光复位电压。
在本公开的实施例中，驱动电路包括驱动晶体管。稳压电路包括稳压晶体管。驱动复位电路包括驱动复位晶体管。发光复位电路包括发光复位晶体管。该驱动晶体管的第一极与驱动电路的第一端耦接，该驱动晶体管的栅极与驱动电路的控制端耦接，该驱动晶体管的第二极与驱动电路的第二端耦接。该稳压晶体管的第一极与驱动电路的控制端耦接，该稳压晶体管的栅极与稳压控制信号输入端耦接，该稳压晶体管的第二极与第一节点耦接。该驱动复位晶体管的第一极与驱动复位电压端耦接，该驱动复位晶体管的栅极与驱动复位控制信号输入端耦接，该驱动复位晶体管的第二极与第一节点耦接。该发光复位晶体管的第一极与发光复位电压端耦接，该发光复位晶体管的栅极与发光复位控制信号输入端耦接，该发光复位晶体管的第二极与发光器件的第一端耦接。该稳压晶体管的有源层包括氧化物半导体材料。该驱动晶体管和该驱动复位晶体管的有源层包括硅半导体材料。
在本公开的实施例中，该发光复位晶体管的有源层包括氧化物半导体材料。
在本公开的实施例中，该阵列基板进一步包括：位于衬底上的第一有源半导体层，第一有源半导体层该包括硅半导体材料；以及位于该第一有源半导体层背离衬底一侧的并与该第一有源半导体层绝缘隔离的第二有源半导体层，该第二有源半导体层包括氧化物半导体材料。
在本公开的实施例中，第一有源半导体层包括驱动晶体管的有源层和驱动复位晶体管的有源层。第二有源半导体层包括沿列方向设置的第一部分和第二部分。该第二有源半导体的第一部分包括稳压晶体管的有源层。该第二有源半导体的第二部分包括发光复位晶体管的有源层。
在本公开的实施例中，第二有源半导体的第一部分与第二有源半导体的第二部分沿列方向对准。
在本公开的实施例中，像素电路进一步包括数据写入电路、补偿电路、存储电路和发光控制电路。该数据写入电路耦接数据信号输入端、扫描信号输入端和驱动电路的第一端，并被配置为在来自该扫描信号输入端的扫描信号的控制下将来自该数据信号输入端的数据信号提供给驱动电路的第一端。该补偿电路耦接驱动电路的第二端、第一节点和补偿控制信号输入端，并被配置为根据来自补偿控制信号输入端的补偿控制信号，对驱动电路进行阈值补偿。该存储电路耦接第一电源电压端和驱动电路的控制端，并被配置为存储第一电源电压端与驱动电路的控制端之间的电压差。该发光控制电路耦接发光控制信号输入端、第一电源电压端、驱动电路的第一端及第二端、发光复位电路以及发光器件，被配置为在来自发光控制信号输入端的发光控制信号的控制下将来自所述第一电源电压端的第一电源电压施加至驱动电路，并将驱动电路产生的驱动电流施加至发光器件。
在本公开的实施例中，该数据写入电路包括数据写入晶体管。该补偿电路包括补偿晶体管。该存储电路包括存储电容。该发光控制电路包括第一发光控制晶体管和第二发光控制晶体管。该数据写入晶体管的第一极与数据信号输入端耦接，该数据写入晶体管的栅极与扫描信号输入端耦接，该数据写入晶体管的第二极与驱动电路的第一端耦接。该补偿晶体管的第一极与驱动电路的第二端耦接，该补偿晶体管的栅极与补偿控制信号输入端耦接，该补偿晶体管的第二极与第一节点耦接。该存储电容的第一极耦接第一电源电压端，该存储电容的第二极耦接驱动电路的控制端，并被配置为存储第一电源电压端与驱动电路的控制端之间的电压差。第一发光控制晶体管的第一极与第一电源电压端耦接，该第一发光控制晶体管的栅极与发光控制信号输入端耦接，该第一发光控制晶体管的第二极与驱动电路的第一端耦接。以及该第二发光控制晶体管的第一极与驱动电路的第二端耦接，该第二发光控制晶体管的栅极与发光控制信号输入端耦接，该第二发光控制晶体管的第二极与发光器件的第一极耦接。
在本公开的实施例中，第一有源半导体层包括数据写入晶体管、补偿晶体管、第一发光控制晶体管和第二发光控制晶体管的有源层。
在本公开的实施例中，发光复位控制信号与发光控制信号是同一信号。
在本公开的实施例中，扫描信号与补偿控制信号是同一信号。
在本公开的实施例中，该阵列基板进一步包括位于第一有源半导体层与第二有源半导体层之间的并与该第一有源半导体层和该第二有源半导体层绝缘隔离的第一导电层。该第一导电层包括沿列方向依次设置的驱动复位控制信号线、扫描信号线、驱动晶体管的栅极、存储电容的第一极、以及发光控制信号线。该驱动复位控制信号线与驱动复位控制信号输入端耦接，并被配置为向其提供驱动复位控制信号。该扫描信号线与扫描信号输入端及补偿控制信号输入端耦接，被配置为向该扫描信号输入端提供扫描信号，并被配置为向该补偿控制信号输入端提供补偿控制信号。该存储电容的第一极与该驱动晶体管的栅极为一体结构。以及该发光控制信号线与发光控制信号输入端耦接，并被配置为向其提供发光控制信号。
在本公开的实施例中，驱动复位控制信号线在衬底上的正投影与第一有源半导体层在衬底上的正投影的重叠的部分为驱动复位晶体管的栅极。扫描信号线在衬底上的正投影与第一有源半导体层在衬底上的正投影的重叠的部分为补偿晶体管的栅极和数据写入晶体管的栅极。以及发光控制信号线在衬底上的正投影与第一有源半导体层在衬底上的正投影的重叠的部分为第一发光控制晶体管的栅极和第二发光控制晶体管的栅极。
在本公开的实施例中，该阵列基板进一步包括位于第一导电层与第二有源半导体层之间的并与该第一导电层和该第二有源半导体层绝缘隔离的第二导电层。该第二导电层包括沿列方向设置的稳压控制信号线、存储电容的第二极、第一电源电压线和发光复位控制信号线。该稳压控制信号线与稳压控制信号输入端耦接，并被配置为向其提供稳压控制信号。该第一电源电压线与第一电源电压端耦接，并被配置为向其提供第一电源电压。该存储电容的第二极与该存储电容的第一极在衬底上的正投影至少部分重叠。该存储电容的第二极与第一电源电压线一体形成。以及该发光复位控制信号线与所述发光复位控制信号输入端耦接，并被配置为向其提供发光复位控制信号。
在本公开的实施例中，稳压控制信号线在衬底上的正投影与第二有源半导体层在衬底上的正投影的重叠的部分为稳压晶体管的第一控制极。以及发光控制信号线在衬底上的正投影与第二有源半导体层在衬底上的正投影的重叠的部分为发光复位晶体管的第一控制极。
在本公开的实施例中，该阵列基板进一步包括位于第二有源半导体层背离衬底一侧的并与第二有源半导体层绝缘隔离的第三导电层。该第三导电层包括沿列方向设置的稳压控制信号线、发光复位控制信号线、以及发光复位电压线。
在本公开的实施例中，稳压控制信号线在衬底上的正投影与第二有源半导体层在衬底上的正投影的重叠的部分为稳压晶体管的第二控制极。发光控制信号线在衬底上的正投影与第二有源半导体层在衬底上的正投影的重叠的部分为发光复位晶体管的第二控制极。以及发光复位电压线经由过孔与第二有源半导体层耦接，以形成发光复位晶体管的第一极。
在本公开的实施例中，该阵列基板进一步包括位于第三导电层背离衬底一侧的并与第三导电层绝缘隔离的第四导电层，所述第四导电层包括第一连接部、第二连接部、第三连接部、第四连接部、第五连接部、第六连接部、第七连接部、以及第八连接部。该第一连接部用作驱动复位电压线。该第一连接部经由过孔与驱动复位晶体管的漏极区域耦接，形成该驱动复位晶体管的第一极。该第二连接部经由过孔与发光复位电压线耦接。该第三连接部经由过孔与数据写入晶体管的漏极区域耦接，形成该数据写入晶体管的第一极。该第四连接部经由过孔与驱动复位晶体管的源极区域及补偿晶体管的源极区域耦接，分别形成该驱动复位晶体管的第二极及该补偿晶体管的第二极。该第四连接部经由过孔与稳压晶体管的源极区域耦接，形成该稳压晶体管的第二极。该第五连接部经由过孔与驱动晶体管的栅极及存储电容的第一极耦接，该第五连接部经由过孔与稳压晶体管的漏极区域耦接，形成该稳压晶体管的第一极。该第六连接部经由过孔与第一发光控制晶体管的漏极区域耦接，形成该第一发光控制晶体管的第一极。该第七连接部经由过孔与第二发光控制晶体管的源极区域耦接，形成该第二发光控制晶体管的第二极，该第七连接部经由过孔与发光复位晶体管的源极区域耦接，形成该发光复位晶体管的第二极。以及该第八连接部经由过孔与发光复位晶体管的源极区域耦接，形成该发光复位晶体管的第一极。
在本公开的实施例中，该阵列基板进一步包括位于第四导电层背离衬底一侧的并与该第四导电层绝缘隔离的第五导电层。该第五导电层包括沿行方向设置的数据信号线、第一电源电压线、以及第二电源电压线。该数据信号线沿列方向延伸，并经由过孔与第四导电层的第三连接部耦接。
该第一电源电压线沿列方向延伸，并经由过孔与第四导电层的第三连接部耦接。以及第二电源电压线沿列方向延伸，并经由过孔与第四导电层的第七连接部耦接。
根据本公开的第二方面，提供了一种显示面板。该显示面板包括根据第一方面中的任一项的阵列基板。
根据本公开的第三方面，提供了一种显示装置。该显示装置包括根据第二方面中的任一项的显示面板。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其他方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
附图说明
本文中描述的附图用于仅对所选择的实施例的说明的目的，并不是所有可能的实施方式，并且不旨在限制本申请的范围，其中：
图1示出了根据本公开的阵列基板的示意性框图；
图2示出了根据本公开的实施例的子像素的示意性框图；
图3示出了根据本公开的实施例的图2中的像素电路的示意图；
图4示出了根据本公开的实施例的驱动图3中的像素电路的信号的时序图；
图5-11示出了根据本公开的实施例的阵列基板中各层的平面示意图；
图12示出了包括堆叠的有源半导体层、第一导电层、第二导电层、第三导电层和第四导电层的像素电路的平面布局示意图；
图13示出了根据本公开的实施例的沿图12中的线A1A2截取的阵列基板的横截面结构示意图；
图14示出了根据本公开的实施例的沿图12中的线A1A2截取的阵列基板的横截面结构示意图；
图15示出了根据本公开的实施例的阵列基板的示意性框图；
图16示出了根据本公开的实施例的阵列基板的示意性框图；
图17示出了根据本公开的实施例的阵列基板的示意性框图；
图18示出了包括堆叠的遮挡层、有源半导体层、第一导电层、第二导电层、第三导电层和第四导电层的像素电路的平面布局示意图；
图19示出了根据本公开的实施例的显示面板的结构示意图；
图20示出了根据本公开的实施例的显示装置的结构示意图；
图21示出了根据本公开的实施例的像素电路的示意图；
图22示出了本公开的实施例的遮挡层的示意图；
图23示出了本公开的实施例的像素电路的平面布局；
图24示出了本公开的实施例的像素电路的平面布局；
图25示出了本公开的实施例的像素电路的平面布局；
图26示出了根据本公开的实施例的阵列基板的横截面结构示意图；
图27为本公开阵列基板一种示例性实施例中像素驱动电路的电路结构示意图；
图28为图27像素驱动电路一种驱动方法中各节点的时序图；
图29为本公开阵列基板一种示例性实施例的结构版图；
图30为图29中遮光层的结构版图；
图31为图29中第一有源层的结构版图；
图32为图29中第一栅极层的结构版图；
图33为图29中第二栅极层的结构版图；
图34为图29中第二有源层的结构版图；
图35为图29中第三栅极层的结构版图；
图36为图29中第一源漏层的结构版图；
图37为图29中遮光层、第一有源层的结构版图；
图38为图29中遮光层、第一有源层、第一栅极层的结构版图；
图39为图29中遮光层、第一有源层、第一栅极层、第二栅极层的结构版图；
图40为图29中遮光层、第一有源层、第一栅极层、第二栅极层、第二有源层的结构版图；
图41为图29中遮光层、第一有源层、第一栅极层、第二栅极层、第二有源层、第三栅极层的结构版图；
图42为本公开阵列基板一种示例性实施例的结构版图；
图43为图42中的第二源漏层的结构版图；
图44为本公开阵列基板一种示例性实施例的结构版图；
图45为图44中的第二源漏层的结构版图；
图46为本公开阵列基板另一种示例性实施例中第二初始信号线的结构示意图；
图47为本公开阵列基板另一种示例性实施例中第二初始信号线的结构示意图；
图48为图42中沿虚线B的部分剖视图。
贯穿这些附图的各个视图，相应的参考编号指示相应的部件或特征。
具体实施方式
首先，需要说明的是，除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中另有说明。在本文中使用术语“实例”之处，特别是当其位于一组术语之后时，所述“实例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
另外，还需要说明的是，当介绍本申请的元素及其实施例时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素；除非另有说明，“多个”的含义是两个或两个以上；用语“包含”、“包括”、“含有”和“具有”旨在包括性的并且表示可以存在除所列要素之外的另外的要素；术语“第一”、“第二”、“第三”等仅用于描述的目的，而不能理解为指示或暗示相对重要性及形成顺序。
此外，在附图中，为了清楚起见夸大了各层的厚度及区域。应当理解的是，当提到层、区域、或组件在别的部分“上”时，指其直接位于别的部分上，或者也可能有别的组件介于其间。相反，当某个组件被提到“直接”位于别的组件上时，指并无别的组件介于其间。
在通常的阵列基板中，由同一复位电压线提供复位电压，对发光器件和像素电路进行复位。考虑像素电路的能耗水平、补偿后的显示效果，并在保持复位后的发光器件处于未点亮的状态的情况下，来设置复位电压的值。在这种情况下，像素电路的能耗和补偿后的显示效果以及复位后的发光器件的充电时间不能同时处于最优的状态，进而影响像素电路的能耗、响应速度、准确性、以及显示效果。
本公开的至少一些实施例提供一种阵列基板，该阵列基板包括两条复位电压线，驱动复位电压线和发光复位电压线。驱动复位电压线耦接驱动复位电压端以提供驱动复位电压。该发光复位电压线耦接发光复位电压端以提供发光复位电压。驱动复位电压可以考虑像素电路的能耗水平和复位效果而设置。在能耗水平相对低的情况下，对像素电路进行更彻底地复位，进而提高显示效果。发光复位电压线耦接发光复位电压端以提供发光复位电压。发光复位电压可以在刚好保持发光器件恰好不被点亮的情况下而设置，从而减少发光器件在发光之前的充电时间，进而提高像素电路对发光信号的响应速度，缩短响应时间，在概率上提高准确率。
下面结合附图对本公开的实施例提供的阵列基板进行非限制性的说明，如下面所描述的，在不相互抵触的情况下这些具体实施例中的不同特征可以相互组合，从而得到新的实施例，这些新的实施例也都属于本公开保护的范围。
图1示出了根据本公开的阵列基板10的示意图。如图1所示，该阵列基板10包括衬底300以及设置在衬底300上的排布为多行多列的多个子像素SPX。该衬底可以为玻璃基板、塑料基板等。衬底300的显示区包括多个像素单元PX，每个像素单元可以包括包括多个子像素SPX，例如三个。子像素SPX被沿行方向X和列方向Y间隔设置。行方向X与列方向Y互相垂直。该子像素SPX中的至少一个包括像素电路。阵列基板10还包括驱动复位电压线和发光复位电压线。驱动复位信号线耦接驱动复位电压端，并被配置为向其提供驱动复位电压。发光复位电压线耦接发光复位电压端，并被配置为向其提供发光复位电压。将在下面参照电路图5-11对驱动复位信号线和发光复位控制信号线电压的设置和位置的布局进行详细的描述。
在本公开的实施例中，每个像素电路包括：驱动电路、稳压电路、驱动复位电路、发光复位电路、数据写入电路、补偿电路、存储电路和发光控制电路。下面参照图2来对像素电路进行详细的描述。
图2示出了根据本公开的一些实施例的子像素的示意性框图。如图2所示，子像素SPX包括像素电路100和发光器件200。像素电路100包括：驱动电路110、稳压电路120、驱动复位电路130和发光复位电路140、数据写入电路150、补偿电路160、存储电路170和发光控制电路180。
如图2所示，驱动电路110包括控制端G、第一端F和第二端S。驱动电路110被配置为在来自控制端G的控制信号的控制下，向发光器件200提供驱动电流。
稳压电路120与驱动电路110的控制端G、第一节点N1和稳压控制信号输入端Stv耦接。稳压电路120被配置为在来自稳压控制信号输入端的稳压控制信号的控制下使驱动电路110的控制端G与第一节点N1导通。
驱动复位电路130耦接驱动复位控制信号输入端Rst1、第一节点N1和驱动复位电压端Vinit1。驱动复位电路130被配置为在来自驱动复位控制信号输入端Rst1的驱动复位控制信号的控制下将来自驱动复位电压端Vinit1的驱动复位电压提供给稳压电路120，以对驱动电路110的控制端G进行复位。
发光复位电路140耦接发光复位控制信号输入端Rst2、发光器件200、发光复位电压端Vinit2。进一步地，发光复位电路140还与发光控制电路180耦接。发光复位电路140被配置为在来自发光复位控制信号输入端Rst2的发光复位控制信号的控制下将来自发光复位电压端Vinit2的发光复位电压提供给发光器件200，以对发光器件200的阳极进行复位。
数据写入电路150耦接数据信号输入端Data、扫描信号输入端Gate和驱动电路110的第一端F。数据写入电路150被配置为在来自扫描信号输入端Gate的扫描信号的控制下将来自数据信号输入端Data的数据信号提供给驱动电路110的第一端F。
补偿电路160耦接驱动电路110的第二端S、第一节点N1和补偿控制信号输入端Com。补偿电路160被配置为根据来自补偿控制信号输入端Com的补偿控制信号，对驱动电路110进行阈值补偿。
在本公开的实施例中，来自扫描信号输入端Gate的扫描信号与来自补偿控制信号输入端Com的补偿控制信号可以是同一信号。
存储电路170耦接第一电源电压端VDD和驱动电路110的控制端G。存储电路170被配置为存储第一电源电压端VDD与驱动电路110的控制端G之间的电压差。
发光控制电路180耦接发光控制信号输入端EM、第一电源电压端VDD、驱动电路110的第一端F及第二端S、发光复位电路140、以及发光器件200。发光控制电路180被配置为在来自发光控制信号输入端EM的发光控制信号的控制下将来自第一电源电压端VDD的第一电源电压施加至驱动电路110，并将驱动电路110产生的驱动电流施加至发光器件200。
在本公开的一些实施例中，来自发光复位控制信号输入端Rst2的发光复位控制信号与来自发光控制信号输入端EM的发光控制信号可以是同一信号。
附加地或替换地，在本公开的一些实施例中，来自发光复位控制信号输入端Rst2的发光复位控制信号与来自扫描信号输入端Gate的扫描信号可以是同一信号。
发光器件200与第二电源电压端VSS、发光复位电路140、发光控制电路180耦接。发光器件200被配置为在驱动电路110产生的驱动电流的驱动下发光。例如，发光器件200可以为发光二极管等。发光二极管可以为有机发光二极管(OLED)或量子点发光二极管(QLED)等。
在本公开的实施例中，稳压控制信号、扫描信号、驱动复位控制信号、发光复位控制信号、补偿控制信号、发光控制信号、补偿控制信号可以是方波，高电平的取值范围可以为0～15V，低电平的取值范围为0～-15V，例如，高电平是7V，低电平是-7V。数据信号的取值范围可以为0～8V，例如2～5V。第一电源电压Vdd的取值范围可以为3～6V。第二电源电压Vss的取值范围可以为0～-6V。
图3示出了图2中的像素电路100的示意图。如图3所示，驱动电路110包括驱动晶体管T1，稳压电路120包括稳压晶体管T2，驱动复位电路130包括驱动复位晶体管T3，发光复位电路140包括发光复位晶体管T4，数据写入电路150包括数据写入晶体管T5，补偿电路160包括补偿晶体管T6，存储电路170包括存储电容C，发光控制电路180包括第一发光控制晶体管T7和第二发光控制晶体管T8。
如图3所示，驱动晶体管T1的第一极与驱动电路110的第一端F耦接，驱动晶体管T1的第二极与驱动电路110的第二端S耦接，驱动晶体管T1的栅极与驱动电路110的控制端G耦接。
稳压晶体管T2的第一极与驱动电路110的控制端G耦接，稳压晶体管T2的栅极与稳压控制信号输入端Stv耦接，稳压晶体管T2的第二极与第一节点N1耦接。
驱动复位晶体管T3的第一极与驱动复位电压端Vinit1耦接，驱动复位晶体管T3的栅极与驱动复位控制信号输入端Rst1耦接，驱动复位晶体管T3的第二极与第一节点耦接N1。
发光复位晶体管T4的第一极与发光复位电压端Vinit2耦接，发光复位晶体管T4的栅极与发光复位控制信号输入端Rst2耦接，发光复位晶体管T4的第二极与发光器件200的阳极耦接。进一步地，发光复位晶体管T4的第二极还与第二发光控制晶体管T8的第二极耦接。
数据写入晶体管T5的第一极与数据信号输入端Data耦接，数据写入晶体管T5的栅极与扫描信号输入端Gate耦接，数据写入晶体管T5的第二极与驱动电路110的第一端F耦接。
补偿晶体管T6的第一极与驱动电路110的第二端S耦接，补偿晶体管T6的栅极与补偿控制信号输入端Com耦接，补偿晶体管T6的第二极与第一节点N1耦接。
存储电容C的第一极耦接第一电源电压端VDD，存储电容C的第二极耦接驱动电路110的控制端G。该存储电容被配置为存储第一电源电压端VDD与驱动电路110的控制端G之间的电压差。
第一发光控制晶体管T7的第一极与第一电源电压端VDD耦接，第一发光控制晶体管T7的栅极与发光控制信号输入端EM耦接，第一发光控制晶体管T7的第二极与驱动电路110的第一端F耦接。
第二发光控制晶体管T8的第一极与驱动电路110的第二端S耦接，第二发光控制晶体管T8的栅极与发光控制信号输入端EM耦接，第二发光控制晶体管T8的第二极与发光器件200的阳极耦接。
在本公开的实施例中，稳压晶体管T2和发光复位晶体管T4的有源层可以包括氧化物半导体材料，例如金属氧化物半导体材料。驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8的有源层可以包括硅半导体材料。
在本公开的实施例中，在发光复位控制信号与发光控制信号可以是同一信号的情况下，发光复位晶体管T4与第一发光控制晶体管T7和第二发光控制晶体管T8可以是不同类型的晶体管。例如，发光复位晶体管T4可以是N型晶体管，而第一发光控制晶体管T7和第二发光控制晶体管T8可以是P型晶体管。稳压晶体管T2可以是N型晶体管。驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、补偿晶体管T6可以是P型晶体管。
在本公开的实施例中，在发光复位控制信号与发光控制信号可以是同一信号的情况下，发光复位晶体管T4与数据写入晶体管T5是相同类型的晶体管。例如，发光复位晶体管T4和数据写入晶体管T5可以是P型晶体管。稳压晶体管T2可以是N型晶体管。驱动晶体管T1、驱动复位晶体管T3、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8可以是P型晶体管。
此外，需要说明的是，在本公开的实施例中采用的晶体管均可以为P型晶体管或N型晶体管，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。例如，对于N型晶体管，其输入端为漏极而输出端为源极，其控制端为栅极；对于P型晶体管，其输入端为源极而输出端为漏极，其控制端为栅极。对于不同类型的晶体管，其控制端的控制信号的电平也不相同。例如，对于N型晶体管，在控制信号为高电平时，该N型晶体管处于导通状态；而在控制信号为低电平时，N型晶体管处于截止状态。对于P型晶体管时，在控制信号为低电平时，该P型晶体管处于导通状态；而在控制信号为高电平时，P型晶体管处于截止状态。氧化物半导体可以包括例如氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)。硅半导体材料可以包括低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)。低温多晶硅通常指由非晶硅结晶得到多晶硅的结晶温度低于600摄氏度的情形。
另外，需要说明的是，在本公开的实施例中，子像素的像素电路除了可以为图4所示的8T1C(即八个晶体管和一个电容)结构之外，还可以为包括其他数量的晶体管的结构，如8T2C结构、7T1C结构、7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。
图4为驱动图3中的像素电路的信号的时序图。如图3所示，像素电路100的工作过程包括三个阶段，分别为第一阶段P1、第二阶段P2以及第三阶段P3。
下面以发光复位控制信号与发光控制信号是同一信号，稳压控制信号与扫描信号是同一信号，稳压晶体管T2和发光复位晶体管T4是N型晶体管，驱动晶体管T1、驱动复位晶体管T3、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8是P型晶体管为例，结合图3对图4中的像素电路的工作过程进行说明。
如图4所示，在第一阶段P1，输入低电平的驱动复位控制信号RST、高电平的扫描信号GA、高电平的发光控制信号EMS、高电平的稳压控制信号STV和低电平的数据信号DA。如图4所示，发光控制信号EMS的上升沿要早于第一阶段P1的起始点，即早于稳压控制信号STV的上升沿。
在第一阶段P1，驱动复位晶体管T3的栅极接收到低电平的驱动复位控制信号RST，驱动复位晶体管T3导通，从而将驱动复位电压VINT1施加至第一节点N1。稳压晶体管的T2的栅极接收到高电平的稳压控制信号STV，稳压晶体管T2导通，从而将第一节点N1处的驱动复位电压VINT1施加至驱动晶体管T1的栅极，以对驱动晶体管T1的栅极进行复位，从而使驱动晶体管T1为第二阶段P2数据的写入做好准备。在本公开的实施例中，驱动复位电压VINT1的值可以被设置为更低，例如，与第一电源电压Vdd反向的电压更大，以使在第二阶段中驱动晶体管T1的栅极与第一极的电压的差值更大，从而加快在第二阶段的数据写入和补偿的过程。需要注意的是，驱动复位电压VINT1对驱动晶体管T1的影响，随着驱动复位电压VINT1的反向增大，效果趋于饱和。数据写入和补偿的过程将在下面第二阶段P2中进行描述。另外，在第一阶段P1，存储电容C的一极的电压为第一电源电压Vdd，另一极的电压为驱动复位电压VINT1，存储电容C被充电。在本公开的实施例中，考虑到驱动复位电压VINT1对数据写入和补偿及关于存储电容C的充电的电路能耗的影响以及电源的硬件限制，驱动复位电压VINT1的取值范围可以是-1～-5V，例如，-3V。这可以在保持电路的能耗较低的情况下，缩短数据写入和补偿所需的时间，从而改善在固定时间段，例如第二阶段P2，期间的补偿效果，进而提高显示效果。
在第一阶段P1，发光复位晶体管T4的栅极接收高电平的发光控制信号EMS，发光复位晶体管T4导通，从而将发光复位电压VINT2施加至OLED的阳极以对OLED的阳极进行复位，以使得OLED在第三阶段P3之前不发光。在本公开的实施例中，发光复位电压VINT2的值被设置为使OLED处于恰好不发光的状态，即，OLED被正向偏置到接近开启的状态。具体地，在第二电源电压Vss的范围为0～-6V的情况下，发光复位电压VINT2的取值范围可以是-2～-6V，例如，等于第二电源电压Vss，为0～-6V。这可以降低OLED在开启前的PN结充电时间，降低OLED对发光信号的响应时间。在所需亮度一致的情况下，减少OLED亮度出现差别的概率。因此，可以提高亮度均一性，降低低频的Flicker和低灰阶的Mura。
此外，在第一阶段P1，数据写入晶体管T5的栅极接收到高电平的扫描信号GA，数据写入晶体管T5截止。补偿晶体管T6的栅极接收到高电平的扫描信号GA，补偿晶体管T6截止。第一发光控制晶体管T7的栅极接收到高电平的发光控制信号EMS，第一发光控制晶体管T7截止。第二发光控制晶体管T8的栅极接收到高电平的发光控制信号EMS，第二发光控制晶体管T8截止。
在第二阶段P2，输入高电平的驱动复位控制信号RST，低电平的扫描信号GA、高电平的发光控制信号EMS、高电平的稳压控制信号STV和高电平的数据信号DA。
在第二阶段P2，数据写入晶体管T5的栅极接收到低电平的扫描信号GA，数据写入晶体管T5导通，从而将高电平数据信号DA写入驱动晶体管T1的第一极，即驱动电路110的第一端F。补偿晶体管T6的栅极接收到低电平的扫描信号GA，补偿晶体管T3导通，从而将第一端F的高电平数据信号DA写入第一节点N1。稳压晶体管T2的栅极接收高电平的稳压控制信号STV，稳压晶体管T2导通，从而将第一节点N1的高电平数据信号DA写入驱动晶体管T1的栅极，即驱动电路110的控制端G。由于数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6和稳压晶体管T2均导通，所以数据信号DA经过数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6和稳压晶体管T2对存储电容C再次进行充电，也就是对驱动晶体管T1的栅极进行充电，即控制端G进行充电，因此驱动晶体管T1的栅极的电压逐渐升高。
可以理解，在第二阶段P2，由于数据写入晶体管T5导通，第一端F的电压保持为Vda。同时，根据驱动晶体管T1自身的特性，当控制端G的电压升高至Vda+Vth时，驱动晶体管T1截止，充电过程结束。这里，Vda表示数据信号DA的电压，Vth表示驱动晶体管T1的阈值电压。由于在本实施例中驱动晶体管T1是以P型晶体管为例进行说明的，所以此处阈值电压Vth可以是负值。
经过第二阶段P2后，驱动晶体管T1的栅极的电压为Vda+Vth，也就是说数据信号DA和阈值电压Vth的电压信息被存储在存储电容C中，以用于后续在第三阶段P3时，对驱动晶体管T1的阈值电压进行补偿。
此外，在第二阶段P2，驱动复位晶体管T3的栅极接收到高电平的驱动复位控制信号RST，驱动复位晶体管T3截止。发光复位晶体管T4的栅极接收到高电平的发光复位控制信号EMS，发光复位晶体管T4截止。第一发光控制晶体管T7的栅极接收到高电平的发光控制信号EMS，第一发光控制晶体管T7截止；第二发光控制晶体管T8的栅极接收到高电平的发光控制信号EMS，第二发光控制晶体管T8截止。
在第三阶段P3，输入高电平的驱动复位控制信号RST，高电平的扫描信号GA、低电平的发光控制信号EMS、低电平的稳压控制信号STV和低电平的数据信号DA。如图4所示，在本公开的实施例中，低电平的发光控制信号EMS可以是低电平有效的脉宽调制信号。如图4所示，发光控制信号EMS的下降沿要晚于第二阶段P1的结束点，即晚于稳压控制信号STV的下降沿。
在第三阶段P3，第一发光控制晶体管T7的栅极接收到发光控制信号EMS。根据本公开的实施例，该发光控制信号EMS可是脉宽调制的。在发光控制信号EMS为低电平时，第一发光控制晶体管T7导通，从而将第一电源电压Vdd施加至第一端F。第二发光控制晶体管T8的栅极接收到发光控制信号EMS。在发光控制信号EMS为低电平时，第二发光控制晶体管T8导通，从而将驱动晶体管T1产生的驱动电流施加至OLED的阳极。
此外，在第三阶段P3，稳压晶体管T2的栅极接收到低电平的稳压控制信号Stv，稳压晶体管T2截止。如上所述，稳压晶体管T2的有源层包括氧化物半导体材料，其漏电流为10-16到10-19A。与单栅的低温多晶硅晶体管和双栅的低温多晶硅晶体管相比，漏电流较小，从而可以进一步减少存储电路的电泄漏以提高亮度的均一性。
此外，在第三阶段P3，发光复位晶体管T4的栅极接收到发光控制信号EMS。在发光控制信号EMS为高电平时，发光复位晶体管T4导通。将发光复位电压提供给OLED的阳极，以对OLED的阳极进行复位。在发光控制信号EMS为脉宽调制信号的情况下，这可以使得在OLED在发光控制信号EMS的控制下的每次发光之前，都能够对OLED的阳极进行复位，从而可以进一步提高亮度的均一性。
另外，驱动复位晶体管T3的栅极接收到高电平的驱动复位控制信号RST，驱动复位晶体管T3截止。数据写入晶体管T5的栅极接收到高电平的扫描信号GA，数据写入晶体管T5截止。补偿晶体管T6的栅极接收到高电平的扫描信号GA，补偿晶体管T6截止。
容易理解，在第三阶段P3，由于第一发光控制晶体管T7导通，第一端F的电压为第一电源电压Vdd，而控制端G的电压为Vda+Vth，所以驱动晶体管T1也导通。
在第三阶段P3，OLED的阳极和阴极分别接入了第一电源电压Vdd(高电压)和第二电源电压Vss(低电压)，从而在驱动晶体管T1产生的驱动电流的驱动下发光。
基于驱动晶体管T1的饱和电流公式，驱动OLED发光的驱动电流ID可以根据下式得出：
ID＝K(VGS-Vth)2
＝K[(Vda+Vth-Vdd)-Vth]2
＝K(Vda-Vdd)2
在上述公式中，Vth表示驱动晶体管T1的阈值电压，VGS表示驱动晶体管T1的栅极和源极之间的电压，K为常数。从上式可以看出，流经OLED的驱动电流ID不再与驱动晶体管T1的阈值电压Vth有关，而只与数据信号DA的电压Vda有关，由此可以实现对驱动晶体管T1的阈值电压Vth的补偿，解决了驱动晶体管T1由于工艺制程及长时间的操作造成阈值电压漂移的问题，消除其对驱动电流ID的影响，从而可以改善显示效果。
例如，上述公式中K可以表示为：
K＝0.5nCox(W/L)，
其中，n为驱动晶体管T1的电子迁移率，Cox为驱动晶体管T1的栅极单位电容量，W为驱动晶体管T1的沟道宽，L为驱动晶体管T1的沟道长。
替换地，在本公开的一些实施例中，发光复位控制信号RST、补偿控制信号COM和扫描信号GA可以是同一信号。稳压晶体管T2可以是N型晶体管，而驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8是P型晶体管。与上述实施例中的像素电路的工作过程的区别在于，在第一阶段P1，发光复位晶体管T4接收到高电平的扫描信号GA，发光复位晶体管T4截止。发光复位电压VINT2未被提供给发光器件OLED的阳极，因此发光器件OLED的阳极未被复位。在第二阶段P2，发光复位晶体管T4接收到低电平的扫描信号GA，发光复位晶体管T4导通。发光复位电压VINT2被提供给发光器件OLED的阳极，对发光器件OLED的阳极进行复位。像素电路在第一时段P1、第二时段P2及第三时段P3的其余的工作过程与上述实施例类似，在此不再赘述。
此外，需要注意的是，驱动复位控制信号RST、扫描信号GA、发光控制信号EMS、稳压控制信号STV、以及数据信号DA与各个阶段的关系仅为示意性的。驱动复位控制信号RST、扫描信号GA、发光控制信号EMS、稳压控制信号STV、以及数据信号DA的高电平或低电平的持续时间仅是示意性的。例如，发光控制信号EMS的每个高电平持续时间可以是相同的。
图5-11示出了根据本公开的实施例的阵列基板中各层的平面示意图。以一个如图3所示的像素电路为例进行说明。在该像素电路中，发光复位控制信号RST与发光控制信号EMS是同一信号，稳压控制信号COM与扫描信号GA是同一信号，稳压晶体管T2和发光复位晶体管T4为金属氧化物晶体管。
下面结合附图5至11描述像素电路中的各个电路在衬底上的位置关系。本领域的技术人员将理解，附图5至11中的比例为绘制比例，以便于更清楚地表示各部分的位置，其不可视为部件的真实比例。本领域技术人员可基于实际需求来选择各部件的尺寸，本公开对此不作具体限定。
在本公开的实施例中，阵列基板包括位于衬底300上的第一有源半导体层310。
图5示出了根据本公开的实施例的阵列基板中的第一有源半导体层310的平面示意图。在本公开的示例性实施例中，像素电路中的驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8是硅晶体管，例如低温多晶硅晶体管。在本公开的示例性实施例中，第一有源半导体层310可用于形成上述驱动晶体管T1、驱动复位晶体管T3、发光复位晶体管T4、数据写入晶体管T5、补偿晶体管T6、第一发光控制晶体管T7和第二发光控制晶体管T8的有源区。在本公开的示例性实施例中，第一有源半导体层310包括晶体管的沟道区图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。在本公开的实施例中，各晶体管的沟道区图案和掺杂区图案一体设置。
需要说明的是，在图5中，虚线框被用于标示第一有源半导体层310中的用于各个晶体管的源/漏区和沟道区的区域。
如图5所示，第一有源半导体层310沿Y方向(列方向)和X方向(行方向)依次包括驱动复位晶体管T3的沟道区T3-c、数据写入晶体管T5的沟道区T5-c、补偿晶体管T6的沟道区T6-c、驱动晶体管T1的沟道区T1-c、第一发光控制晶体管T7的沟道区T7-c、以及第二发光控制晶体管T8的沟道区T8-c。
在本公开的示例性实施例中，用于上述晶体管的第一有源半导体层可以包括一体形成的低温多晶硅层。各晶体管的源极区域和漏极区域可以通过掺杂等进行导体化以实现各结构的电连接。也就是，晶体管的第一有源半导体层为由p-硅或n-硅形成的整体图案，且同一像素电路中的各晶体管包括掺杂区图案(即，源极区域s和漏极区域d)和沟道区图案。不同晶体管的有源层之间由掺杂结构隔开。
如图5所示，第一有源半导体层310沿Y方向和X方向进一步包括：驱动复位晶体管T3的漏极区域T3-d、数据写入晶体管T5的漏极区域T5-d、驱动复位晶体管T3的源极区域及补偿晶体管T6的源极区域T3-s/T6-s、数据写入晶体管T5的源极区域T5-s、驱动晶体管T1的源极区域及第一发光控制晶体管T7源极区域T1-s/T7-s、补偿晶体管T6的漏极区域及驱动晶体管T1的漏极区域及第二发光控制晶体管T8的漏极区域T6-d/T1-d/T8-d、第一发光控制晶体管T7漏极区域T7-d、以及第二发光控制晶体管T8源极区域T8-s。
在本公开的示例性实施例中，第一有源半导体层310可以由非晶硅、多晶硅等硅半导体材料形成。上述源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。例如，上述第一发光控制晶体管T7、数据写入晶体管T5、驱动晶体管T1、补偿晶体管T6、以及第二发光控制晶体管T8的源极区域和漏极区域均是掺杂有P型杂质的区域。
在本公开的实施例中，阵列基板还包括位于第一有源半导体层的背离衬底的一侧的第一导电层320。
图6了根据本公开的实施例的阵列基板中的第一导电层320的平面示意图。如图6示，第一导电层320包括沿Y方向依次设置的驱动复位控制信号线RSTL1、扫描信号线GAL、电容器C的第一极C1以及发光控制信号线EML。此外，第一导电层320还包括用于沿Y方向的相邻像素电路的驱动复位控制信号线RSTL1’。相邻像素电路的驱动复位控制信号线RSTL1’对该相邻像素电路的作用与驱动复位控制信号线RSTL1对本像素电路的作用相同，以下不再对其进行重复说明。
在本公开实施例中，发光控制信号线EML与发光控制信号输入端EM，被配置为向发光控制信号输入端EM提供发光控制信号EMS。
在本公开的实施例中，扫描信号线GAL与扫描信号输入端Gate及补偿控制信号输入端Com耦接，并被配置为向扫描信号输入端Gate提供扫描信号GA，并被配置为向补偿控制信号输入端Com提供补偿控制信号COM。
在本公开的实施例中，电容器C的第一极C1与驱动晶体管T1的栅极T1-g为一体结构。
在本公开的实施例中，驱动复位控制信号线RSTL1与驱动复位控制信号输入端Rst1耦接，以向驱动复位控制信号输入端Rst1提供驱动复位控制信号RST。
在本公开的实施例中，参考图5和图6，驱动复位控制信号线RSTL1的在衬底上的正投影与第一有源半导体层310的部分311在衬底上的正投影重叠的部分为像素电路的驱动复位晶体管T3的栅极T3-g。扫描信号线GAL在衬底上的正投影与第一有源半导体层310的部分311在衬底上的正投影重叠的部分分别为像素电路中的补偿晶体管T6的栅极T6-g和数据写入晶体管T5的栅极T5-g。像素电路中的电容器C的第一极C1的在衬底上的正投影与第一有源半导体层310的部分311在衬底上的正投影重叠的部分为像素电路中的驱动晶体管T1的栅极T1-g。发光控制信号线EML在衬底上的正投影与第一有源半导体层310的部分311在衬底上的正投影重叠的部分分别为像素电路中的第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。
在本公开的实施例中，如图6所示，在Y方向上，驱动复位晶体管T3的栅极T3-g、补偿晶体管T6的栅极T6-g和数据写入晶体管T5的栅极T5-g位于驱动晶体管T1的栅极T1-g的第一侧。第一发光控制晶体管T7的栅极T7-g和第一发光控制晶体管T8的栅极T8-g位于驱动晶体管T1的栅极T1-g的第二侧。
需要说明的是，驱动晶体管T1的栅极T1-g的第一侧和第二侧为驱动晶体管T1的栅极T1-g的在Y方向上的相对两侧。例如，如图6所示，在XY面内，驱动晶体管T1的栅极T1-g的第一侧可以为驱动晶体管T1的栅极T1-g的上侧。驱动晶体管T1的栅极T1-g的第二侧可以为驱动晶体管T1的栅极T1-g的下侧。在本公开的描述中，“下侧”例如为阵列基板的用于接合IC的一侧。例如，驱动晶体管T1的栅极T1-g的下侧为驱动晶体管T1的栅极T1-g的靠近IC(图中未示出)的一侧。上侧为下侧的相对侧，例如为驱动晶体管T1的栅极T1-g的远离IC的一侧。
更具体地，驱动复位晶体管T3的栅极T3-g位于补偿晶体管T6的栅极T6-g和数据写入晶体管T5的栅极T5-g的上侧。驱动复位晶体管T3的栅极T3-g与驱动晶体管T1的栅极T1-g在Y方向上对齐设置。
在本公开的实施例中，在X方向上，如图6所示，数据写入晶体管T5的栅极T5-g和第一发光控制晶体管T7的栅极T7-g位于驱动晶体管T1的栅极T1-g的第三侧。补偿晶体管T6的栅极T6-g和第二发光控制晶体管T8的栅极T8-g位于驱动晶体管T1的栅极T1-g的第四侧。
需要说明的是，驱动晶体管T1的栅极T1-g的第三侧和第四侧为驱动晶体管T1的栅极T1-g的在X方向上的相对两侧。例如，如图6所示，在XY面内，驱动晶体管T1的栅极T1-g的第三侧可以为驱动晶体管T1的栅极T1-g的左侧。驱动晶体管T1的栅极T1-g的第四侧可以为驱动晶体管T1的栅极T1-g的右侧。
更具体地，第一发光控制晶体管T7的栅极T7-g在数据写入晶体管T5的栅极T5-g的左侧。第二发光控制晶体管T8的栅极T8-g位于补偿晶体管T6的栅极T6-g的右侧。
应注意，图6示出的晶体管的有源区对应于第一导电层320与第一有源半导体层310交叠的各个区域。
在本公开的实施例中，阵列基板还包括位于第一导电层的背离衬底一侧的并与第一导电层绝缘隔离的第二导电层。
图7示出了根据本公开的实施例的阵列基板中的第二导电层330的平面示意图。如图7所示第二导电层330包括沿Y方向设置的稳压控制信号线STVL、电容器的第二极C2、第一电源电压线VDL和发光复位控制信号线RSTL2。另外，第二导电层330还包括沿Y方向的相邻像素电路的发光复位控制信号线RSTL2’。相邻像素电路的发光复位控制信号线RSTL2’对该相邻像素电路的作用与发光复位控制信号线RSTL2对本像素电路的作用相同，以下不再对其进行重复说明。
在本公开的实施例中，参考图6和图7，电容器C的第二极C2和电容器C的第一极C1在衬底上的投影至少部分重叠。
在本公开的实施例中，如图7所示，第一电源电压线VDL沿X方向延伸并与电容器C的第二极C2一体形成。第一电源电压线与第一电源电压端VDD耦接，并被配置为向其提供第一电源电压Vdd。稳压控制信号线STVL与稳压控制信号输入端Stv耦接，并被配置为向其提供稳压控制信号STV。发光复位控制信号线RSTL2与发光复位控制信号输入端Rst2耦接，并被配置为向其提供发光复位控制信号。在本公开的实施例中，发光复位控制信号与扫描信号EMS是同一信号。
在本公开的实施例中，如图7所示，在Y方向上，稳压控制信号线STVL位于电容器的第二极C2的第一侧。第一电源信号线VDL和发光复位控制信号线RSTL2位于电容器的第二极C2的第二侧。与上述关于驱动晶体管T1的栅极T1-g的第一侧和第二侧的描述类似，电容器的第二极C2的第一侧和第二侧为电容器的第二极C2的在Y方向上的相对两侧。电容器的第二极C2的第一侧为在Y方向电容器的第二极C2的上侧，电容器的第二极C2的第二侧为在Y方向电容器的第二极C2的下侧。
具体地，在Y方向上，稳压控制信号线STVL位于电容器的第二极C2的上侧。第一电源信号线VDL和发光复位控制信号线RSTL2位于电容器的第二极C2的下侧。
在本公开的实施例中，如图7所示，稳压控制信号线STVL上设置有稳压晶体管T2的第一栅极T2-g1。发光复位控制信号线RSTL2上设置有发光复位晶体管T4的第一栅极T4-g1。稳压晶体管T2的第一栅极T2-g1与发光复位晶体管T4的第一栅极T4-g1的具体位置，将在下面参照图8进行详细说明。
具体地，如图7所示，在Y方向上稳压晶体管T2的第一栅极T2-g1在发光复位晶体管T4的第一栅极T4-g1的第一侧。与上述对驱动晶体管T1的栅极T1-g的第一侧的描述类似，发光复位晶体管T4的第一栅极T4-g1的第一侧为发光复位晶体管T4的第一栅极T4-g1的上侧。也就是，稳压晶体管T2的第一栅极T2-g1在发光复位晶体管T4的第一栅极T4-g1的上侧。在X方向上，稳压晶体管T2的第一栅极T2-g1与发光复位晶体管T4的第一栅极T4-g1在同一位置处。
在本公开的实施例中，阵列基板还包括位于第二导电层的背离衬底一侧的并与该第二导电层绝缘隔离的第二有源半导体层。
图8示出了根据本公开的实施例的阵列基板中的第二有源半导体层340的平面示意图。如图8所示，第二有源半导体层340在Y方向上依次包括第一部分341和第二部分342，且第二有源半导体层340的第一部分341与第二有源半导体层340的第二部分342对齐设置。在本公开的示例性实施例中，第二有源半导体层340可用于形成上述稳压晶体管T2和发光复位晶体管T4的有源层。具体地，第二有源半导体层340的第一部分341可用于形成稳压晶体管T2的有源层。第二半导体层340的第二部分342可用于形成稳压晶体管T7的有源层。在本公开的示例性实施例中，与第一有源半导体层310类似，第二有源半导体层340包括晶体管的沟道图案和掺杂区图案(即，晶体管的第一源/漏区和第二源/漏区)。
在图8中，虚线框用于示出第二有源半导体层340中的用于各个晶体管的源/漏区和沟道区的区域。
如图8所示，第二有源半导体层340的第一部分341沿Y方向依次包括稳压晶体管T2的源极区域T2-s、稳压晶体管T2的沟道区T2-c和稳压晶体管T2的漏极区域T2-d。第二有源半导体层340的第二部分342沿Y方向依次包括发光复位晶体管T4的源极区域T4-s、发光复位晶体管T4的沟道区T4-c和发光复位晶体管T4的漏极区域T4-d。
在本公开的实施例中，参考图7和图8，稳压控制信号线STVL在衬底上的正投影与第二有源半导体层340在衬底上的正投影的重叠的部分为稳压晶体管T2的第一栅极T2-g1。稳压晶体管T2的沟道区T8-c与稳压晶体管T2的第一栅极T2-g1在衬底上的投影完全重叠。发光控制信号线RSTL2在衬底上的正投影与第二有源半导体层340在衬底上的正投影的重叠的部分为发光复位晶体管T4的第一栅极T4-g1。发光复位晶体管T4的沟道区T4-c与发光复位晶体管T4的第一栅极T4-g1在衬底上的投影完全重叠。
在本公开的示例性实施例中，第二有源半导体层340可以由氧化物半导体材料形成，例如，铟镓锌氧IGZO。上述源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。例如，稳压晶体管T2和发光复位晶体管T4源极区域和漏极区域均是掺杂有N型杂质的区域。
在本公开的实施例中，阵列基板还包括位于第二有源半导体层的背离衬底一侧的并与该第二有源半导体层绝缘隔离的第三导电层。
图9示出了根据本公开的实施例的阵列基板中的第三导电层350的平面示意图。如图9所示，第三导电层350包括稳压控制信号线STVL、发光复位控制信号线RSTL2、以及发光复位电压线VINL2。另外，第三导电层350还包括沿Y方向的相邻像素电路的发光复位控制信号线RSTL2’和发光复位电压线VINL2’。相邻像素电路的发光复位控制信号线RSTL2’和发光复位电压线VINL2’对该相邻像素电路的作用与发光复位控制信号线RSTL2和发光复位电压线VINL2对本像素电路的作用相同，以下不再对其进行重复说明。
具体地，如图9所示，稳压控制信号线STVL、发光复位控制信号线RSTL2、以及发光复位电压线VINL2在Y方向上依次设置。
在本公开的实施例中，如图9所示，稳压控制信号线STVL上设置有稳压晶体管T2的第二栅极T2-g2。发光复位控制信号线RSTL2上设置有发光复位晶体管T4的第二栅极T4-g2。具体地，稳压控制信号线STVL在衬底上的正投影与第二有源半导体层340在衬底上的正投影的重叠的部分为稳压晶体管T2的第二栅极T2-g2。发光复位控制信号线RSTL2在衬底上的正投影与第二有源半导体层340在衬底上的正投影的重叠的部分为发光复位晶体管T4的第二栅极T4-g2。
与图7所示的稳压晶体管T2的第一栅极T2-g1和发光复位晶体管T4的第一栅极T4-g1类似，如图9所示，在Y方向上稳压晶体管T2的第二栅极T2-g2在发光复位晶体管T4的第二栅极T4-g2的第一侧。发光复位晶体管T4的第二栅极T4-g2的第一侧为发光复位晶体管T4的第二栅极T4-g2的上侧。也就是，稳压晶体管T2的第二栅极T2-g2在发光复位晶体管T4的第二栅极T4-g2的上侧。在X方向上，稳压晶体管T2的第二栅极T2-g2与发光复位晶体管T4的第二栅极T4-g2在同一位置处。
在本公开的实施例中，参考图7、图8和图9，稳压晶体管T2的第二栅极T2-g2、稳压晶体管T2的沟道区T2-c与稳压晶体管T2的第一栅极T2-g1在衬底上的投影完全重叠。发光复位晶体管T4的第二栅极T4-g2、发光复位晶体管T4的沟道区T4-c和发光复位晶体管T4的第一栅极T4-g1在衬底上的投影完全重叠。
需要说明的是，在本公开的实施例中，在相邻的有源半导体层与导电层之间或在相邻的导电层之间还分别设置有绝缘层或介质层。具体地，在第一有源半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与第二有源半导体层340之间、在第二有源半导体层340与第三导电层350之间、在第三导电层350与第四导电层360(其在下文参照图12进行具体描述)之间、以及在第四导电层360与第五导电层370之间(其在下文参照图11进行具体描述)还分别设置有绝缘层或介质层(其在下文参照截面图进行具体描述)。
应注意，以下描述的过孔为同时贯穿在相邻的有源半导体层与导电层之间或在相邻的导电层之间设置的绝缘层或介质层的过孔。具体地，过孔为同时贯穿在第一有源半导体层310与第一导电层320之间、在第一导电层320与第二导电层330之间、在第二导电层330与第二有源半导体层340之间、在第二有源半导体层340与第三导电层350之间、在第三导电层350与第四导电层360之间、以及在第四导电层360与第五导电层370之间的各绝缘层或介质层的过孔。
在本公开的附图中，白色圆圈用于表示与过孔有对应的区域。参考图9，发光复位电压线VINL2经由过孔3501与第二有源半导体层340耦接，以形成发光复位晶体管T4的第一极T4-1。具体地，参考图8和图9，图9中的发光复位电压线VINL2与图8中的第二部分342的发光复位晶体管T4的漏极区域T7-d在衬底上的投影有重叠。发光复位电压线VINL2经由过孔3501与发光复位晶体管T4的漏极区域T4-d耦接。
在本公开的实施例中，阵列基板还包括位于第三导电层的背离衬底一侧的并与该第三导电层绝缘隔离的第四导电层。
图10示出了根据本公开的实施例的阵列基板中的第四导电层360的平面示意图。如图10所示，第四导电层360包括第一连接部361、第二连接部362、第三连接部363、第四连接部364、第五连接部365、第六连接部366、第七连接部367、以及第八连接部368。另外，第四导电层360还包括用于沿Y方向的相邻像素电路的第九连接部369。第九连接部369及其上的过孔3691可以作为相邻像素电路的第一连接部361及其上的过孔3611。其具体的连接方式及作用与该像素电路中的第一连接部361及其上的过孔3611类似，以下不再进行重复说明。为了构图需要，相邻像素电路的第一连接部361及其上的过孔3611被如上设置。
在本公开的实施例中，第二连接部362、第三连接部363、第四连接部364、第五连接部365、第六连接部366、第七连接部367、以及第八连接部368被设置在第一连接部361的第二侧。与驱动晶体管T1的栅极T1-g的第二侧类似，在XY坐标系中，第一连接部361的第二侧为第一连接部361的下侧。也就是第二连接部362、第三连接部363、第四连接部364、第五连接部365、第六连接部366、第七连接部367、以及第八连接部368被设置在第一连接部361的下侧。第三连接部363与第六连接部366沿Y方向依次设置。第二连接部362、第四连接部364、第五连接部365、第七连接部367、以及第八连接部368沿Y方向依次设置。第二连接部362、第四连接部364、第五连接部365、第七连接部367、以及第八连接部368在第三连接部363与第六连接部366的第三侧。与上述驱动晶体管T1的栅极T1-g的第三侧类似，在XY平面内，第三连接部363与第六连接部366的第三侧为第三连接部363与第六连接部366的右侧。也就是，第二连接部362、第四连接部364、第五连接部365、第七连接部367、以及第八连接部368在第三连接部363与第六连接部366的右侧。
第一连接部361经由过孔3611与第一有源半导体层310耦接。具体地，第一连接部361经由过孔3611与驱动复位晶体管T3的漏极区域T3-d耦接，形成驱动复位晶体管T3的第一极T3-1。第一连接部361用作驱动复位电压线VINL1。
第二连接部362经由过孔3621与第三导电层350耦接。具体地，第二连接部362经由过孔3621与发光复位电压线VINL2耦接。
第三连接部363经由过孔3631与第一有源半导体层310耦接。具体地，第三连接部363经由过孔3631与数据写入晶体管T5的漏极区域T5-d耦接，形成数据写入晶体管T5的第一极T5-1。
第四连接部364经由过孔3641与第一有源半导体层310耦接。具体地，第四连接部364经由过孔3641与驱动复位晶体管T3的源极区域及补偿晶体管T6的源极区域T3-s/T6-s耦接，形成驱动复位晶体管T3的第二极及补偿晶体管T6的第二极T3-2/T6-2。第四连接部364经由过孔3642与第二有源半导体层340耦接。具体地，第四连接部364经由过孔3642与稳压晶体管T2的源极区域T2-s耦接，形成稳压晶体管T2的第二极T2-2。
第五连接部365经由过孔3651与第三导电层330耦接。第五连接部365经由过孔3652与第二导电层320耦接。具体地，第五连接部365经由过孔3652与驱动晶体管T1的栅极T1-g及电容器C的第一极C1耦接。第五连接部365经由过孔3653与第二有源半导体层340耦接。具体地，第五连接部365经由过孔3653与稳压晶体管T2的漏极区域T2-d耦接，形成稳压晶体管T2的第一极T2-1。
第六连接部366经由过孔3662与第一有源半导体层310耦接。具体地，第六连接部366经由过孔3662与第一发光控制晶体管T7的漏极区域T7-d耦接，形成第一发光控制晶体管T7的第一极T7-1。
第七连接部367经由过孔3671与第一有源半导体层310耦接。具体地，第七连接部367经由过孔3671与第二发光控制晶体管T8的源极区域T8-s耦接，形成第二发光控制晶体管T8的第二极T8-2。第七连接部367经由过孔3672与第二有源半导体层340耦接。具体地，第七连接部367经由过孔3672与发光复位晶体管T4源极区域T4-s耦接，形成发光复位晶体管T4的第二极T4-2。
第八连接部368经由过孔3681与第二有源半导体层340耦接。具体地，第八连接部368经由过孔3681与发光复位晶体管T4的源极区域T4-d耦接，形成发光复位晶体管T4的第一极T4-1。另外，第八连接部368及其上的过孔3682可以作为沿Y方向的相邻像素电路的第二连接部362及其上的过孔3621。其具体的连接方式及作用与该像素电路中的第二连接部362及其上的过孔3621类似，在此不再赘述。为了构图需要，相邻像素电路的第二连接部362及其上的过孔3621被如上设置。
在本公开的实施例中，阵列基板还包括位于第四导电层的背离衬底一侧的并与该第四导电层绝缘隔离的第五导电层。
图11示出了根据本公开的实施例的阵列基板中的第五导电层370的平面示意图。如图11所示，第五导电层包括沿行方向X设置的数据信号线DAL、第一电源电压线VDL、以及第二电源电压线VSL。数据信号线DAL沿列方向Y延伸，并经由过孔3711与第四导电层360的所述第三连接部363耦接。第一电源电压线VDL沿列方向Y延伸，并经由过孔3721与第四导电层360的第三连接部363耦接。第二电源电压线VSL沿列方向Y延伸，并经由过孔3731与第四导电层360的第七连接部367耦接。在本公开的实施例中，第二电源电压线VSL沿列方向Y延伸的距离小于数据信号线DAL和第一电源电压线VDL。第二电源电压线VSL可以用作发光器件，例如OLED，的阴极。
在本公开的实施例中，第一电源电压线VDL具有一个闭合的矩形部件371。参考图8和11，该矩形部件371沿行方向X设置的第二条沿Y方向延伸的边在衬底上的正投影与第二有源半导体层340的第一部分341在衬底上的正投影重叠。这种布置可以使第二有源半导体层340与在第五导电层370背离衬底一侧的、并与第五导电层370邻近设置的封装层隔离，从而避免封装层中的氢元素使第二有源半导体层340中的氧化物材料，例如金属氧化物材料，的性能不稳定。
在本公开的实施例中，第二电源电压线VSL在衬底上的正投影与第二有源半导体层340的第二部分342在衬底上的正投影重叠。第二电源电压线VSL这种布置与上述第一电源电压线VDL的设置的作用类似，可以使第二有源半导体层340与在第五导电层370背离衬底一侧的、并与第五导电层370邻近设置的封装层隔离，从而避免封装层中的氢元素使第二有源半导体层340中的氧化物材料的性能不稳定。
图12示出了包括堆叠的第一有源半导体层、第一导电层、第二导电层、第二有源半导体层、第三导电层和第四导电层的像素电路(由此的阵列基板)的平面布局示意图。如图12所示，平面布局图380包括第一有源半导体层310、第一导电层320、第二导电层330、第二有源半导体层340、第三导电层350、第四导电层360和第五导电层370。为了便于查看，图12示出了驱动晶体管T1的栅极T1-g、稳压晶体管T2的栅极T2-g、驱动复位晶体管T3的栅极T3-g、发光复位晶体管T4的栅极T4-g、数据写入晶体管T5的栅极T5-g、补偿晶体管T6的栅极T6-g、存储电容C的第一极板C1、第一发光控制晶体管T7的栅极T7-g和第二发光控制晶体管T8的栅极T8-g。图12还示出了一条通过过孔3651、补偿晶体管T6的栅极T6-g和稳压晶体管T2的栅极T2-g的所在的阵列基板的截线A1A2。下面参照图13来对沿截线A1A2截取的截面图进行说明。
图13示出了根据本公开的实施例的沿图12中的线A1A2截取的阵列基板的横截面结构示意图。如图13所示，并参考图5至12，阵列基板10包括：衬底300；位于衬底300上的第一缓冲层101；以及位于第一缓冲层101上的第一有源半导体层310。该截面图示出了第一有源半导体层310包括的补偿晶体管T6的沟道区T6-c。
在本公开的实施例中，如图13所示，阵列基板10还包括：覆盖第一缓冲层101和第一有源半导体层310的第一栅极绝缘层102；以及位于第一栅极绝缘层102远离衬底300一侧的第一导电层320。该截面示出了第一导电层320包括的扫描信号线GAL。如图13所示，扫描信号线GAL在衬底300上的正投影与第一有源半导体层310包括的补偿晶体管T6的沟道区T6-c在衬底300上的正投影的重叠的部分为补偿晶体管T6的栅极T6-g。
在本公开的实施例中，如图13所示，阵列基板10还包括：位于第一导电层320的远离衬底300一侧的第一层间绝缘层103；位于第一层间绝缘层103远离衬底300一侧的第二导电层330。该截面图示出了第二导电层包括的稳压控制信号线STVL和一个连接部331。稳压控制信号线STVL包括稳压晶体管T2的第一栅极T2-g1。
在本公开的实施例中，如图13所示，阵列基板10还包括：位于第二导电层330的远离衬底300一侧的第二层间绝缘层104；覆盖第二层间绝缘层104的第二缓冲层105；以及位于第二缓冲层105的远离衬底300一侧的第二有源半导体层340。该截面图示出了在衬底300上的正投影与稳压控制信号线STVL上的稳压晶体管T2的第一栅极T2-g1在衬底300上的正投影重叠的稳压晶体管T2的沟道区T2-c。
在本公开的实施例中，如图13所示，阵列基板10还包括：覆盖第二有源半导体层340和第二缓冲层105的第二栅极绝缘层106；位于第二栅极绝缘层106的远离衬底300一侧的第三导电层350。该截面图示出了第三导电层350包括稳压控制信号线STVL。如图13所示，稳压控制信号线STVL在衬底300上的正投影与第二有源半导体层320包括的稳压晶体管T2的沟道区T2-c在衬底300上的正投影的重叠的部分为稳压晶体管T2的第二栅极T2-g2。
在本公开的实施例中，如图13所示，阵列基板10还包括：覆盖第三导电层350和第二栅极绝缘层106的第三层间绝缘层107；以及位于第三层间绝缘层107远离衬底300一侧的第四导电层360。参考图10，该截面图示出了第五连接部365。第五连接部365通过过孔3651与第二导电层330上的连接部331耦接。
在本公开的实施例中，如图13所示，阵列基板10还包括：覆盖第四导电层360和第三层间绝缘层107的第一平坦层108；以及在第一平坦层108远离衬底300一侧的第五导电层370。该截面图示出了第一电源电压线VDL。
在本公开的实施例中，如图13所示，阵列基板10还包括覆盖第五导电层370和第一平坦层108的第二平坦层109。
图14示出了根据本公开的实施例的沿图12中的线A1A2截取的阵列基板的横截面结构示意图。在本公开的实施例中，如图14所示,该阵列基板10还包括位于衬底100与第一缓冲层101之间遮挡层400。一方面，当衬底300是透光衬底时，遮挡层400被配置为至少部分遮挡从衬底300的未设置有像素电路的一侧的光入射到像素电路的晶体管的有源半导体层，以便防止晶体管的光劣化。另一方面，遮挡层400被配置为阻挡从衬底释放的粒子进入到像素电路。释放的粒子如果进入到有源半导体层中，同样会劣化晶体管的性能。此外，在粒子是带电粒子的情况下，一旦嵌入到像素电路结构中(例如，嵌入电路结构的介质层中)还会对输入到像素电路的各种信号电压产生干扰，从而影响显示性能。例如，在衬底300为聚酰亚胺衬底时，由于聚酰亚胺材料总是不希望地包含各种杂质离子，在制造阵列基板的热暴露工艺(例如，有源半导体层的生长和诸如金属的导电层的溅射和蒸发)中，这些杂质离子便会从衬底300释放出来进入到像素电路中。
在本公开的实施例中，遮挡层400可不被偏置(即，悬置)。此外，还可以对遮挡层400施加电压偏置以进一步改善屏蔽效果。根据本公开的实施例，施加到遮挡层的电压可为恒定电压。施加到遮挡层的电压可选自下列电压中的一者：第一电源电压Vdd(发光器件的阳极电压)、第二电源电压Vss(发光器件的阴极电压)、驱动复位电压VINT1或其他电压。根据本公开的实施例，施加到遮挡层的电压的范围包括选自下列范围中的一者：-10V～+10V、-5V～+5V、-3V～+3V、-1V～+1V、或-0.5V～+0.5V。根据本公开的实施例，施加到遮挡层的电压可可选自下列电压中的一者：-0.3V、-0.2V、0V、0.1V、0.2V、0.3V或10.1V。根据本公开的实施例，施加到遮挡层的电压可大于第二电源电压Vss小于第一电源电压Vdd；或者，施加到遮挡层的电压可大于驱动复位电压VINT1且小于第一电源电压Vdd。
图15示出了根据本公开的实施例的阵列基板的示意性框图。图15示出了一种遮挡层400a的配置。在该配置中，遮挡层400a在阵列基板10的具有像素单元的区域(即，显示区域))上完全覆盖衬底300。图14的横截面结构对应于该配置。通过完全阵列基板的显示区域，遮挡层能够实现最佳的防护效果。
图16示出了根据本公开的实施例的阵列基板的示意性框图。图16示出了另一遮挡层400b的配置，其中遮挡层400b并没有在阵列基板10的具有像素单元的区域(即，显示区域)上完全覆盖衬底300。在该配置中，遮挡层400b包括具有沿行方向X延伸且沿列方向Y彼此间隔的第一条带401和沿列方向Y延伸且沿行方向X彼此间隔的第二条带402。第一条带401和第二条带402具有相同的宽度(即，与条带的延伸方向垂直的尺寸)。此外，第一条带401和第二条带402的相交部分在衬底300上的正投影和驱动晶体管T1的有源区3101(即，第一有源半导体层310的构成驱动晶体管T1的沟道区T1-c、源极区T1-s和漏极区T1-d的部分)在衬底300上的正投影至少部分重叠。通过该配置，不仅能够充分保护作为像素电路的关键部件的驱动晶体管T1的有源区，而且能够在保证整个遮挡层400b连续的情况下减少遮挡层400b与阵列基板10上的布线之间不希望的重叠，由此减少诸如寄生电容等的不希望的寄生效应。
图17示出了根据本公开的实施例的阵列基板的示意性框图。图17示出了另一遮挡层400c的配置，其中与图16的遮挡层400b的配置相似，遮挡层400c同样没有在阵列基板10的具有像素单元的区域(即，显示区域))上完全覆盖衬底300。在该配置中，遮挡层400b具有位于每个子像素中的主体410、用于沿行方向X连接主体410的第一连接部420和用于沿列方向Y连接主体410的第二连接部430。该第一连接部420沿列方向的尺寸Sc1小于主体410沿列方向的尺寸Sb1，该第二连接部430沿行方向的尺寸Sc2小于主体410沿行方向的尺寸Sb2。应理解，在本公开中，术语“尺寸”旨在表示部件的最大尺寸。通过，该配置，能够进一步减小遮挡层与阵列基板中的布线之间的不希望的重叠，从而为了抑制潜在的寄生效应。
在本公开的实施例中，第一连接部420沿列方向的尺寸Sc1可以与第二连接部430沿行方向的尺寸Sc2相同。此外，第一连接部420沿列方向的尺寸Sc1可以与第二连接部430沿行方向的尺寸Sc2不同。第一连接部420沿列方向的尺寸Sc1可小于第二连接部430沿行方向的尺寸Sc2。发明人发现，沿列方向Y延伸的像素单元的数据线DAL(如图11所示)对于寄生干扰的敏感度要高于沿行方向X延伸的像素电路中的栅极信号线(驱动复位控制信号线RSTL1、扫描信号线GAL、发光控制信号线EML)等。因此，通过适当减小第一连接部420沿列方向的尺寸Sc1并增加第二连接部430沿行方向的尺寸Sc2，可以在减小寄生效应影响的同时确保整个遮挡层的导电性，这样在向阻挡层施加电压偏置时，可以保证偏置电压跨遮挡层是均匀的。
图18示出了包括堆叠的遮挡层、有源半导体层、第一导电层、第二导电层、第三导电层和第四导电层的像素电路的平面布局示意图。在图18所示平面布局381中，遮挡层401c具有图17所示的配置。遮挡层401c具有位于每个子像素中的主体411、用于沿行方向连接主体411的第一连接部421和用于沿列方向连接主体410的第二连接部431。该第一连接部421沿列方向的尺寸Sc1小于主体410沿列方向的尺寸Sb1，该第二连接部430沿行方向的尺寸Sc2小于主体410沿列方向的尺寸Sb2。在配置中，主体411形状和尺寸被配置为不仅在垂直衬底的方向上与驱动晶体管T1的有源区3101至少部分重叠，而且还与第四导电层360的第五连接部365至少部分重叠。在本公开的实施例中，第五连接部的至少10％的面积与主体411在垂直衬底的方向重叠。出于实例，图18仅示出了主体411与驱动晶体管T1的有源区3101和第四导电层360的第五连接部365完全重叠的情况，这并不至少限制本公开的范围。由于第五连接部365连接到驱动晶体管T1的栅极，通过遮挡第五连接部365能够有效防止带电粒子对驱动晶体管栅极电压的影响，保证图像的正常显示。
此外，对于图17和图18所示的遮挡层的配置，第二连接部430和431的沿行方向的尺寸(宽度)Sc2可以沿列方向是变化的。在本公开的实施例中，第二连接部与具有相对高的频率的信号的沿行方向延伸的布线重叠的部分的宽度可以大于第二连接部与具有相对低的频率的信号的沿行方向延伸的布线重叠的部分的宽度。该具有相对高的频率的信号的沿行方向延伸的布线例如包括发光控制信号线EML和扫描信号线GAL等。信号频率越高，寄生效应越显著。因此，通过该配置，可以有效减少遮挡层对高频信号的限制干扰。相似地，第一连接部与具有相对高的频率的信号的沿列方向延伸的布线重叠的部分的宽度可以大于第一连接部与具有相对低的频率的信号的沿列方向延伸的布线重叠的部分的宽度。
此外，在本公开的实施例中，第二连接部与具有恒定信号的沿行方向延伸的布线重叠的部分的宽度可以大于第二连接部与不具有恒定信号的沿行方向延伸的布线重叠的部分的宽度。该与具有恒定信号的沿行方向延伸的布线可包括例如发光复位电压线VINL和第一电源电压线VDL等。相似地，第一连接部与具有恒定信号的沿列方向延伸的布线重叠的部分的宽度可以大于第一连接部与不具有恒定信号的沿列方向延伸的布线重叠的部分的宽度。图19示出了根据本公开实施例的显示面板的结构示意图。如图19所示，显示面板700可以包括根据本公开任一实施例所述的阵列基板20或包括根据本公开的任一实施例所述的像素电路100的阵列基板。
例如，显示面板700还可以包括其他部件，例如时序控制器、信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
例如，显示面板700可以为矩形面板、圆形面板、椭圆形面板或多边形面板等。另外，显示面板700不仅可以为平面面板，也可以为曲面面板，甚至球面面板。例如，显示面板700还可以具备触控功能，即显示面板700可以为触控显示面板。
本公开的实施例还提供一种显示装置，该显示装置包括根据本公开任一实施例所述的显示面板。
图20示出了根据本公开的实施例的显示装置的结构示意图。如图20所示，显示装置800可以包括根据本公开任一实施例所述的显示面板700。
显示装置800可以是于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
图21示出了一种像素电路，该像素电路为包括7个晶体管和1个电容的7T1C结构。在像素电路中，晶体管T1和T2的有源层包括氧化物半导体材料，晶体管T1和T2可以为N型氧化物晶体管。晶体管T3-T7的有源层包括硅半导体材料，例如低温多晶硅。
图22示出用于图21示出的电路的遮挡层。图26示出了该遮挡层0的位置，该实施例中，遮挡层位于有源层半导体层与衬底之间且至少与有源半导体绝缘隔离。
图23示出包括遮光层的像素电路的各功能层(半导体层和导电层)平面布局。T1和T2的氧化物半导体为镜像设计；遮挡层遮挡硅半导体材料。如图23所示，包括遮光层的像素电路的平面布局整体也为镜像设计；本公开实施例中，镜像设计还可以例如图24，图29所示的包括遮光层的像素电路的平面布局。其中，如图23所示，Da为图21中数据信号端Data[m]接入点，Vinit_OLED为图21中初始信号端Vinit_OLED接入点，N1为图21中节点N1的电位点，其中，N1位于第一源漏层。N4为图21中节点N4的电位点，ELVDD为图21中电源端ELVDD电位点，ELVDD位于第一源漏层。遮挡层符合下列条件中的至少一者：
1.遮挡层主体部覆盖硅半导体材料，N1节点与遮挡层覆盖面积大于10％；以稳定N1节点；
2.遮挡层与氧化物沟道不重叠，或者重叠面积小于90％，缓解氧化物层上的寄生电容；
3.遮挡层与初始化信号线交叠面积尽量减小，以减小初始化信号线上负载，在这布局设计为避开T7位置弧状的走线，只与横向上走线交叠，例如，如图29所示，导电部47在衬底基板正投影弯折延伸，以减小遮光层与第二初始信号线Vinit2的交叠；以及
4.初始化信号线可以在与遮挡层交叠位置做缩窄，同样遮挡层也可以做缩窄。
图24示出了本公开的实施例的像素电路的平面布局。遮挡层沿行和列方向的连接线尽量避开扫描线等，避免寄生效应。图24中N1为图21中节点N1的电位点，其中，N1位于第一源漏层。
根据本公开的实施例，可通过以下方式实现对遮挡层的偏置。
1、延伸至周边进行恒定电位连接，可以通过外围一圈信号线电连，也可以不是一圈，可实现信号接入即可，可以使用gate1,gate2,SD1,SD2,ITO层中一层或者多层实现搭接。该方式如图25所示；
2、AA区中实现电连，但需要避开其他信号连接孔；
实施例三：采用VDD，或者Vint信号的话，可以在VDD线、Vint线交叠位置进行打孔连接。
具体实施时，SD1,SD2层为源漏电极膜层，材料可以可以包括金属材料，例如可以是钼，铝，铜，钛，铌，其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层。
具体实施时，gate1,gate2层为栅电极膜层，可以与氧化物晶体管的栅极采用相同材料，和/或同层制作，例如材料可以是钼，铝，铜，钛，铌，其中之一或者合金，或者钼/钛合金或者叠层等。遮挡层加载的电位可以是电源线VDD(电压源电位)加载的电位相同；也可以是初始化信号线加载的电位相同；也可以是阴极(阴极电位VSS)加载的电位相同；也可以是其它固定电位，例如，固定电位的范围为-10V～+10V，又例如，固定电位的范围为-5V～+5V，又例如，固定电位的范围为-3V～+3V，又例如，固定电位的范围为-1V～+1V，又例如，固定电位的范围为-0.5V～+0.5V，又例如，固定电位的范围为0V，又例如，固定电位的范围为0.1V，又例如，固定电位的范围为10.1V，又例如，固定电位的范围为0.2V，又例如，固定电位的范围为-0.2V，又例如，固定电位的范围为0.3V，又例如，固定电位的范围为-0.3V。
具体的，遮光层加载的电位可以大于阴极(阴极电位VSS)加载的电位，且小于电源线VDD加载的电位；或者，遮光层加载的电位可以大于初始化信号线加载的电位，且小于电源线VDD加载的电位。
具体实施时，遮挡层可以是非晶硅材料，或者金属材料，或者为氧化物半导体材料如IGZO，或者多晶硅材料，以及导体化后的半导体材料等。
如图27所示，为本公开阵列基板一种示例性实施例中像素驱动电路的电路结构示意图。该像素驱动电路可以包括：驱动晶体管T3、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、电容C。其中，第四晶体管T4的第一极连接数据信号端Da、第二极连接驱动晶体管T3的第一极，栅极连接第二栅极驱动信号端G2；第五晶体管T5的第一极连接第一电源端VDD，第二极连接驱动晶体管DT的第一极，栅极连接使能信号端EM；驱动晶体管T3的栅极连接节点N；第二晶体管T2的第一极连接节点N，第二极连接驱动晶体管T3的第二极，栅极连接第一栅极驱动信号端G1；第六晶体管T6的第一极连接驱动晶体管T3的第二极，第二极连接第七晶体管T7的第一极，栅极连接使能信号端EM，第七晶体管T7的第二极连接第二初始信号端Vinit2，栅极连接第二复位信号端Re2；第一晶体管T1的第一极连接节点N，第二极连接第一初始信号端Vinit1，栅极连接第一复位信号端Re1，电容C连接于第一电源端VDD和节点N之间。该像素驱动电路可以连接一发光单元OLED，用于驱动该发光单元OLED发光，发光单元OLED可以连接于第六晶体管T6的第二极和第二电源端VSS之间。其中，第一晶体管T1和第二晶体管T2可以为N型金属氧化物晶体管，N型金属氧化物晶体管具有较小的漏电流，从而可以避免发光阶段，节点N通过第一晶体管T1和第二晶体管T2漏电。同时，驱动晶体管T3、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7可以为低温多晶体硅晶体管，低温多晶硅晶体管具有较高的载流子迁移率，从而有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。第一初始信号端和第二初始信号端可以根据实际情况输出相同或不同电压信号。
如图28所示，为图27像素驱动电路一种驱动方法中各节点的时序图。其中，G1表示第一栅极驱动信号端G1的时序，G2表示第二栅极驱动信号端G2的时序，Re1表示第一复位信号端Re1的时序，Re2表示第二复位信号端Re2的时序，EM表示使能信号端EM的时序，Da表示数据信号端Da的时序。该像素驱动电路的驱动方法可以包括第一复位阶段t1、补偿阶段t2，第二复位阶段T3、发光阶段t4。在第一复位阶段t1：第一复位信号端Re1输出高电平信号，第一晶体管T1导通，第一初始信号端Vinit1向节点N输入初始信号。在补偿阶段t2：第一栅极驱动信号端G1输出高电平信号，第二栅极驱动信号端G2输出低电平信号，第四晶体管T4、第二晶体管T2，同时数据信号端Da输出驱动信号以向节点N写入电压Vdata+Vth，其中Vdata为驱动信号的电压，Vth为驱动晶体管T3的阈值电压，在第二复位阶段t3，第二复位信号端Re2输出低电平信号，第七晶体管T7导通，第二初始信号端Vinit2向第六晶体管T6的第二极输入初始信号。发光阶段t4：使能信号端EM输出低电平信号，第六晶体管T6、第五晶体管T5导通，驱动晶体管T3在电容C存储的电压Vdata+Vth作用下发光。根据驱动晶体管输出电流公式I＝(μWCox/2L)(Vgs-Vth)2，其中，μ为载流子迁移率；Cox为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。本公开像素驱动电路中驱动晶体管的输出电流I＝(μWCox/2L)(Vdata+Vth-Vdd-Vth)2。该像素驱动电路能够避免驱动晶体管阈值对其输出电流的影响。
该阵列基板可以包括依次层叠设置的衬底基板、遮光层、第一有源层、第一栅极层、第二栅极层、第二有源层、第三栅极层、第一源漏层。如图29-41所示，图29为本公开阵列基板一种示例性实施例的结构版图，图30为图29中遮光层的结构版图，图31为图29中第一有源层的结构版图，图32为图29中第一栅极层的结构版图，图33为图29中第二栅极层的结构版图，图34为图29中第二有源层的结构版图，图35为图29中第三栅极层的结构版图，图36为图29中第一源漏层的结构版图，图37为图29中遮光层、第一有源层的结构版图，图38为图29中遮光层、第一有源层、第一栅极层的结构版图，图39为图29中遮光层、第一有源层、第一栅极层、第二栅极层的结构版图，图40为图29中遮光层、第一有源层、第一栅极层、第二栅极层、第二有源层的结构版图，图41为图29中遮光层、第一有源层、第一栅极层、第二栅极层、第二有源层、第三栅极层的结构版图。
如图29、30、37、38、39、40、41所示，遮光层可以包括多个重复单元0以及连接于重复单元0之间的连接部02。其中，重复单元0可以包括两个沿虚线A对称设置的遮光部01，其中，虚线A沿第二方向Y延伸。如图30所示，遮光部01可以包括第一遮光部011、第二遮光部012、第三遮光部013、第四遮光部014。其中，第二遮光部012和第三遮光部013在衬底基板正投影可以沿第二方向Y延伸，第四遮光部014在衬底基板正投影可以沿第一方向X延伸。第二遮光部012和第三遮光部013可以分别连接于第一遮光部011在第二方向Y上的两侧，且第二遮光部012在衬底基板正投影和第三遮光部013在衬底基板正投影在第一方向X上可以间隔预设距离。第四遮光部014可以位于第一遮光部在第一方向X上的一侧。在同一重复单元0中，在第一方向X上相邻的两个第一遮光部011相连接。在第一方向X上相邻的两个重复单元0中，相邻的两个遮光部01通过各自的第四遮光部014连接。在第二方向Y上相邻两遮光部01可以通过连接部02连接，其中，连接部02可以分别连接两个遮光部01中的第二遮光部012和第三遮光部013，连接部02在衬底基板正投影沿第一方向X延伸。第一方向X和第二方向Y可以相交，例如，第一方向X可以为行方向，第二方向可以为列方向。
如图29、31、37、38、39、40、41所示，第一有源层可以包括有源部54、有源部53、有源部55、有源部57。其中，有源部54可以用于形成第四晶体管T4的沟道区，有源部53可以用于形成驱动晶体管T3的沟道区，有源部55可以用于形成第五晶体管T5的沟道区，有源部57可以用于形成第七晶体管T7的沟道区。第一有源层可以由多晶体硅半导体材料形成。
如图29、32、38、39、40、41所示，第一栅极层可以包括第二栅极驱动信号线G2、使能信号线EM、第二复位信号线Re2，导电部11。第二栅极驱动信号线G2、使能信号线EM、第二复位信号线Re2在衬底基板的正投影均可以沿第一方向X延伸。其中，第二栅极驱动信号线G2可以用于提供图27中的第二栅极驱动信号端，使能信号线EM可以用于提供图27中的使能信号端，第二复位信号线Re2可以用于提供图27中的第二复位信号端。第二栅极驱动信号线G2在衬底基板正投影可以覆盖有源部54在衬底基板的正投影，第二栅极驱动信号线G2的部分结构可以用于形成第四晶体管T4的栅极。使能信号线EM在衬底基板正投影可以覆盖有源部55在衬底基板的正投影，使能信号线EM的部分结构可以用于形成第五晶体管T5的栅极。第二复位信号线Re2在衬底基板正投影覆盖有源部57在衬底基板正投影，第二复位信号线Re2的部分结构可以用于形成第七晶体管T7的栅极。导电部11在衬底基板的正投影可以覆盖有源部53在衬底基板的正投影，导电部11可以用于形成驱动晶体管T3的栅极，同时，导电部11还可以形成电容C的一电极。其中，第一有源层可以通过第一栅极层为掩膜进行掺杂处理，以使被第一栅极层覆盖的第一有源层形成半导体结构，未被第一栅极层覆盖的部分形成导体结构。
如图29、33、39、40、41所示，第二栅极层可以包括第一初始信号线Vinit1、第一复位信号线Re1、第一栅极驱动信号线G1、导电部21、连接部22。第一初始信号线Vinit1、第一复位信号线Re1、第一栅极驱动信号线G1在衬底基板的正投影均可以沿第一方向延伸。其中，第一初始信号线Vinit1可以用于提供图27中的第一初始信号端，第一复位信号线Re1可以用于提供图27中的第一复位信号端，第一栅极驱动信号线G1可以用于提供图27中的第一栅极驱动信号端。导电部21用于电容C的另一电极。其中，在第一方向X上相邻的导电部21可以通过连接部22相互连接，导电部21上可以形成有通孔211。
如图29、34、40、41所示，第二有源层可以包括有源部6，有源部6可以包括有源部61和有源部62，其中，有源部61可以形成第一晶体管T1的沟道区，有源部62可以形成第二晶体管T2的沟道区。其中，如图40所示，有源部6位于有源部61远离有源部62的一侧可以通过过孔71连接第一初始信号线Vinit1，以连接第一晶体管T1第二极和第一初始信号线Vinit1。其中，第二有源层可以由金属氧化物半导体材料形成，例如，氧化铟镓锌。
如图29、35、41所示，第三栅极层可以包括栅线3Re1，栅线3G1、栅线3Re1。其中，栅线3Re1在衬底基板正投影可以沿第一方向延伸，且栅线3Re1在衬底基板正投影与第一复位信号线Re1在衬底基板正投影至少部分重合。栅线3Re1可以与第一复位信号线Re1通过至少一个过孔连接，该过孔可以位于显示面板的非显示区或显示区。栅线3G1在衬底基板正投影可以沿第一方向延伸，且栅线3G1在衬底基板正投影可以与第一栅极驱动信号线G1在衬底基板正投影至少部分重合。栅线3G1可以与第一栅极驱动信号线G1通过至少一个过孔连接，该过孔可以位于显示面板的非显示区或非显示区。第二有源层可以以第三栅极层为掩膜版进行导体化形成，即被第三栅极层覆盖部分的第二有源层形成半导体结构，未被第三栅极层覆盖的部分形成导体结构。
如图29、36所示，第一源漏层可以包括导电部41、导电部42、导电部43、导电部44、导电部45、导电部46、导电部47、第二初始信号线Vinit2，第二初始信号线Vinit2连接导电部47，用于提供图27中的第二初始信号端。其中，第二初始信号线Vinit2在衬底基板正投影可以与第一复位信号线Re1在衬底基板正投影至少部分重合。其中，导电部41可以通过过孔72连接有源部6，通过过孔73连接第一初始信号线Vinit1，以连接第一晶体管T1第二极和第一初始信号线Vinit1，导电部41可以进一步增加有源部6和第一初始信号线Vinit1的接触效率。导电部42可以通过过孔74连接有源部6位于有源部61和有源部62之间的位置，同时通过过孔75连接导电部11，以连接第一晶体管T1的第一极和驱动晶体管T3的栅极。其中，过孔75可以贯穿于导电部21上的通孔211内，且过孔75内填充的导电体不与导电部21电连接。导电部43可以通过过孔76连接连接部22，同时通过过孔77连接有源部55一侧的第一有源层，以连接电容C和第五晶体管T5的第一极。导电部44可以通过过孔78连接位于有源部57和有源部56之间的第一有源层，以连接第六晶体管T6的第二极，其中，导电部44可以用于连接发光单元的阳极。导电部45可以通过过孔710连接有源部6位于有源部62远离有源部61的一侧，通过过孔711连接有源部53一侧的第一有源层，以连接第二晶体管T2第二极和驱动晶体管T3的第二极。导电部46可以通过过孔712连接连接部22，导电部46还可以连接用于提供图27中第一电源信号端VDD的电源线。导电部47可以通过过孔79连接有源部57一侧的第一有源层，以连接第二初始信号线Vinit2和第七晶体管T7的第二极。
本示例性实施例中，如图29、39所示，第四遮光部014在衬底基板正投影与连接部22在衬底基板正投影至少部分重合。该设置可以尽量减小第四遮光部014对光线的遮挡作用，增加阵列基板的透光率。
本示例性实施例中，如图29、39所示，连接部02在衬底基板的正投影和第一复位信号线Re1在衬底基板正投影至少部分重合，同样的，该设置可以尽量减小连接部02对光线的遮挡作用，增加阵列基板的透光率。此外，由于第一复位信号线Re1位于第二栅极层，第一复位信号线Re1与遮光层具有较大的距离，连接部02对第一复位信号线Re1的电容耦合作用较小。相较于将连接部02设置于位于第一栅极层中栅线的正下方，该设置可以减小连接部02对栅线的电容耦合作用。
如图29、33、39所示，第二栅极层还可以包括凸起部23，凸起部23连接于第一初始信号线Vinit1，凸起部23包括侧边231，第一初始信号线Vinit1包括与侧边231连接的侧边232，侧边231在衬底基板正投影与侧边232在衬底基板的夹角小于180°。凸起部23衬底基板正投影和第二遮光部012在衬底基板正投影至少部分重合。凸起部23可以降低第一初始信号线Vinit1的电阻，此外，凸起部23衬底基板正投影和第二遮光部012在衬底基板正投影至少部分重合，从而可以尽量减小凸起部23对阵列基板的遮光作用。应该理解的是，在其他示例性实施例中，也可以在其他行向延伸的栅极上设置类似结构的凸起部，该凸起部在不会影响阵列基板透光率的基础上，可以降低栅线的电阻。
本示例性实施例中，遮光层可以为导体结构，例如遮光层可以位于金属遮光层，遮光层可以连接一稳定电压源，该稳定电压源可以为图27中的第一电源信号端VDD、第二电源信号端VSS、第一初始信号端Vinit1、第二初始信号端Vinti2中的任意一个。其中，遮光层可以在阵列基板的非显示区或显示区与上述稳定电源连接。此外，上述稳定电压源还可以通过其他电源提供。如图29所示，导电部42在衬底基板正投影和第三遮光部013在衬底基板正投影至少部分重合，由于第三遮光部013连接稳定电源，因此第三遮光部013对导电部42具有稳压作用。同时由于导电部42连接驱动晶体管T3的栅极(导电部11)，即第三遮光部013对驱动晶体管T3的栅极具有稳压作用，该设置可以降低驱动晶体管T3的栅极在发光阶段的电压波动。
如图29所示，第一遮光部011在衬底基板正投影可以覆盖有源部53在衬底基板正投影，第一遮光部011可以对有源部53起到遮光作用，从而降低有源部53由于光照造成的驱动晶体管T3输出特性变化。此外，第一遮光部011在衬底基板正投影还可以覆盖驱动晶体管T3栅极(导电部11)在衬底基板正投影，从而第一遮光部011可以对驱动晶体管T3栅极起到稳压作用，从而降低驱动晶体管T3的栅极在发光阶段的电压波动。如图29所示，第一遮光部011在衬底基板正投影还可以与导电部42在衬底基板正投影至少部分重合，从而第一遮光部011可以进一步对驱动晶体管T3栅极起到稳压作用。驱动晶体管栅极(导电部11)和导电部42被遮光层覆盖的面积可以大于导电部11导电部42总面积的50％，例如60％～70％；80％～90％，或者之间的数值范围，或者全部覆盖等。
此外，该阵列基板还可以包括第二源漏层、阳极层，第二源漏层可以位于第一源漏层背离衬底基板的一侧，阳极层可以位于第二源漏层背离衬底基板的一侧。第二源漏层可以包括用于提供图27中数据信号端的数据信号线、用于提供第一电源信号端的电源线。数据信号线和电源线在衬底基板的正投影均可以沿第二方向Y延伸。阳极层可以形成发光单元的阳极。
本示例性实施例中，该阵列基本还可以包括第二源漏层，如图42、43所示，图42为本公开阵列基板一种示例性实施例的结构版图，图43为图42中的第二源漏层的结构版图。第二源漏层可以包括数据线Da和电源线VDD，数据线Da和电源线VDD在衬底基板的正投影可以沿第二方向Y延伸。数据线Da可以用于提供图27中的数据信号端，电源线VDD可以用于提供图27中的第一电源信号端。如图42所示，电源线VDD可以通过过孔713连接连接部22，以连接第一电源信号端和电容C。数据线可以通过过孔714连接有源部54一侧的第一有源层，以连接第四晶体管T4的第一极和数据信号端。其中，电源线VDD可以包括沿其延伸方向分布的延伸部91和延伸部92，其中，延伸部91在衬底基板正投影在第一方向X上的尺寸可以大于延伸部92在衬底基板正投影在第一方向X上的尺寸。延伸部91在衬底基板正投影可以覆盖第一晶体管和第二晶体管的沟道区。一方面，该设置可以通过电源线VDD对晶体管进行屏蔽和遮光；另一方面，该设置可以减小电源线VDD的电阻。
如图44、45所示，图44为本公开阵列基板一种示例性实施例的结构版图，图45为图44中的第二源漏层的结构版图。其中，图45所示第二源漏层和图43所示第二源漏层不同的是，延伸部91不仅覆盖第一晶体管和第二晶体管的沟道区，延伸部91还覆盖第六晶体管T6和驱动晶体管T3的沟道区。
如图46、47所示，均为本公开阵列基板另一种示例性实施例中第二初始信号线的结构示意图。在其他示例性实施例中，第二初始信号线Vinit2可以是平行的网格线，也可以是折线，可以根据初始化信号线压降考虑进行设计。
如图48所示，为图42中沿虚线B的部分剖视图。该阵列基板还可以包括第一绝缘层82、第二绝缘层83、第三绝缘层84、第四绝缘层85、第六绝缘层86、介电层87、钝化层88、第一平坦层89。其中，衬底基板81、遮光层、第一绝缘层82、第一有源层、第二绝缘层83、第一栅极层、第三绝缘层84、第二栅极层、第四绝缘层85、第二有源层、第五绝缘层86、第三栅极层、介电层87、第一源漏层、钝化层88、第一平坦层89、第二源漏层依次层叠设置。其中，第一绝缘层82包括氧化硅层、氮化硅层中的至少一层，第一绝缘层82的厚度可以为2500-3500埃。第二绝缘层83可以为氧化硅层，第二绝缘层83的厚度可以为1000-2000埃。第三绝缘层84可以为层间绝缘层或层间介电层，第三绝缘层84可以为氮化硅层，厚度可以为1000～2000埃。第四绝缘层85可以包括氧化硅层和氮化硅层，其中，氧化硅层的厚度可以为3000～4000埃，氮化硅的厚度可以为500～1000埃。第五绝缘层86可以为氧化硅层，厚度可以1000～1700埃。介电层87可以包括氧化硅层和氮化硅层，氧化硅层的厚度可以为1500～2500，氮化硅层的厚度可以为2500～3500。第二源漏层背离衬底基板的一侧还可以设置有第二平坦层，阳极层位于第二平坦层背离衬底基板的一侧，阳极层背离衬底基板的一侧还可以设置有发光单元层，发光单元层可以包括电子注入层、有机发光层、空穴注入层等。
本公开实施例提供的显示面板和显示装置具有与本公开前述实施例提供的阵列基板相同或相似的有益效果，由于阵列基板在前述实施例中已经进行了详细说明，此处不再赘述。
以上为了说明和描述的目的提供了实施例的前述描述。其并不旨在是穷举的或者限制本申请。特定实施例的各个元件或特征通常不限于特定的实施例，但是，在合适的情况下，这些元件和特征是可互换的并且可用在所选择的实施例中，即使没有具体示出或描述。同样也可以以许多方式来改变。这种改变不能被认为脱离了本申请，并且所有这些修改都包含在本申请的范围内。

Claims (18)

1.一种阵列基板，包括：
衬底；
设置在所述衬底上的排布为多行多列的多个子像素，所述多个子像素中的至少一个包括像素电路，每个所述像素电路包括：驱动电路、稳压电路、驱动复位电路和发光复位电路，其中，
所述驱动电路包括控制端、第一端和第二端，并被配置为向发光器件提供驱动电流，
所述稳压电路与所述驱动电路的所述控制端、第一节点和稳压控制信号输入端耦接，并被配置为在来自所述稳压控制信号输入端的稳压控制信号的控制下使所述驱动电路的所述控制端与所述第一节点导通，
所述驱动复位电路耦接驱动复位控制信号输入端、所述第一节点和驱动复位电压端，并被配置为在来自所述驱动复位控制信号输入端的驱动复位控制信号的控制下将来自驱动复位电压端的所述驱动复位电压提供给所述稳压电路，以对所述驱动电路的所述控制端进行复位，以及
所述发光复位电路耦接发光复位控制信号输入端、发光器件和发光复位电压端，并被配置为在来自所述发光复位控制信号输入端的发光复位控制信号的控制下将来自所述发光复位电压端的发光复位电压提供给所述发光器件，以对所述发光器件进行复位；
驱动复位电压线，其耦接所述驱动复位电压端，并被配置为向其提供所述驱动复位电压；以及
发光复位电压线，其耦接所述发光复位电压端，并被配置为向其提供所述发光复位电压；
所述像素电路进一步包括数据写入电路、补偿电路、存储电路和发光控制电路，其中，
所述数据写入电路耦接数据信号输入端、扫描信号输入端和所述驱动电路的所述第一端，并被配置为在来自所述扫描信号输入端的扫描信号的控制下将来自所述数据信号输入端的数据信号提供给所述驱动电路的所述第一端；
所述补偿电路耦接所述驱动电路的所述第二端、所述第一节点和补偿控制信号输入端，并被配置为根据来自所述补偿控制信号输入端的补偿控制信号，对所述驱动电路进行阈值补偿；
所述存储电路耦接第一电源电压端和所述驱动电路的所述控制端，并被配置为存储所述第一电源电压端与所述驱动电路的所述控制端之间的电压差；以及
所述发光控制电路耦接发光控制信号输入端、所述第一电源电压端、所述驱动电路的所述第一端及所述第二端、发光复位电路、以及所述发光器件，并被配置为在来自所述发光控制信号输入端的发光控制信号的控制下将来自所述第一电源电压端的第一电源电压施加至所述驱动电路，并将所述驱动电路产生的驱动电流施加至所述发光器件；
所述存储电路包括存储电容，其中，所述存储电容的第一极耦接所述第一电源电压端，所述存储电容的第二极耦接所述驱动电路的所述控制端，并被配置为存储所述第一电源电压端与所述驱动电路的所述控制端之间的电压差；
所述驱动电路包括驱动晶体管，其中，所述驱动晶体管的第一极与所述驱动电路的所述第一端耦接，所述驱动晶体管的栅极与所述驱动电路的所述控制端耦接，所述驱动晶体管的第二极与所述驱动电路的所述第二端耦接；
所述阵列基板进一步包括：
位于所述衬底上的第一有源半导体层，包括硅半导体材料；以及
位于所述第一有源半导体层背离所述衬底一侧的并与所述第一有源半导体层绝缘隔离的第二有源半导体层，包括氧化物半导体材料；
位于所述第一有源半导体层与所述第二有源半导体层之间的并与所述第一有源半导体层和所述第二有源半导体层绝缘隔离的第一导电层，所述第一导电层包括沿列方向依次设置的驱动复位控制信号线、扫描信号线、所述驱动晶体管的栅极、所述存储电容的第一极、以及发光控制信号线，
其中，所述驱动复位控制信号线与所述驱动复位控制信号输入端耦接，并被配置为向其提供所述驱动复位控制信号；
其中，所述扫描信号线与所述扫描信号输入端及所述补偿控制信号输入端耦接，被配置为向所述扫描信号输入端提供所述扫描信号，并被配置为向所述补偿控制信号输入端提供所述补偿控制信号；
其中，所述存储电容的第一极与所述驱动晶体管的栅极为一体结构；以及
其中，所述发光控制信号线与所述发光控制信号输入端，并被配置为向所述发光控制信号输入端提供所述发光控制信号。
2.根据权利要求1所述的阵列基板，所述稳压电路包括稳压晶体管，所述驱动复位电路包括驱动复位晶体管，所述发光复位电路包括发光复位晶体管，
其中，所述稳压晶体管的第一极与所述驱动电路的所述控制端耦接，所述稳压晶体管的第二极与所述第一节点耦接，所述稳压晶体管的栅极与所述稳压控制信号输入端耦接；
其中，所述驱动复位晶体管的第一极与所述驱动复位电压端耦接，所述驱动复位晶体管的栅极与所述驱动复位控制信号输入端耦接，所述驱动复位晶体管的第二极与所述第一节点耦接；
其中，所述发光复位晶体管的第一极与所述发光复位电压端耦接，所述发光复位晶体管的栅极与所述发光复位控制信号输入端耦接，所述发光复位晶体管的第二极与所述发光器件的第一端耦接；
其中，所述稳压晶体管的有源层包括氧化物半导体材料，所述驱动晶体管和所述驱动复位晶体管的有源层包括硅半导体材料。
3.根据权利要求2所述的阵列基板，其中，所述发光复位晶体管的有源层包括所述氧化物半导体材料。
4.根据权利要求2所述的阵列基板，
其中，所述第一有源半导体层包括所述驱动晶体管的有源层和所述驱动复位晶体管的有源层，
其中，所述第二有源半导体层包括沿列方向设置的第一部分和第二部分，所述第二有源半导体层的所述第一部分包括所述稳压晶体管的有源层，所述第二有源半导体层的所述第二部分包括所述发光复位晶体管的有源层。
5.根据权利要求4所述的阵列基板，其中，所述第二有源半导体层的所述第一部分与所述第二有源半导体层的所述第二部分沿列方向对准。
6.根据权利要求1所述的阵列基板，其中，所述数据写入电路包括数据写入晶体管，所述补偿电路包括补偿晶体管，所述发光控制电路包括第一发光控制晶体管和第二发光控制晶体管，
其中，所述数据写入晶体管的第一极与所述数据信号输入端耦接，所述数据写入晶体管的栅极与所述扫描信号输入端耦接，所述数据写入晶体管的第二极与所述驱动电路的所述第一端耦接；
其中，所述补偿晶体管的第一极与所述驱动电路的所述第二端耦接，所述补偿晶体管的栅极与所述补偿控制信号输入端耦接，所述补偿晶体管的第二极与所述第一节点耦接；
其中，所述第一发光控制晶体管的第一极与所述第一电源电压端耦接，所述第一发光控制晶体管的栅极与所述发光控制信号输入端耦接，所述第一发光控制晶体管的第二极与所述驱动电路的所述第一端耦接；以及
其中，所述第二发光控制晶体管的第一极与所述驱动电路的所述第二端耦接，所述第二发光控制晶体管的栅极与所述发光控制信号输入端耦接，所述第二发光控制晶体管的第二极与所述发光器件的第一极耦接。
7.根据权利要求6所述的阵列基板，其中，所述第一有源半导体层包括所述数据写入晶体管、所述补偿晶体管、所述第一发光控制晶体管和所述第二发光控制晶体管的有源层。
8.根据权利要求7所述的阵列基板，其中，所述发光复位控制信号与所述发光控制信号是同一信号。
9.根据权利要求7所述的阵列基板，其中，所述扫描信号与所述补偿控制信号是同一信号。
10.根据权利要求6所述的阵列基板，
其中，所述驱动复位控制信号线在所述衬底上的正投影与所述第一有源半导体层在所述衬底上的正投影的重叠的部分为所述驱动复位晶体管的栅极；
其中，所述扫描信号线在所述衬底上的正投影与所述第一有源半导体层在所述衬底上的正投影的重叠的部分为所述补偿晶体管的栅极和所述数据写入晶体管的栅极；以及
其中，所述发光控制信号线在所述衬底上的正投影与所述第一有源半导体层在所述衬底上的正投影的重叠的部分为所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极。
11.根据权利要求10所述的阵列基板，进一步包括位于所述第一导电层与所述第二有源半导体层之间的并与所述第一导电层和所述第二有源半导体层绝缘隔离的第二导电层，所述第二导电层包括沿列方向设置的稳压控制信号线、所述存储电容的第二极、第一电源电压线和发光复位控制信号线，
其中，所述稳压控制信号线与所述稳压控制信号输入端耦接，并被配置为向其提供所述稳压控制信号；
其中，所述第一电源电压线与所述第一电源电压端耦接，并被配置为向其提供所述第一电源电压；
其中，所述存储电容的第二极与所述存储电容的第一极在所述衬底上的正投影至少部分重叠；
其中，所述存储电容的第二极与所述第一电源电压线一体形成；以及
其中，所述发光复位控制信号线与所述发光复位控制信号输入端耦接，并被配置为向其提供所述发光复位控制信号。
12.根据权利要求11所述的阵列基板，所述稳压电路包括稳压晶体管，所述发光复位电路包括发光复位晶体管；
其中，所述稳压控制信号线在所述衬底上的正投影与所述第二有源半导体层在所述衬底上的正投影的重叠的部分为所述稳压晶体管的第一栅极；以及
其中，所述发光控制信号线在所述衬底上的正投影与所述第二有源半导体层在所述衬底上的正投影的重叠的部分为所述发光复位晶体管的第一栅极。
13.根据权利要求12所述的阵列基板，进一步包括位于所述第二有源半导体层背离所述衬底一侧的并与所述第二有源半导体层绝缘隔离的第三导电层，所述第三导电层包括沿列方向设置的所述稳压控制信号线、所述发光复位控制信号线、以及发光复位电压线。
14.根据权利要求13所述的阵列基板，
其中，所述稳压控制信号线在所述衬底上的正投影与所述第二有源半导体层在所述衬底上的正投影的重叠的部分为所述稳压晶体管的第二栅极；
其中，所述发光复位控制信号线在所述衬底上的正投影与所述第二有源半导体层在所述衬底上的正投影的重叠的部分为所述发光复位晶体管的第二栅极；以及
其中，所述发光复位电压线经由过孔与所述第二有源半导体层耦接，以形成所述发光复位晶体管的第一极。
15.根据权利要求14所述的阵列基板，进一步包括位于所述第三导电层背离所述衬底一侧的并与所述第三导电层绝缘隔离的第四导电层，所述第四导电层包括第一连接部、第二连接部、第三连接部、第四连接部、第五连接部、第六连接部、第七连接部、以及第八连接部，
其中，所述第一连接部用作所述驱动复位电压线；
其中，所述第一连接部经由过孔与所述驱动复位晶体管的漏极区域耦接，形成所述驱动复位晶体管的第一极；
其中，所述第二连接部经由过孔与所述发光复位电压线耦接；
其中，所述第三连接部经由过孔与所述数据写入晶体管的漏极区域耦接，形成所述数据写入晶体管的第一极；
其中，所述第四连接部经由过孔与所述驱动复位晶体管的源极区域及所述补偿晶体管的源极区域耦接，分别形成所述驱动复位晶体管的第二极及所述补偿晶体管的第二极，所述第四连接部经由过孔与所述稳压晶体管的源极区域耦接，形成所述稳压晶体管的第二极；
其中，所述第五连接部经由过孔与所述驱动晶体管的栅极及所述存储电容的第一极耦接，所述第五连接部经由过孔与所述稳压晶体管的漏极区域耦接，形成所述稳压晶体管的第一极；
其中，所述第六连接部经由过孔与所述第一发光控制晶体管的漏极区域耦接，形成所述第一发光控制晶体管的第一极；
其中，所述第七连接部经由过孔与所述第二发光控制晶体管的源极区域耦接，形成所述第二发光控制晶体管的第二极，所述第七连接部经由过孔与所述发光复位晶体管的源极区域耦接，形成所述发光复位晶体管的第二极；以及
其中，所述第八连接部经由过孔与所述发光复位晶体管的源极区域耦接，形成所述发光复位晶体管的第一极。
16.根据权利要求15所述的阵列基板，进一步包括位于所述第四导电层背离所述衬底一侧的并与所述第四导电层绝缘隔离的第五导电层，所述第五导电层包括沿行方向设置的数据信号线、所述第一电源电压线、以及第二电源电压线，
其中，所述数据信号线沿列方向延伸，并经由过孔与所述第四导电层的所述第三连接部耦接；
其中，所述第一电源电压线沿列方向延伸，并经由过孔与所述第四导电层的所述第三连接部耦接；以及
其中，所述第二电源电压线沿列方向延伸，并经由过孔与所述第四导电层的所述第七连接部耦接。
17.一种显示面板，其包括根据权利要求1至16中任一项所述的阵列基板。
18.一种显示装置，其包括根据权利要求17所述的显示面板。
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