CN117765883A - 像素驱动电路及其驱动方法、显示面板、显示装置 - Google Patents

像素驱动电路及其驱动方法、显示面板、显示装置 Download PDF

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侯瑞
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Abstract

本公开涉及显示技术领域，提供一种像素驱动电路及其驱动方法、显示面板、显示装置。该像素驱动电路包括驱动电路和第一控制电路，驱动电路连接第一节点、第二节点和第三节点，所述驱动电路用于响应所述第一节点的电压信号利用所述第二节点和所述第三节点的电压差提供驱动电流；第一控制电路连接所述第二节点、第一电源端和使能信号端，所述第一控制电路用于响应所述使能信号端的信号将所述第一电源端的电压信号传输至所述第二节点。通过调节使能信号的导通时长从而利用第一控制电路来调整第一电源端向第二节点提供电压信号的时长，使得像素驱动电路具有PWM功能，能够提升显示面板在低灰阶时的显示均一性，提升显示画质。

Description

像素驱动电路及其驱动方法、显示面板、显示装置
技术领域
本公开涉及显示技术领域，具体而言，涉及一种像素驱动电路及其驱动方法、显示面板、显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲等优点。当前，OLED显示屏的应用越来越广泛，相关技术中，OLED显示屏存在低灰阶显示均一性差的问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术的不足，提供一种像素驱动电路及其驱动方法、显示面板、显示装置。
根据本公开的一个方面，提供一种像素驱动电路，包括：驱动电路，连接第一节点、第二节点和第三节点，所述驱动电路用于响应所述第一节点的电压信号利用所述第二节点和所述第三节点的电压差提供驱动电流；第一控制电路，连接所述第二节点、第一电源端和使能信号端，所述第一控制电路用于响应所述使能信号端的信号将所述第一电源端的电压信号传输至所述第二节点。
在本公开的示例性实施例中，所述驱动电路的导通电平与所述第一控制电路的导通电平极性相同。
在本公开的示例性实施例中，所述驱动电路包括：驱动晶体管，第一极连接所述第二节点，第二极连接所述第三节点，栅极连接所述第一节点，所述驱动晶体管用于响应所述第一节点的电压信号利用所述第二节点和所述第三节点的电压差提供驱动电流；所述第一控制电路包括：第五晶体管，第一极连接所述第二节点，第二极连接所述第一电源端，栅极连接所述使能信号端，所述第五晶体管用于响应所述使能信号端的信号将所述第一电源端的电压信号传输至所述第二节点。
在本公开的示例性实施例中，所述驱动晶体管和所述第五晶体管均为N型晶体管。
在本公开的示例性实施例中，还包括：第一复位电路，连接所述第三节点、第三栅极信号端和第一初始信号端，所述第一复位电路用于响应所述第三栅极信号端的信号将所述第一初始信号端的信号传输至所述第三节点；第二复位电路，连接所述第一节点、第二初始信号端和第二栅极信号端，所述第二复位电路用于响应所述第二栅极信号端的信号将所述第二初始信号端的信号传输至所述第一节点；数据写入电路，连接所述第一节点、第一栅极信号端和数据信号端，所述数据写入电路用于响应所述第一栅极信号端的信号将所述数据信号端的信号传输至所述第一节点；耦合电路，连接于所述第一节点和所述第三节点之间。
在本公开的示例性实施例中，所述第一复位电路包括：第四晶体管，第一极连接第一初始信号端，第二极连接所述第三节点，栅极连接第三栅极信号端，所述第四晶体管用于响应所述第三栅极信号端的信号将所述第一初始信号端的信号传输至所述第三节点；所述第二复位电路包括：第二晶体管，第一极连接所述第二初始信号端，第二极连接所述第一节点，栅极连接第二栅极信号端，所述第二晶体管用于响应所述第二栅极信号端的信号将所述第二初始信号端的信号传输至所述第一节点；所述数据写入电路包括：第一晶体管，第一极连接所述数据信号端，第二极连接所述第一节点，栅极连接第一栅极信号端，所述第一晶体管用于响应所述第一栅极信号端的信号将所述数据信号端的信号传输至所述第一节点；所述耦合电路包括：存储电容，第一极连接所述第一节点，第二极连接所述第三节点。
在本公开的示例性实施例中，所述第四晶体管、所述第二晶体管和所述第一晶体管均为N型晶体管。
根据本公开的第二方面，还提供一种像素驱动电路驱动方法，用于驱动本公开任意实施例所述的像素驱动电路，所述方法包括：在发光阶段，向所述使能信号端提供预设占空比的导通电平信号，以控制所述第一控制电路导通的预设时长，利用所述第一控制电路将所述第一电源端的信号传输至所述第二节点，并控制所述驱动电路利用所述第二节点和所述第三节点的电压差提供驱动电流。
在本公开的示例性实施例中，所述方法包括：在初始化阶段，利用所述第一复位电路将第一初始信号端的信号传输至所述第三节点，以及利用第二复位电路将第二初始信号端的信号传输至第一节点；在数据写入阶段，利用所述数据写入电路将所述数据信号端的信号传输至所述第一节点；在发光阶段，控制所述第一控制电路导通预设时长，利用所述第一控制电路所述第一电源端的信号传输至所述第二节点，并控制所述驱动电路利用所述第二节点和所述第三节点的电压差提供驱动电流。
根据本公开的第三方面，还提供一种显示面板，包括多个本公开任意实施例所述的像素驱动电路，多个所述像素驱动电路沿第一方向和第二方向阵列分布，所述像素驱动电路包括第五晶体管和驱动晶体管，所述第五晶体管的第一极连接第二节点，第二极连接第一电源端，栅极连接使能信号端；所述驱动晶体管的第一极连接所述第二节点；所述像素驱动电路用于驱动发光单元发光；所述显示面板还包括：衬底基板；有源层，位于所述衬底基板的一侧，所述有源层包括：第三有源部，在所述衬底基板的正投影沿所述第二方向延伸，所述第三有源部用于形成驱动晶体管的沟道区；第五有源部，位于所述第三有源部的一侧，用于形成所述第五晶体管的沟道区；第十五有源部，连接于所述第三有源部和所述第五有源部之间，用于形成所述驱动晶体管的第一极和所述第五晶体管的第一极；第十六有源部，连接于所述第五有源部远离所述第十五有源部的一侧，用于形成所述第五晶体管的第二极；第三导电层，位于所述有源层背离所述衬底基板的一侧，所述第三导电层包括：第一导电部，与所述第三有源部对应设置，所述第一导电部在所述衬底基板的正投影覆盖所述第三有源部在所述衬底基板的正投影，所述第一导电部用于形成所述驱动晶体管的栅极；第一使能信号线，在所述衬底基板的正投影沿所述第一方向延伸且覆盖所述第五有源部在所述衬底基板的正投影，所述第一使能信号线的部分结构用于形成第五晶体管的顶栅；第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括：第一电源线，在所述衬底基板的正投影沿所述第二方向延伸且与所述第十六有源部在所述衬底基板的正投影相交，所述第一电源线通过过孔连接对应位置的所述第十六有源部。
在本公开的示例性实施例中，所述像素驱动电路还包括第四晶体管，所述第四晶体管的第一极连接第一初始信号端，第二极连接第三节点，栅极连接第三栅极信号端；所述驱动晶体管的第二极连接所述第三节点；所述有源层还包括：第四有源部，位于所述第三有源部远离所述第五有源部的一侧，用于形成所述第四晶体管的沟道区；第十八有源部，连接于所述第四有源部和所述第三有源部之间，用于形成所述第四晶体管的第二极和所述驱动晶体管的第二极；第十七有源部，连接于所述第四有源部远离所述第十八有源部的一侧，用于形成所述第四晶体管的第一极；所述第三导电层还包括：第三栅极信号线，在所述衬底基板的正投影沿所述第一方向延伸且覆盖所述第四有源部在所述衬底基板的正投影，所述第三栅极信号线的部分结构用于形成所述第四晶体管的顶栅；第一初始信号线，在所述衬底基板的正投影沿所述第一方向延伸且位于所述第三栅极信号在所述衬底基板的正投影远离所述第三有源部在所述衬底基板的正投影的一侧；所述第四导电层还包括：第四桥接部，在所述衬底基板的正投影沿所述第二方向延伸，所述第四桥接部分别通过过孔连接所述第一初始信号线和所述第十七有源部。
在本公开的示例性实施例中，所述像素驱动电路还包括第二晶体管，所述第二晶体管的第一极连接第二初始信号线，第二极连接第一节点，栅极连接第二栅极信号线；所述驱动晶体管的栅极连接所述第一节点；所述有源层还包括：第二有源部，在所述衬底基板的正投影沿所述第二方向延伸，所述第二有源部用于形成所述第二晶体管的沟道区；第十三有源部，连接于所述第二有源部远离所述第三有源部的一侧，用于形成所述第二晶体管的第一极；第十四有源部，连接于所述第二有源部靠近所述第三有源部的一侧，用于形成所述第二晶体管的第二极；所述第三导电层还包括：第二栅极信号线，在所述衬底基板的正投影沿所述第一方向延伸且位于所述第一使能信号线在所述衬底基板的正投影远离所述第三有源部在所述衬底基板的正投影的一侧，所述第二栅极信号线在所述衬底基板的正投影覆盖所述第二有源部在所述衬底基板的正投影，所述第二栅极信号线的部分结构用于形成所述第二晶体管的顶栅；第二初始信号线，在所述衬底基板的正投影沿所述第一方向延伸，所述第二初始信号线位于所述第二栅极信号线远离所述第一使能信号线的一侧；所述第四导电层还包括：第一桥接部，分别通过过孔连接所述第十四有源部和所述第一导电部，以将所述第二晶体管的第二极连接所述驱动晶体管的栅极；第二桥接部，分别通过过孔连接所述第十三有源部和所述第二初始信号线，以将所述第二晶体管的第一极连接至所述第二初始信号线。
在本公开的示例性实施例中，所述像素驱动电路还包括第一晶体管，所述第一晶体管的第一极连接数据信号端，第二极连接第一节点，栅极连接第一栅极信号线；所述有源层还包括：第一有源部，用于形成所述第一晶体管的沟道区；第一十一有源部，连接于所述第一有源部的一侧，用于形成所述第一晶体管的第一极；第十二有源部，连接于所述第一有源部的另一侧，用于形成所述第一晶体管的第二极，所述第十二有源部通过过孔连接所述第一桥接部；所述第三导电层还包括：第一栅极信号线，在所述衬底基板的正投影沿所述第一方向延伸且覆盖所述第一有源部在所述衬底基板的正投影，所述第一栅极信号线位于所述第二栅极信号线和所述第一使能信号线之间；所述第四导电层还包括：数据信号线，在所述衬底基板的正投影沿所述第二方向延伸且位于所述第三有源部在所述衬底基板的正投影远离所述第一电源线在所述衬底基板的正投影的一侧，所述数据信号线通过过孔连接所述第十一有源部。
在本公开的示例性实施例中，所述像素驱动电路还包括存储电容，所述存储电容的第一极连接所述第一节点，第二极连接所述第三节点；所述第一导电部包括第一主体部和第一增设部，所述第一主体部在所述衬底基板的正投影沿所述第二方向延伸且覆盖所述第三有源部在所述衬底基板的正投影，所述第一增设部连接于所述第一主体部远离所述第一电源线的一侧，所述第一增设部在所述衬底基板的正投影沿所述第一方向延伸；所述显示面板还包括：第一导电层，位于所述衬底基板和所述有源层之间，所述第一导电层包括：第二导电部，与所述第一导电部对应设置，所述第二导电部用于形成所述存储电容的第一极且通过过孔连接所述第一增设部；第二导电层，位于所述第一导电层和所述有源层之间，所述第二导电层包括：第三导电部，用于形成所述存储电容的第二极，所述第三导电部包括第二主体部和第二增设部，所述第二主体部在所述衬底基板的正投影沿所述第二方向延伸且与所述第二导电部在所述衬底基板的正投影部分交叠，所述第二增设部在所述衬底基板的正投影位于所述第二主体部在所述衬底基板的正投影和所述第三栅极信号线在所述衬底基板的正投影之间；所述第四导电层还包括：第三桥接部，在所述衬底基板的正投影沿所述第一方向延伸，所述第三桥接部分别通过过孔连接所述第二增设部和所述第十八有源部；其中，所述第二主体部具有开口，用于露出部分所述第二导电部，所述第一增设部在所述衬底基板的正投影位于所述开口在所述衬底基板的正投影内，所述第二导电部正对所述开口的部分通过过孔连接所述第一增设部。
在本公开的示例性实施例中，所述第二导电层还包括：第一栅线，在所述衬底基板的正投影沿所述第一方向延伸且与所述第一栅极信号线在所述衬底基板的正投影部分交叠，所述第一栅线在所述衬底基板的正投影覆盖所述第一有源部在所述衬底基板的正投影，所述第一栅线的部分结构用于形成所述第一晶体管的底栅；第二栅线，在所述衬底基板的正投影沿所述第一方向延伸且与所述第二栅极信号线在所述衬底基板的正投影部分交叠，所述第二栅线在所述衬底基板的正投影覆盖所述第二有源部在所述衬底基板的正投影，所述第二栅线的部分结构用于形成所述第二晶体管的底栅；第三栅线，在所述衬底基板的正投影沿所述第一方向延伸且与所述第三栅极信号线在所述衬底基板的正投影部分交叠，所述第三栅线在所述衬底基板的正投影覆盖所述第四有源部在所述衬底基板的正投影，所述第三栅线的部分结构用于形成所述第四晶体管的底栅。
在本公开的示例性实施例中，所述第一方向为行方向，所述第二方向为列方向；所述显示面板包括沿行列方向分布的多个重复单元，所述重复单元包括在行方向上相邻的两个所述像素驱动电路，每列所述像素驱动电路对应设置一条所述第一电源线；同一重复单元中，两条所述第一电源线相连接。
在本公开的示例性实施例中，在同一重复单元中，在行方向相邻的两个所述像素驱动电路互为镜像。
根据本公开的第四方面，还提供一种显示装置，包括本公开任意实施例所述的显示面板。
本公开提供的像素驱动电路，通过在第二节点和第一电源端之间设置第一控制电路，第一控制电路能够响应于使能信号端的信号向第一电源端的电压信号提供至第二节点，由此可以通过调节使能信号的导通时长来调整第一电源端向第二节点提供电压信号的时长，使得像素驱动电路具有PWM功能，能够提升显示面板在低灰阶时的显示均一性，提升显示画质。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为根据本公开一种实施方式的像素驱动电路的结构示意图；
图2为图1中像素驱动电路的各节点的时序图；
图3为根据本公开一种实施方式的像素驱动电路在复位阶段的等效电路图；
图4为根据本公开一种实施方式的像素驱动电路在数据写入阶段的等效电路图；
图5为根据本公开一种实施方式的像素驱动电路在发光阶段的等效电路图；
图6为根据本公开一种实施方式的显示面板的结构版图；
图7为图6中有源层的结构版图；
图8为图6中第三导电层的结构版图；
图9为图8中第四导电层的结构版图；
图10为图6中第一导电层的结构版图；
图11为图6中第二导电层的结构版图；
图12为根据本公开另一种实施方式的显示面板的结构版图；
图13为图6中沿AA方向的剖视图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
图1为根据本公开一种实施方式的像素驱动电路的结构示意图，如图1所示，该像素驱动电路可以包括驱动电路10和第一控制电路20，其中，驱动电路10连接第一节点N1、第二节点N2和第三节点N3，驱动电路10可用于响应第一节点N1的电压信号利用第二节点N2和第三节点N3的电压差提供驱动电流；第一控制电路20连接第二节点N2、第一电源端VDD和使能信号端EM，第一控制电路20可用于响应使能信号端EM的信号将第一电源端VDD的电压信号传输至第二节点N2。
本公开提供的像素驱动电路，通过在第二节点N2和第一电源端VDD之间设置第一控制电路20，第一控制电路20能够响应于使能信号端EM的信号向第一电源端VDD的电压信号提供至第二节点N2，由此可以通过调节使能信号的导通时长来调整第一电源端VDD向第二节点N2提供电压信号的时长，使得像素驱动电路具有PWM功能，能够提升显示面板在低灰阶时的显示均一性，提升显示画质。
本公开像素驱动电路因为具有第一控制电路20，通过调节使能信号端EM使能信号的导通电平占空比，可以调节对于待显示画面的刷新率，由此来改善显示面板的显示均一性。示例性的，若是当前待显示画面为低灰阶显示，驱动集成电路DIC可以在当前灰阶值所对应的灰阶电压的基础上增加灰阶电压，即使用较高的灰阶电压来显示当前的低灰阶画面，同时，驱动集成电路DIC可以减小使能信号端EM的导通电平的占空比来降低对于当前画面的刷新率，由此通过调整灰阶电压和调整刷新率相结合，来改善显示面板在低灰阶时的显示均一性。可以看出，本公开像素驱动电路通过第一控制电路20可以对驱动晶体管所提供的驱动电流进行控制，为驱动电流的调节提供了可能。应该理解的，在其他实施例中，还可以通过其他方式利用第一控制电路20来提升显示均一性，此处不再详述。
如图1所示，在示例性实施例中，驱动电路10和第一控制电路20可以通过晶体管来实现。示例性的，驱动电路10可以包括驱动晶体管T3，驱动晶体管T3的第一极连接第二节点N2，驱动晶体管T3的第二极连接第三节点N3，驱动晶体管T3的栅极连接第一节点N1，驱动晶体管T3可用于响应第一节点N1的电压信号利用第二节点N2和第三节点N3的电压差提供驱动电流。第一控制电路20可以包括第五晶体管T5，第五晶体管T5的第一极连接第二节点N2，第五晶体管T5的第二极连接第一电源端VDD，第五晶体管T5的栅极连接使能信号端EM，第五晶体管T5可用于响应使能信号端EM的信号将第一电源端VDD的电压信号传输至第二节点N2。举例而言，在发光阶段，第五晶体管T5在使能信号端EM输出的使能信号的控制下导通，从而将第一电源端VDD的电压信号传输至第二节点N2，驱动晶体管T3在第一节点N1的电压信号控制下导通，从而驱动晶体管T3可以利用第二节点N2和第三节点N3的电压差向与其连接的发光器件提供驱动电流，驱动发光器件进行发光。本示例性实施例中，因为在第一电源端VDD和第二节点N2之间具有第五晶体管T5，由此可以通过对施加在第五晶体管T5的栅极的使能信号端EM的信号进行占空比调节，在一帧数据中，可以控制第五晶体管T5的导通时间在一帧数据中的占空比，从而可以对驱动电流进行PWM调节，使得本公开提供的像素驱动电路能够对发光器件的灰阶亮度进行主动调节，由此可以改善显示面板在低灰阶时的均一性差的问题。
如图1所示，在示例性实施例中，驱动晶体管T3和第五晶体管T5可以均为N型晶体管。例如可以均为N型氧化物薄膜晶体管，可以减少第一节点N1、第二节点N2的漏电影响，这样有助于保证驱动电路10的上述主要节点在低刷新频率下的电压稳定。当然，在其他实施例中，驱动电路10和第一控制电路20还可以通过其他的电路实现。
如图1所示，在示例性实施例中，该像素驱动电路还可以包括第一复位电路30、第二复位电路40、数据写入电路50和耦合电路60，其中，第一复位电路30连接第三节点N3、第三栅极信号端Gate3和第一初始信号端Vinit1，第一复位电路30可用于响应第三栅极信号端Gate3的信号将第一初始信号端Vinit1的信号传输至第三节点N3；第二复位电路40连接第一节点N1、第二初始信号端Vinit2和第二栅极信号端Gate2，第二复位电路40可用于响应第二栅极信号端Gate2的信号将第二初始信号端Vinit2的信号传输至第一节点N1；数据写入电路50连接第一节点N1、第一栅极信号端Gate1和数据信号端Data，数据写入电路50用可于响应第一栅极信号端Gate1的信号将数据信号端Data的信号传输至第一节点N1；耦合电路60连接于第一节点N1和第三节点N3之间。其中，第一复位电路30可以在初始化阶段对第三节点N3进行复位，即对发光器件的阳极进行复位，以消除上一帧数据的影响。第二复位电路40可以向第一节点N1输入关断驱动电路10的电压，以避免发光器件异常发光。数据写入电路50可以在数据写入阶段将数据信号端Data的数据信号写入第一节点N1。
同样地，本公开所述的第一复位电路30、第二复位电路40和数据写入电路50均可以通过晶体管来实现。示例性的，第一复位电路30可以包括第四晶体管T4，第四晶体管T4的第一极连接第一初始信号端Vinit1，第四晶体管T4的第二极连接第三节点N3，第四晶体管T4的栅极连接第三栅极信号端Gate3，第四晶体管T4可用于响应第三栅极信号端Gate3的信号将第一初始信号端Vinit1的信号传输至第三节点N3；第二复位电路40可以包括第二晶体管T2，第二晶体管T2的第一极连接第二初始信号端Vinit2，第二晶体管T2的第二极连接第一节点N1，第二晶体管T2的栅极连接第二栅极信号端Gate2，第二晶体管T2可用于响应第二栅极信号端Gate2的信号将第二初始信号端Vinit2的信号传输至第一节点N1；数据写入电路50可以包括第一晶体管T1，第一晶体管T1的第一极连接数据信号端Data，第一晶体管T1的第二极连接第一节点N1，第一晶体管T1的栅极连接第一栅极信号端Gate1，第一晶体管T1可用于响应第一栅极信号端Gate1的信号将数据信号端Data的信号传输至第一节点N1。其中，第一晶体管T1、第二晶体管T2和第四晶体管T4可以均为N型晶体管，例如可以为N型氧化物薄膜晶体管。当然，在其他实施例中，第一复位电路30、第二复位电路40和数据写入电路50还可以具有其他的电路结构，此处不再详述。
如图1所示，在示例性实施例中，耦合电路60可以包括存储电容C，存储电容C可以在不同阶段对各节点的电压进行耦合。
图2为图1中像素驱动电路的各节点的时序图，图中，EM表示使能信号端EM的时序，Gate1表示第一栅极信号端Gate1的时序，Gate2表示第二栅极信号端Gate2的时序，Gate3表示第三栅极信号端Gate3的时序，Data表示数据信号端Data的时序。如图2所示，该像素驱动电路的驱动方法可以包括：复位阶段t1、数据写入阶段t2和发光阶段t3。下面结合时序图对本公开像素驱动端线路的驱动方法进行具体介绍。
图3为根据本公开一种实施方式的像素驱动电路在复位阶段的等效电路图，如图3所示，在复位阶段t1，第三栅极信号端Gate3、第二栅极信号端Gate2先后输出高电平，第四晶体管T4、第二晶体管T2先后导通，第四晶体管T4导通将第一初始信号端Vinit1的初始化信号传输至第三节点N3，对发光器件的阳极进行复位。第二晶体管T2导通将第二初始信号端Vinit2的第二初始化信号传输至第一节点N1，对第一节点N1进行复位。
图4为根据本公开一种实施方式的像素驱动电路在数据写入阶段的等效电路图，如图4所示，在数据写入阶段t2，第二栅极信号端Gate2和第三栅极信号端Gate3均输出低电平，第四晶体管T4和第二晶体管T2关闭。第一栅极信号端Gate1输出高电平信号，第一晶体管T1导通，将数据信号端Data的数据信号传输至第一节点N1。第一节点N1的电压变为Vdata，第三节点N3的电压变为VN3＝Vinit2-Vth。
图5为根据本公开一种实施方式的像素驱动电路在发光阶段的等效电路图，如图5所示，在发光阶段t3，第一晶体管T1、第二晶体管T2、第四晶体管T4均关闭，使能信号端EM输出高电平信号，第五晶体管T5导通，将第一电源端VDD的电压信号写入第二节点N2，从而驱动晶体管T3在第一节点N1的数据信号作用下导通，利用第一电源端VDD和第二电源端VSS的电压差向发光器件提供驱动电流，驱动发光器件进行发光。VN1＝VData+Voled+Vss-Vinit2+Vth，VN3＝Voled+Vss，根据驱动晶体管输出电流公式I＝(μWCox/2L)(Vgs-Vth)2，其中，μ为载流子迁移率；Cox为单位面积栅极存储电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。本公开像素驱动电路中驱动晶体管的输出电流I＝(μWCox/2L)(VData–Vinit2)2。该像素驱动电路能够避免驱动晶体管阈值对其输出电流的影响。
本公开还提供一种显示面板，该显示面板可以包括多个本公开任意实施例所述的像素驱动电路。多个像素驱动电路沿第一方向X和第二方向Y阵列分布，第一方向X例如可以为行方向，第二方向Y例如可以为列方向。图6为根据本公开一种实施方式的显示面板的结构版图，图7为图6中有源层的结构版图，图8为图6中第三导电层的结构版图，图9为图8中第四导电层的结构版图，如图6～图9所示，该显示面板可以包括衬底基板、有源层3、第三导电层4和第四导电层5，其中，有源层3位于衬底基板的一侧，有源层3可以包括第三有源部33、第五有源部35、第十五有源部315和第十六有源部316，第三有源部33用于形成驱动晶体管T3的沟道区；第五有源部35用于形成第五晶体管T5的沟道区；第十五有源部315连接于第三有源部33和第五有源部35之间，第十五有源部315可用于形成驱动晶体管T3的第一极和第五晶体管T5的第一极；第十六有源部316连接于第五有源部35远离第十五有源部315的一侧，第十六有源部316可用于形成第五晶体管T5的第二极；第三导电层4位于有源层3背离衬底基板的一侧，第三导电层4可包括第一导电部41和第一使能信号线EM，第一导电部41与第三有源部33对应设置，第一导电部41在衬底基板的正投影覆盖第三有源部33在衬底基板的正投影，第一导电部41可用于形成驱动晶体管T3的栅极；第一使能信号线EM在衬底基板的正投影可以沿第一方向X延伸且覆盖第五有源部35在衬底基板的正投影，第一使能信号线EM的部分结构可用于形成第五晶体管T5的顶栅；第四导电层5位于第三导电层4背离衬底基板的一侧，第四导电层5可包括第一电源线Vdd，第一电源线Vdd在衬底基板的正投影可以沿第二方向Y延伸，第一电源线Vdd通过过孔连接对应位置的第十六有源部316。
本公开显示面板通过形成第五晶体管T5，可以通过调整第一使能信号线EM的导通电平占空比来调节第五晶体管T5在发光阶段导通时长，从而调节像素驱动所提供的驱动电流大小，由此可以对像素驱动电路在发光阶段进行主动控制，为显示面板所显示画面的灰阶电压进行调节提供了可能，换言之，本公开显示面板因为具有第五晶体管T5，能够实现在发光阶段对显示画面的灰阶值进行调节。
如图6、图7所示，在示例性实施例中，第十六有源部316、第五有源部35、第十五有源部315、第三有源部33依次连接所形成的结构在衬底基板的正投影可以沿第二方向Y延伸，从而第五晶体管T5沿列方向位于驱动晶体管T3的一侧。
应该理解的是，本公开所述某一结构A沿B方向延伸是指，A可以包括主要部分和与主要部分连接的次要部分，主要部分为线、线段或条形状体，主要部分沿B方向伸展，且主要部分沿B方向伸展的长度大于次要部分沿其他方向伸展的长度。
本公开可以利用第三导电层4为掩膜对有源层3进行导体化处理，即有源层3中被第三导电层4覆盖的区域可以形成晶体管的沟道区，有源层3中未被第三导电层4覆盖的区域形成导体结构。
第一使能信号线EM可用于提供图1中的使能信号端EM，第一使能信号线EM在衬底基板的正投影可以沿第一方向X延伸，从而第一使能信号线EM的部分结构覆盖第五有源部35，使得第五有源部35形成第五晶体管T5的沟道区。
如图6、图7所示，在示例性实施例中，第三导电层4中的第一导电部41可以包括第一主体部411和第一增设部412，第一主体部411在衬底基板的正投影可以沿第二方向Y延伸并且覆盖第三有源部33在衬底基板的正投影，第一主体部411可用于形成驱动晶体管T3的栅极。第一增设部412可以沿第一方向X连接于第一主体部411的一侧，该第一增设部412可以通过过孔连接存储电容C的第一极，从而将驱动晶体管T3的栅极与存储电容C的第一极相连接。
第一电源线Vdd可以提供图1中的第一电源端VDD，第一电源线Vdd在衬底基板的正投影沿第二方向Y延伸，第一电源线Vdd可通过过孔连接第十六有源部316，从而将第五晶体管T5的第二极连接至第一电源端VDD。
应该理解的是，本公开所述的某一结构A在衬底基板的正投影覆盖另一结构B在衬底基板的正投影可以理解为，B在衬底基板平面的投影的轮廓完全位于A在同一平面内投影的轮廓的内部。
此外，如图6所示，本公开显示面板还可以包括第一导电层1和第二导电层2，其中，衬底基板、第一导电层1、第二导电层2、有源层3、第三导电层4、第四导电层5依次层叠设置，上述功能层之间可以设置有绝缘层。第一导电层1可以为第一栅金属层(Gate1层)，第二导电层2可以为第二栅金属层(Gate2层)，第三导电层4可以为第三栅金属层(Gate3层)，第四导电层5可以为第一金属走线层(SD1层)。图10为图6中第一导电层的结构版图，图11为图6中第二导电层的结构版图。
如图6、图10所示，在示例性实施例中，第一导电层1可以包括第二导电部12，第二导电部12可用于形成存储电容C的第一极，第二导电部12在衬底基板的正投影可以覆盖第一增设部412在衬底基板的正投影，从而第二导电部12可以在对应位置直接通过过孔连接第一增设部412，将存储电容C的第一极与驱动晶体管T3的栅极相连接。
如图6、图11所示，第二导电层2可以包括第三导电部23，第三导电部23可用于形成存储电容C的第二极，第三导电部23可以包括第二主体部231和第二增设部232，第二主体部231在衬底基板的正投影可以沿第二方向Y延伸且与第二导电部12在衬底基板的正投影部分交叠，第二增设部232连接于第二主体部231靠近第三栅极信号线Gate3的一侧。其中，第二主体部231形成存储电容C的第二极，第二主体部231中具有开孔M，通过该开孔M可以露出部分第二导电部12，从而露出的第二导电部12可以通过过孔连接第一导电部41中的第一增设部412。
第二增设部232可以通过过孔连接第四导电层5的第三桥接部53，以通过第三桥接部53将第二增设部232连接至第三节点N3，使得存储电容C的第二极与第三节点N3相连接。在示例性实施例中，有源层3中形成第三节点N3的导体化结构可以位于第三有源部33远离第五有源部35的一侧，相应地，第二增设部232可以位于第二主体部231远离第一使能信号线EM的一侧。
此外，如图11所示，第二导电层2还可以包括第一栅线Gate1'、第二栅线Gate2'、第三栅线Gate3'和第二使能信号线EM'，第二使能信号线EM'、第一栅线Gate1'和第二栅线Gate2'在第二方向Y上位于第三导电部23的一侧，第三栅线Gate3'位于第三导电部23在第二方向Y的另一侧，第一栅线Gate1'、第二栅线Gate2'、第三栅线Gate3'和第二使能信号线EM'在衬底基板的正投影均可以沿第一方向X延伸，并且第二使能信号线EM'、第一栅线Gate1'和第二栅线Gate2'在第二方向Y上沿远离第三导电部23的方向依次间隔分布。
第一栅线Gate1'与第三导电层4的第一栅极信号线Gate1对应设置，第一栅线Gate1'在衬底基板的正投影可以与第一栅极信号线Gate1在衬底基板的正投影部分交叠且覆盖第一有源部31在衬底基板的正投影，从而第一栅线Gate1'的部分结构可用于形成第一晶体管T1的底栅。
第二栅线Gate2'与第二栅极信号线Gate2对应设置，第二栅线Gate2'在衬底基板的正投影与第二栅极信号线Gate2在衬底基板的正投影部分交叠且覆盖第二有源部32在衬底基板的正投影，从而第二栅线Gate2'的部分结构可用于形成第二晶体管T2的底栅。
第三栅线Gate3'与第三栅极信号线Gate3对应设置，第三栅线Gate3'在衬底基板的正投影与第三栅极信号线Gate3在衬底基板的正投影部分交叠且覆盖第四有源部34在衬底基板的正投影，从而第三栅线Gate3'的部分结构可用于形成第四晶体管T4的底栅。
第二使能信号线EM'与第一使能信号线EM对应设置，第二使能信号线EM'在衬底基板的正投影与第一使能信号线EM在衬底基板的正投影部分交叠且覆盖第五有源部35在衬底基板的正投影，从而第二使能信号线EM'的部分结构可用于形成第五晶体管T5的底栅。
如图6、图7所示，在示例性实施例中，有源层3还可以包括第一有源部31、第二有源部32和第四有源部34，其中，第一有源部31用于形成第一晶体管T1的沟道区，第二有源部32用于形成第二晶体管T2的沟道区，第四晶体管T4用于形成第四晶体管T4的沟道区。第四有源部34和第五有源部35分别位于第三有源部33的两端，以分别连接驱动晶体管T3的两端。
如图7所示，有源层3还可以包括第十一有源部311～第十八有源部318，其中，第十一有源部311连接于所述第一有源部31的一侧，用于形成所述第一晶体管T1的第一极，第十一有源部311在衬底基板的正投影可以沿第一方向X延伸至数据信号线Vdata的下方，以通过过孔与数据信号线Vdata相连接，将第一晶体管T1的第一极连接至数据信号端Data。第十二有源部312连接于所述第一有源部31的另一侧，用于形成所述第一晶体管T1的第二极，第十二有源部312在衬底基板的正投影可沿第二方向Y延伸至第一节点N1的位置，从而可通过过孔连接第四导电层5的第一桥接部51，以将第一晶体管T1的第二极连接至第一节点N1。
第十三有源部313和第十四有源部314分别连接于所述第二有源部32的两侧，第十三有源部313可用于形成所述第二晶体管T2的第一极，第十四有源部314可用于形成所述第二晶体管T2的第二极。第十三有源部313、第二有源部32和第十四有源部314连接后的结构可以沿第二方向Y延伸，第十四有源部314位于第二有源部32靠近第三有源部33的一侧，相应地，第十三有源部313位于第二有源部32远离第三有源部33的一侧。第十三有源部313可通过过孔连接第四导电层5的第二桥接部52，以通过第二桥接部52将连接第三导电层4的第二初始信号线Vinit2，从而将第二晶体管T2的第一极连接至第二初始信号端Vinit2。第十四有源部314可通过过孔连接第四导电层5的第一桥接部51，以通过第一桥接部51将第二晶体管T2的第二极连接至第一节点N1。
第十八有源部318连接于第四有源部34和第三有源部33之间，用于形成第四晶体管T4的第二极和第三节点N3。第十七有源部317连接于第四有源部34远离第三有源部33的一侧，用于形成第四晶体管T4的第一极，第十七有源部317可通过过孔连接第四导电层5的第四桥接部54，以通过第四桥接部54将第四晶体管T4的第一极连接第一初始信号端Vinit1。
如图8所示，在示例性实施例中，第三导电层4还可以包括第一栅极信号线Gate1～第三栅极信号线Gate3以及第一初始信号线Vinit1和第二初始信号线Vinit2，其中，上述各信号线均可以沿第一方向X延伸，第一使能信号线EM、第一栅极信号线Gate1、第二栅极信号线Gate2和第二初始信号线Vinit2位于第三导电部23在第二方向Y上的一侧，并且沿远离第三导电部23的方向在第二方向Y上依次间隔分布，第三栅极信号和第一初始信号线Vinit1位于第三导电部23在第二方向Y上的另一侧，并且沿远离第三导电部23的方向在第二方向Y上间隔分布。
第一栅极信号线Gate1可用于提供图1中的第一栅极信号端Gate1。第一栅极信号线Gate1在衬底基板的正投影覆盖第一有源部31在衬底基板的正投影，第一栅极信号线Gate1的部分结构用于形成第一晶体管T1的顶栅。
第二栅极信号线Gate2可用于提供图1中的第二栅极信号端Gate2。第二栅极信号线Gate2在衬底基板的正投影覆盖第二有源部32在衬底基板的正投影，第二栅极信号线Gate2的部分结构用于形成第二晶体管T2的顶栅。
第三栅极信号线Gate3可用于提供图1中的第三栅极信号端Gate3。第三栅极信号线Gate3在衬底基板的正投影覆盖第四有源部34在衬底基板的正投影，第三栅极信号线Gate3的部分结构用于形成第四晶体管T4的顶栅。
第一初始信号线Vinit1可用于提供图1中的第一初始信号端Vinit1。第一初始信号线Vinit1可通过过孔连接第四导电层5的第四桥接部54，以通过第四桥接部54连接第四晶体管T4的第一极。第二初始信号线Vinit2可用于提供图1中的第二初始信号端Vinit2。第二初始信号线Vinit2可通过过孔连接第四导电层5的第二桥接部52，以通过第二桥接部52连接第二晶体管T2的第一极。
如图9所示，在示例性实施例中，第四导电层5除了包括第一电源线Vdd外，还可以包括第一桥接部51～第四桥接部54，其中，第一桥接部51可用于形成图1中的第一节点N1，第一桥接部51可以包括第一子桥接部511和第二子桥接部512，第一子桥接部511可弯折设置，以分别通过过孔连接第十四有源部314和第十二有源部312，即分别连接第二晶体管T2的第二极和第一晶体管T1的第二极。第二子桥接部512可以沿第二方向Y延伸，第二子桥接部512的一端连接第一子桥接部511，另一端可通过过孔连接第一增设部412，以连接驱动晶体管T3的栅极，从而通过第一子桥接部511和第二子桥接部512将第一晶体管T1的第二极、第二晶体管T2的第二极与驱动晶体管T3的栅极相连接。
第二桥接部52在衬底基板的正投影可以沿第二方向Y延伸，以在第二方向Y上分别通过过过孔连接第十三有源部313和第二初始信号线Vinit2，以将第二晶体管T2的第一极连接第二初始信号端Vinit2。
第三桥接部53在衬底基板的正投影可以沿第一方向X延伸，以在第一方向X上分别通过过孔连接第二增设部232和第十八有源部318，以将第四晶体管T4的第二极、存储电容C的第二极连接第三节点N3。
第四桥接部54在衬底基板的正投影可以沿第二方向Y延伸，以在第二方向Y上分别通过过孔连接第十七有源部317和第一初始信号线Vinit1，将第四晶体管T4的第一极连接至第一初始信号端Vinit1。
此外，如图9所示，第四导电层5还可以包括数据信号线Vdata，数据信号线Vdata在衬底基板的正投影可以沿第二方向Y延伸，数据信号线Vdata可用于提供图1中的数据信号端Data，数据信号线Vdata可通过过孔连接第十一有源部311，以与第一晶体管T1的第一极相连接。如图6所示，在示例性实施例中，在一个重复单元中，数据信号线Vdata和第一电源线Vdd可以位于两侧，换言之，同一重复单元中，像素驱动电路的其他结构位于数据信号线Vdata和第一电源线Vdd之间。
如图6所示，本公开显示面板中的多个像素驱动电路中，一个像素驱动电路可以构成一个重复单元。在本公开的另一示例性实施例中，还可以通过两个像素驱动电路构成一个重复单元。示例性的，图12为根据本公开另一种实施方式的显示面板的结构版图，如图12所示，多个像素驱动电路中可以包括在行方向X上相邻分布的第一像素驱动电路P1和第二像素驱动电路P2，第一像素驱动电路P1和第二像素驱动电路P2可以镜像对称设置。其中，第一像素驱动电路P1和第二像素驱动电路P2可以形成一重复单元Q，该显示面板可以包括在行方向X和列方向Y上阵列分布的多个重复单元Q。并且在行方向上相邻的两个重复单元Q中，一个重复单元Q中的第一像素驱动电路P1与相邻的另一重复单元Q中的第二像素驱动电路P2相邻设置，一个重复单元Q中的第二像素驱动电路P2与另一重复单元Q中的第一像素驱动电路P1相邻设置。
如图12所示，在一个重复单元Q中，第一像素驱动电路P1和第二像素驱动电路P2为镜像对称设置，并且第一像素驱动电路P1中的第一电源线Vdd和第二像素驱动电路P2中的第一电源线Vdd可以连接为一整体，并且在行方向上相邻的两个重复单元Q中，第一像素驱动电路P1中的第一电源线Vdd与相邻重复单元Q中的第二像素驱动电路P2中的第一电源线Vdd不连接。此外，如图12所示，同一重复单元Q中，第一像素驱动电路P1中的数据信号线Data和第二像素驱动电路P2中的数据信号线Data不连接，且两条数据信号线Data分布于两条第一电源线Vdd的两侧。
图13为图6中沿AA方向的剖视图，如图13所示，该显示面板还可以包括缓冲层72、第一绝缘层73、第二绝缘层74、第一介电层75、钝化层76，其中，衬底基板71、缓冲层72、第一导电层1、第一绝缘层73、第二导电层2、第二绝缘层74、有源层3、第三绝缘层75、第三导电层4、第一介电层76、第四导电层5、第一平坦层77依次层叠设置。第一绝缘层73、第二绝缘层74、第三绝缘层75可以氧化硅层，第一介电层75可以为氮化硅层，缓冲层72的材料可以为氧化硅、氮化硅等。衬底基板71可以包括依次层叠设置的玻璃基板、阻挡层、聚酰亚胺层，阻挡层可以为无机材料。第一导电层1、第二导电层2、第三导电层4的材料可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等。第四导电层5的材料可以包括金属材料，例如可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层。
本公开还提供一种显示装置，该显示装置可以包括本公开任意实施例所述的显示面板。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

Claims (18)

1.一种像素驱动电路，其特征在于，包括：
驱动电路，连接第一节点、第二节点和第三节点，所述驱动电路用于响应所述第一节点的电压信号利用所述第二节点和所述第三节点的电压差提供驱动电流；
第一控制电路，连接所述第二节点、第一电源端和使能信号端，所述第一控制电路用于响应所述使能信号端的信号将所述第一电源端的电压信号传输至所述第二节点。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述驱动电路的导通电平与所述第一控制电路的导通电平极性相同。
3.根据权利要求1所述的像素驱动电路，其特征在于，
所述驱动电路包括：
驱动晶体管，第一极连接所述第二节点，第二极连接所述第三节点，栅极连接所述第一节点，所述驱动晶体管用于响应所述第一节点的电压信号利用所述第二节点和所述第三节点的电压差提供驱动电流；
所述第一控制电路包括：
第五晶体管，第一极连接所述第二节点，第二极连接所述第一电源端，栅极连接所述使能信号端，所述第五晶体管用于响应所述使能信号端的信号将所述第一电源端的电压信号传输至所述第二节点。
4.根据权利要求3所述的像素驱动电路，其特征在于，所述驱动晶体管和所述第五晶体管均为N型晶体管。
5.根据权利要求1所述的像素驱动电路，其特征在于，还包括：
第一复位电路，连接所述第三节点、第三栅极信号端和第一初始信号端，所述第一复位电路用于响应所述第三栅极信号端的信号将所述第一初始信号端的信号传输至所述第三节点；
第二复位电路，连接所述第一节点、第二初始信号端和第二栅极信号端，所述第二复位电路用于响应所述第二栅极信号端的信号将所述第二初始信号端的信号传输至所述第一节点；
数据写入电路，连接所述第一节点、第一栅极信号端和数据信号端，所述数据写入电路用于响应所述第一栅极信号端的信号将所述数据信号端的信号传输至所述第一节点；
耦合电路，连接于所述第一节点和所述第三节点之间。
6.根据权利要求5所述的像素驱动电路，其特征在于，
所述第一复位电路包括：
第四晶体管，第一极连接第一初始信号端，第二极连接所述第三节点，栅极连接第三栅极信号端，所述第四晶体管用于响应所述第三栅极信号端的信号将所述第一初始信号端的信号传输至所述第三节点；
所述第二复位电路包括：
第二晶体管，第一极连接所述第二初始信号端，第二极连接所述第一节点，栅极连接第二栅极信号端，所述第二晶体管用于响应所述第二栅极信号端的信号将所述第二初始信号端的信号传输至所述第一节点；
所述数据写入电路包括：
第一晶体管，第一极连接所述数据信号端，第二极连接所述第一节点，栅极连接第一栅极信号端，所述第一晶体管用于响应所述第一栅极信号端的信号将所述数据信号端的信号传输至所述第一节点；
所述耦合电路包括：
存储电容，第一极连接所述第一节点，第二极连接所述第三节点。
7.根据权利要求6所述的像素驱动电路，其特征在于，所述第四晶体管、所述第二晶体管和所述第一晶体管均为N型晶体管。
8.一种像素驱动电路驱动方法，其特征在于，用于驱动权利要求1-7任一项所述的像素驱动电路，所述方法包括：
在发光阶段，向所述使能信号端提供预设占空比的导通电平信号，以控制所述第一控制电路导通的预设时长，利用所述第一控制电路将所述第一电源端的信号传输至所述第二节点，并控制所述驱动电路利用所述第二节点和所述第三节点的电压差提供驱动电流。
9.一种像素驱动电路驱动方法，其特征在于，用于驱动权利要求5所述的像素驱动电路，所述方法包括：
在初始化阶段，利用所述第一复位电路将第一初始信号端的信号传输至所述第三节点，以及利用第二复位电路将第二初始信号端的信号传输至第一节点；
在数据写入阶段，利用所述数据写入电路将所述数据信号端的信号传输至所述第一节点；
在发光阶段，控制所述第一控制电路导通预设时长，利用所述第一控制电路所述第一电源端的信号传输至所述第二节点，并控制所述驱动电路利用所述第二节点和所述第三节点的电压差提供驱动电流。
10.一种显示面板，其特征在于，包括多个权利要求1-7任一项所述的像素驱动电路，多个所述像素驱动电路沿第一方向和第二方向阵列分布，所述像素驱动电路包括第五晶体管和驱动晶体管，所述第五晶体管的第一极连接第二节点，第二极连接第一电源端，栅极连接使能信号端；所述驱动晶体管的第一极连接所述第二节点；所述像素驱动电路用于驱动发光单元发光；所述显示面板还包括：
衬底基板；
有源层，位于所述衬底基板的一侧，所述有源层包括：
第三有源部，在所述衬底基板的正投影沿所述第二方向延伸，所述第三有源部用于形成驱动晶体管的沟道区；
第五有源部，位于所述第三有源部的一侧，用于形成所述第五晶体管的沟道区；
第十五有源部，连接于所述第三有源部和所述第五有源部之间，用于形成所述驱动晶体管的第一极和所述第五晶体管的第一极；
第十六有源部，连接于所述第五有源部远离所述第十五有源部的一侧，用于形成所述第五晶体管的第二极；
第三导电层，位于所述有源层背离所述衬底基板的一侧，所述第三导电层包括：
第一导电部，与所述第三有源部对应设置，所述第一导电部在所述衬底基板的正投影覆盖所述第三有源部在所述衬底基板的正投影，所述第一导电部用于形成所述驱动晶体管的栅极；
第一使能信号线，在所述衬底基板的正投影沿所述第一方向延伸且覆盖所述第五有源部在所述衬底基板的正投影，所述第一使能信号线的部分结构用于形成第五晶体管的顶栅；
第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括：
第一电源线，在所述衬底基板的正投影沿所述第二方向延伸且与所述第十六有源部在所述衬底基板的正投影相交，所述第一电源线通过过孔连接对应位置的所述第十六有源部。
11.根据权利要求10所述的显示面板，其特征在于，所述像素驱动电路还包括第四晶体管，所述第四晶体管的第一极连接第一初始信号端，第二极连接第三节点，栅极连接第三栅极信号端；所述驱动晶体管的第二极连接所述第三节点；
所述有源层还包括：
第四有源部，位于所述第三有源部远离所述第五有源部的一侧，用于形成所述第四晶体管的沟道区；
第十八有源部，连接于所述第四有源部和所述第三有源部之间，用于形成所述第四晶体管的第二极和所述驱动晶体管的第二极；
第十七有源部，连接于所述第四有源部远离所述第十八有源部的一侧，用于形成所述第四晶体管的第一极；
所述第三导电层还包括：
第三栅极信号线，在所述衬底基板的正投影沿所述第一方向延伸且覆盖所述第四有源部在所述衬底基板的正投影，所述第三栅极信号线的部分结构用于形成所述第四晶体管的顶栅；
第一初始信号线，在所述衬底基板的正投影沿所述第一方向延伸且位于所述第三栅极信号在所述衬底基板的正投影远离所述第三有源部在所述衬底基板的正投影的一侧；
所述第四导电层还包括：
第四桥接部，在所述衬底基板的正投影沿所述第二方向延伸，所述第四桥接部分别通过过孔连接所述第一初始信号线和所述第十七有源部。
12.根据权利要求11所述的显示面板，其特征在于，所述像素驱动电路还包括第二晶体管，所述第二晶体管的第一极连接第二初始信号线，第二极连接第一节点，栅极连接第二栅极信号线；所述驱动晶体管的栅极连接所述第一节点；
所述有源层还包括：
第二有源部，在所述衬底基板的正投影沿所述第二方向延伸，所述第二有源部用于形成所述第二晶体管的沟道区；
第十三有源部，连接于所述第二有源部远离所述第三有源部的一侧，用于形成所述第二晶体管的第一极；
第十四有源部，连接于所述第二有源部靠近所述第三有源部的一侧，用于形成所述第二晶体管的第二极；
所述第三导电层还包括：
第二栅极信号线，在所述衬底基板的正投影沿所述第一方向延伸且位于所述第一使能信号线在所述衬底基板的正投影远离所述第三有源部在所述衬底基板的正投影的一侧，所述第二栅极信号线在所述衬底基板的正投影覆盖所述第二有源部在所述衬底基板的正投影，所述第二栅极信号线的部分结构用于形成所述第二晶体管的顶栅；
第二初始信号线，在所述衬底基板的正投影沿所述第一方向延伸，所述第二初始信号线位于所述第二栅极信号线远离所述第一使能信号线的一侧；
所述第四导电层还包括：
第一桥接部，分别通过过孔连接所述第十四有源部和所述第一导电部，以将所述第二晶体管的第二极连接所述驱动晶体管的栅极；
第二桥接部，分别通过过孔连接所述第十三有源部和所述第二初始信号线，以将所述第二晶体管的第一极连接至所述第二初始信号线。
13.根据权利要求12所述的显示面板，其特征在于，所述像素驱动电路还包括第一晶体管，所述第一晶体管的第一极连接数据信号端，第二极连接第一节点，栅极连接第一栅极信号线；
所述有源层还包括：
第一有源部，用于形成所述第一晶体管的沟道区；
第一十一有源部，连接于所述第一有源部的一侧，用于形成所述第一晶体管的第一极；
第十二有源部，连接于所述第一有源部的另一侧，用于形成所述第一晶体管的第二极，所述第十二有源部通过过孔连接所述第一桥接部；
所述第三导电层还包括：
第一栅极信号线，在所述衬底基板的正投影沿所述第一方向延伸且覆盖所述第一有源部在所述衬底基板的正投影，所述第一栅极信号线位于所述第二栅极信号线和所述第一使能信号线之间；
所述第四导电层还包括：
数据信号线，在所述衬底基板的正投影沿所述第二方向延伸且位于所述第三有源部在所述衬底基板的正投影远离所述第一电源线在所述衬底基板的正投影的一侧，所述数据信号线通过过孔连接所述第十一有源部。
14.根据权利要求11所述的显示面板，其特征在于，所述像素驱动电路还包括存储电容，所述存储电容的第一极连接所述第一节点，第二极连接所述第三节点；
所述第一导电部包括第一主体部和第一增设部，所述第一主体部在所述衬底基板的正投影沿所述第二方向延伸且覆盖所述第三有源部在所述衬底基板的正投影，所述第一增设部连接于所述第一主体部远离所述第一电源线的一侧，所述第一增设部在所述衬底基板的正投影沿所述第一方向延伸；
所述显示面板还包括：
第一导电层，位于所述衬底基板和所述有源层之间，所述第一导电层包括：
第二导电部，与所述第一导电部对应设置，所述第二导电部用于形成所述存储电容的第一极且通过过孔连接所述第一增设部；
第二导电层，位于所述第一导电层和所述有源层之间，所述第二导电层包括：
第三导电部，用于形成所述存储电容的第二极，所述第三导电部包括第二主体部和第二增设部，所述第二主体部在所述衬底基板的正投影沿所述第二方向延伸且与所述第二导电部在所述衬底基板的正投影部分交叠，所述第二增设部在所述衬底基板的正投影位于所述第二主体部在所述衬底基板的正投影和所述第三栅极信号线在所述衬底基板的正投影之间；
所述第四导电层还包括：
第三桥接部，在所述衬底基板的正投影沿所述第一方向延伸，所述第三桥接部分别通过过孔连接所述第二增设部和所述第十八有源部；
其中，所述第二主体部具有开口，用于露出部分所述第二导电部，所述第一增设部在所述衬底基板的正投影位于所述开口在所述衬底基板的正投影内，所述第二导电部正对所述开口的部分通过过孔连接所述第一增设部。
15.根据权利要求13所述的显示面板，其特征在于，所述第二导电层还包括：
第一栅线，在所述衬底基板的正投影沿所述第一方向延伸且与所述第一栅极信号线在所述衬底基板的正投影部分交叠，所述第一栅线在所述衬底基板的正投影覆盖所述第一有源部在所述衬底基板的正投影，所述第一栅线的部分结构用于形成所述第一晶体管的底栅；
第二栅线，在所述衬底基板的正投影沿所述第一方向延伸且与所述第二栅极信号线在所述衬底基板的正投影部分交叠，所述第二栅线在所述衬底基板的正投影覆盖所述第二有源部在所述衬底基板的正投影，所述第二栅线的部分结构用于形成所述第二晶体管的底栅；
第三栅线，在所述衬底基板的正投影沿所述第一方向延伸且与所述第三栅极信号线在所述衬底基板的正投影部分交叠，所述第三栅线在所述衬底基板的正投影覆盖所述第四有源部在所述衬底基板的正投影，所述第三栅线的部分结构用于形成所述第四晶体管的底栅。
16.根据权利要求10所述的显示面板，其特征在于，所述第一方向为行方向，所述第二方向为列方向；
所述显示面板包括沿行列方向分布的多个重复单元，所述重复单元包括在行方向上相邻的两个所述像素驱动电路，每列所述像素驱动电路对应设置一条所述第一电源线；
同一重复单元中，两条所述第一电源线相连接。
17.根据权利要求16所述的显示面板，其特征在于，在同一重复单元中，在行方向相邻的两个所述像素驱动电路互为镜像。
18.一种显示装置，其特征在于，包括权利要求10-17任一项所述的显示面板。
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CN112885850B (zh) * 2021-01-29 2024-04-05 合肥京东方卓印科技有限公司 显示面板、显示装置
CN115497964A (zh) * 2021-02-10 2022-12-20 京东方科技集团股份有限公司 显示面板和显示装置
CN114664253B (zh) * 2022-03-21 2022-12-06 长沙惠科光电有限公司 像素电路、像素驱动方法及显示装置
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