JP6300534B2

JP6300534B2 - 表示装置

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Description

本発明は、表示装置に関し、特に画素回路の構成の技術に関する。

近年、モバイル用途の発光表示装置において、高精細化や低消費電力化に対する要求が強くなってきている。モバイル用途の表示装置としては、液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＤｅｖｉｃｅ：ＬＣＤ）や、有機ＥＬ表示装置等の自発光素子（ＯＬＥＤ：ＯｒｇａｎｉｃＬｉｇｈｔ−ＥｍｉｔｔｉｎｇＤｉｏｄｅ）を利用した表示装置や、電子ペーパー等が採用されている。

その中でも、ディスプレイパネルの薄型化や高輝度化や高速化を目的として、有機ＥＬ表示装置の開発が進められている。有機ＥＬ表示装置は、有機発光ダイオード（organic light-emitting diode）から構成された画素を備えた表示装置であり、機械的な動作がない為に反応速度が速く、各画素自体が発光するために高輝度表示が可能になるとともに、バックライトが不要となるために薄型化が可能になるので、次世代の表示装置として期待されている。

有機ＥＬ表示装置の表示部を構成する画素を駆動する画素回路には、様々な構成が検討されている。一つの構成として、信号線と走査線が格子状に配置された従来の構成に加え、電源線とそれを制御する電源線走査回路を備えたものがある（例えば、特許文献１参照）。

特開２００７−３１０３１１号公報

本発明は、高精細化に伴う画素回路の縮小を容易にする表示装置を提供する。又は、画素回路及び周辺回路を簡略化した表示装置を提供する。又は、プロセスコストを削減した、あるいは材料コストを削減した表示装置を提供する。

本発明の一実施形態によると、各画素に設けられた発光素子を電流駆動するための駆動トランジスタを有し、駆動トランジスタのドレインは第１の電源に接続され、ソースは発光素子及び容量の一端に接続され、ゲートは第１のスイッチを介して第１の電源に接続されると同時に第２のスイッチを介して容量の他端に接続され、容量の他端が更に第３のスイッチを介して信号線に接続されており、第１の電源を複数の電圧に選択制御する制御回路を有することを特徴とする表示装置が提供される。

さらに、他の好ましい態様として、制御回路は、発光素子をリセットする際と、容量に信号を書き込む際と、発光素子を点灯させる際に、第１の電源をそれぞれに対応する第一、第二、および第三電圧に選択制御することを特徴とする表示装置が提供される。

さらに、他の好ましい態様として、第１スイッチのゲート、第２スイッチのゲート及び第３スイッチのゲートが、第１走査線に接続されることを特徴とする表示装置が提供される。

さらに、他の好ましい態様として、駆動ＴＦＴのゲートは第１のスイッチを介して第２の電源に接続されることを特徴とする表示装置が提供される。

さらに、他の好ましい態様として、第１スイッチのゲート及び第３スイッチのゲートが第１走査線に接続され、第２スイッチのゲートが第２走査線に接続されることを特徴とする表示装置が提供される。

さらに、他の好ましい態様として、駆動ＦＦＴのソース及び容量の一端が第４のスイッチを介して発光素子に接続され、第２のスイッチ及び第４のスイッチのゲートが第３走査線に接続されることを特徴とする表示装置が提供される。

本発明の第１実施形態における表示装置の回路構成を示した概略図である。本発明の第１実施形態における表示装置の画素回路の概略図である。本発明の第１実施形態における表示装置の画素回路の、点灯していた画素がリセット状態に移行する際の動作を示した概略図である。本発明の第１実施形態における表示装置の画素回路の、リセット後の信号書込み動作を示した概略図である。本発明の第１実施形態における表示装置の画素回路の、点灯動作を示した概略図である。本発明の第１実施形態における表示装置の画素回路の、タイミングチャートを示した図である。本発明の第２実施形態における表示装置の画素回路の概略図である。本発明の第３実施形態における表示装置の画素回路の概略図である。本発明の第４実施形態における表示装置の画素回路の概略図である。本発明の第５実施形態における表示装置の画素回路の概略図である。本発明の第６実施形態におけるタブレット端末の構成図である。従来例の一実施形態における表示装置の画素回路を示した概略図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の長さ、幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

＜第１実施形態＞
図１乃至図６を用いて、本発明の第１実施形態における表示装置の構成を説明する。図１は、本発明の第１実施形態における表示装置の回路構成を示した概略図である。図２は、本発明の第１実施形態における表示装置の画素回路を示した概略図である。

第１実施形態における表示装置は、図１に示すように、画素５０が格子状に配置され、表示領域１００を形成する。格子状に配置された画素５０の各行に走査線２０及び電源線４０がそれぞれ配線され、接続される。また、格子状に配置された画素５０の各列には信号線３０がそれぞれ配線され、接続される。走査線２０の電気信号を制御するための垂直走査回路２００、電源線４０の電圧値を制御するための電源線走査回路４００及び信号線３０の電気信号を制御するためのデータ入力回路３００が、それぞれ表示領域１００の外側に配置される。なお、図１では垂直走査回路２００を表示領域１００の左側に、データ入力回路３００を表示領域１００の上側に、電源線走査回路４００を表示領域１００の右側に配置されているが、これらの配置や位置関係等は、図１に示された構成に限られない。

表示領域１００を構成する各画素５０には、それぞれ発光素子が設けられ、発光素子を発光させるために図２で示される画素回路５００が設けられる。画素回路５００は、電位供給ＴＦＴ５１、Ｃｓ接続ＴＦＴ５２、信号書込みＴＦＴ５３、駆動ＴＦＴ５４、信号容量Ｃｓ、有機ＥＬ素子５６、走査線２０、信号線３０及び電源線４０によって構成される。

電位供給ＴＦＴ５１のゲート、Ｃｓ接続ＴＦＴ５２のゲート及び信号書込みＴＦＴ５３のゲートは、走査線２０に接続される。電位供給ＴＦＴ５１のドレインは電源線４０に接続され、ソースは駆動ＴＦＴ５４のゲート及びＣｓ接続ＴＦＴ５２のドレインに接続される。駆動ＴＦＴ５４のソースは信号容量Ｃｓの一端及び有機ＥＬ素子５６の陽極に接続される。電位供給ＴＦＴ５１のソースは電源線４０に接続され、ゲートはＣｓ接続ＴＦＴ５２のゲート及び信号書込みＴＦＴ５３のゲートとともに走査線２０に接続される。信号書込みＴＦＴ５３のソースは信号線３０に接続され、ドレインは信号容量Ｃｓの他端及びＣｓ接続ＴＦＴ５２のソースに接続される。有機ＥＬ素子５６の陰極は接地電極または負電位の電極に接続される。

ここで、信号書込みＴＦＴ５３及び電位供給ＴＦＴ５１はｎＭＯＳ型トランジスタであり、Ｃｓ接続ＴＦＴ５２はｐＭＯＳ型トランジスタである。第１実施形態においては、特に信号書込みＴＦＴ５３、電位供給ＴＦＴ５１及びＣｓ接続ＴＦＴ５２の各ゲートが、一括して走査線２０に接続されていることを特徴としている。

以下、図３乃至５を用いて、画素回路５００の動作を説明する。

図３は、本発明の第１実施形態における表示装置の画素回路の、点灯していた画素がリセット状態に移行する際の動作を示した概略図であり、左側が点灯時、右側がリセット時を示している。点灯時は、走査線２０の走査線電圧は低電圧（Ｖｌｏｗとする）をとり、電位供給ＴＦＴ５１及び信号書込みＴＦＴ５３の各ゲートは低電圧となりオフ状態となるため、いずれも図３では図示していない。また、点灯時には、電源線４０に電圧Ｖｄｄが印加されるよう、電源線走査回路４００は電源線４０を選択走査する。Ｖｄｄは、例えば５［Ｖ］をとる。

点灯状態からリセット状態に移行する際には、電源線４０の電圧が点灯時の電圧Ｖｄｄからリセット電圧Ｖｒｓｔになるよう、電源線走査回路４００は電源線４０を選択走査する。リセット電圧Ｖｒｓｔは、例えば−３［Ｖ］をとる。

このとき、信号容量Ｃｓに駆動ＴＦＴ５４の閾値電圧（Ｖｔｈとする）以上の電圧が書き込まれている場合には、駆動ＴＦＴ５４のソースはリセット電圧Ｖｒｓｔにリセットされる。仮に信号容量Ｃｓに書き込まれた電圧が０［Ｖ］の場合には、駆動ＴＦＴ５４のソース側の電圧は、リセット電圧Ｖｒｓｔと閾値電圧Ｖｔｈの和（Ｖｒｓｔ＋Ｖｔｈとする）にリセットされる。このように、駆動ＴＦＴ５４のソースは、あらかじめ信号容量Ｃｓに書き込まれていた前フレームの信号電圧に応じて、ＶｒｓｔからＶｒｓｔ＋Ｖｔｈの間の異なる電圧にリセットされるものの、Ｖｒｓｔ近傍にリセットされることには変わりない。なお、有機ＥＬ素子５６のカソード（陰極）電圧Ｖｓｓは、例えば−３［Ｖ］をとる。

図４は本発明の第１実施形態における表示装置の画素回路の、リセット後の信号書込み動作を示した図である。

信号書込み時は、電源線４０の電圧がリセット電圧Ｖｒｓｔから、書込み電圧Ｖｗｒｔになるよう、電源線走査回路４００は電源線４０を選択走査する。書き込み電圧Ｖｗｒｔは、例えば１［Ｖ］をとる。これと同時に、走査線２０の電圧を低電圧Ｖｌｏｗから高電圧Ｖｈｉｇｈに変更するよう、垂直走査回路２００は走査線２０を選択走査する。ここで、Ｖｌｏｗは例えば−４［Ｖ］であり、Ｖｈｉｇｈは例えば８［Ｖ］である。なお、Ｃｓ接続ＴＦＴ５２のゲートは高電圧となりオフ状態となるので、図４では図示していない。

駆動ＴＦＴ５４のゲートは電源線４０に接続されるので、駆動ＴＦＴ５４はダイオード接続を構成し、駆動ＴＦＴ５４のソース端電圧はＶｗｒｔ−Ｖｔｈに漸近するとともに、信号容量Ｃｓの一端に印加される。一方、信号容量Ｃｓの他端には、信号線３０の信号電圧Ｖｄａｔａが印加される。信号電圧Ｖｄａｔａは、例えば０［Ｖ］から４［Ｖ］の値をとる。これによって、信号容量ＣｓにはＶｄａｔａ−Ｖｗｒｔ＋Ｖｔｈの電圧が書き込まれ、信号書込み動作が終了する。

図５は本発明の第１実施形態における表示装置の画素回路の、点灯動作を示した図である。

点灯動作時は、電源線４０の電圧が書込み電圧ＶｗｒｔからＶｄｄになるよう、電源線走査回路４００は電源線４０を選択走査する。これと同時に、走査線２０の電圧を高電圧Ｖｈｉｇｈから低電圧Ｖｌｏｗに変更するよう、垂直走査回路２００は走査線２０を選択走査する。電源線４０の電圧（Ｖｄｄ）と走査線２０の電圧（Ｖｌｏｗ）は、略１フレーム期間固定される。

駆動ＴＦＴ５４のソース−ドレイン間には、信号容量Ｃｓに書き込まれた電圧Ｖｄａｔａ−Ｖｗｒｔ＋Ｖｔｈが印加されるため、駆動ＴＦＴ５４はＶｔｈのばらつきに影響されることなく、有機ＥＬ素子５６を電流駆動することができる。なお、信号容量Ｃｓは、スイッチの飛び込み等に対して十分なＳ／Ｎ比を確保できるようにするために、１００［ｆＦ］〜２００［ｆＦ］以上の容量値を有することが、より望ましい。

図６は、図３乃至５で説明した画素回路５００の動作の、タイミングチャートである。電源線４０の電圧、走査線２０の電圧、駆動ＴＦＴ５４のゲート端電圧及び駆動ＴＦＴ５４のソース端電圧について、画素回路５００の動作の時系列に沿った電圧の変化を表しており、上側にｎ行目の画素回路の動作を示し、下側にｎ＋１行目の画素回路の動作を示した。

まず、リセット時には、電源線４０の電圧は点灯時のＶｄｄからリセット電圧Ｖｒｓｔになり、これによって駆動ＴＦＴ５４のゲート端電圧及びソース端電圧はＶｒｓｔ〜Ｖｒｓｔ＋Ｖｔｈにリセットされる。次に、書き込み時には、電源線４０の電圧を書込み電圧Ｖｗｒｔにするとともに走査線２０の電圧を高電圧Ｖｈｉｇｈにし、これによって駆動ＴＦＴ５４のソース端電圧がＶｗｒｔ−Ｖｔｈに漸近する。このとき駆動ＴＦＴ５４のゲート端は電源線４０に接続されているので、駆動ＴＦＴ５４のゲート端電圧はＶｗｒｔとなる。そして、点灯時には、電源線４０の電圧をＶｄｄにするとともに走査線２０の電圧を低電圧Ｖｌｏｗにし、これによって駆動ＴＦＴ５４のゲート端電圧及びソース端電圧はＶｄａｔａ−Ｖｗｒｔ＋Ｖｔｈとなる。

ｎ＋１行目の画素回路は、ｎ行目の画素回路に１水平走査期間遅れて、同様の動作を行う。なお、図６ではリセット期間を１水平期間としたが、リセット期間を複数水平期間に渡って実行しても良い。リセット動作時には寄生容量の大きい有機ＥＬ素子５６のアノード電圧を数［Ｖ］シフトさせる必要があるので、リセット期間を複数機関に渡って実行した場合には、動作設計上のマージンを大きく確保することが可能となる。

以上、図１乃至６で説明したように、本発明の第１実施形態では、信号線３０に書き込まれた信号電圧Ｖｄａｔａに１以下の係数をかけることなく、駆動ＴＦＴ５４のソース−ゲート間電圧を規定する信号容量Ｃｓにそのまま書き込むことが可能となる。これによって、信号電圧の低減が可能となり、信号電圧の信号線への書き込みに伴う消費電力を削減することが可能となる。

また、本発明の第１実施形態によると、走査線２０に対する相補信号を供給する別の信号線を配置する必要が無いので、画素回路５００及び周辺回路の簡略化することができ、特に走査回路２００の構成を簡略化することが可能となる。

さらに、本発明の第１実施形態によると、画素回路５００を構成する容量は信号容量Ｃｓのみで足りるので、表示装置の多画素化・高精細化に伴い求められる画素回路の縮小を実現することが可能となる。

＜従来技術との比較＞
図１２は、従来例の一実施形態における表示装置の画素回路７００を示した概略図である。上述の特許文献１で示された従来技術をここで簡単に説明し、本発明と比較する。

従来の画素回路７００では、付加容量Ｃａｄｄが配置されていることによって、信号線７３０の信号電圧を画素内に設けられた信号容量Ｃｓ’に書き込む際には、付加容量Ｃａｄｄとの容量分割がされるために、信号電圧が減衰してしまう。したがって、信号線７２０の信号電圧を一定程度以上に保つ必要があり、信号電圧を下げることは困難であった。また、信号電圧の書込み時には、駆動ＴＦＴ６５４がオンする（いわゆる移動度補正が生じる）ため、書き込み中に駆動ＴＦＴ６５４のソース電位が上昇し、信号容量Ｃｓ’に書き込まれた信号電圧はさらに減衰してしまう。このことからも、信号線６２０に書き込む信号電圧を下げることが困難であり、信号線への信号電圧の書込みに伴う消費電力が著しく増大してしまうという問題がある。なお、信号容量Ｃｓ’と付加容量Ｃａｄｄの容量比を調節することによって、信号電圧を下げるということも考えられるが、これを実現するには容量の面積を大きく取る必要があるので、多画素化・高精細化の要請に反することとなる。

これに対し、本発明の第１実施形態では、駆動ＴＦＴ５４のソース−ゲート間電圧を規定する信号容量Ｃｓにそのまま書き込むことによって信号電圧を低減し、画素回路５００を構成する容量は信号容量Ｃｓのみですむので回路の小スペース化を実現することができること等により、従来技術の上記問題を解消することを可能としたものである。

以下、図７乃至１０を参照しながら、本発明の別の実施形態について説明する。なお、別の実施形態において、第１実施形態と構成を同じくする部分については、第１実施形態と同様の効果を得ることができる。

＜第２実施形態＞
図７は、本発明の第２実施形態における表示装置の画素回路５２０の概略図である。第２実施形態では、第１実施形態と異なり、電位供給線４２が配置され、電位供給ＴＦＴ５１のソース側は電源線４０には接続されず、電位供給線６０に接続されることを特徴とする。ここで、電位供給線４２には、一定の電位（Ｈｉｇｈ値）が供給される。

画素回路５２０では、書き込み時における電源線４０の電圧を、第１実施例のようにＶｗｒｔにする必要がなく、Ｖｄｄにすることが可能となるので、電源線４０の電圧はＶｄｄ及びＶｒｓｔの２値にすることができる。これによって、電源線走査回路４００をより簡略化することができ、表示装置の狭額縁化を実現することが可能となる。

＜第３実施形態＞
図８は、本発明の第３実施形態における表示装置の画素回路５３０の概略図である。第３実施形態では、第１実施形態と異なり、第２走査線２２が配置される。第２走査線２２は、垂直走査回路２００に接続されており、垂直走査回路２００は走査線２０及び第２走査線２２を制御する。また、Ｃｓ接続ＴＦＴ５２のゲートは走査線２０には接続されず、第２走査線２２に接続される。また、Ｃｓ接続ＴＦＴ６２にはｎＭＯＳ型トランジスタが用いられる。

第３実施形態では、画素回路５３０を構成するＴＦＴを全てｎＭＯＳ型トランジスタで構成することができるので、ｐＭＯＳ型トランジスタを作成する必要がないことに伴うプロセスコストを削減することができる。また、ＴＦＴの材料にＩｎＧａＺｎＯなどの、インジウム・ガリウム・亜鉛を酸化させた酸化物半導体を使用することができ、これによってコストを削減することが可能となる。

さらに、第３実施形態では、Ｃｓ接続ＴＦＴ６２のゲートを駆動する第２走査線２２を、信号書込みＴＦＴ５３及び電位供給ＴＦＴ５１のゲートを駆動する走査線２０に対して、逆電圧かつ同一タイミングの相補駆動としてもよい。これによって、走査線２０及び第２走査線２２を駆動する垂直走査回路２００の構成を簡略化することができ、表示装置の狭額縁化を実現することが可能となる。

＜第４実施形態＞
図９は、本発明の第４実施形態における表示装置の画素回路５４０の概略図である。第４実施形態では、第３走査線２２が配置される。Ｃｓ接続ＴＦＴ６２にはｎＭＯＳ型トランジスタが用いられ、ゲートは走査線２０には接続されず、第３走査線２３に接続される。さらに、駆動ＴＦＴ５４のソース及び信号容量Ｃｓの一端と、有機ＥＬ素子５６との間に、点灯制御ＴＦＴ６５が配置される。点灯制御ＴＦＴ６５にはｎＭＯＳ型トランジスタが用いられており、ソースが有機ＥＬ素子５６に接続され、ドレインが駆動ＴＦＴ５４及び信号容量Ｃｓの一端に接続され、ゲートは第３走査線２３に接続される。このように、第４実施例は、第１実施例等と比較して、Ｃｓ接続ＴＦＴ６２のゲートを電位供給ＴＦＴ５１及び信号書込みＴＦＴ５３の各ゲートと分離し、さらに、点灯制御ＴＦＴ６５のゲートと共に第３走査線２３に接続され、駆動することを特徴としている。

第４実施形態は、第３実施形態と同様に、画素回路５４０を構成するＴＦＴをｎＭＯＳ型トランジスタで構成することによるプロセスコスト削減や、ＴＦＴの材料に酸化物半導体を使用することによるコスト削減を実現することができる。

さらに、第４実施形態では、特に点灯制御ＴＦＴ６５のゲートをＣｓ接続ＴＦＴのゲートと共に第３走査線２３に接続することによって、更に別の走査線を設けなくとも、フレーム期間内における有機ＥＬ素子５６の発光デューティを自在に制御することが可能となる。このような発光デューティの制御は、特に動画像の対する「ぼやけ」現象の抑制や、表示装置のパネル部全体の輝度制御機能として活用を図ることが可能となる。

＜第５実施形態＞
図１０は、本発明の第５実施形態における表示装置の画素回路５５０の概略図である。第５実施形態では、第１実施形態と異なり、電圧関係の正負が逆になっており、信号書込みＴＦＴ６１、Ｃｓ接続ＴＦＴ６２、電位供給ＴＦＴ６３及び駆動ＴＦＴ６４のｎＭＯＳ型／ｐＭＯＳ型が逆になっている点が異なる。また、有機ＥＬ素子６６は共通アノード接続を有する構成の素子が用いられる。

有機ＥＬ素子は、材料やデバイス構造等によって、共通カソード／共通アノードの構成方法の中で発光効率や信頼性寿命の観点から有利な構成方法が決まるので、有機ＥＬ素子の材料やデバイス構造等によっては共通アノード接続を採用した有機ＥＬ素子もありえる。第５実施形態における画素回路５５０によれば、このような有機ＥＬ素子を用いて発光効率を上げ信頼性寿命を延ばしつつ、第１実施形態で説明した本発明の効果を享受することが可能となる。

＜第６実施形態＞
図１１は、本発明の第６実施形態におけるタブレット端末６００の構成図である。有機ＥＬディスプレイ６０１は、例えば第１実施例で説明した表示装置の構成を有している。タブレット端末６００は、有機ＥＬディスプレイ６０１及びタブレット端末全体の制御を行うＭＰＵ６０２、メモリ６０３、アンテナを含むワイヤレスインターフェイス６０４、ワイヤレスインターフェイス６０４の信号処理を行う信号処理回路６０５等を有し、それぞれが適宜内部インターフェイス６０７等で相互に接続される。また、タブレット端末６００は２次電池６０６も備える。以上説明したタブレット端末６００の各構成要素は、タブレット端末に関して知られた従来の技術等によって構成される。

以上、第１実施形態乃至第６実施形態においては、開示例として有機ＥＬ表示装置の場合を例示したが、その他の適用例として、液晶表示装置、その他の自発発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、本実施形態は特に小型の表示装置において効果が顕著であるが、中小型から大型まで、特に限定することなく適用が可能であることは言うまでもない。

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったものの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

２０…走査線、３０…信号線、４０…電源線、５０…画素、５１…電源供給ＴＦＴ、５２…Ｃｓ接続ＴＦＴ、５３…信号書込みＴＦＴ、５４…駆動ＴＦＴ、５６…有機ＥＬ素子、１００…表示領域、２００…垂直走査回路、３００…データ入力回路、４００…電源線走査回路、５００…画素回路

Claims

各画素に設けられた発光素子を電流駆動するための駆動トランジスタを有し、
前記駆動トランジスタのドレインは第１の電源に接続され、ソースは発光素子及び容量の一端に接続され、ゲートは第１のスイッチを介して前記第１の電源に接続されると同時に第２のスイッチを介して前記容量の他端に接続され、
前記容量の他端が更に第３のスイッチを介して信号線に接続され、
前記第１のスイッチのゲート、前記第２のスイッチのゲート及び前記第３のスイッチのゲートが第１走査線に接続され、
前記第２のスイッチは、前記第１のスイッチと前記第３のスイッチと極性が異なり、
前記第１の電源を複数の電圧に選択制御する制御回路を有する表示装置。
前記制御回路は、前記発光素子をリセットする際に前記第１の電源を第一電圧値と、前記容量に信号を書き込む際に前記第１の電源を前記第一電圧値と異なる第二電圧値と、前記発光素子を点灯させる際に前記第１の電源を前記第一電圧値および前記第二電圧値と異なる第三電圧値に、前記第１の電源を選択制御することを特徴とする、請求項１に記載の表示装置。
各画素に設けられた発光素子を電流駆動するための駆動トランジスタを有し、
前記駆動トランジスタのドレインは第１の電源に接続され、ソースは発光素子及び容量の一端に接続され、ゲートは第１のスイッチを介して第２の電源に接続されると同時に第２のスイッチを介して前記容量の他端に接続され、
前記容量の他端が更に第３のスイッチを介して信号線に接続され、
前記第１のスイッチのゲート、前記第２のスイッチのゲート及び前記第３のスイッチのゲートが、第１走査線に接続され、
前記第２のスイッチは、前記第１のスイッチと前記第３のスイッチと極性が異なり、
前記第１の電源を複数の電圧に選択制御する制御回路を有する表示装置。
前記制御回路は、前記発光素子をリセットする際に前記第１の電源を第一電圧値と、前記発光素子を点灯させる際に前記第１の電源を前記第一電圧値と異なる第二電圧値に、前記第１の電源を選択制御する、請求項３に記載の表示装置。
各画素に設けられた発光素子を電流駆動するための駆動トランジスタを有し、
前記駆動トランジスタのドレインは第１の電源に接続され、ソースは容量の一端と接続されると同時に第４のスイッチを介して前記発光素子に接続され、ゲートは第１のスイッチを介して前記第１の電源に接続されると同時に第２のスイッチを介して前記容量の他端に接続され、
前記容量の他端が更に第３のスイッチを介して信号線に接続され、
前記第１のスイッチのゲート及び前記第３のスイッチのゲートが第１走査線に接続され、
前記第２のスイッチ及び前記第４のスイッチのゲートが第３走査線に接続され、
前記第１の電源を複数の電圧に選択制御する制御回路を有する表示装置。
前記制御回路は、前記発光素子をリセットする際に前記第１の電源を第一電圧値と、前記容量に信号を書き込む際に前記第１の電源を前記第一電圧値と異なる第二電圧値と、前記発光素子を点灯させる際に前記第１の電源を前記第一電圧値および前記第二電圧値と異なる第三電圧値に、前記第１の電源を選択制御することを特徴とする、請求項５に記載の表示装置。