JP6082563B2 - 表示装置 - Google Patents

Description

本発明の実施形態は、表示装置に関する。

近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。

このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機ＥＬ（エレクトロルミネッセンス）表示装置が注目され、盛んに研究開発が行われている。有機ＥＬ表示装置は、薄型化及び軽量化の妨げとなるバックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を備えている。

一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の画素を備えている。各画素は、自己発光素子である有機ＥＬ素子及び有機ＥＬ素子に駆動電流を供給する画素回路により構成され、有機ＥＬ素子の発光輝度を制御することにより表示動作を行う。

画素回路の駆動方式としては、電圧信号により行なう方式が知られている。また、電圧電源をスイッチングし、ハイ及びローに切り換えるとともに、映像信号線から映像信号及び初期化信号の両方を出力することにより、画素の構成素子数と配線数とを削減し、画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている。

米国特許第６，２２９，５０６号明細書 特開２０１１−１４５６２２号公報

ところで、上記のような有機ＥＬ表示装置において、画素の高精細化が一層進む場合、配線を配置するスペースが低減することになる。これにより、画素に容量部を形成できなくなってしまう恐れがある。
この発明は以上の点に鑑みなされたもので、その目的は、容量部を形成することができる高精細な表示装置を提供することにある。

一実施形態に係る表示装置は、
行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、
前記複数の画素の各々は、
高電位電源線及び低電位電源線間に接続された表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、
映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、
前記駆動トランジスタのソース電極に接続された第１電極と、前記第１電極に対向した第２電極とを有した補助容量と、を備え、
前記複数の画素は、前記高電位電源線と隣合う位置に設けられた第１画素と、前記高電位電源線と隣合う位置から外れて設けられた第２画素と、を含み、
前記第１画素における前記補助容量の前記第２電極は、前記高電位電源線で形成され、
前記第２画素における前記補助容量の前記第２電極は、前記リセット配線で形成されている。

図１は、第１の実施形態に係る有機ＥＬ表示装置を概略的に示す平面図である。 図２は、上記有機ＥＬ表示装置における画素の等価回路を示す平面図である。 図３は、上記有機ＥＬ表示装置における他の画素の等価回路を示す平面図である。 図４は、上記有機ＥＬ表示装置の駆動トランジスタ及び有機ＥＬダイオードを示す断面図である。 図５は、上記第１の実施形態に係る絵素を概略的に示す平面図である。 図６は、上記有機ＥＬ表示装置の駆動方法における制御信号のオン、オフタイミングを示すタイミングチャートである。 図７は、上記有機ＥＬ表示装置のリセット動作における画素の等価回路を示す図である。 図８は、上記有機ＥＬ表示装置のプリオフセットキャンセル動作における画素の等価回路を示す図である。 図９は、上記有機ＥＬ表示装置のオフセットキャンセル動作における画素の等価回路を示す図である。 図１０は、上記有機ＥＬ表示装置の移動度補正動作における画素の等価回路を示す図である。 図１１は、上記有機ＥＬ表示装置の発光動作における画素の等価回路を示す図である。 図１２は、上記第１の実施形態に係る有機ＥＬ表示装置の絵素の変形例を概略的に示す平面図である。 図１３は、第２の実施形態に係る有機ＥＬ表示装置における画素の等価回路を示す平面図である。 図１４は、上記第２の実施形態に係る有機ＥＬ表示装置の駆動方法における制御信号のオン、オフタイミングを示すタイミングチャートである。

以下、図面を参照しながら第１の実施形態に係る表示装置及び表示装置の駆動方法について詳細に説明する。この実施形態において、表示装置は、アクティブマトリクス型の表示装置であり、より詳しくはアクティブマトリクス型の有機ＥＬ（エレクトロルミネッセンス）表示装置である。

図１は、第１の実施形態に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置が含む画素の等価回路図である。図３は、図１の表示装置が含む他の画素の等価回路図である。図３は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。なお、図３では、表示装置を、その表示面、すなわち前面又は光出射面が上方を向き、背面が下方を向くように描いている。この表示装置は、アクティブマトリクス型駆動方式を採用した上面発光型の有機ＥＬ表示装置である。尚、本実施の形態では、上面発光型の有機ＥＬ表示装置であるが、本実施の形態は下面発光型の有機ＥＬ表示装置についても適用可能である。

図１に示すように、有機ＥＬ表示装置は、２型以上のアクティブマトリクス型表示装置として構成され、表示パネルＤＰと、表示パネルＤＰの動作を制御するコントローラ１２とを含んでいる。この実施の形態において、表示パネルＤＰは、有機ＥＬパネルである。

表示パネルＤＰは、ガラス板等の光透過性を有する絶縁基板ＳＵＢ、絶縁基板ＳＵＢの表示領域Ｒ１上にマトリクス状に配列されたｍ×ｎ個の画素ＰＸ、画素ＰＸの行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた第１走査線Ｓｇａ（１〜ｍ）乃至第６走査線Ｓｇｆ（１〜ｍ）、画素ＰＸの列毎に接続されたｎ本の映像信号線ＶＬ（１〜ｎ）を備えている。複数の画素ＰＸが配列する各行において、赤（Ｒ）表示用、緑（Ｇ）表示用、青（Ｂ）表示用の３つの画素ＰＸは、周期的に並んで設けられている。画素ＰＸは、列方向Ｙにｍ個、行方向Ｘにｎ個並べられている。また、表示パネルＤＰは、電位ＰＶＤＤに固定される高電位電源線ＳＬａと、電位ＰＶＳＳに固定される低電位電源線ＳＬｂと、を有している。

表示パネルＤＰは、第１走査線Ｓｇａ（１〜ｍ）乃至第６走査線Ｓｇｆ（１〜ｍ）を画素ＰＸの行毎に順次駆動する走査線駆動回路ＹＤＲ１、ＹＤＲ２、複数の映像信号線ＶＬ（１〜ｎ）を駆動する信号線駆動回路ＸＤＲを備えている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、絶縁基板ＳＵＢの表示領域Ｒ１外側の非表示領域Ｒ２上に一体的に形成され、コントローラ１２とともに駆動部１０を構成している。

図２に示すように、各画素ＰＸは、表示素子と、この表示素子に駆動電流を供給する画素回路と、を含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機ＥＬダイオードＯＬＥＤ（以下、単にダイオードＯＬＥＤという）を用いている。

各画素ＰＸの画素回路は、電圧信号からなる映像信号に応じてダイオードＯＬＥＤの発光を制御する電圧信号方式の画素回路であり、画素スイッチとしての第１画素スイッチＳＳＴ１、第２画素スイッチＳＳＴ２、駆動トランジスタＤＲＴ、オフリークコントロールスイッチＯＣＴ、保持容量（第１容量部）Ｃｓ、容量（第２容量部）Ｃｅｌ及び補助容量（第３容量部）Ｃａｄを有している。この実施形態において、保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。容量Ｃｅｌは、ダイオードＯＬＥＤ自体の持つ容量（ダイオードＯＬＥＤの寄生容量）である。ダイオードＯＬＥＤは、キャパシタとしても機能している。各行の画素ＰＸの少なくとも１つは、出力スイッチＢＣＴを有している。出力スイッチＢＣＴは同一の行の複数の画素ＰＸの画素回路に共有されている。

図１及び図２に示すように、画素ＰＸの画素回路において、例えば赤（Ｒ）表示用の画
素ＰＸでは、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＳＬａと低電位電源線ＳＬｂとの間でダイオードＯＬＥＤと直列に接続されている。高電位電源線ＳＬａの電位ＰＶＤＤは例えば１０Ｖに設定され、低電位電源線ＳＬｂの電位ＰＶＳＳは、例えば１．５Ｖに設定される。高電位電源線ＳＬａ及び低電位電源線ＳＬｂは信号線駆動回路ＸＤＲに接続され、高電位電源線ＳＬａ及び低電位電源線ＳＬｂには信号線駆動回路ＸＤＲから電源電圧が供給される。

第１画素スイッチＳＳＴ１、第２画素スイッチＳＳＴ２、駆動トランジスタＤＲＴ、オフリークコントロールスイッチＯＣＴ、並びに後述する第１初期化スイッチＩＳＴ１及びリセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型の薄膜トランジスタにより形成されている。出力スイッチＢＣＴは、例えばＰチャネル型の薄膜トランジスタにより形成されている。第２初期化スイッチＩＳＴ２は、第１初期化スイッチＩＳＴ１とは異なる導電形のトランジスタで形成され、ここでは、Ｐチャネル型の薄膜トランジスタにより形成されている。

この実施の形態において、駆動トランジスタおよび各スイッチをそれぞれ形成した薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。

出力スイッチＢＣＴにおいて、ソース電極は高電位電源線ＳＬａに接続され、ドレイン電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。これにより、出力スイッチＢＣＴは、第１走査線Ｓｇａからの制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御され、ダイオードＯＬＥＤの発光時間を制御する。

駆動トランジスタＤＲＴにおいて、ソース電極は高電位電源線ＳＬａ及び低電位電源線ＳＬｂの一方に接続され、ドレイン電極は高電位電源線ＳＬａ及び低電位電源線ＳＬｂの他方に接続されている。この実施の形態において、ソース電極は低電位電源線ＳＬｂに間接的に接続され、ドレイン電極は高電位電源線ＳＬａに間接的に接続されている。詳しくは、ドレイン電極は出力スイッチＢＣＴのドレイン電極及び第５走査線Ｓｇｅに接続され、ソース電極はダイオードＯＬＥＤの一方の電極である後述する画素電極ＰＥ（ここでは、陽極）に接続されている。駆動トランジスタＤＲＴは、映像信号に応じた電流量の駆動電流をダイオードＯＬＥＤに出力する。

ダイオードＯＬＥＤは、高電位電源線ＳＬａ及び駆動トランジスタＤＲＴ間、又は低電位電源線ＳＬｂ及び駆動トランジスタＤＲＴ間に接続されている。この実施の形態において、ダイオードＯＬＥＤは、低電位電源線ＳＬｂ及び駆動トランジスタＤＲＴ間に接続されている。ダイオードＯＬＥＤの他方の電極である後述する対向電極ＣＥ（陰極）は、低電位電源線ＳＬｂに接続されている。

ここで、出力スイッチＢＣＴは複数の画素ＰＸの画素回路に共有されているため、例えば、緑の画素ＰＸ（図３）や、青の画素ＰＸにおいては、出力スイッチＢＣＴは設けられておらず、駆動トランジスタＤＲＴは、ダイオードＯＬＥＤと第５走査線Ｓｇｅとの間に接続されている。

第１画素スイッチＳＳＴ１において、ソース電極は映像信号線ＶＬに接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に間接的に接続されている。第１画素スイッチＳＳＴ１は、第２走査線Ｓｇｂから供給される制御信号ＳＧ１によりオン（導通状態）、オフ（非導通状態）制御される。そして、第１画素スイッチＳＳＴ１は、制御信号ＳＧ１に応答して、画素回路と映像信号線ＶＬとの接続、非接続を制御し、対応する映像信号線ＶＬから初期化信号Ｖｉｐ（＝ＶＩＮＩ）又は階調に対応した映像信号Ｖｓｉｇを画素回路に取り込む。

第２画素スイッチＳＳＴ２において、ソース電極は第１画素スイッチＳＳＴ１のドレイン電極に接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。第２画素スイッチＳＳＴ２は、第３走査線Ｓｇｃから供給される制御信号ＳＧ２によりオン、オフ制御される。

オフリークコントロールスイッチＯＣＴにおいて、ドレイン電極は第１画素スイッチＳＳＴ１のドレイン電極に接続され、ソース電極は第６走査線Ｓｇｆに接続され、ゲート電極は第４走査線Ｓｇｄに接続されている。オフリークコントロールスイッチＯＣＴは、第４走査線Ｓｇｄからの制御信号ＯＧに応じてオン、オフされ、初期化信号ＶＩＮＩ又はオフリークコントロール信号ＶＯＣＴを画素回路に供給する。

保持容量Ｃｓは、２つの電極を有し、駆動トランジスタＤＲＴのゲート電極及びソース電極間に接続されている。保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極及びソース電極間の電位差を保持するものである。
容量Ｃｅｌは、画素電極ＰＥ及び対向電極ＣＥで形成されている。
補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極に接続された第１電極と、第１電極に対向した第２電極とを有している。上記第２電極は、高電位電源線ＳＬａ又は第５走査線Ｓｇｅ（リセット配線）で形成されている。

走査線駆動回路ＹＤＲ１には、１行毎に、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２が設けられている。
第１初期化スイッチＩＳＴ１において、ソース電極は第１制御線Ｓｇｇに接続され、ドレイン電極は第６走査線Ｓｇｆに接続され、ゲート電極は第２制御線Ｓｇｈに接続されている。第１初期化スイッチＩＳＴ１は、第２制御線Ｓｇｈからの制御信号ＩＧに応じてオン、オフ制御され、駆動トランジスタＤＲＴのゲート電位を初期化するための初期化信号ＶＩＮＩを画素回路に供給する。

第２初期化スイッチＩＳＴ２において、ソース電極は第３制御線Ｓｇｉに接続され、ドレイン電極は第６走査線Ｓｇｆに接続され、ゲート電極は第２制御線Ｓｇｈに接続されている。第２初期化スイッチＩＳＴ２は、第２制御線Ｓｇｈからの制御信号ＩＧに応じてオン、オフ制御され、オフリークコントロール信号ＶＯＣＴを画素回路に供給する。

走査線駆動回路ＹＤＲ２には、１行毎にリセットスイッチＲＳＴが設けられている。
リセットスイッチＲＳＴにおいて、ソース電極は第４制御線Ｓｇｊに接続され、ドレイン電極は第５走査線Ｓｇｅに接続され、ゲート電極は第５制御線Ｓｇｋに接続されている。リセットスイッチＲＳＴは、第５制御線Ｓｇｋからの制御信号ＲＧに応じてオン、オフ制御され、駆動トランジスタＤＲＴのソース電極の電位を初期化するためのリセット信号ＶＲＳＴを画素回路に供給する。

一方、コントローラ１２は表示パネルＤＰの外部に配置されたプリント回路基板（図示せず）上に形成され、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。コントローラ１２は外部から供給されるデジタル映像信号及び同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、及び水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。

そして、コントローラ１２は、これら垂直走査制御信号及び水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平及び垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。

信号線駆動回路ＸＤＲは水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し、初期化信号Ｖｉｐ又は階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬ（１〜ｎ）に並列的に供給する。

走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の画素ＰＸに４種類の制御信号、すなわち、制御信号ＢＧ、ＳＧ１、ＳＧ２、ＯＧと、初期化信号ＶＩＮＩと、オフリークコントロール信号ＶＯＣＴと、リセット信号ＶＲＳＴとを供給する。

以下、初期化信号Ｖｉｐの電圧をＶｉｐ、映像信号Ｖｓｉｇの電圧をＶｓｉｇ、初期化信号ＶＩＮＩの電圧をＶＩＮＩ、オフリークコントロール信号ＶＯＣＴの電圧をＶＯＣＴ、リセット信号ＶＲＳＴの電圧をＶＲＳＴとして説明する。

次に図４を参照して、駆動トランジスタＤＲＴ及びダイオードＯＬＥＤの構成を詳細に説明する。図４は、ダイオードＯＬＥＤを含む画素ＰＸの断面を示している。

駆動トランジスタＤＲＴを形成したＮチャネル型の薄膜トランジスタは、半導体層ＳＣを備えている。半導体層ＳＣは、絶縁基板ＳＵＢ上に形成されたアンダーコート層ＵＣ上に形成されている。半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。

半導体層ＳＣは、ゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩ上には、駆動トランジスタＤＲＴのゲート電極Ｇが形成されている。ゲート電極Ｇは半導体層ＳＣと対向している。ゲート絶縁膜ＧＩ及びゲート電極Ｇ上には層間絶縁膜ＩＩが形成されている。

層間絶縁膜ＩＩ上には、ソース電極ＳＥ及びドレイン電極ＤＥがさらに形成されている。ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに形成されたコンタクトホールを通って半導体層ＳＣのソース領域及びドレイン領域にそれぞれ接続されている。ソース電極ＳＥ及びドレイン電極ＤＥ上にはパッシベーション膜ＰＳが形成されている。

ダイオードＯＬＥＤは、画素電極ＰＥと、有機物層ＯＲＧと、対向電極ＣＥとを含んでいる。
パッシベーション膜ＰＳ上には、画素電極ＰＥが形成されている。画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールを通って、駆動トランジスタＤＲＴのソース電極ＳＥに接続されている。画素電極ＰＥは、この例では光反射性を有する背面電極である。

パッシベーション膜ＰＳ上には、さらに、隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩは、画素電極ＰＥに対応した位置に貫通孔を有している。

画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。

隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極、すなわち共通電極である。また、この例では、対向電極ＣＥは、陰極であり且つ光透過性の前面電極である。対向電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを通って、ソース電極ＳＥ及びドレイン電極ＤＥと同一の層に形成された電極配線（図示せず）に電気的に接続されている。

このような構造のダイオードＯＬＥＤでは、画素電極ＰＥから注入されたホールと、対向電極ＣＥから注入された電子とが有機物層ＯＲＧの内部で再結合したときに、有機物層ＯＲＧを構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機物層ＯＲＧから透明な画素電極ＰＥ及び絶縁基板ＳＵＢを介して外部へ放出される。

次に、複数の画素ＰＸの配置構成について説明する。ここでは、特に、補助容量Ｃａｄの構成について説明する。図５は、上記第１の実施形態に係る絵素を示す平面図である。

図５に示すように、高電位電源線ＳＬａは、列方向Ｙに延出し、行方向Ｘに間隔を置いて配置されている。ここでは、左側の高電位電源線ＳＬａを第１高電位電源線ＳＬａ１とし、右側の高電位電源線ＳＬａを第２高電位電源線ＳＬａ２として説明する。第５走査線Ｓｇｅ（リセット配線）は、行方向Ｘに延出して形成されている。上述したように、本実施形態では、３個の画素ＰＸ（１絵素Ｐ）で出力スイッチＢＣＴを共用した場合における画素ＰＸの構成を示している。

複数の画素ＰＸは、第１高電位電源線ＳＬａ１と第２高電位電源線ＳＬａ２との間で行方向Ｘに並べられた第１画素ＰＸＲ、第２画素ＰＸＧ及び第３画素ＰＸＢを有している。第１乃至第３画素は、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、及び青色の画像を表示するように構成された画素である。この実施形態において、第１画素ＰＸＲは赤色の画像を表示するように構成され、第２画素ＰＸＧは緑色の画像を表示するように構成され、第３画素ＰＸＢは青色の画像を表示するように構成されている。第１画素ＰＸＲ、第２画素ＰＸＧ及び第３画素ＰＸＢは、絵素Ｐを形成している。

第１高電位電源線ＳＬａ１に隣合う位置に設けられた第１画素ＰＸＲの補助容量Ｃａｄの第２電極は、第１高電位電源線ＳＬａ１で形成されている。高電位電源線ＳＬ（ＳＬａ１、ＳＬａ２）に隣合う位置から外れて設けられた第２画素ＰＸＧの補助容量Ｃａｄの第２電極は、第５走査線Ｓｇｅで形成されている。第２高電位電源線ＳＬａ２に隣合う位置に設けられた第３画素ＰＸＢの補助容量Ｃａｄの第２電極は、第２高電位電源線ＳＬａ２で形成されている。

さらに、この実施形態において、第１画素ＰＸＲの補助容量Ｃａｄの第１電極は、第１高電位電源線ＳＬａ１の両側縁と交差している。第２画素ＰＸＧの補助容量Ｃａｄの第１電極は、第５走査線Ｓｇｅの両側縁と交差している。第３画素ＰＸＢの補助容量Ｃａｄの第１電極は、第２高電位電源線ＳＬａ２の両側縁と交差している。

ここで、本実施形態において、画素ＰＸ、絵素Ｐの用語で説明したが、画素を副画素と言い換えることが可能である。この場合、絵素が画素である。

次に、以上のように構成された有機ＥＬ表示装置の駆動方法について説明する。
図６は、制御信号ＩＧ、ＳＧ１、ＳＧ２、ＲＧ、ＢＧ、ＯＧのオン、オフタイミングを示すタイミングチャートである。有機ＥＬ表示装置の駆動は、リセット動作、プリオフセットキャンセル（ＯＣ）動作、オフセットキャンセル（ＯＣ）動作、移動度補正動作、発光動作に分けられる。これら一連の動作は、例えば、１垂直走査期間に行われる。

図１に示すように、走査線駆動回路ＹＤＲ１、ＹＤＲ２は、例えば、スタート信号ＳＴＶとクロック信号ＣＫＶとから各水平走査期間Ｈに対応した１水平走査期間（１Ｈ）の幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号ＩＧ、ＳＧ１、ＳＧ２、ＲＧ、ＢＧ、ＯＧとして出力する。

まず、リセット動作について説明する。
リセット動作は、リセット期間Ｐ１に行われる。リセット動作は、前の発光動作に続いて行われる。

図７には、リセット期間Ｐ１における画素ＰＸを示している。
図１乃至図６、及び図７に示すように、リセット動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、第１初期化スイッチＩＳＴ１をオン状態とし第２初期化スイッチＩＳＴ２をオフ状態とするレベル（ここでは、ハイレベル）の制御信号ＩＧ、第１画素スイッチＳＳＴ１をオフ状態とするレベル（オフ電位：ここではローレベル）の制御信号ＳＧ１、第２画素スイッチＳＳＴ２をオン状態とするレベル（オン電位：ここではハイレベル）の制御信号ＳＧ２、リセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）の制御信号ＲＧ、出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではハイレベル）の制御信号ＢＧ、オフリークコントロールスイッチＯＣＴをオン状態とするレベル（オン電位：ここではハイレベル）の制御信号ＯＧが出力されている。

このため、出力スイッチＢＣＴ、第１画素スイッチＳＳＴ１、第２初期化スイッチＩＳＴ２がそれぞれオフ（非導通状態）、第２画素スイッチＳＳＴ２、第１初期化スイッチＩＳＴ１、オフリークコントロールスイッチＯＣＴ、リセットスイッチＲＳＴがオン（導通状態）となる。

第１制御線Ｓｇｇに入力された初期化信号ＶＩＮＩは、第１初期化スイッチＩＳＴ１、第６走査線Ｓｇｆ、オフリークコントロールスイッチＯＣＴ、第２画素スイッチＳＳＴ２を通して駆動トランジスタＤＲＴのゲート電極Ｇに印加される。これにより、駆動トランジスタＤＲＴのゲート電極Ｇの電位は、初期化信号ＶＩＮＩに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号ＶＩＮＩは、例えば、２Ｖに設定されている。

また、第４制御線Ｓｇｊに入力されたリセット信号ＶＲＳＴは、リセットスイッチＲＳＴ及び第５走査線Ｓｇｅを通して駆動トランジスタＤＲＴのソース電極ＳＥ、ドレイン電極ＤＥに印加される。これにより、駆動トランジスタＤＲＴのソース電極ＳＥ、ドレイン電極ＤＥの電位がリセット信号ＶＲＳＴに対応する電位、例えば、−２Ｖにリセットされ、前フレームの情報が初期化される。リセット動作は、概ね１水平期間（１Ｈ）行われる。

次に、プリオフセットキャンセル動作について説明する。
プリオフセットキャンセル動作は、リセット期間Ｐ１に続くプリオフセットキャンセル期間Ｐ２に行われる。
図８には、プリオフセットキャンセル期間Ｐ２における画素ＰＸを示している。

図１乃至図６、及び図８に示すように、閾値のプリオフセットキャンセル動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２にハイレベルの制御信号ＩＧの出力が維持され、第２画素スイッチＳＳＴ２にオン電位の制御信号ＳＧ２の出力が維持され、第１画素スイッチＳＳＴ１にオン電位の制御信号ＳＧ１が出力され、リセットスイッチＲＳＴにオフ電位の制御信号ＲＧが出力され、出力スイッチＢＣＴにオン電位の制御信号ＢＧが出力され、オフリークコントロールスイッチＯＣＴにオフ電位の制御信号ＯＧが出力される。このため、第１画素スイッチＳＳＴ１及び出力スイッチＢＣＴがオン、リセットスイッチＲＳＴ及びオフリークコントロールスイッチＯＣＴがオフに切換えられる。

駆動トランジスタＤＲＴのゲート電極Ｇには、信号線駆動回路ＸＤＲから出力された初期化信号Ｖｉｐ（＝ＶＩＮＩ）が、映像信号線ＶＬ、第１画素スイッチＳＳＴ１及び第２画素スイッチＳＳＴ２を通して印加され、駆動トランジスタＤＲＴのゲート電極Ｇの電位が固定される。

また、出力スイッチＢＣＴはオン状態にあり、高電位電源線ＳＬａから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電極ＳＥの電位は、リセット期間Ｐ１に書き込まれた電位ＶＲＳＴを初期値とし、駆動トランジスタＤＲＴのドレイン電極ＤＥ及びソース電極ＳＥ間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施の形態では、プリオフセットキャンセル期間Ｐ２は例えば１μｓｅｃ程度の時間に設定されている。

プリオフセットキャンセル期間Ｐ２の開始時、出力スイッチＢＣＴがオン、リセットスイッチＲＳＴがオフになり、第５走査線Ｓｇｅの電位はＶＲＳＴからＰＶＤＤに上昇する。このため、補助容量Ｃａｄを第５走査線Ｓｇｅと駆動トランジスタＤＲＴのソース電極とで形成した画素ＰＸでは、補助容量Ｃａｄを経由して、駆動トランジスタＤＲＴのソース電極の電位が（ＰＶＤＤ−ＶＲＳＴ）Ｃａｄ/（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）だけ上昇する。

これによって、駆動トランジスタＤＲＴのソース電極の電位がＶＩＮＩ−Ｖｔｈよりも高くなると駆動トランジスタＤＲＴはオフ状態になり、後述の閾値オフセットキャンセル動作が行われなくなるので、電位設定とＣｓ、Ｃｅｌ、Ｃａｄの比を適切に調整する必要がある。ここで、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。

次に、オフセットキャンセル動作について説明する。
オフセットキャンセル動作は、プリオフセットキャンセル期間Ｐ２に続くオフセットキャンセル期間Ｐ３に行われる。
図９には、オフセットキャンセル期間Ｐ３における画素ＰＸを示している。

図１乃至図６、及び図９に示すように、閾値のオフセットキャンセル動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２にハイレベルの制御信号ＩＧの出力が維持され、第２画素スイッチＳＳＴ２にオン電位の制御信号ＳＧ２の出力が維持され、リセットスイッチＲＳＴにオフ電位の制御信号ＲＧの出力が維持され、出力スイッチＢＣＴにオン電位の制御信号ＢＧの出力が維持され、第１画素スイッチＳＳＴ１にオフ電位の制御信号ＳＧ１が出力され、オフリークコントロールスイッチＯＣＴにオン電位の制御信号ＯＧが出力される。このため、オフリークコントロールスイッチＯＣＴがオン、第１画素スイッチＳＳＴ１がオフに切換えられる。

駆動トランジスタＤＲＴのゲート電極Ｇには、第１制御線Ｓｇｇに入力された初期化信号ＶＩＮＩが第１初期化スイッチＩＳＴ１、第６走査線Ｓｇｆ、オフリークコントロールスイッチＯＣＴ、第２画素スイッチＳＳＴ２を通して印加され、駆動トランジスタＤＲＴのゲート電極Ｇの電位は固定される。

また、出力スイッチＢＣＴはオン状態にあり、高電位電源線ＳＬａから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電極ＳＥの電位は、リセット期間に書き込まれた電位ＶＲＳＴを初期値とし、駆動トランジスタＤＲＴのドレイン電極ＤＥ及びソース電極ＳＥ間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収および補償しつつ、高電位側にシフトしていく。

オフセットキャンセル期間Ｐ３終了時点で、駆動トランジスタＤＲＴのソース電極ＳＥの電位は、ＶＩＮＩ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート電極Ｇ及びソース電極ＳＥ間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに保持（記憶）される。

次に、移動度補正動作について説明する。
移動度補正動作は、オフセットキャンセル期間Ｐ３に続く移動度補正期間Ｐ４に行われる。
図１０には、移動度補正期間Ｐ４における画素ＰＸを示している。

図１乃至図６、及び図１０に示すように、移動度補正動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２にハイレベルの制御信号ＩＧの出力が維持され、第２画素スイッチＳＳＴ２にオン電位の制御信号ＳＧ２の出力が維持され、リセットスイッチＲＳＴにオフ電位の制御信号ＲＧの出力が維持され、出力スイッチＢＣＴにオン電位の制御信号ＢＧの出力が維持され、第１画素スイッチＳＳＴ１にオン電位の制御信号ＳＧ１が出力され、オフリークコントロールスイッチＯＣＴにオフ電位の制御信号ＯＧが出力される。このため、第１画素スイッチＳＳＴ１がオン、オフリークコントロールスイッチＯＣＴがオフに切換えられる。

駆動トランジスタＤＲＴのゲート電極Ｇには、信号線駆動回路ＸＤＲから出力された映像信号Ｖｓｉｇが、映像信号線ＶＬ、第１画素スイッチＳＳＴ１及び第２画素スイッチＳＳＴ２を通して書き込まれる。

また、高電位電源線ＳＬａから駆動トランジスタＤＲＴを通り、容量Ｃｅｌ（ダイオードＯＬＥＤの寄生容量）を経由して低電位電源線ＳＬｂに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電極Ｇの電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電極ＳＥの電位は、ＶＩＮＩ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。

その後、容量Ｃｅｌを経由して低電位電源線ＳＬｂに電流が流れ、移動度補正期間Ｐ４終了時には、駆動トランジスタＤＲＴのゲート電極Ｇの電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電極ＳＥの電位は、ＶＩＮＩ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。なお、ΔＶ１は、映像信号Ｖｓｉｇの電圧値に対応したソース電極ＳＥの電位の変位である。

移動度の大きい駆動トランジスタＤＲＴほど、駆動トランジスタＤＲＴに流れる電流は大きいため、ダイオードＯＬＥＤの画素電極ＰＥ、つまり、駆動トランジスタＤＲＴのソース電極ＳＥの電位上昇が大きい。その時、駆動トランジスタＤＲＴのゲート電極ＧはＶｓｉｇ電位に固定されているため、移動度の大きい駆動トランジスタＤＲＴほど、駆動トランジスタＤＲＴに印加されるＶｇｓ電位が小さくなるため、駆動トランジスタＤＲＴに流れる電流減少率が大きい。上記理由により、移動度補正期間中に移動度ばらつきによる駆動トランジスタＤＲＴに流れる電流値のばらつきが補正されることになる。

これにより、移動度補正動作（階調に対応した映像信号Ｖｓｉｇの書込み動作）が終了する。その後、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２にハイレベルの制御信号ＩＧの出力が維持され、リセットスイッチＲＳＴにオフ電位の制御信号ＲＧの出力が維持され、出力スイッチＢＣＴにオン電位の制御信号ＢＧの出力が維持され、第１画素スイッチＳＳＴ１にオフ電位の制御信号ＳＧ１が出力され、第２画素スイッチＳＳＴ２にオフ電位の制御信号ＳＧ２が出力され、オフリークコントロールスイッチＯＣＴにオン電位の制御信号ＯＧが出力される。このため、第１画素スイッチＳＳＴ１、第２画素スイッチＳＳＴ２及びオフリークコントロールスイッチＯＣＴがオンに切換えられる。

次に、発光動作について説明する。
発光動作は、移動度補正期間Ｐ４の終了と同時又はその後に続く発光期間Ｐ５に行われる。
図１１には、発光期間Ｐ５における画素ＰＸを示している。

図１乃至図６、及び図１１に示すように、発光動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、第１画素スイッチＳＳＴ１にオン電位の制御信号ＳＧ１の出力が維持され、第２画素スイッチＳＳＴ２にオン電位の制御信号ＳＧ２の出力が維持され、リセットスイッチＲＳＴにオフ電位の制御信号ＲＧの出力が維持され、出力スイッチＢＣＴにオン電位の制御信号ＢＧの出力が維持され、オフリークコントロールスイッチＯＣＴにオフ電位の制御信号ＯＧの出力が維持され、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２にローレベルの制御信号ＩＧが出力される。このため、第２初期化スイッチＩＳＴ２がオン、第１初期化スイッチＩＳＴ１がオフに切換えられる。

高電位電源線ＳＬａから出力スイッチＢＣＴ及び第５走査線Ｓｇｅを通して、Ｒ、Ｇ、Ｂの各画素ＰＸの駆動トランジスタＤＲＴに駆動電流が流れる。
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート電極Ｇ及びソース電極ＳＥ間の電位差に対応した電流量の出力電流Ｉｅｌを出力する。この出力電流ＩｅｌがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが出力電流Ｉｅｌに応じた輝度で発光し、発光動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。

また、このとき、駆動トランジスタＤＲＴのゲート電極Ｇの電位は、第２画素スイッチＳＳＴ２のオフ時のリーク電流により変動するが、第２画素スイッチＳＳＴ２のソース電極には、第２初期化スイッチＩＳＴ２、第６走査線Ｓｇｆ及びオフリークコントロールスイッチＯＣＴを経由して、オフリークコントロール信号ＶＯＣＴが供給されているため、第２画素スイッチＳＳＴ２のリーク量は、他ラインの映像信号Ｖｓｉｇによらない値となるため、クロストークが発生しない。また、第２画素スイッチＳＳＴ２のソース電極及びドレイン電極間の電位も｜２Ｖ｜前後の値となり、オフリーク量が低減されるため、フリッカの問題も起こらない。

上述したリセット動作、プリオフセットキャンセル動作、オフセットキャンセル動作、移動度補正動作、発光動作を順次、各画素ＰＸで繰り返し行うことにより、所望の輝度レベルの画像を表示する。

上記のように構成された第１の実施形態に係る有機ＥＬ表示装置及び有機ＥＬ表示装置の駆動方法によれば、有機ＥＬ表示装置は、複数の画素ＰＸを備えている。画素ＰＸの各々は、駆動トランジスタＤＲＴのソース電極に接続された第１電極と、第１電極に対向した第２電極とで形成された補助容量Ｃａｄを有している。高電位電源線ＳＬａに隣合う位置に設けられた画素ＰＸの第２電極は、高電位電源線ＳＬａで形成されている。高電位電源線ＳＬａに隣合う位置から外れて設けられた画素ＰＸの第２電極は、第５走査線Ｓｇｅ（リセット配線）で形成されている。

全ての画素ＰＸに隣合うように高電位電源線ＳＬａを設けなくとも、補助容量Ｃａｄを良好に形成することができる。高電位電源線ＳＬａの本数を増やすこと無しに補助容量Ｃａｄを形成することができるため、高精細な有機ＥＬ表示装置を得ることができる。

発光期間Ｐ５において、駆動トランジスタＤＲＴの飽和領域の出力電流ＩｅｌをダイオードＯＬＥＤに与え、発光させる。ここで、駆動トランジスタＤＲＴの利得係数をβとすると、出力電流Ｉｅｌは次の式で表される。

Ｉｅｌ＝β×｛（Ｖｓｉｇ−ＶＩＮＩ−ΔＶ１）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝^２
βは次の式で定義される。

β＝μ×Ｃｏｘ×Ｗ／２Ｌ
なお、Ｗは駆動トランジスタＤＲＴのゲート幅、Ｌはゲート長、μはキャリア移動度、
Ｃｏｘは単位面積当たりのゲート静電容量である。

このため、出力電流Ｉｅｌは、駆動トランジスタＤＲＴの閾値電圧Ｖｔｈに依存しない値となり、出力電流Ｉｅｌへの駆動トランジスタＤＲＴの閾値電圧のばらつきによる影響を排除することができる。

また、上記ΔＶ１は、駆動トランジスタＤＲＴの移動度μが大きい程、絶対値が大きい値となるため、移動度μの影響も補償することができる。従って、これらのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができる。
以上のことから、容量部を形成することができる高精細な有機ＥＬ表示装置及び有機ＥＬ表示装置の駆動方法を得ることができる。

ここで、上記第１の実施形態に係る有機ＥＬ表示装置の変形例について説明する。図１２は、上記第１の実施形態に係る有機ＥＬ表示装置の絵素の変形例を概略的に示す平面図である。

図１２に示すように、絵素Ｐは４つ（４色）の画素ＰＸを有していてもよい。なお、図１２に示す変形例では、４個の画素ＰＸ（１絵素Ｐ）で出力スイッチＢＣＴを共用している。

複数の画素ＰＸは、第１高電位電源線ＳＬａ１と第２高電位電源線ＳＬａ２との間で行方向Ｘに並べられた第１画素ＰＸＲ、第２画素ＰＸＧ、第３画素ＰＸＢ及び第４画素ＰＸＷを有している。第１乃至第４画素は、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、青色の画像を表示するように構成された画素及び無彩色の画像を表示するように構成された画素である。この実施形態において、第１画素ＰＸＲは赤色の画像を表示するように構成され、第２画素ＰＸＧは緑色の画像を表示するように構成され、第３画素ＰＸＢは青色の画像を表示するように構成され、第４画素ＰＸＷは無彩色の画像を表示するように構成されている。第１画素ＰＸＲ、第２画素ＰＸＧ及び第３画素ＰＸＢは、絵素Ｐを形成している。

第１高電位電源線ＳＬａ１に隣合う位置に設けられた第１画素ＰＸＲの補助容量Ｃａｄの第２電極は、第１高電位電源線ＳＬａ１で形成されている。高電位電源線ＳＬ（ＳＬａ１、ＳＬａ２）に隣合う位置から外れて設けられた第２画素ＰＸＧ及び第３画素ＰＸＢの補助容量Ｃａｄの第２電極は、それぞれ第５走査線Ｓｇｅで形成されている。第２高電位電源線ＳＬａ２に隣合う位置に設けられた第４画素ＰＸＷの補助容量Ｃａｄの第２電極は、第２高電位電源線ＳＬａ２で形成されている。

上記変形例においても、全ての画素ＰＸに隣合うように高電位電源線ＳＬａを設けなくとも、第５走査線Ｓｇｅ（リセット配線）を利用することにより補助容量Ｃａｄを良好に形成することができる。高電位電源線ＳＬａの本数を増やすこと無しに補助容量Ｃａｄを形成することができるため、高精細な有機ＥＬ表示装置を得ることができる。

次に、第２の実施形態に係る表示装置及び表示装置の駆動方法について詳細に説明する。この実施形態において、表示装置は、アクティブマトリクス型の有機ＥＬ表示装置である。この実施形態において、上述した第１の実施形態と同一機能部分には同一符号を付し、その詳細な説明は省略する。

図１３に示すように、表示パネルＤＰは、第３走査線Ｓｇｃ、第４走査線Ｓｇｄ及び第６走査線Ｓｇｆ無しに形成されている。画素ＰＸは、第２画素スイッチＳＳＴ２及びオフリークコントロールスイッチＯＣＴ無しに形成されている。走査線駆動回路ＹＤＲ１は、第１制御線Ｓｇｇ、第２制御線Ｓｇｈ、第３制御線Ｓｇｉ、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２無しに形成されている。

上記のように有機ＥＬ表示装置が形成されていてもよい。そして、図１３に示す画素のように、高電位電源線ＳＬａに隣合う位置に設けられた画素ＰＸの第２電極は、高電位電源線ＳＬａで形成されていればよい。また、高電位電源線ＳＬａに隣合う位置から外れて設けられた画素ＰＸの第２電極は、第５走査線Ｓｇｅ（リセット配線）で形成されていればよい。

次に、上記のように構成された表示装置（有機ＥＬ表示装置）の動作について説明する。図１４は、動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。図１４の場合では、オフセットキャンセル期間は１回である。

画素回路の動作は、ソース初期化期間Ｐｉｓに行われるソース初期化動作と、ゲート初期化期間Ｐｉｇに行われるゲート初期化動作と、オフセットキャンセル期間Ｐｏに行われる、オフセットキャンセル（ＯＣ）動作と、映像信号書き込み期間Ｐｗに行われる映像信号書き込み動作と、表示期間Ｐｄ（発光期間）に行われる表示動作（発光動作）と、に分けられる。

図１３及び図１４、並びに図１に示すように、まず、駆動部１０はソース初期化動作を行う。ソース初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧ１が第１画素スイッチＳＳＴ１をオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではハイレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。

出力スイッチＢＣＴ、第１画素スイッチＳＳＴ１がそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電源の電位（リセット電位ＶＲＳＴ）と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源（リセット電位ＶＲＳＴ）は、例えば−２Ｖに設定されている。

次に、駆動部１０はゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧ１が第１画素スイッチＳＳＴ１をオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベルに設定される。出力スイッチＢＣＴがオフ、第１画素スイッチＳＳＴ１及びリセットスイッチＲＳＴがオンとなり、ゲート初期化動作が開始される。

ゲート初期化期間Ｐｉｇにおいて、映像信号線ＶＬから出力された初期化信号Ｖｉｐ（初期化電圧）は、第１画素スイッチＳＳＴ１を通して駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化信号Ｖｉｐに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｐの電圧レベルは、例えば、２Ｖに設定されている。

続いて、駆動部１０はオフセットキャンセル動作を行なう。制御信号ＳＧ１がオン電位、制御信号ＢＧがオン電位（ローレベル）、制御信号ＲＧがオフ電位（ローレベル）となる。これによりリセットスイッチＲＳＴがオフ、第１画素スイッチＳＳＴ１及び出力スイッチＢＣＴがオンとなり、閾値のオフセットキャンセル動作が開始される。

オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲート電極には映像信号線ＶＬ及び第１画素スイッチＳＳＴ１を通して初期化信号Ｖｉｐが与えられ、駆動トランジスタＤＲＴのゲート電極の電位は固定される。

また、出力スイッチＢＣＴはオン状態にあり、高電位電源線ＳＬａから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位ＶＲＳＴ）を初期値とし、駆動トランジスタＤＲＴのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間Ｐｏは例えば１μｓｅｃ程度の時間に設定されている。

オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｉｎｉは初期化信号Ｖｉｐの電圧値である。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。

続いて、映像信号書き込み期間Ｐｗでは、制御信号ＳＧ１が第１画素スイッチＳＳＴ１をオン状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベルに設定される。すると、第１画素スイッチＳＳＴ１及び出力スイッチＢＣＴがオン、リセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。

映像信号書き込み期間Ｐｗにおいて、映像信号線ＶＬから第１画素スイッチＳＳＴ１を通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、高電位電源線ＳＬａから出力スイッチＢＣＴ及び駆動トランジスタＤＲＴを通り、ダイオードＯＬＥＤの容量部（寄生容量）Ｃｅｌを経由して低電位電源線ＳＬｂに電流が流れる。第１画素スイッチＳＳＴ１がオンした直後は、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。
なお、Ｖｓｉｇは映像信号Ｖｓｉｇの電圧値であり、Ｃｓは保持容量Ｃｓの容量であり、Ｃｅｌは容量部Ｃｅｌの容量であり、Ｃａｄは補助容量Ｃａｄの容量である。

その後、ダイオードＯＬＥＤの容量部Ｃｅｌを経由して低電位電源線ＳＬｂに電流が流れ、映像信号書き込み期間Ｐｗ終了時には、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。なお、ΔＶ１は、映像信号Ｖｓｉｇの電圧値に対応したソース電極の電位の変位である。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。

最後に、表示期間Ｐｄでは、制御信号ＳＧ１が第１画素スイッチＳＳＴ１をオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベルに設定される。出力スイッチＢＣＴがオン、第１画素スイッチＳＳＴ１及びリセットスイッチＲＳＴがオフとなり、表示動作が開始される。

駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流ＩｅがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流Ｉｅに応じた輝度で発光し、表示動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。

上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。

上記のように構成された第２の実施形態に係る有機ＥＬ表示装置及び有機ＥＬ表示装置の駆動方法によれば、有機ＥＬ表示装置は、複数の画素ＰＸを備えている。画素ＰＸの各々は、駆動トランジスタＤＲＴのソース電極に接続された第１電極と、第１電極に対向した第２電極とで形成された補助容量Ｃａｄを有している。高電位電源線ＳＬａに隣合う位置に設けられた画素ＰＸの第２電極は、高電位電源線ＳＬａで形成されている。高電位電源線ＳＬａに隣合う位置から外れて設けられた画素ＰＸの第２電極は、第５走査線Ｓｇｅ（リセット配線）で形成されている。

全ての画素ＰＸに隣合うように高電位電源線ＳＬａを設けなくとも、補助容量Ｃａｄを良好に形成することができる。高電位電源線ＳＬａの本数を増やすこと無しに補助容量Ｃａｄを形成することができるため、高精細な有機ＥＬ表示装置を得ることができる。

表示パネルＤＰは第３走査線Ｓｇｃ、第４走査線Ｓｇｄ及び第６走査線Ｓｇｆ無しに形成され、画素ＰＸは第２画素スイッチＳＳＴ２及びオフリークコントロールスイッチＯＣＴ無しに形成されるため、第１の実施形態より高精細な画素ＰＸを得ることができる。また、第３走査走査線駆動回路ＹＤＲ１は、第１制御線Ｓｇｇ、第２制御線Ｓｇｈ、第３制御線Ｓｇｉ、第１初期化スイッチＩＳＴ１及び第２初期化スイッチＩＳＴ２無しに形成されているため、第１の実施形態より狭額縁化を図ることができる。
以上のことから、容量部を形成することができる高精細な有機ＥＬ表示装置及び有機ＥＬ表示装置の駆動方法を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、制御信号ＢＧ、ＳＧ１、ＳＧ２、ＯＧ、初期化信号ＶＩＮＩ、オフリークコントロール信号ＶＯＣＴ及びリセット信号ＶＲＳＴを走査線駆動回路ＹＤＲ１及び走査線駆動回路ＹＤＲ２の何れか一方が出力できるよう、走査線駆動回路ＹＤＲ１及び走査線駆動回路ＹＤＲ２が形成されていればよい。

第１画素スイッチＳＳＴ１、第２画素スイッチＳＳＴ２、オフリークコントロールスイッチＯＣＴ、出力スイッチＢＣＴ、第１初期化スイッチＩＳＴ１、第２初期化スイッチＩＳＴ２及びリセットスイッチＲＳＴは、Ｎチャネル型及びＰチャネル型の何れかのトランジスタで形成されていればよい。

上述した実施形態は、上記有機ＥＬ表示装置及び有機ＥＬ表示装置の駆動方法に限らず、各種の表示装置及び表示装置の駆動方法に適用することが可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、
前記複数の画素の各々は、
高電位電源線及び低電位電源線間に接続された表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、
映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、
前記駆動トランジスタのソース電極に接続された第１電極と、前記第１電極に対向した第２電極とを有した補助容量と、を備え、
前記高電位電源線に隣合う位置に設けられた前記画素の前記第２電極は、前記高電位電源線で形成され、
前記高電位電源線に隣合う位置から外れて設けられた前記画素の前記第２電極は、前記リセット配線で形成されている表示装置。
［２］前記高電位電源線に隣合う位置に設けられた前記画素の前記第１電極は、前記高電位電源線の両側縁と交差し、
前記高電位電源線に隣合う位置から外れて設けられた前記画素の前記第１電極は、前記リセット配線の両側縁と交差している［１］に記載の表示装置。
［３］前記高電位電源線は、前記列方向に延出した第１高電位電源線及び第２高電位電源線を有し、
前記リセット配線は、前記行方向に延出して形成され、
前記複数の画素は、前記第１高電位電源線と前記第２高電位電源線との間で前記行方向に並べられた第１画素、第２画素及び第３画素を有し、
前記第１画素の前記第２電極は、前記第１高電位電源線で形成され、
前記第２画素の前記第２電極は、前記リセット配線で形成され、
前記第３画素の前記第２電極は、前記第２高電位電源線で形成されている［１］に記載の表示装置。
［４］前記第１乃至第３画素は、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、及び青色の画像を表示するように構成された画素である［３］に記載の表示装置。
［５］前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチをさらに備え、
前記第１乃至第３画素は、前記出力スイッチを共用している［３］に記載の表示装置。
［６］前記高電位電源線は、前記列方向に延出した第１高電位電源線及び第２高電位電源線を有し、
前記リセット配線は、前記行方向に延出して形成され、
前記複数の画素は、前記第１高電位電源線と前記第２高電位電源線との間で前記行方向に並べられた第１画素、第２画素、第３画素及び第４画素を有し、
前記第１画素の前記第２電極は、前記第１高電位電源線で形成され、
前記第２画素の前記第２電極は、前記リセット配線で形成され、
前記第３画素の前記第２電極は、前記リセット配線で形成され、
前記第４画素の前記第２電極は、前記第２高電位電源線で形成されている［１］に記載の表示装置。
［７］前記第１乃至第４画素は、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、青色の画像を表示するように構成された画素、及び無彩色の画像を表示するように構成された画素である［６］に記載の表示装置。
［８］前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチをさらに備え、
前記第１乃至第４画素は、前記出力スイッチを共用している［６］に記載の表示装置。

１０…駆動部、１２…コントローラ、ＹＤＲ１，ＹＤＲ２…走査線駆動回路、ＸＤＲ…信号線駆動回路、Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄ，Ｓｇｅ，Ｓｇｆ…走査線、ＶＬ…映像信号線、ＳＬａ，ＳＬａ１，ＳＬａ２…高電位電源線、ＳＬｂ…低電位電源線、Ｓｇｇ，Ｓｇｈ，Ｓｇｉ，Ｓｇｊ，Ｓｇｋ…制御線、Ｐ…絵素、ＰＸ，ＰＸＲ，ＰＸＧ，ＰＸＢ，ＰＸＷ…画素、ＯＬＥＤ…ダイオード、ＤＲＴ…駆動トランジスタ、Ｃｓ…保持容量、Ｃａｄ…補助容量、ＢＣＴ…出力スイッチ、ＲＳＴ…リセットスイッチ、ＳＳＴ１…第１画素スイッチ。

Claims (8)

1. 行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、
   前記複数の画素の各々は、
   高電位電源線及び低電位電源線間に接続された表示素子と、
   前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、
   映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
   前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、
   前記駆動トランジスタのソース電極に接続された第１電極と、前記第１電極に対向した第２電極とを有した補助容量と、を備え、
   前記複数の画素は、前記高電位電源線と隣合う位置に設けられた第１画素と、前記高電位電源線と隣合う位置から外れて設けられた第２画素と、を含み、
   前記第１画素における前記補助容量の前記第２電極は、前記高電位電源線で形成され、
   前記第２画素における前記補助容量の前記第２電極は、前記リセット配線で形成されている表示装置。
2. 前記第１画素における前記補助容量の前記第１電極は、前記高電位電源線の両側縁と交差し、
   前記第２画素における前記補助容量の前記第１電極は、前記リセット配線の両側縁と交差している請求項１に記載の表示装置。
3. 前記高電位電源線は、前記列方向に延出した第１高電位電源線及び第２高電位電源線を有し、
   前記リセット配線は、前記行方向に延出して形成され、
   前記複数の画素は、第３画素をさらに有し、
   前記第１画素、前記第２画素及び前記第３画素は、前記第１高電位電源線と前記第２高電位電源線との間で前記行方向に並べられ、
   前記第２画素は、前記第１画素と前記第３画素との間に設けられ、
   前記第１画素は、前記第１高電位電源線と隣合う位置に設けられ、
   前記第３画素は、前記第２高電位電源線と隣合う位置に設けられ、
   前記第２画素は、前記第１高電位電源線及び前記第２高電位電源線のいずれとも隣合わない位置に設けられ、
   前記第１画素における前記補助容量の前記第２電極は、前記第１高電位電源線で形成され、
   前記第２画素における前記補助容量の前記第２電極は、前記リセット配線で形成され、
   前記第３画素における前記補助容量の前記第２電極は、前記第２高電位電源線で形成されている請求項１に記載の表示装置。
4. 前記第１乃至第３画素は、第１色の画像を表示するように構成された画素、第２色の画像を表示するように構成された画素、及び第３色の画像を表示するように構成された画素である請求項３に記載の表示装置。
5. 前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源と駆動トランジスタのドレイン電極との間を導通状態又は非導通状態に切替える出力スイッチをさらに備え、
   前記第１乃至第３画素は、前記出力スイッチを共用している請求項３に記載の表示装置。
6. 前記高電位電源線は、前記列方向に延出した第１高電位電源線及び第２高電位電源線を有し、
   前記リセット配線は、前記行方向に延出して形成され、
   前記複数の画素は、第３画素及び第４画素をさらに有し、
   前記第１画素、前記第２画素、前記第３画素及び前記第４画素は、前記第１高電位電源線と前記第２高電位電源線との間で前記行方向に並べられ、
   前記第２画素、及び前記第３画素は、前記第１画素と前記第４画素との間に設けられ、
   前記第１画素は、前記第１高電位電源線と隣合う位置に設けられ、
   前記第４画素は、前記第２高電位電源線と隣合う位置に設けられ、
   前記第２画及び前記第３画素は、前記第１高電位電源線及び前記第２高電位電源線のいずれとも隣合わない位置に設けられ、
   前記第１画素における前記補助容量の前記第２電極は、前記第１高電位電源線で形成され、
   前記第２画素における前記補助容量の前記第２電極は、前記リセット配線で形成され、
   前記第３画素における前記補助容量の前記第２電極は、前記リセット配線で形成され、
   前記第４画素における前記補助容量の前記第２電極は、前記第２高電位電源線で形成されている請求項１に記載の表示装置。
7. 前記第１乃至第４画素は、第１色の画像を表示するように構成された画素、第２色の画像を表示するように構成された画素、第３色の画像を表示するように構成された画素、及び第４色の画像を表示するように構成された画素である請求項６に記載の表示装置。
8. 前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源と駆動トランジスタのドレイン電極との間を導通状態又は非導通状態に切替える出力スイッチをさらに備え、
   前記第１乃至第４画素は、前記出力スイッチを共用している請求項６に記載の表示装置。

Images