JP6433234B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

自発光素子を画素回路内に備えた表示装置の１つとして、有機ＥＬ表示装置が知られている。

有機ＥＬ表示装置の各画素には、共通電極および画素電極（画素電極）と、それら間に挟持される有機層を含んで構成される発光素子が配置される。有機層では、画素電極および共通電極のそれぞれから注入されたホールと電子が再結合することで、発光するものとなっている。

有機ＥＬ表示装置における画素回路内には、発光素子の他に、複数のスイッチング素子や容量部分を構成する素子等の回路構成素子が配置される。

なお、特許文献１には、画素アレイ部の各画素回路に信号を供給する走査線が、画素アレイ部の外周部の補助配線とオーバーラップすることによる弊害を防止することのできる仕組みを提供する旨が記載されている。

特開２００９−１７５３８９号公報

上述のような表示装置において、画素の高精細化が求められている。

しかしながら画素の大きさが縮小される場合には、回路構成素子の配置や構造が制限されることになる。

本発明は、上記のような課題に鑑みて、高精細化に寄与できる構造の回路構成素子を備えた表示装置の提供をすることを目的とする。

（１）本発明にかかる表示装置は、上記課題に鑑みて、平板状の画素電極を含む発光素子と、前記画素電極の下方に延在するように配置されて、所定電位が供給される金属層と、前記画素電極および前記金属層のさらに下方に配置されて、映像信号に応じた駆動電流を前記画素電極に供給する薄膜トランジスタと、を有した表示装置であって、前記薄膜トランジスタは、ゲート電極が上側に配置されたチャネル領域を有する半導体層と、前記半導体層と前記画素電極とを接続するソース電極を有し、前記金属層は、前記チャネル領域と平面的に重複し、前記ソース電極は、前記金属層と前記チャネル領域とが平面的に重複する領域において、前記ゲート電極を上側から覆うように延在する、ことを特徴とする。

第１の実施形態にかかる有機ＥＬ表示装置を概略的に示す平面図である。 第１の実施形態における有機ＥＬ表示装置の画素回路を説明するための図である。 第１の実施形態における画素回路に接続された各配線から入力される信号のタイミングチャートを示す図である。 第１の実施形態における有機ＥＬ表示装置の画素の平面的構成を説明するための図である。 図３におけるI−I断面およびII−II断面、表示領域外の断面の様子を示す図である。 比較例の有機ＥＬ表示装置の画素構造を説明するための図である。 第１の実施形態における有機ＥＬ表示装置の画素を構成する各層の平面的形状を説明するための図である。

以下、本発明の各実施形態に係る有機ＥＬ表示装置について、図面を参照しながら説明する。

［第１の実施形態］
図１は、第１の実施形態の有機ＥＬ表示装置の説明するための概略平面図である。本実施形態の有機ＥＬ表示装置の表示領域ＤＰでは、表示制御の対象となる複数の画素ＰＸがマトリクス状に配列され、各画素ＰＸには有機エレクトロルミネッセンス素子（発光素子）が配置される。各画素ＰＸの有機エレクトロルミネッセンス素子は、発光層を備えた有機層を含んで構成されて、各画素ＰＸには、表示領域ＤＰの外部に配置された映像信号線駆動回路ＸＤＲ、第１走査線駆動回路Ｙｄｒ１、第２走査線駆動回路Ｙｄｒ２からの信号が入力されるようになっている。

表示領域ＤＰの各画素ＰＸには、図１で示されるように、第１走査線ＢＧと、第２走査線ＳＧと、リセット配線Ｖｒｓｔと、映像信号線Ｄａｔａとが接続される。第１走査線ＢＧ１〜ＢＧＭ、第２走査線ＳＧ１〜ＳＧＭ、リセット配線Ｖｒｓｔ１〜ＶｒｓｔＭは、それぞれＸ方向に平行となるように敷設され、映像信号線Ｄａｔａ１〜ＤａｔａＮは、Ｙ方向に平行となるように敷設される。

図２は、第１の有機ＥＬ表示装置の画素回路の構成を説明するための図である。同図で示されるように、本実施形態の有機ＥＬ表示装置の画素回路には、画素スイッチＳＳＴと、駆動トランジスタＤＲＴと、出力スイッチＢＣＴ、および、保持容量Ｃｓと、補助容量Ｃａｄと、素子容量Ｃｅｌが含まれており、さらに第２走査線駆動回路部Ｙｄｒ２には、リセットスイッチＲＳＴが含まれる。画素スイッチＳＳＴ等は、薄膜トランジスタによって構成される。

出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、高電位電圧電源Ｐｖｄｄと低電位電圧電源Ｐｖｓｓとの間で発光素子と直列に接続される。出力スイッチＢＣＴでは、そのゲート電極が第１走査線ＢＧと接続され、第１走査線ＢＧからの制御信号によりＯＮ／ＯＦＦの制御がなされる。出力スイッチＢＣＴは、発光素子の発光時間の制御を行うものとなっている。

駆動トランジスタＤＲＴのゲート電極は、画素スイッチＳＳＴと保持容量Ｃｓに接続される。画素スイッチＳＳＴを介して入力される映像信号は、保持容量Ｃｓに書き込まれることによってゲート制御電圧として維持され、駆動トランジスタＤＲＴから発光素子に供給される電流の制御がなされる。また、この保持容量Ｃｓは、駆動トランジスタＤＲＴにおけるゲート電極とソース電極（発光素子側の電極）間の電位差を保持するものとなっている。

画素スイッチＳＳＴは、そのゲート電極が第２走査線ＳＧに接続され、ソース電極が映像信号線Ｄａｔａに接続される。画素スイッチＳＳＴには、第２走査線ＳＧからの走査信号と同期して、映像信号線Ｄａｔａから映像信号や初期電位が入力される。

リセットスイッチＲＳＴは、第２走査線駆動回路Ｙｄｒ２において配置されており、オン状態とする電位が配線ＲＧから入力される場合に、リセット配線Ｖｒｓｔから各画素回路にリセット電位が供給される。出力スイッチＢＣＴがＯＦＦ状態、画素スイッチＳＳＴがＯＦＦ状態、リセットスイッチＲＳＴがＯＮ状態となることで、駆動トランジスタＤＲＴのソース・ドレイン電極の電位がリセット電源の電位と同電位にセットされる。

映像信号の書き込み動作は、画素スイッチＳＳＴをＯＮ状態とする第２走査線ＳＧからの制御信号と、出力スイッチＢＣＴをＯＮ状態とする第１走査線ＢＧからの制御信号と同期して、映像信号線Ｄａｔａからの映像信号が駆動トランジスタＤＲＴのゲート電極に入力されることで実行される。また補助容量Ｃａｄは、発光素子に供給される電流量を調整するために設けられる素子である。本実施形態の表示装置では、素子容量Ｃｅｌのみでは不十分となることから、補助容量Ｃａｄが確保されるものとなっている。

図２に示す画素回路の動作につき、図３に示すタイミングチャートを用いて以下に説明する。図３中、１Ｈとある期間が１ライン期間（１水平期間）に該当する。ここでは簡略に、あるｋ行目、及び次行となるｋ＋１行目について示している。

まず、図３内、Ｐｉｓで示される期間において、ソース初期化動作を行う。ソース初期化動作では、あるｋ行目において、第２走査線ＳＧｋの制御信号が画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、第１走査線ＢＧｋの制御信号が出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、配線ＲＧｋの制御信号がリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。

出力スイッチＢＣＴ、画素スイッチＳＳＴがそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電源の電位（リセット配線Ｖｒｓｔに供給される電位）と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源（リセット電源の電位）は、例えば−２Ｖに設定されている。

次に、図３内、Ｐｉｇで示される期間において、ゲート初期化動作を行う。ゲート初期化動作では、あるｋ行目において、第２走査線ＳＧｋの制御信号が画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、第１走査線ＢＧｋの制御信号が出力スイッチＢＣＴをオフ状態とするレベル、配線ＲＧｋの制御信号がリセットスイッチＲＳＴをオン状態とするレベルに設定される。出力スイッチＢＣＴがオフ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオンとなり、ゲート初期化動作が開始される。

ゲート初期化期間Ｐｉｇにおいて、映像信号線から出力された初期化信号Ｖｉｎｉ（初期化電圧）は、画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｎｉの電圧レベルは、例えば、２Ｖに設定されている。

続いて、図３内、Ｐｏで示される期間において、オフセットキャンセル動作を行なう。オフセットキャンセル動作では、あるｋ行目において、第２走査線ＳＧｋの制御信号がオン電位、第１走査線ＢＧｋの制御信号がオン電位（ハイレベル）、配線ＲＧｋの制御信号がオフ電位（ローレベル）となる。これによりリセットスイッチＲＳＴがオフ、画素スイッチＳＳＴ及び出力スイッチＢＣＴがオンとなり、閾値のオフセットキャンセル動作が開始される。

オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲート電極には映像信号線及び画素スイッチＳＳＴを通して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲート電極の電位は固定される。

また、出力スイッチＢＣＴはオン状態にあり、高電位電源Ｐｖｄｄから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位Ｖｒｓｔ）を初期値とし、駆動トランジスタＤＲＴのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間Ｐｏは例えば１μｓｅｃ程度の時間に設定されている。

オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｉｎｉは初期化信号Ｖｉｎｉの電圧値であり、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。

続いて、図３内、Ｐｗで示される期間において、映像信号書き込み動作を行なう。映像信号書き込み期間Ｐｗでは、あるｋ行目において、第２走査線ＳＧｋの制御信号が画素スイッチＳＳＴをオン状態とするレベル、第１走査線ＢＧｋの制御信号が出力スイッチＢＣＴをオン状態とするレベル、配線ＲＧｋの制御信号がリセットスイッチＲＳＴをオフ状態とするレベルに設定される。すると、画素スイッチＳＳＴ及び出力スイッチＢＣＴがオン、リセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。

映像信号書き込み期間Ｐｗにおいて、映像信号線Ｄａｔａから画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、高電位電源Ｐｖｄｄから出力スイッチＢＣＴ及び駆動トランジスタＤＲＴを通り、ダイオードＯＬＥＤの容量部（寄生容量）Ｃｅｌを経由して低電位電源線に電流が流れる。これまでの動作により、駆動トランジスタＤＲＴのゲートには、映像信号Ｖｓｉｇ、及びオフセットキャンセル時に取得された閾値電圧に基づく電位が書き込まれ、駆動トランジスタＤＲＴの移動度のばらつきが補正される。

最後に、図３内、Ｐｄで示される期間において、表示動作を行う。表示期間Ｐｄでは、第２走査線ＳＧの制御信号が画素スイッチＳＳＴをオフ状態とするレベル、第１走査線ＢＧの制御信号が出力スイッチＢＣＴをオン状態とするレベル、配線ＲＧの制御信号がリセットスイッチＲＳＴをオフ状態とするレベルに設定される。出力スイッチＢＣＴがオン、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオフとなり、表示動作が開始される。

駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅｌを出力する。この駆動電流ＩｅｌがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流Ｉｅｌに応じた輝度で発光し、表示動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び第１走査線ＢＧの制御信号がオフ電位となるまで発光状態を維持する。

上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、ｋ行目以降の各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。

ところで、駆動トランジスタＤＲＴのゲート電極、および、高電位電圧または低電位電圧が供給される配線との間には寄生容量Ｃｐが発生する。このような寄生容量Ｃｐの存在は、前述したオフセットキャンセル動作、及び映像信号書き込み動作において、駆動トランジスタＤＲＴのゲートを所望の電位に変化させる際、好ましくない容量カップリングを生ずる場合がある。

ここで本実施形態における回路構成素子の構成について具体的に説明をする。

図４は、本実施形態における画素構造の平面図である。

図４は、本実施形態における副画素の平面的構成を示すものとなっており、本実施形態では、４つの副画素によって１つの主画素が構成されるものとなっている。同図で示されるように、Ｘ方向に敷設される第１走査線ＢＧ、第２走査線ＳＧ、Ｙ方向に敷設される映像信号線Ｄａｔａ、電源供給線ＰＬが配置される。

図４の副画素では、中央右側のII−II断面の箇所にダブルゲート構造の駆動トランジスタＤＲＴが配置され、左上箇所に画素スイッチＳＳＴが配置される。また本実施形態においては、図４において不図示となる金属層が副画素内の４分の３程度の面積を覆っており、さらに駆動トランジスタＤＲＴにおけるゲート電極ＧＴとソース電極ＳＴは、副画素内において比較的広い面積で配置される。

次に、図５Ａは、図４におけるI−I断面、II−II断面と、表示領域ＤＰ外における所定断面に対応している。図４においては、金属層や画素電極、さらにこれらの上側の構成が便宜上省略されているが、図５Ａの断面図においては、金属層ＭＴ等が表示される。これらの図で示されるように、I−I断面は、駆動トランジスタＤＲＴのソース電極ＳＴと画素電極ＡＤのコンタクト部に対応しており、II−II断面は、ダブルゲート構造の駆動トランジスタＤＲＴの位置に対応している（図６も参照）。

画素電極ＡＤの上方には不図示の有機層と共通電極が配置され、これらによって発光素子が構成される。また、画素電極ＡＤは、各画素において個別に配置されてアノード電極（陽極）として機能し、共通電極は、複数の画素において共通するカソード電極（陰極）として機能する。本実施形態においては、画素電極ＡＤは、透明導電膜（例えば、ＩＴＯ：Indium Tin Oxide）と、アルミニウムや銀等の反射性の金属によって構成される反射導電膜とを含んで構成され、共通電極は、透明導電膜によって構成される。

また、画素電極ＡＤの下方には、トップゲート型の薄膜トランジスタによって構成された駆動トランジスタＤＲＴが配置される。この駆動トランジスタＤＲＴは、基板Ｂ１上に形成される半導体層ＡＳと、ゲート電極ＧＴと、半導体層ＡＳにコンタクトホールによって接続するソース電極ＳＴおよびドレイン電極ＤＴを含んで構成される。

半導体層ＡＳは、ゲート電極ＧＴと平面的に重複する箇所がチャネル領域となり、ゲート電極ＧＴに電圧が印加されることで、ドレイン電極ＤＴを介して電源供給線ＰＬから入力される電流の制御が行なわれる。また半導体層ＡＳにおいては、ゲート電極ＧＴと平面的に重複しない箇所には不純物がドープされ、電気抵抗を少なくして導体として機能させる処理が行なわれる。

半導体層ＡＳとゲート電極ＧＴの間には、酸化シリコン（ＳｉＯｘ）あるいは窒化シリコン（ＳｉＮｙ）によって構成されるゲート絶縁膜ＧＩが配置され、さらにゲート絶縁膜ＧＩは、酸化シリコン（ＳｉＯｘ）あるいは窒化シリコン（ＳｉＮｙ）等の無機絶縁膜によって構成される層間絶縁膜ＳＩ（第１の絶縁層）で覆われる。ソース電極ＳＴおよびドレイン電極ＤＴは、ゲート絶縁膜ＧＩおよび層間絶縁膜ＳＩにて穿たれたコンタクトホールを介して、半導体層ＡＳの不純物が打ち込まれた領域に接続される。

また、駆動トランジスタＤＲＴの上側には、駆動トランジスタＤＲＴ等による段差を低減するための平坦化層ＨＲ（第２絶縁層）が配置される。平坦化層ＨＲは有機絶縁膜によって構成される。

そして本実施形態の表示装置では、平坦化層ＨＲ上に金属層ＭＴが配置されて、金属層ＭＴと画素電極ＡＤの間には、窒化シリコン等の無機絶縁膜によって構成されるパッシベーション層ＰＡ（第３絶縁層）が配置される。金属層ＭＴには、表示領域ＤＰ外に配置された電源配線ＰＷから低電位電圧電源Ｐｖｓｓが供給され、画素電極ＡＤと金属層ＭＴ間で補助容量Ｃａｄを形成する。また本実施形態では、補助容量Ｃａｄを大きく確保するために、金属層ＭＴと画素電極ＡＤとの重複する面積がなるべく広くなっており、画素電極ＡＤとソース電極ＳＴのコンタクト部を除く箇所を金属層ＭＴが網羅するように形成される。

ここで特に、本実施形態の表示装置においては、金属層ＭＴの下方に位置する駆動トランジスタＤＲＴにおいて、ソース電極ＳＴがチャネル領域の上側に延在し、チャネル領域と重複するゲート電極ＧＴと金属層ＭＴとの間に介在するようになっている。図５Ｂは比較例を示す図であり、同図で示されるように、ソース電極ＳＴがチャネル領域の上側に延在しない場合には、チャネル領域と重複するゲート電極ＧＴと金属層ＭＴとの間に寄生容量Ｃｐが発生する。これに対して、図５Ａの本実施形態のようにソース電極ＳＴが延在する場合には、寄生容量Ｃｐの発生が抑えられるだけでなく、ソース電極ＳＴと金属層ＭＴの間に新たな補助容量Ｃａｄが発生し、かつ、ソース電極ＳＴとゲート電極ＧＴ間の保持容量Ｃｓが増大することとなる。このため図５Ａのように、チャネル領域とその上側にあるゲート電極ＧＴをソース電極ＳＴが覆った駆動トランジスタＤＲＴを採用することで、寄生容量Ｃｐの発生を抑えつつ補助容量Ｃａｄと保持容量Ｃｓをさらに増大させることができ、これにより、回路構成素子の効率的な配置と高精細化に寄与できることとなる。

図６は、本実施形態の表示装置の画素内における、駆動トランジスタＤＲＴ等の構成層の平面的形状を詳細に説明するための図である。図６（ｂ）〜（ｅ）は、図６（ａ）における駆動トランジスタＤＲＴを構成する各層と金属層ＭＴの平面的形状を示すものとなっている。具体的には、図６（ｂ）は、半導体層ＡＳの形成領域を示し、図６（ｃ）は、半導体層ＡＳよりも上側に形成されるゲート電極ＧＴの形成領域を示し、図６（ｄ）は、ゲート電極ＧＴよりも上側に形成されるソース電極ＳＴおよびドレイン電極ＤＴの形成領域を示し、図６（ｅ）は、ソース電極ＳＴおよびドレイン電極ＤＴの上側に形成される金属層ＭＴの形成領域を示している。

図６で示されるように、本実施形態の表示装置では、半導体層ＡＳにおけるチャネル領域（チャネル領域に重複するゲート電極ＧＴの形成領域）と、チャネル領域を挟む不純物領域とが、ソース電極ＳＴの形成領域および金属層ＭＴの形成領域と重複する。換言すると、駆動トランジスタＤＲＴの半導体層ＡＳにおいて電流が流れる領域（ソース電極ＳＴとの接続箇所とドレイン電極ＤＴとの接続箇所の間の領域）は、金属層ＭＴの形成領域と平面的に重複しており、金属層ＭＴと半導体層ＡＳのチャネル領域の間には、ソース電極ＳＴの形成領域が延在する。

なお、図６（ｂ）〜（ｄ）における破線枠等は、コンタクトホールによる接続箇所に対応している。また図６（ｄ）の左上部分に配置される配線層は、画素スイッチＳＳＴからの映像信号をゲート電極ＧＴに供給するものであり、当該配線層は、コンタクトホールを介して、画素スイッチＳＳＴを構成する半導体層およびゲート電極ＧＴにそれぞれ接続される。

なお、本実施形態の表示装置では、駆動トランジスタＤＲＴがダブルゲート構造となっているが、このような態様に限定されず、シングルゲート構造の薄膜トランジスタであってもよいし、トリプルゲート構造の薄膜トランジスタであってもよい。また本実施形態のように、ダブルゲート構造における２つのチャネル領域とソース電極ＳＴとが平面的に重複するのが望ましいが、ソース電極ＳＴとしては、１つのチャネル領域の部分的に重複して他方のチャネル領域と重複しないような場合であっても本発明の範囲内となる。また図５Ａで示されるように、ソース電極ＳＴとしては、２つのチャネル領域を挟む３つの不純物領域とも平面的に重複するのが望ましいが、例えば、当該３つの不純物領域のうちのいずれかと平面的に重複しないようなものであっても本発明の範囲内となる。

なお、本実施形態の表示装置においては、発光素子が有機エレクトロルミネッセンス素子となっているが、このような態様に限定されず、例えば、量子ドット発光素子（ＱＬＥＤ：quantum-dot light emitting diode）のような他の自発光素子であってもよい。また、共通電極が陰極として機能し、画素電極ＡＤが陽極として機能するものとなっているが、共通電極が陽極として機能し、画素電極ＡＤが陰極として機能するように、出力スイッチＢＣＴから低電位電圧電源Ｐｖｓｓが供給されるのであってもよい。

また、表示領域ＤＰの外部にて金属層ＭＴと接続される電源配線ＰＷとしては、ソース電極ＳＴと同一の工程にて同一材料で形成されてもよいし、ゲート電極ＧＴと同一の工程にて同一材料で形成されてもよい。この電源配線ＰＷからは、高電位電圧電源Ｐｖｄｄが入力されてもよい。

本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。また例えば、上記の各実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

ＸＤＲ 映像信号線駆動回路、Ｙｄｒ１ 第１走査線駆動回路、Ｙｄｒ２ 第２走査線駆動回路、ＢＧ 第１走査線、ＳＧ 第２走査線、ＰＸ 画素、ＳＳＴ 画素スイッチ、ＤＲＴ 駆動トランジスタ、ＢＣＴ 出力スイッチ、ＲＳＴ リセットスイッチ、Ｃｓ 保持容量、Ｃａｄ 補助容量、Ｃｅｌ 素子容量、ＲＧ 配線、ＤＴ ドレイン電極、ＳＴ ソース電極、ＧＴ ゲート電極、ＡＳ 半導体層、ＰＬ 電源供給線、Ｂ１ 基板、ＡＤ 画素電極、ＰＡ パッシベーション層、ＧＩ ゲート絶縁膜、ＳＩ 層間絶縁膜、ＨＲ 平坦化層、ＭＴ 金属層、ＰＷ 電源配線。

Claims (7)

1. 画素電極、前記画素電極上の有機層、および前記有機層上の共通電極を含む発光素子と、
   前記画素電極の下層に配置されて、所定電位が供給される導電層と、
   前記画素電極および前記導電層のさらに下層に配置された薄膜トランジスタと、を有した表示装置であって、
   前記薄膜トランジスタは、チャネル領域を有する半導体層と、前記チャネル領域に重畳するように設けられたゲート電極と、前記半導体層と前記画素電極とに電気的に接続された第１電極を有し、
   前記導電層は、前記チャネル領域と平面的に重複し、
   前記第１電極は、前記導電層と前記チャネル領域とが平面的に重複する領域において、前記ゲート電極を上側から覆うように延在する、
   ことを特徴とする表示装置。
2. 画素電極、前記画素電極上の有機層、および前記有機層上の共通電極を含む発光素子と、
   前記画素電極の下層に配置されて、所定電位が供給される導電層と、
   前記画素電極および前記導電層のさらに下層に配置された薄膜トランジスタと、を有した表示装置であって、
   前記薄膜トランジスタは、チャネル領域を有する半導体層と、前記チャネル領域に重畳するように設けられたゲート電極と、前記半導体層と前記画素電極とに電気的に接続され
   た第１電極を有し、
   前記ゲート電極、前記第１電極、前記導電層、および前記画素電極がこの順序で積層される重畳領域を有する、
   ことを特徴とする表示装置。
3. 請求項１または請求項２に記載された表示装置であって、
   前記半導体層は、前記チャネル領域に隣接した不純物領域をさらに有し、
   前記導電層は、前記不純物領域と重複し、
   前記第１電極は、前記不純物領域と重複する、
   ことを特徴とする表示装置。
4. 請求項１または請求項２に記載された表示装置であって、
   互いに電位差を有する高電位電源線および低電位電源線をさらに有し、
   前記画素電極は、前記薄膜トランジスタを介して前記高電位電源線および前記低電位電源線のいずれか一方と電気的に接続され、前記共通電極は、前記高電位電源線および前記低電位電源線の他方と電気的に接続され、
   前記導電層は、前記高電位電源線および前記低電位電源線の他方と電気的に接続される、
   ことを特徴とする表示装置。
5. 請求項４に記載された表示装置であって、
   前記発光素子をそれぞれ含む複数の画素が配列される表示領域をさらに有し、
   前記導電層は、前記表示領域の外側において、前記高電位電源線および前記低電位電源線の他方と電気的に接続される、
   ことを特徴とする表示装置。
6. 請求項５に記載された表示装置であって、
   前記導電層は、前記表示領域内において、前記複数の画素の少なくとも二つに亘って連続的に設けられる、
   ことを特徴とする表示装置。
7. 請求項１または請求項２に記載された表示装置であって、
   前記ゲート電極と前記第１電極の間には、第１の絶縁層が積層され、
   前記第１電極と前記導電層の間には、第２の絶縁層が積層され、
   前記導電層と前記画素電極の間には、第３の絶縁層が積層される、
   ことを特徴とする表示装置。

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