KR102504546B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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스구루 혼도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 동작 속도가 빠른 반도체 장치를 제공한다. 또는, 뛰어난 스위칭 특성을 갖는 반도체 장치를 제공한다. 또는, 집적도가 높은 반도체 장치를 제공한다. 또는 미세한 구조를 갖는 반도체 장치를 제공한다.
절연 표면 위에 개구부를 갖는 반도체막을 형성하고, 반도체막 위 및 개구부 내에 도전막을 형성한 후, 반도체막 위의 도전막을 제거함으로써 개구부 내에 도전 필러를 형성하고, 도전 필러 위 및 반도체막 위에 섬 형상의 마스크를 형성하고, 마스크를 사용하여 도전 필러 및 반도체막을 에칭하여 제 1 전극 및 제 1 반도체를 형성하고, 제 1 반도체의 상면 및 측면에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉되며 제 1 반도체의 상면 및 측면에 면하는 게이트 전극을 형성한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스, 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예컨대 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 이들의 구동 방법, 또는 이들을 생산하는 방법에 관한 것이다. 특히, 본 발명은 트랜지스터를 갖는 반도체 장치, 표시 장치, 발광 장치, 또는, 이들의 구동 방법 등에 관한 것이다. 또는, 본 발명은 상기 반도체 장치, 상기 표시 장치, 또는 상기 발광 장치를 갖는 전자 기기 등에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 표시 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기 등은 반도체 장치를 갖는 경우가 있다.
근년, 인듐, 갈륨, 및 아연을 갖는 산화물 반도체막을 사용한 트랜지스터가 주목을 받고 있다.
그런데, 산화물 반도체막을 사용한 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮은 것으로 알려져 있다. 예를 들어, 산화물 반도체막을 사용한 트랜지스터가 갖는 낮은 누설 전류 특성과, 실리콘을 사용한 트랜지스터가 갖는 높은 온 전류 특성을 조합한 소비 전력이 낮은 반도체 장치 등이 개시(開示)되어 있다(특허문헌 1 참조).
일본 공개 특허 2011-171702호 공보
동작 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 뛰어난 스위칭 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 미세한 구조를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 절연 표면 위에 개구부를 갖는 반도체막을 형성하고, 반도체막 위 및 개구부 내에 도전막을 형성한 후, 반도체막 위의 도전막을 제거함으로써 개구부 내에 도전 필러(pillar)를 형성하고, 도전 필러 위 및 반도체막 위에 섬 형상의 마스크를 형성하고 마스크를 사용하여 도전 필러 및 반도체막을 에칭하여 제 1 전극 및 제 1 반도체를 형성하고, 제 1 반도체의 상면 및 측면에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉되며 제 1 반도체의 상면 및 측면에 면하는 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는 절연 표면 위에 제 1 개구부 및 제 2 개구부를 갖는 반도체막을 형성하고, 반도체막 위, 제 1 개구부 내, 및 제 2 개구부 내에 도전막을 형성한 후, 반도체막 위의 도전막을 제거함으로써 제 1 개구부 내에 제 1 도전 필러를, 제 2 개구부 내에 제 2 도전 필러를 형성하고, 제 1 도전 필러 위, 제 2 도전 필러 위, 및 반도체막 위에 섬 형상의 마스크를 형성하고 마스크를 사용하여 제 1 도전 필러, 제 2 도전 필러, 및 반도체막을 에칭하여 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극에 끼워진 제 1 반도체를 형성하고, 제 1 반도체의 상면 및 측면에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉되며 제 1 반도체의 상면 및 측면에 면하는 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 상기 구성에서 반도체막은 산화물 반도체막인 것이 바람직하다.
또한, 본 발명의 일 형태는 절연 표면 위의 제 1 반도체막, 소스 전극 및 드레인 전극과, 제 1 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극을 갖고, 소스 전극 및 드레인 전극은 제 1 반도체막의 측면과 접촉되고, 제 1 반도체막은 소스 전극과 드레인 전극에 끼워지고, 제 1 반도체막의 적어도 한 변 이상이 소스 전극 또는 드레인 전극의 한 변 이상과 접촉되는 반도체 장치다.
또한, 상술한 구성에서, 게이트 전극은 드레인 전극 및 소스 전극 중 적어도 한쪽과 중첩되는 영역을 갖는 것이 바람직하다. 또는 상기 구성에서 반도체막은, 반도체막의 채널 형성 영역과, 소스 전극 또는 드레인 전극과의 사이에 전계 완화 영역을 갖는 것이 바람직하다.
또한, 상기 구성에서 제 1 반도체막은 산화물 반도체막인 것이 바람직하다. 또한, 제 1 반도체막 아래에 제 2 반도체막을 갖고, 제 2 반도체막은 산화물 반도체막이고 제 2 반도체막의 두께는 게이트 절연막의 두께보다 두꺼운 것이 바람직하다.
또한, 본 발명의 일 형태는 실리콘을 사용한 제 1 트랜지스터와, 제 1 트랜지스터 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막, 소스 전극, 및 드레인 전극과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극을 갖고, 소스 전극 및 드레인 전극은 산화물 반도체막의 측면과 접촉되고, 산화물 반도체막은 소스 전극과 드레인 전극에 끼워지고, 산화물 반도체막의 적어도 한 변 이상이 소스 전극 또는 드레인 전극의 한 변 이상과 접촉되는 반도체 장치다.
미세화에 따라 현저해지는 전기 특성의 저하를 억제할 수 있는 구성을 갖는 반도체 장치를 제공할 수 있다. 또는, 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 뛰어난 스위칭 특성을 갖는 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는 미세한 구조를 갖는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태는 이들 효과에 한정되지 않는다. 예를 들어, 본 발명의 일 형태는 경우에 따라 또는 상황에 따라 이들 효과 외의 효과를 갖는 경우도 있다. 또는 예를 들어, 본 발명의 일 형태는 경우에 따라 또는 상황에 따라 이들 효과를 나타내지 않을 수도 있다.
도 1은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 3은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도 및 입체도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 9는 트랜지스터의 단면도.
도 10은 밴드 구조를 설명하기 위한 도면.
도 11은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 12는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 13은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 14는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 15는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도 및 입체도.
도 16은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 17은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 23은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 24는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 25는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 26은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 27은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 28은 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 회로도 및 타이밍 차트.
도 29는 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 블록도 및 회로도.
도 30은 본 발명의 일 형태에 따른 CPU의 일례를 도시한 블록도.
도 31은 본 발명의 일 형태에 따른 반도체 장치 및 그 제작 방법의 일례를 도시한 단면도.
도 32는 본 발명의 일 형태에 따른 반도체 장치 및 그 제작 방법의 일례를 도시한 단면도.
도 33은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 34는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 단면도.
도 35는 트랜지스터의 전기 특성을 설명하기 위한 도면.
도 36은 실시형태에 따른 표시 장치의 회로도.
도 37은 실시형태에 따른 전자 기기.
도 38은 실시형태에 따른 RFID의 사용예.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 당업자라면 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 쉽게 이해된다. 또한, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 동일한 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한, 동일한 것을 가리킬 때에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에서 크기, 층의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 전압은 어느 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위 차이를 가리키는 경우가 많다. 따라서, 전압을 전위로 바꿔 말할 수 있다.
본 명세서에서는 "전기적으로 접속된다"라고 표현된 경우에도 현실의 회로에는 물리적인 접속 부분이 없고, 그저 배선이 연장되어 있을 뿐인 경우도 있다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용되는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 그러므로, 예컨대, "제 1"을 "제 2", "제 3" 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되는 서수사와 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
본 명세서에서, 예컨대, 물체의 형상을 "직경", "입경", "크기", "사이즈", "폭" 등으로 규정하는 경우, 물체가 수용되는 최소의 입방체에서의 한 변의 길이, 또는 물체의 한 단면에서의 원상당 직경으로 바꿔 읽어도 좋다. 물체의 한 단면에서의 원상당 직경이란, 물체의 한 단면과 동등한 면적을 갖는 정원(正圓)의 직경을 가리킨다.
또한, "반도체"라고 표기한 경우에도, 예컨대 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "절연체"라고 바꿔 말할 수 있다. 마찬가지로, 본 명세서에 기재된 "절연체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, "반도체"라고 표기한 경우에도, 예컨대 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "도전체"라고 바꿔 말할 수 있다. 마찬가지로, 본 명세서에 기재된 "도전체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한 본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터, 반도체 장치 등에 대하여 설명한다.
<트랜지스터 구조(1)>
이하에서는 본 발명의 일 형태에 따른 트랜지스터 구조의 일례에 대하여 설명한다.
도 1은 트랜지스터의 상면도 및 단면도이다. 도 1의 (A)는 트랜지스터의 상면도다. 도 1의 (A)를 일점 쇄선 A-B를 따라 자른 단면도를 도 1의 (B)에 도시하였다. 또한, 도 1의 (A)를 일점 쇄선 C-D를 따라 자른 단면도를 도 1의 (C)에 도시하였다.
도 1의 (B)에서 트랜지스터는 기판(50) 위의 절연막(52)과, 절연막(52) 위의 반도체막(56)과, 반도체막(56) 위의 게이트 절연막(62)과, 게이트 절연막(62) 위의 게이트 전극(54)과, 반도체막(56) 측면에 접촉되는 소스 전극(66a) 및 드레인 전극(66b)을 갖는다. 또한, 바람직하게는 게이트 전극(54) 위, 소스 전극(66a) 위, 및 드레인 전극(66b) 위의 보호 절연막(68)과, 보호 절연막(68) 위의 배선(67a) 및 배선(67b)을 갖는다. 또한, 보호 절연막(68)은 소스 전극(66a) 및 드레인 전극(66b)에 각각 도달되는 개구부를 갖고, 상기 개구부를 통하여 배선(67a)과 소스 전극(66a)이 접촉되고, 배선(67b)과 드레인 전극(66b)이 접촉된다. 또한, 트랜지스터는 절연막(52)을 갖지 않아도 좋은 경우가 있다.
도 1의 (B)에 도시된 바와 같이, 소스 전극(66a) 및 드레인 전극(66b)은 반도체막(56)의 측면에 접촉된다. 반도체막(56)의 채널 형성 영역과, 소스 전극(66a) 및 드레인 전극(66b)이 접촉됨으로써 트랜지스터의 저항을 줄일 수 있어 온 전류를 높게 할 수 있다. 또한, 반도체막(56)의 채널 형성 영역과, 소스 전극(66a) 및 드레인 전극(66b)과의 사이에 소스 전극(66a) 및 드레인 전극(66b)보다 저항이 높은 전계 완화 영역을 제공하여도 좋다. 또한, 도 1의 (B)에서, 기판 표면으로부터 반도체막(56)의 상면까지의 높이를 a, 기판 표면으로부터 소스 전극의 상면까지의 높이를 b1, 및 기판 표면으로부터 드레인 전극의 상면까지의 높이를 b2로 하면 a<b1 및 a<b2를 만족시킨다. 또한, 나중에 도 25의 (B) 및 (C)를 사용하여 설명하지만, a, b1, 및 b2의 관계는 제작 방법에 따라서도 상이하다. 여기서 상면에 요철이 있는 경우에는 상면의 높이는, 기판 표면으로부터 상면의 가장 높은 부분까지의 높이로 한다.
여기서 채널 형성 영역이란 상면도에서, 반도체막(56) 중의, 게이트 전극(54)과 중첩되며 소스 전극(66a)과 드레인 전극(66b)에 끼워진 영역을 가리킨다. 또한, 채널 길이란 상면도에서, 소스 영역과 드레인 영역의 거리를 가리킨다. 즉 도 1의 (A)에서는 채널 길이는 도면 중 화살표로 나타낸 채널 길이(91)다. 또한, 반도체막(56)의 폭(W)이란, 반도체막에서 게이트 전극과 중첩되는 영역에서의 소스 영역과 드레인 영역이 평행하게 마주보는 부분의 길이를 가리킨다고 정의한다. 즉, 도 1의 (A)에서는 폭(W)은 도면 중 화살표로 나타낸 폭(92)이다.
채널 폭이란 예컨대 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주보는 부분의 길이를 가리킨다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값을 가질 필요는 없다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로 본 명세서에서는 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서 도시된 채널 폭(이하 외견상 채널 폭이라고 부름)(예를 들어, 여기서는 도 1의 폭(92))이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에서 도시된 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 생각해야 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율에 대하여 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주보는 부분의 길이를 가리키는 외견상 채널 폭을 "Surrounded Channel Width(SCW)"이라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM상 등을 취득하여 이 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 될 수 있다.
소스 전극(66a) 및 드레인 전극(66b)에는 도전 재료를 사용하는 것이 바람직하다. 도전 재료를 사용함으로써 소스 영역 및 드레인 영역에 반도체막을 사용하는 경우에 비하여 두께 방향의 도전성을 균일하게 할 수 있다. 소스 영역 및 드레인 영역에 반도체막을 사용하는 경우, 소스 영역 및 드레인 영역의 저항을 충분히 낮게 하기 위해서는 예컨대 불순물을 첨가하거나 하지만 예컨대 이온 주입이나 이온 도핑을 사용하여 불순물을 첨가하는 경우에는 깊이 방향으로 분포가 생긴다.
도 1에 도시된 반도체막(56)은 예컨대 산화물 반도체막을 사용하면 좋다. 산화물 반도체막에 대해서는 나중에 산화물 반도체막(106)의 기재에서 설명한다. 또는 반도체막(56)은 실리콘, 게르마늄 등의 반도체에 더하여 실리콘 게르마늄, 탄소화 실리콘, 질화 갈륨, GaAs(갈륨 비소), InAs(인듐 비소), InGaAs(인듐 갈륨 비소) 등의 화합물 반도체, 유기 반도체 등의 반도체를 사용하여도 좋다.
반도체막(56)의 폭(W)에 대하여 반도체막의 두께를 t로 하고 애스펙트비 R=t/W로 정의한다. R은 바람직하게는 0.01 이상 100 이하, 더 바람직하게는 0.05 이상 50 이하, 더욱 바람직하게는 0.1 이상 15 이하로 한다. 또한, R은 이 범위에 특히 한정되지 않는다. 또한 반도체막이 복수의 막으로 이루어지는 적층으로 형성되는 경우에는 반도체막의 두께 t는 적층된 각 막 두께를 합친 값으로 한다.
여기서, 반도체막(56)과, 소스 전극(66a) 또는 드레인 전극(66b)의 계면이 이루는 각도에 대하여 도 34를 사용하여 설명한다. 도 34의 (A)는 트랜지스터의 상면도다. 또한, 도 34의 (A)를 일점 쇄선 A-B를 따라 자른 단면도를 도 34의 (B)에 도시하였다. 또한, 도 34의 (A)를 일점 쇄선 C-D를 따라 자른 단면도를 도 34의 (C)에 도시하였다. 또한, 도 34의 (D)는 도 34의 (B)의 파선으로 둘러싸인 영역(71)을 확대한 도면이다. 도 34의 (D)에 도시된 각도 θ는 일점 쇄선 A-B에 대응하는 단면에서, 반도체막(56)과 소스 전극(66a)의 계면과, 반도체막(56)의 저면이 이루는 각도를 나타낸다. θ가 70°≤θ≤90°의 범위를 만족시키는 경우에는 나중에 도 4를 사용하여 설명하는 바와 같이, 예컨대 개구부 내에 도전막을 형성하기 쉬워져 개구부에 대한 도전막의 피복성을 향상시킬 수 있는 경우가 있다. 한편, θ가 90°<θ≤110°의 범위를 만족시키는 경우에는 예컨대 소스 전극(66a) 및 드레인 전극(66b)의 단부에 게이트 절연막(62)이나 게이트 전극(54)을 높은 피복성으로 형성할 수 있는 경우가 있다.
도 1에 도시된 절연막(52)으로서는 예컨대 산화 실리콘 또는 산화 질화 실리콘을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 절연막(52)은 예컨대 두께를 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 더욱 바람직하게는 200nm 이상 1000nm 이하로 한다.
또한, 특히 반도체막(56)으로서 산화물 반도체막을 사용하는 경우에는 절연막(52)으로서는 과잉 산소를 포함하는 절연막을 갖는 것이 바람직하다. 과잉 산소를 포함하는 절연막은 산소를 첨가하여 형성하여도 좋다. 산소의 첨가는 예를 들어 이온 주입법에 의하여 가속 전압을 2kV 이상 100kV 이하로 하고, 5×1014ions/cm2 이상 5×1016ions/cm2 이하의 농도로 수행하면 좋다.
절연막(52)은 예컨대 첫 번째 층을 질화 실리콘막으로 하고, 두 번째 층을 산화 실리콘막으로 한 적층막으로 하여도 좋다. 또한, 산화 실리콘막은 산화질화 실리콘막이라도 좋다. 또한, 질화 실리콘막은 질화산화 실리콘막이라도 좋다. 산화 실리콘막으로서는 결함 밀도가 낮은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는, 전자 스핀 공명(ESR: Electron Spin Resonance)로 측정하였을 때 g값이 2.001인 신호에서 유래하는 스핀 밀도가 3×1017개/cm3 이하, 바람직하게는 5×1016개/cm3 이하인 산화 실리콘막을 사용한다. 또한, 예를 들어, 반도체막(56)으로서 산화물 반도체막을 사용한 경우에는 질화 실리콘막으로서는 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 사용한다. 수소 및 암모니아의 방출량은 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy)에 의하여 측정할 수 있다. 또한, 질화 실리콘막은 수소, 물, 및 산소를 투과시키지 않는 질화 실리콘막, 또는 거의 투과시키지 않는 질화 실리콘막을 사용한다.
또는, 절연막(52)은 예컨대, 첫 번째 층을 질화 실리콘막으로 하고, 두 번째 층을 제 1 산화 실리콘막으로 하고, 세 번째 층을 제 2 산화 실리콘막으로 한 적층막으로 하면 좋다. 이 경우, 제 1 산화 실리콘막 또는/및 제 2 산화 실리콘막은 산화질화 실리콘막이라도 좋다. 또한, 질화 실리콘막은 질화산화 실리콘막이라도 좋다. 제 1 산화 실리콘막으로서는 결함 밀도가 작은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는 ESR로 측정하였을 때 g값이 2.001인 신호에서 유래하는 스핀 밀도가 3×1017개/cm3 이하, 바람직하게는 5×1016개/cm3 이하인 산화 실리콘막을 사용한다. 또한, 예를 들어, 반도체막(56)으로서 산화물 반도체막을 사용한 경우에는 제 2 산화 실리콘막으로서는 과잉 산소를 포함하는 산화 실리콘막을 사용한다. 질화 실리콘막으로서는 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 사용한다. 또한, 질화 실리콘막으로서는 수소, 물, 및 산소를 투과시키지 않는 질화 실리콘막, 또는 거의 투과시키지 않는 질화 실리콘막을 사용한다.
또는, 절연막(52)으로서는 예컨대, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 티타늄산 지르콘산납(PZT), 티타늄산 스트론튬(SrTiO3), 또는 (Ba, Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연막을 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연막은 예컨대, 산화 알루미늄, 산화 비스무트, 산화 게르마늄, 산화 니오븀, 산화 실리콘, 산화 티타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄 등의 산화물을 포함하여도 좋다. 상기 절연막에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
소스 전극(66a) 및 드레인 전극(66b)은 예컨대 알루미늄, 티타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 또는 텅스텐을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다. 소스 전극(66a) 및 드레인 전극(66b)의 형성에는 예컨대 스퍼터링법, 화학 기상 성장(CVD)법(유기 금속 화학 기상 증착(MOCVD)법, 원자층 증착(ALD)법, 또는 플라즈마 화학 기상 증착(PECVD)법을 포함함), 진공 증착법, 또는 펄스 레이저 증착(PLD)법을 사용하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고, MOCVD법 또는 ALD법이 더 바람직하다.
게이트 절연막(62)으로서는 예컨대, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 게이트 절연막(62)은 과잉 산소를 포함한 절연막을 사용하면 바람직하다. 게이트 절연막(62)은 예컨대 두께(또는 등가 산화 막 두께(equivalent oxide thickness))를 0.4nm 이상 500nm 이하, 바람직하게는 0.4nm 이상 300nm 이하, 더 바람직하게는 1nm 이상 100nm 이하, 더욱 바람직하게는 1nm 이상 50nm 이하로 한다.
게이트 절연막(62)은 예컨대, 첫 번째 층을 질화 실리콘막으로 하고, 두 번째 층을 산화 실리콘막으로 한 적층막으로 하면 좋다. 또한, 산화 실리콘막은 산화질화 실리콘막이라도 좋다. 또한, 질화 실리콘막은 질화산화 실리콘막이라도 좋다. 산화 실리콘막으로서는 결함 밀도가 낮은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는, ESR로 측정하였을 때 g값이 2.001인 신호에서 유래하는 스핀 밀도가 3×1017개/cm3 이하, 바람직하게는 5×1016개/cm3 이하인 산화 실리콘막을 사용한다. 산화 실리콘막으로서는 과잉 산소를 포함한 산화 실리콘막을 사용하면 바람직하다. 질화 실리콘막으로서는 수소 가스 및 암모니아 가스의 방출량이 적은 질화 실리콘막을 사용한다. 수소 가스 및 암모니아 가스의 방출량은 TDS로 측정할 수 있다.
게이트 절연막(62)의 형성에는 예를 들어, 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고, MOCVD법 또는 ALD법이 더 바람직하다.
또한, 예를 들어, 산화 실리콘과 산화 하프늄의 적층과 같이, 게이트 절연막(62)의 일부에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼과 같은 전자 포획 준위가 많은 재료를 사용하고 더 높은 온도(반도체 장치의 사용 온도 또는 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)하에서 게이트 전극(54)의 전위를 소스 전극(66a)이나 드레인 전극(66b)의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써 반도체막(56)으로부터 게이트 전극(54)으로 전자가 이동하여 이들 중 몇 개는 전자 포획 준위에 포획된다.
이와 같이, 전자 포획 준위에 필요한 양의 전자를 포획시킨 반도체 장치에서는 문턱 전압이 플러스 측으로 이동된다. 게이트 전극(54)의 전압을 제어함으로써 전자가 포획되는 양을 제어할 수 있어 이에 따라 문턱 전압을 제어할 수 있다. 또한, 전자를 포획시키는 처리는 반도체 장치의 제작 과정에서 수행하면 좋다.
예를 들어, 반도체 장치의 소스 전극(66a) 또는 드레인 전극(66b)에 접속되는 배선 메탈을 형성한 후, 전공정(웨이퍼 처리)이 끝난 후, 웨이퍼 다이싱 공정을 수행한 후, 또는 패키지한 후 등, 공장에 출하하기 전의 어느 단계에서 수행하면 좋다. 어느 경우에도 이 후에 125℃ 이상의 온도하에 1시간 이상 노출되지 않는 것이 바람직하다.
간략화한 단면도를 사용하여 게이트 절연막(62)을 전자 포획층으로서도 이용한 경우의 예를 기재한다.
도 9의 (A)는 반도체막(901)과 전자 포획층(902)과 게이트 전극(903)을 갖는 반도체 장치다. 전자 포획층(902)은 도 1 등에 도시된 게이트 절연막(62)에 대응한다. 게이트 전극(903)은 도 1 등에 도시된 게이트 전극(54)에 대응한다.
여기서, 전자 포획층(902)은, 전자를 포획하는 준위(전자 포획 준위)를 내부에 갖는다. 또는 전자 포획층(902)은 어떤 방법이나 처리에 의하여 미리 내부에 전자가 포획되는 층이다. 또는 전자 포획층(902)은 어떤 방법이나 처리에 의하여 장래적으로는 내부에 전자가 포획될 수 있는 층이다. 또한, 같은 구성 원소로 구성되어도 형성 방법이나 형성 조건에 따라 이와 같은 준위가 형성되지 않을 수도 있다.
예를 들어, 도 9의 (B)에 도시된 바와 같은 제 1 절연막(902a)과 제 2 절연막(902b)의 적층체라도 좋고, 도 9의 (C)에 도시된 바와 같은 제 1 절연막(902a), 제 2 절연막(902b), 및 제 3 절연막(902c)의 적층체, 또는 더 많은 절연막으로 이루어지는 적층체라도 좋다.
여기서 제 1 절연막~제 3 절연막의 구성 원소는 모두 또는 일부가 같아도 좋다. 또한, 제 1 절연막~제 3 절연막의 형성 방법(또는 형성 조건)은 모두 또는 일부가 상이하여도 좋다.
예를 들어, 스퍼터링법으로 형성된 절연막을 제 2 절연막(902b)으로 하고, CVD법이나 ALD법으로 형성된 절연막을 제 1 절연막(902a)으로 하여도 좋고, 도 9의 (C)에 도시된 바와 같은 경우에는 제 3 절연막(902c)도 제 1 절연막(902a)과 같게 하여도 좋다. 다만 본 발명의 실시형태에 따른 일 형태는 이에 한정되지 않고 CVD법이나 ALD법으로 형성된 절연막을 제 2 절연막(902b)으로 하고, 스퍼터링법으로 형성된 절연막을 제 1 절연막(902a)으로 하여도 좋다.
여기서 CVD법으로 형성된 절연막은 일반적인 게이트 절연막으로서 기능할 수 있다. 따라서 게이트와 드레인 사이, 또는 게이트와 소스 사이에서의 누설 전류를 저감할 수 있다. 한편, 스퍼터링법으로 형성된 절연막은 전자 포획 준위가 많기 때문에 트랜지스터의 문턱 전압을 더 크게 변화시킬 수 있다. 그러므로 이와 같은 구성으로 함으로써 누설 전류가 적고 문턱 전압도 충분히 제어된 구성으로 할 수 있다.
또한, 반도체막(901)과, 반도체막(901)과 접촉되는 제 1 절연막(902a)과는 연속적으로 제조하기 쉬워지기 때문에 같은 제조 방법을 사용하여도 좋다. 예를 들어, 반도체막(901)을 스퍼터링법으로 형성한 경우, 제 1 절연막(902a)도 스퍼터링법으로 형성하고, 제 2 절연막(902b)을 CVD법이나 ALD법으로 형성하여도 좋다. 도 9의 (C)에 도시된 바와 같은 경우에는 제 3 절연막(902c)도 스퍼터링법으로 형성하여도 좋다. 마찬가지로 반도체막(901)을 CVD법으로 형성한 경우, 제 1 절연막(902a)도 CVD법으로 형성하고 제 2 절연막(902b)을 스퍼터링법으로 형성하여도 좋다. 도 9의 (C)에 도시된 바와 같은 경우에는 제 3 절연막(902c)도 CVD법으로 형성하여도 좋다. 이와 같은 구성으로 함으로써 누설 전류가 적고 문턱 전압도 충분히 제어된 구성으로 할 수 있어 제조하기 더 쉬워질 수 있다. 다만, 본 발명의 실시형태에 따른 일 형태는 이들에 한정되지 않는다.
또한, CVD법에서도 다양한 방법을 사용할 수 있다. 열 CVD법, 광 CVD법, 플라즈마 CVD법, MOCVD법, LPCVD법 등의 방법을 사용할 수 있다. 따라서 어느 절연막과 다른 절연막을 상이한 CVD법으로 형성하여도 좋다.
도 9의 (B)에 도시된 반도체 장치의 일점 쇄선 A-B에서의 밴드도의 예를 도 10의 (A)에 도시하였다. 도면 중 Ec는 전도대 하단, Ev는 가전자대 상단을 가리킨다. 도 10의 (A)에서는 게이트 전극(903)의 전위는 소스 전극(미도시) 또는 드레인 전극(미도시)과 같다.
또한, 도 9의 (C)에 도시된 바와 같이 전자 포획층(902)에 제 2 절연막(902b)보다 전자 친화력이 작은 제 3 절연막(902c)을 제공하는 것은 제 2 절연막(902b) 내부 또는 다른 절연막과의 계면에 있는 전자 포획 준위에 포획된 전자를 유지하는 데 효과적이다.
이 경우에는 제 2 절연막(902b)이 얇더라도 제 3 절연막(902c)이 물리적으로 충분히 두꺼우면 전자 포획 준위(904)에 포획된 전자를 유지할 수 있다.
제 2 절연막(902b)은 전자 포획 준위(904)가 더 많아지는 형성 방법(또는 형성 조건)으로 형성되기 때문에 제 1 절연막(902a)과 제 2 절연막(902b) 계면, 제 2 절연막(902b)과 제 3 절연막(902c) 계면에 전자 포획 준위가 많이 형성된다.
그리고 게이트 전극(903)의 전위 및 온도를 상술한 것으로 하면 전자(905)가 반도체막(901)으로부터 게이트 전극(903)에 향하여 이동하고, Fowler-Nordheim터널 효과, Poole-Frenkel 전도, 열적인 여기, 또는 이들 조합에 의하여 전자 포획층(902)에 진입하고, 이 일부가 전자 포획 준위(904)에 포획되어 전자 포획층(902)은 마이너스로 대전한다(도 10의 (B) 참조).
이와 같이, 전자 포획층(902)이 전자를 포획하면 도 35에 도시된 바와 같이, 반도체 장치의 문턱 전압이 증가된다. 특히 반도체막(901)이, 밴드갭이 큰 재료(와이드 밴드갭 반도체)를 포함하면 게이트 전극(903)의 전위가 소스 전극의 전위와 같다고 하였을 때의 소스와 드레인 사이의 전류(Icut 전류)를 대폭으로 저하시킬 수 있다.
예를 들어, 밴드갭이 3.2eV인 In-Ga-Zn계 산화물이라면 Icut 전류 밀도(채널 폭 1μm당 전류값)는 1zA/μm(1×10-21A/μm) 이하, 대표적으로는 1yA/μm(1×10-24A/μm) 이하로 할 수 있다.
도 35의 (A)는 전자 포획층(902)에서 전자를 포획하기 전과 전자를 포획한 후의 실온에서의 소스 전극과 드레인 전극 사이의 채널 폭 1μm당 전류(Id)의 게이트 전극(903)의 전위(Vg) 의존성을 모식적으로 도시한 것이다. 또한, 소스 전극과 게이트 전극(903)의 전위를 0V, 드레인 전극의 전위를 +1V로 한다. 1fA보다 작은 전류는 직접 측정할 수 없지만 기타 방법으로 측정한 값, S값(subthreshold value) 등을 기초로 추정할 수 있다.
먼저, 곡선(906)으로 나타낸 바와 같이, 반도체 장치의 문턱 전압은 Vth1이었지만 전자를 포획한 후에서는 문턱 전압이 증가되어(플러스 방향으로 이동하여) Vth2가 된다. 또한, 이 결과, Vg=0의 전류 밀도는 1aA/μm(1×10-18A/μm) 이하, 예컨대, 1zA/μm 이상 1yA/μm 이하가 된다.
예를 들어, 도 35의 (B)에 도시된 바와 같이, 용량 소자(909)에 축적되는 전하를 트랜지스터(908)로 제어하는 회로를 생각한다. 여기서 용량 소자(909)의 전극 사이의 누설 전류는 생각하지 않는다. 용량 소자(909)의 용량이 1fF이고 용량 소자(909)의 트랜지스터(908) 측의 전위가 +1V, Vd의 전위가 0V인 것으로 한다.
트랜지스터(908)의 Id-Vg특성은 도 35의 (A) 중의 곡선(906)으로 나타내어지고, 채널 폭이 0.1μm라면 Icut전류 밀도는 1fA 정도이고, 이 때의 트랜지스터(908)의 저항은 1×1015Ω다. 따라서 트랜지스터(908)와 용량 소자(909)로 이루어지는 회로의 시정수(time constant)는 1초 정도다. 즉 1초 정도로 용량 소자(909)에 축적된 전하의 대부분이 손실되는 것을 뜻한다.
트랜지스터(908)의 Id-Vg특성은 도 35의 (A) 중의 곡선(907)으로 나타내어지고, 채널 폭이 0.1μm라면 Icut전류 밀도는 1yA 정도이고, 이 때의 트랜지스터(908)의 저항은 1×1024Ω 정도다. 따라서 트랜지스터(908)와 용량 소자(909)로 이루어지는 회로의 시정수는 1×109초(=31년) 정도다. 즉 10년이 지나도 용량 소자(909)에 축적된 전하의 1/3은 남는 것을 뜻한다.
이와 같이, 트랜지스터와 용량 소자로 이루어지는 단순한 회로를 사용하고 그렇게 과대한 전압을 인가하지 않아도 10년 동안 전하를 유지할 수 있다.
전자 포획층(902)에는 각종 재료를 사용할 수 있다. 예를 들어, 산화 하프늄(산소, 하프늄), 산화 알루미늄(산소, 알루미늄), 산화 탄탈럼(산소, 탄탈럼), 알루미늄 실리케이트(산소, 실리콘, 알루미늄) 등을 한 종류 이상 포함하는 절연막을 사용할 수 있다. 또한, 질소, 실리콘, 수소, 할로겐 등의 원소를 포함하는 경우도 있다. 또한, 다층체로 하는 경우에는 이들 원소를 갖는 층의 위 측, 아래 측, 또는 위 및 아래 측에, 또는 이들 원소를 갖는 층에 끼워지도록 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘 등을 갖는 층을 배치하고 다층체의 전자 포획층(902)을 구성하면 좋다.
또한, 반도체막(901)은 진성 또는 실질적으로 진성인 산화물 반도체와 같이, 정공의 유효 질량이 매우 크거나 또는 정공이 실질적으로 국재화(局在化)된 재료를 사용하는 것이 효과적이다. 이 경우에는 반도체막(901)으로부터 전자 포획층(902)으로 정공이 주입되지 않기 때문에 전자 포획 준위(904)에 포획된 전자가 정공과 결합하여 소멸되지 않는다. 그러므로 전하의 유지 특성을 향상시킬 수 있다.
도 1에 도시된 게이트 전극(54)은 예컨대, 알루미늄, 티타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 텅스텐, 질화 티타늄, 질화 탄탈럼, 또는 실리콘을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다. 또한, 실리콘을 사용하는 경우에는 n형 도펀트(인, 비소 등)를 포함하는 실리콘 또는 p형 도펀트(붕소, 알루미늄 등)를 포함하는 실리콘을 사용한다. 게이트 전극(54)의 형성에는 예컨대, 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다.
또한, 게이트 전극(54)은 2층의 적층으로 하여도 좋다. 트랜지스터의 문턱 전압을 제어하기 위하여 예컨대 반도체막에 실리콘을 사용한 경우에는 불순물을 첨가하지만 이온 주입 등을 사용한 경우에는 불순물의 주입으로 인한 대미지가 발생하여 특성이 저하되는 문제가 있다. 또한, 반도체막으로서 산화물 반도체막을 사용한 경우에는 불순물에 의한 문턱 전압의 제어가 어렵다. 따라서 게이트 전극의 일함수에 의하여 문턱 전압을 제어하는 것이 바람직하다. 따라서 예컨대 2층의 적층막을 게이트 전극으로 하여 사용한 경우에는 게이트 절연막에 접촉되는 아래층에는 문턱 전압을 제어하는 목적으로 전극 재료를 선택한다. 또한, 위층은 저항이 낮고 가공성이 높고 피복성이 좋은 막을 사용하면 좋다. 게이트 전극에 2층의 적층을 사용하는 예에 대해서는 나중에 트랜지스터 구조(2)에서 제시하는 도 33에서 설명한다.
보호 절연막(68)은 예컨대, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 포함하는 절연막을 사용할 수 있다. 또는, 상술한 재료에 더하여 탄소가 첨가된 산화 실리콘(SiOC)이나 탄화 수소가 첨가된 산화 실리콘(SiOCH), 불소가 첨가된 산화 실리콘(SiOF), HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 등의 소위 low-k 재료를 포함하는 절연막을 사용할 수 있다. 또한, 실리콘의 함유율이, 일반적인 SiO2의 화학 양론적 조성보다 큰 산화 실리콘막(SRO: Si Rich Oxide)을 사용할 수도 있다. SRO는 실리콘의 함유율이 일반적인 SiO2의 화학 양론적 조성보다 크고 댕글링 본드를 갖는 실리콘 원자가 존재함으로써 예컨대 불소 원자 등의 불순물을 포획하여 확산을 방지하는 데 효과적이다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층시킴으로써, 보호 절연막(68)을 형성하여도 좋다. 보호 절연막(68)의 두께는 예컨대, 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 더욱 바람직하게는 200nm 이상 1000nm 이하로 한다.
배선(67a) 및 배선(67b)은 예컨대, 알루미늄, 티타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 텅스텐, 질화 티타늄, 또는 질화 탄탈럼을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다.
기판(50)에 대한 큰 제한은 없다. 예컨대, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(50)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘, 게르마늄 등으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄을 재료로 한 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(50)으로서 사용하여도 좋다.
또한, 기판(50)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서, 비가요성 기판 위에 트랜지스터를 제작한 후에 트랜지스터를 박리하고, 가요성 기판인 기판(50)으로 전치(轉置)하는 방법을 들 수도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다.
또한, 도 1에 도시된 트랜지스터 구조에서 전극이나 반도체막 등의 단부가 둥그스름하게 되어도 좋다. 이 일례를 도 2에 도시하였다.
또한, 도 1에 도시된 트랜지스터 구조의 제작 방법은 나중에 제시하는 도 3에 도시된 트랜지스터 구조의 제작 방법을 참조하기로 한다.
<트랜지스터 구조(2)>
본 발명의 일 형태에 따른 트랜지스터 구조 및 제작 방법의 일례로서 트랜지스터 구조(1)에서 반도체막에 산화물 반도체막을 사용한 경우에 대하여 설명한다.
도 3은 트랜지스터의 상면도 및 단면도이다. 도 3의 (A)는 트랜지스터의 상면도다. 도 3의 (A)를 일점 쇄선 A-B를 따라 자른 단면도를 도 3의 (B)에 도시하였다. 또한, 도 3의 (A)를 일점 쇄선 C-D를 따라 자른 단면도를 도 3의 (C)에 도시하였다.
도 3의 (B)에서 트랜지스터는 기판(100) 위의 절연막(102)과, 절연막(102) 위의 산화물 반도체막(106)과, 산화물 반도체막(106) 위의 게이트 절연막(112)과, 게이트 절연막(112) 위의 게이트 전극(104)과, 산화물 반도체막(106) 측면에 접촉되는 소스 전극(116a) 및 드레인 전극(116b)을 갖는다. 또한, 바람직하게는 게이트 전극(104) 위, 소스 전극(116a) 위, 및 드레인 전극(116b) 위의 보호 절연막(118)과, 보호 절연막(118) 위의 배선(117a) 및 배선(117b)을 갖는다. 또한, 보호 절연막(118)은 소스 전극(116a) 및 드레인 전극(116b)에 각각 도달되는 개구부를 갖고, 상기 개구부를 통하여 배선(117a)과 소스 전극(116a)이 접촉되고 배선(117b)과 드레인 전극(116b)이 접촉된다. 또한, 트랜지스터는 절연막(102)을 갖지 않아도 좋은 경우가 있다.
이하에서는, 산화물 반도체막(106)에 대하여 설명한다.
산화물 반도체막(106)은 인듐을 포함하는 산화물이다. 산화물은 예컨대 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체막(106)은 원소 M을 포함하는 것이 바람직하다. 원소 M으로서는, 예컨대 알루미늄, 갈륨, 이트륨, 또는 주석 등이 있다. 원소 M은, 예컨대 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예컨대 산화물의 에너지 갭을 크게 하는 기능을 갖는 원소다. 또한, 산화물 반도체막(106)은 아연을 포함하는 것이 바람직하다. 산화물이 아연을 포함하면, 예컨대, 산화물을 결정화시키기 쉬워진다. 산화물의 가전자대 상단의 에너지는 예컨대, 아연의 원자수비에 의하여 제어될 수 있다.
다만, 산화물 반도체막(106)은 인듐을 포함하는 산화물에 한정되지 않는다. 산화물 반도체막(106)은 예컨대, Zn-Sn 산화물, Ga-Sn 산화물이라도 좋다.
또한, 산화물 반도체막(106)은 에너지 갭이 큰 산화물을 사용한다. 산화물 반도체막(106)의 에너지 갭은 예컨대, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
또한, 산화물 반도체막(106)을 스퍼터링법으로 형성하는 경우에는, 파티클수를 저감시키기 위하여, 인듐을 포함한 타깃을 사용하는 것이 바람직하다. 또한, 원소 M의 원자수비가 높은 산화물 타깃을 사용한 경우, 타깃의 도전성이 낮게 되는 경우가 있다. 인듐을 포함한 타깃을 사용하는 경우, 타깃의 도전율을 높일 수 있고 DC방전 및 AC방전이 쉽게 되므로 대면적의 기판에 대응하기 쉬워진다. 따라서, 반도체 장치의 생산성을 높일 수 있다.
산화물 반도체막(106)을 스퍼터링법으로 성막하는 경우, 타깃의 원자수비는 In:M:Zn= 3:1:1, 3:1:2, 3:1:4, 1:1:0.5, 1:1:1, 1:1:2, 1:4:4 등으로 하면 좋다.
산화물 반도체막(106)을 스퍼터링법으로 성막하는 경우, 타깃의 원자수비와 차이가 있는 원자수비를 갖는 막이 형성될 수 있다. 특히, 아연은, 타깃의 원자수비보다 막의 원자수비가 작게 되는 경우가 있다. 구체적으로는, 타깃에 포함되는 아연의 원자수비의 40atomic% 이상 90atomic% 이하 정도가 되는 경우가 있다. 여기서 스퍼터링법에 사용하는 타깃은 다결정인 것이 바람직하다.
여기서, 도 3에 도시된 산화물 반도체막(106)은 1층이라도 좋고 도 3의 (D)에 도시된 바와 같이 산화물 반도체막(106a)과, 산화물 반도체막(106a) 위 및 아래에 있는 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)을 갖는 3층 구조로 하여도 좋다. 또한, 제 1 산화물 반도체막(106b) 또는 제 2 산화물 반도체막(106c) 중 어느 하나를 갖지 않아도 좋다. 또한, 제 2 산화물 반도체막(106c)은 제 1 산화물 반도체막(106b)보다 게이트 전극(104) 측에 제공된다.
제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)은, 산화물 반도체막(106a)을 구성하는 산소 이외의 원소 중 한 종류 이상 또는 두 종류 이상으로 이루어지는 산화물 반도체막이다. 산화물 반도체막(106a)을 구성하는 산소 이외의 원소 중 한 종류 이상 또는 두 종류 이상에 의하여 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)이 구성되기 때문에 산화물 반도체막(106a)과 제 1 산화물 반도체막(106b)의 계면, 및 산화물 반도체막(106a)과 제 2 산화물 반도체막(106c)의 계면에서 계면 준위가 형성되기 어렵다.
또한, 제 1 산화물 반도체막(106b)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic％로 하면, In과 M의 원자수 비율은 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다. 또한, 산화물 반도체막(106a)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic％로 하면, In과 M의 원자수 비율은 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만으로 한다. 또한, 제 2 산화물 반도체막(106c)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic％로 하면, In과 M의 원자수 비율은 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다. 또한, 제 2 산화물 반도체막(106c)에는 제 1 산화물 반도체막(106b)과 같은 종류의 산화물을 사용하여도 좋다.
여기서, 제 1 산화물 반도체막(106b)과 산화물 반도체막(106a) 사이에는 제 1 산화물 반도체막(106b)과 산화물 반도체막(106a)의 혼합 영역을 갖는 경우가 있다. 또한, 산화물 반도체막(106a)과 제 2 산화물 반도체막(106c) 사이에는 산화물 반도체막(106a)과 제 2 산화물 반도체막(106c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮게 된다. 그러므로 제 1 산화물 반도체막(106b), 산화물 반도체막(106a), 및 제 2 산화물 반도체막(106c)의 적층체는 각각 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다.
산화물 반도체막(106a)에는 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 산화물 반도체막(106a)으로서 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하만큼 큰 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 에너지의 차이를 가리킨다.
이 때 게이트 전극(104)에 전계를 인가하면, 제 1 산화물 반도체막(106b), 산화물 반도체막(106a), 및 제 2 산화물 반도체막(106c) 중 전자 친화력이 큰 산화물 반도체막(106a)에 채널이 형성된다.
또한, 트랜지스터의 온 전류를 향상시키기 위해서는 제 2 산화물 반도체막(106c)의 두께는 얇을수록 바람직하다. 예를 들어, 제 2 산화물 반도체막(106c)은 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하로 한다. 한편, 제 2 산화물 반도체막(106c)은 채널이 형성되는 산화물 반도체막(106a)에, 게이트 절연막(112)을 구성하는 산소 이외의 원소(실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 그러므로 제 2 산화물 반도체막(106c)은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 제 2 산화물 반도체막(106c)의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상으로 한다.
또한, 신뢰성을 높이기 위해서는 제 1 산화물 반도체막(106b)은 두껍게 산화물 반도체막(106a)과 제 2 산화물 반도체막(106c)은 얇게 제공되는 것이 바람직하다. 구체적으로는 제 1 산화물 반도체막(106b)의 두께는 5nm 이상, 바람직하게는 10nm 이상, 더 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상으로 한다. 제 1 산화물 반도체막(106b)의 두께를 5nm 이상, 바람직하게는 10nm 이상, 더 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상으로 함으로써, 절연막(102)과 제 1 산화물 반도체막(106b)의 계면으로부터 채널이 형성되는 산화물 반도체막(106a)까지를 5nm 이상, 바람직하게는 10nm 이상, 더 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상으로 할 수 있다. 다만, 반도체 장치의 생산성이 저하될 경우가 있기 때문에 제 1 산화물 반도체막(106b)의 두께는 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하로 한다. 또한, 산화물 반도체막(106a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 40nm 이하, 더 바람직하게는 3nm 이상 20nm 이하로 한다.
예를 들어, 제 1 산화물 반도체막(106b)의 두께는 산화물 반도체막(106a)의 두께보다 두껍고, 산화물 반도체막(106a)의 두께는 제 2 산화물 반도체막(106c)의 두께보다 두껍게 하면 좋다.
산화물 반도체막(106a) 중에서의 불순물의 영향에 대하여 이하에서 설명한다. 또한, 트랜지스터의 전기 특성을 안정하게 하기 위해서는 산화물 반도체막(106a) 중의 불순물 농도를 저감하여 캐리어 밀도를 저감시키고 고순도화시키는 것이 효과적이다. 또한, 산화물 반도체막(106a)의 캐리어 밀도는 1×1017개/cm3 미만, 1×1015개/cm3 미만, 또는 1×1013개/cm3 미만으로 한다. 산화물 반도체막(106a) 중의 불순물 농도를 저감시키기 위해서는 근접하는 막 중의 불순물 농도도 저감시키는 것이 바람직하다.
예를 들어, 산화물 반도체막(106a) 중에 포함되는 실리콘은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 그러므로, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정하였을 때의 산화물 반도체막(106a)과 제 1 산화물 반도체막(106b) 사이에서의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다. 또한, SIMS로 측정하였을 때의 산화물 반도체막(106a)과 제 2 산화물 반도체막(106c) 사이에서의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다.
또한, 산화물 반도체막(106a) 중에 수소가 포함되면 캐리어 밀도를 증대시키는 경우가 있다. 따라서 SIMS로 측정하였을 때의 산화물 반도체막(106a)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체막(106a) 중에 질소가 포함되면 캐리어 밀도를 증대시키는 경우가 있다. SIMS로 측정하였을 때의 산화물 반도체막(106a)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(106a)의 수소 농도를 저감시키기 위하여 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)의 수소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체막(106a)의 질소 농도를 저감시키기 위하여 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)의 질소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한 CAAC-OS막에 포함되는 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 수용되는 크기다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 수용되는 크기인 경우도 포함된다. 다만 CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM상에서는 2500nm2 이상, 5μm2 이상 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예컨대 InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의하여 해석하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, CAAC-OS막을 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예컨대 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않는 경우도 있다.
또한, CAAC-OS막 중의 c축 배향된 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변질되어, c축 배향된 결정부의 비율이 부분적으로 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소다. 특히 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되기 어렵다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예컨대 TEM에 의한 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 직경이 큰(예를 들어 50nm 이상) 전자빔을 사용하는 전자빔 회절(제한 시야 전자빔 회절이라고도 함)을 수행하면, 헤일로 패턴(halo-like pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 비슷하거나 결정부보다 직경이 작은(예를 들어, 1nm 이상 30nm 이하) 전자빔을 사용하는 전자빔 회절(나노 전자빔 회절이라고도 함)을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 전자빔 회절을 수행하면, 휘도가 높은 원형(환형) 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 전자빔 회절을 수행하면, 환형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예컨대 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 두 종류 이상을 갖는 적층막이라도 좋다.
도 3에 도시된 절연막(102)에 대해서는 절연막(52)의 기재를 참조하면 좋다. 소스 전극(116a) 및 드레인 전극(116b)에 대해서는 소스 전극(66a) 및 드레인 전극(66b)의 기재를 참조하면 좋다. 게이트 절연막(112)에 대해서는 게이트 절연막(62)의 기재를 참조하면 좋다. 게이트 전극(104)에 대해서는 게이트 전극(54)의 기재를 참조하면 좋다. 보호 절연막(118)에 대해서는 보호 절연막(68)의 기재를 참조하면 좋다. 배선(117a) 및 배선(117b)에 대해서는 배선(67a) 및 배선(67b)의 기재를 참조하면 좋다. 기판(100)에 대해서는 기판(50)의 기재를 참조하면 좋다.
또한, 도 3에 도시된 트랜지스터 구조에서 전극이나 반도체막 등의 단부가 둥그스름하게 되어도 좋다.
다음에 트랜지스터 구조(2)의 제작 방법에 대하여 설명한다.
도 4~도 8에는 도 3의 (A) 및 (B)에 대응하는 단면도를 도시하였다.
먼저, 기판(100)을 준비한다.
다음에 절연막(102)을 형성한다. 절연막(102)은 절연막(102)의 예로서 제시한 절연막으로부터 선택하여 형성하면 좋다. 절연막(102)은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 또는 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법을 사용하여 형성하면 좋다.
다음에 절연막(102) 표면을 평탄화하기 위하여 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 처리를 수행하여도 좋다. CMP 처리를 수행함으로써 절연막(102)의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 한다. 상술한 수치 이하의 Ra로 함으로써, 산화물 반도체막(136)의 결정성이 높아지는 경우가 있다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
다음에 절연막(102)에 산소를 첨가함으로써 과잉 산소를 포함한 절연막을 형성하여도 좋다. 산소의 첨가는 예컨대 이온 주입법에 의하여 가속 전압을 2kV 이상 100kV 이하로 하고, 5×1014ions/cm2 이상 5×1016ions/cm2 이하의 농도로 수행하면 좋다.
다음에 산화물 반도체막(136)을 형성한다. 산화물 반도체막(136)은 산화물 반도체막(106)으로서 나타낸 산화물 반도체막으로부터 선택하여 형성하면 좋다. 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다. 또한, ALD법을 사용함으로써 두께가 균일한 막을 형성할 수 있다.
다음에 산화물 반도체막(136) 위에 하드 마스크(121)를 형성한다. 하드 마스크(121)는 예를 들어, 텅스텐막이나 질화 티타늄막을 사용하면 좋다. 다음에 하드 마스크(121) 위에는 레지스트 마스크(122)가 되는 층을 형성한다.
레지스트 마스크(122)가 되는 층으로서는 감광성을 갖는 유기물층 또는 무기물층을 사용하면 좋다. 레지스트 마스크(122)가 되는 층은 스핀 코팅법 등을 사용하여 형성하면 좋다.
다음에 포토마스크를 사용하여 레지스트 마스크(122)가 되는 층에 광을 조사한다. 상기 광으로서는 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채우고 노광하는 액침 기술을 사용하여도 좋다. 또한, 레지스트 마스크(122)가 되는 층에 조사하는 광을 대신하여 전자빔이나 이온빔을 사용하여도 좋다. 또한, 전자빔이나 이온빔을 사용하는 경우에는 포토마스크는 필요 없게 된다. 또한 미세한 가공이 특별히 요구되지 않는 경우, 레지스트 마스크(122)가 되는 층에 조사하는 광으로서 고압 수은등의 g선 또는 i선 등을 사용하여도 좋다.
다음에 기판(100)을 현상액에 담그고, 레지스트 마스크(122)가 되는 층 중 노광된 영역을 제거 또는 잔존시켜서 레지스트 마스크(122)를 형성한다(도 4의 (A) 참조).
다음에 레지스트 마스크(122)를 사용하여 하드 마스크(121) 및 산화물 반도체막(136)의 일부를 에칭하여 하드 마스크(121) 및 산화물 반도체막(136)의 일부에 개구부를 제공한다. 하드 마스크(121)를 에칭하는 방법으로서는 드라이 에칭 처리를 사용하면 바람직하다. 또한, 미세하게 가공할 필요가 없는 경우에는 하드 마스크를 사용하지 않고 레지스트 마스크만으로 가공하여도 좋다.
또한, 산화물 반도체막(136)의 일부를 에칭하는 방법으로서는 드라이 에칭 처리를 사용하면 바람직하다. 상기 드라이 에칭 처리는 예컨대, 메탄 및 희가스를 포함하는 분위기로 수행하면 좋다.
다음에, 레지스트 마스크(122)를 제거한다(도 4의 (B) 참조). 레지스트 마스크(122)는 플라즈마 처리, 약액 처리 등으로 제거하면 좋다. 또한, 플라즈마 애싱으로 제거하면 바람직하다.
다음에 산화물 반도체막(136)과 하드 마스크(121)의 개구부 내, 및 하드 마스크(121) 위에 도전막(137)을 형성한다(도 4의 (C) 참조). 도전막(137)은 소스 전극(116a) 및 드레인 전극(116b)으로서 제시한 도전막으로부터 선택하여 형성하면 좋다. 이 때, 개구부에 테이퍼 형상을 가지면 개구부 내에 도전막을 피복하기 쉬워지는 경우가 있다. 도전막(137)은 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하여 형성하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다. 피복성을 높이기 위해서 CVD법을 사용하는 것이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다. CVD법을 사용하는 것에 의하여 애스펙트비가 높은 개구부에도 양호하게 막을 형성할 수 있다. 또한, ALD법을 사용함으로써 예를 들어, 도전막의 밀착성을 높일 수 있다.
또한, 예를 들어, 도 31의 (A)에 도시된 바와 같이, 밀착성을 높이기 위하여 도전막(137)과, 산화물 반도체막(136) 및 하드 마스크(121) 사이에 도전막(140)을 형성하여도 좋다. 예를 들어, 밀착성을 높이기 위하여 도전막(140)으로서 ALD법을 사용하여 질화 티타늄막을 형성하고, 이 후, 도전막(137)으로서 MOCVD법을 사용하여 텅스텐막을 형성하여도 좋다. 이 경우에는 트랜지스터 구조의 소스 전극(116a) 및 드레인 전극(116b)은 예를 들어, 도 31의 (B)와 같은 구조로 하여도 좋다.
또한, 산화물 반도체막(136)은 도전막과 접촉되는 측의 표면에 저저항 영역을 가져도 좋다. 저저항 영역은 예컨대, 도 4의 (B)에 도시된 바와 같이, 산화물 반도체막(136) 및 하드 마스크(121)에 개구부를 제공하고 나서 불순물을 산화물 반도체막(136) 표면에 첨가하여 형성할 수 있다. 불순물의 첨가에는 예컨대, 이온 주입법, 이온 도핑법 등을 사용하면 좋다.
또한, 예를 들어, 산화물 반도체막(136)에 개구부를 제공한 후, 산화물 반도체막(136)의 개구부에 스퍼터링법 등을 사용하여 도전막을 형성하면 산화물 반도체막(136)의 상기 도전막과 접촉되는 측의 표면 근방에 저저항 영역을 형성할 수 있는 경우가 있다. 여기서 표면 근방이란 표면으로부터 어느 깊이까지의 영역, 예컨대 깊이가 1nm 이상 10nm 이하까지의 영역이 바람직하다. 여기서 성막에 사용하는 가스로서는 아르곤 등이 바람직하다. 예를 들어, 스퍼터링법을 사용하여 산화물 반도체막(136) 위에 도전막을 형성하는 경우, 산화물 반도체막(136) 표면 근방에 산소 결손이 형성되는 경우가 있다. 이와 같은 산소 결손에 수소가 들어감으로써 도너 준위가 형성되고 캐리어가 생성되기 때문에 저저항 영역을 형성할 수 있다. 산소 결손은 예컨대, 도전막을 형성하였을 때에 아르곤 이온이 주입되거나 도전막과 산화물 반도체막 중의 산소가 반응함으로써 형성된다고 생각된다. 상기 도전막으로서는 예컨대, 도전막(137)에 사용할 수 있는 재료를 사용하는 것이 바람직하고 텅스텐이나 티타늄을 사용하는 것이 바람직하다. 또한, 스퍼터링법 등을 사용하여 상기 도전막을 형성한 후, 예를 들어, 상기 도전막 위에 도전막(140) 및 도전막(137)을 형성하고 3층의 적층으로 하여도 좋다.
다음에 연마 처리에 의하여 산화물 반도체막(136) 및 하드 마스크(121)의 개구부에 매립된 도전막(137)이 잔존하도록 도전막(137)의 일부를 제거한다(도 5의 (A) 참조). 도전막(137)은 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 처리 등을 사용하여 제거하면 좋다. 이로써 개구부 내에 도전 필러를 형성할 수 있다. 또한, 연마 처리를 수행할 때 하드 마스크(121)의 일부가 제거될 수도 있다.
도 4의 (C)는 연마 처리를 수행하기 전의 단면도를 도시하였다. 연마 처리에서는 요철이 있으면 볼록부가 우선적으로 연마되고 오목부에 연마의 잔사(殘渣)가 생기는 경우가 있다. 따라서 제거하고 싶은 도전막은 평탄부 또는 볼록부에 있는 것이 바람직하다. 도 4의 (C)에서는 표면의 요철이 거의 없고 평탄한 상태이어서 바람직하다.
산화물 반도체막(136)은 산화물 반도체막(106)이 되는 막이다. 또한, 도전막(137)은 소스 전극(116a) 및 드레인 전극(116b)이 되는 막이다. 산화물 반도체막(136)의 개구부에 도전막(137)을 매립시킴으로써 산화물 반도체막(106)과 소스 전극(116a) 및 드레인 전극(116b)이 접촉되는 면을 형성할 수 있다.
다음에, 레지스트 마스크(123)를 형성한다(도 5의 (B)를 참조). 레지스트 마스크(123)의 형성 방법에 대해서는 레지스트 마스크(122)의 기재를 참조하면 좋다.
다음에 레지스트 마스크(123)를 사용하여 산화물 반도체막(136), 하드 마스크(121), 및 도전막(137)의 일부를 에칭하여 섬 형상의 산화물 반도체막(106), 소스 전극(116a), 및 드레인 전극(116b)을 형성한다. 이 후, 레지스트 마스크(123)를 제거한다(도 6 참조). 또한, 도 6의 (B)는 3차원의 입체도다. 도 6의 (B)에서는 전극이나 반도체막 등의 모가 갖는 둥그스름한 모양 등은 생략하였다. 도 6의 (B)에 도시된 바와 같이, 산화물 반도체막(106), 소스 전극(116a), 및 드레인 전극(116b)은 섬 형상으로 가공되고 산화물 반도체막(106), 소스 전극(116a), 및 드레인 전극(116b)의 각각 한 측면은 한 면을 형성하도록 연결된다. 또는 각각 측면의 상단이 완만하게 연결되어도 좋다. 또는 산화물 반도체막(106)의 적어도 한 변 이상이 소스 전극(116a) 또는 드레인 전극(116b)의 한 변 이상과 접촉되어도 좋다. 또한, 도 6의 (B)에 도시된 바와 같이, 소스 전극(116a) 및 드레인 전극(116b)은 기둥 형상으로 가공된다. 여기서 기둥 형상에는 저면보다 상면의 면적이 작은 경우나, 또는 큰 경우도 포함된다. 또는 저면 또는 상면이 둥그스름하게 되는 경우도 포함된다. 또한, 도 6은 산화물 반도체막에 대하여 설명하지만 여기서 기재한 산화물 반도체막(106), 소스 전극(116a), 및 드레인 전극(116b)에 대한 기재는 트랜지스터 구조(1)에서 설명한 반도체막(56), 소스 전극(66a), 및 드레인 전극(66b)으로 바꿔도 같은 특징을 갖는다.
산화물 반도체막(136), 하드 마스크(121), 및 도전막(137)을 에칭하는 방법으로서는 드라이 에칭 처리를 사용하면 바람직하다. 드라이 에칭에 의하여 예컨대 하드 마스크(121) 및 산화물 반도체막(136)을 에칭한 후에 도전막(137)을 에칭하여도 좋다. 또는 예를 들어, 산화물 반도체막(136), 하드 마스크(121), 및 도전막(137)을 동시에 에칭하여도 좋다. 또는 예를 들어, 도전막(137)을 에칭한 후에 하드 마스크(121) 및 산화물 반도체막(136)을 에칭하여도 좋다. 레지스트 마스크(123)를 제거하는 방법에 대해서는 레지스트 마스크(122)의 기재를 참조하면 좋다.
소스 전극(116a) 및 드레인 전극(116b)과, 산화물 반도체막(106)이 접촉되는 면을 미리 형성하고 나서 소스 전극(116a), 드레인 전극(116b), 및 산화물 반도체막(106)의 형상을 가공한다. 소스 전극(116a), 드레인 전극(116b), 및 산화물 반도체막(106)을 한 마스크로 가공할 수 있기 때문에 도 6에 도시된 바와 같이, 산화물 반도체막(106)과, 소스 전극(116a) 및 드레인 전극(116b)을 일체로 가공할 수 있다. 반도체막과 전극을 서로 상이한 마스크를 사용하여 가공한 경우, 반도체막과 전극의 위치가 어긋나는 것을 고려하여 레이아웃에 마진을 제공해야 하지만 한 마스크를 사용하여 가공함으로써 마진을 작게 할 수 있다. 따라서 미세화하기 적합하다.
또한, 도 3에 도시된 트랜지스터 구조에서 트랜지스터의 채널 길이 및 채널 폭을 미세화할 때, 레지스트 마스크의 면적을 축소시키면서 전극이나 반도체막 등을 가공하면 전극이나 반도체막 등의 단부가 둥그스름하게 되는(곡면을 갖는) 경우가 있다. 이와 같은 구성으로 함으로써 반도체막(56) 위에 형성되는 게이트 절연막(62), 게이트 전극(54), 및 보호 절연막(68)의 피복성을 향상시킬 수 있다. 또한, 전계 집중을 완화시킬 수 있다. 또한, 트랜지스터를 미세화함으로써 집적도를 높이고 고밀도화할 수 있다.
다음에 하드 마스크(121)를 제거한다(도 7의 (A) 참조). 예를 들어, 하드 마스크(121)에 텅스텐막을 사용한 경우에는 드라이 에칭에 의하여 상기 텅스텐막을 에칭한다. 이 때 에칭에 사용하는 가스로서는 예컨대, CF4 등의 불화 탄소계 가스, Cl2 등의 염소계 가스, 또는 이들과 산소의 혼합 가스 등을 사용할 수 있다.
다음에 절연막(138) 및 도전막(139)을 형성한다(도 7의 (B) 참조). 절연막(138)은 게이트 절연막(112)으로서 제시한 산화물 반도체막으로부터 선택하여 형성하면 좋다. 도전막(139)은 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하여 형성하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다.
또한, 도전막(139)은 게이트 전극(104)으로서 제시한 산화물 반도체막으로부터 선택하여 형성하면 좋다. 도전막(139)은 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하여 형성하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다.
다음에 포토리소그래피법 등을 사용하여 도전막(139)을 가공하여 게이트 전극(104)을 형성한다. 다음에 게이트 전극(104)을 마스크로 하여 절연막(138)을 에칭하여 게이트 절연막(112)을 얻는다(도 7의 (C) 참조). 또한, 여기서는 게이트 전극(104)을 마스크로서 사용하여 절연막(138)을 에칭한 경우에 대하여 설명하였지만, 이에 한정되지 않는다. 예를 들어, 게이트 전극(104)을 에칭하기 위하여 사용한 레지스트 마스크를 사용하여 절연막(138)을 에칭하여도 좋다.
또한, 도 32에 도시된 바와 같이, 예컨대 도전막(139)은 2층의 적층으로 하고, 위층을 상면이 평탄하게 되도록 형성하여도 좋다. 이 경우에는 트랜지스터의 구조는 예컨대 도 33에 도시된 바와 같게 된다. 도 33의 (A)는 트랜지스터의 상면도다. 도 33의 (A)를 일점 쇄선 A-B를 따라 자른 단면도를 도 33의 (B)에 도시하였고, 도 33의 (A)를 일점 쇄선 C-D를 따라 자른 단면도를 도 33의 (C)에 도시하였다. 트랜지스터의 문턱 전압을 제어하기 위해서는 예컨대, 반도체막에 실리콘을 사용한 경우에는 불순물을 첨가하는 경우가 있다. 여기서 불순물을 첨가하기 위하여 이온 주입 등을 사용한 경우에는 주입으로 인한 대미지가 발생하고 특성이 저하되는 문제가 있다. 또한, 여기서는 반도체막에 산화물 반도체막을 사용하였지만 이 경우에는 불순물에 의한 문턱 전압의 제어가 어렵다는 문제가 있다. 따라서 게이트 전극의 일함수에 의하여 문턱 전압을 제어하는 것이 바람직하다. 따라서 예컨대 2층의 적층막을 게이트 전극으로 하여 사용한 경우에는 게이트 절연막에 접촉되는 아래층은 문턱 전압을 제어하는 목적으로 전극 재료를 선택한다. 또한, 위층은 저항이 낮고 가공성이 높고 피복성이 좋은 막을 사용하면 좋다. 또한, 위층의 상면을 평탄한 형상으로 함으로써 예컨대 미세화를 할 때에 포토리소그래피의 레지스트 패턴의 선폭에 생기는 편차 등을 저감할 수 있다.
다음에 보호 절연막(118)을 형성한다. 보호 절연막(118)은, 보호 절연막(118)으로서 제시한 산화물 반도체막으로부터 선택하여 형성하면 좋다. 보호 절연막(118)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다. 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하여 형성하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다. 또한, 피복성을 높이기 위해서 CVD법을 사용하는 것이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다. CVD법을 사용하는 것에 의하여 애스펙트비가 높은 개구부에도 양호하게 막을 형성할 수 있다. 또한, 이들 방법을 조합하여 보호 절연막(118)을 형성하여도 좋다. 예를 들어, 보호 절연막(118)은 ALD법을 사용하여 산화 알루미늄을 형성한 후, 스퍼터링법에 의하여 산화 알루미늄과 산화질화 실리콘의 적층막을 형성하여도 좋다.
다음에 보호 절연막(118)에 개구부를 형성하고 소스 전극(116a) 및 드레인 전극(116b)의 일부를 노출시킨다(도 8의 (A) 참조).
다음에 배선(117a) 및 배선(117b)이 되는 도전막을 형성한다. 도전막은 배선(117a) 및 배선(117b)으로서 제시한 도전막으로부터 선택하여 형성하면 좋다. 도전막은 스퍼터링법, CVD법(MOCVD법, ALD법, 또는 PECVD법을 포함함), 진공 증착법, 또는 PLD법을 사용하여 형성하면 좋다. 성막면 및 퇴적막에 대한 대미지를 줄이기 위해서는 CVD법이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다. 또한, 피복성을 높이기 위해서 CVD법을 사용하는 것이 바람직하고 MOCVD법 또는 ALD법이 더 바람직하다. CVD법을 사용하는 것에 의하여 애스펙트비가 높은 개구부에도 양호하게 막을 형성할 수 있다.
다음에 포토리소그래피법 등에 의하여 도전막을 기공하여 배선(117a) 및 배선(117b)을 형성한다(도 8의 (B) 참조).
상술한 바와 같이 하여 도 2에 도시된 트랜지스터를 제작할 수 있다.
<트랜지스터 구조(2)의 변형예 (1)>
다음에 트랜지스터 구조(2)의 변형예 (1)을 도 11에 도시하였다. 도 11에 도시된 트랜지스터와 도 3의 (A)~(C)에 도시된 트랜지스터의 차이는 산화물 반도체막이 3층인 것과 산화물 반도체막의 형상이다. 도 11에서는 산화물 반도체막(406c)의 일부가 소스 전극(416a) 및 드레인 전극(416b) 위에 접촉된다.
도 11은 트랜지스터의 상면도 및 단면도이다. 도 11의 (A)는 트랜지스터의 상면도다. 도 11의 (A)를 일점 쇄선 A-B를 따라 자른 단면도를 도 11의 (B)에 도시하였다. 또한, 도 11의 (A)를 일점 쇄선 C-D를 따라 자른 단면도를 도 11의 (C)에 도시하였다.
도 11의 (B)에서 트랜지스터는 기판(400) 위의 절연막(402)과, 절연막(402) 위의 산화물 반도체막(406b)과, 산화물 반도체막(406b) 위의 산화물 반도체막(406a)과, 산화물 반도체막(406a) 및 산화물 반도체막(406b)의 측면에 접촉되는 소스 전극(416a) 및 드레인 전극(416b)과, 산화물 반도체막(406a), 소스 전극(416a), 및 드레인 전극(416b) 위의 산화물 반도체막(406c)과, 산화물 반도체막(406c) 위의 게이트 절연막(412)과, 게이트 절연막(412) 위의 게이트 전극(404)을 갖는다. 또한, 바람직하게는 게이트 전극(404) 위, 소스 전극(416a) 위, 및 드레인 전극(416b) 위의 보호 절연막(418)과, 보호 절연막(418) 위의 배선(417a) 및 배선(417b)을 갖는다. 또한, 보호 절연막(418)은 소스 전극(416a) 및 드레인 전극(416b)에 각각 도달되는 개구부를 갖고, 상기 개구부를 통하여 배선(417a)과 소스 전극(416a)이 접촉되고 배선(417b)과 드레인 전극(416b)이 접촉된다. 또한, 트랜지스터는 절연막(402)을 갖지 않아도 좋은 경우가 있다.
기판(400)에 대해서는 기판(100)의 기재를 참조하면 좋다. 또한, 절연막(402)에 대해서는 절연막(102)의 기재를 참조하면 좋다. 또한, 소스 전극(416a) 및 드레인 전극(416b)에 대해서는 소스 전극(116a) 및 드레인 전극(116b)의 기재를 참조하면 좋다. 또한, 게이트 절연막(412)에 대해서는 게이트 절연막(112)의 기재를 참조하면 좋다. 또한, 게이트 전극(404)에 대해서는 게이트 전극(104)의 기재를 참조하면 좋다. 또한, 보호 절연막(418)에 대해서는 보호 절연막(118)의 기재를 참조하면 좋다. 또한, 배선(417a) 및 배선(417b)에 대해서는 배선(117a) 및 배선(117b)의 기재를 참조하면 좋다.
또한, 산화물 반도체막(406a), 산화물 반도체막(406b), 및 산화물 반도체막(406c)에 대해서는 산화물 반도체막(106)의 기재를 참조하면 좋다. 또한, 산화물 반도체막(106)의 기재에서 제 1 산화물 반도체막(106b) 및 제 2 산화물 반도체막(106c)은 각각 산화물 반도체막(406b) 및 산화물 반도체막(406c)으로 바꿔도 좋다.
또한, 도 11에 도시된 트랜지스터 구조에서 전극이나 반도체막 등의 단부가 둥그스름하게 되어도 좋다. 이 일례를 도 12에 도시하였다.
또한, 도 13에 도시된 바와 같이, 게이트 전극(404)은 게이트 전극(404a)과 게이트 전극(404b)의 2층의 적층으로 하여도 좋다. 도 33의 설명에서도 기재한 바와 같이, 게이트 전극의 일함수에 의하여 문턱 전압을 제어하는 것이 바람직하다. 따라서 예컨대 2층의 적층막을 게이트 전극으로 하여 사용한 경우에는 게이트 절연막에 접촉되는 아래층은 문턱 전압을 제어하는 목적으로 전극 재료를 선택한다. 또한, 위층은 저항이 낮고 가공성이 높고 피복성이 좋은 막을 사용하면 좋다. 또한, 위층의 상면을 평탄한 형상으로 함으로써 예컨대 미세화를 할 때에 포토리소그래피의 레지스트 패턴의 선폭에 생기는 편차 등을 저감할 수 있다. 또한 도 13에 도시된 바와 같이, 산화물 반도체막(406a) 및 산화물 반도체막(406b)을 테이퍼 형상으로 함으로써 게이트 전극(404a) 및 게이트 전극(404b)의 피복성을 양호하게 할 수 있다.
다음에 도 11에 도시된 트랜지스터의 제작 방법에 대하여 설명한다. 도 14~도 17에는 도 11의 (A) 및 (B)에 대응하는 단면도를 도시하였다.
먼저, 기판(400)을 준비한다. 다음에 기판(400) 위에 절연막(402)을 형성한다. 다음에 절연막(402) 위에 산화물 반도체막(406b)을 형성한다. 다음에 산화물 반도체막(406b) 위에 산화물 반도체막(406a)을 형성한다. 다음에 산화물 반도체막(406a) 위에 하드 마스크(421)를 형성한다(도 14의 (A) 참조). 하드 마스크(421)에 대해서는 하드 마스크(121)의 기재를 참조하면 좋다.
다음에 하드 마스크(421), 산화물 반도체막(406a), 산화물 반도체막(406b)에 개구부를 제공하고 나서, 산화물 반도체막(406a) 위, 및 개구부 내에 도전막(437)을 형성한다(도 14의 (B) 참조). 도전막(437)은 소스 전극(416a) 및 드레인 전극(416b)이 되는 도전막이다. 개구부의 형성 방법으로서는 예컨대, 트랜지스터 구조(2)의 제작 방법에 기재된 바와 같은 방법을 사용하면 좋다. 또한, 도전막(437)에 대해서는 도전막(137)의 기재를 참조하면 좋다.
다음에 하드 마스크(421), 산화물 반도체막(406a), 산화물 반도체막(406b), 및 도전막(437)을 가공하고 섬 형상의 하드 마스크(421), 섬 형상의 산화물 반도체막(406a), 섬 형상의 산화물 반도체막(406b), 소스 전극(416a), 및 드레인 전극(416b)을 형성한다(도 15의 (A) 참조). 하드 마스크(421), 산화물 반도체막(406a), 산화물 반도체막(406b), 및 도전막(437)을 가공하는 방법에 대해서는 예컨대 트랜지스터 구조(2)의 제작 방법에 기재된 바와 같은 방법을 사용하면 좋다. 또한, 도 15의 (B)는 3차원의 입체도다. 도 15의 (B)에서는 전극이나 반도체막 등의 모가 갖는 둥그스름한 모양 등은 엄밀히 도시되지 않았다.
다음에 산화물 반도체막(406c) 및 게이트 절연막(412)을 형성한다(도 16의 (A) 참조). 다음에 게이트 전극(404)을 형성한다(도 16의 (B) 참조). 또한, 게이트 전극은 도 13에 도시된 바와 같이, 2층의 적층으로 할 수도 있다. 2층의 경우에는 위층은, 도 13에 도시된 게이트 전극(404b)과 같이 요철을 채워서 표면이 평탄하게 되도록 형성되어도 좋다.
다음에 포토리소그래피법 등을 사용하여 게이트 전극(404), 게이트 절연막(412), 및 산화물 반도체막(406c)을 섬 형상으로 형성한다(도 17의 (A) 참조).
또한, 도 11에 도시된 트랜지스터 구조에서 트랜지스터의 채널 길이 및 채널 폭을 미세화할 때, 레지스트 마스크의 면적을 축소하면서 전극이나 반도체막 등을 가공하면 전극이나 반도체막 등의 단부가 둥그스름하게 되는(곡면을 갖는) 경우가 있다. 이 일례를 도 12에 도시하였다. 이와 같은 구성으로 함으로써 반도체막(406c) 위에 형성되는 게이트 절연막(412), 게이트 전극(404), 및 보호 절연막(418)의 피복성을 향상시킬 수 있다. 또한, 전계 집중을 완화할 수 있다. 또한, 트랜지스터를 미세화함으로써 집적도를 높이고 고밀도화할 수 있다.
다음에 보호 절연막(418)을 형성하고 보호 절연막(418)에 개구부를 제공한다. 다음에 배선(417a) 및 배선(417b)이 되는 도전막을 형성하고 포토리소그래피법 등을 사용하여 도전막을 가공하고 나서 배선(417a) 및 배선(417b)을 형성한다.
상술한 바와 같이 하여 도 11에 도시된 트랜지스터를 제작할 수 있다.
<트랜지스터 구조(2)의 변형예 (2)>
다음에 트랜지스터 구조(2)의 변형예 (2)를 도 23에 도시하였다. 도 23에 도시된 트랜지스터와 도 3에 도시된 트랜지스터와의 차이는 산화물 반도체막이 3층인 것과 산화물 반도체막의 형상이다. 도 23에서는 산화물 반도체막(506c)의 일부가 소스 전극(516a) 및 드레인 전극(516b) 위에 접촉된다.
도 23의 (B)에서 트랜지스터는 기판(500) 위의 절연막(502)과, 절연막(502) 위의 산화물 반도체막(506b)과, 산화물 반도체막(506b) 위의 산화물 반도체막(506a)과, 산화물 반도체막(506a) 및 산화물 반도체막(506b)의 측면에 접촉되는 소스 전극(516a) 및 드레인 전극(516b)과, 산화물 반도체막(506a), 소스 전극(516a), 및 드레인 전극(516b) 위의 산화물 반도체막(506c)과, 산화물 반도체막(506c) 위의 게이트 절연막(512)과, 게이트 절연막(512) 위의 게이트 전극(504)을 갖는다. 또한, 바람직하게는 게이트 전극(504) 위, 소스 전극(516a) 위, 및 드레인 전극(516b) 위의 보호 절연막(518)과, 보호 절연막(518) 위의 배선(517a) 및 배선(517b)을 갖는다. 또한, 보호 절연막(518)은 소스 전극(516a) 및 드레인 전극(516b)에 각각 도달되는 개구부를 갖고, 상기 개구부를 통하여 배선(517a)과 소스 전극(516a)이 접촉되고 배선(517b)과 드레인 전극(516b)이 접촉된다. 또한, 트랜지스터는 절연막(502)을 갖지 않아도 좋은 경우가 있다.
기판(500)에 대해서는 기판(400)의 기재를 참조하면 좋다. 또한, 절연막(502)에 대해서는 절연막(402)의 기재를 참조하면 좋다. 또한, 산화물 반도체막(506a), 산화물 반도체막(506b), 산화물 반도체막(506c)에 대해서는 산화물 반도체막(406a), 산화물 반도체막(406b), 산화물 반도체막(406c)의 기재를 참조하면 좋다. 또한, 소스 전극(516a) 및 드레인 전극(516b)에 대해서는 소스 전극(416a) 및 드레인 전극(416b)의 기재를 참조하면 좋다. 또한, 게이트 절연막(512)에 대해서는 게이트 절연막(412)의 기재를 참조하면 좋다. 또한, 게이트 전극(504)에 대해서는 게이트 전극(404)의 기재를 참조하면 좋다. 또한, 보호 절연막(518)에 대해서는 보호 절연막(418)의 기재를 참조하면 좋다. 또한, 배선(517a) 및 배선(517b)에 대해서는 배선(417a) 및 배선(417b)의 기재를 참조하면 좋다.
다음에 도 23 및 도 26에 도시된 트랜지스터의 제작 방법을 도 24 및 도 25를 사용하여 설명한다.
도 24의 (A)에 도시된 바와 같이, 산화물 반도체막(506a), 산화물 반도체막(506b), 및 하드 마스크(521)에 개구부를 제공하고 도 24의 (B)에 도시된 바와 같이, 하드 마스크(521)를 제거한다. 이 후, 산화물 반도체막(506a) 위 및 개구부 내에 도전막(537)을 형성하고 연마 처리를 수행한다(도 24의 (C) 참조).
이 후, 도 25의 (B)에 도시된 바와 같이, 산화물 반도체막(506a), 산화물 반도체막(506b), 및 도전막(537)의 일부를 에칭하여 섬 형상의 산화물 반도체막(506a), 섬 형상의 산화물 반도체막(506b), 소스 전극(516a), 및 드레인 전극(516b)을 형성한다. 도 25의 (B)에서는 기판 표면으로부터 소스 전극(516a) 및 드레인 전극(516b)까지의 높이는 기판 표면으로부터 산화물 반도체막(506b)까지의 높이와 거의 같다. 산화물 반도체막(506a), 산화물 반도체막(506b), 및 도전막(537)의 에칭에 대해서는 트랜지스터 구조 (2)의 제작 방법에 기재된 바와 같은 방법을 사용하면 좋다.
또한, 연마 처리를 수행할 때에 산화물 반도체막(506a)과 비교하여 도전막(537)의 에칭을 빠르게 하여 예컨대 도 25의 (A)에 도시된 바와 같이, 기판 표면으로부터 도전막(537)의 상면까지의 높이를 기판 표면으로부터 산화물 반도체막(506a)의 상면까지의 높이보다 낮게 할 수 있다. 이와 같은 경우에는 산화물 반도체막(506a), 산화물 반도체막(506b), 및 도전막(537)의 일부를 에칭하여 섬 형상의 산화물 반도체막(506a), 섬 형상의 산화물 반도체막(506b), 소스 전극(516a), 및 드레인 전극(516b)을 형성하면 예컨대 도 25의 (C)에 도시된 형상을 얻을 수 있다.
도 25의 (B) 및 (C)에 도시된 바와 같은 섬 형상의 산화물 반도체막(506a), 섬 형상의 산화물 반도체막(506b), 소스 전극(516a), 및 드레인 전극(516b)을 사용하여 트랜지스터를 제작하여 도 23 및 도 26에 도시된 트랜지스터 구조를 얻는다. 또한, 도 25의 (B) 및 (C)에 도시된 이후의 트랜지스터의 제작 공정에 대해서는 트랜지스터 구조 (2)의 제작 방법에 기재된 바와 같은 방법을 사용하면 좋다.
<트랜지스터 구조 (3)>
트랜지스터 구조 (1)에서, 소스 전극 또는 드레인 전극과, 반도체막의 채널 형성 영역 사이에 소스 전극 및 드레인 전극보다 저항이 높은 전계 완화 영역을 제공하는 예를 이하에서 기재한다.
도 27의 (A)는 트랜지스터의 단면도다. 트랜지스터는 기판(1050) 위의 절연막(1052)과, 절연막(1052) 위의 반도체막(1056)과, 반도체막(1056) 위의 게이트 절연막(1062)과, 게이트 절연막(1062) 위의 게이트 전극(1054)과, 반도체막(1056) 측면에 접촉되는 소스 전극(1066a) 및 드레인 전극(1066b)과, 영역(1071) 및 영역(1072)을 갖는다. 또한, 바람직하게는 게이트 전극(1054) 위, 소스 전극(1066a) 위, 및 드레인 전극(1066b) 위의 보호 절연막(1068)과, 보호 절연막(1068) 위의 배선(1067a) 및 배선(1067b)을 갖는다. 또한, 보호 절연막(1068)은 소스 전극(1066a) 및 드레인 전극(1066b)에 각각 도달되는 개구부를 갖고, 상기 개구부를 통하여 배선(1067a)과 소스 전극(1066a)이 접촉되고 배선(1067b)과 드레인 전극(1066b)이 접촉된다. 또한, 트랜지스터는 절연막(1052)을 갖지 않아도 좋은 경우가 있다.
기판(1050)에 대해서는 기판(50)의 기재를 참조하면 좋다. 또한, 절연막(1052)에 대해서는 절연막(52)의 기재를 참조하면 좋다. 또한, 반도체막(1056)에 대해서는 반도체막(56)의 기재를 참조하면 좋다. 또한, 게이트 절연막(1062)에 대해서는 게이트 절연막(62)의 기재를 참조하면 좋다. 또한, 소스 전극(1066a) 및 드레인 전극(1066b)에 대해서는 소스 전극(66a) 및 드레인 전극(66b)의 기재를 참조하면 좋다. 또한, 보호 절연막(1068)에 대해서는 보호 절연막(68)의 기재를 참조하면 좋다. 또한, 배선(1067a) 및 배선(1067b)에 대해서는 배선(67a) 및 배선(67b)의 기재를 참조하면 좋다.
영역(1071) 및 영역(1072)은 전계 완화 영역으로서 기능한다. 영역(1071) 및 영역(1072)은 소스 전극 및 드레인 전극보다 저항이 높은 것이 바람직하다.
여기서 영역(1071) 및 영역(1072)의 제작 방법에 대하여 설명한다. 영역(1071) 및 영역(1072)은 예컨대, 반도체막(1056)에 불순물을 첨가함으로써 형성할 수 있다. 불순물은 게이트 전극을 형성한 후에 게이트 전극을 마스크로 하여, 예를 들어, 이온 주입이나 이온 도핑 등을 사용하여 첨가하면 좋다. 또는 게이트 전극을 형성할 때에 사용한 레지스트 마스크를 남긴 채 예컨대 이온 주입이나 이온 도핑 등을 수행하여도 좋다. 불순물을 첨가함으로써 반도체막의 저항을 낮출 수 있다. 또한, 채널 형성 영역과 영역(1071) 및 영역(1072)의 저항을 같게 하는 경우에는 반도체막(1056)에 불순물을 첨가하지 않아도 좋다.
반도체막(1056)에 첨가하는 불순물로서는 예컨대 반도체막(1056)에 실리콘을 사용하는 경우에는 인, 비소, 붕소, 알루미늄, 갈륨으로부터 선택된 한 종류 이상을 사용하면 좋다. 또한, 예를 들어, 반도체막(1056)에 산화물 반도체를 사용하는 경우에는 붕소, 탄소, 마그네슘, 알루미늄, 실리콘, 인, 칼슘, 스칸듐, 티타늄, 바나듐, 크로뮴, 망간, 철, 코발트, 니켈, 갈륨, 게르마늄, 비소, 이트륨, 지르코늄, 니오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐으로부터 선택된 한 종류 이상을 사용하면 좋다.
트랜지스터 구조 (2) 및 그 변형예에 대해서도 마찬가지로 소스 전극 또는 드레인 전극과, 반도체막의 채널 형성 영역 사이에 소스 전극 및 드레인 전극보다 저항이 높고 채널 형성 영역보다 저항이 낮은, 또는 채널 형성 영역과 저항이 같은 전계 완화 영역을 제공할 수 있다. 예를 들어, 트랜지스터 구조 (2)의 변형예(1)에 대하여 전계 완화 영역을 제공하는 예를 도 27의 (B)에 도시하였다.
도 27의 (B)에서 트랜지스터는 기판(1400) 위의 절연막(1402)과, 절연막(1402) 위의 산화물 반도체막(1406b)과, 산화물 반도체막(1406b) 위의 산화물 반도체막(1406a)과, 산화물 반도체막(1406a) 및 산화물 반도체막(1406b)의 측면에 접촉되는 소스 전극(1416a) 및 드레인 전극(1416b)과, 산화물 반도체막(1406a), 소스 전극(1416a), 및 드레인 전극(1416b) 위의 산화물 반도체막(1406c)과, 산화물 반도체막(1406c) 위의 게이트 절연막(1412)과, 게이트 절연막(1412) 위의 게이트 전극(1404)을 갖는다. 또한, 바람직하게는 게이트 전극(1404) 위, 소스 전극(1416a) 위, 및 드레인 전극(1416b) 위의 보호 절연막(1418)과, 보호 절연막(1418) 위의 배선(1417a) 및 배선(1417b)을 갖는다. 또한, 보호 절연막(1418)은 소스 전극(1416a) 및 드레인 전극(1416b)에 각각 도달되는 개구부를 갖고, 상기 개구부를 통하여 배선(1417a)과 소스 전극(1416a)이 접촉되고 배선(1417b)과 드레인 전극(1416b)이 접촉된다. 또한, 트랜지스터는 절연막(1402)을 갖지 않아도 좋은 경우가 있다.
기판(1400)에 대해서는 기판(400)의 기재를 참조하면 좋다. 또한, 절연막(1402)에 대해서는 절연막(402)의 기재를 참조하면 좋다. 또한, 산화물 반도체막(1406a), 산화물 반도체막(1406b), 및 산화물 반도체막(1406c)에 대해서는 산화물 반도체막(406a), 산화물 반도체막(406b), 및 산화물 반도체막(406c)의 기재를 각각 참조하면 좋다. 또한, 게이트 절연막(1412)에 대해서는 게이트 절연막(412)의 기재를 참조하면 좋다. 또한, 소스 전극(1416a) 및 드레인 전극(1416b)에 대해서는 소스 전극(416a) 및 드레인 전극(416b)의 기재를 참조하면 좋다. 또한, 보호 절연막(1418)에 대해서는 보호 절연막(418)의 기재를 참조하면 좋다. 또한, 배선(1417a) 및 배선(1417b)에 대해서는 배선(417a) 및 배선(417b)의 기재를 참조하면 좋다.
영역(1441) 및 영역(1442)은 전계 완화 영역으로서 기능한다. 영역(1441) 및 영역(1442)은 소스 전극 및 드레인 전극보다 저항이 높은 것이 바람직하다.
영역(1441) 및 영역(1442)은 예를 들어, 산화물 반도체막(1406a)에 불순물을 첨가함으로써 형성할 수 있다. 또한, 산화물 반도체막(1406a)에 불순물을 첨가할 때에 산화물 반도체막(1406b)에도 동시에 불순물이 첨가되어도 좋다. 불순물은 게이트 전극을 형성한 후에 게이트 전극을 마스크로 하여, 예컨대 이온 주입이나 이온 도핑 등을 사용하여 첨가하면 좋다. 또는 게이트 전극을 형성할 때에 사용한 레지스트 마스크를 남긴 채 예컨대 이온 주입이나 이온 도핑 등을 수행하여도 좋다. 불순물을 첨가함으로써 반도체막의 저항을 낮출 수 있다. 또한, 채널 형성 영역과 영역(1441) 및 영역(1442)의 저항을 같게 하는 경우에는 산화물 반도체막(1406a)에 불순물을 첨가하지 않아도 좋다.
반도체막(1406a)에 첨가하는 불순물로서는 예컨대, 붕소, 탄소, 마그네슘, 알루미늄, 실리콘, 인, 칼슘, 스칸듐, 티타늄, 바나듐, 크로뮴, 망간, 철, 코발트, 니켈, 갈륨, 게르마늄, 비소, 이트륨, 지르코늄, 니오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐으로부터 선택된 한 종류 이상을 사용하면 좋다.
<반도체 장치>
산화물 반도체막을 사용한 트랜지스터와, 실리콘을 사용한 트랜지스터를 조합한 반도체 장치의 일례에 대하여 이하에서 설명한다.
도 18은 반도체 장치의 단면도다. 반도체 장치는 실리콘을 사용한 트랜지스터(191)와, 트랜지스터(191) 위의 절연막(168)과, 절연막(168) 위의 도전막(172), 도전막(174), 도전막(176), 및 도전막(178)과, 절연막(168) 위, 도전막(172) 위, 도전막(174) 위, 도전막(176) 위, 및 도전막(178) 위의 절연막(186)과, 절연막(186) 위의 도전막(181) 및 도전막(182)과, 도전막(181) 및 도전막(182) 위의 절연막(187)과, 절연막(187) 위의 절연막(131)과, 절연막(131) 위의 절연막(802)과, 절연막(802) 위의 산화물 반도체막을 사용한 트랜지스터(192)를 갖는다. 또한, 반도체 장치 위에 보호 절연막(818)을 제공하여도 좋다.
절연막(168)으로서는 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 본 명세서에서 질소를 0.1atomic% 이상 25atomic% 미만 포함하는 산화물막을 산화 질화물막이라고 말한다. 또한, 산소를 0.1atomic% 이상 25atomic% 미만 포함하는 질화물막을 질화 산화물막이라고 말한다.
절연막(168)은 트랜지스터(191)에 도달되는 개구부를 갖는다. 도전막(174) 및 도전막(176)은 절연막(168)에 제공된 개구부를 통하여 트랜지스터(191)와 전기적으로 접속된다. 절연막(168)은 예컨대 두께를 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 더욱 바람직하게는 200nm 이상 1000nm 이하로 한다.
절연막(186)으로서는 예컨대 산화 실리콘 또는 산화질화 실리콘을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 본 명세서에서 질소를 0.1atomic% 이상 25atomic% 미만 포함하는 산화물막을 산화 질화물막이라고 말한다. 또한, 산소를 0.1atomic% 이상 25atomic% 미만 포함하는 질화물막을 질화 산화물막이라고 말한다.
절연막(186)은 도전막(172) 및 도전막(176)에 도달되는 개구부를 갖는다. 도전막(182) 및 도전막(181)은 절연막(186)에 제공된 개구부를 통하여 도전막(172) 및 도전막(176)과 전기적으로 접속된다. 절연막(186)은 예컨대 두께를 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 더욱 바람직하게는 200nm 이상 1000nm 이하로 한다.
또한, 도 18에 도시된 반도체 장치는 절연막(186), 도전막(181), 및 도전막(182)을 갖지 않는 경우가 있다. 이 경우에는 트랜지스터(192)는 도전막(176)과 직접 접속되면 좋다.
도전막(172), 도전막(174), 도전막(176), 및 도전막(178)은 예컨대, 알루미늄, 티타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 또는 텅스텐을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다. 도전막(172), 도전막(174), 및 도전막(176)은 예를 들어, 반도체 장치를 구성하는 배선으로서 기능하여도 좋다. 또한, 도전막(178)은 트랜지스터(192)의 백 게이트 전극으로서 기능하여도 좋다.
절연막(802)은 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 절연막(802)은 과잉 산소를 포함하는 절연막을 사용하면 바람직하다.
절연막(802)은 도전막(181)에 도달되는 개구부를 갖는다. 트랜지스터(192)는 절연막(802)에 제공된 개구부를 통하여 도전막(181)과 전기적으로 접속된다. 절연막(802)의 두께는 예컨대, 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 더욱 바람직하게는 200nm 이상 1000nm 이하로 한다.
절연막(131)은 산화 알루미늄, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 실리콘 등을 사용하면 좋다. 예를 들어, 산소나 수소 등의 원소가 확산되기 어려운 질화 실리콘막이나 산화 알루미늄막을 사용함으로써 예컨대, 절연막(131)보다 아래에 있는 층으로부터 수소 등의 불순물이 산화물 반도체막(806)으로 혼입되는 것을 방지할 수 있다. 또한, 예를 들어, 절연막(802)에 포함되는 산소가 아래에 있는 층에 확산되는 것을 방지할 수 있기 때문에 산화물 반도체막(806)에 산소를 효율적으로 공급할 수 있다.
도전막(181) 및 도전막(182)은 예컨대, 알루미늄, 티타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 또는 텅스텐을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다. 도전막(181) 및 도전막(182)은 예컨대, 반도체 장치를 구성하는 배선으로서 기능하여도 좋다.
보호 절연막(818)은 예컨대, 산화 실리콘, 산화질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다.
트랜지스터(191)는 예를 들어, 실리콘으로 이루어지는 반도체 기판(800) 위의 게이트 절연막(162)과, 게이트 절연막(162) 위의 게이트 전극(154)과, 게이트 전극(154)과 중첩되지 않는 반도체 기판(800)의 영역에 제공된 소스 영역(166a) 및 드레인 영역(166b)과, 절연성을 갖는 소자 분리 영역(152)을 갖는다. 또한, 여기서는 트랜지스터(191)에 사용하는 반도체 기판(800)으로서 실리콘을 사용한 예를 기재하였지만 반도체 기판(800)은 실리콘으로 이루어진 반도체 기판에 한정되지 않는다. 예를 들어, 반도체 기판(800)으로서 게르마늄 또는 다이아몬드 등으로 이루어지는 반도체 기판을 사용하여도 좋고, 비화 갈륨, 탄소화 실리콘, 질화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨을 재료로 한 화합물 반도체 기판을 사용하여도 좋다. 또는 반도체 기판(800)으로서 SOI(Silicon on Insulator) 등을 사용하여도 좋다. 또는 반도체 기판(800) 대신에 절연 표면을 갖는 기판 위에 실리콘막, 게르마늄막, 다이아몬드막 등의 반도체막, 또는 비화 갈륨막, 탄소화 실리콘막, 질화 갈륨막, 인화 인듐막, 산화 아연막, 산화 갈륨막, In-Zn 산화물막, In-Ga-Zn 산화물막, In-Sn-Zn 산화물막 등의 화합물 반도체막을 제공하여도 좋다.
트랜지스터(192)는 예컨대 절연막(802) 위의 산화물 반도체막(806)과, 산화물 반도체막(806) 측면에 접촉되는 소스 전극(816a) 및 드레인 전극(816b)과, 산화물 반도체막(806) 위의 게이트 절연막(812)과, 게이트 절연막(812) 위의 게이트 전극(804)을 갖는다.
다음에 도 18에 도시된 반도체 장치의 제작 방법에 대하여 설명한다.
먼저, 반도체 기판(800)에 트랜지스터(191)를 형성한다(도 19의 (A) 참조). 트랜지스터(191)의 형성 방법으로서 예컨대 실리콘을 사용한 트랜지스터에 대한 공지의 방법을 사용할 수 있다.
다음에 트랜지스터(191) 위에 절연막(168)을 형성한다(도 19의 (B) 참조).
다음에 절연막(168)을 가공하여 트랜지스터(191)의 게이트 전극(154)에 도달되는 개구부와, 드레인 영역(166b)에 도달되는 개구부를 형성한다(도 19의 (C) 참조).
다음에 절연막(168) 위에 도전막(172), 도전막(174), 도전막(176), 및 도전막(178)을 형성한다(도 19의 (D) 참조).
다음에 절연막(168) 위, 도전막(172) 위, 도전막(174) 위, 도전막(176) 위, 및 도전막(178) 위에 절연막(186)을 형성한다. 다음에 절연막(186)을 가공하여 도전막(172) 및 도전막(176)에 도달되는 개구부를 형성한다(도 20의 (A) 참조).
다음에 절연막(186) 위에 도전막(181) 및 도전막(182)을 형성한다(도 20의 (B) 참조). 다음에 절연막(186) 위, 도전막(181) 위, 및 도전막(182) 위에 절연막(187)을 형성한다. 다음에 절연막(187) 위에 절연막(131)을 형성한다. 다음에 절연막(131) 위에 절연막(802)을 형성한다(도 20의 (C) 참조).
다음에 절연막(802) 위에 산화물 반도체막(806) 및 하드 마스크(821)를 형성한다(도 21의 (A) 참조). 산화물 반도체막(806)에 대해서는 산화물 반도체막(106)의 기재를 참조하면 좋다. 또한, 하드 마스크(821)에 대해서는 하드 마스크(121)의 기재를 참조하면 좋다.
다음에 하드 마스크(821), 산화물 반도체막(806), 절연막(802), 절연막(131), 및 절연막(187)을 가공하여 도전막(181)에 도달되는 개구부를 형성한다(도 21의 (B) 참조). 다음에 개구부 내에 도전막(837)을 형성한다(도 22의 (A) 참조). 도전막(837)의 형성 방법에 대해서는 도전막(137)의 기재를 참조하면 좋다.
다음에 트랜지스터(192)를 형성한다. 트랜지스터의 소스 전극(816a) 및 드레인 전극(816b)은 도전막(837)을 사용하여 형성한다. 트랜지스터(192)는 도 2에 도시된 트랜지스터의 형성 방법과 같은 방법을 사용하여 형성할 수 있다. 다음에 보호 절연막(818)을 형성한다(도 22의 (B) 참조).
상술한 바와 같이 하여 도 18에 도시된 반도체 장치를 제작할 수 있다.
<응용 제품에 대하여>
상술한 반도체 장치를 사용한 응용 제품에 대하여 이하에서 설명한다.
상술한 트랜지스터는 예컨대, 메모리, CPU, 표시 장치 등 다양한 용도에 사용할 수 있다.
<메모리 1>
본 발명의 일 형태에 따른 반도체 장치가 갖는 메모리 셀의 회로 구성 및 그 동작에 대하여 도 28을 참조하여 이하에서 설명한다.
또한, 반도체 장치는 메모리 셀에 더하여, 다른 기판 위에 배치된 구동 회로, 전원 회로 등을 포함하는 경우가 있다.
도 28의 (A)는 메모리 셀(200)의 일례를 도시한 회로도다.
도 28의 (A)에 도시된 메모리 셀(200)은 트랜지스터(211)와, 트랜지스터(212)와, 트랜지스터(213)와, 용량 소자(214)를 갖는다. 또한, 도 28에서는 생략하여 도시하였지만 메모리 셀(200)은 실제로는 매트릭스 형상으로 복수로 제공된다.
트랜지스터(211)의 게이트에는 기록 워드선(WWL)이 접속된다. 또한, 트랜지스터(211)의 소스 및 드레인 중 한쪽에는 비트선(BL)이 접속된다. 또한, 트랜지스터(211)의 소스 및 드레인 중 다른 한쪽에는 플로팅 노드(FN)가 접속된다.
트랜지스터(212)의 게이트에는 플로팅 노드(FN)가 접속된다. 또한, 트랜지스터(212)의 소스 및 드레인 중 한쪽에는 트랜지스터(213)의 소스 및 드레인 중 한쪽이 접속된다. 또한, 트랜지스터(212)의 소스 및 드레인 중 다른 한쪽에는 전원선(SL)이 접속된다.
트랜지스터(213)의 게이트에는 판독 워드선(RWL)이 접속된다. 또한, 트랜지스터(212)의 소스 및 드레인 중 다른 한쪽에는 비트선(BL)이 접속된다.
용량 소자(214)의 한쪽 전극에는 플로팅 노드(FN)가 접속된다. 또한, 용량 소자(214)의 다른 한쪽 전극에는 고정 전위가 인가된다.
기록 워드선(WWL)에는 워드 신호가 공급된다.
워드 신호는 비트선(BL)의 전압을 플로팅 노드(FN)에 인가하기 위하여 트랜지스터(211)를 도통 상태로 하는 신호다.
또한, 기록 워드선(WWL)에 공급되는 워드 신호를 제어함으로써 플로팅 노드(FN)의 전위가 비트선(BL)의 전압에 따른 전위가 되는 일을 "메모리 셀에 데이터를 기록한다"고 한다. 또한, 판독 워드선(RWL)에 공급되는 판독 신호를 제어함으로써 비트선(BL)의 전압이 플로팅 노드(FN)의 전위에 따른 전압이 되는 일을 "메모리 셀로부터 데이터를 판독한다"고 한다.
비트선(BL)에는 멀티 레벨 데이터가 공급된다. 또한 비트선(BL)에는 데이터를 판독하기 위한 방전 전압(Vdischarge)이 인가된다.
멀티 레벨 데이터는 k비트(k는 2 이상의 정수(整數))의 데이터다. 구체적으로는 2비트의 데이터라면 4값의 데이터이며 4단계의 전압 중 어느 하나를 갖는 신호다.
방전 전압(Vdischarge)은 데이터를 판독하기 위하여 비트선(BL)에 인가되는 전압이다. 또한, 방전 전압(Vdischarge)이 인가된 후 비트선(BL)은 전기적으로 부유 상태가 된다. 또한, 방전 전압(Vdischarge)은 비트선(BL)을 초기화하기 위하여 인가되는 전압이다.
판독 워드선(RWL)에는 판독 신호가 공급된다.
판독 신호는 메모리 셀로부터 데이터를 선택적으로 판독하기 위하여 트랜지스터(213)의 게이트에 공급되는 신호다.
플로팅 노드(FN)는 용량 소자(214)의 한쪽 전극, 트랜지스터(211)의 소스 및 드레인 중 다른 한쪽, 및 트랜지스터(212)의 게이트를 접속하는 배선 위에 있는 어느 노드에 상당한다.
플로팅 노드(FN)의 전위는 비트선(BL)에 의하여 인가되며, 멀티 레벨 데이터에 따른 전위다. 또한, 플로팅 노드(FN)는 트랜지스터(211)를 비도통 상태로 함으로써 전기적으로 부유 상태가 된다.
전원선(SL)에는 비트선(BL)에 인가되는 방전 전압(Vdischarge)보다 높은 프리차지 전압(Vprecharge)이 인가된다.
전원선(SL)의 전압은 적어도 메모리 셀(200)로부터 데이터를 판독하는 기간에 프리차지 전압(Vprecharge)이라면 좋다. 그러므로 메모리 셀(200)에 데이터를 기록하는 기간, 또는/및 데이터를 판독하지 않거나 기록하지 않는 기간에는 전원선(SL)의 전압을 방전 전압(Vdischarge)으로 하여 비트선(BL)과 전원선(SL)이 등전위가 되는 구성으로 하여도 좋다. 상기 구성으로 함으로써 비트선(BL)과 전원선(SL) 사이에 약간 흐르는 관통 전류를 저감할 수 있다.
또한, 다른 구성으로서 프리차지 전압(Vprecharge)으로 한 정전압을 전원선(SL)에 인가하는 구성으로 하여도 좋다. 상기 구성으로 함으로써 전원선(SL)의 전압을 프리차지 전압(Vprecharge)과 방전 전압(Vdischarge) 사이에서 전환할 필요가 없기 때문에 전원선(SL)의 충방전에 필요한 소비 전력을 삭감할 수 있다.
전원선(SL)에 인가되는 프리차지 전압(Vprecharge)은, 트랜지스터(212) 및 트랜지스터(213)를 통한 충전에 의하여 비트선(BL)에 인가되는 방전 전압(Vdischarge)을 변화시키는 전압이다.
트랜지스터(211)는 도통 상태와 비도통 상태를 전환시킴으로써 데이터의 기록을 제어하는 스위치로서 기능한다. 또한, 비도통 상태를 유지함으로써, 기록된 데이터에 따른 전위를 유지하는 기능을 갖는다. 또한, 트랜지스터(211)는 n채널형 트랜지스터인 것으로 하여 설명한다.
트랜지스터(211)로서는 비도통 상태에서 소스와 드레인 사이를 흐르는 전류(오프 전류)가 낮은 트랜지스터를 사용하는 것이 바람직하다.
도 28의 (A)에 도시된 메모리 셀(200)의 구성에서는 비도통 상태를 유지함으로써, 기록된 데이터에 따른 전위를 유지한다. 그러므로 플로팅 노드(FN)에서의, 전하의 이동이 수반되는 전위 변동을 억제하기 위한 스위치로서 오프 전류가 낮은 트랜지스터를 사용하는 것이 특히 바람직하다. 또한, 오프 전류가 낮은 트랜지스터의 오프 전류를 평가하는 방법에 대해서는 나중에 기재한다.
트랜지스터(211)를 오프 전류가 낮은 트랜지스터로 하고 비도통 상태를 유지함으로써 메모리 셀(200)을 비휘발성 메모리로 할 수 있다. 따라서 일단 메모리 셀(200)에 기록된 데이터는 트랜지스터(211)를 다시 도통 상태로 할 때까지 플로팅 노드(FN)에 계속 유지될 수 있다.
트랜지스터(212)는 플로팅 노드(FN)의 전위에 따라 소스와 드레인 사이에 드레인 전류(Id)를 흘리는 기능을 갖는다. 또한, 도 28의 (A)에 도시된 메모리 셀(200)의 구성에서 트랜지스터(212)의 소스와 드레인 사이에 흐르는 드레인 전류(Id)는 비트선(BL)과 전원선(SL) 사이에 흐르는 전류다. 또한, 트랜지스터(212)는 제 2 트랜지스터라고도 한다. 또한, 트랜지스터(212)는 n채널형 트랜지스터인 것으로 하여 설명한다.
트랜지스터(213)는 판독 워드선(RWL)의 전위에 따라 소스와 드레인 사이에 드레인 전류(Id)를 흘리는 기능을 갖는다. 또한, 도 28의 (A)에 도시된 메모리 셀(200)의 구성에서 트랜지스터(213)의 소스와 드레인 사이에 흐르는 드레인 전류(Id)는 비트선(BL)과 전원선(SL) 사이에 흐르는 전류다. 또한, 트랜지스터(213)는 제 3 트랜지스터라고도 한다. 또한, 트랜지스터(213)는 n채널형 트랜지스터인 것으로 하여 설명한다.
또한, 트랜지스터(212) 및 트랜지스터(213)에는 문턱 전압의 편차가 작은 트랜지스터가 사용되는 것이 바람직하다. 여기서 문턱 전압의 편차가 작은 트랜지스터란, 트랜지스터가 같은 공정을 거쳐 제작될 때에 문턱 전압의 차이가 20mV 이내에서 제작될 수 있는 트랜지스터를 가리킨다. 구체적으로는 채널이 단결정 실리콘으로 형성되는 트랜지스터를 들 수 있다. 문턱 전압의 편차는 작으면 작을수록 바람직하지만 상술한 단결정 실리콘으로 형성되는 트랜지스터의 경우에도 문턱 전압의 차이가 20mV 정도 나는 경우가 있다.
다음에 도 28의 (A)에 도시된 메모리 셀(200)의 동작을 설명한다.
도 28의 (B)에 도시된 타이밍 차트는 도 28의 (A)에 도시된 기록 워드선(WWL), 판독 워드선(RWL), 플로팅 노드(FN), 비트선(BL), 및 전원선(SL)에 공급되는 각 신호의 변화에 대하여 나타낸 것이다.
도 28의 (B)에 도시된 타이밍 차트에서는 초기 상태인 기간(T1), 데이터를 판독하기 위하여 비트선(BL)을 충전하는 기간(T2)을 나타내었다.
도 28의 (B)에 도시된 기간(T1)에서는 비트선(BL)의 방전을 수행한다. 이 때 기록 워드선(WWL)에는 L레벨의 전위가 인가된다. 또한, 판독 워드선(RWL)에는 L레벨의 전위가 인가된다. 또한, 플로팅 노드(FN)에는 멀티 레벨 데이터에 따른 전위가 유지된다. 또한, 비트선(BL)에는 방전 전압(Vdischarge)이 인가된다. 또한, 전원선(SL)에는 프리차지 전압(Vprecharge)이 인가된다.
또한, 도 28의 (B)에서는 멀티 레벨 데이터의 일례로서 2비트의 데이터, 즉, 4값의 데이터를 나타내었다. 구체적으로는 도 28의 (B)에서는 4값의 데이터(V00, V01, V10, V11)를 나타내었고 4단계의 전위로 나타낼 수 있다.
비트선(BL)은 방전 전압(Vdischarge)이 인가되고 나서 전기적으로 부유 상태가 된다. 즉, 비트선(BL)은 전하의 충전 또는 방전에 의하여 전위가 변동되는 상태가 된다. 이 부유 상태는 비트선(BL)에 전위를 인가하는 스위치를 오프 상태로 함으로써 구현할 수 있다.
다음에 도 28의 (B)에 도시된 기간(T2)에서는 데이터를 판독하기 위하여 비트선(BL)의 충전을 수행한다. 이 때 기록 워드선(WWL)에는 기간(T1)에 이어 L레벨의 전위가 인가된다. 또한, 판독 워드선(RWL)에는 H레벨의 전위가 인가된다. 또한, 플로팅 노드(FN)에는 기간(T1)에 이어 멀티 레벨 데이터에 따른 전위가 유지된다. 또한, 비트선(BL)에서는 방전 전압(Vdischarge)이 플로팅 노드(FN)의 전위에 따라 상승된다. 또한, 전원선(SL)에는 기간(T1)에 이어 프리차지 전압(Vprecharge)이 인가된다.
판독 워드선(RWL)의 전위 변화에 따라 트랜지스터(213)가 도통 상태가 된다. 그러므로 트랜지스터(212)의 소스 및 드레인 중 한쪽의 전위가 하강하여 방전 전압(Vdischarge)이 된다.
트랜지스터(212)는 n채널형 트랜지스터이며 트랜지스터(212)의 소스 및 드레인 중 한쪽의 전위가 하강하여 방전 전압(Vdischarge)이 됨으로써 게이트와 소스 사이의 전압(게이트 전압)의 절대값이 커진다. 이 게이트 전압의 상승에 따라 트랜지스터(212) 및 트랜지스터(213)에서는 소스와 드레인 사이에 드레인 전류(Id)가 흐른다.
트랜지스터(212) 및 트랜지스터(213)에 드레인 전류(Id)가 흐름으로써 전원선(SL)의 전하가 비트선(BL)에 충전된다. 트랜지스터(212)의 소스의 전위 및 비트선(BL)의 전위는 충전에 의하여 상승된다. 트랜지스터(212)의 소스의 전위가 상승됨으로써 트랜지스터(212)의 게이트 전압이 서서히 작아진다.
기간(T2)에서 흐르는 드레인 전류(Id)는 트랜지스터(212)의 게이트 전압이 문턱 전압이 되면 흐르지 않게 된다. 그러므로 비트선(BL)은 전위의 상승이 진행되고 트랜지스터(212)의 게이트 전압이 문턱 전압이 된 시점에서 충전이 완료되어 정전위가 된다. 이 때 비트선(BL)의 전위는, 대략 플로팅 노드(FN)의 전위와 문턱 전압의 차이가 된다.
즉, 충전에 의하여 변화하는 비트선(BL)의 전위로서는 플로팅 노드(FN)의 전위의 높낮이를 반영한 전위를 얻을 수 있다. 이 전위의 차이를 멀티 레벨 데이터의 판정에 사용함으로써 메모리 셀(200)에 기록된 멀티 레벨 데이터를 판독할 수 있다.
따라서 데이터를 판독하기 위한 신호를 멀티 레벨 데이터의 개수에 따라 전환할 필요 없이 메모리 셀로부터 멀티 레벨 데이터를 판독할 수 있다.
<메모리 2>
메모리 1과 상이한 반도체 장치의 회로 구성 및 그 동작에 대하여 도 29를 참조하여 이하에서 설명한다.
도 29의 (A)에는 본 발명의 일 형태에 따른 반도체 장치로서 기억 장치(300)를 도시하였다. 도 29의 (A)에 도시된 기억 장치(300)는 기억 소자부(302)와, 제 1 구동 회로(304)와, 제 2 구동 회로(306)를 갖는다.
기억 소자부(302)에는 기억 소자(308)가 매트릭스 형상으로 복수로 배치된다. 도 29의 (A)에 도시된 예에서는 기억 소자부(302)에 기억 소자(308)가 5행 6열로 배치된다.
제 1 구동 회로(304) 및 제 2 구동 회로(306)는 기억 소자(308)로의 신호 공급을 제어하며 판독할 때에는 기억 소자(308)로부터의 신호를 취득한다. 예를 들어, 제 1 구동 회로(304)를 워드선 구동 회로로 하고 제 2 구동 회로(306)를 비트선 구동 회로로 한다. 다만, 이에 한정되지 않고 제 1 구동 회로(304)를 비트선 구동 회로로 하고 제 2 구동 회로(306)를 워드선 구동 회로로 하여도 좋다.
또한, 제 1 구동 회로(304) 및 제 2 구동 회로(306)는 각각 배선에 의하여 기억 소자(308)와 전기적으로 접속된다.
기억 소자(308)는 휘발성 메모리와 비휘발성 메모리를 갖는다. 기억 소자(308)의 구체적인 회로 구성의 일례를 도 29의 (B)에 도시하였다. 도 29의 (B)에 도시된 기억 소자(308)는 제 1 기억 회로(310)와 제 2 기억 회로(312)를 갖는다.
제 1 기억 회로(310)는 제 1 트랜지스터(314), 제 2 트랜지스터(316), 제 3 트랜지스터(318), 제 4 트랜지스터(320), 제 5 트랜지스터(322), 및 제 6 트랜지스터(324)를 갖는다.
먼저, 제 1 기억 회로(310)의 구성에 대하여 설명한다. 제 1 트랜지스터(314)의 소스 및 드레인 중 한쪽은 제 1 단자(330)에 전기적으로 접속되고 제 1 트랜지스터(314)의 게이트는 제 2 단자(332)에 전기적으로 접속된다. 제 2 트랜지스터(316)의 소스 및 드레인 중 한쪽은 고전위 전원선(Vdd)에 전기적으로 접속되고, 제 2 트랜지스터(316)의 소스 및 드레인 중 다른 한쪽은 제 1 트랜지스터(314)의 소스 및 드레인 중 다른 한쪽과, 제 3 트랜지스터(318)의 소스 및 드레인 중 한쪽과, 제 1 데이터 유지부(340)에 전기적으로 접속된다. 제 3 트랜지스터(318)의 소스 및 드레인 중 다른 한쪽은 저전위 전원선(Vss)에 전기적으로 접속된다. 제 2 트랜지스터(316)의 게이트와 제 3 트랜지스터(318)의 게이트는 제 2 데이터 유지부(342)에 전기적으로 접속된다.
그리고, 제 4 트랜지스터(320)의 소스 및 드레인 중 한쪽은 제 3 단자(334)에 전기적으로 접속되고, 제 4 트랜지스터(320)의 게이트는 제 4 단자(336)에 전기적으로 접속된다. 제 5 트랜지스터(322)의 소스 및 드레인 중 한쪽은 고전위 전원선(Vdd)에 전기적으로 접속되고, 제 5 트랜지스터(322)의 소스 및 드레인 중 다른 한쪽은 제 4 트랜지스터(320)의 소스 및 드레인 중 다른 한쪽과, 제 6 트랜지스터(324)의 소스 및 드레인 중 한쪽과, 제 2 데이터 유지부(342)에 전기적으로 접속된다. 제 6 트랜지스터(324)의 소스 및 드레인 중 다른 한쪽은 저전위 전원선(Vss)에 전기적으로 접속된다. 제 5 트랜지스터(322)의 게이트와 제 6 트랜지스터(324)의 게이트는 제 1 데이터 유지부(340)에 전기적으로 접속된다.
제 1 트랜지스터(314), 제 3 트랜지스터(318), 제 4 트랜지스터(320), 및 제 6 트랜지스터(324)는 n채널형 트랜지스터다.
제 2 트랜지스터(316) 및 제 5 트랜지스터(322)는 p채널형 트랜지스터다.
제 1 단자(330)는 비트선에 전기적으로 접속된다. 제 2 단자(332)는 제 1 워드선에 전기적으로 접속된다. 제 3 단자(334)는 반전 비트선에 전기적으로 접속된다. 제 4 단자(336)는 제 1 워드선에 전기적으로 접속된다.
상술한 바와 같은 구성을 가짐으로써 제 1 기억 회로(310)는 SRAM을 구성할 수 있다. 즉, 제 1 기억 회로(310)는 휘발성 메모리다. 본 발명의 일 형태에 따른 기억 장치(300)에서는 제 1 기억 회로(310)에 제공된 제 1 데이터 유지부(340) 및 제 2 데이터 유지부(342)가 제 2 기억 회로(312)에 전기적으로 접속된다.
제 2 기억 회로(312)는 제 7 트랜지스터(326)와 제 8 트랜지스터(328)를 갖는다.
다음에, 제 2 기억 회로(312)의 구성에 대하여 설명한다. 제 7 트랜지스터(326)의 소스 및 드레인 중 한쪽은 제 2 데이터 유지부(342)에 전기적으로 접속되고, 제 7 트랜지스터(326)의 소스 및 드레인 중 다른 한쪽은 제 1 용량 소자(348)의 한쪽 전극에 전기적으로 접속된다. 제 1 용량 소자(348)의 다른 한쪽 전극에는 저전위 전원선(Vss)이 전기적으로 접속된다. 제 8 트랜지스터(328)의 소스 및 드레인 중 한쪽은 제 1 데이터 유지부(340)에 전기적으로 접속되고, 제 8 트랜지스터(328)의 소스 및 드레인 중 다른 한쪽은 제 2 용량 소자(350)의 한쪽 전극에 전기적으로 접속된다. 제 2 용량 소자(350)의 다른 한쪽 전극에는 저전위 전원선(Vss)이 전기적으로 접속된다. 제 7 트랜지스터(326)의 게이트와 제 8 트랜지스터(328)의 게이트는 제 5 단자(338)에 전기적으로 접속된다.
제 5 단자(338)는 제 2 워드선에 전기적으로 접속된다. 또한, 제 1 워드선과 제 2 워드선은 한쪽의 동작에 따라 다른 한쪽의 신호가 제어되는 구성이어도 좋고 각각 독립적으로 제어되는 구성이어도 좋다.
제 7 트랜지스터(326)와 제 8 트랜지스터(328)는 오프 전류가 낮은 트랜지스터다. 또한, 도 29의 (B)에 예시된 구성에서는 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)를 n채널형 트랜지스터로 하였지만 이에 한정되지 않는다.
제 7 트랜지스터(326)와 제 1 용량 소자(348)의 한쪽 전극과의 사이에는 제 3 데이터 유지부(344)가 형성된다. 제 8 트랜지스터(328)와 제 2 용량 소자(350)의 한쪽 전극과의 사이에는 제 4 데이터 유지부(346)가 형성된다. 제 7 트랜지스터(326)와 제 8 트랜지스터(328)의 오프 전류가 작기 때문에 제 3 데이터 유지부(344) 및 제 4 데이터 유지부(346)의 전하는 오랫동안 유지된다. 즉, 제 2 기억 회로(312)는 비휘발성 메모리다.
제 7 트랜지스터(326)와 제 8 트랜지스터(328)는 오프 전류가 낮은 트랜지스터다.
상술한 바와 같이, 제 1 기억 회로(310)는 휘발성 메모리이고, 제 2 기억 회로(312)는 비휘발성 메모리이고, 제 1 기억 회로(310)의 데이터 유지부인 제 1 데이터 유지부(340) 및 제 2 데이터 유지부(342)는 오프 전류가 낮은 트랜지스터를 통하여 제 2 기억 회로(312)의 데이터 유지부인 제 3 데이터 유지부(344) 및 제 4 데이터 유지부(346)에 전기적으로 접속된다. 따라서, 오프 전류가 낮은 트랜지스터의 게이트 전위를 제어함으로써 제 1 기억 회로(310)의 데이터를 제 2 기억 회로(312)의 데이터 유지부에 저장시킬 수 있다. 또한, 오프 전류가 낮은 트랜지스터를 사용함으로써 기억 소자(308)로의 전력 공급이 없는 경우에도 제 3 데이터 유지부(344) 및 제 4 데이터 유지부(346)에는 오랫동안 기억 내용을 유지할 수 있다.
이와 같이 도 29의 (B)에 도시된 기억 소자(308)는 휘발성 메모리의 데이터를 비휘발성 메모리에 저장시킬 수 있다.
또한, 제 1 기억 회로(310)는 SRAM을 구성하기 때문에 고속으로 동작할 수 있는 것이 요구된다. 한편, 제 2 기억 회로(312)에서는 전력 공급이 정지된 후에 오랫동안 데이터를 유지할 수 있는 것이 요구된다. 이와 같은 구성은, 고속으로 동작할 수 있는 트랜지스터를 사용하여 제 1 기억 회로(310)를 형성하고, 오프 전류가 낮은 트랜지스터를 사용하여 제 2 기억 회로(312)를 형성함으로써 구현할 수 있다. 예를 들어, 제 1 기억 회로(310)를 실리콘을 사용한 트랜지스터로 형성하고 제 2 기억 회로(312)를 산화물 반도체막을 사용한 트랜지스터로 형성하면 좋다.
본 발명의 일 형태에 따른 기억 장치(300)에서, 제 1 트랜지스터(314) 및 제 4 트랜지스터(320)를 온 상태로 하여 휘발성 메모리인 제 1 기억 회로(310)의 데이터 유지부에 데이터를 기록할 때, 제 2 기억 회로(312)에 포함되는 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)가 온 상태라면, 제 1 기억 회로(310)의 데이터 유지부(제 1 데이터 유지부(340) 및 제 2 데이터 유지부(342))가 소정의 전위를 유지하기 위해서는 제 2 기억 회로(312)에 포함되는 제 1 용량 소자(348) 및 제 2 용량 소자(350)에 전하를 축적하면 좋다. 따라서, 제 1 기억 회로(310)의 데이터 유지부에 데이터를 기록할 때 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)가 온 상태라면 기억 소자(308)의 고속 동작이 저해된다. 또한, 제 2 기억 회로(312)를 실리콘을 사용한 트랜지스터로 형성하면 오프 전류를 충분히 낮게 하기 어려워서 제 2 기억 회로(312)에 오랫동안 기억 내용을 유지하기 어려워진다.
그래서, 본 발명의 일 형태에 따른 반도체 장치에서는 제 1 기억 회로(310)의 데이터 유지부(휘발성 메모리)에 데이터를 기록할 때, 제 1 기억 회로(310)의 데이터 유지부와 제 2 기억 회로(312)의 데이터 유지부 사이에 제공된 트랜지스터(즉, 제 7 트랜지스터(326) 및 제 8 트랜지스터(328))를 오프 상태로 한다. 이로써 기억 소자(308)의 고속 동작을 구현한다. 또한, 제 1 기억 회로(310)의 데이터 유지부에 데이터를 기록하지 않을 때, 및 데이터 유지부로부터 데이터를 판독하지 않을 때(즉, 제 1 트랜지스터(314) 및 제 4 트랜지스터(320)가 오프 상태일 때)에는 제 1 기억 회로(310)의 데이터 유지부와 제 2 기억 회로(312)의 데이터 유지부 사이에 제공된 트랜지스터를 온 상태로 한다.
기억 소자(308)의 휘발성 메모리에 데이터를 기록할 때의 구체적인 동작을 이하에서 기재한다. 먼저, 온 상태의 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)를 오프 상태로 한다. 다음에, 제 1 트랜지스터(314) 및 제 4 트랜지스터(320)를 온 상태로 하여 제 1 기억 회로(310)의 데이터 유지부(제 1 데이터 유지부(340) 및 제 2 데이터 유지부(342))에 소정의 전위를 인가한 후, 제 1 트랜지스터(314) 및 제 4 트랜지스터(320)를 오프 상태로 한다. 이 후, 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)를 온 상태로 한다. 이로써 제 2 기억 회로(312)의 데이터 유지부에는 제 1 기억 회로(310)의 데이터 유지부에 유지된 데이터에 따른 데이터가 유지된다.
또한, 적어도 제 1 기억 회로(310)의 데이터 유지부에 데이터를 기록하기 위하여 제 1 트랜지스터(314) 및 제 4 트랜지스터(320)를 온 상태로 할 때에는 제 2 기억 회로(312)에 포함되는 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)를 오프 상태로 한다. 다만, 제 1 기억 회로(310)의 데이터 유지부로부터 데이터를 판독하기 위하여 제 1 트랜지스터(314) 및 제 4 트랜지스터(320)를 온 상태로 할 때에는 제 2 기억 회로(312)에 포함되는 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)는 오프 상태로 하여도 좋고 온 상태로 하여도 좋다.
또한, 기억 소자(308)로의 전력 공급을 정지하는 경우에는 기억 소자(308)로의 전력 공급을 정지하기 직전에 제 1 기억 회로(310)의 데이터 유지부와 제 2 기억 회로(312)의 데이터 유지부 사이에 제공된 트랜지스터(즉, 제 7 트랜지스터(326) 및 제 8 트랜지스터(328))를 오프 상태로 하여, 제 2 기억 회로(312)에 유지된 데이터를 비휘발화한다. 휘발성 메모리로의 전력 공급을 정지하기 직전에 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)를 오프 상태로 하는 방법은 제 1 구동 회로(304) 및 제 2 구동 회로(306)에 탑재되어도 좋고 이들 구동 회로를 제어하는 다른 제어 회로에 제공되어도 좋다.
또한, 여기서 제 1 기억 회로(310)의 데이터 유지부와 제 2 기억 회로(312)의 데이터 유지부 사이에 제공된 제 7 트랜지스터(326) 및 제 8 트랜지스터(328)의 온 상태 또는 오프 상태는 기억 소자마다 전환되어도 좋고 기억 소자부(302)를 몇 개로 구분한 블록마다 전환되어도 좋다.
제 1 기억 회로(310)를 SRAM으로서 동작시킬 때에 제 1 기억 회로(310)의 데이터 유지부와 제 2 기억 회로(312)의 데이터 유지부 사이에 제공된 트랜지스터를 오프 상태로 하기 때문에 제 2 기억 회로(312)에 포함되는 제 1 용량 소자(348) 및 제 2 용량 소자(350)로 전하를 축적하지 않고 제 1 기억 회로(310)에 데이터를 유지할 수 있어 기억 소자(308)를 고속으로 동작시킬 수 있다.
또한, 본 발명의 일 형태에 따른 기억 장치(300)에서는 기억 장치(300)로의 전력 공급을 정지하기(기억 장치(300)의 전원을 차단하기) 전에, 데이터가 마지막으로 재기록된 기억 소자(308)에 포함되는, 제 1 기억 회로(310)의 데이터 유지부와 제 2 기억 회로(312)의 데이터 유지부 사이에 제공된 트랜지스터만 온 상태로 하여도 좋다. 이 때, 데이터가 마지막으로 재기록된 기억 소자(308)의 어드레스를 외부 메모리에 기억해 두면 원활히 데이터를 저장할 수 있다.
다만, 본 발명의 일 형태에 따른 반도체 장치의 구동 방법은 상술한 설명에 한정되지 않는다.
상술한 바와 같이 하여 기억 장치(300)를 고속으로 동작시킬 수 있다. 또한, 데이터의 저장을 일부의 기억 소자만으로 수행하기 때문에 소비 전력을 억제할 수 있다.
또한, 여기서는 휘발성 메모리로서 SRAM을 사용하였지만 이에 한정되지 않고 다른 휘발성 메모리를 사용하여도 좋다.
<CPU>
도 30은 상술한 트랜지스터를 적어도 일부에 사용한 CPU의 구체적인 구성을 나타낸 블록도다.
도 30의 (A)에 도시된 CPU는 기판(1190) 위에 ALU(Arithmetic Logic Unit, 논리 연산 회로)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 도 30의 (A)에 도시된 CPU는 이 구성을 간략화하여 도시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다양한 구성을 갖는 것은 말할 나위 없다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 수행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하며, 내부 클록 신호(CLK2)를 상술한 각종 회로에 공급한다.
도 30의 (A)에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공된다. 레지스터(1196)의 메모리 셀로서, 상술한 트랜지스터를 사용할 수 있다.
도 30의 (A)에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작을 선택한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의하여 데이터를 유지할지 또는 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 인가된다. 용량 소자에 의한 데이터 유지가 선택되는 경우, 용량 소자에 대한 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 인가를 정지할 수 있다.
도 30의 (B) 또는 (C)에 도시된 바와 같이, 메모리 셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 인가되어 있는 노드 사이에 스위칭 소자를 제공함으로써 전원을 정지할 수 있다. 도 30의 (B) 및 (C)에 도시된 회로에 대하여 이하에서 설명한다.
도 30의 (B) 및 (C)는, 메모리 셀로의 전원 전위의 인가를 제어하는 스위칭 소자에 상술한 트랜지스터를 사용한 기억 장치를 도시한 것이다.
도 30의 (B)에 도시된 기억 장치는 스위칭 소자(1141)와, 메모리 셀(1142)을 복수로 갖는 메모리 셀군(1143)을 갖는다. 구체적으로, 각 메모리 셀(1142)에는, 상술한 트랜지스터를 사용할 수 있다. 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에는 스위칭 소자(1141)를 통하여 하이 레벨의 전원 전위(VDD)가 인가된다. 또한, 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에는 신호(IN)의 전위와, 로 레벨의 전원 전위(VSS)의 전위가 인가된다.
도 30의 (B)에서는, 스위칭 소자(1141)로서, 상술한 트랜지스터를 사용하고, 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호(SigA)에 의하여 스위칭이 제어된다.
또한, 도 30의 (B)에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 특별히 한정되지 않고, 트랜지스터를 복수로 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수로 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬과 병렬이 조합되어 접속되어도 좋다.
또한, 도 30의 (B)에서는 스위칭 소자(1141)에 의하여 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에 대한 하이 레벨의 전원 전위(VDD)의 인가가 제어되어 있지만, 스위칭 소자(1141)에 의하여, 로 레벨의 전원 전위(VSS)의 인가가 제어되어 있어도 좋다.
또한, 도 30의 (C)에는 스위칭 소자(1141)를 통하여 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에 로 레벨의 전원 전위(VSS)가 인가되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의하여, 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에 대한 로 레벨의 전원 전위(VSS)의 인가를 제어할 수 있다.
메모리 셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 인가되는 노드 사이에 스위칭 소자를 제공하고, 임시적으로 CPU의 동작을 정지하고 전원 전압의 인가를 정지한 경우에도 데이터를 유지할 수 있으며, 소비 전력을 저감할 수 있다. 구체적으로는 예컨대, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치를 사용한 정보 입력을 정지하는 동안에도 CPU의 동작을 정지할 수 있고, 이것에 따라 소비 전력을 저감시킬 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
또한, 본 실시형태는 기본 원리의 일례에 대하여 기재한 것이다. 따라서, 본 실시형태의 일부 또는 전부는, 다른 실시형태의 일부 또는 전부와 자유롭게 조합하거나, 적용하거나, 치환할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 패널의 구성예에 대하여 설명한다.
[구성예]
도 36의 (A)는, 본 발명의 일 형태에 따른 표시 패널의 상면도이며, 도 36의 (B)는, 본 발명의 일 형태에 따른 표시 패널의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 36의 (C)는, 본 발명의 일 형태에 따른 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도다.
화소부에 배치되는 트랜지스터는 상기 실시형태에 따라 형성할 수 있다. 또한，상기 트랜지스터는 n채널형 트랜지스터로 쉽게 할 수 있기 때문에, 구동 회로 중 n채널형 트랜지스터로 구성될 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 기재된 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 36의 (A)에는 액티브 매트릭스형 표시 장치의 블록도의 일례를 도시하였다. 표시 장치의 기판(700) 위에는 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)를 갖는다. 화소부(701)에는 복수의 신호선이 신호선 구동 회로(704)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 연장되어 배치된다. 또한 주사선과 신호선이 교차된 영역에는, 각각 표시 소자를 갖는 화소가 매트릭스 형상으로 배치된다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속된다.
도 36의 (A)에서, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)는 화소부(701)와 같은 기판(700) 위에 형성된다. 그러므로 외부에 제공되는 구동 회로 등의 부품 개수가 감소되기 때문에 비용을 절감할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공한 경우에는 배선을 연장시킬 필요가 생기고, 배선들 사이의 접속 개수가 증가된다. 같은 기판(700) 위에 구동 회로를 제공한 경우, 그 배선들 사이의 접속 개수를 줄일 수 있어, 신뢰성 또는 수율의 향상을 도모할 수 있다.
[액정 패널]
또한, 화소의 회로 구성의 일례를 도 36의 (B)에 도시하였다. 여기서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는, 한 화소에 복수의 화소 전극층을 갖는 구성에 적용할 수 있다. 각각의 화소 전극층은 서로 다른 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성된다. 이로써, 멀티 도메인 설계된 화소의 각각의 화소 전극층에 공급되는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과, 트랜지스터(717)의 게이트 배선(713)은, 서로 다른 게이트 신호를 공급할 수 있도록 분리된다. 한편, 데이터선으로서 기능하는 소스 전극층 또는 드레인 전극층(714)은, 트랜지스터(716)와 트랜지스터(717)에서 공통적으로 사용된다. 트랜지스터(716)와 트랜지스터(717)에는 상기 실시형태에서 설명한 트랜지스터를 적절히 사용할 수 있다. 따라서 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(716)와 전기적으로 접속되는 제 1 화소 전극층과, 트랜지스터(717)와 전기적으로 접속되는 제 2 화소 전극층의 형상에 대하여 설명한다. 제 1 화소 전극층과 제 2 화소 전극층은 슬릿에 의하여 분리된 형상을 갖는다. 제 1 화소 전극층은 V자형으로 넓어지는 형상을 갖고, 제 2 화소 전극층은 제 1 화소 전극층의 외측을 둘러싸도록 형성된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)과 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)과 접속된다. 게이트 배선(712)과 게이트 배선(713)에 서로 다른 게이트 신호를 공급하여 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍을 다르게 함으로써 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극층 또는 제 2 화소 전극층과 전기적으로 접속되는 용량 전극으로 유지 용량을 형성하여도 좋다.
멀티 도메인 구조는 한 화소에 제 1 액정 소자(718)와 제 2 액정 소자(719)를 갖는다. 제 1 액정 소자(718)는 제 1 화소 전극층과, 대향 전극층과, 이들 사이의 액정층으로 구성되고, 제 2 액정 소자(719)는 제 2 화소 전극층과, 대향 전극층과, 이들 사이의 액정층으로 구성된다.
또한, 도 36의 (B)에 도시된 화소 회로는, 이에 한정되지 않는다. 예를 들어, 도 36의 (B)에 도시된 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
[유기 EL 패널]
화소의 회로 구성의 다른 일례를 도 36의 (C)에 도시하였다. 여기서는 유기 EL 소자를 사용한 표시 패널의 화소 구조를 제시한다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극 중 한쪽으로부터 전자가, 다른 한쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태가 되고, 이 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형 발광 소자라고 불린다.
도 36의 (C)는, 적용 가능한 화소 회로의 일례를 도시한 도면이다. 여기서는, 한 화소에 2개의 n채널형 트랜지스터를 사용하는 예를 제시한다. 또한, 본 발명의 일 형태에 따른 금속 산화물막은 n채널형 트랜지스터의 채널 형성 영역에 사용할 수 있다. 또한, 상기 화소 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724), 및 용량 소자(723)를 갖는다. 스위칭용 트랜지스터(721)는 게이트 전극층이 주사선(726)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층 중 한쪽)이 신호선(725)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 한쪽)이 구동용 트랜지스터(722)의 게이트 전극층에 접속된다. 구동용 트랜지스터(722)는 게이트 전극층이 용량 소자(723)를 통하여 전원선(727)에 접속되고, 제 1 전극이 전원선(727)에 접속되고, 제 2 전극이 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)에는 상기 실시형태에서 설명한 트랜지스터를 적절히 사용할 수 있다. 따라서 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란 전원선(727)에 설정되는 고전원 전위보다 낮은 전위이며, 예컨대 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위 차이를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(724)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키며, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(722)의 게이트 용량에 대해서는 채널 형성 영역과 게이트 전극층 사이에서 용량이 형성되어도 좋다.
다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온 상태가 되는지, 오프 상태가 되는지의 2가지 상태가 되는 비디오 신호를 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위해서, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극층에 인가한다. 또한, 신호선(725)에는 전원선 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 수행하는 경우, 구동용 트랜지스터(722)의 게이트 전극층에 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위하여, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘리고, 아날로그 계조 구동을 수행할 수 있다.
또한, 화소 회로의 구성은, 도 36의 (C)에 도시된 화소 구성에 한정되지 않는다. 예를 들어, 도 36의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
도 36에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 제 2 게이트 전극에는 배선(미도시)에 의하여 상술한 바와 같은 전위(소스 전극에 인가되는 전위보다 낮은 전위 등)를 입력할 수 있는 구성으로 하면 좋다.
본 실시형태의 적어도 일부는, 본 명세서 중에 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 37에 도시하였다.
도 37의 (A)는 휴대형 게임기이며, 하우징(2901), 하우징(2902), 표시부(2903), 표시부(2904), 마이크로폰(2905), 스피커(2906), 조작 키(2907), 스타일러스(2908) 등을 갖는다. 또한, 도 37의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(2903) 및 표시부(2904))를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 37의 (B)는 휴대 데이터 단말이며, 제 1 하우징(2911), 제 2 하우징(2912), 제 1 표시부(2913), 제 2 표시부(2914), 접속부(2915), 조작 키(2916) 등을 갖는다. 제 1 표시부(2913)는 제 1 하우징(2911)에 제공되고 제 2 표시부(2914)는 제 2 하우징(2912)에 제공된다. 그리고 제 1 하우징(2911)과 제 2 하우징(2912)은 접속부(2915)에 의하여 접속되고, 제 1 하우징(2911)과 제 2 하우징(2912) 사이의 각도는 접속부(2915)에 따라 변경할 수 있다. 제 1 표시부(2913)에서의 영상을 접속부(2915)에서의 제 1 하우징(2911)과 제 2 하우징(2912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(2913) 및 제 2 표시부(2914)의 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 하여도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 37의 (C)는 노트북형 퍼스널 컴퓨터이며, 하우징(2921), 표시부(2922), 키보드(2923), 포인팅 디바이스(2924) 등을 갖는다.
도 37의 (D)는 전기 냉동 냉장고이며, 하우징(2931), 냉장실용 도어(2932), 냉동실용 도어(2933) 등을 갖는다.
도 37의 (E)는 비디오 카메라이며, 제 1 하우징(2941), 제 2 하우징(2942), 표시부(2943), 조작 키(2944), 렌즈(2945), 접속부(2946) 등을 갖는다. 조작 키(2944) 및 렌즈(2945)는 제 1 하우징(2941)에 제공되고, 표시부(2943)는 제 2 하우징(2942)에 제공된다. 그리고 제 1 하우징(2941)과 제 2 하우징(2942)은 접속부(2946)에 의하여 접속되고 제 1 하우징(2941)과 제 2 하우징(2942) 사이의 각도는 접속부(2946)에 의하여 변경할 수 있다. 표시부(2943)에서의 영상을 접속부(2946)에서의 제 1 하우징(2941)과 제 2 하우징(2942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 37의 (F)는 보통 자동차이며, 차체(2951), 차륜(2952), 대시보드(2953), 라이트(2954) 등을 갖는다.
본 실시형태의 적어도 일부는, 본 명세서 중에 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 RFID의 사용예에 대하여 도 38을 사용하여 설명한다. RFID의 용도는 광범위하지만, 예컨대, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 38의 (A) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 38의 (B) 참조), 포장용 용기류(포장지나 병 등, 도 38의 (C) 참조), 탈 것들(자전거 등, 도 38의 (D) 참조), 신변품(가방이나, 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 단 꼬리표(도 38의 (E) 및 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RFID(4000)를, 프린트 기판에 실장하거나, 표면에 부착하거나, 또는 내장함으로써 물품에 고정시킨다. 예를 들어, 책이면 종이에 내장하고, 유기 수지로 이루어지는 패키지이면 상기 유기 수지의 내부에 내장하여, 각 물품에 고정시킨다. 본 발명의 일 형태에 따른 RFID(4000)는 소형, 박형, 경량을 구현하기 위하여, 물품에 고정된 후에도 그 물품 자체의 디자인성이 손실되지 않는다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RFID(4000)를 제공함으로써 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RFID를 부착함으로써, 검품 시스템 등의 시스템 효율화를 도모할 수 있다. 또한, 탈 것들에도, 본 발명의 일 형태에 따른 RFID를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RFID를, 본 실시형태에서 예로 든 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함한 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 할 수 있다. 또한, 전력이 차단된 상태에서도 정보를 매우 오랫동안 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 바람직하게 사용할 수 있다.
본 실시형태의 적어도 일부는, 본 명세서 중에 기재된 다른 실시형태와 적절히 조합할 수 있다.
50: 기판
52: 절연막
54: 게이트 전극
56: 반도체막
62: 게이트 절연막
66a: 소스 전극
66b: 드레인 전극
67a: 배선
67b: 배선
68: 보호 절연막
71: 영역
91: 채널 길이
92: 폭
100: 기판
102: 절연막
104: 게이트 전극
106: 산화물 반도체막
106a: 산화물 반도체막
106b: 제 1 산화물 반도체막
106c: 제 2 산화물 반도체막
112: 게이트 절연막
116a: 소스 전극
116b: 드레인 전극
117a: 배선
117b: 배선
118: 보호 절연막
121: 하드 마스크
122: 레지스트 마스크
123: 레지스트 마스크
131: 절연막
136: 산화물 반도체막
137: 도전막
138: 절연막
139: 도전막
140: 도전막
152: 소자 분리 영역
154: 게이트 전극
162: 게이트 절연막
166a: 소스 영역
166b: 드레인 영역
168: 절연막
172: 도전막
174: 도전막
176: 도전막
178: 도전막
181: 도전막
182: 도전막
186: 절연막
187: 절연막
191: 트랜지스터
192: 트랜지스터
200: 메모리 셀
211: 트랜지스터
212: 트랜지스터
213: 트랜지스터
214: 용량 소자
300: 기억 장치
302: 기억 소자부
304: 구동 회로
306: 구동 회로
308: 기억 소자
310: 기억 회로
312: 기억 회로
314: 트랜지스터
316: 트랜지스터
318: 트랜지스터
320: 트랜지스터
322: 트랜지스터
324: 트랜지스터
326: 트랜지스터
328: 트랜지스터
330: 단자
332: 단자
334: 단자
336: 단자
338: 단자
340: 데이터 유지부
342: 데이터 유지부
344: 데이터 유지부
346: 데이터 유지부
348: 용량 소자
350: 용량 소자
400: 기판
402: 절연막
404: 게이트 전극
404a: 게이트 전극
404b: 게이트 전극
406a: 산화물 반도체막
406b: 산화물 반도체막
406c: 산화물 반도체막
412: 게이트 절연막
416a: 소스 전극
416b: 드레인 전극
417a: 배선
417b: 배선
418: 보호 절연막
421: 하드 마스크
437: 도전막
500: 기판
502: 절연막
504: 게이트 전극
506a: 산화물 반도체막
506b: 산화물 반도체막
506c: 산화물 반도체막
512: 게이트 절연막
516a: 소스 전극
516b: 드레인 전극
517a: 배선
517b: 배선
518: 보호 절연막
521: 하드 마스크
537: 도전막
700: 기판
701: 화소부
702: 주사선 구동 회로
703: 주사선 구동 회로
704: 신호선 구동 회로
710: 용량 배선
712: 게이트 배선
713: 게이트 배선
714: 드레인 전극층
716: 트랜지스터
717: 트랜지스터
718: 액정 소자
719: 액정 소자
720: 화소
721: 스위칭용 트랜지스터
722: 구동용 트랜지스터
723: 용량 소자
724: 발광 소자
725: 신호선
726: 주사선
727: 전원선
728: 공통 전극
800: 반도체 기판
802: 절연막
804: 게이트 전극
806: 산화물 반도체막
812: 게이트 절연막
816a: 소스 전극
816b: 드레인 전극
818: 보호 절연막
821: 하드 마스크
837: 도전막
901: 반도체막
902: 전자 포획층
902a: 제 1 절연막
902b: 제 2 절연막
902c: 제 3 절연막
903: 게이트 전극
904: 전자 포획 준위
905: 전자
906: 곡선
907: 곡선
908: 트랜지스터
909: 용량 소자
1050: 기판
1052: 절연막
1054: 게이트 전극
1056: 반도체막
1062: 게이트 절연막
1066a: 소스 전극
1066b: 드레인 전극
1067a: 배선
1067b: 배선
1068: 보호 절연막
1071: 영역
1072: 영역
1141: 스위칭 소자
1142: 메모리 셀
1143: 메모리 셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1400: 기판
1402: 절연막
1404: 게이트 전극
1406a: 산화물 반도체막
1406b: 산화물 반도체막
1406c: 산화물 반도체막
1412: 게이트 절연막
1416a: 소스 전극
1416b: 드레인 전극
1417a: 배선
1417b: 배선
1418: 보호 절연막
1441: 영역
1442: 영역
2901: 하우징
2902: 하우징
2903: 표시부
2904: 표시부
2905: 마이크로폰
2906: 스피커
2907: 조작 키
2908: 스타일러스
2911: 하우징
2912: 하우징
2913: 표시부
2914: 표시부
2915: 접속부
2916: 조작 키
2921: 하우징
2922: 표시부
2923: 키보드
2924: 포인팅 디바이스
2931: 하우징
2932: 냉장실용 도어
2933: 냉동실용 도어
2941: 하우징
2942: 하우징
2943: 표시부
2944: 조작 키
2945: 렌즈
2946: 접속부
2951: 차체
2952: 차륜
2953: 대시보드
2954: 라이트
4000: RFID

Claims (21)

  1. 반도체 장치에 있어서:
    절연 표면 위에 있고, 소스 전극과 드레인 전극 사이에 끼워진 제 1 반도체층;
    상기 제 1 반도체층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 소스 전극의 제 1 측면은 상기 제 1 반도체층의 제 1 측면과 직접 접촉되고,
    상기 드레인 전극의 제 1 측면은 상기 제 1 반도체층의 제 2 측면과 직접 접촉되고,
    상기 제 1 반도체층의 저면은 상기 소스 전극의 저면보다 높고,
    상기 드레인 전극 및 상기 소스 전극 중 적어도 한쪽은 상기 게이트 전극과 중첩하는 영역을 포함하고,
    상기 영역은 상기 절연 표면 및 상기 게이트 절연층과 직접 접촉되며,
    상기 게이트 절연층의 측단면(end side surface)은 상기 게이트 전극의 측단면과 일치하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 제 1 반도체층의 상면, 상기 제 1 반도체층의 제 3 측면 및 상기 제 1 반도체층의 제 4 측면에 면하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 반도체층의 상면 전체는 상기 게이트 절연층의 일부와 직접 접촉되는, 반도체 장치.
  4. 반도체 장치에 있어서:
    절연 표면 위에 있고, 소스 전극과 드레인 전극 사이에 끼워진 제 1 반도체층;
    상기 제 1 반도체층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 제 1 반도체층은 제 1 측면, 상기 제 1 측면에 면하는 제 2 측면, 제 3 측면, 상기 제 3 측면에 면하는 제 4 측면, 상면, 및 저면을 포함하고,
    상기 소스 전극의 제 1 측면은 상기 제 1 반도체층의 상기 제 1 측면과 직접 접촉되고,
    상기 드레인 전극의 제 1 측면은 상기 제 1 반도체층의 상기 제 2 측면과 직접 접촉되고,
    상기 제 1 반도체층의 상기 상면 전체는 상기 게이트 절연층의 일부와 직접 접촉되고,
    상기 제 1 반도체층의 전체는 상기 게이트 전극과 중첩되고,
    상기 제 1 반도체층의 상기 제 3 측면과 상기 제 4 측면은 상기 제 1 반도체층의 채널 폭 방향으로 상기 게이트 전극에 면하고,
    상기 제 1 반도체층의 상기 저면은 상기 소스 전극의 저면보다 높고,
    상기 드레인 전극 및 상기 소스 전극 중 적어도 한쪽은 상기 게이트 전극과 중첩하는 영역을 포함하고,
    상기 영역은 상기 절연 표면 및 상기 게이트 절연층과 직접 접촉되며,
    상기 게이트 절연층의 측단면은 상기 게이트 전극의 측단면과 일치하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 반도체층의 상기 상면은 상기 소스 전극의 상면보다 높은, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 반도체층의 상기 상면은 상기 소스 전극의 상면보다 낮은, 반도체 장치.
  7. 반도체 장치에 있어서:
    절연 표면 위에 있고, 소스 전극과 드레인 전극 사이에 끼워진 제 1 반도체층;
    상기 제 1 반도체층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 소스 전극의 제 1 측면은 상기 제 1 반도체층의 제 1 측면과 직접 접촉되고,
    상기 드레인 전극의 제 1 측면은 상기 제 1 반도체층의 제 2 측면과 직접 접촉되고,
    상기 드레인 전극 및 상기 소스 전극 중 적어도 한쪽은 상기 게이트 전극과 중첩하는 영역을 포함하고,
    상기 영역은 상기 절연 표면 및 상기 게이트 절연층과 직접 접촉되며,
    상기 절연 표면으로부터 상기 제 1 반도체층의 상면까지의 높이는 상기 절연 표면으로부터 상기 소스 전극의 상면까지의 높이보다 낮은, 반도체 장치.
  8. 삭제
  9. 제 1 항, 제 4 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 산화물 반도체층인, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 반도체층 아래의 제 2 반도체층을 더 포함하고,
    상기 제 2 반도체층은 산화물 반도체층이고,
    상기 제 2 반도체층의 두께는 상기 게이트 절연층의 두께보다 두꺼운, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 절연 표면을 포함하는 제 1 절연층; 및
    상기 제 1 절연층 아래에 있고, 채널 형성 영역에 실리콘을 포함하는 트랜지스터를 더 포함하는, 반도체 장치.
  12. 제 1 항, 제 4 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 소스 전극에 직접 접속된 제 1 배선; 및
    상기 드레인 전극에 직접 접속된 제 2 배선을 더 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 배선의 저면 또는 상기 제 2 배선의 저면 중 적어도 하나는 상기 소스 전극의 상기 저면 또는 상기 드레인 전극의 저면보다 낮은, 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 1 배선의 측면 또는 상기 제 2 배선의 측면 중 적어도 하나는 상기 소스 전극의 외부 표면 또는 상기 드레인 전극의 외부 표면과 직접 접촉되는, 반도체 장치.
  15. 삭제
  16. 제 1 항, 제 4 항, 및 제 7 항 중 어느 한 항에 따른 반도체 장치를 포함하는, 메모리.
  17. 제 1 항, 제 4 항, 및 제 7 항 중 어느 한 항에 따른 반도체 장치를 포함하는, CPU.
  18. 반도체 장치의 제작 방법에 있어서:
    절연 표면 위에, 제 1 개구를 포함하는 제 1 반도체층을 형성하는 단계;
    상기 제 1 반도체층 위 및 상기 제 1 개구 내에 제 1 도전층을 형성하는 단계;
    상기 제 1 개구 내에 제 2 도전층을 형성하도록 상기 제 1 반도체층 위에 있는 상기 제 1 도전층의 일부를 제거하는 단계;
    상기 제 2 도전층 및 상기 제 1 반도체층 위에 섬 형상의 마스크를 형성하는 단계;
    제 1 전극과 제 2 반도체층을 형성하도록, 상기 섬 형상의 마스크를 사용하여 상기 제 2 도전층 및 상기 제 1 반도체층을 에칭하는 단계;
    상기 제 2 반도체층의 상면 및 상기 제 2 반도체층의 제 1 측면을 덮도록 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층의 상면에 직접 접촉되도록 게이트 전극을 형성하는 단계를 포함하고,
    상기 게이트 전극은 상기 제 2 반도체층의 상기 상면 및 상기 제 1 측면에 면하고,
    상기 제 2 반도체층의 저면은 상기 제 1 전극의 저면보다 높은, 반도체 장치의 제작 방법.
  19. 제 18 항에 있어서,
    상기 제 1 반도체층은 제 2 개구를 포함하고,
    상기 제 1 도전층은, 상기 제 1 도전층을 형성하는 단계에서 상기 제 2 개구 내에 형성되고,
    제 3 도전층이, 상기 제 1 반도체층 위에 있는 상기 제 1 도전층의 상기 일부를 제거하는 단계에서 상기 제 2 개구 내에 형성되고,
    상기 섬 형상의 마스크는, 상기 섬 형상의 마스크를 형성하는 단계에서 상기 제 3 도전층 위에 형성되고,
    상기 제 3 도전층은, 상기 섬 형상의 마스크를 사용하여 상기 제 2 도전층 및 상기 제 1 반도체층을 에칭하는 단계에서 제 2 전극을 형성하도록 에칭되고,
    상기 제 2 반도체층은 상기 제 1 전극과 상기 제 2 전극 사이에 형성되는, 반도체 장치의 제작 방법.
  20. 제 18 항에 있어서,
    상기 제 1 반도체층은 산화물 반도체층인, 반도체 장치의 제작 방법.
  21. 제 18 항에 있어서,
    상기 제 2 반도체층의 제 2 측면은 상기 제 1 전극의 측면과 직접 접촉되고,
    상기 제 2 반도체층의 상기 상면 전체는 상기 게이트 절연층의 일부와 직접 접촉되는, 반도체 장치의 제작 방법.
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