JP2005012110A - 極微細ｍｏｓｆｅｔ - Google Patents
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Abstract
【課題】短チャンネル効果によるサブスレッショルド特性の悪化を低減して、オン電流／オフ電流比を改善したチャンネル長が１０ｎｍ以下である極微細ＭＯＳＦＥＴの実現。
【解決手段】チャンネル長が１０ｎｍ以下であるチャンネル領域５と、チャンネル領域の両側に形成されたソース領域４及びドレイン領域６と、少なくともチャンネル領域を覆うように設けられた絶縁膜７と、絶縁膜を介してチャンネル領域に面するように設けられたゲート電極８とを備える極微細ＭＯＳＦＥＴであって、ゲート電極８の長さはチャンネル長より長く、ゲート電極８の両端部が絶縁膜７を介してソース領域４及びドレイン領域６に重なる。
【選択図】 図１
【解決手段】チャンネル長が１０ｎｍ以下であるチャンネル領域５と、チャンネル領域の両側に形成されたソース領域４及びドレイン領域６と、少なくともチャンネル領域を覆うように設けられた絶縁膜７と、絶縁膜を介してチャンネル領域に面するように設けられたゲート電極８とを備える極微細ＭＯＳＦＥＴであって、ゲート電極８の長さはチャンネル長より長く、ゲート電極８の両端部が絶縁膜７を介してソース領域４及びドレイン領域６に重なる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴに関し、特にチャネル長が１０ｎｍ以下の極微細構造のＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
ＬＳＩの高性能化に対する要求は近年益々強くなってきている。ＬＳＩの高性能化を決定する要因としてトランジスタの高性能化がある。トランジスタの高性能化に関しては、ムーアの法則に従ったトランジスタ寸法を縮小する方法、いわゆるスケーリング則が知られており、これまではトランジスタの微細化によりその高性能を実現してきた。今後もトランジスタの微細化は更に加速されることが国際的な半導体ロードマップＩＴＲＳにより予測されている。ここで、素子サイズが７０ｎｍ以下の寸法の微細ＭＯＳＦＥＴでは、微細化の限界が様々な技術分野で表面化し、それまでの技術の延長では各種の問題が生じることが予測されている。
【０００３】
ＭＯＳＦＥＴを微細化する場合、チャネル長の縮小とともにしきい値（スレッショルド）が低下する短チャネル効果を抑制する必要がある。短チャネル効果を抑制する方法には、基板内部の不純物濃度を高くする方法や、ソース・ドレインエクステンション領域下にハロー領域を設ける方法や、シリコン・オン・インシュレータ（ＳＯＩ）膜の導入などがある。
【０００４】
【非特許文献１】
Ｋ． Ｕｃｈｉｄａ， Ｊ． Ｋｏｇａ， Ｒ． Ｏｈｂａ， Ｔ． Ｎｕｍａｔａ， ａｎｄ Ｓ． Ｔａｋａｇｉ， ”Ｅｘｐｅｒｉ
ｍｅｎｔａｌ ｅｖｉｄｅｎｃｅｓ ｏｆ ｑｕａｎｔｕｍ−ｍｅｃｈａｎｉｃａｌ ｅｆｆｅｃｔｓ ｏｎ ｌｏｗ−ｆｉｅｌｄ ｍｏ
ｂｉｌｉｔｙ， ｇａｔｅ−ｃｈａｎｎｅｌ ｃａｐａｃｉｔａｎｃｅ， ａｎｄ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｏｆ ｕｌｔ
ｒａｔｈｉｎ ｂｏｄｙ ＳＯＩ ＭＯＳＦＥＴｓ” Ｔｅｃｈ． Ｄｉｇ． ＩＥＤＭ， ｐ．６３３， ２００１
【０００５】
【発明が解決しようとする課題】
ＭＯＳＦＥＴの特性では、高いオン電流／オフ電流比が要求される。
【０００６】
上記の短チャネル効果を抑制する方法のうち、基板内部の不純物濃度を高くする方法は、不純物濃度を高くし過ぎると、ソース・ドレイン接合でのトンネル電流の増大や、チャネル移動度の低下を招く。トンネル電流の増大は、オフ時の電流の増加をもたらすので、オン電流／オフ電流比が低下する。また、チャネル移動度の低下は、オン時の電流の低下をもたらし、同様にオン電流／オフ電流比の低下をもたらす。また、不純物濃度が、例えば１０２４原子／ｍ３であるとすると、不純物の分布間隔は１０ｎｍ程度になる。そのため、チャネル長が１０ｎｍ以下になると、チャネル領域に分布する不純物原子の個数が非常に小さくなり、製造工程でチャネル領域における不純物原子の分布を安定に制御するのが非常に難しくなり、製造するのが難しくなるという問題が生じる。
【０００７】
更に、ソース・ドレインエクステンション領域下にハロー領域を設ける方法は、チャネル長が非常に小さくなると、上記と同じ理由でハロー領域における不純物分布の制御が非常に困難となる。
【０００８】
このように、チャネル長が１０ｎｍ以下であるような超微細ＭＯＳＦＥＴにおいては、チャネル領域における不純物分布を制御する従来の短チャネル効果を抑制する方法は技術的な限界に近づいており、チャネル構造の改良などの新しい短チャネル効果抑制手法が望まれている。
【０００９】
本発明は、このような要求を満たすもので、チャネル長が１０ｎｍ以下であるような超微細ＭＯＳＦＥＴにおいて短チャネル効果を抑制できる新しいＭＯＳＦＥＴ構造を実現することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を実現するため、本発明のＭＯＳＦＥＴは、チャネル長が１０ｎｍ以下であるチャネル領域を有するＭＯＳＦＥＴにおいて、ゲート電極の長さをチャネル長より長くして、ゲート電極の両端部が絶縁膜を介してソース領域及びドレイン領域に重なるオーバーラップ領域を有することを特徴とする。
【００１１】
量子補正を取り入れたシミュレータを開発して、上記構造についてシミュレーションを行い、サブスレッショルド電流が低減され、オン電流／オフ電流比が向上することを確認した。
【００１２】
本発明の極微細ＭＯＳＦＥＴで、サブスレッショルド電流が低減され、オン電流／オフ電流比が向上する理由は、以下のようであると考えられる。
【００１３】
超微細ＭＯＳＦＥＴでは、オン時にはキャリアの量子化を考慮する必要がある。ゲート電極とソース領域及びドレイン領域が重なる（オーバーラップする）ようにすると、オン時に、チャネルとソース領域の重なり部分（オーバーラップ領域）では、電子は３次元状態から２次元状態となり、自由度が低下するので状態密度が減少し、面密度が下がる。このため、ドナーとの間の電荷中性状態が崩れ、ドナー（プラス電荷）の過剰状態が発生する。この過剰プラス電荷によりオーバーラップ領域のポテンシャルが低下し、チャネルのソース端近傍のポテンシャルも引き下げられる。従って、ソース領域からのキャリア注入が起こりやすくなり、チャネル内の誘起キャリア濃度を向上させることができる。このように、オーバーラップ領域を設けることによりオン時の駆動電流を増加させることができる。
【００１４】
一方、オフ状態のオーバーラップ領域内では、ＳＯＩ膜厚を極めて薄くすると、ゲート電圧によるキャリアの空乏化が無視できなくなり、実効的にチャネル長がオーバーラップ長分だけ長くなる効果を引き起こす。このために、オフ時にはゲート電極が覆う広い領域（チャネル領域＋オーバーラップ領域）でドレイン電流を制御することになり、サブスレッショルド電流が低減される。以上のように、オーバーラップ領域を設けることで、オン電流の増加に加え、オン電流／オフ電流比の向上も同時に実現できる。
【００１５】
短チャネル効果を抑制するには、チャネルの厚さも重要であり、チャネルの厚さはチャネル長以下であることが望ましい。
【００１６】
チャネル領域、ソース領域及びドレイン領域は、シリコン・オン・インシュレータ（ＳＯＩ）膜に形成されることが望ましく、その膜厚さはチャネル長に応じて定められるべきであり、例えば、チャネル長が５ｎｍであれば、オーバーラップ領域の長さは、それぞれ２〜３ｎｍであることが望ましい。
【００１７】
チャネル領域は実質的に不純物を含まないシリコン層であることが望ましく、これにより製造が容易になる。
【００１８】
絶縁膜を介してゲート電極と重なるソース領域及びドレイン領域の不純物濃度は、１０２０／ｃｍ３以上であることが望ましい。
【００１９】
【発明の実施の形態】
図１は、本発明の第１実施例のＭＯＳＦＥＴの構造を示す図である。図示のように、第１実施例のＭＯＳＦＥＴは、基板１上に埋め込みＳｉＯ２層２を形成し、その上にシリコン・オン・インシュレータ（ＳＯＩ）膜３を形成する。そして、ＳＯＩ膜３のチャネル領域５の両側にソース領域４とドレイン領域６を形成する。チャネル領域５には何もドープせず、ソース領域４及びドレイン領域６の不純物濃度は１０２０／ｃｍ３である。ＳＯＩ膜３の厚さをＴＳＯＩで、チャネル領域５の長さをＬＣＨで表す。チャネル領域５、ソース領域４及びドレイン領域６を形成したＳＯＩ膜３の上にＳｉＯ２膜であるゲート絶縁膜７を形成し、更にその上にＮ型のポリシリコン層であるゲート電極８を形成する。ゲート電極８は、チャネル領域５の長さＬＣＨより長く、その両端でソース領域４及びドレイン領域６と重なる。この重なり領域（オーバーラップ領域）の長さは、それぞれＬＧＳとＬＧＤである。すなわち、ゲート電極８の長さは、ＬＣＨ＋ＬＧＳ＋ＬＧＤである。また、ゲート絶縁膜７の長さはゲート電極８と同じ長さであるが、これ以上の長さであればよい。以上のように、第１実施例のＭＯＳＦＥＴは、ゲート電極８が、チャネル長より長く、ゲート絶縁膜７を介してソース領域４及びドレイン領域６にオーバーラップしているのが特徴である。
【００２０】
第１実施例のＭＯＳＦＥＴは、ゲート電極８がソース領域４及びドレイン領域６にオーバーラップしない場合に比べて良好なオン電流／オフ電流比を得ることができる。
【００２１】
第１実施例のＭＯＳＦＥＴのようなチャネル長が１０ｎｍ以下である超微細構造のＭＯＳＦＥＴでは、従来使用されているシミュレータは使用できない。そこで、量子補正を取り入れたシミュレータを開発して、図１の構造のＭＯＳＦＥＴの特性のシミュレーションを行った。
【００２２】
まず、図１のＭＯＳＦＥＴにおいて、ＬＣＨが５ｎｍであり、ＴＳＯＩが３ｎｍであり、ＬＧＳとＬＧＤがそれぞれ３ｎｍであるとし、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとした状態で、ゲート電極８の電圧ＶＧを変化させる場合のシミュレーションを行った。図２は電子面密度分布のシミュレーション結果を示し、図３はポテンシャル分布のシミュレーション結果を示す。図２と図３のいずれも、比較のためにゲート電極８がソース領域４及びドレイン領域６にオーバーラップしない場合のシミュレーション結果を一緒に示しており、（Ａ）から（Ｃ）がオーバーラップしない場合を、（Ｄ）から（Ｆ）がオーバーラップする場合（ＬＧＳ＝ＬＧＤ＝３ｎｍ）を示す。図２と図３の（Ａ）及び（Ｄ）はゲート電極に１．０Ｖを印加した場合を、（Ｂ）と（Ｅ）はゲート電極に−１．０Ｖを印加した場合を、（Ｃ）と（Ｆ）はゲート電極に−２．０Ｖを印加した場合を示す。また、ｙ座標の５．０ｎｍから１０．０ｎｍがチャネル領域であり、５．０ｎｍ以下の領域がソースであり、１０．０ｎｍ以上の領域がドレインである。
【００２３】
なお、量子効果を考慮したシミュレーションを行う場合、２重縮退バレーに属する電子と４重縮退バレーに属する電子では動作が異なり、それぞれを分けて考える必要がある。各図において、破線は４重縮退バレーに属する電子によるシミュレーション結果を示し、一点鎖線は２重縮退バレーに属する電子によるシミュレーション結果を示す。図２の実線は、４重縮退バレーと２重縮退バレーを合せた全電子密度分布を示す。図３の実線は、古典的な伝導帯のポテンシャル分布を示す。
【００２４】
図２の（Ａ）と（Ｄ）を比較すると、ゲート電極に１．０Ｖを印加した時には、面密度は、オーバーラップ領域で低下し、逆にチャネル内で増加している。これは、オーバーラップ領域では３次元電子状態から２次元電子状態となり、自由度が低下するので状態密度が減少し、面密度が下がるためであると考えられる。このため、ドナーとの間の電荷中性状態が崩れ、ドナー（プラス電荷）の過剰状態が発生する。この過剰プラス電荷により、図３の（Ａ）と（Ｄ）に示すように、オーバーラップ領域のポテンシャルが低下し、チャネルのソース端近傍のポテンシャルも引き下げられ、更にソースからのキャリア注入が起こりやすくなり、チャネル内の誘起キャリア濃度を向上させる。これにより駆動電流が増加する。なお、オーバーラップ領域において、ドナーの過剰状態が発生するには、オーバーラップ領域の長さがドナーの平均間隔（数ｎｍ）より長いことが必要であると考えられる。
【００２５】
以上のような理由で、オーバーラップ領域を設けることにより、オン時の駆動電流を増加させることができると考えられる。
【００２６】
一方、ゲート電極に−１．０〜−２．０Ｖを印加すると、図２の（Ｂ）及び（Ｃ）と（Ｅ）及び（Ｆ）に示すように、チャネル内の面密度分布は、オーバーラップ領域を設けることにより減少している。これは、図２の（Ｅ）及び（Ｆ）に示すように、オーバーラップ領域下のキャリア空乏化による抵抗増大のため、図３の（Ｅ）と（Ｆ）に示すように、オーバーラップ領域を含むゲート電極下全域のポテンシャルエネルギーが上昇して、オフ状態のソース・チャネル間に形成されるポテンシャル障壁を増大させるためである。このため、オフ状態の漏れ電流が抑制される。いずれにしても、オーバーラップ領域を設けることで、オン電流が増大してオフ電流が低下するため、オン電流／オフ電流比は向上する。
【００２７】
更に、チャネル長ＬＣＨが１０ｎｍ、ＳＯＩ膜厚ＴＳＯＩが３ｎｍ、及びオーバーラップ長ＬＧＳがそれぞれ３ｎｍの場合の電子面密度分布とポテンシャル分布のシミュレーション結果を、図４と図５に示す。図４と図５は、図２と図３に対応し、（Ａ）から（Ｃ）がオーバーラップしない場合を、（Ｄ）から（Ｆ）がオーバーラップする場合（ＬＧＳ＝ＬＧＤ＝３ｎｍ）を示す。更に、図４と図５の（Ａ）及び（Ｄ）はゲート電極に１．０Ｖを印加した場合を、（Ｂ）と（Ｅ）はゲート電極に０．０Ｖを印加した場合を、（Ｃ）と（Ｆ）はゲート電極に−１．０Ｖを印加した場合を示す。また、ｙ座標の５．０ｎｍから１５．０ｎｍがチャネル領域であり、５．０ｎｍ以下の領域がソースであり、１５．０ｎｍ以上の領域がドレインである。
【００２８】
図示のように、ＬＣＨ＝１０ｎｍの場合には、オーバーラップ領域の有無に関わらず、チャネル内の面密度とポテンシャルはほぼ同じ分布を示している。従って、チャネル長が１０ｎｍ以上では、オーバーラップ領域を設けることによるサブスレッショルド特性の大幅な改善は起こらない。
【００２９】
更に、チャネル長ＬＣＨ、ＳＯＩ膜厚ＴＳＯＩ、及びオーバーラップ長ＬＧＳとＬＧＤを変化させてシミュレーションを行い、サブスレッショルド特性を求めた。この結果を図６及び図７に示す。図６は、図１の構造のＭＯＳＦＥＴで、ＳＯＩ膜厚ＴＳＯＩを３ｎｍ、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとし、チャネル長ＬＣＨを３０ｎｍ、１０ｎｍ、及び５ｎｍの３種類に変化させた場合において、オーバーラップ長ＬＧＳとＬＧＤを０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍに変化させた場合の、サブスレッショルド特性を示す。
【００３０】
サブスレッショルド特性は、傾きが急なほどオン電流／オフ電流比が高い。図６に示すように、チャネル長ＬＣＨが小さくなるほどサブスレッショルド特性は悪化する。チャネル長ＬＣＨが３０ｎｍの場合、オーバーラップ領域を設けても特性はまったく変わらないことが分かる。しかし、チャネル長ＬＣＨが５ｎｍの場合、オーバーラップ領域を設けることで設けない場合に比べてサブスレッショルド特性が向上することが分かる。
【００３１】
図７の（Ａ）は、チャネル長ＬＣＨを５ｎｍと固定し、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとし、ＳＯＩ膜厚ＴＳＯＩを１０ｎｍ、５ｎｍ、及び３ｎｍの３種類に変化させた場合において、オーバーラップ長ＬＧＳとＬＧＤを０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍに変化させた場合の、サブスレッショルド特性を示す。この結果から、ＳＯＩ膜厚ＴＳＯＩが小さくなるほどサブスレッショルド特性が向上し、ＴＳＯＩが５ｎｍ以下では、オーバーラップ領域を設けることによりサブスレッショルド特性が向上することが分かる。
【００３２】
図７の（Ｂ）は、チャネル長ＬＣＨが１０ｎｍ、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとし、ＳＯＩ膜厚ＴＳＯＩを１０ｎｍ、５ｎｍ、及び３ｎｍの３種類に変化させた場合において、オーバーラップ長ＬＧＳとＬＧＤを０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍに変化させた場合の、サブスレッショルド特性を示す。この結果から、ＳＯＩ膜厚ＴＳＯＩが小さくなるほどサブスレッショルド特性が向上するが、チャネル長ＬＣＨが１０ｎｍの場合には、サブスレッショルド特性を向上させる上で、オーバーラップ領域を設ける効果はあまりないことが分かる。
【００３３】
以上のようなシミュレーション結果から、チャネル長を短くすることによりサブスレッショルド特性は悪化するが、チャネル長が１０ｎｍ以下の場合、ＳＯＩ膜厚（チャネル厚さ）をチャネル長かそれ以下に（５ｎｍ以下が望ましい）して、オーバーラップ領域を設けることによりサブスレッショルド特性の悪化を低減できる。オーバーラップ領域の不純物密度は、反転層の電子密度（約１０２０／ｃｍ３）以上であることが望ましく、オーバーラップ領域の長さは、チャネル長の２０％以上の長さであることが望ましいということが分かった。
【００３４】
近年、新しい微細ＭＯＳＦＥＴ構造が提案されており、本発明はこのような新しい微細ＭＯＳＦＥＴ構造にも適用可能であり、以下その実施例を説明する。
【００３５】
図８は、本発明の第２実施例のＭＯＳＦＥＴの構造を示す図である。第２実施例のＭＯＳＦＥＴは、ダブルゲート構造を有する。図８の（Ａ）に示すように、基板上に立ち上げたＳｉボディの中央部に狭い部分１２を形成する。この狭い部分１２の中央の幅１０ｎｍ以下の部分を残して、その両側と広い部分１１と１３に不純物をドープしてソース領域とドレイン領域を形成する。中央の幅１０ｎｍ以下の部分が、チャネル領域に相当する。そして、チャネル領域の両側に、チャネル領域より広い幅でゲート絶縁膜を形成し、更にその上にゲート電極１５、１６を形成する。
【００３６】
図８の（Ｂ）は、ゲート電極１５、１６の部分のｘｙ断面を示す図である。図示のように、Ｓｉボディのチャネル領域２２の両側にソース領域２１とドレイン領域２３が形成され、更にＳｉボディの上にゲート絶縁膜２４と２６が形成され、その上にゲート電極２５と２７が形成される。図示のように、第２実施例のＭＯＳＦＥＴは、図１の第１実施例のＭＯＳＦＥＴのチャネルの両側にゲート電極を設けた構成を有する。このため、ダブルゲートと呼ばれる。
【００３７】
図８の（Ｂ）に示すように、ゲート電極２５と２７は、チャネル領域２２の長さより長く、ゲート絶縁膜２４と２６を介してソース領域２１とドレイン領域２３に面している。すなわち、オーバーラップ領域が形成されている。これにより、第１実施例と同様の効果が得られる。
【００３８】
図９は、本発明の第３実施例のＭＯＳＦＥＴの構造を示す図である。第３実施例のＭＯＳＦＥＴは、トライ・ゲート構造（又はＦｉｎ構造）を有する。図９の（Ａ）に示すように、基板３１上にＳｉボディ３２を立ち上げ、チャネル領域の両側にソース領域とドレイン領域を形成する、その上にゲート絶縁膜を形成し、図示のようにチャネル領域を挟むようにゲート電極３３を形成する。
【００３９】
図９の（Ｂ）〜（Ｄ）は、ゲート電極１３の部分の断面を示す図であり、（Ｂ）はｘｙ平面の断面図であり、（Ｃ）はｘｚ平面の断面図であり、（Ｄ）はｙｚ平面の断図である。図９の（Ｂ）に示すように、チャネル領域４２の３方面にゲート絶縁膜４４を介してゲート電極極４５が形成される。このため、トライ・ゲートと呼ばれる。図９の（Ｃ）及び（Ｄ）に示すように、チャネル領域４２の両側にソース領域４１とドレイン領域４３が形成され、更にＳＯＩ膜の上にゲート絶縁膜４４（４４ａ−４４ｃ）が形成され、その上にゲート電極４５（４５ａ−４５ｃ）が形成される。
【００４０】
図９の（Ｃ）及び（Ｄ）に示すように、ゲート電極４５（４５ａ−４５ｃ）は、チャネル領域４２の長さより長く、ゲート絶縁膜４４（４４ａ−４４ｃ）を介してソース領域４１とドレイン領域２４に面している。すなわち、オーバーラップ領域が形成されている。これにより、第１実施例と同様の効果が得られる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、チャネル長が１０ｎｍ以下であるＭＯＳＦＥＴにおいて、短チャネル効果によるサブスレッショルド特性の悪化を低減して、オン電流／オフ電流比を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＭＯＳＦＥＴの構成を示す図である。
【図２】第１実施例のＭＯＳＦＥＴにおける電子面密度分布のシミュレーション結果を示す図である。
【図３】第１実施例のＭＯＳＦＥＴにおけるポテンシャル分布のシミュレーション結果を示す図である。
【図４】第１実施例の他の条件のＭＯＳＦＥＴにおける電子面密度分布のシミュレーション結果を示す図である。
【図５】第１実施例の他の条件のＭＯＳＦＥＴにおけるポテンシャル分布のシミュレーション結果を示す図である。
【図６】第１実施例のＭＯＳＦＥＴのサブスレッショルド特性を示す図である。
【図７】第１実施例のＭＯＳＦＥＴのサブスレッショルド特性を示す図である。
【図８】本発明の第２実施例のＭＯＳＦＥＴの構造を示す図である。
【図９】本発明の第３実施例のＭＯＳＦＥＴの構造を示す図である。
【符号の説明】
１…基板
２…埋め込みＳｉＯ２層
３…シリコン・オン・インシュレータ（ＳＯＩ）膜
４…ソース領域
５…チャネル領域
６…ドレイン領域
７…ゲート絶縁膜
８…ゲート電極
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴに関し、特にチャネル長が１０ｎｍ以下の極微細構造のＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
ＬＳＩの高性能化に対する要求は近年益々強くなってきている。ＬＳＩの高性能化を決定する要因としてトランジスタの高性能化がある。トランジスタの高性能化に関しては、ムーアの法則に従ったトランジスタ寸法を縮小する方法、いわゆるスケーリング則が知られており、これまではトランジスタの微細化によりその高性能を実現してきた。今後もトランジスタの微細化は更に加速されることが国際的な半導体ロードマップＩＴＲＳにより予測されている。ここで、素子サイズが７０ｎｍ以下の寸法の微細ＭＯＳＦＥＴでは、微細化の限界が様々な技術分野で表面化し、それまでの技術の延長では各種の問題が生じることが予測されている。
【０００３】
ＭＯＳＦＥＴを微細化する場合、チャネル長の縮小とともにしきい値（スレッショルド）が低下する短チャネル効果を抑制する必要がある。短チャネル効果を抑制する方法には、基板内部の不純物濃度を高くする方法や、ソース・ドレインエクステンション領域下にハロー領域を設ける方法や、シリコン・オン・インシュレータ（ＳＯＩ）膜の導入などがある。
【０００４】
【非特許文献１】
Ｋ． Ｕｃｈｉｄａ， Ｊ． Ｋｏｇａ， Ｒ． Ｏｈｂａ， Ｔ． Ｎｕｍａｔａ， ａｎｄ Ｓ． Ｔａｋａｇｉ， ”Ｅｘｐｅｒｉ
ｍｅｎｔａｌ ｅｖｉｄｅｎｃｅｓ ｏｆ ｑｕａｎｔｕｍ−ｍｅｃｈａｎｉｃａｌ ｅｆｆｅｃｔｓ ｏｎ ｌｏｗ−ｆｉｅｌｄ ｍｏ
ｂｉｌｉｔｙ， ｇａｔｅ−ｃｈａｎｎｅｌ ｃａｐａｃｉｔａｎｃｅ， ａｎｄ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｏｆ ｕｌｔ
ｒａｔｈｉｎ ｂｏｄｙ ＳＯＩ ＭＯＳＦＥＴｓ” Ｔｅｃｈ． Ｄｉｇ． ＩＥＤＭ， ｐ．６３３， ２００１
【０００５】
【発明が解決しようとする課題】
ＭＯＳＦＥＴの特性では、高いオン電流／オフ電流比が要求される。
【０００６】
上記の短チャネル効果を抑制する方法のうち、基板内部の不純物濃度を高くする方法は、不純物濃度を高くし過ぎると、ソース・ドレイン接合でのトンネル電流の増大や、チャネル移動度の低下を招く。トンネル電流の増大は、オフ時の電流の増加をもたらすので、オン電流／オフ電流比が低下する。また、チャネル移動度の低下は、オン時の電流の低下をもたらし、同様にオン電流／オフ電流比の低下をもたらす。また、不純物濃度が、例えば１０２４原子／ｍ３であるとすると、不純物の分布間隔は１０ｎｍ程度になる。そのため、チャネル長が１０ｎｍ以下になると、チャネル領域に分布する不純物原子の個数が非常に小さくなり、製造工程でチャネル領域における不純物原子の分布を安定に制御するのが非常に難しくなり、製造するのが難しくなるという問題が生じる。
【０００７】
更に、ソース・ドレインエクステンション領域下にハロー領域を設ける方法は、チャネル長が非常に小さくなると、上記と同じ理由でハロー領域における不純物分布の制御が非常に困難となる。
【０００８】
このように、チャネル長が１０ｎｍ以下であるような超微細ＭＯＳＦＥＴにおいては、チャネル領域における不純物分布を制御する従来の短チャネル効果を抑制する方法は技術的な限界に近づいており、チャネル構造の改良などの新しい短チャネル効果抑制手法が望まれている。
【０００９】
本発明は、このような要求を満たすもので、チャネル長が１０ｎｍ以下であるような超微細ＭＯＳＦＥＴにおいて短チャネル効果を抑制できる新しいＭＯＳＦＥＴ構造を実現することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を実現するため、本発明のＭＯＳＦＥＴは、チャネル長が１０ｎｍ以下であるチャネル領域を有するＭＯＳＦＥＴにおいて、ゲート電極の長さをチャネル長より長くして、ゲート電極の両端部が絶縁膜を介してソース領域及びドレイン領域に重なるオーバーラップ領域を有することを特徴とする。
【００１１】
量子補正を取り入れたシミュレータを開発して、上記構造についてシミュレーションを行い、サブスレッショルド電流が低減され、オン電流／オフ電流比が向上することを確認した。
【００１２】
本発明の極微細ＭＯＳＦＥＴで、サブスレッショルド電流が低減され、オン電流／オフ電流比が向上する理由は、以下のようであると考えられる。
【００１３】
超微細ＭＯＳＦＥＴでは、オン時にはキャリアの量子化を考慮する必要がある。ゲート電極とソース領域及びドレイン領域が重なる（オーバーラップする）ようにすると、オン時に、チャネルとソース領域の重なり部分（オーバーラップ領域）では、電子は３次元状態から２次元状態となり、自由度が低下するので状態密度が減少し、面密度が下がる。このため、ドナーとの間の電荷中性状態が崩れ、ドナー（プラス電荷）の過剰状態が発生する。この過剰プラス電荷によりオーバーラップ領域のポテンシャルが低下し、チャネルのソース端近傍のポテンシャルも引き下げられる。従って、ソース領域からのキャリア注入が起こりやすくなり、チャネル内の誘起キャリア濃度を向上させることができる。このように、オーバーラップ領域を設けることによりオン時の駆動電流を増加させることができる。
【００１４】
一方、オフ状態のオーバーラップ領域内では、ＳＯＩ膜厚を極めて薄くすると、ゲート電圧によるキャリアの空乏化が無視できなくなり、実効的にチャネル長がオーバーラップ長分だけ長くなる効果を引き起こす。このために、オフ時にはゲート電極が覆う広い領域（チャネル領域＋オーバーラップ領域）でドレイン電流を制御することになり、サブスレッショルド電流が低減される。以上のように、オーバーラップ領域を設けることで、オン電流の増加に加え、オン電流／オフ電流比の向上も同時に実現できる。
【００１５】
短チャネル効果を抑制するには、チャネルの厚さも重要であり、チャネルの厚さはチャネル長以下であることが望ましい。
【００１６】
チャネル領域、ソース領域及びドレイン領域は、シリコン・オン・インシュレータ（ＳＯＩ）膜に形成されることが望ましく、その膜厚さはチャネル長に応じて定められるべきであり、例えば、チャネル長が５ｎｍであれば、オーバーラップ領域の長さは、それぞれ２〜３ｎｍであることが望ましい。
【００１７】
チャネル領域は実質的に不純物を含まないシリコン層であることが望ましく、これにより製造が容易になる。
【００１８】
絶縁膜を介してゲート電極と重なるソース領域及びドレイン領域の不純物濃度は、１０２０／ｃｍ３以上であることが望ましい。
【００１９】
【発明の実施の形態】
図１は、本発明の第１実施例のＭＯＳＦＥＴの構造を示す図である。図示のように、第１実施例のＭＯＳＦＥＴは、基板１上に埋め込みＳｉＯ２層２を形成し、その上にシリコン・オン・インシュレータ（ＳＯＩ）膜３を形成する。そして、ＳＯＩ膜３のチャネル領域５の両側にソース領域４とドレイン領域６を形成する。チャネル領域５には何もドープせず、ソース領域４及びドレイン領域６の不純物濃度は１０２０／ｃｍ３である。ＳＯＩ膜３の厚さをＴＳＯＩで、チャネル領域５の長さをＬＣＨで表す。チャネル領域５、ソース領域４及びドレイン領域６を形成したＳＯＩ膜３の上にＳｉＯ２膜であるゲート絶縁膜７を形成し、更にその上にＮ型のポリシリコン層であるゲート電極８を形成する。ゲート電極８は、チャネル領域５の長さＬＣＨより長く、その両端でソース領域４及びドレイン領域６と重なる。この重なり領域（オーバーラップ領域）の長さは、それぞれＬＧＳとＬＧＤである。すなわち、ゲート電極８の長さは、ＬＣＨ＋ＬＧＳ＋ＬＧＤである。また、ゲート絶縁膜７の長さはゲート電極８と同じ長さであるが、これ以上の長さであればよい。以上のように、第１実施例のＭＯＳＦＥＴは、ゲート電極８が、チャネル長より長く、ゲート絶縁膜７を介してソース領域４及びドレイン領域６にオーバーラップしているのが特徴である。
【００２０】
第１実施例のＭＯＳＦＥＴは、ゲート電極８がソース領域４及びドレイン領域６にオーバーラップしない場合に比べて良好なオン電流／オフ電流比を得ることができる。
【００２１】
第１実施例のＭＯＳＦＥＴのようなチャネル長が１０ｎｍ以下である超微細構造のＭＯＳＦＥＴでは、従来使用されているシミュレータは使用できない。そこで、量子補正を取り入れたシミュレータを開発して、図１の構造のＭＯＳＦＥＴの特性のシミュレーションを行った。
【００２２】
まず、図１のＭＯＳＦＥＴにおいて、ＬＣＨが５ｎｍであり、ＴＳＯＩが３ｎｍであり、ＬＧＳとＬＧＤがそれぞれ３ｎｍであるとし、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとした状態で、ゲート電極８の電圧ＶＧを変化させる場合のシミュレーションを行った。図２は電子面密度分布のシミュレーション結果を示し、図３はポテンシャル分布のシミュレーション結果を示す。図２と図３のいずれも、比較のためにゲート電極８がソース領域４及びドレイン領域６にオーバーラップしない場合のシミュレーション結果を一緒に示しており、（Ａ）から（Ｃ）がオーバーラップしない場合を、（Ｄ）から（Ｆ）がオーバーラップする場合（ＬＧＳ＝ＬＧＤ＝３ｎｍ）を示す。図２と図３の（Ａ）及び（Ｄ）はゲート電極に１．０Ｖを印加した場合を、（Ｂ）と（Ｅ）はゲート電極に−１．０Ｖを印加した場合を、（Ｃ）と（Ｆ）はゲート電極に−２．０Ｖを印加した場合を示す。また、ｙ座標の５．０ｎｍから１０．０ｎｍがチャネル領域であり、５．０ｎｍ以下の領域がソースであり、１０．０ｎｍ以上の領域がドレインである。
【００２３】
なお、量子効果を考慮したシミュレーションを行う場合、２重縮退バレーに属する電子と４重縮退バレーに属する電子では動作が異なり、それぞれを分けて考える必要がある。各図において、破線は４重縮退バレーに属する電子によるシミュレーション結果を示し、一点鎖線は２重縮退バレーに属する電子によるシミュレーション結果を示す。図２の実線は、４重縮退バレーと２重縮退バレーを合せた全電子密度分布を示す。図３の実線は、古典的な伝導帯のポテンシャル分布を示す。
【００２４】
図２の（Ａ）と（Ｄ）を比較すると、ゲート電極に１．０Ｖを印加した時には、面密度は、オーバーラップ領域で低下し、逆にチャネル内で増加している。これは、オーバーラップ領域では３次元電子状態から２次元電子状態となり、自由度が低下するので状態密度が減少し、面密度が下がるためであると考えられる。このため、ドナーとの間の電荷中性状態が崩れ、ドナー（プラス電荷）の過剰状態が発生する。この過剰プラス電荷により、図３の（Ａ）と（Ｄ）に示すように、オーバーラップ領域のポテンシャルが低下し、チャネルのソース端近傍のポテンシャルも引き下げられ、更にソースからのキャリア注入が起こりやすくなり、チャネル内の誘起キャリア濃度を向上させる。これにより駆動電流が増加する。なお、オーバーラップ領域において、ドナーの過剰状態が発生するには、オーバーラップ領域の長さがドナーの平均間隔（数ｎｍ）より長いことが必要であると考えられる。
【００２５】
以上のような理由で、オーバーラップ領域を設けることにより、オン時の駆動電流を増加させることができると考えられる。
【００２６】
一方、ゲート電極に−１．０〜−２．０Ｖを印加すると、図２の（Ｂ）及び（Ｃ）と（Ｅ）及び（Ｆ）に示すように、チャネル内の面密度分布は、オーバーラップ領域を設けることにより減少している。これは、図２の（Ｅ）及び（Ｆ）に示すように、オーバーラップ領域下のキャリア空乏化による抵抗増大のため、図３の（Ｅ）と（Ｆ）に示すように、オーバーラップ領域を含むゲート電極下全域のポテンシャルエネルギーが上昇して、オフ状態のソース・チャネル間に形成されるポテンシャル障壁を増大させるためである。このため、オフ状態の漏れ電流が抑制される。いずれにしても、オーバーラップ領域を設けることで、オン電流が増大してオフ電流が低下するため、オン電流／オフ電流比は向上する。
【００２７】
更に、チャネル長ＬＣＨが１０ｎｍ、ＳＯＩ膜厚ＴＳＯＩが３ｎｍ、及びオーバーラップ長ＬＧＳがそれぞれ３ｎｍの場合の電子面密度分布とポテンシャル分布のシミュレーション結果を、図４と図５に示す。図４と図５は、図２と図３に対応し、（Ａ）から（Ｃ）がオーバーラップしない場合を、（Ｄ）から（Ｆ）がオーバーラップする場合（ＬＧＳ＝ＬＧＤ＝３ｎｍ）を示す。更に、図４と図５の（Ａ）及び（Ｄ）はゲート電極に１．０Ｖを印加した場合を、（Ｂ）と（Ｅ）はゲート電極に０．０Ｖを印加した場合を、（Ｃ）と（Ｆ）はゲート電極に−１．０Ｖを印加した場合を示す。また、ｙ座標の５．０ｎｍから１５．０ｎｍがチャネル領域であり、５．０ｎｍ以下の領域がソースであり、１５．０ｎｍ以上の領域がドレインである。
【００２８】
図示のように、ＬＣＨ＝１０ｎｍの場合には、オーバーラップ領域の有無に関わらず、チャネル内の面密度とポテンシャルはほぼ同じ分布を示している。従って、チャネル長が１０ｎｍ以上では、オーバーラップ領域を設けることによるサブスレッショルド特性の大幅な改善は起こらない。
【００２９】
更に、チャネル長ＬＣＨ、ＳＯＩ膜厚ＴＳＯＩ、及びオーバーラップ長ＬＧＳとＬＧＤを変化させてシミュレーションを行い、サブスレッショルド特性を求めた。この結果を図６及び図７に示す。図６は、図１の構造のＭＯＳＦＥＴで、ＳＯＩ膜厚ＴＳＯＩを３ｎｍ、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとし、チャネル長ＬＣＨを３０ｎｍ、１０ｎｍ、及び５ｎｍの３種類に変化させた場合において、オーバーラップ長ＬＧＳとＬＧＤを０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍに変化させた場合の、サブスレッショルド特性を示す。
【００３０】
サブスレッショルド特性は、傾きが急なほどオン電流／オフ電流比が高い。図６に示すように、チャネル長ＬＣＨが小さくなるほどサブスレッショルド特性は悪化する。チャネル長ＬＣＨが３０ｎｍの場合、オーバーラップ領域を設けても特性はまったく変わらないことが分かる。しかし、チャネル長ＬＣＨが５ｎｍの場合、オーバーラップ領域を設けることで設けない場合に比べてサブスレッショルド特性が向上することが分かる。
【００３１】
図７の（Ａ）は、チャネル長ＬＣＨを５ｎｍと固定し、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとし、ＳＯＩ膜厚ＴＳＯＩを１０ｎｍ、５ｎｍ、及び３ｎｍの３種類に変化させた場合において、オーバーラップ長ＬＧＳとＬＧＤを０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍに変化させた場合の、サブスレッショルド特性を示す。この結果から、ＳＯＩ膜厚ＴＳＯＩが小さくなるほどサブスレッショルド特性が向上し、ＴＳＯＩが５ｎｍ以下では、オーバーラップ領域を設けることによりサブスレッショルド特性が向上することが分かる。
【００３２】
図７の（Ｂ）は、チャネル長ＬＣＨが１０ｎｍ、ドレイン−ソース間電圧ＶＤＳを０．５Ｖとし、ＳＯＩ膜厚ＴＳＯＩを１０ｎｍ、５ｎｍ、及び３ｎｍの３種類に変化させた場合において、オーバーラップ長ＬＧＳとＬＧＤを０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍに変化させた場合の、サブスレッショルド特性を示す。この結果から、ＳＯＩ膜厚ＴＳＯＩが小さくなるほどサブスレッショルド特性が向上するが、チャネル長ＬＣＨが１０ｎｍの場合には、サブスレッショルド特性を向上させる上で、オーバーラップ領域を設ける効果はあまりないことが分かる。
【００３３】
以上のようなシミュレーション結果から、チャネル長を短くすることによりサブスレッショルド特性は悪化するが、チャネル長が１０ｎｍ以下の場合、ＳＯＩ膜厚（チャネル厚さ）をチャネル長かそれ以下に（５ｎｍ以下が望ましい）して、オーバーラップ領域を設けることによりサブスレッショルド特性の悪化を低減できる。オーバーラップ領域の不純物密度は、反転層の電子密度（約１０２０／ｃｍ３）以上であることが望ましく、オーバーラップ領域の長さは、チャネル長の２０％以上の長さであることが望ましいということが分かった。
【００３４】
近年、新しい微細ＭＯＳＦＥＴ構造が提案されており、本発明はこのような新しい微細ＭＯＳＦＥＴ構造にも適用可能であり、以下その実施例を説明する。
【００３５】
図８は、本発明の第２実施例のＭＯＳＦＥＴの構造を示す図である。第２実施例のＭＯＳＦＥＴは、ダブルゲート構造を有する。図８の（Ａ）に示すように、基板上に立ち上げたＳｉボディの中央部に狭い部分１２を形成する。この狭い部分１２の中央の幅１０ｎｍ以下の部分を残して、その両側と広い部分１１と１３に不純物をドープしてソース領域とドレイン領域を形成する。中央の幅１０ｎｍ以下の部分が、チャネル領域に相当する。そして、チャネル領域の両側に、チャネル領域より広い幅でゲート絶縁膜を形成し、更にその上にゲート電極１５、１６を形成する。
【００３６】
図８の（Ｂ）は、ゲート電極１５、１６の部分のｘｙ断面を示す図である。図示のように、Ｓｉボディのチャネル領域２２の両側にソース領域２１とドレイン領域２３が形成され、更にＳｉボディの上にゲート絶縁膜２４と２６が形成され、その上にゲート電極２５と２７が形成される。図示のように、第２実施例のＭＯＳＦＥＴは、図１の第１実施例のＭＯＳＦＥＴのチャネルの両側にゲート電極を設けた構成を有する。このため、ダブルゲートと呼ばれる。
【００３７】
図８の（Ｂ）に示すように、ゲート電極２５と２７は、チャネル領域２２の長さより長く、ゲート絶縁膜２４と２６を介してソース領域２１とドレイン領域２３に面している。すなわち、オーバーラップ領域が形成されている。これにより、第１実施例と同様の効果が得られる。
【００３８】
図９は、本発明の第３実施例のＭＯＳＦＥＴの構造を示す図である。第３実施例のＭＯＳＦＥＴは、トライ・ゲート構造（又はＦｉｎ構造）を有する。図９の（Ａ）に示すように、基板３１上にＳｉボディ３２を立ち上げ、チャネル領域の両側にソース領域とドレイン領域を形成する、その上にゲート絶縁膜を形成し、図示のようにチャネル領域を挟むようにゲート電極３３を形成する。
【００３９】
図９の（Ｂ）〜（Ｄ）は、ゲート電極１３の部分の断面を示す図であり、（Ｂ）はｘｙ平面の断面図であり、（Ｃ）はｘｚ平面の断面図であり、（Ｄ）はｙｚ平面の断図である。図９の（Ｂ）に示すように、チャネル領域４２の３方面にゲート絶縁膜４４を介してゲート電極極４５が形成される。このため、トライ・ゲートと呼ばれる。図９の（Ｃ）及び（Ｄ）に示すように、チャネル領域４２の両側にソース領域４１とドレイン領域４３が形成され、更にＳＯＩ膜の上にゲート絶縁膜４４（４４ａ−４４ｃ）が形成され、その上にゲート電極４５（４５ａ−４５ｃ）が形成される。
【００４０】
図９の（Ｃ）及び（Ｄ）に示すように、ゲート電極４５（４５ａ−４５ｃ）は、チャネル領域４２の長さより長く、ゲート絶縁膜４４（４４ａ−４４ｃ）を介してソース領域４１とドレイン領域２４に面している。すなわち、オーバーラップ領域が形成されている。これにより、第１実施例と同様の効果が得られる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、チャネル長が１０ｎｍ以下であるＭＯＳＦＥＴにおいて、短チャネル効果によるサブスレッショルド特性の悪化を低減して、オン電流／オフ電流比を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＭＯＳＦＥＴの構成を示す図である。
【図２】第１実施例のＭＯＳＦＥＴにおける電子面密度分布のシミュレーション結果を示す図である。
【図３】第１実施例のＭＯＳＦＥＴにおけるポテンシャル分布のシミュレーション結果を示す図である。
【図４】第１実施例の他の条件のＭＯＳＦＥＴにおける電子面密度分布のシミュレーション結果を示す図である。
【図５】第１実施例の他の条件のＭＯＳＦＥＴにおけるポテンシャル分布のシミュレーション結果を示す図である。
【図６】第１実施例のＭＯＳＦＥＴのサブスレッショルド特性を示す図である。
【図７】第１実施例のＭＯＳＦＥＴのサブスレッショルド特性を示す図である。
【図８】本発明の第２実施例のＭＯＳＦＥＴの構造を示す図である。
【図９】本発明の第３実施例のＭＯＳＦＥＴの構造を示す図である。
【符号の説明】
１…基板
２…埋め込みＳｉＯ２層
３…シリコン・オン・インシュレータ（ＳＯＩ）膜
４…ソース領域
５…チャネル領域
６…ドレイン領域
７…ゲート絶縁膜
８…ゲート電極
Claims (6)
- チャネル長が１０ｎｍ以下であるチャネル領域と、
前記チャネル領域の両側に形成されたソース領域及びドレイン領域と、
少なくとも前記チャネル領域を覆うように設けられた絶縁膜と、
前記絶縁膜を介して前記チャネル領域に面するように設けられたゲート電極とを備えるＭＯＳＦＥＴであって、
前記ゲート電極の長さは前記チャネル長より長く、前記ゲート電極の両端部が前記絶縁膜を介して前記ソース領域及び前記ドレイン領域に重なることを特徴とするＭＯＳＦＥＴ。 - 請求項１に記載のＭＯＳＦＥＴであって、
前記ＳＯＩ膜の厚さは、チャネル長以下であるＭＯＳＦＥＴ。 - 請求項２に記載のＭＯＳＦＥＴであって、
前記チャネル領域、前記ソース領域及び前記ドレイン領域は、シリコン・オン・インシュレータ（ＳＯＩ）膜に形成されているＭＯＳＦＥＴ。 - 請求項１から３のいずれか１項に記載のＭＯＳＦＥＴであって、
前記ゲート電極が前記絶縁膜を介して前記ソース領域及び前記ドレイン領域と重なる長さは、それぞれ前記チャネル長の２０％以上であるＭＯＳＦＥＴ。 - 請求項１から４のいずれか１項に記載のＭＯＳＦＥＴであって、
前記チャネル領域は実質的に不純物を含まないシリコン層であるＭＯＳＦＥＴ。 - 請求項１から５のいずれか１項に記載のＭＯＳＦＥＴであって、
前記絶縁膜を介して前記ゲート電極と重なる前記ソース領域及び前記ドレイン領域の不純物濃度は、１０２０／ｃｍ３以上であるＭＯＳＦＥＴ。
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