CN105849875B - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种采用使用氧化物半导体膜的晶体管的新颖的半导体装置，其中将包含Cu的导电膜用作布线或电极等。该半导体装置包括：第一绝缘膜；第一绝缘膜上的氧化物半导体；隔着栅极绝缘膜与氧化物半导体重叠的栅电极：与栅电极的侧表面接触的第二绝缘膜；以及与栅电极的顶表面接触的第三绝缘膜。栅电极包括Cu‑X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个以上的混合物)。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种使用氧化物半导体的半导体装置及半导体装置的制造方法。
注意，本发明的实施方式不限于上述技术领域。本说明书等所公开的本发明的一个方式的技术领域涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。本说明书等所公开的本发明的一个方式的技术领域的实例包括半导体装置、显示装置、液晶显示装置、发光装置、照明装置、蓄电装置、存储装置、驱动它们中任一个的方法和制造它们中任一个的方法。
在本说明书等中，半导体装置通常是指能够利用半导体特性而工作的装置。显示装置、光电装置、半导体电路和电子设备在一些情况下包括半导体装置。
背景技术
近几年，包括晶体管的半导体装置(例如，中央处理器(CPU)和动态随机存取存储器(DRAM))被要求操作速率的改善。连接至晶体管的布线电阻可以为妨碍操作速率的改善的一个因素；因此，布线电阻的降低是需要的。
通常，铝膜已被广泛地使用，作为布线、信号线等的材料。为了更进一步降低电阻，广泛地进行使用铜(Cu)膜作为材料的研究及开发。然而，铜膜缺点在于：铜膜与基底膜的粘合性低；对铜膜进行干式蚀刻是困难的；以及因从铜膜扩散至晶体管的半导体层内的铜而使晶体管的特性容易劣化。
硅类半导体材料被广泛地认为适用于晶体管的半导体薄膜的材料，并且，氧化物半导体作为另一材料有受到关注(参照专利文件1)。
已知使用氧化物半导体膜的晶体管在截止状态下具有极低的漏电流。例如，已公开了低功率CPU等利用使用氧化物半导体薄膜的低泄漏电流的晶体管(参照专利文件2)。
作为使使用氧化物半导体膜的晶体管具有稳定的电特性的方法，已公开了将氧对氧化物半导体膜进行掺杂的技术(参照专利文件3)。通过使用专利文件3所公开的技术，可以降低氧化物半导体膜中的杂质浓度和氧缺陷。其结果是，可以降低使用氧化物半导体膜的晶体管的电特性的变动且提高可靠性。
此外，已公开了作为Cu-Mn合金，形成于包括包含铟的氧化物半导体材料的半导体层上的欧姆电极(参照专利文件4)。
然而，在使用包括氧化物半导体的晶体管情况下，氧化物半导体的一部分被用作沟道区，有如下问题：栅极BT压力测试(即，晶体管的可靠性测试之一)中得到的晶体管特性在Cu扩散至沟道区内时劣化。
[专利文献]
[专利文件1]日本专利申请公开2007-123861号公报
[专利文件2]日本专利申请公开2012-257187号公报
[专利文件3]日本专利申请公开2011-243976号公报
[专利文件4]PCT国际公开第2012/002573号
发明内容
根据专利文件4所公开的结构，Cu-Mn合金膜形成于氧化物半导体上，然后对Cu-Mn合金膜进行热处理，而使在氧化物半导体和Cu-Mn合金膜之间的接合界面形成Mn氧化物。在这样形成Mn氧化物的方式，Cu-Mn合金膜中的Mn向氧化物半导体扩散且倾向于与包含在氧化物半导体中的氧键结。由于使Mn还原的氧化物半导体的区域含有丰富的氧缺陷，所以该区域具有高载流子浓度，因此具有高导电性。此外，Mn扩散至氧化物半导体使得Cu-Mn合金变成纯Cu，由此得到具有低电阻的欧姆电极。
然而，在上述结构中，未考虑在电极形成后从电极扩散的Cu的影响。例如，在氧化物半导体上形成包括Cu-Mn合金膜的电极上，然后进行热处理，因此在氧化物半导体和Cu-Mn合金膜之间的接合界面形成Mn氧化物。由于Mn氧化物的形成，即使可以减少从Cu-Mn合金膜扩散至氧化物半导体的Cu的量，从Cu-Mn合金膜的侧表面扩散或者从通过从Cu-Mn合金膜释放Mn而得到的纯铜膜的侧表面或表面扩散的Cu附着于氧化物半导体的表面上。或者，在为了形成电极，通过图案化去除Mn氧化物的情况下，Cu从Cu-Mn合金膜的表面扩散。
鉴于上述问题，本发明的一个方式的目的是提供一种使用包含Cu的导电膜作为布线或电极的半导体装置。本发明的一个方式的另一个目的是提供一种使用包含Cu的导电膜作为布线或电极的半导体装置的制造方法。本发明的一个方式的另一个目的是提供一种使用包含Cu的导电膜且具有良好的形状的新颖半导体装置。本发明的一个方式的另一个目的是提供一种新颖半导体装置及新颖半导体装置的制造方法。
本发明的一个方式的另一个目的是提供一种具有稳定的电特性的半导体装置。本发明的一个方式的另一个目的是提供一种高可靠性的半导体装置。
注意，这些目的的描述，不排除其他目的的存在。在本发明的一个方式中，没有必要达到所有目的。另外，可以从说明书、附图、权利要求书等描述显见，并从所述描述中得出上述目的以外的目的。
本发明的一个方式为一种半导体装置，包括：第一绝缘膜；第一绝缘膜上的氧化物半导体；隔着栅极绝缘膜与氧化物半导体重叠的栅电极：以及与栅电极的侧表面接触的第二绝缘膜。栅电极包括Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个以上的混合物)。
在上述实施方式中，栅电极可以包括Cu-Mn合金膜。
在上述实施方式中，栅电极可以包括Cu-Mn合金膜及Cu-Mn合金膜上的Cu膜。
在上述实施方式中，栅电极可以包括第一Cu-Mn合金膜、第一Cu-Mn合金膜上的Cu膜以及Cu膜上的第二Cu-Mn合金膜。
在上述实施方式中，第一绝缘膜可以具有阻挡氢、氧等的功能。
在上述实施方式中，第二绝缘膜可以具有阻挡Cu等的功能。
在上述实施方式中，氧化物半导体可以具有叠层结构。
本发明的一个方式为一种半导体装置，包括：第一绝缘膜；第一绝缘膜上的氧化物半导体；隔着栅极绝缘膜与氧化物半导体重叠的栅电极；与栅电极的侧表面接触的第二绝缘膜；以及与栅电极的顶表面接触的第三绝缘膜。栅电极包括Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个以上的混合物)。
在上述实施方式中，栅电极可以包括Cu-Mn合金膜。
在上述实施方式中，栅电极可以包括Cu-Mn合金膜及Cu-Mn合金膜上的Cu膜。
在上述实施方式中，栅电极可以包括第一Cu-Mn合金膜、第一Cu-Mn合金膜上的Cu膜以及Cu膜上的第二Cu-Mn合金膜。
在上述实施方式中，第一绝缘膜可以具有阻挡氢、氧等的功能。
在上述实施方式中，第二绝缘膜可以具有阻挡氢、氧等的功能。
在上述实施方式中，第三绝缘膜可以具有阻挡Cu等的功能。
在上述实施方式中，氧化物半导体可以具有叠层结构。
本发明的一个方式为一种半导体装置，包括：第一绝缘膜；第一绝缘膜上的第二绝缘膜；第二绝缘膜上的氧化物半导体；隔着栅极绝缘膜与氧化物半导体重叠的栅电极；与栅电极的侧表面接触的第三绝缘膜；以及与栅电极的顶表面接触的第四绝缘膜。栅电极包括Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个以上的混合物)。
在上述实施方式中，栅电极可以包括Cu-Mn合金膜。
在上述实施方式中，栅电极可以包括Cu-Mn合金膜及Cu-Mn合金膜上的Cu膜。
在上述实施方式中，栅电极可以包括第一Cu-Mn合金膜、第一Cu-Mn合金膜上的Cu膜以及Cu膜上的第二Cu-Mn合金膜。
在上述实施方式中，第一绝缘膜可以具有阻挡氢、氧等的功能。
在上述实施方式中，第二绝缘膜可以是包含过剩氧的绝缘膜。
在上述实施方式中，第三绝缘膜可以具有阻挡氢、氧等的功能。
在上述实施方式中，第四绝缘膜可以具有阻挡Cu等的功能。
在上述实施方式中，氧化物半导体可以具有叠层结构。
通过本发明的一个方式，可以提供一种使用包含Cu的导电膜作为布线或电极等的新颖半导体装置。通过本发明的一个方式，可以提供一种使用包含Cu的导电膜作为布线或电极等的新颖半导体装置的制造方法。通过本发明的一个方式，可以提供一种使用包含Cu的导电膜且具有良好的形状的新颖半导体装置。通过本发明的一个方式，可以提供一种高可靠性的半导体装置。通过本发明的一个方式，可以提供一种具有稳定的电特性的半导体装置。通过本发明的一个方式，可以提供一种新颖半导体装置及新颖半导体装置的制造方法。
注意，这些效果的描述，不排除其他效果的存在。在本发明的一个方式中，没有必要具有所有效果。另外，可以从说明书、附图、权利要求书等描述显见，并从所述描述中得出上述效果以外的效果。
附图说明
在附图中：
图1A为半导体装置的俯视图，以及图1B和图1C为其截面图；
图2A为半导体装置的俯视图，以及图2B和图2C为其截面图；
图3A为半导体装置的俯视图，以及图3B和图3C为其截面图；
图4示出叠层膜的能带；
图5A至图5C为说明半导体装置的制造方法的截面图；
图6A和图6B为说明半导体装置的制造方法的截面图；
图7A和图7B为说明半导体装置的制造方法的截面图；
图8A和图8B为说明半导体装置的制造方法的截面图；
图9A和图9B为说明半导体装置的制造方法的截面图；
图10A和图10B为说明半导体装置的制造方法的截面图；
图11A和图11B为半导体装置的截面图；
图12A和图12B为半导体装置的截面图；
图13A和图13D为半导体装置的截面图，以及图13B和图13C为半导体装置的电路图；
图14A和图14B为各说明存储装置的例子的电路图；
图15A为俯视图及图15B和图15C为电路图，各说明显示装置的例子；
图16A至图16F为各说明的电子设备的例子的外观图；
图17A至图17F各示出RFIC的使用例子；
图18A至图18C为CAAC-OS截面的Cs校正高分辨率TEM图像，以及图18D为CAAC-OS的截面示意图；
图19A至图19D为CAAC-OS层的平面的Cs校正高分辨率TEM图像；
图20A至图20C示出通过XRD的CAAC-OS膜和单晶氧化物半导体的结构分析；
图21A和图21B示出CAAC-OS的电子衍射的图；
图22示出因为电子照射的晶体部分的In-Ga-Zn氧化物的变化；
图23A和图23B为半导体装置的截面图；以及
图24A和图24B为半导体装置的截面图。
具体实施方式
下面，参照附图对实施方式进行说明。但是，实施方式可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
在各附图中，为了明确起见，在有些情况下夸大表示其大小、层厚度或区域。因此，本发明的实施方式并不限定于这种尺寸。注意，各附图是示出理想的例子的示意图，并且，本发明的实施方式不局限于附图所示的形状或数值。并且，在如下实施方式及实施例中，在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。
注意，在本说明书中，序数词如“第一”、“第二”及“第三”是为了避免结构要素的混淆而使用的，而该序数词不会在数字上限制构成要素。
注意，在本说明书中，为了便于参照附图说明构成要素之间的位置关系，而使用“上”、“之上”、“下”及“之下”等说明配置的词句。另外，根据描述各构成要素的方向适当地改变构成要素之间的位置关系。因此，对本说明书所使用的词句没有特别的限制，而可以根据情况适当地使用其他词句来进行说明。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。此外，晶体管在漏极(漏极端子、漏区或漏电极)与源极(源极端子、源区或源电极)之间具有沟道区，并且电流能够流过漏极、沟道区以及源极。注意，在本说明书等中，沟道区是指电流主要流过的区域。
另外，例如当使用极性不同的晶体管的情况或电路工作中的电流方向变化时，源极及漏极的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
在本说明书等中，“电性连接”包括构成要素通过“具有某种电作用的对象”连接的情况。“具有某种电作用的对象”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的对象”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。
注意，即使记载为“半导体”，例如，当导电性充分低时，“半导体”也有时具有作为“绝缘体”的特性。有时“半导体”与“绝缘体”之间的界限模糊，不能严格地区别“半导体”与“绝缘体”。因此，有时可以将在本说明书中记载的“半导体”换称为“绝缘体”。同样地，有时可以将在本说明书中记载的“绝缘体”换称为“半导体”。
注意，即使记载为“半导体”，例如，当导电性充分高时，“半导体”也有时具有作为“导电体”的特性。有时“半导体”与“导电体”之间的界限模糊，不能严格地区别“半导体”与“导电体”。因此，有时可以将在本说明书中记载的“半导体”换称为“导电体”。同样地，有时可以将在本说明书中记载的“导电体”换称为“半导体”。
此外，半导体层中的杂质例如是指半导体层的主要成分以外的元素。例如，浓度小于0.1atomic％的元素是杂质。当包含杂质时，例如，载流子陷阱有可能形成在半导体层中，载流子迁移率有可能降低，或者结晶性有可能降低。在半导体层是氧化物半导体层的情况下，改变半导体层特性的杂质的例子包括第1族元素、第2族元素、第14族元素、第15族元素、主要成分以外的过渡金属；尤其是，例如有氢(包含于水)、锂、钠、硅、硼、磷、碳、氮。在半导体层是氧化物半导体层的情况下，例如，氧缺陷有可能因杂质的混入而形成。此外，当半导体层是硅层时，改变半导体层的特性的杂质的例子包括氧、除了氢以外的第1族元素、第2族元素、第13族元素、第15族元素。
在本说明书中，过剩氧例如是指超过化学计量组成的量的氧。或者，过剩氧例如是指通过加热释放的氧。过剩氧例如能够在膜或层的内部移动。过剩氧的移动包括在膜或层的原子之间移动的情况以及以与构成膜或层的氧置换的方式像台球一样移动的情况。此外，包含过剩氧的绝缘膜例如相当于通过热处理释放氧的绝缘膜。
实施方式1
在本施方式中，将参考附图对本发明的一个方式的半导体装置进行说明。
<半导体装置结构实施例>
图1A为本发明的一个方式的半导体装置100的俯视图。图1B示出晶体管101在沟道长度方向上的沿着图1A的虚线A1-A2的截面图。图1C示出晶体管101在沟道宽度方向上的沿着图1A的虚线A3-A4的截面图。注意，在图1A中，为了避免复杂，没有示出半导体装置100的一些构成要素。
注意，沟道长度指的是，例如，在半导体(或当晶体管导通时在半导体中电流流动的部分)和栅电极彼此重叠的区域中，或者在晶体管的俯视图中形成有沟道的区域中，源极(源区或源电极)和漏极(漏区或漏电极)之间的距离。在一个晶体管中，所有区域的沟道长度未必相同。换句话说，在一些情况下晶体管的沟道长度不固定在一个值。因此，在本说明书中，在形成有沟道的区域中，沟道长度为任一个值、最大值、最小值或平均值。
沟道宽度指的是，例如，在半导体(或当晶体管导通时在半导体中电流流动的部分)和栅电极彼此重叠的区域中，或者在晶体管的俯视图中形成有沟道的区域中，源极和漏极彼此面对的部分的长度。在一个晶体管中，所有区域的沟道宽度未必相同。换句话说，在一些情况下晶体管的沟道宽度不固定在一个值。因此，在本说明中，在形成有沟道的区域中，沟道宽度为任一个值、最大值、最小值或平均值。
注意，根据晶体管的结构，在一些情况下，实际上形成有沟道的区域中的沟道宽度(以下，称为有效沟道宽度)与俯视晶体管时的沟道宽度(以下，称为表观沟道宽度)不同。例如，在具有三维(three-dimensional)结构的晶体管中，有效沟道宽度大于俯视晶体管时的表观沟道宽度，并且其影响在一些情况下不能被忽略。例如，在一个具有三维结构的微型晶体管中，形成于半导体的侧表面的沟道区的比例有时比形成于半导体的顶表面的沟道区的比例高。在这种情况下，当实际上形成有沟道时，所得到的有效沟道宽度大于俯视晶体管时所示的表观沟道宽度。
在具有三维结构的晶体管中，有效沟道宽度有时难以测量。例如，为了从设计值估计有效沟道宽度，必须假定半导体的形状如已知的假设条件一样。因此，在无法准确知道半导体的形状的情况下，不容易精确地测量有效沟道宽度。
因此，在本说明书中，在俯视晶体管时，有时表观沟道宽度，即在半导体和栅电极彼此重叠的区域中源极和漏极彼此面对的部分的长度，指的是围绕沟道宽度(surroundedchannel width，SCW)。此外，在本说明书中，在“沟道宽度”被简单地使用的情况下，也可表示围绕沟道宽度或表观沟道宽度。可替代地，在本说明书中，在“沟道宽度”被简单地使用的情况下，有时也可表示为有效沟道宽度。注意，沟道长度、沟道宽度、有效沟道宽度、表观沟道宽度、围绕沟道宽度等可以通过获得和分析的截面TEM图像等来确定。
注意，在电场迁移率情况下，晶体管的每个沟道宽度的电流值等是由计算获得的，围绕沟道宽度可以用来计算。在这种情况下，其值不同于其中一些情况下有效沟道宽度被用以计算所获得的值。
具有晶体管101的半导体装置100包括：衬底110上的绝缘膜120；绝缘膜120上的绝缘膜121；在绝缘膜121上依次形成有氧化物半导体131和氧化物半导体132的叠层；与叠层电连接的源电极140和漏电极150；覆盖叠层的一部分、源电极140和漏电极150的氧化物半导体133；覆盖氧化物半导体133的栅极绝缘膜160；与叠层的一部分、源电极140的一部分、漏电极150的一部分、氧化物半导体133的一部分及栅极绝缘膜160的一部分重叠的栅电极170；与栅电极170的侧表面接触且覆盖栅极绝缘膜160的一部分的绝缘膜180；绝缘膜180上的绝缘膜181；以及与栅电极170的顶表面接触的绝缘膜182。栅电极170包括由导电膜171及导电膜172形成的结构，其中依次形成有导电膜171及导电膜172。氧化物半导体131、氧化物半导体132和氧化物半导体133被总称为氧化物半导体130。
在晶体管101中，导电膜172至少包括Cu。可替代地，导电膜也可以使用低电阻材料，如Cu、Al、Au或Ag、包含这些材料的合金、作为主要成分包含这些材料的化合物。
在晶体管101中，导电膜171至少包括Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个或多个的混合物)(以下，简称为Cu-X合金膜)。例如，导电膜171可以具有Cu-X合金膜的单层结构或包括Cu-X合金膜及含有如氮化钛、氮化钨或氮化钽等化合物的薄膜的叠层结构。
优选的是，导电膜171所包括的Cu-X合金膜与栅极绝缘膜160和绝缘膜180接触。在栅极绝缘膜160和绝缘膜180为含有氧的薄膜的情况下，在Cu-X合金膜与这些绝缘膜接触时，Cu-X合金膜中的X(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个或多个的混合物)可能在这些绝缘膜的界面形成X的氧化膜。可替代地，如Cu-Ca-O的氧化物的膜可以直接地形成在导电膜171和绝缘膜180之间以及在导电膜171和栅极绝缘膜160之间，代替X的氧化膜。以上述方式形成的氧化物薄膜可以防止Cu-X合金膜中的Cu或在导电膜172中含有的Cu经过这些绝缘膜到达氧化物半导体130。
例如，Cu-Mn合金膜用于导电膜171。通过将Cu-Mn合金膜用于导电膜171，可以提高栅极绝缘膜160和绝缘膜180的粘合性。
例如，Cu膜用于导电膜172。通过将具有低电阻的Cu膜用于导电膜172，可以制造布线延迟得到降低的半导体装置。
绝缘膜182优选具有阻挡铜等的功能。与栅电极170的顶表面接触的绝缘膜182可以防止Cu从栅电极170的顶表面的扩散。例如，氮化物绝缘膜可以被用作绝缘膜182。氮化物绝缘膜使用氮化硅、氮氧化硅、氮化铝、氮氧化铝等形成。另外，也可以提供氧化物绝缘膜，代替氮化物绝缘膜。当氧化物绝缘膜具有阻挡功能时，可以提供氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜。
通过如上所述形成用作栅电极170的导电膜171和172及绝缘膜182，可以抑制Cu进入至氧化物半导体130中，并可以提供布线延迟得到降低的具有高可靠性的半导体装置。
绝缘膜120具有阻挡氢、氧、含有氢的化合物或含有氧的化合物的功能。具体地说，绝缘膜120具有防止氢、水和杂质从衬底110扩散的功能以及防止氧从氧化物半导体130扩散的功能。此外，在如下所述其他器件形成于衬底110上的情况下，优选对绝缘膜120进行化学机械抛光(chemical mechanical polishing，CMP)等而使其表面平坦化。此外，在其他器件为使用硅作为有源层的晶体管的情况下，绝缘膜120优选具有防止硅从衬底110扩散到氧化物半导体130中的功能。
作为绝缘膜120，氧化物绝缘膜包括氧化铝、氧化镁、氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等；氮化物绝缘膜包括氮化硅、氮氧化硅、氮化铝、氮氧化铝等；或任何这些混合材料的膜可以使用。
绝缘膜180具有阻挡氢、氧、含有氢的化合物或含有氧的化合物的功能。通过设置绝缘膜180，可以防止从氧化物半导体130的向外扩散的氧及来自外部的氢、水等进入氧化物半导体130内。
作为绝缘膜180，氧化物绝缘膜包括氧化铝、氧化镁、氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等；氮化物绝缘膜包括氮化硅、氮氧化硅、氮化铝、氮氧化铝等；或任何这些混合材料的膜可以被使用。
注意，氧化铝薄膜优选被用作绝缘膜120及绝缘膜180，因为该膜具有防止氢、氧、含有氢的化合物或含有氧的化合物穿过膜的功能，即，针对这些元素或化合物的阻挡功能是优越的。因此，氧化铝薄膜可以适合地用作防止如下情况：将引起晶体管的电特性的偏移的氢或水等杂质进入氧化物半导体130；氧化物半导体130的主要成分的氧在晶体管的制造工序中及工序后从氧化物半导体释放；以及来自基底绝缘膜121的氧的非必要的释放。此外，包含在氧化铝薄膜中的氧可以扩散至氧化物半导体内。
因此，通过如上所述形成绝缘膜120和绝缘膜180，可以氢、水等向氧化物半导体130内的进入及来自氧化物半导体130的氧的扩散得到抑制，由此晶体管特性变稳定，从而可以提供具有高可靠性的半导体装置。
注意，在沟道宽度方向上的截面图的图1C中，栅电极170的电场也对氧化物半导体132的横向侧施加。例如，在晶体管的沟道宽度小于或等于100nm，优选小于或等于60nm，更优选小于或等于40nm的情况下，施加到氧化物半导体132的横向侧的电场的贡献是大的。因此，泄漏电流、场效应迁移率等在晶体管导通时增加，泄漏电流等在晶体管截止时减少。此外，隧道效应可以被抑制。因此，即使晶体管具有短沟道长度，可以获得常截止型(normally-off)电特性。因此，晶体管具有优良的电特性。
下面，详细地说明本实施方式的半导体装置的其他构成要素。
<衬底>
衬底110不限制于简单支持衬底，也可以为形成有诸如晶体管等其他器件的衬底。在此情况下，晶体管的栅电极170、源电极140和漏电极150中的一个可以与上述器件电连接。
<基底绝缘膜>
绝缘膜121具有将氧供应至氧化物半导体130的功能。由于这个原因，绝缘膜121优选为含有氧的绝缘膜，更优选为含有超过化学计量组成的氧的绝缘膜。例如，当利用TDS分析时，绝缘膜121是换算为氧原子的氧的释放量大于或等于1.0×1018atoms/cm3，优选大于或等于3.0×1020atoms/cm3的氧化物绝缘膜。另外，在TDS分析中膜表面的温度优选地大于或等于100℃和低于或等于700℃，或者大于或等于100℃和低于或等于500℃。此外，绝缘膜121也可以具有如上述的绝缘膜120防止杂质从衬底110扩散的功能。
作为绝缘膜121，可以以单层使用氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜或氧化钕膜等的绝缘膜，或者以叠层使用任何这些绝缘膜的绝缘膜。优选使用氧化硅膜、氧氮化硅膜、氮氧化硅薄膜或氮化硅薄膜等的单层绝缘膜或任何这些绝缘膜的叠层绝缘膜。
<氧化物半导体>
氧化物半导体130的典型例子为In-Ga氧化物、In-Zn氧化物和In-M-Zn氧化物(M表示Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)。特别是，优选使用In-M-Zn氧化物(M表示Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)作为氧化物半导体130。
注意，氧化物半导体130不局限于含有In的氧化物。氧化物半导体130例如可以为Zn-Sn氧化物或Ga-Sn氧化物。
在氧化物半导体130为通过溅镀法形成的In-M-Zn氧化物膜(M表示Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)的情况下，优选的是，用来形成In-M-Zn氧化物的溅镀靶材的金属元素的原子数比满足In≥M且Zn≥M。作为上述溅镀靶材的金属元素的原子数比，优选为In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2及In:M:Zn＝3:1:2。注意，氧化物半导体130中的金属元素的原子数比在±40％的范围内从上述溅镀靶材的金属元素原子数比变化作为误差。
接着，将参考图4的能带结构说明形成有氧化物半导体131至氧化物半导体133的叠层的氧化物半导体130的功能和效果。图4示出沿着图1C的点划线C1-C2的部分的能带结构图。此外，图4示出晶体管101的沟道形成区的能带结构图。
在图4中，Ec121、Ec131、Ec132、Ec133和Ec160分别示出绝缘膜121、氧化物半导体131、氧化物半导体132、氧化物半导体133和栅极绝缘膜160的导带底的能量。
此处，真空能级(vacuum level)与导带底的能量差(该差异也被称为“电子亲和能(electron affinity)”)相当于从真空能级和价带顶的能量差(该异差也被称为游离能(ionization potential))减去能隙获得的值。另外，可以利用光谱椭偏仪(HORIBA JOBINYVON公司制造的UT-300)测定能隙。另外，真空能级与价电子带顶的能量差可以利用紫外线光电子能谱(UPS：Ultraviolet Photoelectron Spectroscopy)装置(PHI公司制造的VersaProbe)测定。
使用In:Ga:Zn＝1:3:2(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约3.5eV的能隙及大约4.5eV的电子亲和能。使用In:Ga:Zn＝1:3:4(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约3.4eV的能隙及大约4.5eV的电子亲和能。使用In:Ga:Zn＝1:3:6(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约3.3eV的能隙及4.5eV的电子亲和能。使用In:Ga:Zn＝1:6:2(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约3.9eV的能隙及大约4.3eV的电子亲和能。使用In:Ga:Zn＝1:6:8(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约3.5eV的能隙及大约4.4eV的电子亲和能。使用In:Ga:Zn＝1:6:10(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约3.5eV的能隙及大约4.5eV的电子亲和能。使用In:Ga:Zn＝1:1:1(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约3.2eV的能隙及大约4.7eV的电子亲和能。使用In:Ga:Zn＝3:1:2(原子数比)的溅镀靶材形成的In-Ga-Zn氧化物具有大约2.8eV的能隙及大约5.0eV的电子亲和能。
由于绝缘膜121和栅极绝缘膜160为绝缘体，所以Ec121和Ec160比Ec131、Ec132及Ec133更接近真空能级(具有较小的电子亲和能)。
另外，Ec131比Ec132更接近于真空能级。具体而言，Ec131优选比Ec132更接近于真空能级0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
此外，Ec133比Ec132更接近于真空能级。具体而言，Ec133优选比Ec132更接近于真空能级0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
在氧化物半导体131和氧化物半导体132之间的界面附近及氧化物半导体132和氧化物半导体133之间的界面附近，形成有混合区；因此，导带底的能量连续地变化。换句话说，在这些界面没有陷阱能级或几乎没有存在陷阱能级。
因此，电子主要通过具有上述能带结构的叠层结构中的氧化物半导体132移动。因此，即使当界面能级存在于氧化物半导体131和绝缘膜121之间的界面或氧化物半导体133和栅极绝缘膜160之间的界面，界面能级几乎不影响电子的移动。此外，由于没有界面能级或界面能级几乎没有存在于氧化物半导体131和氧化物半导体132之间及氧化物半导体133和氧化物半导体132之间的界面，在区域中的电子移动不被中断。因此，在具有上述氧化物半导体的叠层结构的晶体管101中可以获得高场效应迁移率。
注意，虽然由于杂质或缺陷的陷阱能级Et300可能形成在如图4所示的氧化物半导体131和绝缘膜121之间界面附近和氧化物半导体133和栅极绝缘膜160之间的界面附近，但是可以因氧化物半导体131和氧化物半导体133的存在而使氧化物半导体132从陷阱能级分离。
在本实施方式所示的晶体管101中，在沟道宽度方向，氧化物半导体132的顶表面和侧表面与氧化物半导体133接触，氧化物半导体132的底表面与氧化物半导体131接触(参照图1C)。在这种方式中，氧化物半导体132由氧化物半导体131和氧化物半导体133包围，由此可以进一步减少陷阱能级的影响。
然而，当Ec131和Ec132之间的能量差或Ec133和Ec132之间的能量差小时，氧化物半导体132中的电子通过能量差到达陷阱能级。由于电子被陷阱能级捕捉，固定负电荷在与绝缘膜的界面处产生，导致了晶体管的阈值电压向正方向偏移。
因此，将每个Ec131和Ec132之间的能量差及Ec133和Ec132之间的能量差优选设定为大于或等于0.1eV，更优选大于或等于0.15eV，在这种情况下，可以减少晶体管的阈值电压的变化，并且晶体管可以具有良好的电特性。
氧化物半导体131和氧化物半导体133都优选具有比氧化物半导体132宽的带隙。
例如，作为氧化物半导体131及氧化物半导体133可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且该元素的原子数比高于氧化物半导体132的材料。具体而言，上述元素的原子数比为氧化物半导体132的1.5倍以上，优选为2倍以上，更优选为3倍以上。上述元素与氧坚固地键合，所以具有抑制在氧化物半导体中产生氧缺陷的功能。由此可说，与氧化物半导体132相比，在氧化物半导体131及氧化物半导体133中难以产生氧缺陷。
另外，在氧化物半导体131、氧化物半导体132及氧化物半导体133为至少包含铟、锌及M(M为Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金属)的In-M-Zn氧化物，且氧化物半导体131的原子数比为In:M:Zn＝x1:y1:z1，氧化物半导体132的原子数比为In:M:Zn＝x2:y2:z2，氧化物半导体133的原子数比为In:M:Zn＝x3:y3:z3的情况下，y1/x1及y3/x3优选大于y2/x2。y1/x1及y3/x3为y2/x2的1.5倍以上，优选为2倍以上，更优选为3倍以上。此时，在氧化物半导体132中，在y2为x2以上的情况下，能够使晶体管具有稳定的电特性。但是，在y2为x2的3倍以上的情况下，晶体管的场效应迁移率降低，因此y2优选小于x2的3倍。
当不考虑Zn及O时，氧化物半导体131及氧化物半导体133中的In与M的原子百分比优选为如下：In的比率低于50atomic％，M的比率为50atomic％以上，更优选为如下：In的比率低于25atomic％，M的比率为75atomic％以上。另外，当不考虑Zn及O时，氧化物半导体132中的In与M的原子百分比优选为如下：In的比率为25atomic％以上，M的比率低于75atomic％，更优选为如下：In的比率为34atomic％以上，M的比率低于66atomic％。
氧化物半导体131及氧化物半导体133的厚度为3nm以上且100nm以下，优选为3nm以上且50nm以下。另外，氧化物半导体132的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。另外，氧化物半导体132优选比氧化物半导体131及氧化物半导体133厚。
另外，为了对将氧化物半导体用作沟道的晶体管赋予稳定的电特性，通过降低氧化物半导体中的杂质浓度，来使氧化物半导体成为本征或实质上本征是有效的。在此，“实质上本征”是指氧化物半导体的载流子密度低于1×1017/cm3，优选低于1×1015/cm3或更优选低于1×1013/cm3。
在氧化物半导体中，氢、氮、碳、硅以及主要成分以外的金属元素是杂质。例如，氢和氮引起施主能级的形成，而增高载流子密度。硅引起氧化物半导体层中的杂质能级的形成。该杂质能级成为陷阱，有可能使晶体管的电特性劣化。因此，优选降低氧化物半导体131、氧化物半导体132及氧化物半导体133中及氧化物半导体之间的界面的杂质浓度。
为了使氧化物半导体成为本征或实质上本征，例如，在二次离子质谱分析(SIMS)中，在氧化物半导体的某个深度或氧化物半导体的某个区域的硅浓度优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。此外，在氧化物半导体的某个深度或氧化物半导体的某个区域的氢浓度优选为2×1020atoms/cm3以下，更优选为5×1019atoms/cm3以下，进一步优选为1×1019atoms/cm3以下，更进一步优选为5×1018atoms/cm3以下。此外，在氧化物半导体的某个深度或氧化物半导体的某个区域的氮浓度优选低于5×1019atoms/cm3，更优选为5×1018atoms/cm3以下，进一步优选为1×1018atoms/cm3以下，更进一步优选为5×1017atoms/cm3以下。
在本实施方式中，氧化物半导体中的Cu的浓度优选为1×1018atoms/cm3以下。
当氧化物半导体包含结晶时，如果以高浓度包含硅或碳，氧化物半导体的结晶性则有可能降低。为了防止氧化物半导体的结晶性的降低，例如，在氧化物半导体的某个深度或氧化物半导体的某个区域中的硅浓度优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。此外，例如，在氧化物半导体的某个深度或氧化物半导体的某个区域中的碳浓度优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
将上述被高度纯化的氧化物半导体层用于沟道形成区的晶体管具有极低的截止态电流(off-state current)。在源极与漏极之间的电压被设定为0.1V、5V或10V左右的情况下，例如，可以使在晶体管的沟道宽度上被归一化的截止态电流降低到几yA(yoctoamperes)/μm至几zA(zeptoamperes)/μm。
在作为一个例子本实施方式所说明的晶体管101中，在沟道宽度方向上栅电极170以电围绕氧化物半导体130的方式形成，因此，栅电场除了垂直方向之外还施加于半导体130的侧表面方向(参照图1C)。换句话说，栅电场施加于整个氧化物半导体，因此电流流动在用作沟道的整个氧化物半导体132中，从而进一步提高导通态电流。
<导电膜>
源电极140和漏电极150可以使用从铝、钛、铬、钴、镍、铜、钇、锆、钼、银、钽和钨中选择的单一物质的导电膜的单层或叠层；含有一个或多个上述物质种类的氮化物；含有一个或多个上述物质种类的氧化物；或含有一个或多个上述物质种类的合金。注意，源电极140和漏电极150可以具有相同的组成物或不同的组成物。
此外，锌、铬、锰、锆、硅、钒、钛、铝、锰、钙等可以添加到源电极140和漏电极150作为添加物。
此外，各源电极140和漏电极150可以至少包括Cu-X合金膜；例如，优选使用单层结构的Cu-X合金膜或叠层结构的Cu-X合金膜以及包含如铜(Cu)、铝(Al)、金(Au)或银(Ag)等低电阻材料、这些材料的合金、或者含有这些材料作为主要成分的化合物的导电膜。
源电极140和漏电极150所包括的Cu-X合金膜优选与氧化物半导体130接触。当Cu-X合金膜与氧化物半导体130接触时，在Cu-X合金膜中的X(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或者两个或多个这些元素的混合物)可以在与氧化物半导体的界面形成X的氧化物膜。该X的氧化物膜可以抑制Cu-X合金膜中的Cu进入氧化物半导体130。
栅电极170、源电极140和漏电极150也可以被用作引线布线等。因此，通过栅电极170、源电极140和漏电极150都包含铜，可以实现布线延迟得到降低的半导体装置。
<栅极绝缘膜>
栅极绝缘膜160可以使用含有氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一个或多个的绝缘膜形成。栅极绝缘膜160可以为任何上述材料的叠层。栅极绝缘膜160可以含有镧(La)、氮或锆(Zr)作为杂质。
在将氧化钽用于栅极绝缘膜160的情况下，通过添加氧化钇、氧化钨、氧化铝、氧化硅或氧化铌等氧化物作为杂质，可以提高介电常数和绝缘特性等电特性，所以是优选的。
另外，说明栅极绝缘膜160的叠层结构的一个例子。栅极绝缘膜160例如包含氧、氮、硅或铪。具体地，栅极绝缘膜160优选包括氧化铪及氧化硅或氧化铪及氧氮化硅。
氧化铪具有比氧化硅和氮氧化硅高的介电常数。因此，通过使用氧化铪，可以使物理厚度比等效氧化物厚度大；因此，即使在等效氧化物厚度小于或等于10nm或小于或等于5nm的情况下，可以使因隧道电流而导致的泄漏电流低。也就是说，可以提供具有低截止态电流的晶体管。此外，结晶结构的氧化铪具有比非晶结构的氧化铪高的介电常数。因此，为了提供低截止态电流的晶体管，优选使用结晶结构的氧化铪。作为结晶结构的例子，举出单斜晶结构、正方晶结构或立方体晶结构。注意，本发明的一个方式不限制于上述例子。
另外，在包括结晶结构的氧化铪被形成于其上的面中有时具有起因于缺陷的界面能级。该界面能级有时用作陷阱中心。由此，当氧化铪邻近地设置在晶体管的沟道区时，有时该界面能级引起晶体管的电特性的劣化。于是，为了减少界面能级的影响，有时优选在晶体管的沟道区与氧化铪之间设置其他层而使它们互相离开。该层具有缓冲功能。具有缓冲功能的层可以为包含于栅极绝缘膜160的层或者包含于氧化物半导体133的层。就是说，作为具有缓冲功能的层，可以使用氧化硅、氧氮化硅、氧化物半导体等。另外，作为具有缓冲功能的层，例如使用其能隙比成为沟道区的半导体大的半导体或绝缘体。另外，作为具有缓冲功能的层，例如使用其电子亲和势比成为沟道区的半导体小的半导体或绝缘体。另外，作为具有缓冲功能的层，例如使用其电离能比成为沟道区的半导体大的半导体或绝缘体。
另一方面，通过使包括上述结晶结构的氧化铪的被形成面的界面能级(陷阱中心)俘获电荷，有时可以控制晶体管的阈值电压。为了稳定地存在该电荷，例如在沟道区与氧化铪之间可以设置其能隙比氧化铪大的绝缘体。或者，可以设置其电子亲和势比氧化铪小的半导体或绝缘体。此外，可以设置其电离能比氧化铪大的半导体或绝缘体。通过使用这种绝缘体，可以不容易释放被界面能级俘获的电荷，从而可以长时间保持电荷。
绝缘体的例子包括氧化硅和氧氮化硅。为了使在栅极绝缘膜160中的界面能级捕捉电荷，电子可以从氧化物半导体130移动至栅电极170。作为具体例子，栅电极170的电位在高温度(例如，温度高于或等于125℃和低于或等于450℃，典型地高于或等于150℃和低于或等于300℃)的情况下，保持高于源电极140的电位或漏电极150的电位一秒或更长的时间，典型地为一分钟或更长的时间。
在使栅极绝缘膜160等中的界面能级捕捉预定的量的电子的晶体管中，阈值电压向正方向偏移。通过调整栅电极170的电压或其电压施加时间，可以控制被捕捉的电子的量(阈值电压变化的量)。注意，电荷被捕捉的位置不局限于在栅极绝缘膜160内，只要电荷可以在其中被捕捉。可以将具有相似结构的叠层薄膜用于绝缘膜121或/和绝缘膜180。
<层间绝缘膜>
优选形成绝缘膜181。绝缘膜181可以使用含有氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一个或多个的绝缘膜。可替代地，绝缘膜181可以是任何上述材料的叠层。
<制造方法>
接着，将参照图5A至图5C、图6A和图6B、图7A和图7B、图8A和图8B、图9A和图9B以及图10A和图10B说明包括本实施方式所示的晶体管101的半导体装置100的制造方法。在图5A至图5C、图6A和图6B、图7A和图7B、图8A和图8B、图9A和图9B以及图10A和图10B中，其左侧示出沟道长度方向上的晶体管的截面A1-A2，其右侧示出沟道长度方向上的晶体管的截面A3-A4。
首先，绝缘膜形成于衬底110上，该绝缘膜的表面通过CMP方法平坦化，由此形成绝缘膜120(参照图5A)。绝缘膜120可以通过溅镀法、PECVD方法、热CVD方法、真空蒸镀方法、PLD法等形成。
接着，形成绝缘膜121a。绝缘膜121a可以通过溅镀法、PECVD方法、热CVD方法、真空蒸镀方法、PLD法等来形成。
另外，也可以将氧添加至绝缘膜121a，以形成包括过剩氧的绝缘膜。例如，在如下条件下添加氧即可：利用离子注入法；加速电压为2kV以上且100kV以下；并且浓度为5×1014ions/cm2以上且5×1016ions/cm2以下。通过添加氧，可以使绝缘膜121进一步容易将氧提供至氧化物半导体130。
接着，依次形成氧化物半导体131a及氧化物半导体132a(参照图5B)。氧化物半导体131a及氧化物半导体132a可以通过溅镀法、CVD方法、MBE法、ALD方法或PLD方法来形成。
接着，在氧化物半导体132a上形成用作硬掩模层145的层及用作抗蚀剂掩模层155的层形成。通过对用作抗蚀剂掩模层155的层进行电子束光刻，形成抗蚀剂掩模层155。
另外，用作硬掩模层145的层为能够对氧化物半导体层131a及氧化物半导体层132a进行选择性蚀刻的层。用作硬掩模层145的层可以以单层结构或叠层结构使用例如单一物质、氮化物或含有钨、钼、钛和钽中的一个或多个的合金形成。可替代地，使用至少含有In和Zn的氧化物或氧氮化物。例如，可以使用In-Ga-Zn-O-N类材料。
用作硬掩模层145的层可以以单层或叠层含有由选自铝、钛、铬、钴、镍、铜、钇、锆、钼、银、钽和钨的单一物质；含有一种或多种上述物质种类的氮化物；含有一种或多种上述物质种类的氧化物；或含有一种或多种上述物质的合金的导电膜形成。可替代地，用作硬掩模层145的层可以包括Cu-X合金膜。例如，用作硬掩模层145的层可具有单层结构的Cu-X合金膜或叠层层结构的Cu-X合金膜以及包含如铜(Cu)、铝(Al)、金(Au)或银(Ag)等低电阻材料、任何这些材料的合金或含有任何这些材料作为主要成分的化合物的导电膜。
用作抗蚀剂掩模层155的层可以使用感光性或电子感光性有机层或者无机层形成。作为抗蚀剂掩模层155的层，可以通过旋转涂敷方法等形成。
有机涂敷膜可以设置在用作抗蚀剂掩模层155的层和用作硬掩模层145的层之间。通过提供有机涂敷膜，可以使用作硬掩模层145的层和有机涂敷膜之间的粘合性以及有机涂敷膜和用作抗蚀剂掩模层155的层之间的粘合性良好，由此可以提高生产性及可靠性。
作为有机涂敷膜，可以使用SWK-T7(东京应化工业株式会社制造)等底部反射防止(bottom anti-reflective coating，BARC)膜、安智增粘剂(AZ ELECTRONIC MATERIALS制造)等增粘剂等。
这里，在能够照射电子束的电子束写入装置中，例如，加速电压优选为5kV以上且50kV以下。电流密度优选为5×10-12A以上且1×10-11A以下。最小电子束径优选为2nm以下。最小可能图案线宽度优选为8nm以下。
在上述条件下，例如，可以将抗蚀剂掩模层155的宽度设定为1nm以上且30nm以下，优选为20nm以下，更优选为8nm以下。
作为电子束的曝光，优选的是，抗蚀剂掩模层155越薄越好，因此抗蚀剂掩模层155具有微细的线宽度。为了使抗蚀剂掩模层155薄，优选抗蚀剂掩模层155被形成于其上的面越平越好。在本实施方式的制造半导体装置的方法中，通过对绝缘膜120等进行抛光处理(例如，CMP处理)、蚀刻(干蚀刻或湿蚀刻)处理、等离子体处理等平坦化处理，可以降低起因于绝缘膜120的凹凸，因此可以使抗蚀剂掩模变薄。由此，容易进行电子束的曝光。
用作抗蚀剂掩模层155的层可以被使用光掩模的光照射，代替使用电子束和离子束。作为该光，可以使用KrF受激准分子激光、ArF受激准分子激光、极紫外(EUV)光等。可替代地，可以采用液体浸渍(liquid immersion)技术，其中在衬底和投射透镜之间的部分填充液体(例如，水)的情况下进行曝光。
在使用光掩模的情况下，抗蚀剂掩模层155使用如下方法形成：使衬底110浸渍在显影剂中并去除或残留用作抗蚀剂掩模层155的层的被曝光的区。
接着，使用抗蚀剂掩模层155对用作硬掩模层145的层进行蚀刻，因此形成硬掩模层145(参照图5C)。
此后，抗蚀剂掩模层155被去除(参照图6A)。抗蚀剂掩模层155可以通过等离子体处理、化学液处理等来进行去除。优选的是，通过等离子体灰化去除抗蚀剂掩模层155。
接着，通过使用硬掩模层145对氧化物半导体131a和氧化物半导体132a进行蚀刻，由此形成岛状氧化物半导体131b和132b(参照图6B)。此时，对绝缘膜121a的一部分进行半蚀刻来成为绝缘膜121。
作为对氧化物半导体131a的一部分和氧化物半导体132a的一部分进行蚀刻的方法，优选采用干蚀刻处理。干蚀刻处理在含有甲烷和稀有气体的大气中进行。
接着，用作抗蚀剂掩模层的层形成在硬掩模层145的一部分上，硬掩模层145被部分地去除，由此形成源电极140及漏电极150(参照图7A)。此时，在沟道宽度方向上的截面中，氧化物半导体131b和132b上的硬掩模层145被去除，由此形成氧化物半导体131及氧化物半导体132。
当对硬掩模层145的一部分进行蚀刻时，优选采用干蚀刻。例如，在硬掩模层145为钨层的情况下，在含有四氟化碳(carbontetrafluoride)和氧的气氛可以进行干蚀刻处理。
即使在本实施方式中，对使用硬掩模层145形成源电极140和漏电极150的情况进行说明，本发明的一个方式不限于上述情况。例如，可以在去除硬掩模层之后形成另一个导电层，使用导电层来形成源电极和漏电极。此外，在源电极140和漏电极150具有叠层结构的情况下，硬掩模层145可以被用作叠层的一部分。
接着，依次形成氧化物半导体133、栅极绝缘膜160和牺牲层173a(参照图7B)。氧化物半导体133可以通过溅镀法、CVD方法、MBE法、ALD法或PLD法形成。栅极绝缘膜160可以使用作为栅极绝缘膜160的例子举出的任何绝缘膜形成。栅极绝缘膜160可以通过溅镀法、CVD法、MBE法、ALD法或PLD法形成。
牺牲层173a可以为任何种类的膜，诸如绝缘膜、半导体薄膜或导电膜，只要可以对后面形成的绝缘膜180和绝缘膜181进行选择性蚀刻就好。在本实施方式中，用作牺牲层173a的层例如使用例如单一物质、氮化物或含有钨、钼、钛和钽中的一个或多个的合金形成。可替代地，可以使用至少含有In和Zn的氧化物或氧氮化物。例如，可以使用In-Ga-Zn-O-N类材料。
另外，在形成氧化物半导体133之后，优选进行第一热处理。第一热处理以大于或等于250℃和小于或等于650℃，优选大于或等于300℃和小于或等于500℃进行。第一热处理在惰性气体气氛或者含有10ppm以上、1％以上或10％以上的氧化气体气氛下进行。第一热处理可以在减压下进行。可替代地，第一热处理在采用惰性气体气氛进行热处理之后，为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化气体气氛下进行，即可。第一热处理可以提高氧化物半导体131、132和133的结晶性，且也可以去除来自氧化物半导体131、132和133的氢、水等的杂质。
接着，通过光刻方法等，使牺牲层173a加工为牺牲层173b(参照图8A)。
接着，在栅极绝缘膜160和牺牲层173b上形成绝缘膜180a和绝缘膜181a(参照图8B)。绝缘膜180a和绝缘膜181a可以使用作为绝缘膜180和绝缘膜181的例子所说明的任何绝缘膜来形成。绝缘膜180a和绝缘膜181a可以通过溅镀法、CVD法、MBE法、ALD法或PLD法形成。
此时，优选进行第二热处理。第二热处理可以在选自第一热处理所示的条件中进行，或者可以以比第一热处理更低的温度进行。第二热处理也可以兼作第一热处理。
接着，去除绝缘膜180a的一部分、绝缘膜181a的一部分和牺牲层173b的一部分，使得绝缘膜180a和181a及牺牲层172b的顶表面在相同高度(level)，因此形成具有露出了的顶表面的牺牲层173(参照图9A)。通过部分地去除绝缘膜180a和181a及牺牲层173b，使它们在相同高度的顶表面可以分开地执行。可替代地，可以同时进行绝缘膜180a和181a的部分的去除，并且可以分开进行牺牲层173b的部分的去除。进一步可替代地，可以同时进行绝缘膜180a、绝缘膜181a及牺牲层173b的部分的去除。
作为通过去除绝缘膜180a和181a及牺牲层173b的各自一部分而使它们的顶表面在相同高度的方法，可以使用化学机械抛光(CMP)处理。可替代地，通过形成平坦化薄膜而使顶表面为同高度，然后在控制蚀刻速率的情况下从顶部进行蚀刻。
接着，在绝缘膜180b和绝缘膜181b没有被蚀刻的条件下进行牺牲层173的蚀刻，因此选择性地去除牺牲层173(参照图9B)。通过去除牺牲层173，栅极绝缘膜160的一部分露出。
此时，可以在氧化物半导体130未由源电极140及漏电极150覆盖的区域中进行氧离子注入处理。通过氧的添加而减少氧缺陷，由此可以使对应于形成有沟道的区域的氧化物半导体130区域的电阻选择性地增加。通过上述方法获得的氧化物半导体130的高电阻沟道区具有低杂质浓度及少氧缺陷。也就是说，这成为极大地减少了载流子产生源的沟道形成区。因此，包括这样的氧化物半导体的晶体管具有非常低的截止态电流及稳定的电特性。
此外，在被覆盖源电极140和漏电极150的氧化物半导体130的区域中，电阻不增加且保持低电阻。因此，包括这样的氧化物半导体的晶体管具有相当低的寄生电阻(parasitic resistance)及优异的导通态特性。
接着，依次形成导电膜171a和导电膜172a(参照图10A)。导电膜171a和导电膜172a可以通过溅镀法、CVD法、MBE法、ALD法或PLD法使用导电膜171和导电膜172的例子所说明的导电膜来形成。
接着，通过去除导电膜171a的一部分和导电膜172a的一部分，导电膜171a和172a的顶表面位于相同高度。然后，还去除绝缘膜180b的一部分、绝缘膜181b的一部分、导电膜171a的一部分及导电膜172a的一部分，由此绝缘膜180b和181b及导电膜171a和172a的顶表面在相同高度，由此形成由导电膜171和导电膜172构成的栅电极170及其顶表面位于与栅电极170相同高度的绝缘膜180和绝缘膜181(参照图10B)。另外，通过还部分地去除绝缘膜180b和181b及导电膜171a和172a，可以降低衬底110及其他层所导致的凹凸的影响，从而可以提高晶体管的可靠性。
可替代地，当去除导电膜171a的一部分和导电膜172a的一部分，使得它们的顶表面在相同高度时，绝缘膜180b的一部分和绝缘膜181b的一部分也被去除，使得绝缘膜180b和181b的顶表面在与导电膜171a和172a的顶表面相同的高度。
作为去除导电膜171a的一部分和导电膜172a的一部分及绝缘膜180b的一部分和绝缘膜181b的一部分使得它们的顶表面在相同高度的方法，可以利用化学机械抛光(CMP)处理。可替代地，可以执行一次CMP而使顶表面为同高度，然后在控制蚀刻速率的情况下从顶部进行蚀刻。
接着，在由导电膜171、导电膜171构成的栅电极170、绝缘膜180及绝缘膜181上绝缘膜182形成(参照图1B及图1C)。绝缘膜182可以通过溅镀法、CVD法、MBE法、ALD法或PLD法来形成。
经过上述步骤，可以制造图1A至图1C所示的晶体管。
本实施方式所说明的导电膜、氧化物半导体膜、无机绝缘膜等各种膜可以通过溅镀法或等离子体CVD法形成；但是，这些膜也可以通过热化学气相沉积(CVD)法等其他方法形成。作为热CVD法的例子，也可以采用金属有机化学气相沉积(MOCVD)法或原子层沉积(ALD)法。
因为热CVD法不使用等离子体来形成膜，所以热CVD法具有不产生起因于等离子体破坏的缺陷的优点。
可以以如下方法进行利用热CVD法的沉积：将源气体及氧化剂同时供应到处理室内，将处理室内的压力设定为大气压或减小的压力，使其在衬底附近或在衬底上彼此发生反应。
可以以如下方法进行利用ALD法的沉积：将处理室内的压力设定为大气压或减小的压力，将用于反应的源气体依次引入处理室，然后重复该气体引入的顺序。例如，通过切换各开关阀(也称为高速阀)来将两种以上的源气体依次供应到处理室内。例如，引入第一源气体，在引入第一气体的同时或之后引入惰性气体(例如，氩或氮)等，使得这些源气体并不混合，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体用作载流子气体，并且也可以在引入第二源气体的同时引入惰性气体。另外，也可以利用真空抽气将第一源气体排出来代替引入惰性气体，然后可以引入第二源气体。第一源气体附着到衬底的表面上以形成第一层；之后引入第二源气体以与该第一层起反应；其结果，第二层被层叠在第一层上，由此形成薄膜。重复该气体引入的顺序多次，直到获得所希望的厚度为止，由此可以形成台阶覆盖性良好的薄膜。可以根据该气体引入的顺序的重复次数来调节薄膜的厚度；因此，ALD法可以准确地调节厚度，由此适用于制造微型FET。
利用MOCVD法或ALD法等热CVD法，可以形成以上所示的实施方式所说明的导电膜、氧化物半导体膜、无机绝缘膜等的各种膜。例如，在形成In-Ga-Zn-O膜的情况下，可以使用三甲基铟、三甲基镓及二甲基锌。三甲基铟的化学式为In(CH3)3。三甲基镓的化学式为Ga(CH3)3。二甲基锌的化学式为Zn(CH3)2。对上述组合没有特别的限制，也可以使用三乙基镓(化学式：Ga(C2H5)3)代替三甲基镓，并使用二乙基锌(化学式：Zn(C2H5)2)代替二甲基锌。
例如，在利用ALD法的沉积装置形成氧化铪膜的情况下，使用两种气体，即，用作氧化剂的臭氧(O3)以及通过使包含溶剂和铪前体化合物的液体(铪醇盐溶液，典型例子为四二甲基酰胺铪(TDMAH))气化而得到的源气体。四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。其它材料液体的例子包括四(乙基甲基酰胺)铪。
例如，在通过使用利用ALD法的沉积装置形成氧化铝膜的情况下，使用两种气体，例如，用作氧化剂的H2O及通过使包含溶剂和铝前体化合物的液体(例如，三甲基铝(TMA))气化而得到的源气体。三甲基铝的化学式为Al(CH3)3。其它材料液体的例子包括三(二甲基酰胺)铝、三异丁基铝、铝三(2，2，6，6-四甲基-3，5-庚二酮)。
例如，在使用采用ALD的沉积装置形成氧化硅膜的情况下，六氯乙硅烷被吸附到将形成膜的表面上，吸附物所包含的氯被去除，供应氧化性气体(例如，O2或一氧化二氮)的自由基以与吸附物起反应。
在使用采用ALD的沉积装置形成钨膜的情况下，例如，依次引入WF6气体和B2H6气体多次以形成初始钨膜，然后同时引入WF6气体和H2气体，使得形成了钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用采用ALD的沉积装置形成氧化物半导体膜如In-Ga-Zn-O膜的情况下，依次引入In(CH3)3气体和O3气体多次以形成InO层，同时引入Ga(CH3)3气体和O3气体以形成GaO层，之后同时引入Zn(CH3)2气体和O3气体以形成ZnO层。注意，这些层的顺序不局限于上述例子。混合化合物层如In-Ga-O层、In-Zn-O层或Ga-Zn-O层也可以是通过混合这些气体中的任何来形成的。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。另外，也可以使用In(C2H5)3气体来代替In(CH3)3气体。此外，也可以使用Ga(C2H5)3气体来代替Ga(CH3)3气体。此外，还可以使用In(C2H5)3气体来代替In(CH3)3气体。另外，也可以使用Zn(CH3)2气体。
注意，虽然在图1A至图1C中栅电极170具有与源电极140或漏电极150重叠的区域，本发明的一个实施方式不限制于这种结构。可以采用栅电极170没有与源电极140及漏电极150重叠的结构。图24A和图24B示出将这种结构适用于图1A至图1C的情况。注意，这种结构不局限于图24A和图24B而可以与上述同样地适用于其他附图。
通过采用这种结构，在形成栅电极170之后，在将栅电极170、源电极140和漏电极150用作掩模的情况下，可以将杂质添加至氧化物半导体130，来形成杂质区域。其结果，可以增加晶体管的导通态电流的量。作为添加到氧化物半导体130中的杂质的例子，可以举出氢、氦、氖、氩、氪、氙、硼、氮、磷和砷。然而，本发明一个方式不局限于此。
在本实施方式中说明沟道等形成在氧化物半导体中的例子，但是本发明一个方式不局限于此。例如，根据情况或条件，可以将含有硅、锗、硅化锗、砷化镓等的材料用于沟道、沟道附近、源区、漏区等。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
实施方式2
在本实施方式中，将参考图2A至图2C对半导体装置200包括本发明的一个方式的晶体管102进行说明。
图2A为包括本发明的一个方式的晶体管102的半导体装置200的俯视图。除了氧化物半导体133的形状不同以外，晶体管102具有与实施方式1所述的晶体管101相同的结构。具体来说，由栅极绝缘膜160覆盖氧化物半导体133的侧表面的晶体管102。
图2B示出在沟道长度方向上沿着图2A的虚线A1-A2的截面图。图2C示出在沟道长度方向上沿着图2A的虚线A3-A4的截面图。注意，在图2A中，为了避免复杂，没有示出半导体装置200的一些构成要素。
与晶体管101同样，优选将Cu-X合金膜用作晶体管102的导电膜171。
与晶体管101同样，晶体管102的导电膜172优选至少包含铜。
与晶体管101同样，晶体管102的绝缘膜120具有阻挡氢、氧、含有氢的化合物或含有氧的化合物的功能。具体地说，绝缘膜120具有防止氢、水和杂质从衬底110扩散的功能以及防止氧从氧化物半导体130扩散的功能。
与晶体管101同样，晶体管102的绝缘膜180具有阻挡氢、氧、含有氢的化合物或含有氧的化合物的功能。通过设置绝缘膜180，可以防止从氧化物半导体130的向外扩散的氧及来自外部的氢、水等进入氧化物半导体130内。
在图2B和图2C的截面图中，由栅极绝缘膜160和绝缘膜121围绕包括氧化物半导体133的氧化物半导体130。此外，由绝缘膜180和绝缘膜120围绕栅极绝缘膜160、绝缘膜121和包括氧化物半导体130的氧化物半导体133。
因此，在本实施方式中，氧化物半导体130由具有阻挡功能的绝缘膜180和绝缘膜120围绕，因此可以进一步有效地防止从氧化物半导体130向外扩散的氧及来自外部的氢、水等进入氧化物半导体130内。因此，可以制造可靠性得到提高的半导体装置。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
实施方式3
在本施方式中，将参考图3A至图3C对包括本发明的一个方式的晶体管103的半导体装置300进行说明。
图3A为包括本发明的一个方式的晶体管103的半导体装置300的俯视图。除了将牺牲层173b用作掩模而进行图案化来形成栅极绝缘膜160和氧化物半导体133之外，晶体管103具有与实施方式1所示的晶体管101相同的结构。
图3B示出在沟道长度方向上沿着图3A的虚线A1-A2的截面图。图3C示出在沟道长度方向上沿着图3A的虚线A3-A4的截面图。注意，在图3A中，为了避免复杂，没有示出半导体装置300的一些构成要素。
与晶体管101同样，优选将Cu-X合金膜用作晶体管103的导电膜171。
与晶体管101同样，晶体管103的导电膜172优选至少包含铜。
与晶体管101同样，晶体管103的绝缘膜120具有阻挡氢、氧、含有氢的化合物或含有氧的化合物的功能。具体地说，绝缘膜120具有防止氢、水和杂质从衬底110扩散的功能以及防止氧从氧化物半导体130扩散的功能。
与晶体管101同样，晶体管103的绝缘膜180具有阻挡氢、氧、含有氢的化合物或含有氧的化合物的功能。通过设置绝缘膜180，可以防止从氧化物半导体130的向外扩散的氧及来自外部的氢、水等进入氧化物半导体130内。
在图3B和图3C的截面图中，由绝缘膜180和绝缘膜120围绕栅极绝缘膜160和包括氧化物半导体133的氧化物半导体130。
因此，在本实施方式中，氧化物半导体130及栅极绝缘膜160由具有阻挡功能的绝缘膜180和绝缘膜120围绕，因此可以进一步有效地防止从氧化物半导体130向外扩散的氧及来自外部的氢、水等进入氧化物半导体130内。因此，可以制造可靠性得到提高的半导体装置。此外，由于栅极绝缘膜160和氧化物半导体133可以将栅电极用作掩模而使图案化，所以可以使制造工序简化。
实施方式4
在本实施方式中，将参考图11A和图11B对本发明的一个方式的晶体管401和晶体管402进行说明。
图11A所示的晶体管401除了布线190电性连接于栅电极170、布线191电性连接于源电极140且布线192电性连接于漏电极150之外，具有与实施方式1所述的晶体管101相同的结构。
图11B所示的晶体管402为布线191和布线192分别没有穿过但是接触于源电极140和漏电极150的晶体管。
与在实施方式1中的栅电极170所包括的导电膜171同样，Cu-X合金膜优选被用作分别包括在布线190、布线191和布线192中的导电膜193、导电膜195及导电膜197。此外，如包括在栅电极170中的导电膜172所示，可以使用低电阻材料诸如铜、铝、金或银、包含这些材料的合金或者含有这些材料作为主要成分的化合物的导电膜，作为导电膜194、导电膜196和导电膜198。在各为Cu-X合金膜的导电膜195和导电膜197与氧化物半导体130接触的情况下，当进行热处理时，在Cu-X合金膜中的X(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或两个或多个这些元素的混合物)可以在与氧化物半导体130的界面形成X的氧化物膜。通过形成氧化物膜，可以抑制Cu-X合金膜中的Cu或者作为主要成分包括包含Cu的化合物导电膜中的Cu进入上述半导体130。由于Cu进入半导体130而可能会产生晶体管的电特性的恶化，所以防止铜进入上述半导体130是重要的。
此外，布线190、191和192也被用以引线布线等。因此，当布线190、191和192包括Cu-X合金膜及包括如铜、铝、金或银等低电阻材料时，可以制造能够以高速工作的布线延迟得到降低的半导体装置。
接着，下面将说明布线190、191和192的形成方法的例子。首先，绝缘膜183和绝缘膜184形成于绝缘膜182上。然后，通过使用硬掩模层等，进行使栅电极170和半导体132或半导体131露出的处理。然后，形成成为布线190、布线191和布线192的导电膜而对导电膜进行加工，因此形成布线190、布线191和布线192(参照图11A)。
在对源电极140和漏电极150进行了露出处理而如图11A所示地未露出氧化物半导体132或氧化物半导体131的情况下，布线191和布线192分别与源电极140和漏电极150的露出面接触。在此情况下，布线191和布线192不与氧化物半导体131和氧化物半导体132直接接触，但是分别通过源电极140和漏电极150电性连接至氧化物半导体131和氧化物半导体131(参照图11B)。因此，可以进一步有效防止将Cu-X合金膜中的Cu或者包括含有Cu作为主要成分的化合物的导电膜中的Cu进入到氧化物半导体130。
作为在绝缘膜上形成绝缘膜和布线的详细方法，参考其他绝缘膜、其他导电膜等的形成方法的说明。
布线190、191和192也被用以引线布线等。因此，当布线190、191和192包括Cu-X合金膜及包括如铜、铝、金或银等低电阻材料时，可以制造能够以高速工作的布线延迟得到降低的半导体装置。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
实施方式5
在本实施方式中，将参考图12A和图12B对本发明的一个方式的晶体管501和晶体管502进行说明。
图12A所示的晶体管501除了没有设置源电极140和漏电极150以外，都具有与实施方式4所示的晶体管401相同的结构。对图12B所示的晶体管502设置有背栅电极111。
与在实施方式1中的栅电极170所包括的导电膜171同样，Cu-X合金膜优选被用作包括在布线190、布线191和布线192中的导电膜193、导电膜195及导电膜197。此外，如包括在栅电极170中的导电膜172所示，可以使用低电阻材料诸如铜、铝、金或银、包含这些材料的合金或者含有这些材料作为主要成分的化合物的导电膜，作为导电膜194、导电膜196和导电膜198。在各为Cu-X合金膜的导电膜195和导电膜197与氧化物半导体130接触的情况下，当进行热处理时，在Cu-X合金膜中的X(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或两个或多个这些元素的混合物)可以在与氧化物半导体130的界面形成X的氧化物膜。通过形成氧化物膜，可以抑制Cu-X合金膜中的Cu或者作为主要成分包括包含Cu的化合物导电膜中的Cu进入上述半导体130。由于Cu进入半导体130中而可能会产生晶体管的电特性的恶化，所以防止铜进入上述半导体130是重要的。
布线190、191和192也被用以引线布线等。因此，当布线190、191和192包括Cu-X合金膜及包括如铜、铝、金或银等低电阻材料时，可以制造能够以高速工作的布线延迟得到降低的半导体装置。
作为布线190、191和192的形成方法，参考实施方式4的说明。
作为背栅电极111，可以参照实施方式1使用栅电极170的材料和形成方法。
通过在晶体管502中设置背栅电极111，可以进一步增加导通态电流且控制阈值电压。为了增加导通态电流，例如，在栅电极170和背栅电极111具有相同的电位的情况下使晶体管驱动。此外，为了控制阈值电压，对背栅电极111供应与栅电极170的电位不同的固定电位。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
实施方式6
在本施方式中，将参考图13A至图13D对包括本发明的一个方式晶体管的半导体装置进行说明。
[截面结构]
图13A为本发明的一个方式的半导体装置的截面图。图13A所示的半导体装置包括晶体管2200及晶体管2100，该晶体管2200包含在其下部第一半导体材料，该晶体管2100包含在其上部第二半导体材料。在图13A中，在实施方式1所说明的晶体管101所示的例子被用作含有第二半导体材料的晶体管2100。在晶体管的沟道长度方向上的截面图是虚线的左侧，晶体管的沟道宽度方向上的截面图是虚线的右侧。
在此，第一半导体材料和第二半导体材料优选为具有不同能隙的材料。例如，第一半导体材料可以为氧化物半导体以外的半导体材料(作为半导体材料的例子，举出硅(包括应变硅)、锗、硅化锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓及有机半导体)，第二半导体材料可以为氧化物半导体。通过采用使用单晶硅等氧化物半导体以外的材料的晶体管，可以容易高速工作。另一方面，包括氧化物半导体的晶体管具有低截止态电流。
晶体管2200可以是n沟道型晶体管或p沟道型晶体管，根据电路可以使用适当的晶体管。此外，除了采用使用氧化物半导体的本发明的一个方式的晶体管以外，半导体装置的材料或结构等半导体装置的具体结构不一定限制于在此所示的结构。
图13A示出晶体管2100隔着绝缘膜2201和绝缘膜2207设置在晶体管2200上的结构。多个布线2202设置于晶体管2200和晶体管2100之间。此外，设置在绝缘膜上及下的布线和电极通过埋入绝缘膜的多个栓塞2203彼此电性连接。另外，可以将覆盖晶体管2100的绝缘膜2204、绝缘膜2204上的布线2205及对导电膜进行加工而形成的布线2206用于连接至晶体管2100的源电极和漏电极的布线。
通过层叠两种晶体管，可以减少电路所占的区域，因此以高密度集成多个电路。
在此，在将硅类半导体材料用于设置在下部的晶体管2200的情况下，设置于晶体管2200的半导体膜附近的绝缘膜中的氢端接硅的悬键；因此，可以改善晶体管2200的可靠性。另一方面，在将氧化物半导体用于设置在上部的晶体管2100的情况下，设置于晶体管2100内的半导体膜附近的绝缘膜中的氢变成氧化物半导体中的载流子的因子；因此，晶体管2100的可靠性可以得到降低。因此，在将使用氧化物半导体的晶体管2100设置在使用硅类半导体材料的晶体管2200上的情况下，特别有效的是具有防止氢扩散功能的绝缘膜2207(其对应于晶体管101中的绝缘膜120)被设置在晶体管2100和晶体管2200之间。由于绝缘膜2207使氢保留在下部，所以改善晶体管2200的可靠性。此外，因为绝缘膜2207抑制氢从下部到上部的扩散，所以晶体管2100的可靠性也可以得到改善。
绝缘膜2207例如可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪或氧化钇稳定氧化锆(YSZ)形成。
此外，具有防止氢扩散功能的阻挡膜2208(其相应于晶体管101中的绝缘膜180)优选形成在晶体管2100上，以覆盖包括氧化物半导体膜的晶体管2100。作为阻挡膜2208，可以使用与绝缘膜2207相同的材料，其中特别优选使用氧化铝膜。氧化铝薄膜具有防止氧及氢、水等杂质渗透的高屏蔽(阻挡)功能。因此，通过使用氧化铝膜作为覆盖晶体管2100的阻挡膜2208，可以防止来自晶体管2100所包括的氧化物半导体的氧的释放，并且可以防止水和氢进入氧化物半导体。
注意，晶体管2200可以是任何类型的晶体管而不限制于平面型晶体管。例如，晶体管2200可以是鳍式晶体管、三栅晶体管等。图13D示出此种情况下的截面图的例子。绝缘膜2212设置在半导体衬底2211上。半导体衬底2211包括具有薄尖端的突出部分(也被称为鳍)。另外，绝缘膜可以设置在突出部分上。当形成突出部分时，绝缘膜被用作为防止半导体衬底2211被蚀刻的掩模。突出部分不一定具有薄尖端；也可以为长方体状突出部分或具有厚尖端的突出部分。栅极绝缘膜2214设置在半导体衬底2211的突出部分上，栅电极2213设置在栅极绝缘膜2214上。源极和漏极区2215形成在半导体衬底2211中。注意，在此示出半导体衬底2211包括突出部分的例子；然而，本发明的一个方式不局限于此。例如，通过对SOI衬底进行加工，可以形成具有突出部分的半导体区域。
图13A和图13D所示的绝缘膜2204、绝缘膜2201或没有符号的区域都由绝缘体构成。在这些区域中，可以使用含有选自氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等中的一个或多个的材料。
图23A示出图13A的半导体装置的其他例子，其中每个栓塞2203被氧化物膜2221围绕。氧化物膜2221形成在栓塞2203的侧表面上。
氧化物膜2221通过对由包括Cu-X(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或两个或多个这些元素的混合物)合金的导电体形成的栓塞2203进行加热来形成。在各栓塞2203和氧化物接触的情况下，Cu-X中的X产生偏析且与氧反应，因此X的氧化物膜2221形成于氧化物和每个栓塞2203之间的界面。例如，当栓塞2203包括Cu-Mn合金时，氧化物膜2221包含氧化锰。氧化物膜2221具有抑制包含在栓塞2203的Cu扩散到栓塞2203的外部。
图23B示出图23A中的布线2202由包括Cu-X(X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或两个或多个这些元素的混合物)合金的导电体来形成。如同栓塞2203，通过对布线2202进行加热，使氧化物膜2221形成在氧化物和布线2202之间的界面。例如，当布线2202包括Cu-Mn合金时，氧化物膜2221包括氧化锰。氧化物膜2221具有抑制包含在布线2202的Cu扩散到布线2202的外部。
当栓塞2203或布线2202具有上述结构时，可以降低带给晶体管2200或晶体管2100的不利影响的Cu扩散，并可以提供具有高导电性的半导体装置。
[电路结构的例子]
在上述结构中，晶体管2100和晶体管2200的电极可以以各种方式连接；因此，可以形成各种电路。下面示出通过使用本发明一个方式的半导体装置可以达成的电路结构的例子。
[CMOS电路]
在图13B中的电路图示出所谓的CMOS电路结构，其中，p型沟道晶体管2200和n型沟道晶体管2100串联连接，并且它们的栅极彼此连接。
[模拟开关]
在图13C中的电路图示出如下结构：晶体管2100的源极和晶体管2200的源极彼此连接，并且晶体管2100的漏极和晶体管2200的漏极彼此连接。通过使用这样的结构，晶体管可以被用作所谓的模拟开关。
[存储装置的例子]
图14A和图14B示出半导体装置(存储装置)的例子，其包括本发明的一个实施方式的晶体管，其中即使在没有电力供应的情况下也能够保持存储内容，并且，对写入次数也没有限制。
在图14A所示的半导体装置包括使用第一半导体材料的晶体管3200、使用第二半导体材料的晶体管3300和电容器3400。作为晶体管3300，可以使用上述实施方式所说明的本发明的一个实施方式的晶体管。
晶体管3300为沟道形成于包括氧化物半导体的半导体层中的晶体管。由于晶体管3300的截止态电流小，所以通过使用这种晶体管可以长时间保持存储的数据。换言之，因为可以形成不需要刷新工作或刷新工作的频度极低的半导体装置，所以可以充分降低功耗。
在图14A中，第一布线3001电性连接至晶体管3200的源电极。第二布线3002电性连接至晶体管3200的漏电极。第三布线3003电性连接至晶体管3300的源电极和漏电极中的一个。第四布线3004电性连接至晶体管3300的栅电极。晶体管3200的栅电极电性连接至晶体管3300的源电极和漏电极中的另一个及电容器3400的一个电极。第五布线3005电性连接至电容器3400的另一个电极。
在图14A中的半导体装置中，晶体管3200的栅电极的电位可以被保持，由此可以如下所示那样进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，第四布线3004的电位设定为晶体管3300导通时的电位，因此晶体管3300导通。因此，第三布线3003的电位供应至晶体管3200的栅电极及电容器3400。就是说，预定的电荷被供应至晶体管3200的栅极(写入)。在此，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一种。然后，通过将第四布线3004的电位设定为使晶体管3300截止的电位，来使晶体管3300截止。因此，保持施加到晶体管3200的栅电极的电荷(保持)。
因为晶体管3300的截止态电流极小，所以晶体管3200栅极的电荷被长时间地保持。
接着，对数据的读出进行说明。当预定的电位(恒定电位)施加至第一布线3001时，对第五布线3005施加适当的电位(读出电位)，由此第二布线3002的电位的变化取决于保持在晶体管3200的栅极的电荷量。这是因为如下缘故：一般而言，当晶体管3200为n型沟道晶体管时，在对晶体管3200的栅电极供应高电平电荷的情况下，表观阈值电压(apparentthreshold voltage)Vth_H是低于在对晶体管3200的栅电极施加低电平电荷时的表观阈值电压Vth_L。在此，表观阈值电压指的是为了使晶体管3200成为导通状态所需要的第五布线3005的电位。因此，通过将第五布线3005的电位设定为Vth_H和Vth_L之间的V0，由此可以辨别施加至晶体管3200的栅电极的电荷。例如，在写入时被供应高电平电荷的情况下，当第五布线3005的电位为V0(>Vth_H)时，晶体管3200导通。在写入时被供应低电平电荷的情况下，即使第五布线3005的电位为V0(<Vth_L)时，晶体管3200保持截止状态。因此，通过辨别第二布线3002的电位，可以读出储存于栅电极层的数据。
在将存储单元配置为阵列状而使用的情况下，需要仅读出所希望的存储单元的数据。在上述不读出数据的情况下，对第五布线3005供应不管是栅电极如何都使晶体管3200成为“截止状态”的电位，即小于Vth_H的电位。另外，也可以对第五布线3005供应不管是栅电极如何都使晶体管3200成为“导通状态”的电位，即大于Vth_L的电位。
图14B所示的半导体装置与图14A所示的半导体装置之间的不同之处在于：没有设置晶体管3200。此外，在此情况下，可以通过与图14A所示的半导体装置相同的方式进行数据的读出和保持工作。
接着，对数据的读出工作进行说明。当晶体管3300导通时，处于浮动状态的第三布线3003和电容器3400彼此电性连接，且在第三布线3003和电容器3400之间再次分配电荷。其结果是，第三布线3003的电位产生变化。第三布线3003的电位的变化量取决于电容器3400的第一端子的电位(或积累在电容器3400中的电荷)。
例如，再次分配电荷之后的第三布线3003的电位为(CB×VB0+C×V)/(CB+C)，其中V为电容器3400的第一端子的电位，C为电容器3400的电容，CB为第三布线3003的电容成分，以及VB0为再次分配电荷之前的第三布线3003的电位。因此，可以知道：在假设存储单元处于两种状态，其中电容器3400的第一端子的电位为V1和V0(V1>V0)，保持电位V1(＝(CB×VB0+C×V1)/(CB+C))的情况下的第三布线3003的电位高于保持电位V0(＝(CB×VB0+C×V0)/(CB+C))的情况下的第三布线3003的电位。
接着，通过对第三布线3003的电位和预定的电位进行比较，可以读出数据。
在此情况下，可以将包含第一半导体材料的晶体管用于用来驱动存储单元的驱动电路，并可以将包括第二半导体材料的晶体管叠层在驱动电路上作为晶体管3300。
当将具有使用氧化物半导体形成的沟道形成区及具有极小的截止态电流的晶体管适用于本实施方式的半导体装置时，半导体装置可以极长期地保持存储内容。换句话说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低功耗。此外，即使在没有电力供给的情况下(注意，优选固定电位)，也可以长期保持储存的数据。
另外，在本实施方式所说明的半导体装置中，数据的写入不需要高电压，并且也没有元件劣化的问题。例如，不像现有的非易失性存储器那样，不需要对浮动栅极注入电子且从浮动栅极提取电子，因此不会发生如栅极绝缘膜的劣化等的问题。换句话说，在本发明的一个实施方式的半导体装置中，现有的非易失性存储器的问题的对重写的次数没有限制，并且大幅度地提高它们可靠性。再者，根据晶体管的导通状态及截止状态数据被写入，由此可以容易实现高速工作。
注意，在本说明书等中，有时即使不指定与有源元件(例如，晶体管、二极管)、无源元件(例如，电容器、电阻器)等的所有端子连接的位置，所属技术领域的普通技术人员也能够构成发明的一个实施方式。就是说，即使未指定连接位置，发明的一个实施方式也可以是明确的。此外，在本说明书等中记载有连接位置的情况下，有时可判断为不指定连接位置的发明的一个实施方式记载于本说明书等中。尤其是，在有可能与端子连接的位置的数量是复数的情况下，不一定必须要指定与该端子连接的位置。因此，有时通过仅指定与有源元件(例如，晶体管、二极管)、无源元件(例如，电容器、电阻器)等的一部分端子连接的位置就能够构成发明的一个方式。
注意，在本说明书等中，当至少指定电路的连接位置时，所属技术领域的普通技术人员可以指定发明。或者，当至少特定电路功能时，所属技术领域的普通技术人员可以指定发明。也就是说，当电路功能被指定时，发明的一个实施方式可以是明确的。此外，可判断为在本说明书等中记载有其功能被指定的发明的一个方式。因此，当指定电路的连接位置时，即使不指定其功能，该电路也被公开作为发明的一个实施方式，从而可以构成发明的一个实施方式。或者，当指定电路的功能时，即使不指定其连接位置，该电路也被公开作为发明的一个实施方式，从而可以构成发明的一个实施方式。
注意，在本说明书等中，可以在一个实施方式中所述的附图或文章中提取附图或文章中的一部分而构成本发明的一个实施方式。因此，在其中相关于某个部分的附图或文章被描述的情况下，从附图或文章中提取其一部分的内容也是作为本发明的一个实施方式而公开的，所以可以构成本发明的一个实施方式。因此，例如，在包括一个或多个有元件(晶体管、二极管等)、布线、无源元件(电容元件、电阻器等)、导电层、绝缘层、半导体层、有机材料、无机材料、构件、装置、工作方法、制造方法等的附图或文章中，提取其一部分而构成发明的一个方式。例如，可以从具有N个(N是整数)电路元件(晶体管、电容器等)构成的电路图中提取M个(M是整数，M<N)电路元件(晶体管、电容器等)来构成发明的一个方式。作为其他例子，可以从具有N个(N是整数)层构成的截面图中提取M个(M是整数，M<N)层来构成发明的一个实施方式。再者，作为其他例子，可以从具有N个(N是整数)要素构成的流程图中取出M个(M是整数，M<N)要素来构成发明的一个实施方式。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
实施方式7
在本施方式中，对使用本发明的一个方式的晶体管的显示装置的结构进行说明。
[结构实例]
图15A为本发明的一个实施方式的显示装置的俯视图。图15B为电路图，其中示出在将液晶元件用于本发明的实施方式的显示装置的像素时可以使用的像素电路。图15C为电路图，其中示出在将有机EL元件用于本发明的一个实施方式的显示装置的像素时可以使用的像素电路。
像素部中的晶体管可以根据上述实施方式中的任一个形成。晶体管可以容易形成作为n沟道型晶体管，并且使用n沟道型晶体管形成的驱动电路的部分可以在与像素部的晶体管相同衬底上作为晶体管的像素部形成。如上所述，通过将上述实施方式所述的任何晶体管用于像素部或驱动电路，可以提供一种高可靠性的显示装置。
图15A示出有源矩阵型显示装置的俯视图。像素部701、第一扫描线驱动电路702、第二扫描线驱动电路703和信号线驱动电路704形成在显示装置的衬底700上。在像素部701中，配置有从信号线驱动电路704延伸的多个信号线及从第一扫描线驱动电路702和第二扫描线驱动电路703延伸的多个扫描线。此外，在扫描线与信号线的交叉区域中以矩阵状设置有分别具有显示元件的像素。显示装置的衬底700通过FPC(Flexible Printed Circuit：柔性印刷电路)等连接部连接到时序控制电路(也称为控制器、控制IC)。
在图15A中，第一扫描线驱动电路702、第二扫描线驱动电路703和信号线驱动电路704形成在形成有像素部701的衬底700上。因此，可以减少如驱动电路等设置在外部的构件，因此可以实现成本的降低。此外，假设驱动电路设置在衬底700的外部，就可以增加需要被延伸的布线及布线连接的数量。当驱动电路设置在衬底700上时，可以减少布线连接的数量。其结果是，可以实现可靠性或成品率的提高。
[液晶显示装置]
图15B示出像素的电路结构的一个例子。在此，作为一个例子，对适合于VA液晶显示装置的像素电路进行说明。
上述像素电路可用于一个像素包括多个像素电极层的结构。像素电极层连接至不同的晶体管，该晶体管可以由不同的栅极信号驱动。由此，在多畴像素中，可以独立地控制施加到各像素电极层的信号。
晶体管716的栅极布线712和晶体管717的栅极布线713为分离的，使得可以将不同的栅极信号可以供应至栅极布线712及栅极布线713。与此相反，晶体管716和晶体管717共同使用数据线714。作为晶体管716和晶体管717，可以适当地使用任何上述实施方式所述的晶体管。因此，可以提供一种高可靠性的液晶显示装置。
另外，说明电性连接至晶体管716的第一像素电极层和电性连接至晶体管717的第二像素电极层的形状。第一像素电极层和第二像素电极层被狭缝彼此分离。第一像素电极层具有V形状及第二像素电极层以围绕第一像素电极层的方式配置。
晶体管716的栅电极连接至栅极布线712，晶体管717的栅电极连接至栅极布线713。当将不同的栅极信号供应至栅极布线712和栅极布线713时，晶体管716和晶体管717的工作时间可为不相同的。其结果是，可以控制液晶取向。
此外，可以使用电容布线710、用作电介质的栅极绝缘膜以及电性连接至第一像素电极层或第二像素电极层的电容电极形成存储电容器。
该多畴像素包括第一液晶元件718和第二液晶元件719。第一液晶元件718包括第一像素电极层、对置电极层及它们之间的液晶层。第二液晶元件719包括第二像素电极层、对置电极层及它们之间的液晶层。
注意，本发明的像素电路不局限于图15B所示的。例如，可以对图15B所示的像素电路追加开关、电阻器、电容器、晶体管、传感器、逻辑电路等。
[有机EL显示装置]
图15C示出像素的电路结构的其他例子。在此，示出使用有机EL元件的显示装置的像素结构。
在有机EL元件中，通过对发光元件施加电压，电子和空穴从有机EL元件的一对电极分别注入包含发光有机化合物的层中，从而电流流过。电子和空穴重新结合，因此，发光有机化合物被激发。发光有机化合物从激发态返回基底态，由此发射光。由于上述机理，该发光元件被称为电流激励型发光元件。
图15C示出可以适用于像素电路的例子。在此，一个像素包括两个n沟道型晶体管。另外，可以将本发明的一个实施方式的金属氧化物膜用于n沟道型晶体管的沟道形成区。此外，像素电路可以采用数字时间灰度级驱动。
将对可适合的像素电路结构及采用数字时间灰度级驱动的像素的工作进行说明。
像素720包括开关晶体管721、驱动晶体管722、发光元件724和电容器723。开关晶体管721的栅电极层连接至扫描线726，开关晶体管721的第一电极(源电极层和漏电极层中的一个)连接至信号线725，开关晶体管721的第二电极(源电极层和漏电极层中的另一个)连接至驱动晶体管722的栅电极层。驱动晶体管722的栅电极层通过电容器723连接至电源供应线727，驱动晶体管722的第一电极连接至电源供应线727，驱动晶体管722的第二电极连接至发光元件724的第一电极(像素电极)。发光元件724的第二电极对应于公共电极728。公共电极728电性连接至形成在与公共电极728相同衬底上的公共电位线。
作为开关晶体管721和驱动晶体管722，可以适当地使用任何其它实施方式所示的晶体管。如上所述，可以提供一种高可靠性的有机EL显示装置。
发光元件724的第二电极(公共电极728)的电位设定为低电源供应电位。注意，低电源供应电位比供应至电源供应线727的高电源供应电位低。例如，低电源供应电位可以为GND、0V等。高电源供应电位和低电源供应电位可以被设定为大于或等于发光元件724的正向阈值电压，将电位之间的差异供应至发光元件724而使电流流过发光元件724，以获得发光。发光元件724的正向电压指的是获得所希望的亮度时的电压，至少包括正向阈值电压。
另外，也可以使用驱动晶体管722的栅极电容代替电容器723，因此可以省略电容器723。驱动晶体管722的栅极电容可以形成在沟道形成区和栅电极层之间。
接着，对输入至驱动晶体管722的信号进行说明。在采用电压输入电压驱动方法的情况下，用以充分地开启或关闭驱动晶体管722的视频信号被输入至驱动晶体管722。为了使驱动晶体管722在线性区域中工作，将高于电源供应线727的电压供应至驱动晶体管722的栅电极层。注意，将电源供应线电压和驱动晶体管722的阈值电压Vth的总和电压以上的电压供应至信号线725。
在进行模拟灰度级驱动的情况下，将发光元件724的正向电压和驱动晶体管722的阈值电压Vth的总和电压以上的电压供应至驱动晶体管722的栅电极层。以使驱动晶体管722工作在饱和区中的方式输入视频信号，因此将电流供应至发光元件724。为了使驱动晶体管722工作在饱和区中，将电源供应线727的电位设定高于驱动晶体管722的栅电位。当使用模拟视频信号时，可以依据视频信号将电流流过发光元件724，而进行模拟灰度级驱动。
注意，本发明的像素电路的结构不局限于图15C所示的结构。例如，可以对图15C所示的像素电路追加开关、电阻器，电容器、传感器、晶体管或逻辑电路等。
在将上面任何实施方式所示的晶体管用于图15A至图15C所示的电路的情况下，源电极(第一电极)电性连接至低电位一侧，漏电极(第二电极)电性连接至高电位一侧。此外，可以通过控制电路等控制第一栅电极的电位，并且将比源电极低的电位等如上所示的电位通过未图示的布线输入至第二栅电极。
例如，在本说明书等中，显示装置、包括显示元件的显示装置、发光元件以及包括发光元件的发光装置可以采用各种方式或各种元件。显示元件、显示装置、发光元件或发光装置包括以下所示的至少一个：例如，EL(电致发光)元件(例如，包括有机材料和无机材料的EL元件、有机EL元件或无机EL元件)、LED(例如，白色LED、红色LED、绿色LED或蓝色LED)、晶体管(根据电流而发光的晶体管)、电子发射元件、液晶元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器(PDP)、微电机系统(MEMS)、数字微镜设备(DMD)、数字微快门(DMS)、MIRASOL(注册商标)、IMOD(干涉测量调节)元件、电润湿(electrowetting)元件、压电陶瓷显示器、使用碳纳米管的显示元件等。除此以外，还可以包括其对比度、亮度、反射率、透射率等因电作用或磁作用而变化的显示媒体。具有EL元件的显示装置的例子包括EL显示器。作为包括电子发射器的显示装置的例子，有场致发射显示器(field emissiondisplay，FED)和SED型平板显示器(SED:surface-conduction electron-emitterdisplay)。作为包括液晶元件的显示装置的例子，有液晶显示器(透射型液晶显示器、半透射型液晶显示器、反射型液晶显示器、直观型液晶显示器、投射型液晶显示器)等。作为使用电子墨水或电泳元件的显示装置的例子，有电子纸。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
实施方式8
根据本发明的一实施方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是,能够再现记录媒体如数字通用磁盘(DVD:DigitalVersatile Disc)等并具有可以显示其图像的显示器的装置)中。另外,作为可以使用根据本发明的一实施方式的半导体装置的电子器件,可以举出移动电话、包括便携式游戏机的游戏机、便携式信息终端、电子书阅读器、摄像机、数码相机等影像拍摄装置、护目镜型显示器(头部安装显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。在图16A至图16F中示出这些电子器件的具体例子。
图16A示出一种便携式游戏机,该便携式游戏机包括壳体(housing)901、壳体902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。注意,虽然图16A所示的便携式游戏机包括两个显示部903和显示部904,但是便携式游戏机所具有的显示部的数量不限于两个。
图16B示出便携式信息终端,该便携式信息终端包括第一壳体911、第二壳体912、第一显示部913、第二显示部914、连接部915以及操作键916等。第一显示部913设置在第一壳体911中,第二显示部914设置在第二壳体912中。第一壳体911和第二壳体912由连接部915连接,由连接部915可以改变第一壳体911和第二壳体912之间的角度。第一显示部913的映像也可以根据连接部915所形成的第一壳体911和第二壳体912之间的角度切换。此外,也可以将附加有作为位置输入装置的功能的显示装置用于第一显示部913和第二显示部914中的至少一个。作为位置输入装置的功能可以通过在显示装置中设置触摸屏而附加。或者,还可以通过将被称为光传感器的光电转换元件设置在显示装置的像素部中附加作为位置输入装置的功能。
图16C示出笔记本式个人计算机,其包括壳体921、显示部922、键盘923、指向装置924等。
图16D示出电冷藏冷冻箱,其包括壳体931、冷藏室门932、冷冻室门933等。
图16E示出摄像机(video camera),该摄像机包括第一壳体941、第二壳体942、显示部943、操作键944、透镜945以及连接部946等。操作键944及透镜945设置在第一壳体941中,显示部943设置在第二壳体942中。第一壳体941和第二壳体942由连接部946连接,由连接部946可以改变第一壳体941和第二壳体942之间的角度。显示部943的映像也可以根据连接部946所形成的第一壳体941和第二壳体942之间的角度切换。
图16F示出汽车,其包括车体951、车轮952、仪表盘953及灯954等。
本实施方式可以与任何本说明书中的其他实施方式或实施例适当地组合。
实施方式9
在本实施方式中，将参考图17A至图17F对本发明的一个实施方式的RFIC应用例子进行说明。RFIC的用途广泛，例如可以设置于物品诸如钞票、硬币、有价证券类、不记名债券类、证件类(驾驶证、居民卡等，参照图17A)、记录媒体(DVD、录像带和存储条等，参照图17B)、车辆类(自行车等，参照图17D)、包装用容器类(包装纸、瓶子等，参照图17C)、个人物品(包、眼镜等)、食物类、植物类、动物类、人体、衣物类、生活用品类、药品或药剂等医疗品、电子设备(液晶显示装置、EL显示装置、电视装置或移动电话)等或者各物品的装运标签(参照图17E及图17F)等。
本发明的一个实施方式的RFIC4000以附着到物品表面上或者嵌入物品的方式固定。例如，RFIC4000嵌入在书本的纸张里，或者嵌入在包装的有机树脂中以在每个物品中固定。因为本发明的一个实施方式的RFIC4000实现了小型、薄型以及轻量，所以即使在固定到物品中也不会影响到该物品的设计性。此外，通过将根据本发明的一个方式的RFIC4000设置于钞票、硬币、有价证券类、不记名债券类或证件类等，可以赋予识别功能。通过利用该识别功能可以防止伪造。另外，可以通过在包装用容器类、记录媒体、个人物品、食物类、衣服、生活用品类或电子设备等中设置根据本发明的一个方式的RFIC，可以提高检品系统等系统的效率。另外，通过在车辆类中安装根据本发明的一个方式的RFIC，可以防止盗窃等而提高安全性。
如上所述，通过将本发明的一个实施方式的RFIC用于本实施方式所示的各用途，可以降低包括数据的写入或读出等的工作的功耗，因此能够使最大通信距离长之外，即使在关闭电力供应的状态下，也可以在极长的期间保持数据，所以上述RFIC适用于写入或读出的频率低的用途。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
实施方式10
在本实施方式中，说明可用于本发明的一个实施方式的晶体管的氧化物半导体膜。
在本说明书中，“平行”意味着在两条直线之间形成的角度大于或等于-10°且小于或等于10°，因此还包括该角度大于或等于-5°且小于或等于5°的情况。“垂直”意味着在两条直线之间的角度大于或等于80°且小于或等于100°，因此还包括该角度大于或等于85°且小于或等于95°的情况。
在本说明书中，三方晶系及菱方晶系包括在六方晶系内。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体的例子包括c轴取向结晶氧化物半导体(CAAC-OS：C-Axis Aligned CrystallineOxide Semiconductor)、多晶氧化物半导体、微晶氧化物半导体以及非晶氧化物半导体等。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。作为结晶氧化物半导体的例子，包括单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及微晶氧化物半导体等。
首先，将对CAAC-OS进行说明。注意，也可以将CAAC-OS称为包含c轴取向纳米晶(CANC：C-Axis Aligned nanocrystals)的氧化物半导体。
CAAC-OS是具有多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)得到的CAAC-OS的亮视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，可以观察到多个颗粒。然而，在高分辨率TEM图像中，观察不到颗粒间的明确的边界，即，晶界(grainboundary)。因此，在CAAC-OS中，很少发生起因于晶界的电子迁移率的降低。
下面，将对利用TEM观察的CAAC-OS进行说明。图18A示出从大致平行于样品表面的方向观察到的CAAC-OS层的截面的高分辨率TEM图像的一个例子。利用球面像差校正(Spherical Aberration Corrector)功能得到高分辨率TEM图像。将利用球面像差校正功能所得到的高分辨率TEM图像特别称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F等得到Cs校正高分辨率TEM图像。
图18B是图18A中的区域(1)的放大Cs校正高分辨率TEM图像。图18B示出在颗粒中金属原子排列为层状。各金属原子层具有反映了形成CAAC-OS的面(在下文中，也将该面称为形成面)或CAAC-OS的顶面的凸凹的结构并以平行于CAAC-OS的形成面或顶面的方式排列。
如图18B所示，CAAC-OS具有特有的原子排列。图18C中的辅助线示出特有的原子排列。由图18B和图18C可知，一个颗粒的尺寸大约为1nm至3nm，由颗粒的倾斜产生的空隙的尺寸大约为0.8nm。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。
在此，根据Cs校正高分辨率TEM图像，以砖块或块体层叠的结构说明衬底5120上的CAAC-OS的颗粒5100的示意性配置(参照图18D)。在图18C中观察到的颗粒倾斜的部分相当于图18D所示的区域5161。
图19A示出从大致垂直于样品表面的方向观察到的CAAC-OS的平面的Cs校正高分辨率TEM图像。图19B、图19C和图19D是图19A中的区域(1)、区域(2)和区域(3)的放大Cs校正高分辨率TEM图像。由图19B、图19C和图19D可知在颗粒中金属原子排列为三角形、四角形或六角形。但是，不同的颗粒之间金属原子的排列没有规律性。
接着，将说明利用X射线衍射(XRD：X-Ray Diffraction)分析CAAC-OS。例如，当利用离面(out-of-plane)法分析包含InGaZnO4结晶的CAAC-OS的结构时，如图20A所示在衍射角(2θ)为31°附近出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS中的结晶具有c轴取向性，并且c轴大致垂直于CAAC-OS的形成面或顶面的方向。
注意，在利用离面(out-of-plane)法的CAAC-OS的结构分析中，除了2θ为31°附近的峰值以外，在2θ为36°附近时也可能出现峰值。2θ为36°附近的峰值表明CAAC-OS中的一部分包含不具有c轴取向性的结晶。优选的是，在利用离面(out-of-plane)法分析的CAAC-OS中，在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
另一方面，在利用使X射线在大致垂直于c轴的方向上入射到样品的面内(in-plane)法的CAAC-OS的结构分析中，在2θ为56°附近时出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS中，当在将2θ固定为56°附近并以样品表面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)时，如图20B所示，没有明确地观察到峰值。相比之下，在InGaZnO4的单晶氧化物半导体中，在将2θ固定为56°附近来进行φ扫描时，如图20C所示，观察到起因于与(110)面相等的结晶面的六个峰值。因此，由使用XRD的结构分析可知CAAC-OS中的a轴与b轴的方向不同。
接着，将说明利用电子衍射分析CAAC-OS。例如，当使束径为300nm的电子束在平行于样品表面的方向上入射到包含InGaZnO4结晶的CAAC-OS时，可能会获得图21A所示的衍射图案(也称为选区透射电子衍射图案)。在该衍射图案中，包含起因于InGaZnO4结晶的(009)面的斑点。因此，由电子衍射也可知CAAC-OS所包含的颗粒具有c轴取向性并且c轴大致垂直于CAAC-OS的形成面或顶面的方向。另一方面，图21B示出对相同的样品在垂直于样品面的方向上入射束径为300nm的电子束得到的衍射图案。如图21B所示，观察到环状的衍射图案。因此，由电子衍射也可知CAAC-OS所包含的颗粒的a轴和b轴不具有规则的取向性。可以认为图21B中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。另外，可以认为图21B中的第二环起因于(110)面等。
另外，CAAC-OS是缺陷态密度低的氧化物半导体。作为氧化物半导体中的缺陷，例如有起因于杂质的缺陷和氧缺陷等。因此，可以将CAAC-OS看作杂质浓度低的氧化物半导体或者氧缺陷少的氧化物半导体。
包含于氧化物半导体的杂质可能成为载流子陷阱或载流子发生源。另外，氧化物半导体中的氧缺陷可能成为载流子陷阱或者当氢被俘获时成为载流子发生源。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅或过渡金属元素。例如，与氧化物半导体中的金属元素相比，与氧的键合力更强的元素(具体地，硅等)从氧化物半导体中抽出氧，由此导致氧化物半导体的原子排列被打乱而使结晶性下降。另外，由于铁或镍等重金属、氩、二氧化碳等的原子半径(或分子半径)大，导致氧化物半导体的原子排列被打乱而使结晶性下降。
缺陷态密度低(氧缺陷少)的氧化物半导体可以具有低载流子密度。将这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度低。也就是说，CAAC-OS容易成为高纯度本征或实质上高纯度本征的氧化物半导体。因此，使用CAAC-OS的晶体管很少具有负阈值电压的电特性(很少成为常导通)。高纯度本征或实质上高纯度本征的氧化物半导体的载流子陷阱少。被俘获的电荷可能像固定电荷。因此，具有杂质浓度高且缺陷态密度高的氧化物半导体的晶体管可能具有不稳定的电特性。但是，使用CAAC-OS的晶体管电特性变动小且可靠性高。
由于CAAC-OS的缺陷态密度低，所以因光照射等而生成的载流子很少被缺陷态俘获。因此，在使用CAAC-OS的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
接着，将说明微晶氧化物半导体。
在微晶氧化物半导体的高分辨率TEM图像中有能够观察到结晶部的区域和不能明确地观察到结晶部的区域。在大多数情况下，微晶氧化物半导体所包含的结晶部的尺寸大于或等于1nm且小于或等于100nm或者大于或等于1nm且小于或等于10nm。将包含尺寸大于或等于1nm且小于或等于10nm或者大于或等于1nm且小于或等于3nm的微晶的纳米晶的氧化物半导体特别称为纳米晶氧化物半导体(nc-OS：nanocrystalline OxideSemiconductor)。例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，在下文中也可以将nc-OS的结晶部称为颗粒。
在nc-OS中，微小的区域(例如，尺寸大于或等于1nm且小于或等于10nm的区域，特别是，尺寸大于或等于1nm且小于或等于3nm的区域)的原子排列具有周期性。nc-OS中的不同的颗粒之间结晶取向没有规律性。因此，观察不到整个膜的取向性。因此，根据分析方法，有时无法区分nc-OS与非晶氧化物半导体。例如，当利用使用其直径比颗粒的尺寸大的X射线的XRD装置通过离面(out-of-plane)法对nc-OS进行结构分析时，没有出现表示结晶面的峰值。另外，在使用束径(例如，大于或等于50nm)比颗粒的尺寸大的电子束对nc-OS进行电子衍射(电子衍射也可以称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，当使用束径接近或小于颗粒的尺寸的电子束时，在nc-OS的纳米束电子衍射图案中出现斑点。另外，在nc-OS的纳米束电子衍射图案中，有时出现具有高亮度的圆形(环状)图案的区域。另外，在nc-OS层的纳米束电子衍射图案中，有时在环状区域内出现多个斑点。
由于上述颗粒(纳米晶)之间的结晶取向没有规律性，所以也可以将nc-OS称为包含无规取向纳米晶(RANC：Random Aligned nanocrystals)的氧化物半导体或包含无取向纳米晶(NANC：Non-Aligned nanocrystals)的氧化物半导体。
因此，nc-OS是与非晶氧化物半导体相比规律性高的氧化物半导体。因此，nc-OS容易具有比非晶氧化物半导体低的缺陷态密度。但是，nc-OS中的不同的颗粒之间晶体取向没有规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
接着，将说明非晶氧化物半导体。
非晶氧化物半导体是具有混乱的原子排列且不具有结晶部的氧化物半导体。例如，像石英那样，非晶氧化物半导体具有无定形状态。
在非晶氧化物半导体的高分辨率TEM图像中无法发现结晶部。
在使用XRD装置通过离面(out-of-plane)法对非晶氧化物半导体进行结构分析时，没有出现表示结晶面的峰值。在对非晶氧化物半导体进行电子衍射时，观察到光晕图案。另外，在对非晶氧化物半导体进行纳米束电子衍射时，观察不到斑点而只出现光晕图案。
关于非晶结构有各种见解。例如，有时将原子排列完全不具有有序性的结构称为完全的非晶结构(completely amorphous structure)。同时，也将到最接近原子间距或到第二接近原子间距具有有序性而不具有长程有序性的结构称为非晶结构。因此，根据最严格的定义，即使是原子排列略微具有有序性的氧化物半导体也不容许被称为非晶氧化物半导体。至少不能将具有长程有序性的氧化物半导体称为非晶氧化物半导体。因此，由于具有结晶部，例如不能将CAAC-OS和nc-OS称为非晶氧化物半导体或完全的非晶氧化物半导体。
注意，氧化物半导体可以具有介于nc-OS与非晶氧化物半导体之间的结构。将具有这样的结构的氧化物半导体特别称为类非晶(amorphous-like)氧化物半导体(a-likeOS)。
在a-like OS的高分辨率TEM图像中，可能观察到空洞(void)。另外，在高分辨率TEM图像中，存在能够明确地观察到结晶部的区域和不能观察到结晶部的区域。
由于a-like OS包含空洞，所以其具有不稳定的结构。为了证明与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面将示出电子照射所导致的结构变化。
作为进行电子照射的样品，准备a-like OS(样品A)、nc-OS(样品B)和CAAC-OS(样品C)。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。由高分辨率截面TEM图像可知，每个样品都具有结晶部。
注意，如下那样决定将哪部分看作结晶部。例如，已知InGaZnO4结晶的单位晶格具有在c轴方向上层叠的包括三个In-O层和六个Ga-Zn-O层的9个层的结构。这些彼此邻近的层的间距与(009)面的晶格间距(也称为d值)相等，由结晶结构分析求出该值为0.29nm。由此，可以将晶格条纹间的晶格间距大于或等于0.28nm且小于或等于0.30nm的部分看作InGaZnO4结晶部。每个晶格条纹对应于InGaZnO4结晶的a-b面。
图22示出各样品的结晶部(22个部分至45个部分)的平均尺寸的变化。注意，结晶部尺寸相当于晶格条纹的长度。由图22可知，a-likeOS中的结晶部的尺寸随着累积电子剂量的增加而变大。具体而言，如图22中的(1)所示，可知在TEM观察的初期尺寸为1.2nm左右的结晶部(也称为初始晶核)在累积电子剂量为4.2×108e-/nm2时生长到2.6nm左右。相比之下，nc-OS和CAAC-OS的结晶部的尺寸从开始电子照射到累积电子剂量变为4.2×108e-/nm2几乎没有变化。具体而言，如图22中的(2)及(3)所示，无论累积电子剂量如何，nc-OS及CAAC-OS的平均结晶尺寸都分别为1.4nm左右及2.1nm左右。
如此，电子照射引起a-like OS中的结晶部的生长。相反地，在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部的生长。因此，与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构。
此外，由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-likeOS的密度高于或等于具有相同组成的单晶氧化物半导体的密度的78.6％且低于其密度的92.3％。nc-OS的密度及CAAC-OS的密度高于或等于具有相同组成的单晶氧化物半导体的密度的92.3％且低于其密度的100％。注意，很难形成密度低于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在具有In:Ga:Zn＝1:1:1的原子个数比的氧化物半导体中，具有菱形晶体结构的单晶InGaZnO4的密度为6.357g/cm3。因此，在具有In:Ga:Zn＝1:1:1的原子个数比的氧化物半导体中，a-like OS的密度大于或等于5.0g/cm3且低于5.9g/cm3。例如，在具有In:Ga:Zn＝1:1:1的原子个数比的氧化物半导体中，nc-OS的密度和CAAC-OS的密度都高于或等于5.9g/cm3且低于6.3g/cm3。
注意，有时不存在相同组成的单晶。此时，通过以任意比例组合组成不同的单晶氧化物半导体，可以估计出相当于所希望的组成的单晶氧化物半导体的密度。根据组成不同的单晶氧化物半导体的组合比例利用加权平均可以计算出所希望的组成的单晶氧化物半导体的密度。注意，优选尽可能利用较少种类的单晶氧化物半导体来计算密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、微晶氧化物半导体和CAAC-OS中的两种或更多膜的叠层。
例如，CAAC-OS膜可以通过使用多晶氧化物半导体溅镀靶材的溅镀法来形成。
在氧化物半导体132使用In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)形成，并且被用来形成氧化物半导体132的溅镀靶材中的In、M及Zn的原子数比为a1:b1:c1的情况下，a1/b1优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6，并且，c1/b1优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。注意，当c1/b1大于或等于1且小于或等于6时，作为氧化物半导体132容易形成CAAC-OS膜。靶材中的In、M及Zn的原子数比的典型例子为1:1:1、3:1:2及5:5:6。
在氧化物半导体131及氧化物半导体133分别使用In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)形成，并且被用来形成氧化物半导体131及氧化物半导体133的溅镀靶材中的In、M及Zn的原子数比为a2:b2:c2的情况下，a2/b2优选小于a1/b1，并且，c2/b2优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。注意，当c2/b2大于或等于1且小于或等于6时，作为氧化物半导体131及氧化物半导体133容易形成CAAC-OS膜。靶材中的In、M及Zn的原子数比的典型例子为1:3:2、1:3:3、1:3:4及1:3:6。
本实施方式可以与任何本说明书中的其他实施方式适当地组合。
本申请基于2013年12月26日提交到日本专利局的日本专利申请No.2013-269807，通过引用将其完整内容并入在此。

Claims (16)

1.一种半导体装置，包括：
衬底；
所述衬底上的氧化物半导体，包括晶体管的沟道区；
所述氧化物半导体上的第一绝缘膜，该第一绝缘膜包括第一开口；
覆盖所述第一绝缘膜的一部分的第二绝缘膜，该第二绝缘膜包括包含所述第一开口的第二开口；
所述氧化物半导体上的栅电极，所述栅电极包括：
所述第一开口中的第一导电膜；以及
所述第一导电膜上且在所述第一开口中的第二导电膜；以及所述栅电极上的氮化物绝缘膜，
其中，在所述晶体管的沟道宽度方向上，所述氧化物半导体的第一侧表面、顶表面和第二侧表面被所述第一导电膜围绕，
所述第一绝缘膜夹在所述第二绝缘膜与所述第一导电膜的侧表面之间，
所述第一导电膜夹在所述第二导电膜与所述第一绝缘膜的侧表面之间，
所述第一绝缘膜、所述第二绝缘膜、所述第一导电膜及所述第二导电膜均包括水平顶表面，所有所述水平顶表面位于相同的高度，并与所述氮化物绝缘膜的底表面接触，
所述第一导电膜包括Cu-X合金，其中X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个以上的混合物，
并且所述第二导电膜包括Cu。
2.根据权利要求1所述的半导体装置，还包括所述衬底上的基底膜，
其中所述第一绝缘膜及所述第一导电膜均位于所述基底膜的顶表面上且与所述基底膜的顶表面接触。
3.一种半导体装置，包括：
衬底；
所述衬底上的第一基底膜；
所述第一基底膜上的第二基底膜；
所述第二基底膜上的氧化物半导体，包括晶体管的沟道区；
所述氧化物半导体上的栅极绝缘膜；
所述栅极绝缘膜上的第一绝缘膜，该第一绝缘膜包括第一开口；
覆盖所述第一绝缘膜的一部分的第二绝缘膜，该第二绝缘膜包括包含所述第一开口的第二开口；
栅电极，包括：
所述第一开口中的第一导电膜；以及
所述第一导电膜上且在所述第一开口中的第二导电膜；以及所述栅电极上的氮化物绝缘膜，
其中，在所述晶体管的沟道宽度方向上，所述第二基底膜的第一侧表面、顶表面和第二侧表面以及所述氧化物半导体的第一侧表面、顶表面和第二侧表面被所述第一导电膜围绕，
所述第一绝缘膜夹在所述第二绝缘膜与所述第一导电膜的侧表面之间，
所述第一导电膜夹在所述第二导电膜与所述第一绝缘膜的侧表面之间，
所述第一绝缘膜、所述第二绝缘膜、所述第一导电膜及所述第二导电膜均包括水平顶表面，所有所述水平顶表面位于相同的高度，并与所述氮化物绝缘膜的底表面接触，
所述第一导电膜包括Cu-X合金，其中X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个以上的混合物，
并且所述第二导电膜包括Cu。
4.根据权利要求3所述的半导体装置，
其中所述第一绝缘膜及所述第一导电膜均位于所述栅极绝缘膜的顶表面上且与所述栅极绝缘膜的所述顶表面接触。
5.根据权利要求3所述的半导体装置，
其中所述第一绝缘膜与所述栅极绝缘膜的侧表面直接接触。
6.根据权利要求3所述的半导体装置，
其中所述第一基底膜及所述第一绝缘膜均具有阻挡氢及氧的功能。
7.根据权利要求3所述的半导体装置，
其中除了源极和漏极的电接触之外，所述氧化物半导体被所述第二基底膜及所述栅极绝缘膜完全围绕。
8.根据权利要求3所述的半导体装置，
其中除了源极和漏极的电接触之外，所述氧化物半导体被所述第二基底膜、所述栅极绝缘膜及所述第一绝缘膜完全围绕。
9.根据权利要求3所述的半导体装置，还包括分别与所述氧化物半导体电接触的源电极及漏电极，
其中所述源电极及所述漏电极夹在所述栅电极与所述氧化物半导体之间。
10.根据权利要求1或3所述的半导体装置，
其中所述第一导电膜与所述第二导电膜直接接触。
11.根据权利要求1或3所述的半导体装置，
其中所述第一绝缘膜包括氧，
所述第一导电膜与所述第一绝缘膜直接接触，
并且X的氧化物形成在所述第一导电膜与所述第一绝缘膜之间的界面处。
12.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成包括晶体管的沟道区的氧化物半导体；
在所述氧化物半导体上形成牺牲层；
在所述牺牲层上形成第一绝缘膜；
在所述第一绝缘膜上形成第二绝缘膜；
去除所述第一绝缘膜的顶部、所述第二绝缘膜的顶部及所述牺牲层的顶部而使所述牺牲层的顶表面露出；
去除其顶表面露出了的所述牺牲层；
在所述第一绝缘膜及所述第二绝缘膜上形成栅电极的第一导电膜；
在所述第一导电膜上形成所述栅电极的第二导电膜；
去除所述第一导电膜的顶部及所述第二导电膜的顶部，使得所述第一导电膜的顶表面及所述第二导电膜的顶表面位于相同的高度，使得所述第二绝缘膜的顶表面被露出；以及
在所述第一导电膜的所述顶表面、所述第二导电膜的所述顶表面及所述第二绝缘膜的所述顶表面上形成氮化物绝缘膜，且该氮化物绝缘膜与所述第一导电膜的所述顶表面、所述第二导电膜的所述顶表面及所述第二绝缘膜的所述顶表面接触，
其中，在所述晶体管的沟道宽度方向上，所述氧化物半导体的第一侧表面、顶表面和第二侧表面被所述第一导电膜围绕，
所述第一导电膜包括Cu-X合金，其中X为Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或这些元素中两个以上的混合物，
并且所述第二导电膜包括Cu。
13.根据权利要求12所述的半导体装置的制造方法，
其中对于去除所述第一绝缘膜的所述顶部、所述第二绝缘膜的所述顶部、所述第一导电膜的所述顶部及所述第二导电膜的所述顶部，利用化学机械抛光法。
14.根据权利要求12所述的半导体装置的制造方法，还包括如下步骤：
在所述衬底上形成第一基底膜；
在所述第一基底膜上形成第二基底膜；以及
在所述氧化物半导体上形成栅极绝缘膜；
其中所述牺牲层形成在所述栅极绝缘膜上。
15.根据权利要求14所述的半导体装置的制造方法，还包括如下步骤：
将所述牺牲层用作掩模而对所述氧化物半导体及所述栅极绝缘膜进行图案化。
16.根据权利要求12所述的半导体装置的制造方法，
其中所述第一绝缘膜包括氧，
所述第一导电膜与所述第一绝缘膜直接接触，
并且X的氧化物形成在所述第一导电膜与所述第一绝缘膜之间的界面处。
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