JP2001135823A

JP2001135823A - 電極基板の製造方法

Info

Publication number: JP2001135823A
Application number: JP31587899A
Authority: JP
Inventors: Masahito Kenmochi; 雅人劒持
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-11-05
Filing date: 1999-11-05
Publication date: 2001-05-18

Abstract

(57)【要約】【課題】ゲート絶縁膜の膜厚を薄くしながらもトランジ
スタの電流駆動能力を劣化することなく、耐圧不良を改
善できる電極基板の製造方法を提供することを目的とす
る。【解決手段】ダミーゲート絶縁膜４０７及びダミーゲー
ト電極４０９を形成し、多結晶シリコン膜４０５に自己
整合的に不純物を注入してソース領域４０５Ｓ及びドレ
イン領域４０５Ｄを形成する。そして、ダミーゲート絶
縁膜４０７及びダミーゲート電極４０９を除去した後、
高誘電率ゲート絶縁膜４１３及びメタルゲート電極４１
５を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電極基板の製造
方法に係り、例えば、液晶表示装置に適用されるアレイ
基板上に形成される薄膜トランジスタの製造方法に関す
る。

【０００２】

【従来の技術】近年、液晶表示装置の微細化に伴い、ゲ
ート寸法の微細化、ゲート絶縁膜の薄膜化等が進み、ゲ
ート電極における、リークやショートといった信頼性が
問題となってきている。しかも、寸法といった横方向の
スケーリングに対しては、ＬＤＤ構造やゲートオーバー
ラップ構造等といった、ドレイン領域近傍に弱電界領域
を形成することにより対応してきたが、厚さといった縦
方向のスケーリングも注視されるようになり、より信頼
性のある、ゲート絶縁膜やゲート電極の形成が望まれて
いる。

【０００３】

【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜を薄膜化すると、リークやショートを生じる耐圧
不良となり、薄膜化限界が生じる。この薄膜化限界を打
破するために、高誘電率ゲート絶縁膜を使用する考えは
あったが、高温処理に弱いなどの理由で、既存プロセス
に導入することは困難であった。

【０００４】この発明は、上述した問題点に鑑みなされ
たものであって、その目的は、ゲート絶縁膜の膜厚を薄
くしながらもトランジスタの電流駆動能力を劣化するこ
となく、耐圧不良を改善できる電極基板の製造方法を提
供することにある。

【０００５】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１に記載の電極基板の製造方法
は、半導体層を有する基板上に、ダミーゲート絶縁膜及
び前記ダミーゲート電極を形成する第１工程と、前記ダ
ミーゲート電極をマスクとして、前記半導体層に不純物
を注入する第２工程と、前記ダミーゲート絶縁膜及び前
記ダミーゲート電極を除去する第３工程と、前記半導体
層上にゲート絶縁膜を形成する第４工程と、前記ゲート
絶縁膜上にゲート電極を形成する第５工程と、を備えた
ことを特徴とする。

【０００６】請求項３に記載の電極基板の製造方法は、
半導体層を有する基板上に、ダミーゲート絶縁膜及び前
記ダミーゲート電極を形成する第１工程と、前記ダミー
ゲート電極の端部に絶縁膜によって側壁を形成する第２
工程と、前記ダミーゲート電極をマスクとして、前記ダ
ミーゲート絶縁膜及び前記側壁を介して前記半導体層に
不純物を注入し、前記ダミーゲート絶縁膜に覆われた前
記半導体層にソース領域及びドレイン領域を形成すると
ともに、前記ダミーゲート絶縁膜及び前記側壁に覆われ
た前記半導体層に低濃度不純物領域を形成する第３工程
と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極
を除去する第４工程と、前記半導体層上にゲート絶縁膜
を形成する第５工程と、前記ゲート絶縁膜上にゲート電
極を形成する第６工程と、を備えたことを特徴とする。

【０００７】

【発明の実施の形態】以下、この発明の液晶表示装置に
適用される電極基板の製造方法の一実施の形態について
図面を参照して説明する。

【０００８】図１には、この発明の製造方法によって製
造される液晶表示装置の液晶表示パネルの一例が概略的
に示されている。

【０００９】図２には、この発明の製造方法によって製
造される液晶表示装置の回路構成が概略的に示されてい
る。

【００１０】液晶表示パネル１０は、図１及び図２に示
すように、第１基板としてのアレイ基板１００と、この
アレイ基板１００に対向配置された第２基板としての対
向基板２００と、アレイ基板１００と対向基板２００と
の間に配置された液晶組成物３００とを備えている。こ
のような液晶表示パネル１０において、画像を表示する
表示エリア１０２は、アレイ基板１００と対向基板２０
０とを貼り合わせるシール材１０６によって囲まれた領
域内に形成され、表示エリア１０２内から引出された各
種配線パターン及び駆動回路を有する周辺エリア１０４
は、シール材１０６の外側の領域に形成されている。シ
ール材１０６は、アレイ基板１００と対向基板２００と
の間に液晶組成物３００を封入するための液晶注入口１
０７を除いて塗布される。

【００１１】アレイ基板１００の表示エリア１０２は、
図２に示すように、透明な絶縁性基板、例えば厚さが
０．７ｍｍのガラス基板上にマトリクス状に配置された
ｍｘｎ個の画素電極１５１、これら画素電極１５１の行
方向に沿って形成されたｍ本の走査線Ｙ１〜Ｙｍ、これ
ら画素電極１５１の列方向に沿って形成されたｎ本の信
号線Ｘ１〜Ｘｎ、ｍｘｎ個の画素電極１５１に対応して
走査線Ｙ１〜Ｙｍおよび信号線Ｘ１〜Ｘｎの交差位置近
傍にスイッチング素子として配置されたｍｘｎ個の薄膜
トランジスタすなわち画素ＴＦＴ１２１、走査線Ｙ１〜
Ｙｍを駆動する走査線駆動回路１８、これら信号線Ｘ１
〜Ｘｎを駆動する信号線駆動回路１９を有している。

【００１２】走査線Ｙ及び信号線Ｘは、アルミニウムや
モリブデン−タングステン（ＭｏＷ）合金などの低抵抗
材料によって形成されている。画素電極１５１は、透明
な導電性部材、例えばインジウム−ティン−オキサイド
すなわちＩＴＯによって形成されている。

【００１３】ＴＦＴ１２１は、走査線Ｙ自体あるいは走
査線Ｙから突出した部分をゲート電極とし、多結晶シリ
コン薄膜を活性層とする例えばトップゲート型多結晶シ
リコン薄膜トランジスタによって構成されている。半導
体層のソース領域は、画素電極１５１に電気的に接続さ
れたソース電極にコンタクトし、半導体層のドレイン領
域は、信号線の一部をなすドレイン電極にコンタクトし
ている。

【００１４】画素電極１５１の表面は、対向基板２００
との間に介在される液晶組成物３００を配向させるため
の配向膜によって覆われている。

【００１５】各ＴＦＴ１２１は、対応走査線が走査線駆
動回路１８によって駆動されることにより対応行の画素
電極１５１が選択されたときに信号線駆動回路１９によ
って駆動される信号線Ｘ１〜Ｘｎの電位をこれら対応行
の画素電極１５１に印加するスイッチング素子として用
いられる。

【００１６】周辺エリア１０４Ｙに設けられた走査線駆
動回路１８は、各水平走査周期で順次走査線Ｙ１〜Ｙｍ
に走査電圧を供給し、周辺エリア１０４Ｘに設けられた
信号線駆動回路１９は、各水平走査周期毎に画素信号電
圧を各信号線Ｘ１〜Ｘｎに供給する。

【００１７】これら走査線駆動回路１８及び信号線駆動
回路１９は、ｎチャネル型薄膜トランジスタ及びＰチャ
ネル型薄膜トランジスタからなる相補型の回路によって
構成されている。これらの薄膜トランジスタは、多結晶
シリコン薄膜のような多結晶半導体薄膜、すなわち非単
結晶半導体薄膜を活性層とするトップゲート型薄膜トラ
ンジスタである。

【００１８】また、アレイ基板１００の表示エリア１０
２及び周辺エリア１０４（Ｘ、Ｙ）における非画素部、
すなわち信号線Ｘ及び走査線Ｙなどの配線パターン、Ｔ
ＦＴ１２１、周辺額縁部などの上には、アレイ基板１０
０と対向基板２００と間に約５μｍのギャップを形成す
るための図示しないスペーサが配置され、これにより、
アレイ基板１００と対向基板２００との間のギャップが
設定される。スペーサとしては、球状のものを散布して
配置しても良いし、また、基板に一体的に形成しても良
い。

【００１９】対向基板２００の表示エリア１０２は、透
明な絶縁性基板、例えば厚さが０．７ｍｍのガラス基板
上に配設された、画素電極１５１との間で電位差を形成
する透明導電性部材、例えばインジウム−ティン−オキ
サイドすなわちＩＴＯによって形成された対向電極２０
４、及び、アレイ基板１００との間に介在される液晶組
成物３００を配向させるための配向膜を備えている。

【００２０】対向電極２０４は、複数の画素電極１５１
に対向して基準電位に設定される。基板の周囲に配置さ
れた電極転移材すなわちトランスファとしての銀ペース
トは、アレイ基板１００から対向基板２００へ電圧を供
給するために設けられ、対向電極２０４は、トランスフ
ァを介して接続された対向電極駆動回路２０により駆動
される。

【００２１】画素電極１５１と、対向電極２０４との間
に挟持された液晶層３００により、液晶容量ＣＬを形成
する。アレイ基板１００は、液晶容量ＣＬと電気的に並
列に補助容量ＣＳを形成するための一対の電極を備えて
いる。すなわち、補助容量ＣＳは、画素電極１５１と同
電位の補助容量電極６１と、所定の電位に設定された補
助容量線５２との間に形成される電位差によって形成さ
れる。

【００２２】この液晶表示パネル１０の表裏面、すなわ
ちアレイ基板１００及び対向基板２００の外面には、液
晶表示装置の表示モードや、液晶組成物のツイスト角な
どに応じて偏向面が選択された偏光板が必要に応じて配
設されている。

【００２３】次に、このアレイ基板１００上に形成され
る画素ＴＦＴの製造方法について説明する。

【００２４】図３の（ａ）に示すように、まず、所定形
状にパターニングされた半導体層を有する基板上に、ダ
ミーゲート絶縁膜及びダミーゲート電極を形成する。

【００２５】すなわち、洗浄した絶縁性基板、すなわち
ガラス基板４０１上に、ＳｉＯ２／ＳｉＮのアンダーコ
ート層４０３を形成する。そして、このアンダーコート
層４０３上に、プラズマＣＶＤにより、非晶質シリコン
を成膜する。そして、ＥＬＡ、すなわちエキシマ・レー
ザ・アニールにより、全面の非晶質シリコンを多結晶化
した後、所定形状の島状にパターニングして画素ＴＦＴ
の半導体層、すなわち多結晶シリコン膜４０５を形成す
る。そして、基板上の全面に、プラズマＣＶＤにより、
ＳｉＯ２等からなるダミー酸化膜４０７を堆積する。そ
して、ダミー酸化膜４０７上に、スパッタ法により、ゲ
ートシリコンを堆積した後、所定のゲート電極形状にパ
ターニングし、ダミーゲート電極４０９を形成する。

【００２６】続いて、図３の（ｂ）に示すように、ダミ
ーゲート電極をマスクとして、ダミーゲート絶縁膜４０
７を介して多結晶シリコン膜４０５に不純物を注入す
る。

【００２７】すなわち、多結晶シリコン膜４０５に、イ
オンドーピング法により、ダミーゲート電極に対して自
己整合的に不純物を注入し、ソース領域４０５Ｓ、ドレ
イン領域４０５Ｄ等の不純物形成領域を形成する。そし
て、ドーピング終了後、活性化炉にて注入した不純物の
活性化処理を施す。

【００２８】続いて、図３の（ｃ）に示すように、基板
上の全面に、層間絶縁膜４１１を形成する。この層間絶
縁膜４１１は、ＳｉＯ２等をＣＶＤで形成しても良い
し、樹脂膜を用いたり、積層して平坦化しても構わな
い。

【００２９】続いて、図３の（ｄ）に示すように、ダミ
ーゲート電極４０９を露出するまで層間絶縁膜４１１を
除去し、平坦化する。すなわち、ダミーゲート電極４０
９上に堆積された層間絶縁膜４１１を、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎ
ｇ）等によって除去して平坦化し、ダミーゲート電極４
０９を露出させる。

【００３０】続いて、図３の（ｅ）に示すように、ダミ
ーゲート絶縁膜４０７及びダミーゲート電極４０９を除
去する。すなわち、ドライエッチング及びウエットエッ
チングにより、露出したダミーゲート電極４０９を除去
した後、ダミーゲート絶縁膜４０７の一部、すなわちダ
ミーゲート電極４０９の直下に位置していたダミーゲー
ト絶縁膜４０７を除去して多結晶シリコン膜４０５を露
出する。

【００３１】続いて、図３の（ｆ）に示すように、露出
した多結晶シリコン膜４０５上及び層間絶縁膜４１１上
に、ＣＶＤにより、ＳｉＯ２、Ｔａ２Ｏ５、ＳｉＮ、Ｓ
ｉＯＮの少なくとも１種類の高誘電率ゲート絶縁膜４１
３を形成する。この実施の形態では、高誘電率ゲート絶
縁膜４１３は、ＳｉＯ２とＴａ２Ｏ５の積層膜によって
形成し、それぞれの膜厚は、３ｎｍ／３０ｎｍとした。
ＳｉＯ２は、多結晶シリコン膜とＴａ２Ｏ５膜の界面状
態を改善するための緩衝層の役割を果たす。

【００３２】続いて、図３の（ｇ）に示すように、ゲー
ト絶縁膜４１３上に、スパッタ法により、アルミニウム
（Ａｌ）４１５を成膜する。

【００３３】続いて、図４の（ａ）に示すように、成膜
されたＡｌ４１５を、ＣＭＰを用いてゲート絶縁膜４１
３が露出するまで平坦化することで、走査線Ｙと一体の
メタル・ゲート電極４１７を形成する。この実施の形態
では、Ａｌをゲート電極として用いたが、Ａｌ、タング
ステン（Ｗ）、銅（Ｃｕ）、クリプトン（Ｃｒ）、タリ
ウム（Ｔａ）、チタン（Ｔｉ）、シリコン（Ｓｉ）のい
ずれかの単体、少なくともいずれかを含む金属、また
は、Ａｌ／Ｓｉ、Ａｌ／Ｓｉ／Ｃｕなどの積層体を用い
ても構わない。また、この実施の形態では、厚さ１０ｎ
ｍのＴｉＮによるバリアメタルをＡｌ成膜前にＣＶＤで
形成し、Ａｌスパッタ後、３００℃でリフローした。そ
して、ＣＭＰで平坦化しゲート加工を完成する。

【００３４】本プロセスでは、ゲート加工するためのリ
ソグラフィ工程を省略できる。さらには、通常、ゲート
電極の加工に用いる反応性イオンエッチングすなわちＲ
ＩＥを省略できるため、帯電によるゲート絶縁膜損傷を
回避できる。

【００３５】続いて、図４の（ｂ）に示すように、基板
全面に、ＣＶＤにより、絶縁膜４１９を形成する。

【００３６】続いて、図４の（ｃ）に示すように、絶縁
膜４１９、ゲート絶縁膜４１３、層間絶縁膜４１１、ダ
ミーゲート絶縁膜４０７を多結晶シリコン膜４０５のソ
ース領域４０５Ｓ及びドレイン電極４０５Ｄまで貫通す
るコンタクトホール４２１を形成する。

【００３７】続いて、図４の（ｄ）に示すように、スパ
ッタ法により、Ａｌなどの金属膜を成膜し、所定形状に
パターニングすることにより、信号線Ｘと一体のソース
電極４２３Ｓ、及び、画素電極１５１にコンタクトする
ドレイン電極４２３Ｄを形成し、画素ＴＦＴ１２１を作
成する。

【００３８】上述したように、予めダミーゲート絶縁膜
及びダミーゲート電極を形成し、半導体層に自己整合的
に不純物を注入してソース領域及びドレイン領域を形成
した後に、ダミーゲート絶縁膜及びダミーゲート電極を
高誘電率ゲート絶縁膜及びメタルゲート電極に置き換え
ることにより、ソース領域及びドレイン領域を形成する
高温プロセスの後に高温処理に弱い高誘電率ゲート絶縁
膜を導入することが可能となる。この高誘電率ゲート絶
縁膜を適用することにより、薄膜化した場合でも耐圧不
良を改善することができ、トランジスタの電流駆動能力
の劣化を防止することが可能となる。

【００３９】次に、このアレイ基板１００上に形成され
る走査線駆動回路１８及び信号線駆動回路１９の、ｎチ
ャネル型ＴＦＴの製造方法について説明する。なお、上
述した製造方法と同一のプロセスについては、同一の参
照符号を付して詳細な説明を省略する。

【００４０】図５の（ａ）に示すように、まず、ガラス
基板４０１上に、ＳｉＯ２／ＳｉＮのアンダーコート層
４０３を形成した後、このアンダーコート層４０３上
に、多結晶シリコン膜４０５を形成する。そして、基板
上の全面に、ＳｉＯ２等からなるダミー酸化膜４０７を
堆積する。そして、ダミー酸化膜４０７上に、ダミーゲ
ート電極４０９を形成する。そして、このダミーゲート
電極４０９をマスクとして、イオンドーピング法によ
り、低濃度に不純物イオンを多結晶シリコン膜４０５に
注入する。

【００４１】続いて、図５の（ｂ）に示すように、ダミ
ーゲート電極４０９の端部に酸化物からなる絶縁膜によ
って側壁４１０を形成する。

【００４２】続いて、図５の（ｃ）に示すように、ダミ
ーゲート電極４０９及び側壁４１０をマスクとして、多
結晶シリコン膜４０５に不純物を注入する。

【００４３】すなわち、イオンドーピング法により、ダ
ミーゲート電極４０９に対して、自己整合的に高濃度に
不純物を注入し、ダミーゲート絶縁膜４０７によって覆
われた多結晶シリコン膜４０５に、ソース領域４０５Ｓ
及びドレイン領域４０５Ｄを形成するとともに、ダミー
ゲート絶縁膜４０７及び側壁４１０によって覆われた多
結晶シリコン膜４０５に、低濃度不純物領域すなわちＬ
ＤＤ領域４０５Ｌを形成する。そして、ドーピング終了
後、活性化炉にて注入した不純物の活性化処理を施す。
上記の他に、例えばダミーゲート電極４０９、及び側壁
４１０形成後に高濃度にイオンドーピング法により不純
物イオンを注入して、一括してソース領域及びドレイン
領域、さらにＬＤＤ領域を形成しても良い。

【００４４】続いて、図５の（ｄ）に示すように、基板
上の全面に、層間絶縁膜４１１を形成する。

【００４５】続いて、図５の（ｅ）に示すように、ダミ
ーゲート電極４０９を露出するまで層間絶縁膜４１１を
平坦化する。

【００４６】続いて、図５の（ｆ）に示すように、ダミ
ーゲート絶縁膜４０７及びダミーゲート電極４０９を除
去して、多結晶シリコン膜４０５を露出する。

【００４７】続いて、図６の（ａ）に示すように、露出
した多結晶シリコン膜４０５上及び層間絶縁膜４１１上
に、ＳｉＯ２、Ｔａ２Ｏ５、ＳｉＮ、ＳｉＯＮの少なく
とも１種類の高誘電率ゲート絶縁膜４１３を形成する。
この実施の形態では、高誘電率ゲート絶縁膜４１３は、
ＳｉＯ２とＴａ２Ｏ５の積層膜によって形成し、それぞ
れの膜厚は、３ｎｍ／３０ｎｍとした。

【００４８】続いて、図６の（ｂ）に示すように、ゲー
ト絶縁膜４１３上に、アルミニウム（Ａｌ）４１５を成
膜する。

【００４９】続いて、図６の（ｃ）に示すように、成膜
されたＡｌ４１５を、ゲート絶縁膜４１３が露出するま
で平坦化することで、メタル・ゲート電極４１７を形成
する。この実施の形態では、Ａｌをゲート電極として用
いたが、Ａｌ、タングステン（Ｗ）、銅（Ｃｕ）、クリ
プトン（Ｃｒ）、タリウム（Ｔａ）、チタン（Ｔｉ）、
シリコン（Ｓｉ）のいずれかの単体、少なくともいずれ
かを含む金属、または、Ａｌ／Ｓｉ、Ａｌ／Ｓｉ／Ｃｕ
などの積層体を用いても構わない。また、この実施の形
態では、厚さ１０ｎｍのＴｉＮによるバリアメタルをＡ
ｌ成膜前にＣＶＤで形成し、Ａｌスパッタ後、３００℃
でリフローした。そして、ＣＭＰで平坦化しゲート加工
を完成する。

【００５０】本プロセスでは、ゲート加工するためのリ
ソグラフィ工程を省略できる。さらには、通常、ゲート
電極の加工に用いる反応性イオンエッチングすなわちＲ
ＩＥを省略できるため、帯電によるゲート絶縁膜損傷を
回避できる。

【００５１】続いて、図６の（ｄ）に示すように、基板
全面に、絶縁膜４１９を形成する。

【００５２】続いて、図６の（ｅ）に示すように、絶縁
膜４１９、ゲート絶縁膜４１３、層間絶縁膜４１１、ダ
ミーゲート絶縁膜４０７を多結晶シリコン膜４０５のソ
ース領域４０５Ｓ及びドレイン電極４０５Ｄまで貫通す
るコンタクトホール４２１を形成する。

【００５３】続いて、図６の（ｆ）に示すように、Ａｌ
などの金属膜を成膜し、所定形状にパターニングするこ
とにより、ソース電極４２３Ｓ、及び、ドレイン電極４
２３Ｄを形成し、走査線駆動回路１８及び信号線駆動回
路１９に適用されるｎチャネル型ＴＦＴを作成する。

【００５４】このようにして形成したアレイ基板１００
を対向基板２００と張り合わせ、液晶材料３００を注入
することによって液晶パネル１０を作成する。

【００５５】この実施の形態で作成したアレイ基板で
は、従来ではゲート絶縁が得られなかった３３ｎｍとい
う薄膜のゲート絶縁膜を用いた多結晶シリコンＴＦＴに
よる液晶パネルを製作することができた。

【００５６】上述したように、この電極基板の製造方法
によれば、ゲート絶縁膜の膜厚を薄くしながらトランジ
スタの電流駆動能力を劣化せずにゲートのリーク電流を
低く抑えることが可能である。すなわち、ゲート絶縁膜
は、薄膜化すると耐圧不良となり、薄膜化限界が生じ
る。この限界をＴａ２Ｏ５等の高誘電率ゲート絶縁膜を
用いることにより打破できる。さらに、メタルゲート電
極は、ゲート電極の低抵抗化とゲート絶縁膜の実行的な
薄膜化といった２つの効果を持つ。これまで主流であっ
た、多結晶シリコンからＡｌやＷといった低抵抗の金属
材料にすると、ゲート電極の厚さを厚くすることなしに
低抵抗となるため、電極のアスペクト比を低く抑えられ
る。ゲート絶縁膜の実行的な薄膜化とは、多結晶シリコ
ンゲートを電極に用いると約０．４ｎｍの空乏層ができ
るが、低抵抗金属を用いると空乏化は起こらず実行的な
ゲート絶縁膜を薄くすることができる。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、ゲート絶縁膜の膜厚を薄くしながらもトランジスタ
の電流駆動能力を劣化することなく、耐圧不良を改善で
きる電極基板の製造方法を提供することができる。

【図面の簡単な説明】

【図１】図１は、この発明の製造方法によって製造され
る液晶表示パネルの一例を概略的に示す図である。

【図２】図２は、この発明の製造方法によって製造され
た液晶表示装置の構成を概略的に示す図である。

【図３】図３の（ａ）乃至（ｇ）は、この発明の画素Ｔ
ＦＴの製造方法を説明するための図である。

【図４】図４の（ａ）乃至（ｄ）は、この発明の画素Ｔ
ＦＴの製造方法を説明するための図である。

【図５】図５の（ａ）乃至（ｆ）は、この発明のｎチャ
ネル型ＴＦＴの製造方法を説明するための図である。

【図６】図６の（ａ）乃至（ｆ）は、この発明のｎチャ
ネル型ＴＦＴの製造方法を説明するための図である。

【符号の説明】

１００…アレイ基板１２１…画素ＴＦＴ１５１…画素電極４０１…ガラス基板４０５…多結晶シリコン膜４０７…ダミーゲート絶縁膜４０９…ダミーゲート電極４１１…層間絶縁膜４１３…高誘電率ゲート絶縁膜４１７…ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６２７ＡＦターム(参考） 2H092 GA61 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB51 JB58 JB63 JB69 JB79 KA04 KA07 KA16 KA18 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA23 MA27 MA28 MA41 MA47 NA14 NA22 NA25 PA06 4M104 AA09 BB01 BB02 BB04 BB13 BB14 BB17 BB18 CC05 DD03 DD04 DD11 DD37 DD75 EE03 EE09 EE12 EE16 EE17 EE18 FF13 FF18 GG09 HH20 5F110 AA06 AA12 BB02 CC02 DD02 DD13 DD14 EE02 EE03 EE04 EE09 EE14 EE32 EE44 EE47 EE50 FF01 FF02 FF03 FF04 FF09 FF29 GG02 GG12 GG45 HJ13 HJ23 HL03 HL23 HM15 NN01 NN02 NN23 NN27 PP03 QQ19

Claims

【特許請求の範囲】

【請求項１】半導体層を有する基板上に、ダミーゲート
絶縁膜及び前記ダミーゲート電極を形成する第１工程
と、前記ダミーゲート電極をマスクとして、前記半導体層に
不純物を注入する第２工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を除
去する第３工程と、前記半導体層上にゲート絶縁膜を形成する第４工程と、前記ゲート絶縁膜上にゲート電極を形成する第５工程
と、を備えたことを特徴とする電極基板の製造方法。
【請求項２】前記第２工程の後に、前記基板上に絶縁膜を形成する第６工程と、前記ダミーゲート電極を露出するまで前記絶縁膜を平坦
化する第７工程と、を備えたことを特徴とする請求項１に記載の電極基板の
製造方法。
【請求項３】半導体層を有する基板上に、ダミーゲート
絶縁膜及び前記ダミーゲート電極を形成する第１工程
と、前記ダミーゲート電極の端部に絶縁膜によって側壁を形
成する第２工程と、前記ダミーゲート電極をマスクとして、前記ダミーゲー
ト絶縁膜及び前記側壁を介して前記半導体層に不純物を
注入し、前記ダミーゲート絶縁膜に覆われた前記半導体
層にソース領域及びドレイン領域を形成するとともに、
前記ダミーゲート絶縁膜及び前記側壁に覆われた前記半
導体層に低濃度不純物領域を形成する第３工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を除
去する第４工程と、前記半導体層上にゲート絶縁膜を形成する第５工程と、前記ゲート絶縁膜上にゲート電極を形成する第６工程
と、を備えたことを特徴とする電極基板の製造方法。
【請求項４】前記第３工程の後に、前記基板上に絶縁膜を形成する第６工程と、前記ダミーゲート電極を露出するまで前記絶縁膜を平坦
化する第７工程と、を備えたことを特徴とする請求項３に記載の電極基板の
製造方法。
【請求項５】前記ゲート絶縁膜は、Ta₂O₅、SiO₂、SiN、
SiONの少なくとも１種類の誘電体膜によって形成された
ことを特徴とする請求項１または３に記載の電極基板の
製造方法。
【請求項６】前記ゲート電極は、Al、W、Cu、Cr、Ta、T
i、Siのいずれかの単体、または少なくともいずれかを
含む金属によって形成されたことを特徴とする請求項１
または３に記載の電極基板の製造方法。