JP2015005705A - 薄膜トランジスタ素子及びその製造方法 - Google Patents

Abstract

【課題】ＴＦＴ特性の経時的な特性劣化や製品間でのばらつきを抑制し、信頼性が高く安定して動作する薄膜トランジスタ素子を提供する。
【解決手段】ゲート電極７に対向するチャネル領域４ｂと、チャネル領域４ｂを挟み、ソース電極９及びドレイン電極１０のそれぞれと電気的に接続された一対のコンタクト領域４ａ₁，４ａ₂と、からなる酸化物半導体層４と、酸化物半導体層４のゲート電極７と対向する面と反対の面側に配され、チャネル領域４ｂに接触し前記一対のコンタクト領域４ａ₁，４ａ₂には非接触である第１酸化物層３と、酸化物半導体層４のゲート電極７と対向する面側に配され、チャネル領域４ｂに接触し一対のコンタクト領域４ａ₁，４ａ₂には非接触である第２酸化物層５と、を備え、第１酸化物層３及び第２酸化物層５は、何れも、チャネル領域４ｂより高い酸素濃度を有する。
【選択図】図１

Description

本発明は、酸化物半導体からなるチャネル層を備える薄膜トランジスタ素子及びその製造方法に関する。

昨今、酸化亜鉛（ＺｎＯ）、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）や酸化インジウム錫亜鉛（ＩｎＳｎＺｎＯ）等の酸化物半導体は、電子移動度が高い上に、大面積基板での製造が可能という優れた特長を有しており、積極的に研究開発がなされている。
一例として、図６に示す特許文献１に開示されている酸化物半導体を用いた薄膜トランジスタ（以下、ＴＦＴと称す）９０１の構造を説明する。この構造は所謂トップゲート構造であり、基板９０２、ソース電極９０９、ドレイン電極９１０、酸化物半導体層９０４、ゲート絶縁層９０６、ゲート電極９０７、パッシベーション層９０８を備える。酸化物半導体層９０４としては真性半導体である酸化亜鉛を用いている。

酸化物半導体層９０４のうち、ソース電極９０９及びドレイン電極９１０と接触する一対の領域９０４ａ₁及び９０４ａ₂（以下、コンタクト領域と称す）は、それらに挟まれた領域９０４ｂ（以下、チャネル領域と称す）にキャリアを供給するための層である。また、この一対のコンタクト領域９０４ａ₁及び９０４ａ₂はソース・ドレイン電極と接する領域でもあるため、ソース・ドレイン電極とのコンタクト抵抗を低減しておく必要がある。よって、コンタクト領域９０４ａ₁及び９０４ａ₂はチャネル領域９０４ｂよりも電気抵抗率を低くする必要がある。

そこで、特許文献１ではゲート電極９０７をマスクとしてコンタクト領域９０４ａ₁及び９０４ａ₂にプラズマ処理等を施し、酸素欠損を生成させてキャリア濃度を増加させ、コンタクト領域９０４ａ₁及び９０４ａ₂の電気抵抗率を低くしている。

特開２００７−２２０８１６号公報

しかしながら、酸素欠損は酸化物半導体層中を移動することがあり、また、移動の仕方にもばらつきがある。特に特許文献１のようにプラズマ処理をした場合は、プラズマ処理のエネルギーが高いため酸素欠損の移動のばらつきが顕著である。そのため、ＴＦＴ特性の経時的な特性劣化や製品間でのばらつきが生じる。
そこで本発明は、ＴＦＴ特性の経時的な特性劣化や製品間でのばらつきを抑制し、信頼性が高く安定して動作する薄膜トランジスタ素子を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ素子は、ゲート電極に印加された電圧に応じてソース電極とドレイン電極との間に流れる電流が変化する薄膜トランジスタ素子であって、前記ゲート電極に対向するチャネル領域と、前記チャネル領域を挟み、前記ソース電極及び前記ドレイン電極のそれぞれと電気的に接続された一対のコンタクト領域と、を有する酸化物半導体層と、前記酸化物半導体層の前記ゲート電極と対向する面と反対の面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第１酸化物層と、前記酸化物半導体層の前記ゲート電極と対向する面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第２酸化物層と、を備え、前記第１酸化物層及び前記第２酸化物層は、何れも、前記チャネル領域より高い酸素濃度を有することを特徴とする。

また、前記第２酸化物層と前記酸化物半導体層とは、構成元素が同じで化合比が異なる材質を主成分としてもよい。
また、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含んでいてもよい。
また、前記酸化物半導体層の膜厚が１０ｎｍ以上５０ｎｍ以下であってもよい。
また、さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、前記基板は樹脂からなっていてもよい。

また、さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、平面視において、前記第１酸化物層の面積は前記第２酸化物層の面積よりも大きいこととしてもよい。
また、さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、前記第２酸化物層の密度は前記酸化物半導体層の密度より低くてもよい。

また、さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、前記第１酸化物層の膜厚が５０ｎｍ以上１００ｎｍ以下であってもよい。
また、ゲート電極に印加された電圧に応じてソース電極とドレイン電極との間に流れる電流が変化する薄膜トランジスタ素子であって、前記ゲート電極に対向するチャネル領域と、前記チャネル領域を挟み、前記ソース電極及び前記ドレイン電極のそれぞれと電気的に接続された一対のコンタクト領域と、を有する酸化物半導体層と、前記酸化物半導体層の前記ゲート電極と対向する面と反対の面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第１酸化物層と、前記酸化物半導体層の前記ゲート電極と対向する面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第２酸化物層と、を備えていてもよい。

上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ素子の製造方法は、基板の第１領域上に第１の酸素濃度を有する第１酸化物層を形成する工程と、前記基板の第１領域を挟む一対の第２領域及び前記第１酸化物層の上に前記第１の酸素濃度よりも低い第２の酸素濃度を有する酸化物半導体層を連続して形成する工程と、前記酸化物半導体層の前記第１領域に相当する領域上に、前記第２の酸素濃度よりも高い第３の酸素濃度を有する第２酸化物層と前記第２酸化物層上のゲート絶縁層と前記ゲート絶縁層上のゲート電極とを含む多層構造を形成する工程と、前記酸化物半導体層の前記一対の第２領域の一方に相当する領域に電気的に接続されるソース電極と、前記酸化物半導体層の前記一対の第２領域の他方に相当する領域に電気的に接続されるドレイン電極とを形成する工程と、前記第１酸化物層、前記酸化物半導体層及び前記第２酸化物層に熱処理を施すことで、前記第１酸化物層及び前記第２酸化物層から前記酸化物半導体層の前記第１領域に相当する領域に酸素を拡散させる工程と、を含んでいてもよい。

また、前記熱処理は雰囲気温度を１５０℃以上の温度で行ってもよい。
また、前記多層構造を形成する工程は、前記酸化物半導体層を覆うように第２酸化物膜を形成するサブ工程と、第２酸化物膜を覆うようにゲート絶縁膜を形成するサブ工程と、前記ゲート絶縁膜を覆うようにゲートメタルを形成するサブ工程と、前記ゲートメタルをパターニングして、ゲート電極を形成するサブ工程と、前記ゲート電極をマスクとして、前記ゲート絶縁膜及び前記第２酸化物膜の両方を同一のエッチャントでエッチングして前記ゲート絶縁層及び前記第２酸化物層を形成するサブ工程と、を含んでいてもよい。

本発明の一態様に係る薄膜トランジスタ素子では、チャネル領域はそれよりも高い酸素濃度を有している第１酸化物層及び第２酸化物層と接触している。また、チャネル領域の両側に位置する一対のコンタクト領域は、何れも、第１酸化物層及び第２酸化物層とは接触していない。
上記構成により、チャネル領域は、第１酸化物層及び第２酸化物層から酸素が拡散し、一対のコンタクト領域より高い酸素濃度となっている。一方、一対のコンタクト領域には酸素が拡散しないので低いままの酸素濃度を維持している。

そして、上記の酸素拡散が完了した後も、第１酸化物層及び第２酸化物層の酸素濃度はチャネル領域の酸素濃度よりも高く維持されている。そのため、ＴＦＴの連続駆動時に第２酸化物層にかかるバイアスによる酸素の移動の影響が小さくなり、バイアスストレス下でもＴＦＴ特性のシフトを抑制できる。よって、チャネル領域の酸素濃度、ひいてはキャリア濃度を安定的に維持することができる。

従って、本発明の一態様に係る薄膜トランジスタ素子によれば、ＴＦＴ特性の経時的な特性劣化や製品間でのばらつきを抑制し、信頼性が高く安定して動作する薄膜トランジスタ素子を提供することができる。

実施の形態１に係る酸化物半導体ＴＦＴ１の断面図である。 （１Ａ）〜（１１Ａ）は、実施の形態１に係る酸化物半導体ＴＦＴ１の製造プロセスを示す断面図である。 （１Ｂ）〜（３Ｂ）、（６Ｂ）、（９Ｂ）、（１１Ｂ）は、実施の形態１に係る酸化物半導体ＴＦＴ１の製造プロセスを示す平面図である。 各層のエッチレートとエッチング時間を示す図である。 実施の形態２に係る酸化物半導体ＴＦＴ１０１の断面図である。 従来技術に係る酸化物半導体ＴＦＴ９０１の断面図である。

本発明を実施するための形態を、図面を参照して詳細に説明する。
≪実施の形態１≫
１．酸化物半導体ＴＦＴ１の構成
本実施の形態１に係る酸化物半導体ＴＦＴ１について、図１を用いて説明する。このＴＦＴ１は、基板２、第１酸化物層３、酸化物半導体層４、第２酸化物層５、ゲート絶縁層６、ゲート電極７、パッシベーション層８、ソース電極９及びドレイン電極１０を備えている。ＴＦＴ１は所謂トップゲート型（スタガー構造）のＴＦＴである。

基板２は、ガラス基板である。基板２の材料としては、ガラスの他にシリコン（Ｓｉ）、合成石英、樹脂等でもよい。尚、基板２の表面に例えばＳｉを含む絶縁膜材料からなる絶縁層を下地膜として設けてもよい。本明細書中でこのように下地膜を設けた場合は、下地膜込みで基板２と称することとする。この下地膜を設ける構成とすると、金属元素等の不純物が酸化物半導体層４に拡散するのが防止される。

第１酸化物層３は、基板２上に設けられている。第１酸化物層３の材料としては、ＭＯ（Ｍは、Ａｌ，Ｓｉ，Ｇａ，Ｉｎ，Ｚｎ，Ｓｎ，Ｔｉのうちの少なくとも１種）を主成分として含む酸化物を利用することができる。第１酸化物層３はチャネル領域と接するため、第１酸化物層３から水素等の不純物がチャネル領域に混入すると、ＴＦＴ特性が不安定になる。そのため第１酸化物層３としては、低水素濃度の酸化物である酸化シリコンまたは酸化アルミニウムがより好ましい。第１酸化物層３の膜厚は、例えば、５０ｎｍ〜１００ｎｍである。

酸化物半導体層４は、中央部分とこれに連なる両端部分とを有し、中央部分が第１酸化物層３上に設けられ、両端部分が基板２上に設けられている。酸化物半導体層４の材料としては、ＭＯ（Ｍは、Ａｌ，Ｇａ，Ｉｎ，Ｚｎ，Ｓｎ，Ｔｉのうちの少なくとも１種）を主成分として含む酸化物を利用することができる。具体的に例示すると、Ｉｎ−Ｇａ−Ｚｎ−Ｏ，Ｉｎ−Ｔｉ−Ｚｎ−Ｏ，Ｚｎ−Ｏ，Ｉｎ−Ｇａ−Ｏ，Ｉｎ−Ｚｎ−Ｏ等である。酸化物半導体層４の膜厚は、例えば、１０ｎｍ〜５０ｎｍ程度である。

第２酸化物層５は、酸化物半導体層４の中央部分上に設けられている。第２酸化物層５の材料としては、ＭＯ（Ｍは、Ａｌ，Ｓｉ，Ｇａ，Ｉｎ，Ｚｎ，Ｓｎ，Ｔｉのうちの少なくとも１種）を主成分として含む酸化物を利用することができる。尚、第２酸化物層５は酸化物半導体層４と構成元素が同じで化合比が異なる材質を主成分としてもよい。この場合、酸化物半導体層４の中央部分と第２酸化物層５の界面付近に形成されるチャネルのバンドアライメントの観点から、界面の格子非整合等によるトラップサイトの発生を回避することができる。また、第２酸化物層５とゲート絶縁層６とはゲート電極７をマスクとして同時にエッチングされて形成される場合がある。その際、第２酸化物層５が酸化物半導体層４と構成元素が同じで化合比が異なる材質を主成分とする場合には、第２酸化物層５の密度は酸化物半導体層４の密度よりも低いことが好ましい。低密度の層の方がエッチレートが高いため、第２酸化物膜のゲート電極７の直下以外の部分は除去されても、酸化物半導体層４は残存させることができる。ここでいう密度とは比重（ｇ／ｃｍ³）のことである。第２酸化物層５の好ましい密度の範囲としては、４．８ｇ／ｃｍ³以下であり、酸化物半導体層４の好ましい密度の範囲としては、５．０ｇ／ｃｍ³以上である。

ゲート絶縁層６は、第２酸化物層５上に設けられている。ゲート絶縁層６の材料としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、または酸化タンタル等を用いることができる。ゲート絶縁層６はこれらの酸化物絶縁層を用いて、単層または多層構造で形成される。
ゲート電極７は、ゲート絶縁層６上に設けられている。ゲート電極７の材料としては、Ａｌ，Ｍｏ，Ｗ，ＭｏＷ，Ｃｕ，Ｔｉ，Ｃｒ等を用いることができる。ゲート電極７はこれらの材料を用いて、単層または多層構造で形成される。

パッシベーション層８は、酸化物半導体層４、第２酸化物層５、ゲート絶縁層６及びゲート電極７を覆うように設けられている。パッシベーション層８の材料としては絶縁膜であれば特に材料、組成に限定はないが、例示すると、窒化シリコン、酸化シリコン、酸化アルミニウム等である。
また、パッシベーション層８には、２つのコンタクトホール（以下、ＣＨと称す）ＣＨ１とＣＨ２が設けられている。

ソース電極９は、パッシベーション層８上の一部とＣＨ１内に設けられている。ソース電極９の材料としては、Ｍｏ，Ａｌ，Ｔｉ等の金属を用いることができる。ゲート電極９はこれらの金属を用いて、単層または多層構造で形成される。
ドレイン電極１０は、パッシベーション層８上の一部と、ＣＨ２内に設けられている。ドレイン電極１０の材料としては、Ｍｏ，Ａｌ，Ｔｉ等の金属を用いることができる。ドレイン電極１０はこれらの金属を用いて、単層または多層構造で形成される。

そして、パッシベーション層８のＣＨ１では、酸化物半導体層４の両端部分の一方４ａ₁とソース電極９とが電気的に接続されている。また、ＣＨ２では、酸化物半導体層４の両端部分の他方４ａ₂とドレイン電極１０とが電気的に接続されている。
ここで、第１酸化物層３及び第２酸化物層５は、酸化物半導体層４の中央部分に接触している。また、第１酸化物層３及び第２酸化物層５の酸素濃度は、酸化物半導体層４の中央部分の酸素濃度よりも高い。そのため、第１酸化物層３及び第２酸化物層５内の酸素は酸化物半導体層４の中央部分内に拡散しやすい。一方、第１酸化物層３及び第２酸化物層５は、酸化物半導体層４の両端部分には接触していない。そのため、第１酸化物層３及び第２酸化物層５内の酸素が酸化物半導体層４の両端部分には拡散しにくい。これにより、酸化物半導体層４の中央部分の酸素濃度が、両端部分の酸素濃度に比べて高くなる。その結果、酸化物半導体層４の中央部分のキャリア濃度が両端部分のキャリア濃度に比べて低くなり、中央部分の電気抵抗率が両端部分の電気抵抗率よりも高くなる。第１酸化物層３と第２酸化物層５の酸素濃度及び製造時の熱処理の温度と時間を適宜調整することで、酸化物半導体層４の中央部分及び両端部分の酸素濃度、ひいてはキャリア濃度を調整することができる。そして、中央部分のキャリア濃度を１０¹⁴〜１０¹⁵／ｃｍ³程度に調整し、両端部分のキャリア濃度を１０¹⁸〜１０²³／ｃｍ³程度に調整することで、中央部分をチャネル領域４ｂとし、両端部分をコンタクト領域４ａ₁及び４ａ₂とすることができる。上記の酸素拡散は熱処理による拡散であるため、チャネル領域４ｂに与えるダメージは少ない。また、拡散処理時の条件にもよるが酸素の拡散距離は短いので、チャネル領域４ｂには拡散しても、コンタクト領域４ａ₁及び４ａ₂までは拡散しにくい。これにより、チャネル領域４ｂ及びコンタクト領域４ａ₁及び４ａ₂のキャリア濃度は安定化する。

また、第１酸化物層３は、酸化物半導体層４の中央部分の下面に接触し、第２酸化物層５は、酸化物半導体層４の中央部分の上面に接触している。即ち、酸化物半導体層４の中央部分は、第１酸化物層３と第２酸化物層５とで挟まれている。仮に、どちらか一方しか無い場合には、酸化物半導体層４の上面及び下面の一方からしか酸素が拡散されないので、酸化物半導体層４の膜厚によっては、中央部分の厚み方向全体に酸素が拡散しにくくなる。酸素が拡散しない領域が存在すると、チャネル領域が常時導通状態となり、ＴＦＴが動作可能である適切なオンオフ比を得ることができない。これに対し、本実施の形態１では、酸化物半導体層４の上面及び下面の両方から酸素が拡散されるので、酸化物半導体層４の中央部分の厚み方向全体に酸素が拡散しやすい。これにより、ＴＦＴが動作可能であるＴＦＴの適切なオンオフ比を得ることができる。
２．酸化物半導体ＴＦＴ１の製造プロセス
図２及び図３を参照して本実施の形態１に係るＴＦＴ１の製造プロセスを説明する。図２及び図３では上から時系列で並べてあり、図２の（１Ａ）〜（１１Ａ）はＴＦＴ１の形成プロセスにおけるＸ−Ｚ面における断面図、図３の（１Ｂ）〜（３Ｂ）、（６Ｂ）、（９Ｂ）、（１１Ｂ）はＺ軸の上方から見た時の平面図である。図２のＡと図３のＢとで頭の数字が同じ図同士は同一プロセスの処理後の状態を表す。

（プロセス１Ａ，１Ｂ）
基板２上に第１酸化物膜をスパッタリング法で成膜する。スパッタリング法の他にＰＥＣＶＤ法で行っても構わない。そして第１酸化物膜をパターニングして基板２の第１領域Ｓ１上に第１の酸素濃度を有する第１酸化物層３を形成する。第１酸化物層３は、以後の各層成膜時におけるアライメントマークとして利用してもよい。その場合は、アライメント装置が認識可能な厚みである５０ｎｍ以上が好ましい。また、次に成膜する酸化物半導体層４ａが第１酸化物層３の端部で切れてしまう現象を抑制するため、１００ｎｍ以下であることが好ましい。

（プロセス２Ａ，２Ｂ）
第１酸化物層３上に酸化物半導体膜をスパッタリング法で成膜する。成膜はアルゴンと酸素の混合ガス雰囲気下にて行う。第１酸化物膜と酸化物半導体膜とが構成元素が同じで化合比が異なる材質を主成分とする場合には、酸化物半導体膜の成膜を第１酸化物膜の成膜時より低い酸素濃度下で行う。このプロセスでは酸化物半導体膜の第２の酸素濃度を第１酸化物層３の第１の酸素濃度よりも低くするように酸化物半導体膜を成膜する。そして、第１領域Ｓ１を挟む一対の第２領域Ｓ２及び第１酸化物層３上に第２の酸素濃度を有する酸化物半導体層４ａを連続してパターニングして形成する。酸化物半導体層４ａの膜厚は１０ｎｍ〜５０ｎｍが好ましい。１０ｎｍ以上とすることで成膜時の膜厚制御が容易になる他、この次に成膜する第２酸化物膜５ａのエッチング時に酸化物半導体層４ａも一緒に除去されるのが防止される。さらに、５０ｎｍ以下とすることで、後の熱処理工程において第１酸化物層３及び第２酸化物層５から酸化物半導体層４ａへの酸素拡散を充分に行うことができる。

パターニングは平面視で図３（２Ｂ）に示すような形状となるように形成される。
（プロセス３Ａ，３Ｂ）
酸化物半導体層４ａ上に第２酸化物膜５ａをスパッタリング法で成膜する。酸化物半導体膜と第２酸化物膜とが構成元素が同じで化合比が異なる材質を主成分とする場合には、第２酸化物膜の成膜を酸化物半導体膜の成膜時より高い酸素濃度下で行う。このプロセスでは第２酸化物膜５ａの第３の酸素濃度を酸化物半導体層４ａの第２の酸素濃度よりも高くするように第２酸化物膜５ａを成膜する。

（プロセス４Ａ〜６Ａ，６Ｂ）
第２酸化物膜５ａ上にゲート絶縁膜６ａをＣＶＤ法で成膜する。ゲート絶縁膜６ａの材料としては酸化シリコンとし、膜厚は３００ｎｍ程度とした。この他に、ゲート絶縁膜６ａの材料として酸化アルミニウムを用いても構わない。この場合はスパッタリング法またはＡＬＤ法を使用し、膜厚は１００ｎｍ程度とする。ゲート絶縁膜６ａ上にゲートメタル７ａをスパッタリング法により成膜する。そしてゲートメタル７ａをパターニングしてゲート電極７を形成する。

（プロセス７Ａ）
ゲート電極７をマスクとして、ゲート絶縁膜６ａ及び第２酸化物膜５ａとを同時にパターニング（エッチング）する。
ここまでのプロセスにより、酸化物半導体層４ａの第１領域Ｓ１に相当する領域上に第２酸化物層５、ゲート絶縁層６及びゲート電極７が形成される。

（プロセス８Ａ）
アルゴンガス、窒素ガスまたは真空中等の不活性雰囲気下で、上記までで形成した層の熱処理を行う。酸素が存在しない雰囲気下で熱処理を行うのは、酸化物半導体層４のソース・ドレインとの一対のコンタクト領域４ａの表面に酸素が導入され、キャリア濃度が低下することがないようにするためである。この熱処理により、酸化物半導体層４ａの第１酸化物層３及び第２酸化物層５の両者に挟まれた領域と、Ｘ軸方向で第１酸化物層３に接触する部分に酸素が拡散される。そして、酸化物半導体層４中に電気抵抗率が低いコンタクト領域４ａと電気抵抗率が高いチャネル領域４ｂが生成される。また、チャネル領域４ｂへの充分な酸素拡散のためには、第１酸化物層３の平面視における面積は第２酸化物層５の平面視における面積よりも大きいことが好ましい。さらに、効果的に酸素をキャリア領域４ｂに拡散させるためには、熱処理時の雰囲気温度（基板温度と同じ）は１５０℃以上であることが好ましい。

（プロセス９Ａ〜１１Ａ，９Ｂ〜１１Ｂ）
次にパッシベーション膜８ａを成膜した上でコンタクトホールＣＨ１及びＣＨ２を形成してパッシベーション層８を形成する。
そしてソース・ドレインメタルをスパッタリングで成膜し、パターニングして、ソース電極９及びドレイン電極１０を形成する。ソース・ドレインメタルとしては膜厚１００ｎｍのＭｏ層とした。そして、ＣＨ１の部分でソース電極９と酸化物半導体層４のコンタクト領域の一方である第１のコンタクト領域４ａ₁とが電気的に接続する。また、ＣＨ２の部分でドレイン電極１０と酸化物半導体層４のコンタクト領域の他方である第２のコンタクト領域４ａ₂とが電気的に接続する。

以上で酸化物半導体ＴＦＴ１が完成する。
（プロセス８Ａの熱処理について）
プロセス８Ａの熱処理の効果についてさらに説明を行う。
この熱処理によって、第１の酸素濃度を有する第１酸化物層３と第３の酸素濃度を有する第２酸化物層５から、これらよりも酸素濃度の低い第２の酸素濃度を有する酸化物半導体層４ａに酸素が拡散する。その結果、酸化物半導体層４内に一対のコンタクト領域４ａとチャネル領域４ｂが生成される。酸化物半導体層４ａは低酸素濃度下で成膜された層であるため、酸素欠損が多く、キャリア濃度は成膜直後は高い。しかし上下の酸素リッチな酸化物層から酸素が拡散してチャネル領域４ｂのキャリア濃度が低下する。チャネル領域のキャリア濃度は真性半導体レベルの１０¹⁴〜１０¹⁵／ｃｍ³程度である。

酸素拡散が完了しチャネル領域４ｂが生成された後においても、第１酸化物層３及び第２酸化物層５の酸素濃度は酸化物半導体層４のチャネル領域４ｂの酸素濃度よりも高い。
上記の酸素拡散は熱処理による拡散であるため、チャネル領域４ｂに与えるダメージは少ない。また、本実施の形態１では酸素の拡散距離はせいぜい数十ｎｍ程度と推測され、チャネル領域には拡散しても、コンタクト領域までは拡散しにくいと考えられる。そのため、チャネル領域及びコンタクト領域のキャリア濃度は安定化する。さらに、酸素拡散が完了しチャネル領域４ｂのキャリア濃度が一定になった後もチャネル領域４ｂの酸素濃度より、第１酸化物層３及び第２酸化物層５の酸素濃度の方が高い。そのため、ＴＦＴの連続駆動時に第２酸化物層にかかるバイアスによる酸素の移動の影響が小さくなり、バイアスストレス下でもＴＦＴ特性のシフトを抑制できる。よって、チャネル領域の酸素濃度、ひいてはキャリア濃度を安定的に維持することができる。

以上により、本実施の形態１の酸化物半導体ＴＦＴ１は、ＴＦＴ特性の経時的な特性劣化や製品間でのばらつきを抑制し、信頼性が高く安定して動作することができる。
（プロセス７Ａの一括エッチングについて）
プロセス７Ａの一括エッチングの効果について説明を加える。
ここではゲート絶縁膜６ａ及び第２酸化物膜５ａとを同時にエッチングしている。この際、第２酸化物膜５ａの下層にある酸化物半導体層４ａとのエッチングの選択比を確保する必要がある。一例として、ゲート絶縁膜６ａを膜厚１００ｎｍの酸化アルミニウム、第２酸化物膜５ａを膜厚１０ｎｍの低密度高抵抗のＩｎ−Ｇａ−Ｚｎ−Ｏ、酸化物半導体層４ａを膜厚１０ｎｍの高密度低抵抗のＩｎ−Ｇａ−Ｚｎ−Ｏとした場合のエッチレート及びエッチング時間を図４に示す。この図のデータは、エッチャントとしてＢＣｌ₃を用い、ドライエッチングした場合の値を示している。第２酸化物膜５ａを低密度とし、酸化物半導体層４ａを高密度とすることで、第２酸化物膜５ａのエッチレートは酸化物半導体層４ａの約４倍となっている。ゲート絶縁膜６ａと第２酸化物膜５ａのエッチングに要する時間は、９２３秒と５４５秒を足した１４６８秒となる。よって、１〜２割のマージンを考慮しても酸化物半導体層４ａを除去してしまうことはないことが分かる。

よって、ゲート絶縁膜６ａ及び第２酸化物膜５ａとを一括してエッチングすることができる。
≪実施の形態２≫
本実施の形態２に係る酸化物半導体ＴＦＴ１０１について、図５を用いて説明する。本実施の形態２では、基板１０２として樹脂からなる基板を用いた点を除いて、他の構成や効果は実施の形態１と同様である。

酸化物半導体層の一方のコンタクト領域４ａ₁と基板１０２との界面Ｄ１及び他方のコンタクト領域４ａ₂と基板１０２との界面Ｄ２もＴＦＴを安定に動作させる上で重要な部分となる。例えば、基板から界面Ｄ１，Ｄ２を介して酸素等の不純物が混入するとコンタクト領域４ａ₁及び４ａ₂のキャリア濃度が低下し、電気抵抗率が高くなってしまう。そこで本実施の形態２では、基板１０２として酸素が含まれていない樹脂からなる基板を用いている。

本実施の形態２の構成は、実施の形態１よりもさらにコンタクト領域４ａ₁及び４ａ₂の電気抵抗率の上昇を抑制することができる点で有効である。
≪その他の事項≫
（１）本明細書中の実施の形態では、主にトップゲート構造について説明したが、これに限定されるものではなく、ボトムゲート構造にも適用可能である。
（２）本明細書中に記載された酸化物半導体ＴＦＴは、有機ＥＬディスプレイ、無機ＥＬディスプレイ、液晶ディスプレイ等、フラットパネルディスプレイに広く適用可能である。
（３）本発明に係る酸化物半導体ＴＦＴは、実施の形態の部分的な構成を、適宜組み合わせてなる構成であってもよい。また、実施の形態に記載した材料、数値等は好ましいものを例示しているだけであり、それに限定されることはない。さらに、本発明の技術的思想の範囲を逸脱しない範囲で、構成に適宜変更を加えることは可能である。本発明は、酸化物半導体ＴＦＴ全般に広く利用可能である。

本発明は、例えば有機ＥＬディスプレイや液晶ディスプレイ等のフラットパネルディスプレイ用の駆動素子として利用することができる。

１，１０１ 酸化物半導体ＴＦＴ
２，１０２ 基板
３ 第１酸化物層
４ 酸化物半導体層
４ａ₁，４ａ₂ コンタクト領域
４ｂ チャネル領域
５ 第２酸化物層
６ ゲート絶縁層
７ ゲート電極
８ パッシベーション層
９ ソース電極
１０ ドレイン電極

Claims (12)

1. ゲート電極に印加された電圧に応じてソース電極とドレイン電極との間に流れる電流が変化する薄膜トランジスタ素子であって、
   前記ゲート電極に対向するチャネル領域と、前記チャネル領域を挟み、前記ソース電極及び前記ドレイン電極のそれぞれと電気的に接続された一対のコンタクト領域と、を有する酸化物半導体層と、
   前記酸化物半導体層の前記ゲート電極と対向する面と反対の面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第１酸化物層と、
   前記酸化物半導体層の前記ゲート電極と対向する面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第２酸化物層と、を備え、
   前記第１酸化物層及び前記第２酸化物層は、何れも、前記チャネル領域より高い酸素濃度を有することを特徴とする薄膜トランジスタ素子。
2. 前記第２酸化物層と前記酸化物半導体層とは、構成元素が同じで化合比が異なる材質を主成分とすることを特徴とする請求項１に記載の薄膜トランジスタ素子。
3. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含むことを特徴とする請求項１または２に記載の薄膜トランジスタ素子。
4. 前記酸化物半導体層の膜厚が１０ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１から３のいずれかに記載の薄膜トランジスタ素子。
5. さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、
   前記基板は樹脂からなることを特徴とする請求項１から４のいずれかに記載の薄膜トランジスタ素子。
6. さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、
   平面視において、前記第１酸化物層の面積は前記第２酸化物層の面積よりも大きいことを特徴とする請求項１に記載の薄膜トランジスタ素子。
7. さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、
   前記第２酸化物層の密度は前記酸化物半導体層の密度より低いことを特徴とする請求項１に記載の薄膜トランジスタ素子。
8. さらに、前記第１酸化物層の前記酸化物半導体層とは反対側に基板を備え、
   前記第１酸化物層の膜厚が５０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ素子。
9. ゲート電極に印加された電圧に応じてソース電極とドレイン電極との間に流れる電流が変化する薄膜トランジスタ素子であって、
   前記ゲート電極に対向するチャネル領域と、前記チャネル領域を挟み、前記ソース電極及び前記ドレイン電極のそれぞれと電気的に接続された一対のコンタクト領域と、を有する酸化物半導体層と、
   前記酸化物半導体層の前記ゲート電極と対向する面と反対の面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第１酸化物層と、
   前記酸化物半導体層の前記ゲート電極と対向する面側に配され、前記チャネル領域に接触し前記一対のコンタクト領域には非接触である第２酸化物層と、を備えることを特徴とする薄膜トランジスタ素子。
10. 基板の第１領域上に第１の酸素濃度を有する第１酸化物層を形成する工程と、
    前記基板の第１領域を挟む一対の第２領域及び前記第１酸化物層の上に前記第１の酸素濃度よりも低い第２の酸素濃度を有する酸化物半導体層を連続して形成する工程と、
    前記酸化物半導体層の前記第１領域に相当する領域上に、前記第２の酸素濃度よりも高い第３の酸素濃度を有する第２酸化物層と前記第２酸化物層上のゲート絶縁層と前記ゲート絶縁層上のゲート電極とを含む多層構造を形成する工程と、
    前記酸化物半導体層の前記一対の第２領域の一方に相当する領域に電気的に接続されるソース電極と、前記酸化物半導体層の前記一対の第２領域の他方に相当する領域に電気的に接続されるドレイン電極とを形成する工程と、
    前記第１酸化物層、前記酸化物半導体層及び前記第２酸化物層に熱処理を施すことで、前記第１酸化物層及び前記第２酸化物層から前記酸化物半導体層の前記第１領域に相当する領域に酸素を拡散させる工程と、
    を含むことを特徴とする薄膜トランジスタ素子の製造方法。
11. 前記熱処理は雰囲気温度を１５０℃以上の温度で行うことを特徴とする請求項１０に記載の薄膜トランジスタ素子の製造方法。
12. 前記多層構造を形成する工程は、
    前記酸化物半導体層を覆うように第２酸化物膜を形成するサブ工程と、
    第２酸化物膜を覆うようにゲート絶縁膜を形成するサブ工程と、
    前記ゲート絶縁膜を覆うようにゲートメタルを形成するサブ工程と、
    前記ゲートメタルをパターニングして、ゲート電極を形成するサブ工程と、
    前記ゲート電極をマスクとして、前記ゲート絶縁膜及び前記第２酸化物膜の両方を同一のエッチャントでエッチングして前記ゲート絶縁層及び前記第２酸化物層を形成するサブ工程と、
    を含むことを特徴とする請求項１０に記載の薄膜トランジスタ素子の製造方法。

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