KR20140025224A - 박막 트랜지스터 기판 및 이의 제조방법 - Google Patents

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Abstract

박막 트랜지스터 기판은, 베이스 기판과, 베이스 기판 위에 배치되어 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널을 포함하는 액티브 패턴과, 채널에 중첩하는 게이트 절연 패턴과, 게이트 절연 패턴을 사이에 두고 채널과 중첩하는 게이트 전극을 포함한다. 상기 소스 전극 및 드레인 전극은 불소 증착층을 포함한다.

Description

박막 트랜지스터 기판 및 이의 제조방법{THIN-FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이의 제조방법에 관한 것으로, 보다 상세하게는 플라즈마 처리에 따른 신호 전극의 비저항 감소를 향상시키는 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
일반적으로, 표시장치는 화소 전극에 구동 전압을 인가하기 위한 스위칭 소자를 갖는다. 상기 스위칭 소자는 게이트 전극, 소스 전극, 드레인 전극을 포함한다. 상기 스위칭 소자의 상기 소스 전극 및 상기 드레인 전극의 사이에는 상기 게이트 전극에 인가되는 게이트 전압에 따라 채널을 형성하는 채널층이 포함된다. 상기 채널층은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
상기 반도체층으로 비정질 인듐-갈륨-아연 산화물(amorphous Indium-Galium-Zinc oxide; 이하 IGZO)이 사용되는 경우, 상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)층이 아르곤(Ar) 플라즈마로 처리되면, 상기 플라즈마 처리된 부분은 도전성 부재로 전환되며, 이로부터 각각, 상기 소스 전극 및 드레인 전극이 형성된다.
그러나, 상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)층에 대한 아르곤 플라즈마 처리만으로는, 상기 소스 전극 및 드레인 전극의 비저항(specific resistance)을 감소시키는 데에 한계가 있어, 상기 소스 전극 및 드레인 전극의 비저항이 일정 수준 이하로 감소하지 않는 문제점이 있다.
또한, 상기 아르곤 플라즈마 처리로 생성되는 도전성 전극의 비저항은, 상기 도전성 전극의 표면에서 균일하지 않아, 대면적 기판의 박막 트랜지스터에 적용되기 어려운 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 플라즈마 처리에 따른 신호 전극의 비저항 감소를 향상시키고, 신호 전극의 비저항 균일도를 증가시키는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은, 베이스 기판; 상기 베이스 기판 위에 배치되어, 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널을 포함하는 액티브 패턴; 상기 채널에 중첩하는 게이트 절연 패턴; 및 상기 게이트 절연 패턴을 사이에 두고, 상기 채널과 중첩하는 게이트 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 불소 증착층을 포함한다.
본 발명의 일 실시예에서, 상기 채널은, 비정질 인듐-갈륨-아연 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극, 상기 드레인 전극 및 상기 채널은 동일한 층에 위치할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 절연 패턴은 상기 채널 위에 배치되고, 상기 게이트 전극은 상기 게이트 절연 패턴 위에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 절연 패턴은 상기 게이트 전극 위에 배치되고, 상기 액티브 패턴은 상기 게이트 절연 패턴 위에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 불소 증착층의 두께는 1 nm 내지 10 nm 일 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은, 각각의 표면이 불소 플라즈마에 의해 처리될 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 헬륨 플라즈마로 더 처리될 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은, 수소 도핑층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 불소 증착층은, 상기 수소 도핑층에 비해 상기 소스 전극 및 상기 드레인 전극의 표면에 더 가까이 배치될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 기판 위에 반도체층을 형성하는 단계; 상기 반도체층을 패터닝하여 반도체 패턴을 형성하는 단계; 상기 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계; 상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성하는 단계; 및 상기 게이트 전극 및 상기 게이트 절연 패턴을 마스크로 이용하여, 상기 반도체 패턴을 제1 플라즈마로 처리하여, 불소 증착층을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 제1 플라즈마는 불소 플라즈마를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 플라즈마는 수소 플라즈마를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극 및 상기 드레인 전극을, 헬륨 플라즈마로 처리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극을 커버하는 패시베이션층을 형성하는 단계; 상기 패시베이션층 위에 유기 절연층을 형성하는 단계; 상기 패시베이션층 및 상기 유기 절연층을 관통하는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 기판 위에 게이트 전극을 형성하는 단계; 상기 게이트 전극 위에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 반도체 패턴을 형성하는 단계; 상기 반도체 패턴 위에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 이용하여, 상기 반도체 패턴을 제1 플라즈마로 처리하여, 불소 증착층을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 제1 플라즈마는 불소 플라즈마를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 플라즈마는 수소 플라즈마를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극 및 상기 드레인 전극을, 헬륨 플라즈마로 처리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 소스 전극 및 상기 드레인 전극을 커버하는 패시베이션층을 형성하는 단계; 상기 패시베이션층 위에 데이터 라인을 형성하는 단계; 상기 데이터 라인을 커버하는 유기 절연층을 형성하는 단계; 상기 패시베이션층 및 상기 유기 절연층을 관통하는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
이러한 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조방법에 따르면, 불소 플라즈마, 수소 플라즈마, 헬륨 플라즈마 등을 이용한 플라즈마 처리를 통해 신호 전극이 불소 증착층 또는 수소 도핑층을 포함하도록 함으로써, 신호 전극의 전자 운반체 농도를 증가시켜 비저항을 크게 감소시킬 수 있다.
또한, 1차 플라즈마 처리된 부분을 2차적으로 헬륨 플라즈마로 더 처리함으로써, 비정질 반도체층으로부터 전환된 도전성 신호 전극의 비저항 균일도를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I 라인을 따라 절단한 단면도이다.
도 3은 도 2의 A부분을 확대하여 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에서, 인듐-갈륨-아연 산화물(IGZO)층을 플라즈마 처리한 경우, 표면에서 검출되는 성분별 원자 농도를 도시한 그래프이다.
도 5a 내지 도 5i는 도 2 및 도 3에 도시된 박막트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7a 내지 도 7h는 도 6에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하도록 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 I-I 라인을 따라 절단한 단면도이다. 도 3은 도 2의 A부분을 확대하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(100)은 기판(110), 데이터 라인(DL), 게이트 라인(GL), 게이트 전극(GE), 화소 전극(PE), 연결 전극(CE) 및 액티브 패턴(AP)을 포함한다.
상기 기판(110)은 투명한 재질로 형성되며, 예를 들어, 유리 또는 플라스틱으로 형성될 수 있다.
상기 게이트 라인(GL)은 상기 기판(110) 위에 형성되며, 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다. 상기 데이터 라인(DL) 및 상기 액티브 패턴(AP) 사이에는 데이터 절연층(120)이 배치된다.
상기 액티브 패턴(AP)은 소스 전극(SE), 드레인 전극(DE) 및 채널(CH)을 포함한다. 상기 액티브 패턴(AP)의 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 채널(CH)은 동일한 층으로부터 형성된다. 상기 액티브 패턴(AP)은 비정질 인듐-갈륨-아연 산화물(a-IGZO)을 포함한다. 상기 액티브 패턴(AP)의 채널(CH)은 게이트 절연 패턴(135) 및 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(AP)은 불소 증착층(127) 또는 수소 도핑층을 포함하는데, 이에 대하여는 후술할 도 3을 참조하여 보다 상세히 설명한다.
한편, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 동일한 금속층으로 형성되어, 상기 게이트 라인(GL)으로부터 연장될 수 있다.
본 실시예에 따른 박막 트랜지스터 기판(100)은 상기 게이트 전극(GE)이 상기 액티브 패턴(AP) 위에 배치되는 탑-게이트 구조를 갖는다. 상기 박막 트랜지스터 기판(100)이 탑-게이트 구조를 갖기 때문에, 상기 액티브 패턴(AP)을 플라즈마 처리할 경우, 상기 액티브 패턴(AP) 위에 배치된 상기 게이트 전극(GE)이 마스크로 이용될 수 있다.
한편, 도시되지는 않았으나, 상기 박막 트랜지스터 기판(100)의 상기 데이터 절연층(120)과 상기 액티브 패턴(AP) 사이에 버퍼 패턴이 더 포함될 수 있다. 상기 버퍼 패턴의 두께는 약 200 nm 일 수 있다. 상기 버퍼 패턴은 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 또는, 추가적인 버퍼 패턴 없이, 상기 데이터 절연층(120)이 상기 버퍼 패턴으로 기능할 수 있다.
상기 연결 전극(CE)은 상기 데이터 라인(DL)과 상기 소스 전극(SE)을 전기적으로 연결한다. 상기 연결 전극(CE)은 유기 절연층(150), 패시베이션층(140) 및 상기 데이터 절연층(120)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 데이터 라인(DL)과 접촉한다. 또한, 상기 연결 전극(CE)은 상기 유기 절연층(150) 및 상기 패시베이션층(140)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 소스 전극(SE)과 접촉한다.
상기 화소 전극(PE)은 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 유기 절연층(150) 및 상기 패시베이션층(140)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극(DE)과 접촉한다.
도 3을 참조하면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 불소 증착층(127)을 포함한다. 상기 액티브 패턴(AP)의 두께는 약 50 nm이고, 상기 불소 증착층(127)의 두께는 약 1 nm 내지 10 nm 일 수 있다. 상기 액티브 패턴(AP)에 포함되는 상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)은 반도체이지만, 플라즈마 처리를 통해 형성된 불소(Fluorine; F) 증착층을 포함하는 경우, 상기 불소 증착층(127)은 도전성을 갖는다. 상기 불소 증착층(127)을 형성하기 위한 상기 플라즈마 처리에는 불소 플라즈마, 수소 플라즈마, 헬륨 플라즈마 등이 사용될 수 있다. 예를 들어, 상기 플라즈마 처리에는 육불화황(SF6) 플라즈마, 수소(H2) 플라즈마, 헬륨(He) 플라즈마, 삼불화질소(NF3)와 산소(O2)의 혼합 플라즈마, 사불화탄소(CF4)와 아르곤(Ar)의 혼합 플라즈마 등이 사용될 수 있다.
또는, 상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)이 수소(H2)로 도핑되는 경우, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 수소 도핑층(129)을 포함한다. 상기 수소 도핑층(129)은 도전성을 갖는다. 상기 액티브 패턴(AP)을 수소 플라즈마로 처리할 경우, 상기 수소 플라즈마에 노출된 부분은, 두께 방향으로 상기 불소 증착층(127)과 구분되는, 수소 도핑층(129)을 포함한다. 상기 불소 증착층(127)은 상기 수소 도핑층(129)에 비해 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 표면에 더 가까이 배치될 수 있다.
상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)을 포함하는 액티브 패턴(AP)의 일부가, 불소 증착층(127) 또는 수소 도핑층(129)을 포함하는 경우, 상기 불소 증착층(127) 또는 수소 도핑층(129)은 도전성 신호 전극으로 사용될 수 있다. 상기 도전성 신호 전극은 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
또한, 상기 불소 증착층(127) 또는 수소 도핑층(129)이 형성되지 않은 상기 액티브 패턴(AP)의 또다른 일부는, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)에 대한 채널(CH)로 사용된다.
이와 같이, 본 실시예에 따른 박막 트랜지스터 기판(100)은, 불소 증착층(127) 또는 수소 도핑층(129)을 갖는 액티브 패턴(AP)을 포함함으로써, 상기 액티브 패턴(AP)에 포함되는 신호 전극의 전자 운반체 농도를 증가시켜 비저항을 낮출 수 있다. 구체적으로, [표 1]을 참조하여 본 발명에 따른 박막 트랜지스터 기판(100)의 비저항 감소 효과를 설명하도록 한다.
[표 1]은 비정질 인듐-갈륨-아연 산화물(IGZO)층을 플라즈마 처리하지 않은 경우, 육불화황 플라즈마로 처리한 경우, 삼불화질소 및 산소 혼합 플라즈마로 처리한 경우, 수소 플라즈마로 처리한 경우, 사불화탄소 및 아르곤 혼합 플라즈마로 처리한 경우에 있어서, 각각의 전자 운반체(electron carrier) 농도 및 비저항 값을 측정한 결과이다. [표 1]에 개시된 바와 같이, 상기 플라즈마들을 이용하여 비정질 인듐-갈륨-아연 산화물(IGZO)층을 처리한 경우가, 그렇지 않은 경우(미처리)에 비해, 전자 운반체 농도를 증가시키고, 단위 면적에 대한 비저항 값을 감소시킨다. [표 1]의 플라즈마 처리에 있어서, 상기 비정질 인듐-갈륨-아연 산화물(IGZO)층을 플라즈마 처리하기 이전 단계에서는, 각각, 삼불화질소(NF3)에 의해 절연층이 식각되었다.
플라즈마
처리 여부		 미처리 SF6 플라즈마 NF3 및 O2 혼합 플라즈마 H2 플라즈마 CF4 및 Ar 혼합 플라즈마
전자 운반체 농도
(×1019 cm-2)		 6.01 7.35 7.65 7.50 7.19
비저항 (Ω/square) 817.2 655.7 653.3 662.9 661.2
이상에서 설명한 바와 같이, 상기 액티브 패턴(AP)이 상기 플라즈마들에 의해 형성된 불소 증착층(127)을 가짐으로 인해, 상기 플라즈마 처리된 부분의 비저항이 감소한다. 이때, 상기 액티브 패턴(AP)을 불소 플라즈마가 아닌, 다른 플라즈마로 처리하는 경우, 상기 절연층의 식각 단계에서 사용된 삼불화질소의 일부가, 상기 비정질 인듐-갈륨-아연 산화물(IGZO)층의 표면에 잔류함으로써, 상기 액티브 패턴(AP)에 불소 증착층이 형성될 수 있다. 한편, 플라즈마 처리에 사용되는 원소의 종류에 따른 불소 성분의 검출 정도는 도 4a 내지 도 4d 를 참조하여 설명하도록 한다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에서, 인듐-갈륨-아연 산화물(IGZO)층을 플라즈마 처리한 경우, 표면에서 검출되는 성분별 원자 농도를 도시한 그래프이다. 구체적으로, 도 4a 는 인듐-갈륨-아연 산화물(IGZO)층이 플라즈마 처리되지 않은 경우, 표면에서의 성분별 원자 농도를 스퍼터링(sputtering) 시간에 따라 도시한 그래프이다. 도 4b 는 인듐-갈륨-아연 산화물(IGZO)층을 헬륨 플라즈마로 처리한 경우, 표면에서의 성분별 원자 농도를 스퍼터링 시간에 따라 도시한 그래프이다. 도 4c 는 인듐-갈륨-아연 산화물(IGZO)층을 수소 플라즈마로 처리한 경우, 표면에서의 성분별 원자 농도를 스퍼터링 시간에 따라 도시한 그래프이다. 도 4d 는 인듐-갈륨-아연 산화물(IGZO)층을 사불화탄소와 아르곤의 혼합 플라즈마로 처리한 경우, 표면에서의 성분별 원자 농도를 스퍼터링 시간에 따라 도시한 그래프이다. 도 4a 내지 도 4d 에서, 공통적으로, 스퍼터링 속도(sputter rate)는 약 1.5 nm/min 으로 진행되었다.
도 4a 를 참조하면, 인듐-갈륨-아연 산화물(IGZO)층을 플라즈마 처리하지 않은 경우, 상기 인듐-갈륨-아연 산화물(IGZO)층 표면의 약 3 nm 이내의 두께(즉, 스퍼터링 시간 1분 이내)에서 산소 성분은 50% 이상 포함되는 반면, 불소 성분은 거의 포함되지 않는다. 이에 비해, 도 4b 내지 도 4d 를 참조하면, 인듐-갈륨-아연 산화물(IGZO)층을 각각, 헬륨 플라즈마, 수소 플라즈마, 사불화탄소 및 아르곤의 혼합 플라즈마로 처리한 경우, 상기 인듐-갈륨-아연 산화물(IGZO)층의 표면의 약 3 nm 이내의 두께에서는(즉, 스퍼터링 시간 1분 이내에서는), 불소 성분이 약 20 % 이상 포함된다. 또한, 상기 불소 성분이 포함되는 두께 부분에서는, 산소 성분의 함량이 약 40 % 이하로 크게 감소한다. 이처럼, 인듐-갈륨-아연 산화물(IGZO)층의 표면이 불소 플라즈마, 수소 플라즈마, 헬륨 플라즈마로 처리됨으로써, 상기 인듐-갈륨-아연 산화물(IGZO)이 전환된 도전성 신호 전극에서는 산소 성분의 함량이 감소하고 불소 함량이 증가하여, 전자 운반체 농도가 증가하고, 그에 따라 비저항이 감소할 수 있다.
한편, 상기 플라즈마들을 이용하여 인듐-갈륨-아연 산화물(IGZO)층을 처리한 경우, 상기 액티브 패턴(AP)은 수소 도핑층(129)을 포함하는데, 불소 증착층(127)이 상기 액티브 패턴(AP)의 표면에 가까이 형성되는 것과 달리, 상기 수소 도핑층(129)은, 상기 액티브 패턴(AP)의 플라즈마 처리 부분의 두께 방향으로 상기 불소 증착층(127)보다 더 깊이 형성될 수 있다.
한편, 상기 액티브 패턴(AP)은 상기 불화물 플라즈마, 수소 플라즈마, 헬륨 플라즈마 등에 의해 1차적으로 플라즈마 처리된 후 다시, 헬륨 플라즈마에 의해 2차적으로 플라즈마 처리될 수 있다. 이 경우, 상기 헬륨 플라즈마를 이용한 2차적 플라즈마 처리에 의해, 상기 도전성 신호 전극의 비저항 균일도가 증가할 수 있다.
도 5a 내지 도 5i는 도 2 및 도 3에 도시된 박막트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 5a를 참조하면, 베이스 기판(110) 위에 상기 제2 방향으로 연장되는 데이터 라인(DL)을 형성한다. 상기 데이터 라인(DL)은, 데이터 금속층을 상기 기판(110) 위에 형성하고, 상기 데이터 라인(DL)에 대응하는 위치에 포토레지스트(Photoresist; PR)를 형성하며, 상기 포토레지스트(PR)를 마스크로 이용하여 상기 데이터 금속층을 패터닝함으로써, 형성될 수 있다.
도 5b를 참조하면, 상기 데이터 라인(DL)이 형성된 베이스 기판(110) 위에, 데이터 절연층(120)을 형성한다. 상기 데이터 절연층(120)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 다음으로, 상기 데이터 절연층(120)이 형성된 베이스 기판(110) 위에, 반도체 패턴(125)을 형성한다. 상기 반도체 패턴(125)은 상기 데이터 절연층(120)이 형성된 기판(110) 위에, 반도체층을 형성하고, 상기 반도체층을 패터닝함으로써, 형성될 수 있다. 상기 반도체 패턴(125)은 비정질 인듐-갈륨-아연 산화물(IGZO)을 포함한다. 실시예에 따라, 상기 데이터 절연층(120) 위에 버퍼 패턴이 더 형성되고, 상기 버퍼 패턴 위에 상기 반도체 패턴(125)이 형성될 수 있다.
도 5c를 참조하면, 상기 반도체 패턴(125)이 형성된 베이스 기판(110) 위에, 게이트 절연층(130) 및 게이트 금속층(132)을 순차적으로 형성한다. 상기 게이트 절연층(130)은 상기 반도체 패턴(125)을 커버한다. 상기 게이트 절연층(130)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 상기 게이트 금속층(132)은 상기 게이트 절연층(130) 위에 형성된다. 상기 게이트 금속층(132)은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 또는 이들의 합금을 포함할 수 있다. 상기 게이트 금속층(132)은 하나의 재질을 포함하는 단층 구조를 갖거나, 또는 복수의 재질을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층(132)은 몰리브덴 층과 알루미늄 층이 적층된 다층 구조를 가질 수 있다.
도 5d를 참조하면, 상기 게이트 절연층(130) 및 게이트 금속층(132)을 패터닝하여, 게이트 절연 패턴(135) 및 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은, 대응하는 위치에 포토레지스트(PR)를 형성하고, 상기 포토레지스트(PR)를 마스크로 이용하여, 상기 게이트 금속층(132)을 패터닝함으로써, 형성될 수 있다. 상기 게이트 절연 패턴(135)은 상기 게이트 전극(GE)을 마스크로 이용하여, 상기 게이트 절연층(130)을 패터닝함으로써, 형성될 수 있다.
상기 게이트 절연 패턴(135) 및 게이트 전극(GE)은 상기 반도체 패턴(125)의 일부와 중첩한다. 구체적으로, 상기 게이트 절연 패턴(135) 및 게이트 전극(GE)은 상기 반도체 패턴(125)의 중앙 부분에 중첩할 수 있다. 이와 같이, 상기 반도체 패턴(125)의 일부는 상기 게이트 절연 패턴(135) 및 게이트 전극(GE)에 의해 커버되고, 상기 반도체 패턴(125)의 다른 일부는 상기 기판(110) 위에서 노출된다.
도 5d 및 도 5e를 참조하면, 상기 게이트 전극(GE)이 형성된 베이스 기판(110)을 제1 플라즈마로 처리하여, 상기 반도체 패턴(125)의 노출된 부분에 불소 증착층 또는 수소 도핑층을 형성한다. 상기 제1 플라즈마는 불소 플라즈마, 수소 플라즈마, 헬륨 플라즈마, 또는 이들과 다른 원소의 혼합된 플라즈마를 포함한다. 예를 들어, 상기 제1 플라즈마는, 육불화황 플라즈마, 수소 플라즈마, 헬륨 플라즈마, 삼불화질소와 산소의 혼합 플라즈마, 또는 사불화탄소와 아르곤의 혼합 플라즈마를 포함할 수 있다. 예를 들어, 상기 게이트 절연층(130)을 패터닝하여 상기 게이트 절연 패턴(135)을 형성하는 단계에서, 상기 게이트 절연층(130)의 식각 가스로서, 삼불화질소(NF3)가 사용되는 경우, 상기 게이트 절연 패턴(135)이 형성됨에 따라 노출되는 상기 반도체 패턴(125)의 부분의 표면에는 상기 식각 가스로부터 기인한 불소 성분이 잔류할 수 있다. 이 경우, 상기 게이트 전극(GE)을 마스크로 이용하여, 상기 반도체 패턴(125)의 노출된 부분을 수소 플라즈마로 처리함으로써, 상기 반도체 패턴(125)의 상기 노출된 부분에는, 불소 증착층 및 수소 도핑층이 모두 형성될 수 있다.
상기 불소 증착층 또는 수소 도핑층을 포함하는 상기 반도체 패턴(125)의 일부는 소스 전극(SE) 및 드레인 전극(DE)으로 사용된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 제외한 상기 반도체 패턴의 또 다른 일부는 채널(CH)로 사용된다. 상기 채널(CH)은 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(135)과 중첩한다. 상기 채널(CH)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 사이에 형성된다. 이와 같이, 상기 반도체 패턴(125)이 상기 제1 플라즈마로 처리되면, 상기 반도체 패턴(125)은 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 채널(CH)을 포함하는 액티브 패턴(AP)으로 사용된다.
한편, 실시예에 따라, 상기 반도체 패턴(125)이 제1 플라즈마 처리되어 형성된 상기 액티브 패턴(AP)이 배치된 기판(110)을, 제2 플라즈마로 처리할 수 있다. 상기 제2 플라즈마는 헬륨 플라즈마를 포함한다. 상기 제2 플라즈마 처리에 의해, 상기 액티브 패턴(AP)의 상기 소스 전극(SE) 및 드레인 전극(DE)의 비저항 균일도가 향상될 수 있다.
도 5f를 참조하면, 상기 액티브 패턴(AP)이 형성된 베이스 기판(110) 위에, 패시베이션층(140)을 형성한다. 상기 패시베이션층(140)은 상기 게이트 전극(GE) 및 상기 액티브 패턴(AP)을 모두 커버한다. 상기 패시베이션층(140)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 상기 패시베이션층(140)은 두께가 약 100 nm 일 수 있다.
도 5g를 참조하면, 상기 패시베이션층(140)이 형성된 베이스 기판(110) 위에, 유기 절연층(150)을 형성한다. 상기 유기 절연층(150)은 상기 패시베이션층(140)이 형성된 기판(110)을 평탄화한다.
도 5h를 참조하면, 상기 유기 절연층(150)이 형성된 베이스 기판(110) 위에, 제1 콘택홀(CNT1), 제2 콘택홀(CNT2) 및 제3 콘택홀(CNT3)을 형성한다. 상기 제1 콘택홀(CNT1)은 상기 데이터 라인(DL)의 위치에 대응하여, 상기 유기 절연층(150), 상기 패시베이션층(140) 및 상기 데이터 절연층(120)을 관통하여 형성된다. 상기 제1 콘택홀(CNT1)은 상기 데이터 라인(DL)의 일부를 노출시킨다. 상기 제2 콘택홀(CNT2)은 상기 소스 전극(SE)에 대응하여, 상기 유기 절연층(150) 및 상기 패시베이션층(140)을 관통하여 형성된다. 상기 제2 콘택홀(CNT2)은 상기 소스 전극(SE)의 일부를 노출시킨다. 상기 소스 전극(SE)의 노출된 부분은 상기 불소 증착층을 포함한다. 상기 제3 콘택홀(CNT3)은 상기 드레인 전극(DE)에 대응하여, 상기 유기 절연층(150) 및 상기 패시베이션층(140)을 관통하여 형성된다. 상기 제3 콘택홀(CNT3)은 상기 드레인 전극(DE)의 일부를 노출시킨다. 상기 드레인 전극(DE)의 노출된 부분은 상기 불소 증착층을 포함한다.
도 5 i를 참조하면, 상기 제1 콘택홀(CNT1), 제2 콘택홀(CNT2) 및 제3 콘택홀(CNT3)이 형성된 베이스 기판(110) 위에, 연결 전극(CE) 및 화소 전극(PE)을 형성한다. 상기 연결 전극(CE)은 상기 제1 콘택홀(CNT) 및 상기 제2 콘택홀(CNT2)을 통해, 일부가 상기 데이터 라인(DL)의 노출된 부분과 접촉하고, 또 다른 일부가 상기 소스 전극(SE)의 노출된 부분과 접촉한다. 상기 화소 전극(PE)은 상기 제3 콘택홀(CNT3)을 통해, 일부가 상기 드레인 전극(DE)의 노출된 부분과 접촉한다.
실시예 2
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 1 및 도 6을 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(200)은 기판(210), 데이터 라인(DL), 게이트 라인(GL), 게이트 전극(GE), 화소 전극(PE), 연결 전극(CE) 및 액티브 패턴(AP)을 포함한다.
상기 기판(210)은 투명한 재질로 형성되며, 예를 들어, 유리 또는 플라스틱으로 형성될 수 있다.
상기 게이트 라인(GL)은 상기 기판(210) 위에 형성되며, 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 동일한 금속층으로 형성되어, 상기 게이트 라인(GL)으로부터 연장될 수 있다. 상기 게이트 전극과 상기 액티브 패턴(AP)의 사이에는 게이트 절연층(220)이 배치된다.
본 실시예에 따른 박막 트랜지스터 기판(200)은 상기 게이트 전극(GE)이 상기 액티브 패턴(AP) 아래에 배치되는 바텀-게이트 구조를 갖는다. 상기 박막 트랜지스터 기판(200)이 바텀-게이트 구조를 갖기 때문에, 상기 액티브 패턴(AP)을 플라즈마 처리할 경우, 상기 액티브 패턴(AP) 위에 포토레지스트(PR)을 배치하고, 상기 포토레지스트(PR)를 마스크로 이용하여 상기 액티브 패턴(AP)의 노출된 부분을 플라즈마 처리할 수 있다.
상기 액티브 패턴(AP)은 소스 전극(SE), 드레인 전극(DE) 및 채널(CH)을 포함한다. 상기 액티브 패턴(AP)의 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 채널(CH)은 동일한 층으로부터 형성된다. 상기 액티브 패턴(AP)은 비정질 인듐-갈륨-아연 산화물(a-IGZO)을 포함한다. 상기 액티브 패턴(AP)의 채널(CH)은 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(AP)은 불소 증착층 또는 수소 도핑층을 포함한다.
구체적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 불소 증착층을 포함한다. 상기 액티브 패턴(AP)의 두께는 약 50 nm이고, 상기 불소 증착층의 두께는 약 1 nm 내지 10 nm 일 수 있다. 상기 액티브 패턴(AP)에 포함되는 상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)은 반도체이지만, 플라즈마 처리를 통해 형성된 불소 증착층을 포함하는 경우, 상기 불소 증착층은 도전성을 갖는다. 상기 불소 증착층을 형성하기 위한 상기 플라즈마 처리에는 불소 플라즈마, 수소 플라즈마, 헬륨 플라즈마 등이 사용될 수 있다. 예를 들어, 상기 플라즈마 처리에는 육불화황 플라즈마, 수소 플라즈마, 헬륨 플라즈마, 삼불화질소와 산소의 혼합 플라즈마, 사불화탄소와 아르곤의 혼합 플라즈마 등이 사용될 수 있다.
또는, 상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)이 수소로 도핑되는 경우, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 수소 도핑층을 포함한다. 상기 수소 도핑층은 도전성을 갖는다. 상기 액티브 패턴(AP)을 수소 플라즈마로 처리할 경우, 상기 수소 플라즈마에 노출된 부분은, 두께 방향으로 상기 불소 증착층과 구분되는, 수소 도핑층을 포함한다. 상기 불소 증착층은 상기 수소 도핑층에 비해 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 표면에 더 가까이 배치될 수 있다.
상기 비정질 인듐-갈륨-아연 산화물(a-IGZO)을 포함하는 액티브 패턴(AP)의 일부가, 불소 증착층(127) 또는 수소 도핑층(129)을 포함하는 경우, 상기 불소 증착층(127) 또는 수소 도핑층(129)은 도전성 신호 전극으로 사용될 수 있다. 상기 도전성 신호 전극은 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
또한, 상기 불소 증착층(127) 또는 수소 도핑층(129)이 형성되지 않은 상기 액티브 패턴(AP)의 또다른 일부는, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)에 대한 채널(CH)로 사용된다.
한편, 도시되지는 않았으나, 상기 박막 트랜지스터 기판(200)의 상기 게이트 절연층(220)과 상기 액티브 패턴(AP) 사이에 버퍼층이 더 포함될 수 있다. 상기 버퍼층의 두께는 약 200 nm 일 수 있다. 상기 버퍼층은 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 또는, 추가적인 버퍼 패턴 없이, 상기 게이트 절연층(220)이 상기 버퍼층으로 기능할 수 있다.
상기 연결 전극(CE)은 상기 데이터 라인(DL)과 상기 소스 전극(SE)을 전기적으로 연결한다. 상기 연결 전극(CE)은 유기 절연층(250)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 데이터 라인(DL)과 접촉한다. 또한, 상기 연결 전극(CE)은 상기 유기 절연층(250) 및 패시베이션층(240)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 소스 전극(SE)과 접촉한다.
상기 화소 전극(PE)은 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 유기 절연층(250) 및 상기 패시베이션층(240)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극(DE)과 접촉한다.
이와 같이, 본 실시예에 따른 박막 트랜지스터 기판(200)은, 불소 증착층 또는 수소 도핑층을 갖는 액티브 패턴(AP)을 포함함으로써, 상기 액티브 패턴(AP)에 포함되는 신호 전극의 전자 운반체 농도를 증가시켜 비저항을 낮출 수 있다.
도 7a 내지 도 7h는 도 6에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 7a를 참조하면, 베이스 기판(210) 위에 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은, 게이트 금속층을 상기 베이스 기판(210) 위에 형성하고, 상기 게이트 전극(GE)에 대응하는 위치에 포토레지스트(PR)를 형성하며, 상기 포토레지스트(PR)를 마스크로 이용하여 상기 게이트 금속층을 패터닝함으로써, 형성될 수 있다.
도 7b를 참조하면, 상기 게이트 전극(GE)이 형성된 베이스 기판(210) 위에, 게이트 절연층(220)을 형성한다. 상기 게이트 절연층(220)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 다음으로, 상기 게이트 절연층(220)이 형성된 베이스 기판(210) 위에, 반도체 패턴(230)을 형성한다. 상기 반도체 패턴(230)은 비정질 인듐-갈륨-아연 산화물(IGZO)을 포함한다. 실시예에 따라, 상기 게이트 절연층(220) 위에 버퍼층(미도시됨)이 더 형성되고, 상기 버퍼층 위에 상기 반도체 패턴(230)이 형성될 수 있다.
도 7c를 참조하면, 상기 반도체 패턴(230)이 형성된 베이스 기판(210) 위에, 포토레지스트(PR)를 형성한다. 상기 포토레지스트(PR)는 상기 반도체 패턴(230)의 일부에 중첩한다. 구체적으로, 상기 포토레지스트(PR)는 상기 반도체 패턴(230)의 중앙 부분에 중첩할 수 있다. 이와 같이, 상기 반도체 패턴(230)의 일부는 상기 포토레지스트(PR)에 의해 커버되고, 상기 반도체 패턴(230)의 다른 일부는 상기 베이스 기판(210) 위에서 노출된다.
도 7c 및 도 7d를 참조하면, 상기 게이트 전극(GE)이 형성된 베이스 기판(210)을 제1 플라즈마로 처리하여, 상기 반도체 패턴(230)의 노출된 부분에 불소 증착층 또는 수소 도핑층을 형성한다. 상기 제1 플라즈마는 불소 플라즈마, 수소 플라즈마, 헬륨 플라즈마, 또는 이들과 다른 원소의 혼합된 플라즈마를 포함한다. 예를 들어, 상기 제1 플라즈마는, 육불화황 플라즈마, 수소 플라즈마, 헬륨 플라즈마, 삼불화질소와 산소의 혼합 플라즈마, 또는 사불화탄소와 아르곤의 혼합 플라즈마를 포함할 수 있다.
상기 불소 증착층 또는 수소 도핑층을 포함하는 상기 반도체 패턴(230)의 일부는 소스 전극(SE) 및 드레인 전극(DE)으로 사용된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 제외한 상기 반도체 패턴의 또 다른 일부는 채널(CH)로 사용된다. 상기 채널(CH)은 상기 게이트 전극(GE)과 중첩한다. 상기 채널(CH)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 사이에 형성된다. 이와 같이, 상기 반도체 패턴(230)이 상기 제1 플라즈마로 처리되면, 상기 반도체 패턴(230)은 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 채널(CH)을 포함하는 액티브 패턴(AP)으로 사용된다.
한편, 실시예에 따라, 상기 반도체 패턴(230)이 제1 플라즈마 처리되어 형성된 상기 액티브 패턴(AP)이 배치된 기판(210)을, 제2 플라즈마로 처리할 수 있다. 상기 제2 플라즈마는 헬륨 플라즈마를 포함한다. 상기 제2 플라즈마 처리에 의해, 상기 액티브 패턴(AP)의 상기 소스 전극(SE) 및 드레인 전극(DE)의 비저항 균일도가 향상될 수 있다.
도 7e를 참조하면, 상기 액티브 패턴(AP)이 형성된 베이스 기판(210) 위에, 패시베이션층(240)을 형성한다. 상기 패시베이션층(240)은 상기 액티브 패턴(AP)을 모두 커버한다. 상기 패시베이션층(240)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 상기 패시베이션층(240)은 두께가 약 100 nm 일 수 있다.
상기 패시베이션층(240)이 형성된 베이스 기판(210) 위에, 상기 제2 방향(D2)으로 연장된 데이터 라인(DL)을 형성한다. 상기 데이터 라인(DL)은 데이트 금속층을 패터닝하여 형성될 수 있다. 상기 데이터 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 또는 이들의 합금을 포함할 수 있다.
도 7f를 참조하면, 상기 데이터 라인(DL)이 형성된 베이스 기판(210) 위에, 유기 절연층(250)을 형성한다. 상기 유기 절연층(250)은 상기 데이터 라인(DL)이 형성된 기판(210)을 평탄화한다.
도 7g를 참조하면, 상기 유기 절연층(250)이 형성된 베이스 기판(210) 위에, 제1 콘택홀(CNT1), 제2 콘택홀(CNT2) 및 제3 콘택홀(CNT3)을 형성한다. 상기 제1 콘택홀(CNT1)은 상기 데이터 라인(DL)의 위치에 대응하여, 상기 유기 절연층(250)을 관통하여 형성된다. 상기 제1 콘택홀(CNT1)은 상기 데이터 라인(DL)의 일부를 노출시킨다. 상기 제2 콘택홀(CNT2)은 상기 소스 전극(SE)의 위치에 대응하여, 상기 유기 절연층(250) 및 상기 패시베이션층(240)을 관통하여 형성된다. 상기 제2 콘택홀(CNT2)은 상기 소스 전극(SE)의 일부를 노출시킨다. 상기 소스 전극(SE)의 노출된 부분은 상기 불소 증착층을 포함한다. 상기 제3 콘택홀(CNT3)은 상기 드레인 전극(DE)에 대응하여, 상기 유기 절연층(250) 및 상기 패시베이션층(240)을 관통하여 형성된다. 상기 제3 콘택홀(CNT3)은 상기 드레인 전극(DE)의 일부를 노출시킨다. 상기 드레인 전극(DE)의 노출된 부분은 상기 불소 증착층을 포함한다.
도 7 h를 참조하면, 상기 제1 콘택홀(CNT1), 제2 콘택홀(CNT2) 및 제3 콘택홀(CNT3)이 형성된 베이스 기판(210) 위에, 연결 전극(CE) 및 화소 전극(PE)을 형성한다. 상기 연결 전극(CE)은 상기 제1 콘택홀(CNT) 및 상기 제2 콘택홀(CNT2)을 통해, 일부가 상기 데이터 라인(DL)의 노출된 부분과 접촉하고, 또 다른 일부가 상기 소스 전극(SE)의 노출된 부분과 접촉한다. 상기 화소 전극(PE)은 상기 제3 콘택홀(CNT3)을 통해, 일부가 상기 드레인 전극(DE)의 노출된 부분과 접촉한다.
이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 불소 플라즈마, 수소 플라즈마, 헬륨 플라즈마 등을 이용한 플라즈마 처리를 통해 신호 전극이 불소 증착층 또는 수소 도핑층을 포함하도록 함으로써, 신호 전극의 전자 운반체 농도를 증가시켜 비저항을 크게 감소시킬 수 있다.
또한, 1차 플라즈마 처리된 부분을 2차적으로 헬륨 플라즈마로 더 처리함으로써, 비정질 반도체층으로부터 전환된 도전성 신호 전극의 비저항 균일도를 증가시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110, 210: 베이스 기판 120: 데이터 절연층
130, 220: 게이트 절연층 135: 게이트 절연 패턴
140, 240: 패시베이션층 150, 250: 유기 절연층
AP: 액티브 패턴 CE: 연결 전극
CH: 채널 DE: 드레인 전극
DL: 데이터 라인 GE: 게이트 전극
GL: 게이트 라인 PE: 화소 전극
SE: 소스 전극 CNT1, CNT2, CNT3: 콘택홀

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 위에 배치되어, 소스 전극과 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널을 포함하는 액티브 패턴;
    상기 채널에 중첩하는 게이트 절연 패턴; 및
    상기 게이트 절연 패턴을 사이에 두고, 상기 채널과 중첩하는 게이트 전극을 포함하고,
    상기 소스 전극 및 드레인 전극은 불소 증착층을 갖는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 채널은, 비정질 인듐-갈륨-아연 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 소스 전극, 상기 드레인 전극 및 상기 채널은 동일한 층에 위치하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 게이트 절연 패턴은 상기 채널 위에 배치되고, 상기 게이트 전극은 상기 게이트 절연 패턴 위에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 게이트 절연 패턴은 상기 게이트 전극 위에 배치되고, 상기 액티브 패턴은 상기 게이트 절연 패턴 위에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 불소 증착층의 두께는 1 nm 내지 10 nm인 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제3항에 있어서, 상기 소스 전극 및 상기 드레인 전극은, 각각의 표면이 불소 플라즈마에 의해 처리되는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제7항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 헬륨 플라즈마로 더 처리되는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은, 수소 도핑층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제9항에 있어서, 상기 불소 증착층은, 상기 수소 도핑층에 비해 상기 소스 전극 및 상기 드레인 전극의 표면에 더 가까이 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 기판 위에 반도체층을 형성하는 단계;
    상기 반도체층을 패터닝하여 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계;
    상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성하는 단계; 및
    상기 게이트 전극 및 상기 게이트 절연 패턴을 마스크로 이용하여, 상기 반도체 패턴을 제1 플라즈마로 처리하여, 불소 증착층을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  12. 제11항에 있어서, 상기 제1 플라즈마는 불소 플라즈마를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제11항에 있어서, 상기 제1 플라즈마는 수소 플라즈마를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제11항에 있어서, 상기 소스 전극 및 상기 드레인 전극을, 헬륨 플라즈마로 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  15. 제11항에 있어서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극을 커버하는 패시베이션층을 형성하는 단계;
    상기 패시베이션층 위에 유기 절연층을 형성하는 단계;
    상기 패시베이션층 및 상기 유기 절연층을 관통하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  16. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 위에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 이용하여, 상기 반도체 패턴을 제1 플라즈마로 처리하여 불소 증착층을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  17. 제16항에 있어서, 상기 제1 플라즈마는 불소 플라즈마를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  18. 제16항에 있어서, 상기 제1 플라즈마는 수소 플라즈마를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  19. 제16항에 있어서, 상기 소스 전극 및 상기 드레인 전극을, 헬륨 플라즈마로 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  20. 제16항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 커버하는 패시베이션층을 형성하는 단계;
    상기 패시베이션층 위에 데이터 라인을 형성하는 단계;
    상기 데이터 라인을 커버하는 유기 절연층을 형성하는 단계;
    상기 패시베이션층 및 상기 유기 절연층을 관통하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170113739A (ko) * 2016-03-24 2017-10-13 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
WO2019050266A1 (ko) * 2017-09-05 2019-03-14 고려대학교 세종산학협력단 박막 트랜지스터 및 그 제조 방법
WO2020184777A1 (ko) * 2019-03-14 2020-09-17 경희대학교산학협력단 산화물 반도체 박막 트랜지스터의 제조 방법
WO2021030036A1 (en) * 2019-08-09 2021-02-18 Micron Technology, Inc. Transistor and methods of forming transistors
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US11417730B2 (en) 2019-08-09 2022-08-16 Micron Technology, Inc. Vertical transistors with channel region having vertically elongated crystal grains that individually are directly against both of the top and bottom source/drain regions
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187423B (zh) * 2013-02-04 2016-03-23 合肥京东方光电科技有限公司 一种氧化物薄膜晶体管阵列基板及其制作方法、显示面板
CN104022044B (zh) * 2013-03-01 2017-05-10 北京京东方光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
KR102044667B1 (ko) * 2013-05-28 2019-11-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법
TWI520348B (zh) * 2013-06-24 2016-02-01 緯創資通股份有限公司 薄膜電晶體結構、其製造方法，以及薄膜電晶體發光元件結構
KR20150012874A (ko) * 2013-07-26 2015-02-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법 및 평판 표시 장치용 백플레인의 제조 방법.
CN103762244A (zh) * 2013-11-29 2014-04-30 深圳市华星光电技术有限公司 薄膜晶体管及其制造方法、薄膜晶体管阵列基板及液晶面板
CN104362178A (zh) * 2014-09-22 2015-02-18 六安市华海电子器材科技有限公司 一种氧化物半导体薄膜晶体管的制备方法
CN104966698B (zh) * 2015-07-16 2018-07-17 深圳市华星光电技术有限公司 阵列基板、阵列基板的制造方法及显示装置
CN108735602A (zh) * 2017-04-13 2018-11-02 清华大学 薄膜晶体管的制备方法
US20180374953A1 (en) * 2017-06-22 2018-12-27 Shenzhen China Star Optoelectronics Technology Co. Ltd. Metal oxide thin film transistor and method of manufacturing the same, and display panel
CN113745344B (zh) * 2021-08-25 2024-01-02 深圳市华星光电半导体显示技术有限公司 薄膜晶体管阵列基板及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221312A (ja) 1994-02-03 1995-08-18 Hitachi Ltd 半導体装置とその製造方法および液晶表示装置
JP2809153B2 (ja) 1995-09-28 1998-10-08 日本電気株式会社 液晶表示装置及びその製造方法
KR100989200B1 (ko) 2003-12-08 2010-10-20 엘지디스플레이 주식회사 다결정 실리콘 박막트랜지스터 제조방법
JP4620046B2 (ja) * 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
KR101432109B1 (ko) * 2007-10-31 2014-08-22 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170113739A (ko) * 2016-03-24 2017-10-13 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
WO2019050266A1 (ko) * 2017-09-05 2019-03-14 고려대학교 세종산학협력단 박막 트랜지스터 및 그 제조 방법
WO2020184777A1 (ko) * 2019-03-14 2020-09-17 경희대학교산학협력단 산화물 반도체 박막 트랜지스터의 제조 방법
KR20200109783A (ko) * 2019-03-14 2020-09-23 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조 방법
WO2021030036A1 (en) * 2019-08-09 2021-02-18 Micron Technology, Inc. Transistor and methods of forming transistors
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US11417730B2 (en) 2019-08-09 2022-08-16 Micron Technology, Inc. Vertical transistors with channel region having vertically elongated crystal grains that individually are directly against both of the top and bottom source/drain regions
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors

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