KR20230140576A - 쌍극자 막들을 이용한 mosfet 게이트 엔지니어링 - Google Patents

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KR20230140576A
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용 양
스리니바스 간디코타
스티븐 씨.에이치. 훙
만담 스리람
재클린 에스. 렌치
이종 양
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

기판 상의 금속 게이트 스택은 기판 상의 계면 층; 계면 층 상의 하이-k 금속 산화물 층 ― 하이-k 금속 산화물 층은 계면 층에 인접한 쌍극자 구역을 포함하며, 쌍극자 구역은 니오븀(Nb)을 포함함 ―; 하이-k 금속 산화물 층 상의 하이-k 금속 산화물 캡핑 층; 하이-k 금속 산화물 캡핑 층 위의 PMOS(positive metal-oxide-semiconductor) 일 함수 재료; 및 PMOS 일 함수 재료 위의 게이트 전극을 포함한다. 쌍극자 구역은 쌍극자 구역을 형성하기 위해 하이-k 금속 산화물 층 내로 Nb-기반 막의 Nb 종을 드라이빙함으로써 형성된다.

Description

쌍극자 막들을 이용한 MOSFET 게이트 엔지니어링
[0001] 본 개시내용의 실시예들은 일반적으로, 니오븀-기반 쌍극자 막으로부터 형성되는, 니오븀을 포함하는 쌍극자 구역들에 관한 것이다. 특정 실시예들에서, 하이(high)-k 금속 게이트(HKMG) 스택들은 쌍극자 구역을 포함하는 하이-k 금속 산화물 층, 및 PMOS(positive metal-oxide-semiconductor)를 위한 일 함수 재료들을 포함한다.
[0002] 집적 회로들은 단일 칩 상에 수백만 개의 트랜지스터들, 커패시터들 및 저항기들을 포함할 수 있는 복잡한 디바이스들로 발전하였다. 집적 회로 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)는 일반적으로 증가되는 반면, 기하학적 구조 크기(즉, 제작 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소된다.
[0003] 디바이스 치수들이 축소됨에 따라, 디바이스 기하학적 구조들 및 재료들은 고장들을 발생시키지 않으면서 스위칭 속도들을 유지하는 데 어려움을 겪었다. 칩 설계자들이 디바이스 치수들을 계속해서 축소시킬 수 있게 하는 몇몇 새로운 기술들이 등장했다. 디바이스 구조의 치수들의 제어는 현재 및 미래의 기술 세대들에게 핵심적인 난제이다.
[0004] 마이크로전자 디바이스들은 다양한 전도성 층들이 서로 상호연결되어 전자 신호들이 디바이스 내에서 전파될 수 있게 하는 집적 회로들로서 반도체 기판 상에 제작된다. 그러한 디바이스의 예는 CMOS(complementary metal-oxide-semiconductor) 전계 효과 트랜지스터(FET) 또는 MOSFET이다. 게이트 전극은 집적 회로의 일부이다. 예컨대, MOSFET은 반도체 기판에 형성되는 소스 구역과 드레인 구역 사이에 배치된 게이트 구조를 포함한다. 게이트 구조 또는 스택은 일반적으로 게이트 전극 및 게이트 유전체를 포함한다. 게이트 전극은 게이트 유전체 아래의 소스 구역과 드레인 구역 사이에 형성되는 채널 구역에서 전하 운반체들의 유동을 제어하기 위해 게이트 유전체 위에 배치된다.
[0005] MOSFET들의 임계 전압들(Vt)은 통상적으로, 하이-k/금속 게이트 스택에 계면 쌍극자 층을 삽입하거나 게이트 전극에 일 함수 조정 층을 부가함으로써 조절된다. 그러나, 종래의 Vt 조절 방법들은 서브 10 내지 15 nm 기술 노드들에 대한 아키텍처들과 호환되지 않을 수 있다.
[0006] 따라서, 디바이스들이 소형화됨에 따라, 조절된 임계 전압들(Vt)을 디바이스들에 제공할 수 있는 시스템들 및 방법들이 필요하다.
[0007] 본 개시내용의 하나 이상의 실시예들은 기판 상의 금속 게이트 스택에 관한 것이다. 금속 게이트 스택은 하이-k 금속 산화물 캡핑 층, 하이-k 금속 산화물 층, 및 계면 층 위에, 그리고 게이트 전극 아래에 PMOS(positive metal-oxide-semiconductor) 일 함수 재료를 포함하며, 하이-k 금속 산화물 층은 계면 층에 인접한 쌍극자 구역을 포함하며, 쌍극자 구역은 니오븀(Nb)을 포함한다. 금속 게이트 스택은 쌍극자 구역이 없는 비교 하이-k 금속 산화물 층을 포함하는 금속 게이트 스택에 비해 개선된 임계 전압(Vt)을 갖는다.
[0008] 본 개시내용의 추가적인 실시예들은 기판 상의 금속 게이트 스택으로, 금속 게이트 스택은 기판 상의 계면 층; 계면 층 상의 하이-k 금속 산화물 층 ― 하이-k 금속 산화물 층은 계면 층에 인접한 쌍극자 구역을 포함하고, 쌍극자 구역은 니오븀(Nb)을 포함함 ―; 하이-k 금속 산화물 층 상의 하이-k 금속 산화물 캡핑 층; 하이-k 금속 산화물 캡핑 층 위의 PMOS(positive metal-oxide-semiconductor) 일 함수 재료; 및 PMOS 일 함수 재료 위의 게이트 전극을 포함하는, 금속 게이트 스택에 관한 것이다.
[0009] 본 개시내용의 추가적인 실시예들은 쌍극자 구역을 형성하는 방법으로, 방법은 기판의 표면 상에 계면 층을 제조하는 단계; 계면 층 상에 하이-k 금속 산화물 층을 증착하는 단계; 350℃ 내지 500℃ 범위 내의 제1 기판 온도에서 원자 층 증착을 사용하여 니오븀을 포함하는 제1 전구체에 그리고 선택적으로 질소, 산소 또는 탄소를 포함하는 제2 전구체에 기판의 표면을 노출시킴으로써 하이-k 금속 산화물 층 상에 쌍극자 막을 제조하는 단계; 기판 상에 제1 하이-k 금속 산화물 캡핑 층을 증착하는 단계; 그리고 쌍극자 막을 하이-k 금속 산화물 층 내로 드라이빙하고(drive) 그리고 계면 층에 근처에 니오븀을 포함하는 쌍극자 구역을 형성하기 위해 적어도 700℃의 제2 기판 온도에서 열 처리에 기판을 노출시키는 단계를 포함하는, 방법에 관한 것이다. 방법들은 쌍극자 막의 임의의 잔여 부분 및 제1 하이-k 금속 산화물 캡핑 층을 제거하는 단계를 더 포함할 수 있다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 금속 게이트 스택의 단면도이다.
[0012] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 쌍극자 구역을 형성하는 방법의 흐름도이다.
[0013] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른 도 1에 따른 금속 게이트 스택을 형성하기 위한 방법의 흐름도이다.
[0014] 도 4는 본 개시내용의 하나 이상의 실시예들에 따른 클러스터 툴이다.
[0015] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 또는 수행될 수 있다.
[0016] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 의미할 수 있다고 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상에 증착하는 것에 대한 언급은 베어(bare) 기판 및 하나 이상의 막들 또는 피처(feature)들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0017] 본 명세서에서 사용되는 "기판"은, 제작 프로세스 동안에 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소화물, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지 않음). 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화, 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0018] 본 개시내용의 실시예들은 우수한 PMOS 성능, 예컨대, 개선된 임계 전압(Vt)을 갖는 금속 게이트 스택들에 관한 것이다. 본 개시내용의 일부 실시예들은 쌍극자 구역이 없는 비교 금속 게이트 스택들에 비해 개선된 Vt를 갖는, 하이-k 금속 산화물 층이 니오븀(Nb) 및/또는 티타늄(Ti)을 포함하는 쌍극자 구역을 포함하는 금속 게이트 스택들을 제공한다. 일부 실시예들에서, Ti 및/또는 Nb는 하이-k 금속 산화물 층 내로 니오븀-기반 막을 드라이빙함으로써 쌍극자 구역에 제공된다.
[0019] Nb-함유 쌍극자 구역들에 대한 Vt 성능에 관한 실험들은 +100 ㎷ 이상의 Vt의 개선들을 나타내고 어떠한 EOT(equivalent oxide thickness) 페널티(< ~0.2Å)도 나타내지 않았다. 실험에서, 니오븀 질화물(NbN) 막은 기판 상에 SiO2의 계면 층 상에 위치된, 하프늄 산화물(HfO2)을 포함하는 하이-k 금속 산화물 층 상에 450℃의 기판 온도에서 NbCl5 및 NH3의 전구체들을 사용하여 원자 층 증착에 의해 증착되었다. TiN 하이-k 금속 산화물 캡핑 층은 PVD를 이용하여 니오븀-기반 막 상에 인 시튜로 증착되었다. NbN 막은 적어도 700℃의 기판 온도에서 열 처리에 의해 하이-k 금속 산화물 층 내로 드라이빙되었다.
[0020] 유리하게는, ALD에 의한 NbN 및/또는 TiN의 증착은 안정적이고 균일한 성장을 갖는 선형 프로세스였다. 또한 유리하게, 실리콘 이산화물 표면 상의 스텝 커버리지(step coverage)는 95% 이상이다.
[0021] 본 개시내용의 하나 이상의 실시예들은 PMOS(positive metal-oxide-semiconductor) 집적 회로 디바이스들을 형성하는 데 특히 유용하고, 그 맥락에서 기재될 디바이스들 및 형성 방법들을 제공한다. 다른 디바이스들 및 애플리케이션들이 또한 본 발명의 범위 내에 있다.
[0022] 도 1은 예시적인 PMOS 금속 게이트 스택 디바이스(100)의 단면도를 예시한다. 디바이스(100)는 계면 층(115)을 형성하기 위해 표면이 산화되는 기판(110)을 포함한다. 일부 실시예들에서, 기판(110)은 실리콘을 포함하고, 계면 층(115)은 실리콘 이산화물을 포함한다. 일부 실시예들에서, 기판은 소스 구역들, 드레인 구역들, 전도성 채널들, 및 다른 전기 커넥터들을 포함하는(그러나 이에 제한되지 않음) 추가적인 전기 엘리먼트들 및 재료들을 포함한다.
[0023] 하나 이상의 실시예들에 따르면, PMOS 금속 게이트 스택 디바이스(100)는 쌍극자 구역(125)을 갖는 게이트 유전체 또는 하이-k 금속 산화물 층(120), 하이-k 금속 산화물 캡핑 층(130), 및 금속 게이트 일 함수 층(140)을 포함한다. 본원에서 사용되는 바와 같이, 금속 게이트 일 함수 층(140)은 또한, "PMOS 일 함수 재료"로 지칭될 수 있다. 쌍극자 구역(125)은 계면 층(115)에 인접한 하이-k 금속 산화물 층(120)에 있다.
[0024] 하이-k 금속 산화물 층(120)은 금속 게이트 일 함수 층(140)을 기판(110)으로부터 전기적으로 절연시킨다. 하이-k 금속 산화물 층(120)과 금속 게이트 일 함수 층(140)은 함께 본원에서 금속 게이트 스택으로 지칭될 수 있다. 일부 실시예들에서, 금속 게이트 스택은 금속 게이트 일 함수 층(140) 상의 게이트 전극(150)을 더 포함한다.
[0025] 일부 실시예들에서, 게이트 유전체(120)는 금속 산화물을 포함한다. 일부 실시예들에서, 게이트 유전체(120)는 하프늄 산화물(HfO2)을 포함한다.
[0026] 일부 실시예들에서, 하이-k 캡핑 층(130)은 TiN을 포함하거나 또는 TiN을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 하이-k 캡핑 층은 TiSiN을 포함하거나 또는 TiSiN을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "~을 필수적 요소로 하여 구성된다(consists essentially of)"는 명시된 원소들이 원자 기준으로 명시된 재료의 95% 초과, 98% 초과, 99% 초과 또는 99.5% 초과를 구성하는 것을 의미한다. 의심의 소지를 없애기 위해, 본원에서 개시되는 재료들의 식별에 의해 어떠한 화학량론적 비율들도 암시되지 않는다. 예컨대, TiN 재료는 티타늄 및 질소를 함유한다. 이러한 원소들은 1:1 비율로 존재할 수 있거나 존재하지 않을 수 있다.
[0027] 하이-k 캡핑 층(130)은 임의의 적합한 두께를 가질 수 있다. 일부 실시예들에서, 하이-k 캡핑 층(130)의 두께는 5Å 이상 내지 25Å 이하의 범위에 있다. 일부 실시예들에서, 하이-k 캡핑 층의 두께는 약 10Å이며, 이는 10Å ± 10%, 10Å ± 5%, 및/또는 10Å ± 1%를 포함한다.
[0028] 일부 실시예들에서, 하이-k 캡핑 층(130)은 TiN을 포함하거나 또는 TiN을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 하이-k 캡핑 층(130)은 TiSiN을 포함하거나 또는 TiSiN을 필수적 요소로 하여 구성된다.
[0029] PMOS 일 함수 재료(140)는 임의의 적합한 재료를 포함한다. PMOS 일 함수 재료(140)는 임의의 적합한 두께를 가질 수 있다. 일부 실시예들에서, PMOS 일 함수 재료(140)의 두께는 5Å 이상 내지 50Å 이하의 범위에 있다. 일부 실시예들에서, 금속 게이트 일 함수 층의 두께는 약 15Å이며, 이는 15Å ± 10%, 15Å ± 5%, 및/또는 15Å ± 1%를 포함한다.
[0030] 일부 실시예들에서, 금속 게이트 스택 디바이스(100)는 게이트 전극(150)을 더 포함한다. 게이트 전극(150)은 다수의 층들을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(150)은 TiAl을 포함하는 제1 층 및 TiN을 포함하는 제2 층을 포함한다. 일부 실시예들에서, 제1 층은 20Å 이상 내지 30Å 이하의 두께를 갖는다. 일부 실시예들에서, 제1 층은 25Å ± 10%를 포함하는 약 25Å의 두께를 갖는다. 일부 실시예들에서, 제2 층은 500Å ± 10%, 500Å ± 5%, 및/또는 500Å ± 1%를 포함하는 약 500Å의 두께를 갖는다. 제1 층 및 제2 층은 임의의 적합한 방법에 의해 증착될 수 있다.
[0031] 임계 전압(Vt)은 금속 게이트 스택의 특성을 제공한다. 금속 게이트 스택의 하이-k 금속 산화물 층에 Nb-함유 쌍극자 구역(또는 Ti-함유 쌍극자 구역)을 포함시키는 것은 Vt를 증가시킨다. 하나 이상의 실시예들에서, 하이-k 금속 산화물 층(120)이 HfO2 및 Nb-함유 쌍극자 구역(또는 Ti-함유 쌍극자 구역)을 포함할 때, Vt는 +100 ㎷ 이상만큼 증가한다.
[0032] EOT(equivalent oxide thickness)는 금속 게이트 스택의 특성을 제공한다. 하나 이상의 실시예들에서, NbN 쌍극자 막(또는 TiN 쌍극자 막)으로부터 형성된 Nb-함유 쌍극자 구역(또는 Ti-함유 쌍극자 구역)을 포함하는 금속 게이트 스택은 Nb-함유 쌍극자 구역(또는 TiN 쌍극자 구역)이 없는 비교 금속 게이트 스택에 비해 ~0.2Å 이하의 EOT를 갖는다.
[0033] 일부 실시예들에서, p 쌍극자 금속은 티타늄 알루미늄 질화물(TiAlN)을 포함하거나 티타늄 알루미늄 질화물(TiAlN)을 필수적 요소로 하여 구성된다. 일부 실시예들에서, p 쌍극자 캡핑 층은 티타늄 실리콘 질화물(TiSiN)을 포함하거나 티타늄 실리콘 질화물(TiSiN)을 필수적 요소로 하여 구성된다. 일부 실시예들에서, TiAlN과 TiSiN 증착 사이에 의도적인 에어 브레이크(air break)가 없다. 일부 실시예들에서, p 쌍극자 층 및 p 쌍극자 캡을 어닐링하기 전에 비정질 실리콘 캡핑 층이 존재하지 않는다.
[0034] 도 2를 참조하면, 본 개시내용의 다른 실시예는 쌍극자 구역을 형성하는 방법(200)에 관한 것이다. 방법(200)은 동작(210)에서, 프로세싱 챔버에 기판을 제공함으로써 시작된다.
[0035] 동작(215)에서, 기판 상에 계면 층이 형성된다. 계면 층의 형성은 아산화 질소(N2O) 가스를 사용하는 eISSG(enhanced in-situ steam generation) 프로세스와 같은 적합한 열 산화 프로세스를 포함할 수 있다. 하나 이상의 실시예들에서, 계면 층(예컨대, 도 1의 115)은 약 3Å 내지 약 10Å, 예컨대 약 5Å의 두께를 갖는 얇은 비정질 실리콘 산화물(SiO2) 층이며, 이는 실리콘 산화물의 하나 이상의 단분자층(monolayer)들에 해당한다. 일부 실시예들에서, 계면 층은 H2 및 O2 가스들을 사용하는 ISSG(in-situ steam generation) 프로세스, 또는 NH3 및 O2 가스들을 사용하는 RTO(rapid thermal oxidation) 프로세스에 의해 형성될 수 있다. 계면 층은 그 위에 증착될 하이-k 게이트 유전체 층(예컨대, 도 1의 120)의 핵형성 층으로서 작용할 수 있다.
[0036] 동작(220)에서, 하이-k 금속 산화물 층이 계면 층 상에 증착된다. 하이-k 게이트 금속 산화물 층은 하이-k 유전체 재료, 이를테면, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 이테르븀 산화물(Y2O3), 알루미늄 산화물(Al2O3), 기존의 금속 산화물 하이-k 유전체 호스트 재료 내에 제3 원소가 도핑된 삼원 하이-k 유전체 막, 이를테면 HfZrO, HfLaOx, HfTiO로 형성될 수 있다. 증착 프로세스는 금속-함유 전구체 및 산소-함유 전구체가 계면 층에 교번적으로 전달되는 원자 층 증착(ALD) 프로세스를 포함할 수 있다. 일부 실시예들에서, 금속-함유 전구체는 산소-함유 전구체를 전달하기 전에 퍼징된다. 금속은 하프늄(Hf), 지르코늄(Zr) 또는 티타늄(Ti)과 같은 전이 금속, 란타늄(La), 이테르븀(Yb) 또는 이트륨(Y)과 같은 희토류 금속, 스트론튬(Sr)과 같은 알칼리 토금속, 또는 알루미늄(Al)과 같은 다른 금속일 수 있다. 산화제의 경우, 금속과 반응할 수 있는 임의의 산소-함유 전구체가 사용될 수 있다. 예컨대, 산소-함유 전구체는 물, 이원자 산소, 오존, 하이드록실-함유 전구체 또는 알코올, 질소-및-산소-함유 전구체들, 국부적으로 또는 원격으로 강화된 산소를 포함하는 플라즈마-강화 산소, 또는 계면 층 위에 금속의 산화물의 층을 생성하기 위해 금속과 함께 혼입될 수 있는 산소를 포함하는 임의의 다른 재료일 수 있거나 이를 포함할 수 있다. 일 예에서, 하프늄 이산화물(HfO2) 층을 형성하기 위해 금속-함유 전구체는 하프늄 사염화물(HfCl4)이고, 산화제는 물(H2O)이다. ALD 프로세스는 200℃ 내지 약 400℃, 예컨대 약 270℃의 온도에서 수행될 수 있다. ALD 프로세스에 의해 증착된 금속 산화물 층은 비정질일 수 있고, 약 10Å 내지 약 30Å의 두께를 가질 수 있다.
[0037] 동작(230)에서, 하이-k 금속 산화물 층 상에 쌍극자 막이 제조된다. 하나 이상의 실시예들에서, 쌍극자 막은 니오븀-함유 막, 예컨대, 니오븀 질화물(NbN) 막(또는 티타늄 질화물 막)이다. 니오븀-함유 막(또는 티타늄-함유 막)은 350℃ 내지 500℃의 범위의 기판 온도에서 원자 층 증착(ALD)에 의해 증착된다. 원하는 두께, 예컨대 5Å 내지 10Å의 NbN 막(또는 TiN 막)을 수득하기 위해 ALD 사이클이 반복된다. 일부 실시예들에서, 쌍극자 막의 증착은 하이-k 게이트 유전체 층의 전체 노출된 표면에 걸친 쌍극자 막의 블랭킷 증착, 및 쌍극자 막을 패터닝하기 위한(즉, 반도체 구조의 일부 구역들에 쌍극자 막을 형성하지만 반도체 구조의 일부 다른 구역들에 쌍극자 막을 형성하지 않기 위한) 후속 리소그래피 및 에칭 프로세스에 의해 수행된다. (동작(250)에서의) 후속 열 처리, 예컨대 어닐링 프로세스에서, 쌍극자 구역을 형성하기 위해 쌍극자 막으로부터의 도펀트 종, 예컨대 Nb가 하부의 하이-k 게이트 유전체 층으로 확산 및 혼입된다.
[0038] 하나 이상의 실시예들에서, 쌍극자 막은 350℃ 내지 500℃ 범위의 제1 기판 온도에서 원자 층 증착을 사용하여 니오븀을 포함하는 제1 전구체에 그리고 선택적으로는 질소, 산소 또는 탄소를 포함하는 제2 전구체에 기판의 표면을 노출시킴으로써 하이-k 금속 산화물 층 상에 제조된다. 일반적으로, 임의의 적합한 니오븀 전구체가 사용될 수 있다. NbN 막의 경우, 니오븀 전구체들은 NbCl5, NbB5, NbBr5, NbI5, NbF5, 유기-니오븀 화합물들, 및 이들의 조합들을 포함할 수 있으며(그러나 이에 제한되지 않음); 질소 전구체들은 NH3, N2, N2H2, N2H4, 질소-함유 플라즈마, 및 이들의 조합들을 포함할 수 있다(그러나 이에 제한되지 않음). 일반적으로, 임의의 적합한 티타늄 전구체가 사용될 수 있다. TiN 막의 경우, 티타늄 전구체들은 TiCl5, TiBr5, TiI5, TiF5, 유기-티타늄 화합물들 및 이들의 조합들을 포함할 수 있으며(그러나 이에 제한되지 않음); 질소 전구체들은 NH3, N2, N2H2, N2H4, 질소-함유 플라즈마, 및 이들의 조합들을 포함할 수 있다(그러나 이에 제한되지 않음).
[0039] 하나 이상의 실시예들에서, 제1 전구체는 NbCl5, NbB5, NbBr5, NbI5, NbF5, NbOCl3, 유기-니오븀 화합물, 및 이들의 조합들로 구성되는 군으로부터 선택되는 제1 화합물을 포함한다. 하나 이상의 실시예들에서, 제1 전구체는 TiCl5, TiB5, TiBr5, TiI5, TiF5, TiOCl3, 유기-니오븀 화합물, 및 이들의 조합들로 구성되는 군으로부터 선택되는 제1 화합물을 포함한다.
[0040] 하나 이상의 실시예들에서, 제2 전구체는 NH3, N2, N2H2, N2H4, 질소-함유 플라즈마, 및 이들의 조합들로 구성되는 군으로부터 선택되는 제2 화합물을 포함한다.
[0041] 하나 이상의 실시예들에서, 제2 전구체는 H2O, H2O2, O3, 에탄올, 및 이들의 조합들로 구성되는 군으로부터 선택되는 제2 화합물을 포함한다.
[0042] 하나 이상의 실시예들에서, 제2 전구체는 CH4, 에탄올, 및 H2로 구성되는 군으로부터 선택되는 제2 화합물을 포함한다.
[0043] 하나 이상의 실시예들에서, 제2 전구체는 NH3, CH4, 에탄올, H2로 구성되는 군으로부터 선택되는 2개 이상의 제2 화합물들의 조합을 포함한다.
[0044] 하나 이상의 실시예들에서, 제1 전구체는 NbCl5를 포함하며, 제2 전구체는 NH3을 포함한다. 하나 이상의 실시예들에서, 제1 전구체는 TiCl5를 포함하며, 제2 전구체는 NH3을 포함한다.
[0045] 동작(240)에서, 쌍극자 막 상에 하이-k 금속 산화물 캡핑 층이 증착된다. 하나 이상의 실시예들에서, 하이-k 금속 산화물 캡핑 층은 원자 층 증착(ALD)에 의해 증착된다. 하나 이상의 실시예들에서, 하이-k 금속 산화물 캡핑 층은 티타늄 질화물(TiN)을 포함한다. TiN을 증착하기 위한 예시적인 프로세스는 기판을 Ti를 포함하는 제1 전구체에, 및 이후에, 질소 소스를 포함하는 제2 전구체에 노출시켜 TiN 막을 제공하는 단계를 포함한다. 일부 실시예들에서, 기판은 미리 결정된 막 두께를 획득하기 위해 전구체들에 반복적으로 노출된다. 일부 실시예들에서, 기판은 ALD 프로세스 동안 약 200℃ 내지 약 700℃의 온도에서 유지된다.
[0046] 선택적인 동작(245)에서, 비정질 실리콘(a-Si) 재료를 포함하는 희생 실리콘 캡 층이 기판 상에 증착된다. 희생 실리콘 캡 층은 동작(250)에서의 후속 열 처리 프로세스 동안 하부(underlying) 하이-k 금속 산화물 층 및 제1 하이-k 금속 산화물 캡핑 층을 물리적으로 그리고 화학적으로 보호할 수 있다. 희생 실리콘 캡 층은 수소화된 비정질 실리콘(a-Si:H)과 같은 비정질 실리콘으로 형성된다. 비정질 실리콘은 확산을 위한 결정립계 선행 경로(grain boundaries leading path)를 포함하는 다결정질 실리콘과 비교하여 원자들의 더 적은 확산을 제공할 수 있다. 블록(245)에서의 증착 프로세스는 제1 하이-k 금속 산화물 캡핑 층이 상부에 형성된 반도체 구조가 실리콘 전구체에 노출되는, 원자 층 증착(ALD) 프로세스 또는 화학 기상 증착(CVD) 프로세스일 수 있다. 실리콘 전구체들의 예들은 폴리-실란들(SixHy)이다. 예컨대, 폴리-실란들은 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 이소테트라실란, 네오펜타실란(Si5H12), 시클로펜타실란(Si5H10), 헥사실란(C6H14), 시클로헥사실란(Si6H12), 또는 일반적으로 SixHy(여기서, x는 2 이상임), 그리고 이들의 조합들을 포함한다. 희생 실리콘 캡 층은 약 30Å 내지 약 50Å의 두께를 가질 수 있다.
[0047] 동작(250)에서, 기판은 쌍극자 막을 하이-k 금속 산화물 층 내로 드라이빙하고 그리고 하이-k 금속 산화물 층에 쌍극자 구역을 형성하기 위해 열-처리된다. 니오븀(Nb) 도펀트 종(또는 티타늄 도펀트 종)이 하부 하이-k 게이트 금속 산화물 층 내로 확산되게 하기 위해 열 처리가 수행된다. 하나 이상의 실시예들에서, 동작(250)의 열 처리는 제1 하이-k 금속 산화물 캡핑 층을 경화 및 조밀화하기 위해 수행되는 PCA(post cap anneal) 프로세스를 포함한다. 증착 직후의(as-deposited) 제1 하이-k 금속 산화물 캡핑 층 및 임의의 증착 직후의 희생 실리콘 캡 층의 결정화가 발생할 수 있다. PCA 프로세스는 어닐링 프로세스를 포함할 수 있다. 어닐링 프로세스는 캘리포니아, 산타클라라에 소재하는 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 RADOX™ 챔버와 같은 RTP(rapid thermal processing) 챔버에서 수행되는 불활성 분위기, 이를테면 질소(N2) 및 아르곤(Ar) 분위기에서의 열적 어닐링 프로세스를 포함할 수 있다.
[0048] 동작(250)의 열 처리는 약 600℃ 내지 약 1000℃, 예컨대 약 900℃의 온도에서 그리고 약 0.1 Torr 내지 약 100 Torr의 압력에서 약 1초 내지 약 30초 동안 수행될 수 있다.
[0049] 동작(260)에서, 하나 이상의 실시예들에 따르면, 하이-k 금속 산화물 캡핑 층과 함께 쌍극자 막의 임의의 잔여 부분이 제거된다. 제거 프로세스는 건식 플라즈마 에칭 프로세스를 포함할 수 있다. 이어서, 도핑된 구역을 갖는 하이-k 금속 산화물 층을 포함하는 결과적인 구조는 원하는 애플리케이션들에 맞도록 추가로 프로세싱될 수 있다.
[0050] 본원의 양상들은 쌍극자 구역을 형성하는 방법으로서, 방법은 기판의 표면 상에 계면 층을 제조하는 단계; 계면 층 상에 하이-k 금속 산화물 층을 증착하는 단계; 350℃ 내지 500℃ 범위의 제1 기판 온도에서 원자 층 증착을 사용하여 니오븀(또는 티타늄)을 포함하는 제1 전구체에 그리고 선택적으로는 질소, 산소 또는 탄소를 포함하는 제2 전구체에 기판의 표면을 노출시킴으로써 하이-k 금속 산화물 층 상에 쌍극자 막을 제조하는 단계; 기판 상에 제1 하이-k 금속 산화물 캡핑 층을 증착하는 단계; 그리고 쌍극자 막을 하이-k 금속 산화물 층 내로 드라이빙하고 그리고 계면 층에 근처에 니오븀(또는 티타늄)을 포함하는 쌍극자 구역을 형성하기 위해 적어도 700℃의 제2 기판 온도로의 열 처리에 기판을 노출시키는 단계를 포함하는 방법을 포함한다.
[0051] 하나 이상의 실시예들에서, 방법은 제1 하이-k 금속 산화물 캡핑 층 및 쌍극자 막의 임의의 잔여 부분을 제거하는 단계를 더 포함한다.
[0052] 도 3을 참조하면, 본 개시내용의 다른 실시예는 금속 게이트 스택 디바이스(100)를 형성하는 방법(300)에 관한 것이다. 방법(300)은 310에서, 제1 프로세싱 챔버 내에 기판을 제공함으로써 시작된다. 동작(315)에서, 기판 상에 계면 층이 형성되고, 도 2에 대해 논의된 동작(215)에 따른다. 동작(320)에서, 하이-k 금속 산화물 층이 계면 층 상에 증착되고, 도 2에 대해 논의된 동작(220)에 따른다. 동작(330)에서, 쌍극자 막이 하이-k 금속 산화물 층 상에 제조되고, 도 2에 대해 논의된 동작(230)에 따른다. 동작(340)에서, 하이-k 금속 산화물 캡핑 층이 쌍극자 막 상에 증착되고, 도 2에 대해 논의된 동작(240)에 따른다.
[0053] 하나 이상의 실시예들에서, 동일한 프로세싱(제1) 챔버가 동작들(330 및 340) 둘 모두에 사용된다는 점에서, 하이-k 금속 산화물 캡핑 층은 인-시튜로 쌍극자 막 상에 증착된다.
[0054] 선택적인 동작(345)에서, 비정질 실리콘(a-Si) 재료를 포함하는 희생 실리콘 캡 층이 기판 상에 증착되고, 도 2에 대해 논의된 동작(245)에 따른다.
[0055] 하나 이상의 실시예들에 따르면, 하이-k 금속 산화물 캡핑 층의 증착 후에, 동작(350)을 위해, 기판이 상이한(제2) 프로세싱 챔버로 이송된다. 일부 실시예들에서, 제1 프로세싱 챔버와 제2 프로세싱 챔버는 통합된다. 일부 실시예들에서, 방법(300)은 진공을 파괴하지 않으면서 또는 주변 공기에 노출되지 않으면서 수행된다.
[0056] 동작(350)에서, 기판은 쌍극자 막을 하이-k 금속 산화물 층 내로 드라이빙하고 그리고 하이-k 금속 산화물 층에 쌍극자 구역을 형성하기 위해 열-처리된다. 동작(360)에서, 하이-k 금속 산화물 캡핑 층과 함께 쌍극자 막의 임의의 잔여 부분이 제거된다. 그 후, 동작(370)에서, 다른(제2) 하이-k 금속 산화물 캡핑 층이 하이-k 금속 산화물 층 상에 증착된다. 동작(380)에서, 제2 하이-k 금속 산화물 캡핑 층 상에 PMOS 일 함수 재료가 증착된다. 동작(390)에서, PMOS 일 함수 재료 상에 게이트 재료가 증착된다.
[0057] 다수의 전구체들이 본 발명의 범위 내에 있다. 전구체들은 주변 온도 및 압력에서 플라즈마, 가스, 액체 또는 고체일 수 있다. 그러나, ALD 챔버 내에서, 전구체들이 휘발된다. 유기금속 화합물들 또는 착물들은 금속 및 적어도 하나의 유기 기, 이를테면, 알킬들, 알콕실들, 알킬아미도들, 및 아닐라이드들을 함유하는 임의의 화학물질들을 포함한다. 전구체들은 유기금속 및 무기/할라이드 화합물들로 구성될 수 있다.
[0058] 일반적으로, 임의의 적합한 티타늄 전구체가 하이-k 캡핑 층에 사용될 수 있다. 따라서, 티타늄 전구체들은 TiCl4, TiBr4, TiI4, TiF4, 테트라키스디메틸아미노 티타늄을 포함할 수 있다(그러나 이에 제한되지 않음). 추가적으로, 임의의 적합한 질소 소스 전구체가 사용될 수 있다. 예들은 질소 가스, 암모니아 가스, N2H2 또는 N2H4를 포함한다(그러나 이에 제한되지 않음).
[0059] 본원의 양상들은 금속 게이트 스택을 제조하는 방법으로서, 방법은 제1 프로세싱 챔버에서 기판의 표면 상에 계면 층을 제조하는 단계; 제1 프로세싱 챔버 내에서 계면 층 상에 하이-k 금속 산화물 층을 증착하는 단계; 350℃ 내지 500℃ 범위의 제1 기판 온도에서의 원자 층 증착을 사용하여 제1 프로세싱 챔버 내에서 니오븀(또는 티타늄)을 포함하는 제1 전구체에 그리고 선택적으로 질소, 산소 또는 탄소를 포함하는 제2 전구체에 기판의 표면을 노출시킴으로써 하이-k 금속 산화물 층 상에 쌍극자 막을 제조하는 단계; 제1 프로세싱 챔버 내에서 기판 상에 제1 하이-k 금속 산화물 캡핑 층을 증착하는 단계; 제2 프로세싱 챔버로 기판을 이송하는 단계; 쌍극자 막을 하이-k 금속 산화물 층 내로 드라이빙하고 계면 층에 근처에 니오븀(또는 티타늄)을 포함하는 쌍극자 구역을 형성하기 위해 제2 프로세싱 챔버에서 700℃ 내지 1050℃의 범위의 제2 기판 온도에서 열 처리에 기판을 노출시키는 단계; 및 제1 하이-k 금속 산화물 캡핑 층 및 쌍극자 막의 임의의 잔여 부분을 제거하는 단계를 포함하는 방법에 관한 것이다.
[0060] 하나 이상의 실시예들에서, 방법은 기판 상에 제2 하이-k 금속 산화물 캡핑 층을 증착하는 단계를 더 포함한다.
[0061] 하나 이상의 실시예들에서, 방법은 기판 상에 PMOS 일 함수 재료를 증착하는 단계를 더 포함한다.
[0062] 하나 이상의 실시예들에서, 방법은 기판 상에 게이트 재료를 증착하는 단계를 더 포함한다.
[0063] 하나 이상의 실시예들에서, 제1 하이-k 금속 산화물 캡핑 층은 티타늄 질화물(TiN)을 포함하며, 하이-k 금속 산화물 층은 하프늄 산화물(HfO2)을 포함하며, 계면 층은 실리콘 이산화물(SiO2)을 포함한다.
[0064] 하나 이상의 실시예들에서, 방법은 TiN을 포함하는 제2 하이-k 금속 산화물 캡핑 층을 더 포함한다.
[0065] 하나 이상의 실시예들에서, 계면 층을 제조하는 단계는 하이-k 금속 산화물 층을 증착하기 전에 기판의 표면을 산화시키는 단계를 포함한다.
[0066] 기판이 전구체들에 노출되는 순서는 변화될 수 있다. 노출들은 증착 사이클에서 반복될 수 있다. 추가로, 전구체에 대한 노출은 단일 증착 사이클 내에서 반복될 수 있다.
[0067] 일부 실시예들에서, MOSFET을 형성하기 위한 프로세스는 1) 게이트 유전체(예컨대, 층간 유전체/하이-k 유전체)를 형성하는 단계; 2) ALD 또는 다른 프로세스에 의해 게이트 유전체 상에 증착된 TiAlN을 포함하는 p-쌍극자 금속 층을 증착하는 단계; 3) 산소가 TiAlN과 반응할 수 있게 하기 위해 의도적인 에어 브레이크를 포함하도록 ALD 챔버로부터 웨이퍼를 이송하는 단계; 4) ALD 또는 다른 기술에 의해 TiSiN을 포함하는 쌍극자 캡핑 층을 증착하는 단계; 5) (a-Si 캡 없이) 700 내지 900℃에서 RTP에 의해 열적 어닐링하는 단계; 및 6) 캡핑 층들을 스트리핑하는 단계를 포함한다.
[0068] 본 개시내용의 일부 실시예들은 기판 상의 금속 게이트 스택들로서, 그 금속 게이트 스택들은 하이-k 금속 산화물 캡핑 층, 하이-k 금속 산화물 층, 및 계면 층 위에 그리고 게이트 전극 아래에 포지티브 금속-산화물-반도체(PMOS) 일 함수 재료를 포함하고, 하이-k 금속 산화물 층은 계면 층에 인접한 쌍극자 구역을 포함하고, 쌍극자 구역은 티타늄 알루미늄 질화물(TiAlN)을 포함하고, 금속 게이트 스택은 쌍극자 구역이 없는 비교 하이-k 금속 산화물 층을 포함하는 금속 게이트 스택에 비해 개선된 임계 전압(Vt)을 갖는, 금속 게이트 스택들에 관한 것이다.
[0069] 본 개시내용의 추가적인 실시예들은 쌍극자 구역을 형성하는 방법들에 관한 것이다. 방법들은 기판의 표면 상에 계면 층을 제조하는 단계; 계면 층 상에 하이-k 금속 산화물 층을 증착하는 단계; 350℃ 내지 500℃ 범위의 제1 기판 온도에서 원자 층 증착을 사용하여 티타늄을 포함하는 제1 전구체에 그리고 선택적으로 질소, 산소 또는 탄소를 포함하는 제2 전구체에 기판의 표면을 노출시킴으로써 하이-k 금속 산화물 층 상에 쌍극자 막을 제조하는 단계 ― 쌍극자 막은 TiAlN을 포함함 ―; 기판 상에 제1 하이-k 금속 산화물 캡핑 층을 증착하는 단계 ― 캡핑 층은 TiSiN을 포함함 ―; 그리고 쌍극자 막을 하이-k 금속 산화물 층 내로 드라이빙하고 계면 층에 근처에 티타늄을 포함하는 쌍극자 구역을 형성하기 위해 적어도 700℃의 제2 기판 온도에서 열 처리에 기판을 노출시키는 단계를 포함한다.
[0070] 본 개시내용의 방법들은 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가의 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 적합한 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등으로 지칭될 수 있다.
[0071] 일반적으로, 클러스터 툴은 기판 중심-발견 및 배향, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드 록 챔버들 사이에서 그리고 프로세싱 챔버들과 로드 록 챔버들 중에서 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 통상적으로, 진공 조건으로 유지되고, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드 록 챔버로 기판들을 셔틀링하기 위한 중간 스테이지(stage)를 제공한다. 본 개시내용에 대해 구성될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수 가능하다. 그러나, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은 본원에서 기재되는 바와 같이 프로세스의 특정 단계들을 수행하기 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학적 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 어닐링, 배향, 수산화 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0072] 일부 실시예들에서, 제1 프로세싱 챔버 및 제2 프로세싱 챔버는 동일한 클러스터링된 프로세싱 툴의 일부이다. 따라서, 일부 실시예들에서, 방법은 인-시튜 통합 방법이다.
[0073] 일부 실시예들에서, 제1 프로세싱 챔버와 제2 프로세싱 챔버는 상이한 프로세싱 툴들이다. 따라서, 일부 실시예들에서, 방법은 엑스-시튜(ex-situ) 통합 방법이다.
[0074] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드록" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들 내에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는 반응물들이 증착 챔버로부터 이송 챔버 및/또는 추가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0075] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 여기에서, 다른 기판이 프로세싱되기 전에 단일 기판이 로딩되고, 프로세싱되고, 그리고 언로딩된다. 기판은 또한, 컨베이어 시스템과 유사하게, 연속적인 방식으로 프로세싱될 수 있으며, 여기서 다수의 기판들은 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 추가적으로, 프로세싱 챔버는 캐러셀(carousel)일 수 있으며, 여기서, 다수의 기판들이 중심 축을 중심으로 이동되고, 캐러셀 경로 전체에 걸쳐 증착, 에칭, 어닐링, 그리고/또는 세정 프로세스들에 노출된다.
[0076] 기판은 또한, 프로세싱 동안 정지되어 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 스텝들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은 예컨대, 가스 유동 기하구조들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0077] 원자 층 증착 타입 챔버들에서, 기판은 공간적으로 또는 시간적으로 분리된 프로세스들 중 어느 하나에서 제1 및 제2 전구체들에 노출될 수 있다. 시간적 ALD는, 제1 전구체가 챔버 내로 유동하여 표면과 반응하는 통상적인 프로세스이다. 제1 전구체는 제2 전구체를 유동시키기 전에 챔버로부터 퍼징된다. 공간적 ALD에서, 제1 및 제2 전구체들 둘 모두는 챔버로 동시에 유동되지만, 전구체들의 혼합을 방지하는 구역이 유동들 사이에 존재하도록 공간적으로 분리된다. 공간적 ALD에서, 기판은 가스 분배 플레이트에 대해 이동되거나, 또는 그 반대의 경우도 가능하다.
[0078] 방법들의 부분들 중 하나 이상이 하나의 챔버에서 발생하는 실시예들에서, 프로세스는 공간적 ALD 프로세스일 수 있다. 위에서 설명된 케미스트리들 중 하나 이상이 양립가능하지 않을 수 있지만(즉, 기판 표면 상에서의 반응 이외의 반응 및/또는 챔버 상에서의 증착을 초래함), 공간적 분리는, 시약들이 가스상으로 각각에 노출되지 않음을 보장한다. 예컨대, 시간적 ALD는 증착 챔버를 퍼징하는 것을 수반한다. 그러나, 실제로는, 추가적인 시약이 유동하기 전에 챔버 밖으로 과량의 시약을 퍼징하는 것이 때때로 가능하지 않다. 따라서, 챔버 내의 임의의 잔여 시약이 반응할 수 있다. 공간적 분리를 이용하여, 과량의 시약이 퍼징될 필요가 없고, 교차-오염이 제한된다. 또한, 챔버를 퍼징하기 위해 많은 시간이 사용될 수 있으며, 따라서, 퍼지 단계를 제거함으로써 처리량이 증가될 수 있다.
[0079] 도 4를 참조하면, 본 개시내용의 추가적인 실시예들은 본원에서 기재되는 방법들을 실행하기 위한 프로세싱 시스템(900)에 관한 것이다. 도 4는 본 개시내용의 하나 이상의 실시예에 따른, 기판을 프로세싱하는 데 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은 로봇(912)이 내부에 있는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만; 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있음을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0080] 적어도 하나의 사전-세정/버퍼 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 사전-세정/버퍼 챔버(920)는 가열기, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 사전-세정/버퍼 챔버(920)는 프로세싱을 위한 웨이퍼들의 카세트 또는 개별 반도체 기판을 위한 홀딩 영역으로서 사용될 수 있다. 사전-세정/버퍼 챔버(920)는 사전-세정 프로세스들을 수행할 수 있거나, 또는 프로세싱을 위해 기판을 예열할 수 있거나, 또는 단순히 프로세스 시퀀스를 위한 스테이징 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2개의 사전-세정/버퍼 챔버들(920)이 있다.
[0081] 도 4에 도시된 실시예에서, 사전-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이의 패스 스루 챔버(pass through chamber)들로서 작용할 수 있다. 팩토리 인터페이스(905)는 카세트로부터 사전-세정/버퍼 챔버(920)로 기판을 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 이어서, 로봇(912)은 기판을 사전-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 이동시킬 수 있다.
[0082] 제1 프로세싱 챔버(930)는 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 기판 상에 계면 층을 형성하기 위한 열 산화를 위해 구성될 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(930)로 그리고 프로세싱 챔버(930)로부터 이동될 수 있다.
[0083] 프로세싱 챔버(940)는 또한 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 하이-k 게이트 금속 산화물 층을 증착하기 위한 원자 층 증착 챔버를 포함하고, 프로세싱 챔버(940)에 반응성 가스의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통한다. 일부 실시예들에서, 프로세싱 챔버(940)는 쌍극자 막을 증착하기 위한 원자 층 증착 챔버를 포함하고, 프로세싱 챔버(940)에 반응성 가스의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통한다. 일부 실시예들에서, 프로세싱 챔버(940)는 하이-k 게이트 금속 산화물 캡핑 층을 증착하기 위한 원자 층 증착 챔버를 포함하고, 프로세싱 챔버(940)에 반응성 가스의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(940)로 그리고 프로세싱 챔버(940)로부터 이동될 수 있다.
[0084] 일부 실시예들에서, 프로세싱 챔버(960)는 중앙 이송 스테이션(910)에 연결되고, 기판을 열적으로 처리하도록 구성된다.
[0085] 일부 실시예들에서, 다른 프로세싱 챔버들이 프로세싱 방법의 추가의 부분들을 수행하도록 구성될 수 있으며, 그 추가의 부분들은 임의의 잔여 쌍극자 막 및 제1 하이-k 금속 산화물 캡핑 층을 제거하는 단계; 제2 하이-k 캡핑 층을 증착하는 단계; PMOS 일 함수 재료를 증착하는 단계; 게이트 전극 재료를 증착하는 단계를 포함한다. 당업자는, 툴 상의 개별적인 프로세싱 챔버의 수 및 어레인지먼트가 변화될 수 있고, 도 4에 예시된 실시예가 단지 하나의 가능한 구성을 나타낼 뿐이라는 것을 인식할 것이다.
[0086] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은 사전-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션(910) 내에, 또는 개별적인 프로세싱 챔버들 중 임의의 챔버 내에 위치될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않으면서, 리세스의 거리가 측정될 수 있게 하는 시스템(900) 내의 임의의 포지션일 수 있다.
[0087] 적어도 하나의 제어기(950)가 중앙 이송 스테이션(910), 사전-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940, 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별적인 챔버들 또는 스테이션들에 연결된 하나 초과의 제어기(950)가 존재하며, 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 일차 제어 프로세서가 커플링된다. 제어기(950)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0088] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 컴포넌트들 사이의 통신을 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0089] 프로세서의 메모리(954) 또는 컴퓨터 판독가능 매체는 RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소와 같은 용이하게 이용 가능한 메모리 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 파라미터들 및 컴포넌트들을 제어하도록 프로세서(952)에 의해 동작가능한 명령 세트를 보유할 수 있다. 지원 회로들(958)은 종래의 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은 예컨대, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로, 서브시스템들 등을 포함할 수 있다.
[0090] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(미도시)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현될 수 있고, 컴퓨터 시스템을 사용하여 하드웨어로, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현으로서, 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0091] 일부 실시예들에서, 제어기(950)는 방법을 수행하도록 개별 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결되어 중간 컴포넌트들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결되어 이들을 제어하도록 구성될 수 있다.
[0092] 일부 실시예들의 제어기(950)는 로봇으로 기판을 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 이동시키기 위한 구성; 시스템으로부터 기판들을 로딩 및/또는 언로딩하기 위한 구성; 기판의 표면 상에 계면 층을 형성하기 위한 구성; 하이-k 금속 산화물 층을 증착하기 위한 구성; Nb-함유(예컨대, NbN) 막을 증착하기 위한 구성; 제1 하이-k 금속 산화물 캡핑 층을 증착하기 위한 구성; 기판을 열적으로 처리하고 Nb-함유 막을 하이-k 금속 산화물 층 내로 드라이빙하기 위한 구성; 임의의 잔여 Nb-함유 막 및 제1 하이-k 금속 산화물 캡핑 층을 제거하기 위한 구성; 제2 하이-k 금속 산화물 캡핑 층을 증착하기 위한 구성; PMOS 일 함수 재료를 증착하기 위한 구성; 및/또는 게이트 전극을 증착하기 위한 구성으로부터 선택된 하나 이상의 구성들을 갖는다.
[0093] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0094] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시할 뿐이라는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 기판 상의 금속 게이트 스택으로서,
    하이(high)-k 금속 산화물 캡핑 층, 하이-k 금속 산화물 층, 및 계면 층 위에 그리고 게이트 전극 아래에 PMOS(positive metal-oxide-semiconductor) 일 함수 재료를 포함하며,
    상기 하이-k 금속 산화물 층은 상기 계면 층에 인접한 쌍극자 구역(dipole region)을 포함하며,
    상기 쌍극자 구역은 니오븀(Nb)을 포함하며,
    상기 금속 게이트 스택은 상기 쌍극자 구역이 없는 비교 하이-k 금속 산화물 층을 포함하는 금속 게이트 스택에 비해 개선된 임계 전압(Vt)을 갖는, 금속 게이트 스택.
  2. 제1항에 있어서, 상기 Vt가 +100 mV 이상 내지 +300 mV 이하만큼 개선되는, 금속 게이트 스택.
  3. 제1항에 있어서, 상기 하이-k 금속 산화물 캡핑 층이 티타늄 질화물(TiN)을 포함하며, 상기 하이-k 금속 산화물 층이 하프늄 산화물(HfO2)을 포함하며, 그리고 상기 계면 층이 실리콘 이산화물(SiO2)을 포함하며; 그리고/또는 상기 하이-k 금속 산화물 층이 20Å 이상 내지 50Å 이하의 범위의 두께를 갖는, 금속 게이트 스택.
  4. 제1항에 있어서, 상기 Nb를 포함하는 쌍극자 구역을 포함하는 상기 하이-k 금속 산화물 층을 포함하는 상기 금속 게이트 스택의 EOT(equivalent oxide thickness) 증가가 상기 쌍극자 구역이 없는 비교 하이-k 금속 산화물 층을 포함하는 상기 금속 게이트 스택에 비해 +0.2Å 이하인, 금속 게이트 스택.
  5. 기판 상의 금속 게이트 스택으로서,
    상기 기판 상의 계면 층;
    상기 계면 층 상의 하이-k 금속 산화물 층 ― 상기 하이-k 금속 산화물 층은 상기 계면 층에 인접한 쌍극자 구역을 포함하며, 상기 쌍극자 구역은 니오븀(Nb)을 포함함 ―;
    상기 하이-k 금속 산화물 층 상의 하이-k 금속 산화물 캡핑 층;
    상기 하이-k 금속 산화물 캡핑 층 위의 PMOS(positive metal-oxide-semiconductor) 일 함수 재료; 그리고
    상기 PMOS 일 함수 재료 위의 게이트 전극을 포함하는, 금속 게이트 스택.
  6. 제5항에 있어서, 상기 하이-k 금속 산화물 캡핑 층이 티타늄 질화물(TiN)을 포함하며, 상기 하이-k 금속 산화물 층이 하프늄 산화물(HfO2)을 포함하며, 그리고 상기 계면 층이 실리콘 이산화물(SiO2)을 포함하는, 금속 게이트 스택.
  7. 제5항에 있어서, 상기 금속 게이트 스택이 상기 쌍극자 구역이 없는 비교 하이-k 금속 산화물 층을 포함하는 금속 게이트 스택에 비해 약 +100 mV 이상 내지 300 mV 이하의 범위의 임계 전압(Vt) 개선 그리고/또는 상기 쌍극자 구역이 없는 비교 하이-k 금속 산화물 층을 포함하는 상기 금속 게이트 스택에 비해 +0.2Å 이하의 EOT(equivalent oxide thickness) 증가를 갖는, 금속 게이트 스택.
  8. 쌍극자 구역을 형성하는 방법으로서, 상기 방법은
    기판의 표면 상에 계면 층을 제조하는 단계;
    상기 계면 층 상에 하이-k 금속 산화물 층을 증착하는 단계;
    350℃ 내지 500℃ 범위의 제1 기판 온도에서 원자 층 증착을 이용하여, 니오븀을 포함하는 제1 전구체에 그리고 선택적으로 질소, 산소 또는 탄소를 포함하는 제2 전구체에 상기 기판의 표면을 노출시킴으로써 상기 하이-k 금속 산화물 층 상에 쌍극자 막을 제조하는 단계;
    상기 기판 상에 제1 하이-k 금속 산화물 캡핑 층을 증착하는 단계; 그리고
    상기 쌍극자 막을 상기 하이-k 금속 산화물 층 내로 드라이빙하고(drive) 그리고 상기 계면 층에 근처에 니오븀을 포함하는 상기 쌍극자 구역을 형성하기 위해, 적어도 700℃의 제2 기판 온도에서의 열 처리에 상기 기판을 노출시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 제1 하이-k 금속 산화물 캡핑 층, 및 상기 쌍극자 막의 임의의 잔여 부분을 제거하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 제1 하이-k 금속 산화물 캡핑 층, 및 상기 쌍극자 막의 임의의 잔여 부분을 제거한 후에, 상기 기판 상에 제2 하이-k 금속 산화물 캡핑 층을 증착하는 단계를 포함하는, 방법.
  11. 제8항에 있어서, 상기 제1 하이-k 금속 산화물 캡핑 층이 티타늄 질화물(TiN)을 포함하며, 상기 하이-k 금속 산화물 층이 하프늄 산화물(HfO2)을 포함하며, 그리고 상기 계면 층이 실리콘 이산화물(SiO2)을 포함하는, 방법.
  12. 제8항에 있어서, 상기 제1 전구체가 NbCl5, NbB5, NbBr5, NbI5, NbF5, NbOCl3, 유기-니오븀 화합물, 및 이들의 조합들로 구성되는 군으로부터 선택되는 제1 화합물을 포함하는, 방법.
  13. 제11항에 있어서, 상기 제2 전구체가 NH3, N2, N2H2, N2H4, 질소-함유 플라즈마, 및 이들의 조합들로 구성되는 군으로부터 선택되는 제2 화합물을 포함하는, 방법.
  14. 제11항에 있어서, 상기 제2 전구체가 H2O, H2O2, O3, 에탄올, 및 이들의 조합들로 구성되는 군으로부터 선택되는 제2 화합물을 포함하는, 방법.
  15. 제11항에 있어서, 상기 제2 전구체가 CH4, 에탄올, 및 H2로 구성되는 군으로부터 선택되는 제2 화합물을 포함하는, 방법.
  16. 제11항에 있어서, 상기 제2 전구체가 NH3, CH4, 에탄올, H2로 구성되는 군으로부터 선택되는 2개 이상의 제2 화합물들의 조합을 포함하는, 방법.
  17. 제11항에 있어서, 상기 제1 전구체가 NbCl5를 포함하며, 그리고 상기 제2 전구체가 NH3을 포함하는, 방법.
  18. 제11항에 있어서, 상기 제1 하이-k 금속 산화물 캡핑 층을 증착하는 단계 및 상기 하이-k 금속 산화물 층 상에 상기 쌍극자 막을 제조하는 단계 둘 모두가 제1 챔버에서 실시되는, 방법.
  19. 제10항에 있어서, 상기 기판 상에 PMOS 일 함수 재료를 증착하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 기판 상에 게이트 재료를 증착하는 단계를 포함하는, 방법.
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