CN108630541A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。其中，所述方法包括：提供衬底结构，所述衬底结构包括半导体衬底和半导体衬底上的层间电介质层，所述层间电介质层包括延伸到所述半导体衬底的多个沟槽，所述多个沟槽包括用于PMOS器件的第一沟槽和用于NMOS器件的第二沟槽，其中，在所述多个沟槽的底部的半导体衬底的表面和侧壁上具有高k电介质层；在所述多个沟槽中形成半导体层以填充所述多个沟槽；去除所述第一沟槽中的半导体层；在所述第一沟槽中依次形成PMOS功函数调节层和金属电极层；去除所述第二沟槽中的半导体层；以及在所述第二沟槽中依次形成NMOS功函数调节层和金属电极层。本发明能够提高高k电介质层的可靠性。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。
背景技术
金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)器件尺寸的减小带来了一些问题。
其中一个问题是，传统作为栅极电介质层的二氧化硅会由于隧道效应产生高的栅极漏电流(gate leakage current)。而在等效氧化物厚度(Equivalent Oxide Thickness，EOT)相同的情况下，高k(介电常数)电介质材料相比传统的二氧化硅具有更大的物理厚度，因此，高k电介质材料被引入作为栅极介质层来减小栅极漏电流。
另一个问题是，多晶硅栅极的耗尽效应(depletion effect)和有限的反型层电容(finite inversion layer capacitance)会减小EOT，从而降低器件性能。因此，使用金属栅电极来代替多晶硅栅极以减小多晶硅栅极的耗尽效应。
在传统的后高k电介质和后金属栅极工艺中，在去除伪栅和伪栅极氧化物之后形成用于栅极的沟槽，然后在沟槽中依次沉积界面层(IL)和高k电介质层，之后在沟槽中填充功函数调节层和金属电极。随后，通过对金属电极执行化学机械平坦化(ChemicalMechanical Planarization，CMP)处理，从而形成金属栅极。
底部抗反射涂层(BARC)具有好的沟槽填充能力以及由类液体特性导致的平的表面，因此，被广泛应用于后金属栅极的形成工艺中。现有技术中，在沟槽中形成高k电介质层和PMOS功函数调节层后先形成BARC，然后在BARC上形成光致抗蚀剂。然而，在去除BARC时采用干法刻蚀，会对BARC下的高k电介质层造成损伤，从而产生等离子体诱导损伤(PlasmaInduced Damage，PID)，在高k电介质层中产生体缺陷(bulk traps)。体缺陷会降低高k电介质层的可靠性，例如正偏压温度不稳定性(positive bias temperature instability，PBTI)、经时击穿(time dependent dielectric breakdown，TDDB)等性能。
发明内容
本发明的一个目的在于提高高k电介质层的可靠性。
根据本发明的一方面，提供了一种半导体装置的制造方法，包括：(a)提供衬底结构，所述衬底结构包括半导体衬底和半导体衬底上的层间电介质层，所述层间电介质层包括延伸到所述半导体衬底的多个沟槽，所述多个沟槽包括用于PMOS器件的第一沟槽和用于NMOS器件的第二沟槽，其中，在所述多个沟槽的底部的半导体衬底的表面和侧壁上具有高k电介质层；(b)在所述多个沟槽中形成半导体层以填充所述多个沟槽；(c)去除所述第一沟槽中的半导体层；(d)在步骤(c)之后，在所述第一沟槽中依次形成PMOS功函数调节层和金属电极层；(e)在步骤(d)之后，去除所述第二沟槽中的半导体层；以及(f)在步骤(e)之后，在所述第二沟槽中依次形成NMOS功函数调节层和金属电极层。
在一个实施例中，所述多个沟槽还包括用于电阻器的第三沟槽。
在一个实施例中，所述步骤(c)包括：(c1)在步骤(b)之后，在所述多个沟槽中除所述第一沟槽之外的其他沟槽中的半导体层上形成图案化的第一掩模；(c2)利用所述第一掩模为掩模去除所述第一沟槽中的半导体层；以及(c3)在步骤(c2)之后，去除所述第一掩模。
在一个实施例中，所述步骤(e)包括：(e1)在步骤(d)之后，在所述多个沟槽中除所述第二沟槽之外的其他沟槽上形成图案化的第二掩模；(e2)利用所述第二掩模为掩模去除所述第二沟槽中的半导体层；以及(e3)在步骤(e2)之后，去除所述第二掩模。
在一个实施例中，通过湿法刻蚀来执行步骤(c)和/或步骤(e)。
在一个实施例中，所述步骤(c)包括：通过干法刻蚀去除所述第一沟槽中的半导体层的上部；以及通过湿法刻蚀去除所述第一沟槽中的半导体层的下部。
在一个实施例中，所述步骤(e)包括：通过干法刻蚀去除所述第二沟槽中的半导体层的上部；以及通过湿法刻蚀去除所述第二沟槽中的半导体层的下部。
在一个实施例中，所述湿法刻蚀的刻蚀剂包括四甲基氢氧化铵或氨水。
在一个实施例中，所述半导体层包括非晶硅或未掺杂的多晶硅。
在一个实施例中，在所述多个沟槽的底部的半导体衬底的表面上具有界面层，所述高k电介质层位于所述界面层以及所述多个沟槽的侧壁上。
在一个实施例中，在所述多个沟槽中的所述高k电介质层上具有盖层，所述半导体层位于所述盖层上。
在一个实施例中，所述界面层的材料包括：氧化物或氮氧化物；所述盖层的材料包括：TixN1-x。
在一个实施例中，所述PMOS功函数调节层的材料包括：TixN1-x、TaC、MoN或TaN；所述NMOS功函数调节层的材料包括：TaC、Ti、Al或TixAl1-x；所述高k电介质层的材料包括：La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3、Si3N4或氮氧化物。
根据本发明的另一方面，提供了一种半导体装置，包括：半导体衬底；在所述半导体衬底上的层间电介质层，所述层间电介质层包括延伸到所述半导体衬底的多个沟槽，所述多个沟槽包括用于PMOS器件的第一沟槽和用于NMOS器件的第二沟槽，其中，在所述多个沟槽的底部的半导体衬底的表面和侧壁上具有高k电介质层；在所述第一沟槽中的高k电介质层之上的PMOS功函数调节层；在所述PMOS功函数调节层上的金属电极层；在所述第二沟槽中的高k电介质层之上的NMOS功函数调节层；以及在所述NMOS功函数调节层上的金属电极层。
在一个实施例中，所述多个沟槽还包括用于电阻器的第三沟槽，所述第三沟槽中填充有半导体层。
在一个实施例中，所述半导体层包括非晶硅或未掺杂的多晶硅。
在一个实施例中，在所述多个沟槽的底部的半导体衬底的表面上具有界面层，所述高k电介质层位于所述界面层以及所述多个沟槽的侧壁上。
在一个实施例中，在所述多个沟槽中的所述高k电介质层上具有盖层；所述PMOS功函数调节层位于所述第一沟槽中的盖层上；所述NMOS功函数调节层位于所述第二沟槽中的盖层上。
在一个实施例中，所述界面层的材料包括：氧化物或氮氧化物；所述盖层的材料包括：TixN1-x。
在一个实施例中，所述PMOS功函数调节层的材料包括：TixN1-x、TaC、MoN或TaN；所述NMOS功函数调节层的材料包括：TaC、Ti、Al或TixAl1-x；所述高k电介质层的材料包括：La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3、Si3N4或氮氧化物。
本发明实施例的方法与现有工艺兼容，没有采用BARC，而是在沟槽中填充半导体层，然后再在半导体层上形成掩模层。在去除半导体层时可以采用湿法刻蚀或者采用湿法刻蚀结合干法刻蚀，如此可以至少减轻对半导体层下的高k电介质层的损失，提高了高k电介质层的可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本发明的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1A-图1F示出了现有技术中的一种半导体装置的制造方法中的一些阶段的示意图；
图2是根据本发明一个实施例的半导体装置的制造方法的流程示意图；
图3A-图3F示出了根据本发明一个实施例的半导体装置的制造方法的各个阶段的示意图；
图4A-图4F示出了根据本发明另一个实施例的半导体装置的制造方法的各个阶段的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1A-图1F示出了现有技术中的一种半导体装置的制造方法中的一些阶段的示意图。
如图1A所示，在衬底11上具有层间电介质层12，层间电介质层12中具有两个沟槽。这两个沟槽可以通过后栅极(gate-last)工艺的部分工艺形成。例如可以先形成伪栅极和伪栅极氧化物，然后沉积层间电介质层将各个伪栅极隔离开，然后对层间电介质层进行平坦化，之后去除伪栅极和伪栅极氧化物，从而形成两个沟槽。
在后续步骤中，在这两个沟槽中分别形成NMOS器件和PMOS器件的栅极结构。
如图1A所示，在两个沟槽的底部形成界面层101，然后在界面层101上以及沟槽的侧壁上依次形成高k电介质层102、盖层103以及硅盖层104(Si-cap layer)。
然后，如图1B所示，可以进行热退火以改善界面层101和高k电介质层102的性能。之后以盖层103为蚀刻停止层，利用湿法刻蚀或者结合干法刻蚀和湿法刻蚀去除硅盖层104。
接下来，如图1C所示，在两个沟槽中填充PMOS功函数调节层105。之后在两个沟槽中填充BARC 106，然后在BARC 106上形成光致抗蚀剂107。
然后，如图1D所示，对光致抗蚀剂107进行图案化，以暴露NMOS器件的沟槽。然后，通过干法刻蚀去除NMOS器件的沟槽中填充的BARC。这里，在干法刻蚀过程中，等离子体的轰击(如箭头所示)会对高k电介质层102造成损伤。
接下来，如图1E所示，去除PMOS器件的沟槽上方的光致抗蚀剂107，然后去除NMOS器件的沟槽中的PMOS功函数调节层105。之后，通过干法刻蚀去除PMOS器件的沟槽中填充的BARC 106。在该干法刻蚀过程中，等离子体轰击会对NMOS器件的沟槽中的高k电介质层102进一步造成损伤，并且会对PMOS器件的沟槽中的高k电介质层102造成损伤。
之后，如图1F所示，在两个沟槽中形成NMOS功函数调节层108和金属电极层109。
如上所述，在通过干法刻蚀去除BARC时会对高k电介质层造成损伤，降低了高k电介质层的可靠性，从而影响器件的性能。
图2是根据本发明一个实施例的半导体装置的制造方法的流程示意图。图3A-图3F示出了根据本发明一个实施例的半导体装置的制造方法的各个阶段的示意图。
下面结合图2、图3A-图3F对根据本发明一个实施例的半导体装置的制造方法进行详细说明。
如图2所示，在步骤202，提供衬底结构。
图3A示出了根据本发明一个实施例的衬底结构的示意图。如图3A所示，衬底结构包括半导体衬底31和半导体衬底31上的层间电介质层32(例如硅的氧化物层)，层间电介质层32包括延伸到半导体衬底31的多个沟槽。这里的多个沟槽包括用于PMOS器件的第一沟槽321和用于NMOS器件的第二沟槽322。在多个沟槽的底部的半导体衬底31的表面和多个沟槽的侧壁上具有高k电介质层302。
在一个实施例中，高k电介质层302的材料可以包括但不限于以下材料：La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3、Si3N4或氮氧化物。可以通过化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)来形成高k电介质层302。高k电介质层302的厚度可以是10埃-40埃，例如20埃、30埃等。
优选地，在多个沟槽的底部的半导体衬底21的表面上可以具有界面层301，高k电介质层302位于界面层301以及多个沟槽的侧壁上。界面层301的材料可以包括氧化物或氮氧化物等。可以通过热氧化的方式或者诸如CVD、ALD或PVD沉积的方式来形成界面层301。界面层302的厚度可以是5埃-15埃，例如10埃、13埃等。
优选地，在多个沟槽中的电介质层302上具有盖层303。例如，可以通过CVD、ALD或PVD来形成盖层303。在一个实施例中，盖层303的材料可以包括但不限于TixN1-x(例如TiN等)，厚度可以为0埃-30埃，例如10埃、20埃等。盖层301可以阻挡后续形成的NMOS功函数调节层中的金属元素(例如Al)扩散到高k电介质层302中，
避免影响器件的稳定性和其他性能。
回到图2，在步骤204，在多个沟槽中形成半导体层304以填充多个沟槽，如图3A所示。例如，可以在上述的衬底结构上沉积半导体层304，然后对沉积的半导体层304进行平坦化，以使得剩余的半导体层304与层间电介质层的表面基本齐平。优选地，半导体层304可以包括非晶硅或未掺杂的多晶硅。需要说明的是，在多个沟槽中的高k电介质层302上具有盖层303的情况下，半导体层304位于盖层303上。
接下来，在步骤206，去除第一沟槽321中的半导体层304，如图3B所示。例如，可以在多个沟槽中除第一沟槽321之外的其他沟槽(该实施例中为第二沟槽322)中的半导体层304上形成图案化的第一掩模305(例如光致抗蚀剂)，以暴露第一沟槽321中的半导体层304。然后利用第一掩模305为掩模去除第一沟槽321中的半导体层304。之后，如后面图3C所示的，可以去除第一掩模305。
在一个实现方式中，可以通过湿法刻蚀来去除第一沟槽321中的半导体层304。这里，湿法刻蚀的刻蚀剂可以包括四甲基氢氧化铵(TMAH)或氨水。
在另一个实现方式中，可以通过干法刻蚀去除第一沟槽321中的半导体层304的上部；然后通过湿法刻蚀去除第一沟槽321中的半导体层304的下部。类似地，湿法刻蚀的刻蚀剂可以包括四甲基氢氧化铵或氨水。需要说明的是，这里的半导体层304的上部和下部是相对的概念，例如，第一沟槽321中的半导体层304的下部可以是靠近第一沟槽321的底部的部分，该部分以上的部分即为半导体层304的上部。后文中提到的第二沟槽322中的半导体层304的上部和下部同样适于上面的解释。
接下来，在步骤208，在第一沟槽321中依次形成PMOS功函数调节层306和金属电极层307，如图3C所示。
例如，可以通过CVD、ALD或PVD等来形成PMOS功函数调节层306和金属电极层307。在一个实施例中，PMOS功函数调节层306的材料可以包括但不限于以下材料：TixN1-x、TaC、MoN或TaN，厚度可以为10埃-600埃，例如50埃、80埃、200埃、400埃等。金属电极层307的材料可以是钨或铝等。
然后，在步骤210，去除第二沟槽322中的半导体层304，如图3D所示。例如，在多个沟槽中除第二沟槽322之外的其他沟槽(这里为第一沟槽321)上形成图案化的第二掩模308(例如光致抗蚀剂)，以暴露第二沟槽322中的半导体层304。然后利用第二掩模308为掩模去除第二沟槽中322的半导体层304。之后，如后面图3E所示的，
可以去除第二掩模308。
与去除第一沟槽321中的半导体层304类似地，在一个实现方式中，可以通过湿法刻蚀来去除第二沟槽322中的半导体层304。在另一个实现方式中，可以通过干法刻蚀去除第二沟槽322中的半导体层304的上部；然后通过湿法刻蚀去除第二沟槽322的半导体层304的下部。上述湿法刻蚀的刻蚀剂可以包括四甲基氢氧化铵或氨水。
之后，在步骤212，在第二沟槽322中依次形成NMOS功函数调节层309和金属电极层310，如图3E和3F所示。
例如，参见图3E，在去除第二掩模308后依次沉积NMOS功函数调节层309和金属电极层310，以填充第二沟槽322。例如，可以通过CVD、ALD或PVD等来形成NMOS功函数调节层309和金属电极层310。在一个实施例中，NMOS功函数调节层309的材料可以包括但不限于以下材料：TaC、Ti、Al或TixAl1-x，厚度可以为10埃-100埃，例如20埃、50埃、80埃等。金属电极层310的材料可以是钨或铝等。
参见图3F，执行平坦化工艺(例如CMP)以形成在第二沟槽322中的NMOS功函数调节层309和金属电极层310。
如上描述了根据本发明一个实施例的半导体装置的制造方法。本实施例的方法与现有工艺兼容，没有采用BARC，而是在沟槽中填充半导体层，然后再在半导体层上形成掩模层。在去除半导体层时可以采用湿法刻蚀或者采用湿法刻蚀结合干法刻蚀，如此可以至少减轻对半导体层下的高k电介质层的损失，提高了高k电介质层的可靠性。
图4A-图4F示出了根据本发明另一个实施例的半导体装置的制造方法的各个阶段的示意图。该实施例与图3A-图3F所示实施例相比，多个沟槽还包括用于电阻器(例如高阻值的电阻器(HR))的第三沟槽。下面仅重点介绍本实施例的方法与图3A-图3F所示实施例的不同之处，类似的地方可以参照上面的描述。
首先，如图4A所示，提供衬底结构，在衬底结构的多个沟槽中形成半导体层304以填充多个沟槽。
如图4A所示，衬底结构包括半导体衬底31和半导体衬底31上的层间电介质层32，层间电介质层32包括延伸到半导体衬底31的多个沟槽。这里的多个沟槽包括用于PMOS器件的第一沟槽321、用于NMOS器件的第二沟槽322和用于电阻器的第三沟槽323。在多个沟槽的底部的半导体衬底31的表面和多个沟槽的侧壁上具有高k电介质层302。
优选地，在多个沟槽的底部的半导体衬底21的表面上可以具有界面层301，高k电介质层302位于界面层301以及多个沟槽的侧壁上。优选地，在多个沟槽中的电介质层302上具有盖层303。
优选地，半导体层304可以包括非晶硅或未掺杂的多晶硅。需要说明的是，在在多个沟槽中的高k电介质层上具有盖层303的情况下，半导体层304位于盖层303上。
接下来，如图4B所示，去除第一沟槽321中的半导体层304。例如，可以在多个沟槽中除第一沟槽321之外的其他沟槽(该实施例中为第二沟槽322和第三沟槽323)中的半导体层304上形成图案化的第一掩模305，以暴露第一沟槽321中的半导体层304。然后利用第一掩模305为掩模去除第一沟槽321中的半导体层304。之后，如后面图4C所示的，可以去除第一掩模305。
在一个实现方式中，可以通过湿法刻蚀来去除第一沟槽321中的半导体层304。在另一个实现方式中，可以通过干法刻蚀去除第一沟槽321中的半导体层304的上部；然后通过湿法刻蚀去除第一沟槽321中的半导体层304的下部。上述湿法刻蚀的刻蚀剂可以包括四甲基氢氧化铵或氨水。
接下来，如图4C所示，在第一沟槽321中依次形成PMOS功函数调节层306和金属电极层307。
然后，如图4D所示，去除第二沟槽322中的半导体层304。例如，在多个沟槽中除第二沟槽322之外的其他沟槽(这里为第一沟槽321和第三沟槽323)上形成图案化的第二掩模308，以暴露第二沟槽322中的半导体层304。然后利用第二掩模308为掩模去除第二沟槽中322的半导体层304。之后，如后面图4E所示的，可以去除第二掩模308。
与去除第一沟槽321中的半导体层304类似地，在一个实现方式中，可以通过湿法刻蚀来去除第二沟槽322中的半导体层304。在另一个实现方式中，可以通过干法刻蚀去除第二沟槽322中的半导体层304的上部；然后通过湿法刻蚀去除第二沟槽322的半导体层304的下部。上述湿法刻蚀的刻蚀剂可以包括四甲基氢氧化铵或氨水。
之后，如图3E和3F所示，在第二沟槽322中依次形成NMOS功函数调节层309和金属电极层310。
例如，参见图3E，在去除第二掩模308后依次沉积NMOS功函数调节层309和金属电极层310，以填充第二沟槽322。
参见图3F，执行平坦化工艺(例如CMP)以形成在第二沟槽322中的NMOS功函数调节层309和金属电极层310。
如上描述了根据本发明另一个实施例的半导体装置的制造方法。本实施例中，一方面在形成PMOS器件和NMOS器件时可以减轻对高k电介质层的损失，另一方面还能够同时形成电阻器。
在一个实施例中，可以通过调整第三沟槽323的深度(也即半导体层304的长度)来得到具有不同阻值的电阻器。
本发明上述各实施例的制造方法不但适于平面器件，而且适用于FinFET器件，并且，适用于先高k电介质/后栅极(HK first/gate last)以及后高k电介质/后栅极(HKlast/gate last)工艺。
基于上述各制造方法，本发明还提供了不同的半导体装置。
在一个实施例中，参见图3F，半导体装置包括：
半导体衬底31，例如硅衬底；
在半导体衬底31上的层间电介质层32，层间电介质层32包括延伸到半导体衬底31的多个沟槽，这里的多个沟槽包括用于PMOS器件的第一沟槽321和用于NMOS器件的第二沟槽322，其中，在多个沟槽的底部的半导体衬底31的表面和多个沟槽的侧壁上具有高k电介质层302；
在第一沟槽321中的高k电介质层302之上的PMOS功函数调节层306；
在PMOS功函数调节层306上的金属电极层307；
在第二沟槽310中的高k电介质层302之上的NMOS功函数调节层309；以及
在NMOS功函数调节层309上的金属电极层310。
在另一个实施例中，参见图4F，半导体装置包括：
半导体衬底31，例如硅衬底；
在半导体衬底31上的层间电介质层32，层间电介质层32包括延伸到半导体衬底31的多个沟槽，这里的多个沟槽包括用于PMOS器件的第一沟槽321、用于NMOS器件的第二沟槽322和用于电阻器的第二沟槽323，其中，在多个沟槽的底部的半导体衬底31的表面和多个沟槽的侧壁上具有高k电介质层302；
在第一沟槽321中的高k电介质层302之上的PMOS功函数调节层306；
在PMOS功函数调节层306上的金属电极层307；
在第二沟槽310中的高k电介质层302之上的NMOS功函数调节层309；
在NMOS功函数调节层309上的金属电极层310；以及
在第三沟槽323中填充的半导体层304。优选地，半导体层304包括非晶硅或未掺杂的多晶硅。
在一些实施例中，参见图3F或图4F，在多个沟槽的底部的半导体衬底31的表面上具有界面层301，高k电介质层302位于界面层301以及多个沟槽的侧壁上。界面层301的材料可以包括氧化物或氮氧化物等。
在一些实施例中，参见图3F或图4F，在多个沟槽中的高k电介质层302上具有盖层303。相应地，PMOS功函数调节层306位于第一沟槽321中的盖层303上，NMOS功函数调节层309位于第二沟槽322中的盖层303上。盖层303的材料可以包括TixN1-x。
在一些实施例中，参见图3F或图4F，PMOS功函数调节层306的材料包括：TixN1-x、TaC、MoN或TaN；NMOS功函数调节层309的材料包括：TaC、Ti、Al或TixAl1-x；高k电介质层302的材料包括：La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3、Si3N4或氮氧化物。
至此，已经详细描述了根据本发明不同实施例的半导体装置及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。

Claims (20)

1.一种半导体装置的制造方法，其特征在于，包括：
(a)提供衬底结构，所述衬底结构包括半导体衬底和半导体衬底上的层间电介质层，所述层间电介质层包括延伸到所述半导体衬底的多个沟槽，所述多个沟槽包括用于PMOS器件的第一沟槽和用于NMOS器件的第二沟槽，其中，在所述多个沟槽的底部的半导体衬底的表面和侧壁上具有高k电介质层；
(b)在所述多个沟槽中形成半导体层以填充所述多个沟槽；
(c)去除所述第一沟槽中的半导体层；
(d)在步骤(c)之后，在所述第一沟槽中依次形成PMOS功函数调节层和金属电极层；
(e)在步骤(d)之后，去除所述第二沟槽中的半导体层；以及
(f)在步骤(e)之后，在所述第二沟槽中依次形成NMOS功函数调节层和金属电极层。
2.根据权利要求1所述的方法，其特征在于，所述多个沟槽还包括用于电阻器的第三沟槽。
3.根据权利要求1所述的方法，其特征在于，所述步骤(c)包括：
(c1)在步骤(b)之后，在所述多个沟槽中除所述第一沟槽之外的其他沟槽中的半导体层上形成图案化的第一掩模；
(c2)利用所述第一掩模为掩模去除所述第一沟槽中的半导体层；以及
(c3)在步骤(c2)之后，去除所述第一掩模。
4.根据权利要求1所述的方法，其特征在于，所述步骤(e)包括：
(e1)在步骤(d)之后，在所述多个沟槽中除所述第二沟槽之外的其他沟槽上形成图案化的第二掩模；
(e2)利用所述第二掩模为掩模去除所述第二沟槽中的半导体层；以及
(e3)在步骤(e2)之后，去除所述第二掩模。
5.根据权利要求1所述的方法，其特征在于，通过湿法刻蚀来执行步骤(c)和/或步骤(e)。
6.根据权利要求1所述的方法，其特征在于，所述步骤(c)包括：
通过干法刻蚀去除所述第一沟槽中的半导体层的上部；以及
通过湿法刻蚀去除所述第一沟槽中的半导体层的下部。
7.根据权利要求1所述的方法，其特征在于，所述步骤(e)包括：
通过干法刻蚀去除所述第二沟槽中的半导体层的上部；以及
通过湿法刻蚀去除所述第二沟槽中的半导体层的下部。
8.根据权利要求5-7任意一项所述的方法，其特征在于，所述湿法刻蚀的刻蚀剂包括四甲基氢氧化铵或氨水。
9.根据权利要求1所述的方法，其特征在于，所述半导体层包括非晶硅或未掺杂的多晶硅。
10.根据权利要求1所述的方法，其特征在于，在所述多个沟槽的底部的半导体衬底的表面上具有界面层，所述高k电介质层位于所述界面层以及所述多个沟槽的侧壁上。
11.根据权利要求10所述的方法，其特征在于，在所述多个沟槽中的所述高k电介质层上具有盖层，所述半导体层位于所述盖层上。
12.根据权利要求11所述的方法，其特征在于，
所述界面层的材料包括：氧化物或氮氧化物；
所述盖层的材料包括：TixN1-x。
13.根据权利要求1所述的方法，其特征在于，
所述PMOS功函数调节层的材料包括：TixN1-x、TaC、MoN或TaN；
所述NMOS功函数调节层的材料包括：TaC、Ti、Al或TixAl1-x；
所述高k电介质层的材料包括：La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3、Si3N4或氮氧化物。
14.一种半导体装置，其特征在于，包括：
半导体衬底；
在所述半导体衬底上的层间电介质层，所述层间电介质层包括延伸到所述半导体衬底的多个沟槽，所述多个沟槽包括用于PMOS器件的第一沟槽和用于NMOS器件的第二沟槽，其中，在所述多个沟槽的底部的半导体衬底的表面和侧壁上具有高k电介质层；
在所述第一沟槽中的高k电介质层之上的PMOS功函数调节层；
在所述PMOS功函数调节层上的金属电极层；
在所述第二沟槽中的高k电介质层之上的NMOS功函数调节层；以及
在所述NMOS功函数调节层上的金属电极层。
15.根据权利要求14所述的装置，其特征在于，所述多个沟槽还包括用于电阻器的第三沟槽，所述第三沟槽中填充有半导体层。
16.根据权利要求15所述的装置，其特征在于，所述半导体层包括非晶硅或未掺杂的多晶硅。
17.根据权利要求14所述的装置，其特征在于，在所述多个沟槽的底部的半导体衬底的表面上具有界面层，所述高k电介质层位于所述界面层以及所述多个沟槽的侧壁上。
18.根据权利要求17所述的装置，其特征在于，在所述多个沟槽中的所述高k电介质层上具有盖层；
所述PMOS功函数调节层位于所述第一沟槽中的盖层上；
所述NMOS功函数调节层位于所述第二沟槽中的盖层上。
19.根据权利要求18所述的装置，其特征在于，
所述界面层的材料包括：氧化物或氮氧化物；
所述盖层的材料包括：TixN1-x。
20.根据权利要求14所述的装置，其特征在于，
所述PMOS功函数调节层的材料包括：TixN1-x、TaC、MoN或TaN；
所述NMOS功函数调节层的材料包括：TaC、Ti、Al或TixAl1-x；
所述高k电介质层的材料包括：La2O3、TiO2、Ta2O5、ZrO2、BaZrO、HfO2、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3、Si3N4或氮氧化物。
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