CN103378136A - 用于具有高k金属栅极的NFET的结构和方法 - Google Patents

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Abstract

本公开内容提供了一种集成电路。集成电路包括：半导体衬底；n-型场效应晶体管(nFET)，形成在半导体衬底上方并且具有包括高k介电层、位于高k介电层上方的保护层、位于保护层上方的p功函金属以及位于p功函金属上方的多晶硅层的第一栅叠层；以及p-型场效应晶体管(pFET)，形成在半导体衬底上方并且具有包括高k介电层、位于高k介电层上方的p功函金属以及位于p功函金属上方的金属材料的第二栅叠层。本发明还提供了用于具有高k金属栅极的NFET的结构和方法。

Description

用于具有高k金属栅极的NFET的结构和方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及集成电路及其制造方法。
背景技术
场效应晶体管(FET)用在传统集成电路(IC)设计中。由于减小的技术节点，高k介电材料和金属通常被认为形成用于FET的栅叠层。当在单个IC芯片之上形成多种金属栅极FET时，尤其是当电阻器被集成在IC电路中时，存在集成问题。一个问题与抛光工艺期间的凹陷效果相关。在另一个实例中，栅极替换工艺包括去除多晶硅栅极的蚀刻工艺。然而，所形成的多晶硅电阻器可能通过蚀刻工艺受到损害并且凹入，导致多晶硅电阻器的电阻偏离所设计的目标。因此，需要与高k金属栅极集成的结构及其制造方法来解决以上问题。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路，包括：半导体衬底；n型场效应晶体管(nFET)，形成在所述半导体衬底上并且具有包括高k介电层、位于所述高k介电层上的保护层、位于所述保护层上的p功函金属和位于所述p功函金属上的多晶硅层的第一栅叠层；以及p型场效应晶体管(pFET)，形成在所述半导体衬底上并且具有包括所述高k介电层、位于所述高k介电层上的所述p功函金属和位于所述p功函金属上的金属材料的第二栅叠层。
在该集成电路中，所述nFET进一步包括：在所述多晶硅部件上形成的硅化物部件。
在该集成电路中，所述保护层包括氧化镧(LaO)。
在该集成电路中，所述p功函金属包括氮化钛(TiN)。
在该集成电路中，所述金属材料包括铝。
在该集成电路中，所述nFET和所述pFET中的每一个都进一步包括：设置在所述半导体衬底和所述高k介电层之间的氧化硅的界面层。
该集成电路进一步包括：电阻器，形成在所述半导体衬底上并且具有所述高k介电层、位于所述高k介电层上的所述p功函金属和位于所述p功函金属上的所述多晶硅部件。
该集成电路进一步包括：至少一个伪栅极，形成在所述半导体衬底上并且具有所述高k介电层、位于所述高k介电层上的所述保护层、位于所述保护层上的所述p功函金属和位于所述p功函金属上的所述多晶硅部件。
根据本发明的另一方面，提供了一种半导体结构，包括：半导体衬底；n型场效应晶体管(nFET)，形成在所述半导体衬底上并且具有包括高k介电层、位于所述高k介电层上的保护层、位于所述保护层上的p功函金属、位于所述p功函金属上的多晶硅层和位于所述多晶硅层上的硅化物部件的第一栅叠层；p型场效应晶体管(pFET)，形成在所述半导体衬底上并且具有包括所述高k介电层、位于所述高k介电层上的所述p功函金属和位于所述p功函金属上的金属材料的第二栅叠层；以及伪栅极，形成在所述半导体衬底上并且具有所述高k介电层、位于所述高k介电层上的所述保护层、位于所述保护层上的所述p功函金属和位于所述p功函金属上的所述多晶硅部件。
该半导体结构进一步包括：电阻器，形成在所述半导体衬底上并且具有所述高k介电层、位于所述高k介电层上的所述p功函金属和位于所述p功函金属上的所述多晶硅层。
在该半导体结构中，所述保护层包括氧化镧(LaO)。
在该半导体结构中，所述p功函金属包括选自由氮化钛(TiN)、氮化钽、氮化钨(WN)和它们的组合所组成的组中的材料。
在该半导体结构中，所述金属材料包括选自由铝、铜、钨和它们的组合所组成的组中的金属。
在该半导体结构中，所述nFET和所述pFET中的每一个都进一步包括：设置在所述半导体衬底和所述高k介电层之间的氧化硅的界面层。
在该半导体结构中，所述第一栅叠层、所述第二栅叠层和所述伪栅叠层中的每一个都包括设置在相应栅叠层侧壁上的栅极隔离件。
该半导体结构进一步包括：形成在所述第一栅极、所述第二栅极和所述伪栅极的间隙中的层间介电(ILD)材料。
根据本发明的又一方面，提供了一种方法，包括：提供具有用于n型场效应晶体管(nFET)的第一区域、用于p型场效应晶体管(pFET)的第二区域和用于伪栅极的第三区域的半导体衬底；在所述第一区域、所述第二区域和所述第三区域中的半导体衬底上形成高k介电层；在所述第一区域和所述第三区域中的所述高k介电层上形成氧化镧保护层；在所述第一区域和所述第三区域中的所述氧化镧层上以及在所述第二区域中的所述高k介电层上形成氮化钛层；在所述第一区域、所述第二区域和所述第三区域中的钛层上形成多晶硅层；图案化所述多晶硅层、所述氮化钛层、所述氧化镧层和所述高k介电层，以形成位于所述第一区域中的第一栅叠层、位于所述第二区域中的第二栅叠层以及位于所述第三区域中的伪栅叠层；以及通过金属材料代替所述第二区域中的所述多晶硅层。
在该方法中，通过金属材料代替所述第二区域中的所述多晶硅层包括：蚀刻所述第二区域中的所述多晶硅层，生成栅极沟槽；在所述栅极沟槽中沉积所述金属材料；以及对所述金属材料实施化学机械抛光(CMP)工艺。
该方法进一步包括：在所述第一区域中的所述第一栅叠层上形成硅化物。
该方法进一步包括：在图案化所述多晶硅层、所述氮化钛层、所述氧化镧层和所述高k介电层之后，通过离子注入在所述半导体衬底中形成源极部件和漏极部件；以及对电阻器的所述半导体衬底实施热退火。
附图说明
当结合附图进行阅读时，通过以下详细描述更好地理解本公开内容的多个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了论述的清楚起见，多种部件的尺寸可以任意增加或减小。
图1是制造根据本公开内容的多个方面构建的具有金属栅叠层和多晶硅叠层的半导体器件的方法的流程图。
图2至图7是在根据本公开内容的多个方面构建的处于多个制造阶段的具有金属栅极叠层和多晶硅叠层的半导体结构的一个实施例的截面图。
具体实施方式
应该理解，以下公开内容提供了用于实现多个实施例的不同部件的多个不同实施例或实例。以下描述元件和布置的特定实例以简化本公开内容。当然，这些仅仅是实例并不打算限定。另外，本公开内容可以在多个实例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身没有指定所论述的多种实施例和/或结构之间的关系。而且，以下说明中的第一部件在第二部件之上或上方形成可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括可以形成介于第一部件和第二部件的附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。
图1是根据一个实施例的用于制造半导体器件的方法100的流程图。图2至图7是处于多个制造阶段并且根据一个或多个实施例构建的半导体结构200的截面图。半导体结构200包括多种栅叠层，诸如，用于n型FET的多晶硅栅叠层和用于p型FET的金属栅叠层。在本实施例中，半导体结构200进一步包括根据本公开内容的多个方面构建的多晶硅电阻器。共同参考图1至图7描述了半导体结构200和方法100。
参考图1和图2，方法100开始于步骤102，其中，提供半导体衬底202。半导体衬底202包括硅。可选地，衬底包括锗、硅锗或其他合适半导体材料。半导体衬底202还包括诸如在衬底中形成的浅沟槽隔离件(STI)的多种隔离部件，以分离多种器件。
STI部件的形成包括：在衬底中蚀刻沟槽，并且通过诸如氧化硅、氮化硅或氮氧化硅的一种或多种绝缘材料填充沟槽。填充后的沟槽可以具有多层结构，诸如，填充沟槽的热氧化物衬里层和氮化硅。在一个实施例中，使用以下工艺序列创建STI部件，诸如：生长垫氧化物，形成低压化学汽相沉积(LPCVD)氮化物层，使用光刻胶和掩模图案化STI开口，在衬底中蚀刻沟槽，可选地生长热氧化物沟槽衬里以改进沟槽界面，用CVD氧化物填充沟槽，使用化学机械平坦化(CMP)以进行回蚀，并且使用氮化物剥离以保留STI结构。
半导体衬底202还包括多种掺杂部件，诸如，在多个有源区中形成的n阱和p阱。这些掺杂部件通过诸如离子注入的合适技术形成。
在一个实施例中，半导体衬底202包括用于多种器件的第一区域204和没有功能器件或具有很少功能器件的第二区域206。第一区域中的多种器件包括多个n型和p型场效应晶体管和一个或多个多晶硅电阻器。在本实施例中，第一区域204包括用于示例性n型FET(nFET)的器件区域208、用于示例性p型FET(pFET)的器件区域210以及用于高电阻的电阻器的器件区域212。
仍然参考图1和图2，方法100进行至步骤104，其中，形成栅极介电层218和保护层220。在半导体衬底202上方形成栅极介电层218。在本实施例中，栅极介电层218包括高k介电材料。高k介电材料包括具有介电常数高于热氧化硅的介电常数(为约3.9)的介电材料。在一个实例中，高k介电材料包括氧化铪(HfO)。在多种实例中，高k介电材料包括金属氧化物、金属氮化物或者它们的组合。在一个实例中，高k介电材料的栅极介电层218可以通过化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PE CVD)或等离子体增强ALD(PEALD)形成。在另一个实例中，高k介电材料的栅极介电层218的厚度在约10埃和约100埃范围内。
在另一个实施例中，栅极介电层218进一步包括设置在高k介电材料膜和半导体衬底202之间的界面层(IL)。在一个实例中，界面层包括通过诸如热氧化的合适技术形成的氧化硅。可以通过诸如ALD或CVD的其他技术形成界面层。
在栅极介电层218上方形成保护层220。保护层220防止从栅电极到栅极介电层的金属扩散。在本实施例中，保护层220是形成用于nFET的功函材料的材料之一。用于nFET的功函材料具有合适功函，使得nFET的阈值电压减小。当衬底202是硅衬底时，用于nFET的功函材料具有接近硅导带(Ec)的功函或较低功函。例如，用于nFET的功函材料具有约4.2eV或更小的功函。在本实施例中，保护层220包括氧化镧(LaO)。通过诸如CVD、PVD或其他方法的合适技术形成保护层220。
参考图1和图3，方法100进行至步骤106，其中，使用包括光刻工艺的步骤图案化保护层220。示例性光刻工艺可以包括光刻胶图案化、蚀刻和光刻胶剥离。光刻胶图案化可以进一步包括：涂覆、曝光图案、曝光后烘焙、以及显影光刻胶的工艺步骤。蚀刻使用合适蚀刻剂来选择性地去除保护层220。在本实施例中，保护层220包括LaO膜，蚀刻剂可以包括HCl或弱酸(CO2水)。
在一个实施例中，图案化保护层220，使得图案化的保护层220覆盖用于nFET的器件区域208，并且暴露用于pFET的器件区域210。而且，图案化的保护层220覆盖要形成一个或多个伪栅叠层的第二区域206，以调节用于改进的蚀刻效果的图案密度。通过在第二区域206中保持LaO层220，减小与在氧化镧蚀刻工艺中的加载效果相关的蚀刻偏离。
参考图1和图4，方法100进行至步骤108，其中，形成金属层222和多晶硅层224。金属层222被选择为具有用于pFET的合适功函，还被称为p功函金属(或p金属)。p型功函金属是具有一功函使得相关pFET的阈值电压减小的金属或金属合金。P功函金属具有接近硅价带能量(Ev)的功函或较高功函，以具有原子核的较强电子结合能。例如，p功函金属具有约5.2eV或更高的功函。
进一步合适地选择金属层222，使得保护层220和金属层222共同形成具有接近4.2eV或更少的功函的材料层。在本实施例中，金属层222包括由诸如PVD的合适技术形成的氮化钛(TiN)。在其他实施例中，金属层222包括氮化钽(TaN)、氮化钨(WN)或者它们的组合。
多晶硅(或非晶硅)层224可以通过具有前体硅烷(SiH4)或基于其他硅的前体的CVD形成。在升高的温度下可以实施非晶硅的沉积。在一个实例中，沉积温度大于约400℃。根据一个实施例，可以使用包括含掺杂物的气体的前体原位掺杂多晶硅(或非晶硅)层224。
仍然参考图1和图4，方法100进行至步骤110，其中，图案化栅极材料层以形成包括晶体管栅叠层、一个或多个电阻器以及一个或多个伪栅极的多种图案化叠层228。栅极材料层包括栅极介电层218、(保护层220、)p金属层222、多晶硅层224。在本实施例中，用于nFET的一个栅叠层228a形成在器件区域208中，并且包括保护层220和金属层222。用于pFET的一个栅叠层228b形成在器件区域210中并且包括金属层222。具有与pFET栅叠层228b相同的材料叠层的电阻器228c形成在器件区域212中。具有与nFET栅叠层228a相同的材料叠层的两个示例性伪栅叠层228d和228e形成在第二区域206中。
形成栅叠层和电阻器的图案化工艺包括光刻图案化工艺。例如，图案化工艺包括：形成图案化光刻胶、蚀刻以及光刻胶剥离。在另一个实施例中，图案化工艺可以进一步使用硬掩模作为蚀刻掩模。在这种情况下，在栅极材料层上方形成硬掩模层；在硬掩模上方形成图案化光刻胶层；第一蚀刻工艺应用于硬掩模，以将图案从图案化光刻胶转印到光掩模；以及使用图案化硬掩模作为蚀刻掩模将第二蚀刻工艺应用于栅极材料层。在本实施例中，硬掩模层包括氧化硅(SiO2)层和氧化硅上方的氮化硅(SiN)层。SiN或SiO2可以通过CVD或其他合适技术形成。
在一个实施例中，电阻性叠层228c被形成为无源器件。该无源器件可以被用作电阻器或者可选地用作多晶硅熔丝。在另一个实施例中，电阻器228c设置在一个STI部件上方。在又一个实施例中，电阻器228c基本设置在衬底202的有源区中。可选地，电阻器可以部分位于有源区上方并且部分位于STI部件上方。在又一个实施例中，可以将离子注入施加给电阻器228c，以引入掺杂元素并且调节其电阻。
仍然参考图1和图4，方法100进行至步骤112，其中，在半导体衬底202上方形成源极部件和漏极部件。在一个实施例中，源极和漏极部件包括通过一次或多次注入工艺形成的轻掺杂漏极(LDD)区和重掺杂源极和漏极(S/D)，共同称为源极部件和漏极部件。当第一区域204包括器件区域208中的nFET和器件区域210中的pFET时，使用合适掺杂元素，分别形成用于nFET和pFET的源极区和漏极区。在一个实施例中，以n型FET作为实例，通过轻掺杂剂量由离子注入形成LDD部件。此后，通过电介质沉积和诸如等离子体蚀刻的各向异性蚀刻形成隔离件230。然后，通过重掺杂剂量由离子注入形成重掺杂S/D部件。p型FET的多个源极部件和漏极部件可以以类似步骤形成，但是具有相反掺杂类型。
在该工艺期间可以同时形成电阻器228c的侧壁上的侧壁隔离件230，以形成nFET和pFET的隔离件。在形成多个源极部件和漏极部件的多种掺杂工艺期间，由诸如图案化光刻胶层的掩模层保护电阻器区212。在形成用于nFET和pFET的多个源极部件和漏极部件的步骤的一个实施例中，在通过图案化光刻胶层覆盖pFET和电阻器的区域的同时，通过离子注入形成nFET的LDD部件；在由另一图案化光刻胶层覆盖nFET和电阻器的区域的同时，通过离子注入形成pFET的LDD部件；然后，通过沉积和蚀刻形成nFET栅叠层、pFET栅叠层和电阻器的隔离件；在通过另一图案化光刻胶层覆盖pFET和电阻器的区域同时，通过离子注入形成nFET的S/D部件；以及在通过另一图案化光刻胶层覆盖nFET和电阻器的区域同时，通过离子注入形成pFET的S/D部件。
在一个实施例中，之后进行高温退火工艺，以激活源极区和漏极区以及电阻器中的多种掺杂元素。在另一个实施例中，将热退火工艺应用于半导体衬底202，以进一步使保护层220和金属层222发生反应，在器件区域208中形成用于nFET的功函金属。
仍然参考图1和图4，方法100进行至步骤114，其中，形成层间介电(ILD)层232(还称为ILD0)。ILD层232首先形成在半导体衬底202上方。ILD层232包括氧化硅、低k介电材料、其他合适介电材料或者它们的组合。通过诸如CVD的合适技术形成ILD层232。例如，可以实施高密度等离子体CVD以形成ILD层232。在一个实施例中，ILD层232沉积在衬底202上方，并且填充位于电阻器和栅叠层228a和228b之间的间隙。在又一个实施例中，ILD层232形成在衬底上方以达到位于电阻器和栅叠层的顶面之上的水平面。
将化学机械抛光(CMP)工艺应用于ILD层232，以减小ILD层232的厚度，使得从顶面暴露电阻器和栅叠层。可以调节包括抛光液化学物质和抛光压力的CMP工艺的工艺条件和参数，以部分地去除和平坦化ILD层232。
参考图1和图5，方法100进行至步骤116，其中，用金属栅极代替器件区域210中的多晶硅栅叠层228b。在衬底202上方形成图案化光刻胶层234。图案化光刻胶层234包括一个或多个开口，以暴露器件区域210中的栅叠层228b。
首先，实施蚀刻工艺，以去除器件区域210内的伪栅极的多晶硅或非晶硅。如果使用硬掩模形成栅叠层228，则蚀刻工艺也去除硬掩模。在一个实施例中，蚀刻工艺包括两个步骤，其中，第一步骤被设计成去除硬掩模，并且第二步骤被设计成去除器件区域210中的多晶硅224。在去除器件区域210中的多晶硅之后，沟槽236形成在器件区域210中并且被称为栅极沟槽。可以通过合适干蚀刻、湿蚀刻或者它们的组合来实施用于去除器件区域210中的栅叠层228b的多晶硅(或非晶硅)的蚀刻工艺。在一个实例中，可以使用包括HNO3、H2O和HF或NH4OH溶液的蚀刻溶液来去除多晶硅(或非晶硅)。在另一个实例中，基于氯(Cl)的等离子体可以用于选择性地去除多晶硅。
然后，如图6所示，在栅极沟槽236中形成一个或多个金属材料层240。金属材料层240基本填充在栅极沟槽中。根据多种实施例，金属材料层240包括铝、铜或钨。形成金属材料240的方法可以包括PVD、CVD、ALD、PECVD、PEALD或旋涂金属。可选地，金属材料层240可以进一步包括其他金属或金属合金膜，诸如，附加保护层或缓冲层。
仍然参考图1和图6，方法100进行至步骤118，其中，实施CMP工艺242以去除设置在ILD层232上方的多余金属材料240。调节CMP工艺242以有效地抛光金属材料240。通过先栅极方法形成用于器件区域208中的nFET的栅叠层228a。器件区域212中的电阻器228c由栅叠层228a形成。栅叠层228a和电阻器228c具有可能被CMP工艺242损害的多晶硅表面，从而导致高度改变和性能降低。由于伪栅叠层(例如，228d和228e)通过先栅极工艺由栅叠层228a形成，所以提供多晶硅表面和均匀多晶硅图案密度。在CMP工艺期间，总体金属栅极密度不太高，并且基本上阻止了CMP工艺期间的凹陷效果。
而且，通过实施所公开的混合工艺，其中，nFET栅叠层通过先栅极工艺形成，并且pFET栅叠层通过后栅极工艺形成，nFET栅叠层228a具有用于器件区域208中的nFET的更好的调节功函，并且栅叠层228b具有用于在器件区域210中的pFET的更好的调节功函。尤其是，当用于器件区域210中的pFET的栅叠层228b通过后栅极工艺由替代金属栅极形成时，在形成源极和漏极部件期间通过热退火工艺预期地调节栅叠层228b中的金属层222。
参考图1和图7，方法100进行至步骤120，其中，在用于器件区域208中的nFET的栅叠层228a的多晶硅表面上方形成具有减小的接触电阻的硅化物部件244。硅化物部件244可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或者它们的组合。可以通过包括在衬底上方沉积金属(诸如，镍)、在升高的温度下(诸如，通过热退火)使金属与多晶硅发生反应以形成硅化物、然后进行蚀刻以去除未反应的金属的步骤形成硅化物。之后可以通过较高温度和较短退火持续时间进行另一热退火工艺，使得所形成的硅化物从高电阻状态转变为低电阻状态。在本实施例中，可以在衬底上方形成图案化掩模(光刻胶或硬掩模)以覆盖器件区域212中的电阻器228c，使得按照预期改变电阻器的表面电阻。
虽然未示出，但是可以存在其他变化和部件，并且可以存在其他工艺步骤以形成多种部件。在一个实施例中，器件区域212中的一个或多个电阻器(诸如，228c)可以适当地进行配置并且可选地用作用于其他应用的多晶硅熔丝(或非晶硅熔丝)。在另一个实施例中，电阻器被配置为阵列，每个阵列都设置在浅沟槽隔离件(STI)上方。半导体结构200是具有多个电阻器和多个场效应晶体管的集成电路的一部分，其中，每个nFET都具有高k电介质和多晶硅栅电极的栅叠层，并且每个nFET都具有高k电介质和金属栅电极的栅叠层。在另一个实施例中，多晶硅层224可以在多晶硅沉积期间进行原位硼掺杂。在又一个实施例中，调节原位掺杂，以实现期望的多晶硅层224的电阻率，所以可以省略一次或多次离子注入。
在另一个实施例中，pFET具有用于增强的载流子迁移率和改进的器件性能的应变结构。在又一个实施例中，在pFET的源极和漏极区中形成硅锗(SiGe)，以实现合适应力效果。在形成这种应变的pFET的一个实例中，pFET的源极区和漏极区内的硅衬底通过一个或多个蚀刻步骤凹陷。然后，在凹进区中外延生长SiGe，并且重掺杂源极和漏极形成在外延生长的SiGe部件中。在另一个实例中，在形成LDD部件之后，形成伪隔离件。在形成SiGe部件之后，去除伪隔离件。然后，在相关的栅叠层的侧壁上形成具有不同厚度的主隔离件，使得重掺杂源极和漏极具有与SiGe部件的偏移量。例如，主隔离件比伪隔离件厚，使得重掺杂源极和漏极形成在SiGe部件中。
在另一个实施例中，nFET具有用于增强的载流子迁移率和改进的器件性能的应变结构。在又一个实施例中，在nFET的源极和漏极区中形成碳化硅(SiC)，以实现合适应力效果。当形成应变的pFET时，可以类似地形成应变的nFET。在另一个实施例中，用于pFET(或nFET)的栅电极包括具有优化的功函和减小的阈值电压的多个导电层。
在另一个实施例中，第二区域206中的伪栅极具有不同尺寸。例如，伪栅极的宽度可以小于或大于nFET栅极或pFET栅极的宽度，使得可以更加灵活地调节图案密度以减少CMP凹陷问题。
可以在形成电阻器、nFET和pFET之前、期间和/或之后实施其他工艺步骤。例如，进一步形成多层互连件。多层互连件包括诸如传统通孔或接触件的垂直互连件、以及诸如金属线的水平互连件。多种互连部件可以实现包括铜、钨以及硅化物的多种导电材料。在一个实例中，使用镶嵌工艺以形成有关铜的多层互连结构。在另一个实施例中，使用钨在接触孔中形成钨塞。
在另一个实施例中，可以通过诸如金属有机化学汽相沉积(MOCVD)、或分子束外延(MBE)的其他合适工艺形成高k介电层。在一个实例中，高k介电材料包括HfO2。在另一个实例中，高k介电材料包括Al2O3。可选地，高k介电材料层包括金属氮化物、金属硅化物、或其他金属氧化物。在另一个实例中，可以通过热氧化、ALD、UV-臭氧氧化或其他合适方法在硅衬底上方形成界面层(诸如，氧化硅)。
多种图案化工艺可以包括通过光刻工艺形成图案化光刻胶。示例性光刻工艺可以包括：光刻胶旋转涂覆、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶和硬烘焙的工艺步骤。还可以通过诸如无掩模光刻、电子束写入、离子束写入、热光刻、以及分子压印的其他合适方法实现或代替光刻曝光工艺。
在多种实施例中可以存在不同优点。在一个实施例中，多晶硅图案密度是控制高k金属栅极(HKMG)后栅极工艺的系数。由设计规则要求和限定特定等级的多晶硅密度。除了用户设计中的伪图案之外，附加的伪多晶硅栅极强行插入多晶硅隔离区中。当使用形成nFET(例如，228a)的先栅极工艺在第二区域206中形成伪栅极(例如，228d和228e)时，使得可以改进一些相关工艺的加载效果。
在另一个实施例中，所公开的方法与HKMG后栅极工艺完全兼容，改进了保护层的加载效果，并且在CMP工艺期间也改进了器件区域210中的金属栅极的加载效果。
本公开内容不仅限于半导体衬底包括FET和多晶硅电阻器(或多晶硅熔丝)的应用，并且可以扩展至具有金属栅叠层的其他集成电路。例如，半导体结构可以包括动态随机存取存储器(DRAM)单元、成像传感器、电容器和/或其他微电子器件(本文中共同称为微电子器件)。在另一个实施例中，半导体结构包括FinFET晶体管。当然，本公开内容的多个方面还可应用于和/或容易地适用于其他类型的晶体管，其中，其他类型的晶体管包括单栅极晶体管、双栅极晶体管和其他多栅极晶体管，并且可以在包括传感器单元、存储器单元、逻辑单元等的多种不同应用中采用。
从而，本公开内容提供了集成电路的一个实施例。集成电路包括：半导体衬底；n型场效应晶体管(nFET)，形成在半导体衬底上方并且具有包括高k介电层、位于高k介电层上方的保护层、位于保护层上方的p功函金属、以及位于p功函金属上方的多晶硅层的第一栅叠层；以及p型场效应晶体管(pFET)，形成在半导体结构上方并且具有包括高k介电层、位于高k介电层上方的p功函金属、以及位于p功函金属上方的金属材料的第二栅叠层。
在集成电路的一个实施例中，nFET进一步包括在多晶硅部件上方形成的硅化物部件。在另一个实施例中，保护层包括氧化镧(LaO)。在另一个实施例中，p功函金属包括氮化钛(TiN)。在另一个实施例中，金属材料包括铝。
在又一个实施例中，nFET和pFET中的每一个都进一步包括设置在半导体衬底和高k介电层之间的氧化硅的界面层。
在又一个实施例中，集成电路进一步包括：形成在半导体衬底上方并且具有高k介电层、位于高k介电层上方的p功函金属、以及位于p功函金属上方的多晶硅部件的电阻器。
在又一个实施例中，集成电路进一步包括：形成在半导体衬底上方并且具有高k介电层、位于高k介电层上方的保护层、位于保护层上方的p功函金属、以及位于p功函金属上方的多晶硅部件的至少一个伪栅极。
本公开内容还提供半导体结构的一个实施例。半导体结构包括：半导体衬底；n型场效应晶体管(nFET)，形成在半导体衬底上方并且具有包括高k介电层、位于高k介电层上方的保护层、位于保护层上方的p功函金属、位于p功函金属上方的多晶硅层、以及位于多晶硅层上方的硅化物部件的第一栅叠层；p型场效应晶体管(pFET)，形成在半导体衬底上方并且具有包括高k介电层、位于高k介电层上方的p功函金属、位于p功函金属上方的金属材料的第二栅叠层；以及伪栅极，形成在半导体衬底上方并且具有高k介电层、位于高k介电层上方的保护层、位于保护层上方的p功函层、以及位于p功函层上方的多晶硅部件。
在一个实施例中，半导体结构进一步包括：形成在半导体衬底上方并且具有高k介电层、位于高k介电层上方的p功函金属、以及位于p功函金属上方的多晶硅层的电阻器。
在另一个实施例中，保护层包括氧化镧(LaO)。在又一个实施例中，p功函金属包括选自由氮化钛(TiN)、氮化钽、氮化钨(WN)以及它们的组合构成的组中的材料。
在又一个实施例中，金属材料包括选自由铝、铜、钨以及它们的组合构成的组中的金属。
在又一个实施例中，nFET和pFET中的每一个都进一步包括设置在半导体衬底和高k介电层之间的氧化硅的界面层。
在又一个实施例中，第一栅叠层、第二栅叠层和伪栅叠层中的每一个都包括设置在各个栅叠层侧壁上的栅极隔离件。在又一个实施例中，半导体结构进一步包括：形成在第一栅极、第二栅极和伪栅极的间隙中的层间介电(ILD)材料。
本公开内容还提供方法的实施例。方法包括：提供具有用于n-型场效应晶体管(nFET)的第一区域、用于p-型场效应晶体管(pFET)的第二区域、以及用于伪栅极的第三区域的衬底；在第一区域、第二区域和第三区域中的半导体衬底上方形成高k介电层；在第一区域和第三区域内的高k介电层上方形成氧化镧保护层；在第一区域和第三区域中的氧化镧层上方和第二区域中的高介电层上方形成氮化钛层；在第一区域、第二区域和第三区域中的氮化钛层上方形成多晶硅层；图案化多晶硅层、氮化钛层、氧化镧层和高k介电层，以形成第一区域中的第一栅叠层、第二区域中的第二栅叠层和第三区域中的伪栅叠层；以及通过金属材料代替第二区域中的多晶硅层。
在方法的一个实施例中，通过金属材料代替第二区域中的多晶硅层包括：在第二区域中蚀刻多晶硅层，生成栅极沟槽；在栅极沟槽中沉积金属材料；以及对金属材料实施化学机械抛光(CMP)工艺。
在另一个实施例中，方法进一步包括：在第一区域中的第一栅叠层上方形成硅化物。在又一个实施例中，方法进一步包括：在图案化多晶硅层、氮化钛层、氧化镧层和高k介电层之后，通过离子注入在半导体衬底中形成源极部件和漏极部件；以及对电阻器的半导体衬底实施热退火。
以上概述了若干实施例的特征。本领域技术人员应该想到，它们可以容易地使用本公开内容的作为基础来设计或修改用于实现与在此介绍的实施例的相同目的和/或实现与其相同优点的其他工艺和结构。本领域技术人员还应该意识到，这种等效结构不脱离本公开内容的精神和范围，并且他们可以在不脱离本公开内容的精神和范围的情况下在此作出多种改变、替换和更改。

Claims (10)

1.一种集成电路，包括：
半导体衬底；
n型场效应晶体管(nFET)，形成在所述半导体衬底上并且具有包括高k介电层、位于所述高k介电层上的保护层、位于所述保护层上的p功函金属和位于所述p功函金属上的多晶硅层的第一栅叠层；以及
p型场效应晶体管(pFET)，形成在所述半导体衬底上并且具有包括所述高k介电层、位于所述高k介电层上的所述p功函金属和位于所述p功函金属上的金属材料的第二栅叠层。
2.根据权利要求1所述的集成电路，其中，所述nFET进一步包括：在所述多晶硅部件上形成的硅化物部件。
3.根据权利要求1所述的集成电路，其中，所述保护层包括氧化镧(LaO)。
4.根据权利要求1所述的集成电路，其中，所述p功函金属包括氮化钛(TiN)。
5.根据权利要求1所述的集成电路，其中，所述金属材料包括铝。
6.根据权利要求1所述的集成电路，其中，所述nFET和所述pFET中的每一个都进一步包括：设置在所述半导体衬底和所述高k介电层之间的氧化硅的界面层。
7.根据权利要求1所述的集成电路，进一步包括：电阻器，形成在所述半导体衬底上并且具有所述高k介电层、位于所述高k介电层上的所述p功函金属和位于所述p功函金属上的所述多晶硅部件。
8.根据权利要求1所述的集成电路，进一步包括：至少一个伪栅极，形成在所述半导体衬底上并且具有所述高k介电层、位于所述高k介电层上的所述保护层、位于所述保护层上的所述p功函金属和位于所述p功函金属上的所述多晶硅部件。
9.一种半导体结构，包括：
半导体衬底；
n型场效应晶体管(nFET)，形成在所述半导体衬底上并且具有包括高k介电层、位于所述高k介电层上的保护层、位于所述保护层上的p功函金属、位于所述p功函金属上的多晶硅层和位于所述多晶硅层上的硅化物部件的第一栅叠层；
p型场效应晶体管(pFET)，形成在所述半导体衬底上并且具有包括所述高k介电层、位于所述高k介电层上的所述p功函金属和位于所述p功函金属上的金属材料的第二栅叠层；以及
伪栅极，形成在所述半导体衬底上并且具有所述高k介电层、位于所述高k介电层上的所述保护层、位于所述保护层上的所述p功函金属和位于所述p功函金属上的所述多晶硅部件。
10.一种方法，包括：
提供具有用于n型场效应晶体管(nFET)的第一区域、用于p型场效应晶体管(pFET)的第二区域和用于伪栅极的第三区域的半导体衬底；
在所述第一区域、所述第二区域和所述第三区域中的半导体衬底上形成高k介电层；
在所述第一区域和所述第三区域中的所述高k介电层上形成氧化镧保护层；
在所述第一区域和所述第三区域中的所述氧化镧层上以及在所述第二区域中的所述高k介电层上形成氮化钛层；
在所述第一区域、所述第二区域和所述第三区域中的钛层上形成多晶硅层；
图案化所述多晶硅层、所述氮化钛层、所述氧化镧层和所述高k介电层，以形成位于所述第一区域中的第一栅叠层、位于所述第二区域中的第二栅叠层以及位于所述第三区域中的伪栅叠层；以及
通过金属材料代替所述第二区域中的所述多晶硅层。
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