CN102148147A - 半导体元件金属栅极堆叠的制造方法 - Google Patents
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Abstract
本发明提供一种半导体元件金属栅极堆叠的制造方法。该方法包括：形成高介电常数材料层；形成多晶硅层；图案化高介电常数材料层与多晶硅层，分别形成第一伪栅极与第二伪栅极；形成层间介电材料；对半导体基板实施第一化学机械研磨工艺，以露出第一与第二伪栅极；自第一伪栅极移除多晶硅层，以获得第一栅极沟槽；形成第一金属电极于第一栅极沟槽中；实施第二化学机械研磨工艺；形成掩模覆盖第一场效应晶体管区域，露出第二伪栅极；自第二伪栅极移除多晶硅层，以获得第二栅极沟槽；形成第二金属电极于第二栅极沟槽中；以及实施第三化学机械研磨工艺。本发明可以使金属栅电极得以维持其完整性与期望的工作函数并改善电路效能。
Description
技术领域
本发明涉及一种半导体元件的制造方法，特别涉及一种形成金属栅极堆叠(metal gate stacks)的半导体元件制造方法。
背景技术
当一例如一金属氧化物半导体场效应晶体管(MOSFET)的半导体元件借由不同技术进行微缩时，高介电常数介电材料与金属适合用来形成一栅极堆叠。然而，于形成n型金属氧化物半导体(nMOS)晶体管与p型金属氧化物半导体(pMOS)晶体管金属栅极堆叠的方法中，当整合工艺与材料时，会产生不同问题。例如当一p型金属氧化物半导体(pMOS)晶体管的p型金属栅极暴露于一移除多晶硅以形成一n型金属栅极的工艺时，填入p型金属栅电极的铝会损坏及凹陷。例如n型金属层会不均匀地沉积于凹陷的p型金属栅极中，导致p型金属栅极的电阻增加。再者，不均匀的p型金属栅极也会导致元件效能改变。因此，亟须开发一种可解决上述问题的工艺方法。
发明内容
为克服上述现有技术的缺陷，本发明提供一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一高介电常数材料层于一半导体基板上；形成一多晶硅层于该高介电常数材料层上；图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极(dummy gate)于一第一场效应晶体管(FET)区域中与一第二伪栅极于一第二场效应晶体管(FET)区域中；形成一层间介电(ILD)材料于该半导体基板上；对该半导体基板实施一第一化学机械研磨(CMP)工艺，以露出该第一伪栅极与该第二伪栅极；自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；形成一第一金属栅电极于该第一栅极沟槽中；对该半导体基板实施一第二化学机械研磨(CMP)工艺；形成一掩模覆盖该第一场效应晶体管(FET)区域，露出该第二伪栅极；自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；形成一第二金属栅电极于该第二栅极沟槽中；以及对该半导体基板实施一第三化学机械研磨(CMP)工艺。
本发明也提供另一实施例，一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一高介电常数材料层于一半导体基板上；形成一多晶硅层于该高介电常数材料层上；图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极(dummy gate)于一p型场效应晶体管(pFET)区域中、一第二伪栅极于一n型场效应晶体管(nFET)区域中与一多晶硅电阻器于一电阻器区域中；形成一层间介电(ILD)材料于该半导体基板上；自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；形成一p型金属层于该第一栅极沟槽中；形成一掩模覆盖该p型场效应晶体管(pFET)区域与该电阻器区域；自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；以及形成一n型金属层于该第二栅极沟槽中。
本发明也提供另一实施例，一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一第一伪栅极于一第一型场效应晶体管(FET)区域中、一第二伪栅极于一第二型场效应晶体管(FET)区域中与一电阻器于一电阻器区域中；以一第一金属栅极取代该第一伪栅极，该第一金属栅极具有一第一工作函数(work function)；形成一图案化材料层覆盖该第一金属栅极与该电阻器，露出该第二伪栅极；以及以一第二金属栅极取代该第二伪栅极，该第二金属栅极具有一第二工作函数，该第二工作函数不同于该第一工作函数。
本发明的实施例可使p型金属栅电极得以维持其完整性与期望的工作函数；使p型场效应晶体管金属栅电极的电阻无消极性增加，可降低RC延迟，改善电路效能；使p型金属栅电极的空隙填入已获得改善；可改善p型金属栅电极的电阻一致性，并同时降低p型场效应晶体管(pFET)的失配；以及使所揭示的工艺具有成本优势。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
附图说明
图1为根据本发明各种观点，一具有金属栅极堆叠半导体元件制造方法的流程图。
图2～图7为根据本发明不同实施例的不同观点，一具有金属栅极堆叠半导体结构于不同工艺阶段的剖面示意图。
其中，附图标记说明如下：
100～半导体元件(结构)制造方法；
102～提供一半导体基板；
104～形成不同材料层；
106～图案化不同材料层，以形成不同n型场效应晶体管(nFET)伪栅极堆叠、p型场效应晶体管(pFET)伪栅极堆叠以及额外的电阻器堆叠；
108～于p型场效应晶体管(pFET)区域中，形成一p型栅电极；
110～形成一图案化掩模覆盖p型场效应晶体管(pFET)区域中的p型栅电极以及电阻器区域中的电阻器，但留有一开口露出n型场效应晶体管(nFET)区域中n型场效应晶体管(nFET)伪栅极的多晶硅层；
112～实施一蚀刻工艺，以移除n型场效应晶体管(nFET)区域中n型场效应晶体管(nFET)伪栅极的多晶硅层；
114～于n型场效应晶体管(nFET)区域的n栅极沟槽中，形成一n型栅电极；
116～实施一化学机械研磨(CMP)工艺，以移除多余金属材料，并平坦化半导体基板表面，以利后续工艺步骤；
200～半导体结构；
210～半导体基板；
220～隔离结构；
222～电阻器区域；
224～n型场效应晶体管(nFET)区域；
226～p型场效应晶体管(pFET)区域；
232～界面层；
234～高介电常数材料层；
236～金属层；
238～多晶硅层；
242～电阻器；
244～n型场效应晶体管(nFET)伪栅极(堆叠)；
246～p型场效应晶体管(nFET)伪栅极(堆叠)；
248～栅极间隙壁；
250～蚀刻终止层；
252～层间介电(ILD)层；
254～p(型)栅电极；
256～(图案化)掩模；
258～金属材料。
具体实施方式
图1为根据本发明各种观点，揭示一具有一金属栅极堆叠的半导体元件制造方法100的实施例的流程图。图2～图7为根据本发明一或多个实施例观点，揭示一半导体结构200于不同工艺阶段的剖面示意图。半导体结构200及其制造方法100的描述请参阅图1～图7。
请参阅图1、图2，本发明半导体元件的制造方法100开始于步骤102，提供一半导体基板210。半导体基板210包括硅，也可选择性地包括锗、锗化硅或其他适合的半导体材料。半导体基板210也包括不同隔离结构220，例如形成于基板中以分离不同元件或区域的浅沟槽隔离物。在一实施例中，半导体基板210包括一供一电阻器形成于其中的电阻器区域222、一供一n型场效应晶体管(nFET)形成于其中的n型场效应晶体管(nFET)区域224以及一供一p型场效应晶体管(pFET)形成于其中的p型场效应晶体管(pFET)区域226。在一实施例中，n型场效应晶体管(nFET)与p型场效应晶体管(pFET)分别包括例如一n型金属氧化物半导体场效应晶体管(nMOSFET)与一p型金属氧化物半导体场效应晶体管(pMOSFET)的金属氧化物半导体场效应晶体管(MOSFET)。电阻器包括一多晶硅电阻器(polysilicon resistor)。
仍请参阅图1、图2，本发明半导体元件的制造方法100进行至步骤104，形成不同材料层。在一实施例中，不同材料层包括一高介电常数材料层234与一多晶硅层238。借由原子层沉积(ALD)或其他适当工艺形成高介电常数材料层234。其他形成高介电常数材料层234的方法包括金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、紫外光臭氧氧化及分子束外延(MBE)。在一实施例中，高介电常数材料包括氧化铪(HfO2)。高介电常数材料层234也可选择性地包括金属氮化物、金属硅化物或其他金属氧化物。
在一实施例中，于半导体基板210上，可额外地形成一界面层(IL)232，插入于半导体基板210与高介电常数材料层234之间。界面层(IL)232包括例如一薄氧化硅层。于形成高介电常数材料层234前，于半导体基板210上，形成薄氧化硅层。可借由原子层沉积(ALD)或热氧化形成薄氧化硅层。
在另一实施例中，于高介电常数材料层234上，可形成一金属层236。在一实施例中，金属层236包括氮化钛。在一实施例中，氮化钛金属层的厚度大约为20埃。在另一实施例中，氮化钛金属层的厚度大约介于10～30埃之间。高介电常数材料层234结合氮化钛层可改善元件效能，例如降低漏电流。
之后，于半导体基板210上，形成多晶硅层238。在一实施例中，借由一化学气相沉积(CVD)或其他适当技术形成多晶硅层238。在一实施例中，于化学气相沉积(CVD)工艺中，可使用硅烷(SiH4)作为一化学气体，以形成多晶硅层238。
请参阅图1、图3，本发明半导体元件的制造方法100进行至步骤106，图案化不同材料层，以形成不同n型场效应晶体管(nFET)伪栅极堆叠、p型场效应晶体管(pFET)伪栅极堆叠以及额外的电阻器堆叠。在一实施例中，步骤106于电阻器区域222中形成一电阻器242，于n型场效应晶体管(nFET)区域224中形成一n型场效应晶体管(nFET)伪栅极堆叠244，以及于p型场效应晶体管(pFET)区域226中形成一p型场效应晶体管(pFET)伪栅极堆叠246。于步骤106中，借由包括微影图案化及蚀刻工艺对不同材料层进行图案化，以形成伪栅极堆叠及电阻器。
在一实施例中，于栅极材料层上，形成一图案化光致抗蚀剂层(定义一或多个光致抗蚀剂层开口)。借由一光微影工艺形成图案化光致抗蚀剂层。典型光微影工艺可包括光致抗蚀剂涂布、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影及硬烤等工艺步骤。光微影曝光工艺也可以其他适当方法例如无光掩模光微影、电子束直写、离子束直写或分子拓印取代之。在此实施例中，利用图案化光致抗蚀剂层作为一蚀刻掩模，借由蚀刻栅极层，以图案化栅极材料层。
之后，借由一蚀刻工艺，于图案化光致抗蚀剂层的开口内蚀刻移除不同栅极材料层。在一实施例中，蚀刻工艺为一干蚀刻工艺。在一实施例中，干蚀刻工艺施予一含氟等离子体，以移除多晶硅层238。在另一实施例中，干蚀刻工艺施予一含氟等离子体，以移除多晶硅层238、金属层236及高介电常数材料层234。在另一实施例中，蚀刻气体包括四氟化碳(CF4)。蚀刻工艺也可选择性地包括多重蚀刻步骤，以蚀刻不同栅极材料层。
在另一实施例中，于栅极层上，形成一硬掩模层。硬掩模层包括一或多层借由例如化学气相沉积(CVD)等适当工艺形成的介电材料。在不同实施例中，硬掩模层包括氧化硅、氮化硅、氮氧化硅或其组合的多层膜结构。于硬掩模层上，形成一图案化光致抗蚀剂层。之后，于图案化光致抗蚀剂层的开口内，蚀刻移除硬掩模层，以获得一图案化硬掩模层。对硬掩模层实施的蚀刻工艺可为一湿蚀刻工艺或一干蚀刻工艺，例如可使用一氟化氢(HF)溶液蚀刻一氧化硅硬掩模层。
此外，借由不同离子注入工艺，于n型场效应晶体管(nFET)区域224与p型场效应晶体管(pFET)区域226中形成轻掺杂漏极(LDD)结构，并使轻掺杂漏极(LDD)区对准伪栅极堆叠。于沉积介电层与实施干蚀刻工艺后，形成栅极间隙壁248。借由不同离子注入工艺形成重掺杂源极与漏极区域。
之后，于半导体基板210上，可形成一蚀刻终止层(ESL)250。在一实施例中，借由化学气相沉积(CVD)或其他适当方法形成作为蚀刻终止层(ESL)250的氮化硅。借由一例如化学气相沉积(CVD)或旋涂式玻璃法(SOG)的适当工艺，于半导体基板210与伪栅极堆叠上，形成一层间介电(ILD)层252。层间介电(ILD)层252包括一例如氧化硅的介电材料、低介电常数介电材料或其他适合的介电材料。举例来说，借由一高密度等离子体化学气相沉积(CVD)形成层间介电(ILD)层252。层间介电(ILD)层252设置于半导体基板210上，并位于多重栅极堆叠与电阻器之间。
之后，对半导体基板210实施一化学机械研磨(CMP)工艺，以平坦化半导体基板210，露出多晶硅层238。在另一实施例中，若于多晶硅层238上形成一用于形成伪栅极堆叠的硬掩模，则实施化学机械研磨(CMP)工艺，直至露出硬掩模为止。之后，实施一例如湿蚀刻浸泡的蚀刻工艺，以移除硬掩模，露出多晶硅层238。
请参阅图1、图4，本发明半导体元件的制造方法100进行至步骤108，于p型场效应晶体管(pFET)区域226中，形成一p型栅电极254。p型栅电极254包括一金属层或具有一多重金属材料的多层结构。首先，借由一包括微影图案化与蚀刻的工艺移除p型场效应晶体管(pFET)伪栅极246中的多晶硅层238，以形成栅极沟槽。在一实施例中，于半导体基板210上，形成一图案化光致抗蚀剂层覆盖电阻器242、n型场效应晶体管(nFET)伪栅极244，但留有一开口露出p型场效应晶体管(pFET)伪栅极246。之后，借由一蚀刻工艺移除p型场效应晶体管(pFET)伪栅极246中的多晶硅层238，例如可使用一氢氧化钾(KOH)溶液移除p型场效应晶体管(pFET)伪栅极246中的多晶硅层238。在另一实施例中，蚀刻工艺包括多重蚀刻步骤，以移除多晶硅层238或其他欲移除的材料层，于p型场效应晶体管(pFET)区域226中，形成一栅极沟槽，或称为一p栅极沟槽。于移除p型场效应晶体管(pFET)伪栅极246中的多晶硅层238后，借由一湿化学物质或氧气等离子体的灰化移除图案化光致抗蚀剂层。
借由一例如物理气相沉积(PVD)、化学气相沉积(CVD)和/或电镀的适当技术，于p型场效应晶体管(pFET)区域226的p栅极沟槽中，填入一或多种金属材料。在一实施例中，于P栅极沟槽中，沉积一金属层，其中该金属层对p型场效应晶体管(pFET)具有一适当工作函数。金属层也可称为p型金属或p型金属。接着，于栅极沟槽中，填入例如铝的额外导电材料。之后，实施一化学机械研磨(CMP)工艺，以移除层间介电(ILD)层252上的金属材料及p型场效应晶体管(pFET)区域226内的多余金属材料，并平坦化半导体基板210表面，以利后续工艺步骤。在一实施例中，p型金属具有一等于或大于5.2eV的工作函数。举例来说，p型金属包括氮化钛。在另一实施例中，填入p栅极沟槽中的导电材料可选择性地包括其他适合的金属或合金。例如导电材料层可选择性地包括钨。
仍请参阅图1、图4，本发明半导体元件的制造方法100进行至步骤110，形成一图案化掩模256覆盖p型场效应晶体管(pFET)区域226中的p型栅电极254以及电阻器区域222中的电阻器242，但留有一开口露出n型场效应晶体管(nFET)区域224中n型场效应晶体管(nFET)伪栅极244的多晶硅层238。在一实施例中，掩模256包括借由一物理气相沉积(PVD)或其他适当工艺形成的氮化钛(TiN)。在另一实施例中，氮化钛掩模的厚度大约介于2～20纳米之间，更特别来说，氮化钛掩模的厚度大约介于2～10纳米之间。掩模256可选择性地包括其他适合材料，例如碳化钽(TaN)、氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、光致抗蚀剂或其组合。在一实施例中，借由一包括微影图案化及蚀刻的工艺，图案化掩模256，以露出n型场效应晶体管(nFET)伪栅极244。在一实施例中，于掩模256上，先形成一光致抗蚀剂层，之后，借由一微影工艺进行图案化步骤。接着，借由一例如干蚀刻、湿蚀刻或其组合的蚀刻工艺，将定义于光致抗蚀剂层中的开口转移至掩模256。或者，掩模256显示桌面(2).lnk为一借由一包括涂布、烘烤、曝光、曝光后烘烤(PEB)与显影的微影工艺所形成的图案化光致抗蚀剂层。
请参阅图1、图5，本发明半导体元件的制造方法100进行至步骤112，实施一蚀刻工艺，以移除n型场效应晶体管(nFET)区域224中n型场效应晶体管(nFET)伪栅极244的多晶硅层238。蚀刻工艺可包括干蚀刻、湿蚀刻或其组合。例如可使用一氢氧化钾(KOH)溶液移除n型场效应晶体管(nFET)伪栅极244中的多晶硅层238。在另一实施例中，蚀刻工艺包括多重蚀刻步骤，以移除多晶硅层238或其他欲移除的材料层，于n型场效应晶体管(nFET)区域224中，形成一栅极沟槽，也称为一n栅极沟槽。
请参阅图1、图6，本发明半导体元件的制造方法100进行至步骤114，于n型场效应晶体管(nFET)区域224的n栅极沟槽中，形成一n型栅电极。n型栅电极包括一金属层及具有多重金属材料的一多层结构。借由一例如物理气相沉积(PVD)、化学气相沉积(CVD)、电镀或其组合的适当技术，于n型场效应晶体管(nFET)区域224的n栅极沟槽中，填入一或多种金属材料258，以形成n型栅电极。在一实施例中，沉积于n栅极沟槽中者为一对n型场效应晶体管(nFET)具有一适当工作函数的金属层，以改善元件效能。金属层也可称为n金属或n型金属。之后，于栅极沟槽中，填入一例如铝的额外导电材料。在一实施例中，n金属具有一大约等于或小于4.2eV的工作函数。例如n金属包括钽。在另一实施例中，填入n栅极沟槽中的导电材料可选择性地包括其他适合的金属或合金。例如导电材料层可选择性地包括钨。
请参阅图1、图7，本发明半导体元件的制造方法100进行至步骤116，实施一化学机械研磨(CMP)工艺，以移除多余金属材料，并平坦化半导体基板210表面，以利后续工艺步骤。可同时于化学机械研磨(CMP)工艺中移除掩模256，或为分开进行，例如选择性地借由另一蚀刻工艺移除掩模256。
在另一实施例中，使用图案化光致抗蚀剂层作为掩模256覆盖电阻器242与p栅电极254，于移除n型场效应晶体管(nFET)伪栅极244中的多晶硅层238后与填入金属于n栅极沟槽前，可借由一湿化学物质或氧气等离子体的灰化移除图案化光致抗蚀剂层。
根据本发明半导体元件制造方法100的不同实施例，本发明工艺优点描述如下。本发明于不同实施例中提供不同优点，而无特定优点为所有实施例所必要。在一实施例中，于形成一掩模覆盖p型场效应晶体管(pFET)区域226中的p型金属栅电极后，自n型场效应晶体管(nFET)区域224中的n型场效应晶体管(nFET)伪栅极244移除多晶硅层238，并于n型场效应晶体管(nFET)区域224的栅极沟槽中形成一n金属层与一导电层(例如铝)。p型金属栅电极并未受到损伤、蚀刻及造成凹陷。且可避免n金属填入p型场效应晶体管(pFET)区域226，使p型金属栅电极得以维持其完整性与期望的工作函数。在另一实施例中，p型场效应晶体管(pFET)金属栅电极的电阻无消极性增加，可降低RC延迟，改善电路效能。在另一实施例中，p型金属栅电极的空隙填入已获得改善。在其他实施例中，可改善p型金属栅电极的电阻一致性，并同时降低p型场效应晶体管(pFET)的失配。在另一实施例中，由于未使用额外光掩模，致所揭示的工艺具有成本优势。关于其他实施例，电阻器242形成于相同形成n型场效应晶体管(nFET)与p型场效应晶体管(pFET)的工艺流程中，图案化掩模以同时覆盖电阻器242，确保电阻器242完整性。于电阻器242中，由于未形成n金属或p型金属层，因此，电阻器242的电阻可维持不变。举例来说，电阻器242的电阻大体由多晶硅层238所决定。在另一实施例中，电阻器242的电阻可由多晶硅层238与其下层的氮化钛层共同决定。
在另一实施例中，p型金属栅电极与n金属栅电极形成的顺序不同。此例中，借由移除多晶硅层238、沉积n金属层、填入铝、实施一化学机械研磨(CMP)工艺以平坦化半导体基板210以及移除于n金属栅电极上的n金属与铝，以首先形成n金属栅电极。之后，图案化一掩模(一硬掩模或光致抗蚀剂层)覆盖n金属栅电极(若存在电阻器242，可额外覆盖电阻器242)，露出p型场效应晶体管(pFET)区域226中的p型场效应晶体管(pFET)伪栅极246。接着，自p型场效应晶体管(pFET)区域226中的p型场效应晶体管(pFET)伪栅极246移除多晶硅层238。之后，借由一包括沉积p型金属层、填入铝、实施一化学机械研磨(CMP)工艺以平坦化半导体基板210以及移除于p型金属栅电极上的p型金属与铝的工艺，以形成p型金属栅电极。
根据本发明不同实施例中揭示的半导体元件制造方法及半导体结构，可形成不同组成与结构的金属栅极堆叠作为n型场效应晶体管(nFET)与p型场效应晶体管(pFET)。n型场效应晶体管(nFET)区域224与p型场效应晶体管(pFET)区域226的工作函数各自独立。此外，多晶硅的电阻器242可维持其电阻及元件完整性。在不同实施例中，n型场效应晶体管(nFET)、p型场效应晶体管(pFET)与电阻器242的效能已予最适化及改善。而前述有关金属栅极形成的缺点也已消除或减少。
本发明揭示的方法及半导体结构包括不同选择。举例来说，可借由一例如原子层沉积(ALD)的适当工艺形成高介电常数材料层234。其他形成高介电常数材料层234的方法包括金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)及分子束外延(MBE)。在一实施例中，高介电常数材料包括氧化铪(HfO2)。在另一实施例中，高介电常数材料包括氧化铝。高介电常数材料层234也可选择性地包括氮化金属、金属硅化物或其他金属氧化物。插入于半导体基板210与高介电常数材料层234之间的界面层(interfacial layer)可为氧化硅，借由例如热氧化、原子层沉积(ALD)或紫外光臭氧氧化等不同的适当方法而形成。界面氧化硅层的厚度可低于10埃。在另一实施例中，氧化硅层的厚度大约为5埃。
可借由物理气相沉积(PVD)或其他适当工艺形成不同的金属栅极层。本发明半导体结构可包括一额外的覆盖层，插入于高介电常数材料层234与金属栅极层之间。在一实施例中，覆盖层包括氧化镧(LaO)。覆盖层可选择性地包括其他适合材料。于设置多晶硅层238前，可于高介电常数材料层234上形成覆盖层。
不同图案化工艺可包括借由一光微影工艺形成一图案化光致抗蚀剂层。典型光微影工艺可包括光致抗蚀剂涂布、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影及硬烤等工艺步骤。光微影曝光工艺也可以其他适当方法例如无光掩模光微影、电子束直写、离子束直写或分子拓印取代之。
在另一实施例中，不同图案化工艺可包括形成一额外或选择性的图案化硬掩模层。在一实施例中，图案化硬掩模层包括氮化硅。如形成图案化氮化硅硬掩模的一实施例中，借由一低压化学气相沉积(LPCVD)工艺，于多晶硅层238上，沉积一氮化硅层。于化学气相沉积(CVD)工艺中，使用包括二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨)硅烷(BTBAS或C8H22N2Si)及二硅烷(DS或Si2H6)的前驱物，以形成氮化硅层。利用一光微影工艺进一步图案化氮化硅层，以形成一图案化光致抗蚀剂层，并进行一蚀刻工艺，以蚀刻图案化光致抗蚀剂层开口内的氮化硅。也可使用其他介电材料作为图案化硬掩模。举例来说，可使用氮氧化硅作为一硬掩模。
本发明也可实施其他工艺步骤以形成不同掺杂区，例如源极区与漏极区。在一实施例中，于形成伪栅极堆叠后，形成轻掺杂漏极(LDD)区。于金属栅极堆叠侧壁上，可形成栅极间隙壁。之后，大体对准间隙壁外边缘，形成源极区与漏极区。栅极间隙壁可具有一多层结构，其材质可包括氧化硅、氮化硅、氮氧化硅或其他介电材料。借由一例如离子注入的传统掺杂工艺可形成一n型杂质或一p型杂质其中任一种的掺杂源极区、掺杂漏极区及掺杂轻掺杂漏极(LDD)区。用来形成相关掺杂区的n型杂质可包括磷、砷和/或其他材料。p型杂质可包括硼、铟和/或其他材料。可借由对电阻器242中的多晶硅层238进行分离掺杂或原位掺杂以调整电阻。
本发明也可进一步形成例如多层内连线(MLI)的其他结构。多层内连线(MLI)包括例如传统介层窗或接触窗的垂直内连线以及例如金属导线的水平内连线。不同内连线结构可使用不同导电材料，包括铜、钨与硅化物。在一实施例中，利用一镶嵌工艺，以形成铜相关的多层内连线(MLI)结构。在另一实施例中，于接触孔中，使用钨以形成钨插栓。
隔离结构可包括利用不同工艺技术形成的不同结构，例如一隔离结构可包括浅沟槽隔离(STI)结构。浅沟槽隔离(STI)的形成可包括于一基底中蚀刻一沟槽以及于沟槽中填入例如氧化硅、氮化硅或氮氧化硅的绝缘材料。填满的沟槽可具有一多层结构，例如一热氧化焊盘层与填入沟槽的氮化硅。在一实施例中，可借由一工艺顺序形成浅沟槽隔离(STI)结构，例如成长一焊盘氧化层、形成一低压化学气相沉积(LPCVD)氮化层、借由光致抗蚀剂与掩模图案化一浅沟槽隔离(STI)开口、于基底中蚀刻一沟槽、选择性地成长一热氧化沟槽焊盘层以改善沟槽界面、于沟槽中填入化学气相沉积(CVD)氧化物、利用化学机械研磨(CMP)进行回蚀刻以及剥除氮化物留下浅沟槽隔离(STI)结构。
不同实施例的半导体结构及其制造方法可应用于具有一高介电常数材料与金属栅极结构的其他半导体元件，例如应变半导体基板或一异质半导体元件，举例来说，一应变半导体基板可包括p型场效应晶体管(pFET)区域226中的锗化硅(SiGe)，以增进p型场效应晶体管(pFET)通道中的载流子迁移率。在另一实施例中，应变半导体基板可包括n型场效应晶体管(nFET)区域224中的碳化硅(SiC)，以增进n型场效应晶体管(nFET)通道中的载流子迁移率。
本发明不限定于包括一金属氧化物半导体(MOS)晶体管半导体结构的应用，可延伸至其他具有一金属栅极堆叠的集成电路，例如半导体结构可包括一动态随机存取存储器(DRAM)单元、一单电子晶体管(SET)和/或其他微电子元件。在另一实施例中，半导体结构包括鳍式场效应晶体管(FinFET)。当然，本发明揭示的观点也可适用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管与其他多栅极晶体管，以及可应用于不同元件，包括感测单元、存储单元、逻辑单元与其他单元。
在另一实施例中，半导体结构可包括一外延层，例如基板可具有一覆盖于一主体半导体上的外延层。再者，基板可产生应变以改善元件效能。例如外延层可包括一不同于主体半导体材料的半导体材料，例如一覆盖于一主体硅上的锗化硅层或一覆盖于一主体锗化硅上的硅层，其中主体锗化硅可借由一包含选择性外延成长(SEG)的工艺所形成。此外，基板可包括一绝缘层上覆半导体(SOI)结构，例如一埋入介电层。基板可选择性地包括一埋入介电层，例如一埋入氧化(buried oxide，BOX)层，其借由氧注入分离(SIMOX)技术、芯片接合、选择性外延成长(SEG)或其他适当方法所形成。
因此，本发明提供一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一高介电常数材料层于一半导体基板上；形成一多晶硅层于该高介电常数材料层上；图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极(dummy gate)于一第一场效应晶体管(FET)区域中与一第二伪栅极于一第二场效应晶体管(FET)区域中；形成一层间介电(ILD)材料于该半导体基板上；对该半导体基板实施一第一化学机械研磨(CMP)工艺，以露出该第一伪栅极与该第二伪栅极；自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；形成一第一金属栅电极于该第一栅极沟槽中；对该半导体基板实施一第二化学机械研磨(CMP)工艺；形成一掩模覆盖该第一场效应晶体管(FET)区域，露出该第二伪栅极；自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；形成一第二金属栅电极于该第二栅极沟槽中；以及对该半导体基板实施一第三化学机械研磨(CMP)工艺。
本发明也提供另一实施例，一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一高介电常数材料层于一半导体基板上；形成一多晶硅层于该高介电常数材料层上；图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极(dummy gate)于一p型场效应晶体管(pFET)区域中、一第二伪栅极于一n型场效应晶体管(nFET)区域中与一多晶硅电阻器于一电阻器区域中；形成一层间介电(ILD)材料于该半导体基板上；自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；形成一p型金属层于该第一栅极沟槽中；形成一掩模覆盖该p型场效应晶体管(pFET)区域与该电阻器区域；自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；以及形成一n型金属层于该第二栅极沟槽中。
本发明也提供另一实施例，一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一第一伪栅极于一第一型场效应晶体管(FET)区域中、一第二伪栅极于一第二型场效应晶体管(FET)区域中与一电阻器于一电阻器区域中；以一第一金属栅极取代该第一伪栅极，该第一金属栅极具有一第一工作函数(work function)；形成一图案化材料层覆盖该第一金属栅极与该电阻器，露出该第二伪栅极；以及以一第二金属栅极取代该第二伪栅极，该第二金属栅极具有一第二工作函数，该第二工作函数不同于该第一工作函数。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (10)
1.一种半导体元件金属栅极堆叠的制造方法，包括：
形成一高介电常数材料层于一半导体基板上；
形成一多晶硅层于该高介电常数材料层上；
图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极于一第一场效应晶体管区域中与一第二伪栅极于一第二场效应晶体管区域中；
形成一层间介电材料于该半导体基板上；
对该半导体基板实施一第一化学机械研磨工艺，以露出该第一伪栅极与该第二伪栅极；
自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；
形成一第一金属栅电极于该第一栅极沟槽中；
对该半导体基板实施一第二化学机械研磨工艺；
形成一掩模覆盖该第一场效应晶体管区域，露出该第二伪栅极；
自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；
形成一第二金属栅电极于该第二栅极沟槽中；以及
对该半导体基板实施一第三化学机械研磨工艺。
2.如权利要求1所述的半导体元件金属栅极堆叠的制造方法，其中形成该掩模的步骤包括形成一氮化钛层。
3.如权利要求1所述的半导体元件金属栅极堆叠的制造方法，其中该第一金属栅电极包括一第一金属层，具有一第一工作函数，该第二金属栅电极包括一第二金属层，具有一第二工作函数，该第二工作函数不同于该第一工作函数。
4.如权利要求1所述的半导体元件金属栅极堆叠的制造方法，其中图案化该高介电常数材料层与该多晶硅层的步骤包括图案化该高介电常数材料层与该多晶硅层，以额外形成一多晶硅电阻器于一电阻器区域中。
5.如权利要求1所述的半导体元件金属栅极堆叠的制造方法，其中形成该掩模的步骤包括形成厚度大约介于2～20纳米的该掩模。
6.一种半导体元件金属栅极堆叠的制造方法，包括：
形成一高介电常数材料层于一半导体基板上；
形成一多晶硅层于该高介电常数材料层上；
图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极于一p型场效应晶体管区域中、一第二伪栅极于一n型场效应晶体管区域中与一多晶硅电阻器于一电阻器区域中；
形成一层间介电材料于该半导体基板上；
自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；
形成一p型金属层于该第一栅极沟槽中；
形成一掩模覆盖该p型场效应晶体管区域与该电阻器区域；
自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；以及
形成一n型金属层于该第二栅极沟槽中。
7.如权利要求6所述的半导体元件金属栅极堆叠的制造方法，其中形成该掩模的步骤包括借由一物理气相沉积形成一氮化钛层。
8.如权利要求7所述的半导体元件金属栅极堆叠的制造方法，其中形成该氮化钛层的步骤包括形成厚度大约介于2～10纳米的该氮化钛层。
9.如权利要求6所述的半导体元件金属栅极堆叠的制造方法，其中形成该掩模的步骤包括形成一材料层，该材料层选自由氮化钛、氮化钽、氧化硅、氮化硅、碳化硅、光致抗蚀剂及其组合所组成的族群。
10.一种半导体元件金属栅极堆叠的制造方法，包括：
形成一第一伪栅极于一第一型场效应晶体管区域中、一第二伪栅极于一第二型场效应晶体管区域中与一电阻器于一电阻器区域中；
以一第一金属栅极取代该第一伪栅极，该第一金属栅极具有一第一工作函数；
形成一图案化材料层覆盖该第一金属栅极与该电阻器，露出该第二伪栅极；以及
以一第二金属栅极取代该第二伪栅极，该第二金属栅极具有一第二工作函数，该第二工作函数不同于该第一工作函数。
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