CN106409830A - 具有金属栅极的半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种具有金属栅极的半导体元件及其制作方法，该具有金属栅极的半导体元件包含有一基底、一第一n型FET元件、以及一第二n型FET元件。该第一n型FET元件包含有一第一n型金属栅极，该第一n型金属栅极包含有一第三底部阻障层以及一n型功函数金属层，且该n型功函数金属层直接接触该第三底部阻障层。该第二n型FET元件包含有一第二n型金属栅极，该第二n型金属栅极包含有一第二底部阻障层、该n型功函数金属层、以及一第三p型功函数金属层，且该第三p型功函数金属层夹设于该第二底部阻障层与该n型功函数金属层之间。该第三p型功函数金属层与该第三底部阻障层包含相同材料。

Description

具有金属栅极的半导体元件 及其制作方法
技术领域
本发明涉及一种具有金属栅极(metal gate)的半导体元件及其制作方法，尤其是涉及一种具有金属栅极的半导体元件组合及其制作方法。
背景技术
随着电子装置尺寸的持续缩小，电子装置上的集成电路以及用以构成集成电路的特征图案尺寸及其间的细微间距也随之缩小，且集成电路本身益加的复杂化。
场效晶体管(field effect transistor，以下简称为FET)元件常作为集成电路的基本组成元件之一，而FET元件本身的操作参数，例如漏极与源极之间的击穿电压(drain-source breakdown voltage，BVds)、漏极与源极间的导通电阻(drain-source on resistance，RDson)、与栅极的临界电压(threshold voltage，Vt)等，影响着FET元件本身的运作与表现。另外，如前所述，随着集成电路复杂度的增加，一集成电路内，可能包含有多种具有不同临界电压或不同击穿电压的FET元件，使单一集成电路达到多功能的目的。
更重要的是，除了复杂度的提升之外，集成电路更面临高性能等要求。因此，如何制作符合上述要求的复杂集成电路，一直是业界努力的范畴。
发明内容
本发明的一目的在于，提供一种符合多种性能要求的半导体元件及其制作方法，且为一种具有金属栅极的半导体元件组合及其制作方法。
为达上述目的，本发明提供一种具有金属栅极的半导体元件，包含有一基底、一设置于该基底上的第一n型FET元件、以及一设置于该基底上的第二n型FET元件，该基底内还设置有多个隔离结构。该第一n型FET元件包含有一第一n型金属栅极，该第一n型金属栅极包含有一第三底部阻障层以及一n型功函数金属层，且该n型功函数金属层直接接触该第三底部阻障层。该第二n型FET元件包含有一第二n型金属栅极，该第二n型金属栅极包含有一第二底部阻障层、该n型功函数金属层、以及一第三p型功函数金属层，且该第三p型功函数金属层夹设于该第二底部阻障层与该n型功函数金属层之间。该第二n型FET元件的该第三p型功函数金属层与该第一n型FET元件的该第三底部阻障层包含相同材料。
本发明另提供一种具有金属栅极的半导体元件的制作方法，该制作方法首先提供一基底，该基底内设置由多个隔离结构，且该基底上设置有一第一n型FET元件与一第二n型FET元件。该第一n型FET元件包含有一第一栅极沟槽，而该第二n型FET元件包含有一第二栅极沟槽。接下来，同时在该第一栅极沟槽内形成一第三底部阻障层与在该第二栅极沟槽内形成一第三p型功函数金属层，且该第三底部阻障层与该第三p型功函数金属层包含一相同材料。之后，在该第一栅极沟槽与该第二栅极沟槽内形成一n型功函数金属层，该第一栅极沟槽内的该n型功函数金属层直接接触该第三底部阻障层，该第二栅极沟槽内的该n型功函数金属层直接接触该第三p型功函数金属层。
根据本发明所提供的具有金属栅极的半导体元件及其制作方法，利用不同的金属层组合，使得具有相同导电类型的FET元件获得不同的临界电压，以符合不同的功能要求。也就是说，本发明所提供的具有金属栅极的半导体元件及其制作方法可在不增加制作工艺复杂度的前提下，有效提升集成电路的复杂度与性能。
附图说明
图1至图12为本发明所提供的具有金属栅极的半导体元件的制作方法的一优选实施例的示意图；
其中，图8与图12为本优选实施例的一示意图。
主要元件符号说明
100 基底
100IL 介电层/界面层
100S 牺牲掩模层
102 隔离结构
104 间隙壁 106 接触洞蚀刻停止层
108 内层介电层
110 第一n型FET元件
110t 第一栅极沟槽
110M 第一n型金属栅极
120 第二n型FET元件
120t 第二栅极沟槽
120M 第二n型金属栅极
130 第三n型FET元件
130t 第三栅极沟槽
130M 第三n型金属栅极
140 第一p型FET元件
140t 第四栅极沟槽
140M 第一p型金属栅极
150 第二p型FET元件
150M 第二p型金属栅极
150t 第五栅极沟槽
160 high-k栅极介电层
170 第一底部阻障层
172 第二底部阻障层
180 第一p型功函数金属层
182 第二p型功函数金属层
184 第三p型功函数金属层、第三底部阻障层
186 n型功函数金属层
190 顶部阻障层
192 填充金属层
具体实施方式
请参阅图1至图12，图1至图12为本发明所提供的具有金属栅极的半导体元件的制作方法的一第一优选实施例的示意图。如图1所示，首先提供一基底100，如一硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator，以下简称为SOI)基底等，且基底100内形成有多个隔离结构102，隔离结构102可以是浅沟绝缘(shallow trench isolation，以下简称为STI)，用以于基底100内定义出用以容置p型FET元件与n型FET元件的主动区域，并提供电性隔离。另外，本优选实施例也可提供一半导体层，且半导体层可为一鳍式场效晶体管(fin field effect transistor，FinFET)的鳍片结构。鳍片结构的形成可利用蚀刻光刻暨蚀刻(photolithographic etching pattern，PEP)、多重曝光(multipatterning)等制作工艺，优选可利用间隙壁自对准双图案法(spacer self-aligneddouble-patterning，SADP)，也就是侧壁影像转换(sidewall image transfer，SIT)等方式图案化一块硅(bulk silicon)基底或SOI基底表面的单晶硅层，而于块硅基底或SOI基底中形成一鱼鳍状的硅薄膜，此一硅薄膜即为本优选实施例中的基底100。基底100上形成有至少一第一n型FET元件110、一第二n型FET元件120、一第三n型FET元件130、一第一p型FET元件140、以及一第二p型FET元件150。在本优选实施例中，第三n型FET元件130的部分栅极结构可跨设于隔离结构102上，但不限于此。另外，在本优选实施例中，第二p型FET元件150的部分栅极结构可跨设于隔离结构102上，但也不限于此。需注意的是，在本优选实施例中，上述n型与p型FET元件可以是设置在相同区域但因性能要求不同(高性能与低性能)因而对临界电压或饱和电流要求不同的元件，甚至也可以是设置于不同区域而具有不同击穿电压的元件。简单地说，第一n型FET元件110、第二n型FET元件120、第三n型FET元件130、第一p型FET元件140、以及第二p型FET元件150的组合，可根据产品要求而为不同的FET元件组合。举例来说，在本优选实施例中，第一n型FET元件110为临界电压要求较低的FET元件，而第二n型FET元件120与第一p型FET元件140则为临界电压要求较高的FET元件，但不限于此。
熟悉该项技术的人士应知，上述FET元件可包含一虚置栅极或取代栅极如一多晶硅(polysilicon)层或一非晶硅(amorphous silicon)层(图未示)、与一图案化硬掩模(图未示)。另外，设置于基底100的主动区域内的第一n型FET元件110、第二n型FET元件120以及第一p型FET元件140的虚置栅极与基底100之间还夹设有一介电层100IL。在本优选实施例中，介电层100IL可为一传统的二氧化硅层，但不限于此。介电层100IL的厚度可为7埃至但也不限于此。各FET元件可包含轻掺杂漏极(lightdoped drain，LDD)(图未示)、一形成在虚置栅极的侧壁上的间隙壁104、与一源极/漏极(图未示)。间隙壁104可为一复合膜层的结构。另外，在本优选实施例中，也可利用选择性外延成长(selective epitaxial growth，SEG)方法来制作源极/漏极，以利用外延层与栅极通道硅之间的应力作用更改善电性表现。例如，n型FET元件110、120可利用包含有碳化硅(SiC)或磷化硅(SiP)的外延层形成源极/漏极；p型FET元件140则可利用包含有锗化硅(SiGe)的外延层形成源极/漏极。此外，源极/漏极表面可分别包含有一金属硅化物(图未示)，以改善源极/漏极与后续形成的接触插塞之间的接触电阻。在完成上述FET元件的制作后，可于基底100上选择性地形成一蚀刻衬垫层如接触洞蚀刻停止层(contact etch stop layer，以下简称为CESL)106，随后形成一内层介电(inter-layer dielectric，以下简称为ILD)层108。
请继续参阅图1。接下来，利用一平坦化制作工艺，如一CMP制作工艺，用以平坦化ILD层108与CESL 106，并移除图案化硬掩模，直至暴露出虚置栅极。随后移除各FET元件的虚置栅极，而同时于第一n型FET元件110内形成一第一栅极沟槽110t、在第二n型FET元件120内形成一第二栅极沟槽120t、在第三n型FET元件130内形成一第三栅极沟槽130t、在第一p型FET元件140内形成一第四栅极沟槽140t、以及于第二p型FET元件150内形成一第五栅极沟槽150t。随后，在第一栅极沟槽110t、第二栅极沟槽120t、第三栅极沟槽130t、第四栅极沟槽140t以及第五栅极沟槽150t内依序形成一高介电常数(high-k)栅极介电层160、一第一底部阻障层170以及一第二底部阻障层172。
在本优选实施例中，high-k栅极介电层160用以取代传统的二氧化硅层或氮氧化硅层，其能有效降地低物理极限厚度，且在相同的等效栅极氧化层厚度(Equivalent Oxide Thickness，EOT)下，有效降低漏电流并达成等效电容以控制通道开关。High-k栅极介电层160可选自氮化硅(SiN)、氮氧化硅(SiON)以及金属氧化物所组成的一群组，其中金属氧化物则包含氧化铪(hafniumoxide，HfO)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，AlO)、氧化镧(lanthanum oxide，LaO)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalum oxide，TaO)、氧化锆(zirconium oxide，ZrO)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO)、或锆酸铪(hafnium zirconium oxide，HfZrO)等，但不限于此。此外，high-k栅极介电层160的厚度可介于但不限于此。由此可知，本优选实施例是整合后栅极介电层(high-k last)制作工艺，此时栅极沟槽110t～150t中原本的介电层100IL作为一界面层(interfacial layer，IL)100IL，而此界面层100IL可在基底100与high-k栅极介电层160之间提供一良好的界面。当然，栅极沟槽110t～150t内的介电层可移除，并重新形成一界面层100IL。另外本优选实施例的一变化型也可与先栅极介电层(high-k first)制作工艺整合，在该变化型中，介电层可包含上述high-k材料，但不限于此。
在本优选实施例中，第一底部阻障层170可包含一氮化钛(titaniumnitride，以下简称为TiN)层，而第二底部阻障层172则可包含一氮化钽(tantalum nitride，以下简称为TaN)层。第一底部阻障层170与第二底部阻障层172的厚度分别可以是但皆不限于此。
请参阅图2。接下来，在第一栅极沟槽110t、第二栅极沟槽120t、第三栅极沟槽130t、第四栅极沟槽140t以及第五栅极沟槽150t内形成一第一p型功函数金属层180。第一p型功函数金属层180可包含满足p型晶体管所需功函数要求的金属，例如TiN、TaN、碳化钛(titanium carbide，TiC)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、或氮化铝钛(aluminum titanium nitride，TiAlN)，且优选为TiN。但熟悉该项技术的人士应知，第一p型功函数金属层180可包含任何满足p型金属栅极的功函数需求(功函数介于4.8eV与5.2eV之间)的金属材料，故不限于此。此外，第一p型功函数金属层180的厚度可以是但不限于此。
请参阅图3。在完成第一p型功函数金属层180的制作后，在基底100上形成一图案化掩模层(图未示)，用以覆盖及保护第一n型FET元件110、第三n型FET元件130以及第二p型FET元件150，并暴露出第二n型FET元件120与第一p型FET元件140。随后，通过图案化掩模层进行一蚀刻制作工艺，用以移除第二栅极沟槽120t与第四栅极沟槽140t内的第一p型功函数金属层180。值得注意的是，虽然第一p型FET元件140的导电类型与第二p型FET元件150的导电类型相同，但由于这两个FET元件的临界电压要求不同，而目前已知可通过不同功函数金属层的厚度设置调整栅极的临界电压，故在本优选实施例中，更特别将第一p型FET元件140内，即第四栅极沟槽140t内的第一p型功函数金属层180移除，以符合不同的临界电压要求。
请参阅图4。在移除第二栅极沟槽120t与第四栅极沟槽140t内的第一p型功函数金属层180之后，在第一栅极沟槽110t、第二栅极沟槽120t、第三栅极沟槽130t、第四栅极沟槽140t以及第五栅极沟槽150t内形成一第二p型功函数金属层182。如前所述，第二p型功函数金属层182可包含任何满足p型金属栅极的功函数需求的金属材料，故该等材料于此不再赘述。举例来说，在本优选实施例中，第二p型功函数金属层182优选同于第一p型功函数金属层180而为TiN，但不限于此。此外，第二p型功函数金属层182的厚度可以是但也不限于此。
请参阅图5。在形成第二p型功函数金属层182之后，在基底100上形成一牺牲掩模层100S。牺牲掩模层100S可为一填洞能力良好的膜层，例如可用旋转涂布方式形成的一底部抗反射(bottom anti-reflective coating，BARC)层、一多晶硅(polysilicon)层、一硅悬垂键(silicon dangling bond，SHB)低于43％的多硅层(Si-rich layer)、一旋涂式玻璃(spin-on glass，SOG)层、一牺牲吸光材料(sacrificial light absorbing material，SLAM)层、一富氧化物(oxide-rich)层如由美国Honeywell公司贩售的DUOTM等，但不限于此。此外，牺牲掩模层100S可如图5所示为一单一膜层，但其也可为一复合膜层(multi layer)。接下来，回蚀刻牺牲掩模层100S，使牺牲掩模层100S的表面低于各栅极沟槽110t～150t的开口。如图5所示，回蚀刻制作工艺后的牺牲掩模层100S并未填满各栅极沟槽110t～150t，但需完整覆盖并保护各栅极沟槽110t～150t的底部。
请继续参阅图5。随后利用牺牲掩模层100S作为遮蔽，以进行一蚀刻制作工艺，移除第一栅极沟槽110t、第三栅极沟槽130t以及第五栅极沟槽150t内的部分第一p型功函数金属层180与部分第二p型功函数金属层182，同时移除第二栅极沟槽120t与第四栅极沟槽140t内的部分第二p型功函数金属层182。上述蚀刻制作工艺使得第一栅极沟槽110t、第三栅极沟槽130t以及第五栅极沟槽150t内的第一p型功函数金属层180与第二p型功函数金属层182的最高部分低于上述栅极沟槽的开口，同时使得第二栅极沟槽120t与第四栅极沟槽140t内的第二p型功函数金属层182的最高部分低于上述栅极沟槽的开口。换句话说，蚀刻制作工艺是下拉(pull down)各栅极沟槽110t～150t内的p型功函数金属层180、182，使得第一p型功函数金属层180与第二p型功函数金属层182的任一最高部分低于各栅极沟槽110t～150t的开口。另外，由此可知，本优选实施例所提供的牺牲掩模层100s如图5所示，用以定义各栅极沟槽110t～150t内的第一p型功函数金属层180与第二p型功函数金属层182最高部分的位置。在此另需注意的是，由于第一p型功函数金属层180与第二p型功函数金属层182最高部分被下拉至低于栅极沟槽110t～150t的开口，故可降低栅极沟槽110t～150t的深宽比，更有利于后续金属膜层的填入。
请参阅图6。接下来，移除牺牲掩模层100S，随后于基底100上形成另一图案化掩模层(图未示)，用以覆盖及保护第一p型FET元件140与第二p型FET元件150，并暴露出第一n型FET元件110、第二n型FET元件120以及第三n型FET元件130。在形成此一图案化掩模层之后，通过图案化掩模层进行一蚀刻制作工艺，用以移除第一栅极沟槽110t与第三栅极沟槽130t内的第一p型功函数金属层180与第二p型功函数金属层182，同时移除第二栅极沟槽120t内的第二p型功函数金属层182。随后移除图案化掩模层。如图6所示，在此蚀刻制作工艺之后，第一p型功函数金属层180仅形成于第五栅极沟槽150t内；而第二p型功函数金属层182存留于第四栅极沟槽140t与第五栅极沟槽140t内。
请参阅图7。接下来，在基底100上形成又一图案化掩模层(图未示)，用以覆盖及保护第二n型FET元件120、第三n型FET元件130、第一p型FET元件140与第二p型FET元件150，并暴露出第一n型FET元件110。随后通过此一图案化掩模层蚀刻并移除第一栅极沟槽110t内的第二底部阻障层172与第一底部阻障层170。
此外请参阅图8，图8为本优选实施例的一示意图。在本变化型中，图案化硬掩模也可暴露出第三n型FET元件130，是以在移除第一栅极沟槽110t内的第二底部阻障层172与第一底部阻障层170时，第三栅极沟槽130t内的第二底部阻障层172与第一底部阻障层170可同时移除。使得high-k栅极介电层160如图8所示，暴露于第三栅极沟槽130t之内。随后，可进行后续步骤。
请参阅图9。在移除第一栅极沟槽110t内的第二底部阻障层172与第一底部阻障层170之后，移除图案化掩模层。随后于第一栅极沟槽110t、第二栅极沟槽120t、第三栅极沟槽130t、第四栅极沟槽140t以及第五栅极沟槽150t内依序且同位(in-situ)形成一第三p型功函数金属层184与一n型功函数金属层186。如前所述，第三p型功函数金属层184可包含任何满足p型金属栅极的功函数需求的金属材料，故该等材料于此不再赘述。举例来说，在本优选实施例中，第三p型功函数金属层184优选同于第一p型功函数金属层180与第二p型功函数金属层182而为TiN，但不限于此。另外，第三p型功函数金属层184的厚度可以是但不限于此。N型功函数金属层186可为一满足n型晶体管所需功函数要求的金属，例如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl)。如前所述，熟悉该项技术的人士应知，n型功函数金属层186可包含任何满足n型金属栅极的功函数需求(功函数介于3.9eV与4.3eV之间)的金属材料，故也不限于此。此外，n型功函数金属层186可以是单层结构或复合层结构，其厚度可以是但不限于此。值得注意的是，在本优选实施例中，形成于第一栅极沟槽110t内的第三p型功函数金属层184可直接作为第一栅极沟槽110t内high-k栅极介电层160与n型功函数金属层186之间的一第三底部阻障层184。换句话说，第一栅极沟槽110t内的第三底部阻障层184与第二栅极沟槽120t、第三栅极沟槽130t、第四栅极沟槽140t以及第五栅极沟槽150t内的第三p型功函数金属层184同时形成，且包含一相同材料。如图9所示，第一栅极沟槽110t内n型功函数金属层186直接接触第三底部阻障层184，而第二栅极沟槽120t、第三栅极沟槽130t、第四栅极沟槽140t以及第五栅极沟槽150t内的n型功函数金属层186直接接触第三p型功函数金属层184。
请参阅图10。在形成n型功函数金属层186之后，在第一栅极沟槽110t、第二栅极沟槽120t、第三栅极沟槽130t、第四栅极沟槽140t以及第五栅极沟槽150t内依序形成一顶部阻障层190与一填充金属层192。在本优选实施例中，顶部阻障层190可包含TiN，但不限于此。另外，顶部阻障层190的厚度可以是但不限于此。填充金属层192为具有优选填洞能力的单层金属层或复合金属层，其可包含铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、或钛与氮化钛(Ti/TiN)，但不限于此。
请参阅图11。在形成填充金属层192之后，进行一平坦化制作工艺，用以移除多余的金属层192、190、186、184、172、170与多余的high-k栅极介电层160，而于第一n型FET元件110内形成一第一n型金属栅极110M、在第二n型FET元件120内形成一第二n型金属栅极120M、在第三n型FET元件130内形成一第三n型金属栅极130M、在第一p型FET元件140内形成一第一p型金属栅极140M、以及于第二p型FET元件150内形成一第二p型金属栅极150M。
请继续参阅图11。由此可知，本优选实施例所提供的具有金属栅极的半导体元件，包含有多种不同组合的金属栅极。如图11所示，在第一n型FET元件110中，第一n型金属栅极110M由下而上依序包含high-k栅极介电层160、材料与第三p型功函数金属层184相同的第三底部阻障层184、与第三底部阻障层184直接接触的n型功函数金属层186、顶部阻障层190以及填充金属层192。也就是说，high-k栅极介电层160夹设于第三底部阻障层184与基底100之间，且第三底部阻障层184直接接触high-k栅极介电层160。首先须注意的是，由于TaN对于n型金属栅极的临界电压影响较大，尤其在低临界电压要求下，TaN会使得n型金属电极的临界电压无法下降。因此在本优选实施例中，特以将现有技术中常作为底部阻障层或蚀刻停止层的TaN层去除，使得具有较低临界电压要求的第一n型金属栅极110M中不包含任何TaN材料。更重要的是，由于第一n型金属栅极110M中不包含任何TaN材料，故第一n型金属栅极110M的临界电压可完全通过n型功函数金属层186的厚度调整。与具有TaN的现有n型金属栅极相较，本优选实施例可将第一n型金属栅极110M中的n型功函数金属层186厚度降低20％～40％，并获得目标的低临界电压。
请继续参阅图11。在第二n型FET元件120与第三n型FET元件130中，第二n型金属栅极120M与第三n型金属栅极130M由下而上依序包含high-k栅极介电层160、第一底部阻障层170、第二底部阻障层172、材料与第三底部阻障层184相同的第三p型功函数金属层184、n型功函数金属层186、顶部阻障层190与填充金属层192。也就是说，high-k栅极介电层160夹设于第一底部阻障层170与基底100之间、第二底部阻障层172夹设于第三p型功函数金属层184与第一底部阻障层170之间、第三p型功函数金属层184夹设于第二底部阻障层172与n型功函数金属层186之间。由于第二n型FET元件120的临界电压要求较高，因此在第二n型金属栅极120M中，可保留第一底部阻障层170以及包含TaN的第二底部阻障层172。
请继续参阅图11。在第一p型FET元件140中，第一p型金属栅极140M由下而上依序包含high-k栅极介电层160、第一底部阻障层170、第二底部阻障层172、第二p型功函数金属层182、材料与第三底部阻障层184相同的第三p型功函数金属层184、n型功函数金属层186、顶部阻障层190与填充金属层192。也就是说，high-k栅极介电层160夹设于第一底部阻障层170与基底100之间、第二底部阻障层172夹设于第一底部阻障层170与第二p型功函数金属层182之间，而第二p型功函数金属层182夹设于第二底部阻障层172与第三p型功函数金属层184之间。在第二p型FET元件150中，第二p型金属栅极150M由下而上依序包含high-k栅极介电层160、第一底部阻障层170、第二底部阻障层172、第一p型功函数金属层180、第二p型功函数金属层182、材料与第三底部阻障层184相同的第三p型功函数金属层184、n型功函数金属层186、顶部阻障层190与填充金属层192。也就是说，high-k栅极介电层160夹设于第一底部阻障层170与基底100之间、第二底部阻障层172夹设于第一底部阻障层170与第一p型功函数金属层180之间、而第一p型功函数金属层180夹设于第二底部阻障层172与第二p型功函数金属层182之间。由此可知，第一p型FET元件140与第二p型FET元件150可通过厚度不同的p型功函数金属层获得不同的临界电压：第一p型FET元件140中，p型功函数金属层的厚度为第二p型功函数金属层182与第三p型功函数金属层184的和；而第二p型FET元件140中，p型功函数金属层的厚度为第一p型功函数金属层180、第二p型功函数金属层182与第三p型功函数金属层184的和，故第二p型FET元件150的p型功函数金属层的厚度大于第一p型FET元件140，并可获得较高的临界电压。另外值得注意的是，由于第一p型金属栅极140M与第二p型金属栅极150M内的n型功函数金属层186厚度降低，故可使得后续膜层例如顶部阻障层190与填充金属层192可更容易填入栅极沟槽140t、150t内，而更获得改善沟槽填充结果的功效。
另外请参阅图12，图12前述变化型的示意图。如图12所示，在移除第三栅极沟槽130t内的第二底部阻障层172与第一底部阻障层170之后，可降低第三栅极沟槽130t的深宽比，而能改善后续填入材料与第三p型功函数金属层184相同的第三底部阻障层184、n型功函数金属层186、顶部阻障层190以及填充金属层192的沟槽填充结果。且如图12所示，本变化型所提供的第三n型金属栅极130M中由下而上依序包含high-k栅极介电层160、材料与第三p型功函数金属层184相同的第三底部阻障层184、与第三底部阻障层184直接接触的n型功函数金属层186、顶部阻障层190以及填充金属层192。且由于第三n型金属栅极130M内不再包含有第二底部阻障层层172与第一底部阻障层170，故材料与第三p型功函数金属层184相同的第三底部阻障层184直接接触high-k栅极介电层160。
值得注意的是，本优选实施例中，在其他n型或p型FET元件中作为第三p型功函数金属层的TiN层直接作为低临界电压要求的n型FET元件的底部阻障层。也就是说，低临界电压要求的n型FET元件的底部阻障层会与其他n型或p型FET元件中最后形成的p型功函数金属层包含相同的材料。另外，如前所述，本优选实施例所提供的具有金属栅极的半导体元件除可利用不同的功函数金属层导电类型与厚度调整临界电压之外，也可另外通过掺杂制作工艺调整临界电压，或可通过调整栅极介电层厚度来调整击穿电压。
更重要的是，本优选实施例提供至少三种不同的n型金属栅极：位于主动区域内且不包含TaN材料的第一n型金属栅极110M、位于主动区域内但包含TaN材料的第二n型金属栅极120M、以及位于隔离结构102且包含TaN材料的第三n型金属栅极130M。
根据本发明所提供的具有金属栅极的半导体元件及其制作方法，利用不同的金属层组合，使得具有相同导电类型的FET元件获得不同的临界电压，以符合不同的功能要求。此外，本发明所提供的具有金属栅极的半导体元件可整合与平面型(planar)FET元件制作工艺，也可整于非平面型(non-planar)FET元件制作工艺。也就是说，本发明所提供的具有金属栅极的半导体元件及其制作方法可在不增加制作工艺复杂度的前提下，有效地提升集成电路的复杂度与性能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (21)

1.一种具有金属栅极的半导体元件，包含有：
基底，该基底内设置有多个隔离结构；
第一n型场效晶体管(field effect transistor，FET)元件，设置于该基底上，该第一n型FET元件包含有一第一n型金属栅极，且该第一n型金属栅极包含有：
第三底部阻障层；以及
n型功函数金属层，且该n型功函数金属层直接接触该第三底部阻障层；以及
第二n型FET元件，设置于该基底上，该第二n型FET元件包含有一第二n型金属栅极，且该第二n型金属栅极包含有：
第二底部阻障层；
该n型功函数金属层；以及
第三p型功函数金属层，该第三p型功函数金属层夹设于该第二底部阻障层与该n型功函数金属层之间，
其中该第二n型FET元件的该第三p型功函数金属层与该第一n型FET元件的该第三底部阻障层包含相同材料。
2.如权利要求1所述的具有金属栅极的半导体元件，其中该第三底部阻障层与该第三p型功函数金属层包含氮化钛(titanium nitride，TiN)，且该第二底部阻障层包含氮化钽(tantalum nitride，TaN)。
3.如权利要求1所述的具有金属栅极的半导体元件，其中该第二n型金属栅极还包含第一底部阻障层，且该第二底部阻障层夹设于该第三p型功函数金属层与该第一底部阻障层之间。
4.如权利要求3所述的具有金属栅极的半导体元件，还包含高介电常数栅极介电层，设置于该第一n型FET元件的该第三底部阻障层与该基底之间，以及设置于该第二n型FET元件的该第一底部阻障层与该基底之间。
5.如权利要求1所述的具有金属栅极的半导体元件，其中还包含第三n型FET元件、第一p型FET元件与第二p型FET元件，且该第三n型FET元件设置于该隔离结构上。
6.如权利要求5所述的具有金属栅极的半导体元件，其中该第一p型FET元件还包含第一p型金属栅极，且该第一p型金属栅极包含该第二底部阻障层、该第三p型功函数金属层、该n型功函数金属层、以及第二p型功函数金属层，且该第二p型功函数金属层夹设于该第二底部阻障层与该第三p型功函数金属层之间。
7.如权利要求6所述的具有金属栅极的半导体元件，其中该第二p型FET元件包含第二p型金属栅极，且该第二p型金属栅极包含该第二底部阻障层、该第二p型功函数金属层、该第三p型功函数金属层、该n型功函数金属层、以及第一p型功函数金属层，且该第一p型功函数金属层夹设于该第二底部阻障层与该第二p型功函数金属层之间。
8.如权利要求7所述的具有金属栅极的半导体元件，其中该第一p型金属栅极还包含第一底部阻障层，且该第一p型金属栅极的该第二底部阻障层夹设于该第一底部阻障层与该第二p型功函数金属层之间，该第二p型金属栅极还包含该第一底部阻障层，且该第二p型金属栅极的该第二底部阻障层夹设于该第一底部阻障层与该第一p型功函数金属层之间。
9.如权利要求7所述的具有金属栅极的半导体元件，其中该第三nFET元件包含第三n型金属栅极，且该第三n型金属栅极包含该第二底部阻障层、该第三p型功函数金属层与该n型功函数金属层，且该第三p型功函数金属层夹设于该第二底部阻障层与该n型功函数金属层之间。
10.如权利要求9所述的具有金属栅极的半导体元件，还包含：
高介电常数栅极介电层，设置于该第一p型金属栅极的第一底部阻障层与该基底之间，以及设置于该第二p型金属栅极的该第一底部阻障层与该基底之间；以及
顶部阻障层与填充金属层，设于该第一p型金属栅极与该第二p型金属栅极的该n型功函数金属层上。
11.如权利要求5所述的具有金属栅极的半导体元件，其中该第三nFET元件包含第三n型金属栅极，且该第三n型金属栅极包含高介电常数栅极介电层、该第三底部阻障层、与该n型功函数金属层，且该第三底部阻障层直接接触该高介电常数栅极介电层。
12.一种具有金属栅极的半导体元件的制作方法，包含有：
提供一基底，该基底内设置有多个隔离结构，且该基底上设置有第一n型FET元件与第二n型FET元件，该第一n型FET元件包含有第一栅极沟槽，该第二n型FET元件包含有第二栅极沟槽；
同时于该第一栅极沟槽内形成一第三底部阻障层与于该第二栅极沟槽内形成一第三p型功函数金属层，且该第三底部阻障层与该第三p型功函数金属层包含一相同材料；以及
在该第一栅极沟槽与该第二栅极沟槽内形成一n型功函数金属层，且该第一栅极沟槽内的该n型功函数金属层直接接触该第三底部阻障层，该第二栅极沟槽内的该n型功函数金属层直接接触该第三p型功函数金属层。
13.如权利要求12所述的制作方法，其中该第三底部阻障层与该第三p型功函数金属层包含氮化钛。
14.如权利要求12所述的制作方法，其中该基底上还设置有第三n型FET元件、第一p型FET元件与第二p型FET元件，且该第三n型FET元件包含有第三栅极沟槽、该第一p型FET元件包含有一第四栅极沟槽、该第二p型FET元件包含有一第五栅极沟槽。
15.如权利要求14所述的制作方法，还包含以下步骤，进行于同时于该第一栅极沟槽内形成该第三底部阻障层与于该第二栅极沟槽内形成该第三p型功函数金属层之前：
在该第一栅极沟槽、该第二栅极沟槽、该第三栅极沟槽、该第四栅极沟槽与该第五栅极沟槽内依序形成一第一底部阻障层与一第二底部阻障层；
在该第五栅极沟槽内形成一第一p型功函数金属层；
在该第四栅极沟槽与该第五栅极沟槽内形成一第二p型功函数金属层；以及
移除该第一栅极沟槽内的该第一底部阻障层与该第二阻障层。
16.如权利要求15所述的制作方法，其中该第一底部阻障层包含氮化钛，该第二底部阻障层包含氮化钽。
17.如权利要求15所述的制作方法，还包含：
在该第一栅极沟槽、该第二栅极沟槽、该第三栅极沟槽、该第四栅极沟槽与该第五栅极沟槽内形成该第一p型功函数金属层；以及
移除该第二栅极沟槽与该第四栅极沟槽内的第一p型功函数金属层。
18.如权利要求17所述的制作方法，还包含：
在该第一栅极沟槽、该第二栅极沟槽、该第三栅极沟槽、该第四栅极沟槽与该第五栅极沟槽内形成该第二p型功函数金属层；以及
移除该第一栅极沟槽、该第二栅极沟槽与该第三栅极沟槽内的该第二p型功函数金属层。
19.如权利要求18所述的制作方法，还包含：移除该第一栅极沟槽与该第三栅极沟槽内的该第一p型功函数金属层与该第二p型功函数金属，以及同时移除该第一栅极沟槽内的该第二p型功函数金属层。
20.如权利要求19所述的制作方法，还包含于移除第一栅极沟槽内的该第一底部阻障层与该第二底部阻障层时，同时移除该第三栅极沟槽内的该第一底部阻障层与该第二底部阻障层。
21.如权利要求15所述的制作方法，还包含移除该第四栅极沟槽内的部分该第二p型功函数金属层，以及移除该第五栅极沟槽内的部分该第一p型功函数金属层与该第二p型功函数金属层，使该第四栅极沟槽内的该第二p型功函数金属层的最高部分低于该第四栅极沟槽的开口，以及使该第五栅极沟槽内的该第一p型功函数金属层与该第二p型功函数金属层的最高部分低于该第五栅极沟槽的开口。
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