KR20180070780A - 반도체 장치 - Google Patents

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gate structure
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김상수
신윤상
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삼성전자주식회사
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

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Abstract

반도체 장치가 제공된다. 반도체 장치는 제 1 영역들 및 제 2 영역들을 포함하는 반도체 기판으로서, 상기 제 1 영역들 중 적어도 어느 하나는 서로 인접하는 상기 제 2 영역들 사이에 배치되는 것, 상기 각 제 1 영역들의 상기 반도체 기판 상에 제공된 복수 개의 제 1 게이트 구조체들, 및 상기 각 제 2 영역들의 상기 반도체 기판 상에 제공된 복수 개의 제 2 게이트 구조체들을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 보다 균일하게 형성된 전계 효과 트랜지스터들을 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 제 1 영역들 및 제 2 영역들을 포함하는 반도체 기판으로서, 상기 제 1 영역들 중 적어도 어느 하나는 서로 인접하는 상기 제 2 영역들 사이에 배치되는 것, 상기 각 제 1 영역들의 상기 반도체 기판 상에 제공된 복수 개의 제 1 게이트 구조체들, 및 상기 각 제 2 영역들의 상기 반도체 기판 상에 제공된 복수 개의 제 2 게이트 구조체들을 포함한다. 여기서, 상기 제 1 및 제 2 게이트 구조체들 각각은: 측벽부들 및 상기 측벽부들을 연결하는 바닥부에 의해 정의된 리세스 영역을 갖는 하부 게이트 구조체, 및 상기 하부 게이트 구조체의 상기 리세스 영역을 채우는 갭필 금속 패턴을 포함하는 상부 게이트 구조체를 포함하되, 상기 제 1 및 제 2 게이트 구조체들의 상기 하부 게이트 구조체들에서 상기 바닥부들은 서로 다른 두께를 가지며, 상기 제 1 및 제 2 게이트 구조체들의 상기 갭필 금속 패턴들의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 제 1 영역에서 제 1 활성 패턴들을 가로지르는 제 1 게이트 구조체; 및 제 2 영역에서 제 2 활성 패턴들을 가로지르는 제 2 게이트 구조체를 포함한다. 여기서, 상기 제 1 및 제 2 게이트 구조체들 각각은: 측벽부들 및 상기 측벽부들을 연결하는 바닥부에 의해 정의된 리세스 영역을 갖는 하부 게이트 구조체; 및 상기 하부 게이트 구조체의 리세스 영역을 채우는 갭필 금속 패턴을 포함하는 상부 게이트 구조체를 포함하되, 상기 제 1 및 제 2 게이트 구조체들의 상기 하부 게이트 구조체들에서 상기 바닥부들은 서로 다른 두께를 가지며, 상기 제 1 및 제 2 게이트 구조체들의 상기 갭필 금속 패턴들의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 제 1 문턱 전압을 갖는 제 1 전계 효과 트랜지스터들 주위에 제 2 문턱 전압을 갖는 제 2 전계 효과 트랜지스터들이 배치될 수 있다. 이에 따라, 서로 다른 문턱 전압을 갖는 전계 효과 트랜지스터들에서 게이트 전극 구조체들은 실질적으로 동일한 높이를 갖도록 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3a 및 도 3b는 도 2에 도시된 테스트 소자 그룹들의 개략적인 평면도들이다.
도 4는 도 3a 및 도 3b의 B 부분을 확대한 평면도이다.
도 5a 및 도 5b는 각각 도 4의 I-I'선 및 II-II'선을 따라 자른 단면도이다.
도 6a 및 도 6c는 도 5a의 C 부분을 확대한 도면들이며, 도 6b는 도 5a의 D 부분을 확대한 도면이다.
도 7a 내지 도 7j는 본 발명의 실시예들에 따른 반도체 장치를 형성하는 방법을 설명하기 위한 단면도들로서, 도 도 4의 I-I'선을 따라 자른 단면들이다.
도 8은 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로서, 타깃 테스트 블록을 나타낸다.
도 9는 도 8의 III-III' 선을 따라 자른 단면도이다.
도 10은 도 1의 B 부분을 확대한 도면으로서, 칩 영역의 일 부분을 나타낸다.
도 11은 도 10에 도시된 반도체 장치를 보다 상세히 나타내는 평면도이다.
도 12a 및 도 12b 각각은 도 11의 IV-IV'선 및 V-V' 선을 따라 자른 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면이다. 도 2는 도 1의 A 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 기판(1; 예를 들어, 웨이퍼)은 반도체 칩들이 각각 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역을 포함한다. 칩 영역들(10)은 기판(1)의 전면에 2차원적으로 배열될 수 있으며, 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다. 즉, 칩 영역들(10) 사이에 스크라이브 라인 영역(20)이 배치될 수 있다.
각각의 칩 영역들(10)의 기판(1) 상에 로직 소자, 메모리 소자, 및 제어 소자 등이 형성될 수 있다. 칩 영역들(10)에 논리합 게이트 또는 논리곱 게이트 등과 같은 소자들을 표준 셀들이 형성될 수 있다. 예를 들어, 표준 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭(masterslaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다. 표준 셀들은 복수 개의 Fin-FET 소자들로 구성될 수 있다.
칩 영역(10)의 일부분 또는 스크라이브 라인 영역(20)에 반도체 소자의 전기적 특성을 평가하기 위한 테스트 소자 그룹들(30; Test Element Group(TEG))이 제공될 수 있다. 테스트 소자 그룹들(30)은 복수 개의 테스트 구조체들 및 복수 개의 테스트 패드들을 포함한다. 테스트 패드들은 도전 라인들을 통해 테스트 구조체들에 연결될 수 있다.
테스트 구조체들은 칩 영역(10)에 형성되는 반도체 소자들과 실질적으로 동일한 구조를 갖는 반도체 소자들을 포함할 수 있다. 실시예들에 따르면, 테스트 구조체들 각각은 복수 개의 모스 전계 효과 트랜지스터들(MOSFET)을 포함할 수 있다.
도 3a 및 도 3b는 도 2에 도시된 테스트 소자 그룹의 개략적인 평면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 장치의 테스트 소자 그룹(30)은 복수 개의 테스트 블록들(TB1, TB2)을 포함할 수 있다.
테스트 블록들(TB1, TB2)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 실시예들에 따르면, 복수 개의 테스트 블록들은 제 1 및 제 2 테스트 블록들(TB1, TB2)을 포함할 수 있다.
제 1 테스트 블록들(TB1)은 제 1 모스 전계 효과 트랜지스터들(MOS FET; 이하, 트랜지스터)을 포함할 수 있으며, 제 2 테스트 블록들(TB2)은 제 2 트랜지스터들을 포함할 수 있다. 여기서, 제 1 트랜지스터들은 제 1 문턱전압을 가질 수 있으며, 제 2 트랜지스터들은 제 1 문턱전압과 다른 제 2 문턱 전압을 가질 수 있다. 예를 들어, 제 1 테스트 블록들(TB1)은 NMOS 트랜지스터들을 포함할 수 있으며, 제 2 테스트 블록들(TB2)은 PMOS 트랜지스터들을 포함할 수 있다. 다른 예로, 제 1 테스트 블록들(TB1)은 제 1 문턱전압을 갖는 NMOS 트랜지스터들을 포함하고, 제 2 테스트 블록들(TB2)은 제 2 문턱전압을 갖는 NMOS 트랜지스터들을 포함할 수 있다. 또 다른 예로, 제 1 테스트 블록들(TB1)은 제 1 문턱전압을 갖는 PMOS 트랜지스터들을 포함하고, 제 2 테스트 블록들(TB2)은 제 2 문턱전압을 갖는 PMOS 트랜지스터들을 포함할 수 있다.
실시예들에 따르면, 제 1 및 제 2 테스트 블록들(TB1, TB2) 중 어느 하나는 테스트 패드들과 연결되는 타깃 테스트 블록(도 3a 및 도 3b의 해치된 블록)일 수 있다. 일 예에서, 타깃 테스트 블록은 제 1 테스트 블록들(TB1) 중의 하나일 수 있다. 타깃 테스트 블록(TB1) 주위의 테스트 블록들(TB1, TB2; 즉, 더미 테스트 블록들)은 타깃 테스트 블록을 형성하는 공정들(CMP 공정 및 식각 공정)을 수행하는 동안 타깃 테스트 블록 내의 게이트 전극들을 보다 균일하게 형성하기 위해 제공될 수 있다.
도 3a를 참조하면, 제 1 및 제 2 테스트 블록들(TB1, TB2)은 제 1 방향(D1)을 따라 번갈아 배열될 수 있으며, 제 1 테스트 블록들(TB1)이 제 2 방향(D2)으로 서로 인접하게 배열되고, 제 2 테스트 블록들(TB2)이 제 2 방향(D2)으로 서로 인접하게 배치될 수 있다. 일 예에서, 타깃 테스트 블록은 제 1 테스트 블록들(TB1) 중 하나일 수 있으며, 제 1 방향(D1)으로 인접하는 제 2 테스트 블록들(TB2) 사이에 위치할 수 있다.
도 3b를 참조하면, 제 1 및 제 2 테스트 블록들(TB1, TB2)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 번갈아 배열될 수 있다. 일 예에서, 타깃 테스트 블록은 제 1 테스트 블록들(TB1) 중 하나일 수 있으며, 제 1 방향(D1)으로 인접하는 제 2 테스트 블록들(TB2) 사이와 제 2 방향(D2)으로 인접하는 제 2 테스트 블록들(TB2) 사이에 위치할 수 있다.
도 4는 도 3a 및 도 3b의 B 부분을 확대한 평면도이다. 도 5a 및 도 5b는 각각 도 4의 I-I'선 및 II-II'선을 따라 자른 단면도이다. 도 6a 및 도 6c는 도 5a의 C 부분을 확대한 도면들이며, 도 6b는 도 5a의 D 부분을 확대한 도면이다.
도 4, 도 5a, 및 도 5b를 참조하면, 반도체 기판(100)은 제 1 영역들(R1) 및 제 2 영역들(R2)을 포함하며, 제 1 영역들(R1) 중 어느 하나는 서로 인접하는 제 2 영역들(R2) 사이에 제공될 수 있다.
실시예들에 따르면, 제 1 영역들(R1)은 제 1 테스트 블록들(도 3a 및 도 3b의 TB1 참조)이 형성되는 영역일 수 있으며, 제 2 영역들(R2)은 제 2 테스트 블록들(도 3a 및 도 3b의 TB2 참조)이 형성되는 영역들일 수 있다. 다시 말해, 제 1 영역들(R1) 상에 제 1 트랜지스터들이 제공될 수 있으며, 제 2 영역들(R2) 상에 제 2 트랜지스터들이 제공될 수 있다. 여기서, 제 1 및 제 2 트랜지스터들은 서로 다른 문턱 전압(threshold voltage)을 가질 수 있다.
일 예로, 제 1 트랜지스터들은 제 1 문턱 전압을 갖는 NMOS 트랜지스터들일 수 있고, 제 2 트랜지스터들은 제 2 문턱 전압을 갖는 PMOS 트랜지스터들일 수 있다. 다른 예로, 제 1 및 제 2 트랜지스터들은 서로 다른 문턱 전압을 갖는 NMOS 트랜지스터들이거나, 서로 다른 문턱 전압을 갖는 PMOS 트랜지스터들일 수 있다.
상세하게, 제 1 활성 패턴들(103)이 제 1 영역들(R1)의 반도체 기판(100)으로부터 돌출되며, 서로 나란하게 제 1 방향(D1)으로 연장될 수 있다. 제 2 활성 패턴들(105)이 제 2 영역들(R2)의 반도체 기판(100)으로부터 돌출되며, 서로 나란하게 제 1 방향(D1)으로 연장될 수 있다.
제 1 및 제 2 활성 패턴들(103, 105)은 소자 분리막(101)에 의해 정의된 반도체 기판(100)의 일부분들일 수 있으며, 소자 분리막(101)의 상면은 제 1 및 제 2 활성 패턴들(103, 105)의 상면들보다 아래에 위치할 수 있다. 제 1 및 제 2 활성 패턴들(103, 105)은 소자 분리막(101)에 의해 서로 분리될 수 있다.
제 1 트랜지스터들은 제 1 활성 패턴들(103)을 가로질러 제 2 방향(D2)으로 연장되는 제 1 게이트 구조체들(GS1) 및 제 1 게이트 구조체들(GS1) 양측의 소오스/드레인 불순물층들(113)을 포함할 수 있다.
제 2 트랜지스터들은 제 2 활성 패턴들(105)을 가로질러 제 2 방향(D2)으로 연장되는 제 2 게이트 구조체들(GS2) 및 제 2 게이트 구조체들(GS2) 양측의 소오스/드레인 불순물층들(113)을 포함할 수 있다.
제 1 게이트 구조체들(GS1) 각각은 제 1 하부 게이트 구조체(LGS1) 및 제 1 상부 게이트 구조체(UGS1)를 포함할 수 있다. 제 2 게이트 구조체들(GS2) 각각은 제 2 하부 게이트 구조체(LGS2) 및 제 2 상부 게이트 구조체(UGS2)를 포함할 수 있다. 제 1 및 제 2 게이트 구조체들(GS1, GS2)의 양측벽들 상에 게이트 스페이서들(111)이 배치될 수 있다. 실시예들에서, 제 1 및 제 2 게이트 구조체들(GS1, GS2)은 실질적으로 균일한 선폭(도 6a 및 도 6b의 W)을 가지며, 제 2 방향(D2)으로 연장될 수 있다.
보다 상세하게, 도 6a 및 도 6b를 참조하면, 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2) 각각은 게이트 스페이서들(111)의 일부분들을 덮는 측벽부들(SP) 및 측벽부들(SP)을 연결하며 제 1 및 제 2 활성 패턴들(103, 105)을 덮는 바닥부(BP)를 포함할 수 있다. 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2) 각각은 측벽부들(SP) 및 바닥부(BP)들에 의해 정의되는 리세스 영역을 가질 수 있다. 실시예들에 따르면, 제 1 하부 게이트 구조체(LGS1)의 바닥부(BP)의 두께는 제 2 하부 게이트 구조체(LGS2)의 바닥부(BP)의 두께와 다를 수 있다. 제 1 하부 게이트 구조체(LGS1)의 측벽부들(SP)의 상면들은 제 2 하부 게이트 구조체(LGS2)의 측벽부들(SP)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2) 각각은, 차례로 적층된 고유전막 패턴(132), 제 1 배리어 금속 패턴(142), 및 문턱 전압 조절 패턴(152, 154)을 포함한다.
일 예에서, 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 문턱 전압 조절 패턴들(152, 154)은 동일한 물질로 이루어질 수 있다. 제 1 하부 게이트 구조체(LGS1)의 문턱 전압 조절 패턴(154)은 제 1 두께(T1)를 가질 수 있으며, 제 2 하부 게이트 구조체(LGS2)의 문턱 전압 조절 패턴(152)은 제 1 두께(T1)보다 큰 제 2 두께(T2)를 가질 수 있다. 일 예로, 문턱 전압 조절 패턴(152, 154)은 티타늄 질화막(TiN) 또는 탄탈륨 질화막(TaN)을 포함할 수 있다. 실시예들에 따르면, 제 1 및 제 2 영역들(R1, R2)에서 트랜지스터들의 문턱 전압은 문턱 전압 조절 패턴(152, 154)의 두께에 따라 달라질 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 고유전막 패턴들(132)은 동일한 물질로 이루어질 수 있으며, 실질적으로 동일한 두께를 가질 수 있다. 고유전막 패턴들(132)은 실리콘 산화물보다 큰 유전 상수를 갖는 고유전 물질을 포함할 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 제 1 배리어 금속 패턴들(142)은 동일한 물질로 이루어질 수 있으며, 실질적으로 동일한 두께를 가질 수 있다. 제 1 배리어 금속 패턴들(142)은 티타늄 질화막(TiN) 또는 탄탈륨 질화막(TaN)을 포함할 수 있다.
제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)은 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2) 상에 배치되며, 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 리세스 영역들을 채울 수 있다.
보다 상세하게, 도 6a 및 도 6b를 참조하면, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2) 각각은 일함수 도전 패턴(162) 및 갭필 금속 패턴(GE1, GE2)을 포함할 수 있다. 실시예들에 따르면, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)의 갭필 금속 패턴들(GE1, GE2)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 일함수 도전 패턴들(162)의 상면들은 갭필 금속 패턴들(GE1, GE2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2) 각각은, 차례로 적층된 고유전막 패턴(132), 제 1 배리어 금속 패턴(142), 및 문턱 전압 조절 패턴(152, 154)을 포함한다.
일 예에서, 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 문턱 전압 조절 패턴들(152, 154)은 동일한 물질로 이루어질 수 있다. 제 1 하부 게이트 구조체(LGS1)의 문턱 전압 조절 패턴(154)은 제 1 두께(T1)를 가질 수 있으며, 제 2 하부 게이트 구조체(LGS2)의 문턱 전압 조절 패턴(152)은 제 1 두께(T1)보다 큰 제 2 두께(T2)를 가질 수 있다. 문턱 전압 조절 패턴(152, 154)은 티타늄 질화막(TiN) 또는 탄탈륨 질화막(TaN)을 포함할 수 있다. 실시예들에 따르면, 제 1 및 제 2 영역들(R1, R2)에서 트랜지스터들의 문턱 전압은 문턱 전압 조절 패턴(152, 154)의 두께에 따라 달라질 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 고유전막 패턴들 (132)은 동일한 물질로 이루어질 수 있으며, 실질적으로 동일한 두께를 가질 수 있다. 고유전막 패턴(132)은 실리콘 산화물보다 큰 유전 상수를 갖는 고유전 물질을 포함할 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 제 1 배리어 금속 패턴들(142)은 동일한 물질로 이루어질 수 있으며, 실질적으로 동일한 두께를 가질 수 있다. 제 1 배리어 금속 패턴들(142)은 티타늄 질화막(TiN) 또는 탄탈륨 질화막(TaN)을 포함할 수 있다.
제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)은 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2) 상에 배치되며, 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 리세스 영역들을 채울 수 있다.
실시예들에서, 제 1 상부 게이트 구조체(UGS1)는 제 1 하부 게이트 구조체(LGS1)의 리세스 영역 내에서 제 1 하부 폭을 가질 수 있으며, 제 2 상부 게이트 구조체(UGS2)는 제 2 하부 게이트 구조체(LGS2)의 리세스 영역 내에서 제 1 하부 폭보다 작은 제 2 하부 폭을 가질 수 있다.
보다 상세하게, 도 6a 및 도 6b를 참조하면, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2) 각각은 일함수 도전 패턴(162) 및 갭필 금속 패턴(GE1, GE2)을 포함할 수 있다.
실시예들에 따르면, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)의 갭필 금속 패턴들(GE1, GE2)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 일함수 도전 패턴들(162)의 상면들은 갭필 금속 패턴들(GE1, GE2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다
일함수 도전 패턴(162)은 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 측벽부들(SP) 및 바닥부(BP)를 덮을 수 있다. 일함수 도전 패턴(162)은 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)의 문턱 전압 조절 패턴들(152, 154)과 접촉할 수 있다. 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)의 일함수 도전 패턴들(162)은 실질적으로 동일한 두께를 가질 수 있다. 일 예에서, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)의 일함수 도전 패턴들(162)은 동일한 도전 물질로 이루어질 수 있다. 이와 달리, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)에서 일함수 도전 패턴들(162) 내의 일함수 조절 물질(예를 들어, Al, Mg, Ca, Sr, V, Nb, Sc, Y, 또는 란탄계(lanthanoid) 물질)의 농도가 서로 다를 수도 있다.
갭필 금속 패턴(GE1, GE2)은 일함수 도전 패턴(162)과 접하는 제 2 배리어 금속 패턴(173, 174) 및 제 2 배리어 금속 패턴(173, 174) 상의 금속 패턴(177, 178)을 포함할 수 있다.
제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)에서, 갭필 금속 패턴들(GE1, GE2)은 서로 다른 형태를 가질 수 있다.
일 예에서, 제 1 상부 게이트 구조체(UGS1)의 제 2 배리어 금속 패턴(174)의 바닥면은 제 2 상부 게이트 구조체(UGS2)의 제 2 배리어 금속 패턴(173)의 바닥면보다 아래에 위치할 수 있다.
다른 실시예에서, 제 1 및 제 2 게이트 구조체들(GS1, GS2)의 선폭(W)이 감소되는 경우, 도 6c에 도시된 바와 같이, 제 1 상부 게이트 구조체(UGS1)에서 갭필 금속 패턴(GE1)은, 금속 패턴 없이, 제 2 배리어 금속 패턴(173, 174)으로 이루어질 수도 있다.
제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)의 제 2 배리어 금속 패턴들(173, 174)은 동일한 도전 물질을 포함할 수 있으며, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)의 금속 패턴들(177, 178)은 동일한 금속 물질을 포함할 수 있다.
제 2 배리어 금속 패턴(173, 174)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물)을 포함할 수 있으며, 금속 패턴(177, 178)은 금속 물질 (ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨)을 포함할 수 있다.
나아가, 층간 절연막(115)이 제 1 게이트 구조체들(GS1) 사이와 제 2 게이트 구조체들(GS2) 사이를 채울 수 있다. 실시예들에서, 제 1 및 제 2 게이트 구조체들(GS1, GS2)의 상면들은 실질적으로 동일한 레벨에 위치하고, 층간 절연막(115)의 상면보다 아래에 위치할 수 있다.
제 1 및 제 2 게이트 구조체들(GS1, GS2) 상에 캡핑 절연 패턴들(180)이 각각 배치될 수 있다. 캡핑 절연 패턴들(180)의 상면들은 층간 절연막(115)의 상면과 실질적으로 공면을 이룰 수 있다.
일 예에 따르면, 복수 개의 제 1 게이트 구조체들(GS1) 중 어느 하나의 양단에 연결 배선들(CL)을 통해 테스트 패드들(TP)이 각각 연결될 수 있다. 테스트 패드들(TP)이 접속된 제 1 게이트 구조체(GS1)에 전류원을 연결하고, 제 1 게이트 구조체(GS1)의 전압을 측정함으로써 제 1 게이트 구조체(GS1)의 저항값을 측정할 수 있다. 이에 따라, 제 1 게이트 구조체(GS1)와 제 1 활성 패턴들(103) 간의 전기적 단락, 제 1 게이트 구조체(GS1)의 선폭(W) 변동 등을 평가(evaluate)할 수 있다.
도 7a 내지 도 7j는 본 발명의 실시예들에 따른 반도체 장치를 형성하는 방법을 설명하기 위한 단면도들로서, 도 4의 I-I'선을 따라 자른 단면들이다.
도 7a를 참조하면, 반도체 기판(100)은 제 1 영역들(R1) 및 제 2 영역들(R2)을 포함하며, 제 1 영역들(R1) 중 어느 하나는 서로 인접하는 제 2 영역들(R2) 사이에 제공될 수 있다.
반도체 기판(100)을 패터닝하여 제 1 영역(R1)에 제 1 방향(D1)으로 연장되는 제 1 활성 패턴들(103)과 제 2 영역(R2)에 제 1 방향(D1)으로 연장되는 제 2 활성 패턴들(105)이 형성될 수 있다.
제 1 및 제 2 활성 패턴들(103, 105) 사이에 소자 분리막(101)이 형성될 수 있으며, 소자 분리막(101)에 의해 제 1 및 제 2 활성 패턴들(103, 105)의 상면 및 양측벽들 일부분들이 노출될 수 있다.
희생 게이트 패턴들(110)이 실질적으로 동일한 선폭을 가지며, 제 1 및 제 2 활성 패턴들(103, 105)을 가로질러 형성될 수 있으며, 희생 게이트 패턴들(110)의 양측벽들에 게이트 스페이서들(111)이 형성될 수 있다.
게이트 스페이서들(111)은 희생 게이트 패턴들(110)에 대해 식각 선택성을 갖는 절연 물질(예를 들어, 금속 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합)으로 형성될 수 있다.
실시예들에서, 희생 게이트 패턴들(110)은 실질적으로 동일한 선폭을 가지며 제 2 방향(D2)으로 연장될 수 있다.
희생 게이트 패턴들(110) 양측의 제 1 및 제 2 활성 패턴들(103, 105) 상에 소오스/드레인 불순물층들(113)이 형성될 수 있다. 소오스/드레인 불순물층들(113)은 반도체 기판(100)으로부터 성장된 에피택셜층들일 수 있다.
일 예에서, 제 1 영역(R1)에 NMOS 트랜지스터들이 형성되고, 제 2 영역(R2)에 PMOS 트랜지스터들이 형성되는 경우, 제 1 영역(R1)의 에피택셜층들과 제 2 영역(R2)의 에피택셜층들은 서로 다른 격자상수를 갖는 반도체 물질들로 이루어질 수 있다. 예를 들어, 제 1 영역(R1)의 소오스/드레인 불순물층들(113)은 실리콘 카바이드(SiC) 에피택셜층일 수 있으며, 제 2 영역(R2)의 소오스/드레인 불순물층들(113)은 실리콘 게르마늄(SiGe) 에피택셜층일 수 있다.
다른 예에서, 제 1 및 제 2 영역들(R1, R2)에 문턱전압이 서로 다른 NMOS 트랜지스터들이 형성되는 경우, 제 1 및 제 2 영역들(R1, R2)에서 소오스/드레인 불순물층들(113)은 동일한 격자 상수를 갖는 반도체 물질로 이루어질 수 있다.
도 7b를 참조하면, 반도체 기판(100) 상에 희생 게이트 패턴들(110)을 덮는 층간 절연막(115)이 형성될 수 있다.
층간 절연막(115)은 희생 게이트 패턴들(110) 사이 및 희생 게이트 패턴들(110)의 상면들을 덮도록 절연막을 증착한 후, 희생 게이트 패턴들(110)의 상면들이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 이방성 식각 공정이 이용될 수 있다. 층간 절연막(115)은 게이트 스페이서들(111)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
층간 절연막(115)에 대한 평탄화 공정 후, 이방성 식각 공정에 의해 층간 절연막(115)의 상면이 희생 게이트 패턴들(110)의 상면들 아래로 리세스될 수 있다.
이어서, 리세스된 층간 절연막(115) 상에 식각 정지막(120)이 형성될 수 있다. 식각 정지막(120)은 희생 게이트 패턴들(110) 및 층간 절연막(115)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 식각 정지막(120)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
식각 정지막(120)은 층간 절연막(115) 및 희생 게이트 패턴들(110)을 덮도록 절연막을 증착한 후, 게이트 패턴들의 상면들이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다.
평탄화 공정에 의해 식각 정지막(120)의 상면은 희생 게이트 패턴들(110)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 식각 정지막(120)의 상면은 희생 게이트 패턴들(110)의 상면들과 실질적으로 공면(coplanar)을 이룰 수 있다.
도 7c를 참조하면, 식각 정지막(120)에 의해 노출된 희생 게이트 패턴들(110)을 선택적으로 제거함으로써, 제 1 및 제 2 오프닝들(OP1, OP2)이 형성될 수 있다. 실시예들에서, 제 1 및 제 2 오프닝들(OP1, OP2)은 실질적으로 동일한 선폭을 가지며 제 2 방향(D2)으로 연장될 수 있다.
제 1 오프닝들(OP1)은 제 1 영역(R1)에서 제 1 활성 패턴들(103)을 가로지르며, 제 1 활성 패턴들(103)의 일부분들을 노출시킬 수 있다. 제 2 오프닝들(OP2)은 제 2 영역들(R2)에서 제 2 활성 패턴들(105)을 가로지르며 제 2 활성 패턴들(105)의 일부분들을 노출시킬 수 있다.
도 7d를 참조하면, 제 1 및 제 2 오프닝들(OP1, OP2)의 내벽들을 컨포말하게 덮는 고유전막(130), 제 1 배리어 금속막(140), 및 문턱 전압 조절막(150)이 차례로 증착될 수 있다.
고유전막(130), 제 1 배리어 금속막(140), 및 문턱 전압 조절막(150)은 제 1 및 제 2 영역들(R1, R2) 상에서 균일한 두께를 가지며 형성될 수 있다. 고유전막(130), 제 1 배리어 금속막(140), 및 문턱 전압 조절막(150)은 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 수행하여 형성될 수 있다.
고유전막(130)은 금속산화물, 금속실리케이트 또는 금속실리케이트질화물 등을 포함할 수 있다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 예를 들어, 금속산화물은 HfO2, Al2O3, La2O3, ZrO2 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 예를 들어, 금속실리케이트는 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Zirconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트 질화물은 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 예를 들어, 금속실리케이트 질화물은 하프늄실리케이트질화물(HfSiON), 지르코늄실리케이트질화물(ZrSiON) 또는 이들의 조합을 포함할 수 있다.
제 1 배리어 금속막(140)은 예를 들어, Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속이나 또는 금속 질화물을 포함할 수 있다. 제 1 배리어 금속막(140)은 단일막으로 이루어질 수도 있으나, 2개 또는 그 이상의 다층막으로 이루어질 수 도 있다. 일 실시예에서, 문턱 전압 조절막(150)은 탄탈륨 질화막(TaN)으로 형성될 수 있다.
문턱 전압 조절막(150)은 두께에 따라 전계효과 트랜지스터들의 문턱 전압을 조절할 수 있다. 실시예들에 따르면, 문턱 전압 조절막(150)은 제 1 및 제 2 영역들(R1, R2)에서 제 1 두께로 증착될 수 있다.
문턱 전압 조절막(150)은 예를 들어, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 티타늄 실리사이드, 탄탈륨 실리사이드, 티타늄 카바이드, 탄탈륨 카바이드, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 티타늄 실리콘 카바이드, 또는 탄탈륨 실리콘 카바이드로 형성될 수 있다. 일 실시예에서, 문턱 전압 조절막(150)은 티타늄 질화막(TiN)으로 형성될 수 있다.
계속해서, 문턱 전압 조절막(150)이 형성된 제 1 및 제 2 오프닝들(OP1, OP2)을 채우는 희생막이 형성될 수 있다. 희생막(SL)은 우수한 갭-필(gap fill) 특성을 가지며 문턱 전압 조절막에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
희생막을 형성한 후, 식각 정지막(120)이 노출될때까지 평탄화 공정이 수행될 수 있다. 희생막은 예를 들어, C-SOH(carbon based spin-on hardmask), S-SOH(silicon based spin-on hardmask) 또는 BARC(Bottom Anti Reflective Coating)로 형성될 수 있다. 평탄화 공정으로는 CMP 공정이 이용될 수 있다.
평탄화 공정을 수행함에 따라, 도 7e에 도시된 바와 같이, 각각의 제 1 및 제 2 오프닝들(OP1, OP2) 내에 고유전막 패턴(131), 제 1 배리어 금속 패턴(141), 제 1 문턱 전압 조절 패턴(151), 및 제 1 희생 패턴(SP1)이 형성될 수 있다. 여기서, 제 1 문턱 전압 조절 패턴(151)은 제 1 두께를 가질 수 있다.
도 7f를 참조하면, 제 1 영역(R1)을 노출시키는 마스크 패턴(MP)이 형성될 수 있다.
일 예에서, 마스크 패턴(MP)은 제 1 희생 패턴(SP1)과 동일한 물질로 형성될 수 있다. 즉, 마스크 패턴(MP)은, 예를 들어, C-SOH(carbon based spin-on hard mask), S-SOH(silicon based spin-on hard mask) 또는 BARC(Bottom Anti Reflective Coating)로 형성될 수 있다.
마스크 패턴(MP)을 형성시 제 1 영역(R1)의 제 1 희생 패턴들(SP1)이 제거될 수 있으며, 제 1 오프닝들(OP1) 내의 제 1 문턱 전압 조절 패턴(151)이 노출될 수 있다.
이어서, 마스크 패턴(MP)을 식각 마스크로 이용하여 제 1 오프닝들(OP1) 내의 제 1 문턱 전압 조절 패턴(151)의 일부를 식각하여 두께를 감소시킨다. 제 1 문턱 전압 조절 패턴(151)은 등방성 식각 공정에 의해 두께가 감소될 수 있다. 이에 따라, 제 1 오프닝들(OP1) 내에 제 1 두께보다 작은 제 2 두께를 갖는 제 2 문턱 전압 조절 패턴들(153)이 형성될 수 있다.
실시예들에 따르면, 제 1 영역(R1)에서 제 1 문턱 전압 조절 패턴들(151)에 대한 식각 공정시, 마스크 패턴(MP)에 의해 노출된 식각 정지막(120)의 일부분이 리세스될 수 있다. 이에 따라, 제 1 영역(R1)에서 식각 정지막(120a)의 두께 제 2 영역(R2)에서 식각 정지막(120)의 두께보다 감소될 수 있다.
제 1 영역(R1)에서 제 2 문턱 전압 조절 패턴들(153)을 형성한 후, 마스크 패턴(MP)은 제거될 수 있다.
도 7g를 참조하면, 제 1 오프닝들(OP1) 내에 제 1 하부 게이트 구조체들(LGS1)이 각각 형성될 수 있으며, 제 2 오프닝들(OP2) 내에 제 2 하부 게이트 구조체들(LGS2)이 각각 형성될 수 있다.
상세히 설명하면, 제 1 영역(R1)에서 제 2 문턱 전압 조절 패턴들(153)을 형성한 후, 제 1 및 제 2 문턱 전압 조절 패턴들(151, 153)이 형성된 제 1 및 제 2 오프닝들(OP1, OP2)의 일부분들을 채우는 제 2 희생 패턴들(SP2)이 형성될 수 있다. 여기서, 제 2 희생 패턴들(SP2)의 상면들은 층간 절연막(115)의 상면 아래에 위치할 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)은, 제 2 희생 패턴들(SP2)에 의해 노출되는 고유전막 패턴(131), 제 1 배리어 금속 패턴(141), 제 1 및 제 2 문턱 전압 조절 패턴들(151, 153)의 상부 부분들을 차례로 식각함으로써 형성될 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)은 실질적으로 U자 형태의 단면을 가질 수 있다. 상세하게, 제 1 및 제 2 게이트 구조체들(GS1, GS2)은 게이트 스페이서들(111)의 내측벽들 상에 형성된 측벽부들 및 측벽부들을 연결하며 제 1 및 제 2 활성 패턴들(103, 105) 상에 형성된 바닥부를 포함할 수 있다.
제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)을 형성한 후, 제 1 및 제 2 오프닝들(OP1, OP2) 내에서 제 2 희생 패턴들(SP2)은 제거될 수 있다.
도 7h를 참조하면, 제 1 및 제 2 하부 게이트 구조체들(LGS1, LGS2)이 형성된 제 1 및 제 2 오프닝들(OP1, OP2) 내에 일함수 도전막(160) 및 갭필(gap-fill) 금속막(170)이 형성될 수 있다.
일함수 도전막(160)은 ALD 또는 CVD 공정을 이용하여 제 1 및 제 2 오프닝들(OP1, OP2) 내에 균일한 두께로 증착될 수 있다. 일함수 도전막(160)은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있다. 실시예들에 따르면, 일함수 도전막(160)은 n형 또는 p형 트랜지스터들의 일함수를 결정한다. 일함수 도전막(160)은 제 1 및 제 2 영역들(R1, R2)에서 실질적으로 동일한 일함수를 갖거나, 서로 다른 일함수를 가질 수 있다.
일함수 도전막(160)은 Al, Mg, Ca, Sr, V, Nb, Sc, Y, 또는 란탄계(lanthanoid) 물질을 포함하는 도전 물질로 형성될 수 있다. 일 예로, 일함수 도전막(160)은 알루미늄(Al)을 포함하는 도전 물질로 형성될 수 있다. 일함수 도전막(160)은, 예를 들어, 금속 알루미나이드(metal aluminide), 금속 알루미늄 카바이드(metal aluminum carbide), 금속 알루미늄 나이트라이드(metal aluminum nitride), 또는 금속 알루미늄 실리사이드(metal aluminum silicide)로 형성될 수 있다. 일 예에서, 일함수 도전막(160)은 TiAlC를 포함할 수 있다.
갭필 금속막(170)은 차례로 적층된 제 2 배리어 금속막(171) 및 금속막(173)을 포함할 수 있다.
제 2 배리어 금속막(171)은 일함수 도전막(160)이 형성된 제 1 및 제 2 오프닝들(OP1, OP2) 내에 균일한 두께로 증착될 수 있다. 제 1 및 제 2 오프닝들(OP1, OP2)의 선폭이 작을 경우, 도 6c를 참조하여 설명한 것처럼, 제 2 배리어 금속막(171)에 의해 제 1 및 제 2 오프닝들(OP1, OP2)이 완전히 채워질 수도 있다.
제 2 배리어 금속막(171)은 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다.
금속막(173)은 제 2 배리어 금속막(171)이 형성된 제 1 및 제 2 오프닝들(OP1, OP2)을 완전히 채우도록 형성될 수 있다. 제 1 및 제 2 오프닝들(OP1, OP2)의 선폭이 작을 경우, 금속막(173)은 제 1 및 제 2 오프닝들(OP1, OP2) 내에 채워지지 않을 수도 있다.
금속막(173)은 제 2 배리어 금속막(171)보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 예를 들어, 금속막(173)은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
도 7i를 참조하면, 제 2 영역들(R2) 상의 식각 정지막(120)이 노출되도록 일함수 도전막(160) 및 갭필 금속막(170)에 대한 평탄화 공정이 수행될 수 있다. 평탄화 공정으로는 전면 이방성 식각 공정 및/또는 CMP 공정이 이용될 수 있다.
평탄화 공정에 의해 제 1 및 제 2 오프닝들(OP1, OP2) 내에 일함수 도전 패턴들(161) 및 갭필 금속 패턴들(172, 176)이 형성될 수 있다.
실시예들에서, 제 1 영역(R1)의 주위에 제 2 영역들(R2)이 배치되므로, 반도체 기판(100) 전면에 대한 CMP 공정시 제 2 영역들(R2)의 식각 정지막(120)의 상면이 연마 종료점으로 이용될 수 있다.
평탄화 공정시, 제 1 영역(R1)에서 식각 정지막(120a)의 두께가 제 2 영역들(R2)에서보다 얇으므로, 제 1 영역(R1)에서 일함수 도전 패턴들(161) 및 갭필 금속 패턴들(172, 176)의 상부 부분들이 식각 정지막(120a)의 상면 위로 돌출될 수 있다. 또한, 제 1 영역(R1)의 식각 정지막(120a) 상에 일함수 도전막(160)의 일부가 잔류할 수도 있다. 제 1 및 제 2 영역들(R1, R2)에서 갭필 금속 패턴들(172, 176)의 평탄화된 상면들은 실질적으로 공면을 이룰 수 있다.
다시 말해, 제 1 및 제 2 활성 패턴들(103, 105)의 상면들로부터 갭필 금속 패턴들(172, 176)의 상면들 간의 거리는 제 1 및 제 2 영역들(R1, R2)에서 실질적으로 균일할 수 있다.
도 7j를 참조하면, 제 1 및 제 2 오프닝들(OP1, OP2) 내에 형성된 일함수 도전 패턴(161) 및 갭필 금속 패턴(172, 176)의 상면을 리세스하여 게이트 스페이서들(111)의 일부분들을 노출시킬 수 있다.
이에 따라, 제 1 오프닝들(OP1) 내에 제 1 상부 게이트 구조체들(UGS1)이 각각 형성될 수 있으며, 제 2 오프닝들 내에 제 2 상부 게이트 구조체들(UGS2)이 각각 형성될 수 있다. 여기서, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)의 상면들은 층간 절연막(115)의 상면 아래에 위치할 수 있다.
이방성 식각 공정을 수행하여 일함수 도전 패턴(161)의 및 갭필 금속 패턴(172, 176)의 상면들이 리세스될 수 있다. 이 때, 제 1 및 제 2 영역들(R1, R2)에서 일함수 도전 패턴(161) 및 갭필 금속 패턴(171)의 상면들은 동일한 레벨에 위치하므로, 리세스된 상면들 또한 실질적으로 동일한 레벨에 위치할 수 있다.
이어서, 도 5a 및 도 5b에 도시된 바와 같이, 제 1 및 제 2 상부 게이트 구조체들(UGS1, UGS2)이 형성된 제 1 및 제 2 오프닝들(OP1, OP2)을 채우는 캡핑 절연 패턴들(180)이 형성될 수 있다.
도 8은 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로서, 타깃 테스트 블록을 나타낸다. 도 9는 도 8의 III-III' 선을 따라 자른 단면도이다. 설명의 간략함을 위해, 앞서 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8 및 도 9를 참조하면, 반도체 장치의 전기적 특성을 평가하기 위한 타깃 테스트 블록(도 3a 및 도 3b의 해치된 TB1)에서, 반도체 기판(100)은 제 1 영역(R1) 및 제 1 영역(R1)에 인접한 제 2 영역(R2)을 포함 할 수 있다.
제 1 영역(R1)에서 제 1 활성 패턴들(103)은 제 1 거리만큼 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제 2 영역(R2)에서 제 2 활성 패턴들(105)은 제 1 간격으로 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 서로 인접하는 제 1 및 제 2 활성 패턴들(103, 105)은 제 2 방향(D2)으로 제 1 간격보다 큰 제 2 거리만큼 이격될 수 있다.
소자 분리막(101)이 제 1 및 제 2 활성 패턴들(103, 105) 사이에 배치될 수 있으며, 소자 분리막(101)의 상면은 제 1 및 제 2 활성 패턴들(103, 105)의 상면들 아래에 위치할 수 있다.
게이트 구조체들(GS)이 제 1 및 제 2 활성 패턴들(103, 105)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 게이트 구조체들(GS) 각각은 하부 게이트 구조체(LGS) 및 상부 게이트 구조체(UGS)를 포함할 수 있다.
이 실시예에서, 게이트 구조체들(GS) 각각은 제 1 및 제 2 영역들(R1, R2)에서 서로 다른 두께를 갖는 문턱 전압 조절 패턴(152)을 포함할 수 있다.
하부 게이트 구조체(LGS)는 고유전막 패턴(132), 제 1 배리어 금속 패턴(142), 및 문턱 전압 조절 패턴(152)을 포함할 수 있다. 고유전막 패턴(132) 및 제 1 배리어 금속 패턴(142)은 제 1 및 제 2 영역들(R1, R2)에서 실질적으로 균일한 두께를 가질 수 있다. 일 예에서, 문턱 전압 조절 패턴(152)은 제 2 방향(D2)으로 연장되되, 제 1 영역(R1)과 제 2 영역(R2)에서 서로 다른 두께를 가질 수 있다. 상세하게, 문턱 전압 조절 패턴(152)은 제 1 활성 패턴들(103)을 가로지르는 제 1 부분(152a) 및 제 2 활성 패턴들(105)을 가로지르는 제 2 부분(152b)을 포함할 수 있으며, 제 1 부분(152a)의 두께가 제 2 부분(152b)의 두께보다 얇을 수 있다. 문턱 전압 조절 패턴(152)의 제 1 부분(152a)과 제 2 부분(152b)의 경계는 서로 인접하는 제 1 및 제 2 활성 패턴들(103, 105) 사이에 위치할 수 있다.
상부 게이트 구조체(UGS)는 일함수 도전 패턴(162)과, 제 2 배리어 금속 패턴(174) 및 금속 패턴(178)을 포함하는 갭필 금속 패턴을 포함할 수 있다. 갭필 금속 패턴들(174, 178)의 상면들은 제 1 영역(R1) 및 제 2 영역(R2)에서 실질적으로 공면을 이룰 수 있다.
제 1 영역(R1)과 제 2 영역(R2)이 인접하게 배치되므로, 갭필 금속 패턴들(174, 178)을 형성시 제 1 영역(R1)에서 국소적으로 디싱(dishing) 현상이 발생하는 것은 방지될 수 있다. 이에 따라, 실질적으로 균일한 높이를 갖는 게이트 구조체들(GS)이 형성될 수 있다.
일 예에 따르면, 복수 개의 게이트 구조체들(GS) 중 어느 하나의 양단에 테스트 패드들(TP)이 각각 연결될 수 있다. 테스트 패드들(TP)이 접속된 게이트 구조체(GS)에 전류원을 연결될 수 있으며, 게이트 구조체GS)의 전압을 측정함으로써 게이트 구조체(GS)의 전기적 특성을 평가할 수 있다.
도 10은 도 1의 B 부분을 확대한 도면으로서, 칩 영역의 일 부분을 나타낸다. 도 11은 도 10에 도시된 반도체 장치를 보다 상세히 나타내는 평면도이다. 도 12a 및 도 12b 각각은 도 11의 IV-IV'선 및 V-V' 선을 따라 자른 단면도들이다.
도 10을 참조하면, 칩 영역의 반도체 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있으며, 제 1 영역(R1)의 둘레에 제 2 영역(R2)이 배치될 수 있다. 즉, 제 2 영역(R2)은 제 1 방향(D1)으로 그리고 제 2 방향(D2)으로 제 1 영역(R1)과 인접할 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 활성 패턴들(AP)이 반도체 기판(100)으로부터 돌출되어 제 1 방향(D1)으로 연장될 수 있다. 제 1 방향(D1)으로 연장되는 활성 패턴들(AP) 중 일부는 제 1 및 제 2 영역들(R1, R2)을 가로지를 수 있다.
일 예에서, 반도체 장치는 제 1 및 제 2 영역들(R1, R2)을 가로지르는 제 1 게이트 구조체들(GS1) 및 제 2 영역(R2)에 제공되는 제 2 게이트 구조체들(GS2)을 포함할 수 있다.
제 1 및 제 2 게이트 구조체들(GS1, GS2) 각각은, 앞서 설명한 것처럼, 하부 게이트 구조체(LGS) 및 상부 게이트 구조체(UGS)를 포함할 수 있으며, 하부 게이트 구조체(LGS)는 고유전막 패턴(132), 제 1 배리어 금속 패턴(142), 및 문턱 전압 조절 패턴(152)을 포함할 수 있다.
이 실시예에 따르면, 제 1 게이트 구조체들(GS1) 각각에서, 문턱 전압 조절 패턴(152a, 152b)은 제 1 영역(R1)에서 제 1 두께를 갖는 제 1 부분(152a) 및 제 2 영역(R2)에서 제 2 두께를 갖는 제 2 부분(152b)을 포함할 수 있다. 여기서, 제 1 두께는 제 2 두께보다 작을 수 있다. 제 2 게이트 구조체들(GS2) 각각은 균일하게 제 2 두께를 갖는 문턱 전압 조절 패턴(154)을 포함할 수 있다.
제 1 영역(R1)에서, 제 1 게이트 구조체들(GS1) 양측의 활성 패턴들(AP)에 소오스/드레인 불순물층들(113)이 형성될 수 있으며, 소오스/드레인 불순물층들(113)은 연결 도전 패턴(CP)에 의해 연결될 수 있다.
연결 도전 패턴(CP)은 금속 실리사이드막 및 금속막을 포함할 수 있다. 예를 들어, 연결 도전 패턴(CP)의 금속 실리사이드막은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 연결 도전 패턴(CP)의 금속막은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 영역들 및 제 2 영역들을 포함하는 반도체 기판으로서, 상기 제 1 영역들 중 적어도 어느 하나는 서로 인접하는 상기 제 2 영역들 사이에 배치되는 것;
    상기 각 제 1 영역들의 상기 반도체 기판 상에 제공된 복수 개의 제 1 게이트 구조체들; 및
    상기 각 제 2 영역들의 상기 반도체 기판 상에 제공된 복수 개의 제 2 게이트 구조체들을 포함하되,
    상기 제 1 및 제 2 게이트 구조체들 각각은:
    측벽부들 및 상기 측벽부들을 연결하는 바닥부에 의해 정의된 리세스 영역을 갖는 하부 게이트 구조체; 및
    상기 하부 게이트 구조체의 상기 리세스 영역을 채우는 갭필 금속 패턴을 포함하는 상부 게이트 구조체를 포함하되,
    상기 제 1 및 제 2 게이트 구조체들의 상기 하부 게이트 구조체들에서 상기 바닥부들은 서로 다른 두께를 가지며,
    상기 제 1 및 제 2 게이트 구조체들의 상기 갭필 금속 패턴들의 상면들은 실질적으로 동일한 레벨에 위치하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 게이트 구조체들에서, 상기 하부 게이트 구조체들 각각은 차례로 적층된 고유전막 패턴, 배리어 금속 패턴, 문턱전압 조절 패턴을 포함하되,
    상기 제 1 게이트 구조체들의 상기 문턱 전압 조절 패턴들은 상기 제 2 게이트 구조체들의 상기 문턱 전압 조절 패턴들보다 얇은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 게이트 구조체들의 상기 상부 게이트 구조체들 각각은, 상기 갭필 금속 패턴과 상기 하부 게이트 구조체 사이의 일함수 도전 패턴을 더 포함하되,
    상기 일함수 도전 패턴의 상면은 상기 갭필 금속 패턴의 상기 상면과 실질적으로 동일한 레벨에 위치하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 게이트 구조체들의 상기 일함수 도전 패턴들은 실질적으로 동일한 두께를 가지며, 상기 하부 게이트 구조체의 상기 측벽부들 및 바닥부를 덮는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 구조체의 상기 상부 게이트 구조체는 제 1 하부 폭을 가지며,
    상기 제 2 게이트 구조체의 상기 상부 게이트 구조체는 상기 제 1 하부 폭보다 작은 제 2 하부 폭을 갖는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 영역들 및 상기 제 2 영역들은 서로 교차하는 제 1 방향 및 제 2 방향을 따라 번갈아 배치되는 반도체 장치.
  7. 제 1 영역에서 제 1 활성 패턴들을 가로지르는 제 1 게이트 구조체; 및
    제 2 영역에서 제 2 활성 패턴들을 가로지르는 제 2 게이트 구조체를 포함하되,
    상기 제 1 및 제 2 게이트 구조체들 각각은:
    측벽부들 및 상기 측벽부들을 연결하는 바닥부에 의해 정의된 리세스 영역을 갖는 하부 게이트 구조체; 및
    상기 하부 게이트 구조체의 상기 리세스 영역을 채우는 갭필 금속 패턴을 포함하는 상부 게이트 구조체를 포함하되,
    상기 제 1 및 제 2 게이트 구조체들의 상기 하부 게이트 구조체들에서 상기 바닥부들은 서로 다른 두께를 가지며,
    상기 제 1 및 제 2 게이트 구조체들의 상기 갭필 금속 패턴들의 상면들은 실질적으로 동일한 레벨에 위치하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 게이트 구조체들의 상기 하부 게이트 구조체들 각각은, 차례로 적층된 고유전막 패턴, 배리어 금속 패턴, 및 문턱 전압 조절 패턴을 포함하되,
    상기 제 1 및 제 2 게이트 구조체들의 상기 고유전막 패턴들 및 상기 배리어 금속 패턴들은 실질적으로 동일한 두께를 가지며,
    상기 제 1 게이트 구조체의 상기 문턱 전압 조절 패턴의 두께는 상기 제 2 게이트 구조체의 상기 문턱 전압 조절 패턴의 두께와 다른 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 및 제 2 게이트 구조체들의 상기 하부 게이트 구조체들에서, 상기 측벽부들의 상면들은 실질적으로 동일한 레벨에 위치하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 게이트 구조체들의 상기 상부 게이트 구조체들 각각은, 상기 갭필 금속 패턴과 상기 하부 게이트 구조체 사이의 일함수 도전 패턴을 더 포함하되,
    상기 일함수 도전 패턴의 상면은 상기 갭필 금속 패턴과 실질적으로 동일한 레벨에 위치하는 반도체 장치.
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