CN109119420A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了半导体器件及其制造方法。半导体器件包括在基板上的第一晶体管和在基板上的第二晶体管。第一晶体管和第二晶体管的每个包括竖直地堆叠在基板上且彼此竖直地间隔开的多个半导体图案以及填充半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间的栅极电介质图案和功函数图案。第一晶体管的功函数图案包括第一功函数金属层，第二晶体管的功函数图案包括第一功函数金属层和第二功函数金属层，第一晶体管和第二晶体管中的每个的第一功函数金属层具有比第二功函数金属层的功函数大的功函数，并且第一晶体管具有比第二晶体管的阈值电压小的阈值电压。

Description

半导体器件及其制造方法
技术领域
发明构思涉及半导体，更具体地，涉及包括环绕栅极型晶体管(gate-all-aroundtype transistor)的半导体器件及其制造方法。
背景技术
半导体器件由于尺寸小、多功能性和/或低制造成本而被认为是电子产业中的重要因素。半导体器件可以分类为存储数据和/或机器可读指令的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件两者的混合半导体器件。随着电子产业的先进发展，半导体器件已经越来越希望(或可选地要求)高的集成。例如，半导体器件已经日益要求高可靠性、高速度和/或多功能性。半导体器件已经逐渐复杂化和集成以满足这些所需的特性。
发明内容
发明构思的某些实施方式提供包括具有各种阈值电压的环绕栅极型晶体管的半导体器件。
发明构思的某些实施方式提供一种制造半导体器件的方法，该半导体器件包括具有各种阈值电压的环绕栅极型晶体管。
根据发明构思的某些示例实施方式，一种半导体器件可以包括在基板上的第一晶体管和在基板上的第二晶体管。第一晶体管和第二晶体管的每个包括竖直地堆叠在基板上且彼此竖直地间隔开的多个半导体图案以及填充半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间的栅极电介质图案和功函数图案。第一晶体管的功函数图案包括第一功函数金属层，第二晶体管的功函数图案包括第一功函数金属层和第二功函数金属层，第一晶体管和第二晶体管的每个的第一功函数金属层具有比第二功函数金属层的功函数大的功函数，并且第一晶体管具有比第二晶体管的阈值电压小的阈值电压。
根据发明构思的某些示例实施方式，一种半导体器件可以包括在基板上的第一晶体管和在基板上的第二晶体管。第一晶体管和第二晶体管的每个包括竖直地堆叠在基板上且彼此竖直地间隔开的多个半导体图案以及填充半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间的栅极电介质图案和功函数图案。第一晶体管的空间具有与第二晶体管的空间的尺寸相同的尺寸，第一晶体管的功函数图案包括第一功函数金属层，第二晶体管的功函数图案包括第一功函数金属层和第二功函数金属层，并且第一晶体管具有与第二晶体管的阈值电压不同的阈值电压。
根据发明构思的某些示例实施方式，一种制造半导体器件的方法可以包括：形成交替且重复地堆叠在基板上的牺牲层和半导体层；形成跨越牺牲层和半导体层且在一个方向上延伸的牺牲栅极图案；去除牺牲栅极图案以形成暴露半导体层和牺牲层的第一沟槽和第二沟槽；选择性去除暴露到第一沟槽和第二沟槽的牺牲层；在第一沟槽中形成填充半导体层之间以及基板与最下面的半导体层之间的第一空间的第一功函数图案；以及在第二沟槽中形成填充半导体层之间以及基板与最下面的半导体层之间的第二空间的第二功函数图案。第一功函数图案包括第一功函数金属层，第二功函数图案包括第一功函数金属层和第二功函数金属层，第一空间和第二空间具有彼此相同的尺寸，并且第一功函数图案和第二功函数图案具有彼此不同的功函数。
附图说明
图1示出平面图，其示出根据发明构思的某些示例实施方式的半导体器件。
图2A示出沿着图1的线A-A'剖取的截面图。
图2B示出沿着图1的线B-B'剖取的截面图。
图2C示出沿着图1的线C-C'、D-D'和E-E'剖取的截面图。
图2D示出沿着图1的线F-F'、G-G'和H-H'剖取的截面图。
图3、图5、图7和图9示出平面图，其示出根据发明构思的某些示例实施方式的制造半导体器件的方法。
图4A、图6A、图8A和图10A示出分别沿着图3、图5、图7和图9的线A-A'剖取的截面图。
图4B、图6B、图8B和图10B示出分别沿着图3、图5、图7和图9的线B-B'剖取的截面图。
图10C示出沿着图9的线C-C'剖取的截面图。
图10D示出沿着图9的线D-D'剖取的截面图。
图11至图14示出截面图，其示出根据发明构思的某些示例实施方式的形成第一至第三栅极电极的方法。
图15示出图2B的部分M的放大截面图，其部分地示出根据发明构思的某些示例实施方式的半导体器件的第六晶体管。
具体实施方式
图1示出平面图，其示出根据发明构思的某些示例实施方式的半导体器件。图2A示出沿着图1的线A-A'剖取的截面图。图2B示出沿着图1的线B-B'剖取的截面图。图2C示出沿着图1的线C-C'、D-D'和E-E'剖取的截面图。图2D示出沿着图1的线F-F'、G-G'和H-H'剖取的截面图。
参照图1和图2A至图2D，基板100可以提供为包括第一区域RG1至第六区域RG6。基板100可以是半导体基板或包括半导体基板。例如，基板100可以是硅基板或锗基板。可选地，基板100可以是绝缘体上硅(SOI)基板或包括绝缘体上硅(SOI)基板。第一晶体管TR1至第六晶体管TR6可以分别提供在基板100的第一区域RG1至第六区域RG6上。
基板100的第一区域RG1至第六区域RG6中的至少一些可以是存储单元区域或包括存储单元区域，其中形成多个存储单元以存储数据。例如，基板100的存储单元区域可以在其上提供有包括在多个SRAM单元中的存储单元晶体管。第一晶体管TR1至第六晶体管TR6可以是存储单元晶体管中的一些。
可选地或另外地，基板100的第一区域RG1至第六区域RG6中的至少一些可以是逻辑单元区域或包括逻辑单元区域，其中逻辑晶体管被包括在半导体器件的逻辑电路中。例如，逻辑晶体管可以在基板100的逻辑单元区域上。第一晶体管TR1至第六晶体管TR6可以是逻辑晶体管中的一些。然而，发明构思不限于此。
第一区域RG1至第三区域RG3上的第一晶体管TR1至第三晶体管TR3可以具有与第四区域RG4至第六区域RG6上的第四晶体管TR4至第六晶体管TR6的导电类型不同的导电类型。例如，第一区域RG1至第三区域RG3上的第一晶体管TR1至第三晶体管TR3可以是PMOSFET，第四区域RG4至第六区域RG6上的第四晶体管TR4至第六晶体管TR6可以是NMOSFET。
器件隔离层ST可以提供在基板100上。器件隔离层ST可以在基板100的上部上限定第一上部图案UP1和第二上部图案UP2。第一上部图案UP1可以在第一区域RG1至第三区域RG3上，第二上部图案UP2可以在第四区域RG4至第六区域RG6上。器件隔离层ST可以填充第一上部图案UP1和第二上部图案UP2的每个的相反两侧的沟槽。器件隔离层ST可以具有比第一上部图案UP1的顶表面和第二上部图案UP2的顶表面低的顶表面。
第一有源图案AP1可以提供在第一上部图案UP1上，第二有源图案AP2可以提供在第二上部图案UP2上。例如，第一有源图案AP1可以与第一上部图案UP1竖直地重叠，第二有源图案AP2可以与第二上部图案UP2竖直地重叠。第一有源图案AP1和第二有源图案AP2可以具有在第二方向D2上延伸的线性形状。
第一有源图案AP1可以包括第一沟道图案CH1和第一源极/漏极图案SD1。每个第一沟道图案CH1可以在一对第一源极/漏极图案SD1之间。第二有源图案AP2可以包括第二沟道图案CH2和第二源极/漏极图案SD2。每个第二沟道图案CH2的可以在一对第二源极/漏极图案SD2之间。
第一沟道图案CH1可以包括竖直地堆叠的多个第一半导体图案NS1。第一半导体图案NS1可以在垂直于基板100的顶表面的第三方向D3上彼此间隔开。第一半导体图案NS1可以彼此竖直地重叠。每个第一源极/漏极图案SD1可以与第一半导体图案NS1的侧壁接触，例如直接接触。例如，第一半导体图案NS1可以将一对相邻的第一源极/漏极图案SD1彼此连接。第一沟道图案CH1可以包括三个第一半导体图案NS1，但是第一半导体图案NS1的数量不被特别限定为三个，可以多于或少于三个。
第二沟道图案CH2可以包括竖直堆叠的多个第二半导体图案NS2。第二半导体图案NS2可以在第三方向D3上彼此间隔开。第二半导体图案NS2可以彼此竖直地重叠。每个第二源极/漏极图案SD2可以与第二半导体图案NS2的侧壁接触，例如直接接触。第二沟道图案CH2可以包括三个第二半导体图案NS2，但是第二半导体图案NS2的数量不被特别限定为三个，可以多于或少于三个。
处于相同水平面的第一半导体图案NS1可以由相同的半导体层形成。相同水平面处的第一半导体图案NS1可以具有彼此相同或基本上相同的厚度。相同水平面处的第一半导体图案NS1可以具有彼此相同或基本上相同的半导体材料。相同水平面处的第二半导体图案NS2可以由相同的半导体层形成。相同水平面处的第二半导体图案NS2可以具有彼此相同或基本上相同的厚度。相同水平面处的第二半导体图案NS2可以具有彼此相同或基本上相同的半导体材料。例如，第一半导体图案NS1和第二半导体图案NS2可以包括硅(Si)、硅锗(SiGe)和锗(Ge)中的一种或更多种。
不同水平面处的第一半导体图案NS1可以具有彼此相同的厚度或彼此不同的厚度。不同水平面处的第二半导体图案NS2可以具有彼此相同的厚度或彼此不同的厚度。
第一源极/漏极图案SD1可以是外延图案或包括外延图案，该外延图案由用作籽晶层的第一半导体图案NS1和第一上部图案UP1形成。第二源极/漏极图案SD2可以是外延图案或包括外延图案，该外延图案由用作籽晶层的第二半导体图案NS2和第二上部图案UP2形成。第一源极/漏极图案SD1和第二源极/漏极图案SD2可以用化学气相沉积(CVD)工艺形成；然而，发明构思不限于此。
当第一晶体管TR1至第三晶体管TR3是PMOSFET时，第一源极/漏极图案SD1可以包括对第一沟道图案CH1提供压应变的材料。例如，第一源极/漏极图案SD1可以包括其晶格常数比基板100的半导体元素的晶格常数大的半导体元素(例如SiGe)。第一源极/漏极图案SD1可以用P型导电杂质(例如硼(B))掺杂。
当第四晶体管TR4至第六晶体管TR6是NMOSFET时，第二源极/漏极图案SD2可以包括对第二沟道图案CH2提供拉应变的材料。例如，第二源极/漏极图案SD2可以包括其晶格常数比基板100的半导体元素的晶格常数小的半导体元素。因此，在晶体管的操作期间，载流子的迁移率(例如电子的迁移率)可以在沟道中增加。可选地，第二源极/漏极图案SD2可以包括与基板100的半导体元素相同的半导体元素。第二源极/漏极图案SD2可以用N型导电杂质(例如磷(P)和/或砷(As))掺杂。
第一栅极电极GE1至第六栅极电极GE6可以提供为在第一方向D1上延伸，同时分别跨过第一沟道图案CH1和第二沟道图案CH2。第一栅极电极GE1至第六栅极电极GE6可以分别跨越第一区域RG1至第六区域RG6。第一栅极电极GE1至第六栅极电极GE6可以分别包括第一功函数图案WF1至第六功函数图案WF6。第一栅极电极GE1至第六栅极电极GE6还可以分别包括第一电极图案EL1至第六电极图案EL6。第一电极图案EL1至第六电极图案EL6可以分别在第一功函数图案WF1至第六功函数图案WF6上。第一电极图案EL1至第六电极图案EL6可以每个具有比第一功函数图案WF1至第六功函数图案WF6的每个的电阻小的电阻(例如薄层电阻)。例如，第一电极图案EL1至第六电极图案EL6可以包括一种或更多种低电阻或低电阻率金属，诸如铝(Al)、钨(W)、钛(Ti)和钽(Ta)。
第一栅极电极GE1至第三栅极电极GE3的第一功函数图案WF1至第三功函数图案WF3可以分别填充第一空间SP1至第三空间SP3，第一空间SP1至第三空间SP3的每个在第一半导体图案NS1之间和在第一上部图案UP1与最下面的第一半导体图案NS1之间。第一空间SP1至第三空间SP3可以分别位于第一区域RG1至第三区域RG3上的第一半导体图案NS1之间和在第一上部图案UP1与最下面的第一半导体图案NS1之间。第四栅极电极GE4至第六栅极电极GE6的第四功函数图案WF4至第六功函数图案WF6可以分别填充第四空间SP4至第六空间SP6，第四空间SP4至第六空间SP6的每个在第二半导体图案NS2之间和在第二上部图案UP2与最下面的第二半导体图案NS2之间。第四空间SP4至第六空间SP6可以分别位于第四区域RG4至第六区域RG6上的第二半导体图案NS2之间和在第二上部图案UP2与最下面的第二半导体图案NS2之间。
相同水平面处的第一空间SP1至第六空间SP6可以具有彼此相同或基本上相同的尺寸。例如，相同水平面处的第一空间SP1至第六空间SP6可以在第三方向D3上具有相同的长度。
第一栅极电极GE1至第六栅极电极GE6的第一功函数图案WF1至第六功函数图案WF6可以分别围绕第一半导体图案NS1和第二半导体图案NS2(见图2C和图2D)。例如，第一功函数图案WF1至第六功函数图案WF6可以分别围绕第一半导体图案NS1和第二半导体图案NS2的顶表面、底表面和侧壁。在此情况下，第一晶体管TR1至第六晶体管TR6的每个可以是环绕栅极场效应晶体管。
第一栅极电极GE1至第三栅极电极GE3的第一电极图案EL1至第三电极图案EL3可以不分别填充第一空间SP1至第三空间SP3。第一电极图案EL1至第三电极图案EL3可以分别隔着第一功函数图案WF1至第三功函数图案WF3而与第一半导体图案NS1间隔开。第四栅极电极GE4至第六栅极电极GE6的第四电极图案EL4至第六电极图案EL6可以不分别填充第四空间SP4至第六空间SP6。第四电极图案EL4至第六电极图案EL6可以分别隔着第四功函数图案WF4至第六功函数图案WF6而与第二半导体图案NS2间隔开。
一对栅极间隔物GS可以在第一栅极电极GE1至第六栅极电极GE6的每个的相反的两个侧壁上。栅极间隔物GS可以在第一方向D1上沿着第一栅极电极GE1至第六栅极电极GE6延伸。栅极间隔物GS可以具有比第一栅极电极GE1至第六栅极电极GE6的顶表面高的顶表面。第一沟道图案CH1和第二沟道图案CH2上的第一功函数图案WF1至第六功函数图案WF6可以在第三方向D3上沿着栅极间隔物GS的内壁延伸。例如，栅极间隔物GS可以包括SiCN、SiCON和SiN中的一种或更多种。可选地，栅极间隔物GS可以包括由SiCN、SiCON和SiN中的两种或更多种构成的多层。
栅极覆盖层CP可以在第一栅极电极GE1至第六栅极电极GE6上。栅极覆盖层CP可以在第一方向D1上沿着第一栅极电极GE1至第六栅极电极GE6延伸。栅极覆盖层CP可以具有与栅极间隔物GS的顶表面共平面的顶表面。栅极覆盖层CP可以包括对将在下面讨论的第一层间电介质层110具有蚀刻选择性的材料。例如，栅极覆盖层CP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
阻挡绝缘图案BP可以在第一源极/漏极图案SD1与第一栅极电极GE1至第三栅极电极GE3之间以及在第二源极/漏极图案SD2与第四栅极电极GE4至第六栅极电极GE6之间。阻挡绝缘图案BP可以在彼此竖直地间隔开的第一半导体图案NS1之间或者在彼此竖直地间隔开的第二半导体图案NS2之间。阻挡绝缘图案BP可以使第一栅极电极GE1至第六栅极电极GE6与第一源极/漏极图案SD1和第二源极/漏极图案SD2电绝缘。第一空间SP1至第三空间SP3可以由彼此水平相邻的一对阻挡绝缘图案BP和彼此竖直相邻的一对第一半导体图案NS1限定，第四空间SP4至第六空间SP6可以由彼此水平相邻的一对阻挡绝缘图案BP和彼此竖直相邻的一对第二半导体图案NS2限定。阻挡绝缘图案BP可以包括例如硅氮化物层。
界面层IL可以提供为围绕第一半导体图案NS1和第二半导体图案NS2的每个。界面层IL可以覆盖(例如直接覆盖)第一半导体图案NS1和第二半导体图案NS2。界面层IL可以包括例如硅氧化物层。
栅极电介质层GI可以在第一半导体图案NS1与第一栅极电极GE1至第三栅极电极GE3之间以及在第二半导体图案NS2与第四栅极电极GE4至第六栅极电极GE6之间。每个栅极电介质层GI可以共形地填充第一空间SP1至第六空间SP6中的对应一个的一部分。栅极电介质层GI可以包括其介电常数比硅氧化物层的介电常数大的高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的一种或更多种。
当第一晶体管TR1至第三晶体管TR3是PMOSFET时，第二晶体管TR2可以具有大于(例如在绝对值上大于)第一晶体管TR1的阈值电压的阈值电压，第三晶体管TR3可以具有大于(例如在绝对值上大于)第二晶体管TR2的阈值电压的阈值电压。
第一晶体管TR1的第一功函数图案WF1可以包括第一功函数金属层W1。第二晶体管TR2的第二功函数图案WF2可以包括相同或基本上相同的第一功函数金属层W1。在某些实施方式中，第一功函数图案WF1中包括的材料可以与第二功函数图案WF2中包括的材料相同或基本上相同。第一功函数金属层W1可以是具有相对高的功函数的金属氮化物层或可以包括具有相对高的功函数的金属氮化物层。例如，第一功函数金属层W1可以是钛氮化物(TiN)层或钛氮氧化物(TiON)层。
功函数控制衬层CL可以在第二功函数图案WF2和第一半导体图案NS1之间。功函数控制衬层CL可以产生偶极子，因此第二晶体管TR的阈值电压可以由于偶极子引起的能带变化而提高。功函数控制衬层CL可以包括其介电常数比硅氧化物层的介电常数大的高k电介质材料。例如，功函数控制衬层CL可以包括金属氧化物，诸如镧氧化物或铝氧化物。
尽管第一功函数图案WF1和第二功函数图案WF2仅具有相同的第一功函数金属层W1，但是功函数控制衬层CL也可以使得第二晶体管TR2具有大于(例如在绝对值上大于)第一晶体管TR1的阈值电压的阈值电压。
第三晶体管TR3的第三功函数图案WF3可以包括顺序地堆叠在第一半导体图案NS1上的第一功函数金属层W1、第二功函数金属层W2和另外的第一功函数金属层W1。在第三空间SP3中，第二功函数金属层W2可以具有比每个第一功函数金属层W1的厚度大的厚度。第二功函数金属层W2可以是其功函数比第一功函数金属层W1的功函数小的金属氮化物层。例如，第二功函数金属层W2可以是硅掺杂的钛氮化物(TiSiN)层、硅掺杂的钽氮化物(TaSiN)层、铝掺杂的钛氮化物(TiAlN)层或铝掺杂的钽氮化物(TaAlN)层。
第二功函数金属层W2的功函数可以通过控制诸如硅和/或铝的掺杂剂的浓度而改变。在此情况下，第三功函数图案WF3可以通过调整第二功函数金属层W2中的杂质浓度而在功函数上被控制。例如，第二功函数金属层W2可以具有在从约10at％至约30at％的范围内的杂质浓度(例如硅和/或铝浓度)。
分别填充有第一功函数图案WF1至第三功函数图案WF3的第一空间SP1至第三空间SP3可以具有彼此相同或基本上相同的尺寸。因此，填充在第一半导体图案NS1之间的第一功函数图案WF1至第三功函数图案WF3可以具有相同或基本上相同的厚度(例如第一功函数图案WF1至第三功函数图案WF3在第三方向D3上的长度)。在某些实施方式中，功函数控制衬层CL可以用于使得第一功函数图案WF1至第三功函数图案WF3具有彼此不同的功函数。可选地或另外地，多个功函数金属层的组合可以用于使得第一功函数图案WF1至第三功函数图案WF3具有彼此不同的功函数。在某些实施方式中，第二功函数金属层W2可以在掺杂浓度上被控制以使得第一功函数图案WF1至第三功函数图案WF3具有彼此不同的功函数。
当第四晶体管TR4至第六晶体管TR6是NMOSFET时，第五晶体管TR5可以具有比第四晶体管TR4的阈值电压大的阈值电压，第六晶体管TR6可以具有比第五晶体管TR5的阈值电压大的阈值电压。
第四晶体管TR4的第四功函数图案WF4可以包括堆叠(例如顺序地堆叠)在第二半导体图案NS2上的第一功函数金属层W1和第三功函数金属层W3。第五晶体管TR5的第五功函数图案WF5可以包括顺序地堆叠在第二半导体图案NS2上的第一功函数金属层W1和第三功函数金属层W3。例如，第四功函数图案WF4中包括的材料可以与第五功函数图案WF5中包括的材料相同或基本上相同。第三功函数金属层W3可以是NMOSFET中使用的功函数金属层或包括NMOSFET中使用的功函数金属层，并可以是具有相对低的功函数的金属层或包括具有相对低的功函数的金属层。例如，第三功函数金属层W3可以是TiAlC层或包括TiAlC层。
功函数控制衬层CL可以在第四功函数图案WF4和第二半导体图案NS2之间。第四晶体管TR4的功函数控制衬层CL可以与上面讨论的第二晶体管TR的功函数控制衬层CL相同或基本上相同。第四晶体管TR的功函数控制衬层CL可以产生偶极子，并且与PMOSFET相反，作为NMOSFET的第四晶体管TR4可以在阈值电压上降低。
总之，即使第四功函数图案WF4和第五功函数图案WF5都仅具有相同的第一功函数金属层W1和第三功函数金属层W3，功函数控制衬层CL也可以使得第五晶体管TR5具有比第四晶体管TR4的阈值电压大的阈值电压。
第六晶体管TR6的第六功函数图案WF6可以包括顺序地堆叠在第二半导体图案NS2上的第一功函数金属层W1、第二功函数金属层W2、另外的第一功函数金属层W1和第三功函数金属层W3。第六功函数图案WF6的第二功函数金属层W2可以具有比第三功函数图案WF3的第二功函数金属层W2的厚度小的厚度。功函数金属层W1、W2、W1和W3的组合可以用于使得第六功函数图案WF6具有与第四功函数图案WF4和第五功函数图案WF5的功函数不同的功函数。结果，第六晶体管TR6可以具有比第五晶体管TR5的阈值电压大的阈值电压。
可选地或另外地，功函数控制衬层CL可以在第六功函数图案WF6和第二半导体图案NS2之间。功函数控制衬层CL可以防止第六晶体管TR6过度增大其阈值电压。
第一层间电介质层110可以提供在基板100的整个表面上。第一层间电介质层110可以覆盖(例如直接覆盖)器件隔离层ST、第一栅极电极GE1至第六栅极电极GE6以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间电介质层110可以具有与栅极覆盖层CP的顶表面共平面或基本上共平面的顶表面。例如，第一层间电介质层110可以包括硅氧化物层或硅氮氧化物层。
尽管没有示出，但是接触可以提供为穿过第一层间电介质层110以与第一源极/漏极图案SD1和第二源极/漏极图案SD2接触。接触可以包括金属材料诸如Ti、W和Ta。
图3、图5、图7和图9示出平面图，其示出根据发明构思的某些示例实施方式的制造半导体器件的方法。图4A、图6A、图8A和图10A示出分别沿着图3、图5、图7和图9的线A-A'剖取的截面图。图4B、图6B、图8B和图10B示出分别沿着图3、图5、图7和图9的线B-B'剖取的截面图。图10C示出沿着图9的线C-C'剖取的截面图。图10D示出沿着图9的线D-D'剖取的截面图。图11至图14示出截面图，其示出根据发明构思的某些示例实施方式的形成第一栅极电极至第三栅极电极的方法。
参照图3、图4A和图4B，牺牲层120和半导体层130可以交替且重复地堆叠在基板100的整个表面上。半导体层130可以重复地堆叠三次，但是发明构思不限于此。在某些实施方式中，牺牲层120可以包括对半导体层130具有蚀刻选择性的材料。例如，半导体层130可以包括在蚀刻牺牲层120的工艺中不被蚀刻的材料。具体地，在蚀刻牺牲层120的工艺中，牺牲层120对半导体层130的蚀刻速率比可以落在从约10:1至约200:1的范围内。例如，牺牲层120可以包括SiGe或Ge，半导体层130可以包括Si。
牺牲层120和半导体层130可以通过外延生长工艺形成，其中基板100用作籽晶层。牺牲层120和半导体层130可以接连地形成在相同的腔(例如相同的CVD腔)中。牺牲层120和半导体层130可以共形地形成在基板100的整个表面上。
牺牲层120、半导体层130和基板100可以被图案化以形成第一初始有源图案PAP1和第二初始有源图案PAP2。图案化工艺也可以蚀刻基板100的上部以形成第一上部图案UP1和第二上部图案UP2。第一初始有源图案PAP1和第二初始有源图案PAP2可以分别在第一上部图案UP1和第二上部图案UP2上。第一初始有源图案PAP1和第二初始有源图案PAP2可以具有在第二方向D2上延伸的线性或条状形状。
当基板100的上部通过图案化工艺被蚀刻时，沟槽可以形成在第一上部图案UP1和第二上部图案UP2的每个的相反两侧上。器件隔离层ST可以形成为填充沟槽。器件隔离层ST的形成可以包括在基板100的整个表面上形成绝缘层以及使绝缘层凹陷直到完全暴露第一初始有源图案PAP1和第二初始有源图案PAP2。因此，器件隔离层ST可以具有比第一上部图案UP1和第二上部图案UP2的顶表面低的顶表面。
参照图5、图6A和图6B，牺牲栅极图案140可以形成为跨过第一初始有源图案PAP1和第二初始有源图案PAP2。牺牲栅极图案140可以形成为具有在第一方向D1上延伸的线性或条状形状。栅极掩模图案MP可以相应地形成在牺牲栅极图案140上。牺牲栅极图案140和栅极掩模图案MP的形成可以包括在基板100上顺序地形成牺牲栅极层和栅极掩模层以及顺序地图案化栅极掩模层和牺牲栅极层。牺牲栅极层可以包括多晶硅。栅极掩模层可以包括硅氮化物层和/或硅氮氧化物层。
一对栅极间隔物GS可以形成在每个牺牲栅极图案140的相反的两个侧壁上。例如，栅极间隔物GS可以包括SiCN、SiCON和SiN中的一种或更多种。栅极间隔物GS的形成可以包括通过沉积工艺诸如CVD或原子层沉积(ALD)形成间隔物层以及对间隔物层执行各向异性蚀刻工艺。
参照图7、图8A和图8B，第一初始有源图案PAP1和第二初始有源图案PAP2可以被图案化以分别形成第一沟道图案CH1和第二沟道图案CH2。第一初始有源图案PAP1和第二初始有源图案PAP2可以采用栅极掩模图案MP和栅极间隔物GS作为蚀刻掩模而图案化。因此，第一上部图案UP1和第二上部图案UP2可以通过栅极掩模图案MP和栅极间隔物GS而被部分地暴露。
例如，第一初始有源图案PAP1和第二初始有源图案PAP2的牺牲层120可以被图案化以形成牺牲图案125。第一初始有源图案PAP1和第二初始有源图案PAP2的半导体层130可以被图案化以分别形成第一半导体图案NS1和第二半导体图案NS2。第一半导体图案NS1可以被包括在第一沟道图案CH1中，第二半导体图案NS2可以被包括在第二沟道图案CH2中。
在图案化工艺之后，牺牲图案125的暴露部分可以被水平地去除以形成凹陷区域DR。凹陷区域DR的形成可以包括采用对牺牲图案125表现出蚀刻选择性的蚀刻源执行蚀刻工艺。该蚀刻工艺可以包括湿蚀刻工艺。例如，当第一半导体图案NS1和第二半导体图案NS2包括Si时并且当牺牲图案125包括SiGe时，凹陷区域DR的形成可以包括用包括过醋酸的蚀刻剂执行蚀刻工艺。
阻挡绝缘图案BP可以形成为填充凹陷区域DR。阻挡绝缘图案BP可以隔着第一半导体图案NS1或第二半导体图案NS2而竖直地彼此间隔开。例如，阻挡绝缘层可以共形地形成在基板100的整个表面上。阻挡绝缘层可以填充凹陷区域DR。之后，阻挡绝缘层可以被蚀刻，直到阻挡绝缘图案BP局部地保留在凹陷区域DR中。
第一源极/漏极图案SD1可以形成在每个第一沟道图案CH1的相反两侧上。第二源极/漏极图案SD2可以形成在每个第二沟道图案CH2的相反两侧上。
例如，选择性外延工艺可以采用第一半导体图案NS1和第一上部图案UP1作为籽晶层来进行，从而形成第一源极/漏极图案SD1。第一沟道图案CH1和第一源极/漏极图案SD1可以彼此连接以被包括在沿第二方向D2延伸的第一有源图案AP1中。第一源极/漏极图案SD1可以由对第一沟道图案CH1提供压应变的材料形成。例如，第一源极/漏极图案SD1可以包括其晶格常数比Si的晶格常数大的SiGe。因此，在晶体管的操作期间，载流子的迁移率(例如空穴迁移率)可以在沟道中增加。在选择性外延工艺期间同时或之后，第一源极/漏极图案SD1可以用P型杂质(例如硼(B))掺杂。
选择性外延工艺可以采用第二半导体图案NS2和第二上部图案UP2作为籽晶层来进行，从而形成第二源极/漏极图案SD2。第二沟道图案CH2和第二源极/漏极图案SD2可以彼此连接以被包括在沿第二方向D2延伸的第二有源图案AP2中。例如，第二源极/漏极图案SD2可以由Si形成。在选择性外延工艺期间同时或之后，第二源极/漏极图案SD2可以用N型杂质(例如磷(P)和/或砷(As))掺杂。
参照图9和图10A至图10D，第一层间电介质层110可以形成在基板100的整个表面上。之后，可以对第一层间电介质层110执行平坦化工艺，直到暴露牺牲栅极图案140的顶表面。平坦化工艺可以包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。当平坦化第一层间电介质层110时，栅极掩模图案MP也可以被去除。例如，第一层间电介质层110可以由硅氧化物层或硅氮氧化物层形成。
暴露的牺牲栅极图案140可以被选择性地去除。当牺牲栅极图案140被去除时，第一沟槽TC1至第六沟槽TC6可以分别形成在基板100的第一区域RG1至第六区域RG6上。第一沟槽TC1至第六沟槽TC6可以暴露第一沟道图案CH1和第二沟道图案CH2。第一沟槽TC1至第六沟槽TC6也可以暴露牺牲图案125。
暴露的牺牲图案125可以例如用湿蚀刻工艺选择性地去除。例如，当牺牲图案125包括SiGe时并且当第一半导体图案NS1和第二半导体图案NS2包括Si时，选择性蚀刻工艺可以采用包括过醋酸的蚀刻剂进行。蚀刻剂还可以包括氢氟酸(HF)溶液和去离子水。第一源极/漏极图案SD1和第二源极/漏极图案SD2可以覆盖有阻挡绝缘图案BP和第一层间电介质层110，可以因而被保护而不受蚀刻工艺影响。
牺牲图案125可以被去除以在第一区域RG1至第六区域RG6上形成第一空间SP1至第六空间SP6。第一空间SP1至第六空间SP6可以分别在空间上连接到第一沟槽TC1至第六沟槽TC6以暴露第一半导体图案NS1和第二半导体图案NS2。
返回参照图1和图2A至图2D，第一栅极电极GE1至第六栅极电极GE6可以分别形成在第一沟槽TC1至第六沟槽TC6中。第一栅极电极GE1至第六栅极电极GE6的形成将在下面参照图11至图14讨论。栅极覆盖层CP可以形成在第一栅极电极GE1至第六栅极电极GE6上。例如，栅极覆盖层CP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。尽管没有示出，但是接触可以形成为穿过第一层间电介质层110以与第一源极/漏极图案SD1和第二源极/漏极图案SD2接触。
在第一沟槽TC1至第六沟槽TC6中形成第一栅极电极GE1至第六栅极电极GE6将在下面参照图11至图14讨论。第一栅极电极GE1至第三栅极电极GE3的形成将在下面被代表性地描述。
参照图11，可以对暴露到第一沟槽TC1至第三沟槽TC3的第一半导体图案NS1执行采用等离子体的氧化工艺，因此界面层IL可以从暴露的第一半导体图案NS1生长。界面层IL可以围绕(例如直接围绕)暴露的第一半导体图案NS1的表面。
界面层IL的形成可以包括热氧化工艺和/或化学氧化工艺。氧化工艺可以采用氧等离子体、臭氧等离子体和蒸汽等离子体中的一种或更多种。界面层IL可以包括例如硅氧化物层。
栅极电介质层GI可以共形地形成在界面层IL上。栅极电介质层GI可以部分地填充第一沟槽TC1至第三沟槽TC3的第一空间SP1至第三空间SP3。栅极电介质层GI可以直接覆盖阻挡绝缘图案BP和界面层IL。栅极电介质层GI可以采用其介电常数比硅氧化物层的介电常数高的高k电介质材料形成。
参照图12，第一掩模图案MA1可以形成在第一区域RG1和第二区域RG2上。第一掩模图案MA1可以选择性地暴露第三区域RG3。第一掩模图案MA1可以填充(例如完全填充)第一沟槽TC1和第二沟槽TC2。第一掩模图案MA1可以不填充第三沟槽TC3。
第三功函数图案WF3可以形成在通过第一掩模图案MA1选择性暴露的第三沟槽TC3中。第三功函数图案WF3可以形成为完全填充第三沟槽TC3的第三空间SP3。
第三功函数图案WF3的形成可以包括在第三沟槽TC3中共形地形成第一功函数金属层W1、在第三沟槽TC3中共形地形成第二功函数金属层W2、在第三沟槽TC3中共形地形成另外的第一功函数金属层W1、以及凹陷第一功函数金属层W1和第二功函数金属层W2的上部。第一功函数金属层W1和第二功函数金属层W2可以通过诸如ALD的沉积工艺形成。第一功函数金属层W1可以是具有相对高的功函数的金属氮化物层或包括具有相对高的功函数的金属氮化物层，第二功函数金属层W2可以是或包括具有比第一功函数金属层W1的功函数相对低的功函数的金属氮化物层。
参照图13，可以去除第一掩模图案MA1。第二掩模图案MA2可以形成在第一区域RG1和第三区域RG3上。第二掩模图案MA2可以选择性地暴露第二区域RG2。第二掩模图案MA2可以填充(例如完全地填充)第一沟槽TC1和第三沟槽TC3。第二掩模图案MA2可以不填充第二沟槽TC2。
功函数控制衬层CL和第二功函数图案WF2可以顺序地形成在通过第二掩模图案MA2选择性暴露的第二沟槽TC2中。第二功函数图案WF2可以形成为填充(例如完全地填充)第二沟槽TC2的第二空间SP2。
功函数控制衬层CL可以通过诸如ALD的沉积工艺共形地形成。功函数控制衬层CL可以采用其介电常数大于硅氧化物层的介电常数的高k电介质材料形成。第二功函数图案WF2的形成可以包括在第二沟槽TC2中共形地形成第一功函数金属层W1以及凹陷第一功函数金属层W1的上部。
参照图14，可以去除第二掩模图案MA2。第三掩模图案MA3可以形成在第二区域RG2和第三区域RG3上。第三掩模图案MA3可以选择性地暴露第一区域RG1。第三掩模图案MA3可以填充(例如完全地填充)第二沟槽TC2和第三沟槽TC3。第三掩模图案MA3可以不填充第一沟槽TC1。
第一功函数图案WF1可以形成在通过第三掩模图案MA3选择性暴露的第一沟槽TC1中。第一功函数图案WF1可以形成为完全填充第一沟槽TC1的第一空间SP1。第一功函数图案WF1的形成可以包括在第一沟槽TC1中共形地形成第一功函数金属层W1以及凹陷第一功函数金属层W1的上部。
返回参照图2A，可以去除第三掩模图案MA3。第一电极图案EL1至第三电极图案EL3可以分别形成在第一沟槽TC1至第三沟槽TC3中。第一电极图案EL1至第三电极图案EL3可以分别形成在第一功函数图案WF1至第三功函数图案WF3上。第一电极图案EL1至第三电极图案EL3可以采用低电阻或低电阻率的金属形成。
第四栅极电极GE4至第六栅极电极GE6可以采用与以上参照图11至图14讨论的第一栅极电极GE1至第三栅极电极GE3的形成方法类似的形成方法形成。在某些实施方式中，具有彼此不同的阈值电压的环绕栅极型晶体管可以选择性地形成在第一区域RG1至第六区域RG6上。
图15是图2B的部分M的放大截面图，其部分地示出根据发明构思的某些示例实施方式的半导体器件的第六晶体管。在下面的实施方式中，与之前参照图1和图2A至图2D讨论的那些重复的技术特征的详细描述将被省略，并且差异将被详细描述。
参照图15，与图2B所示的不同，第六栅极电极GE6可以包括其厚度彼此不同的层。第六功函数图案WF6的第一功函数金属层W1可以具有比第六功函数图案WF6的第二功函数金属层W2的厚度大的厚度。例如，在第六空间SP6中，第一功函数金属层W1中的至少一个可以具有第一厚度T1，第二功函数金属层W2可以具有第二厚度T2。第一厚度T1可以大于第二厚度T2。
第六功函数图案WF6的第三功函数金属层W3可以具有比第六功函数图案WF6的第一功函数金属层W1和第二功函数金属层W2的每个的厚度大的厚度。例如，在第六空间SP6中，第三功函数金属层W3可以具有第三厚度T3。第三厚度T3可以大于第一厚度T1。
根据发明构思的某些示例实施方式的半导体器件可以配置为使得环绕栅极型晶体管被实现为具有由功函数金属层的组合导致的各种阈值电压。
尽管参照附图已经描述了发明构思的某些示例实施方式，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离本发明构思的精神和范围。因此，将理解，以上描述的实施方式仅是说明性的而不是在所有的方面是限制的。
本申请要求于2017年6月23日提交的韩国专利申请第10-2017-0079888号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
第一晶体管，在基板上；和
第二晶体管，在所述基板上，
其中所述第一晶体管和所述第二晶体管的每个包括，
多个半导体图案，竖直地堆叠在所述基板上并彼此竖直地间隔开，以及
栅极电介质图案和功函数图案，填充所述半导体图案之间和所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间，其中
所述第一晶体管的所述功函数图案包括第一功函数金属层，
所述第二晶体管的所述功函数图案包括所述第一功函数金属层和第二功函数金属层，
所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层具有比所述第二功函数金属层的功函数大的功函数，并且
所述第一晶体管具有比所述第二晶体管的阈值电压小的阈值电压。
2.如权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个的所述功函数图案完全填充所述半导体图案之间的所述空间。
3.如权利要求1所述的半导体器件，其中
所述第一晶体管和所述第二晶体管的每个还包括在所述功函数图案上的电极图案，并且
所述电极图案具有比所述功函数图案的电阻小的电阻并且不填充所述空间。
4.如权利要求1所述的半导体器件，其中
所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层包括金属氮化物层，并且
所述第二功函数金属层包括用来自包括硅和铝的组的元素掺杂的金属氮化物层。
5.如权利要求4所述的半导体器件，其中所述第二功函数金属层的硅或铝掺杂浓度在从10at％至30at％的范围内。
6.如权利要求1所述的半导体器件，其中
所述第一晶体管还包括在所述功函数图案和所述半导体图案之间的功函数控制衬层，并且
所述功函数控制衬层配置为产生改变所述第一晶体管的阈值电压的偶极子。
7.如权利要求1所述的半导体器件，还包括：
第三晶体管，在所述基板上；和
第四晶体管，在所述基板上，
其中所述第三晶体管和所述第四晶体管的每个包括
多个半导体图案，竖直地堆叠在所述基板上且彼此竖直地间隔开，以及
栅极电介质图案和功函数图案，填充所述半导体图案之间以及所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间，
其中所述第三晶体管的所述功函数图案包括所述第一功函数金属层和第三功函数金属层，
所述第四晶体管的所述功函数图案包括所述第一功函数金属层、所述第二功函数金属层和所述第三功函数金属层，
所述第三晶体管和所述第四晶体管的每个的所述第三功函数金属层具有比所述第四晶体管的所述第二功函数金属层的功函数小的功函数，
所述第一晶体管和所述第二晶体管是PMOSFET，并且
所述第三晶体管和所述第四晶体管是NMOSFET。
8.如权利要求7所述的半导体器件，其中所述第二晶体管的所述第二功函数金属层具有比所述第四晶体管的所述第二功函数金属层的厚度大的厚度。
9.如权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个的所述功函数图案围绕所述半导体图案的顶表面、底表面和侧壁。
10.如权利要求1所述的半导体器件，其中
所述第一晶体管和所述第二晶体管的每个还包括一对源极/漏极图案，并且
竖直地堆叠的所述多个半导体图案在所述一对源极/漏极图案之间。
11.一种半导体器件，包括：
第一晶体管，在基板上；和
第二晶体管，在所述基板上，
其中所述第一晶体管和所述第二晶体管的每个包括，
多个半导体图案，竖直地堆叠在所述基板上且彼此垂直地间隔开，以及
栅极电介质图案和功函数图案，填充所述半导体图案之间以及所述基板与所述多个半导体图案中的最下面的半导体图案之间的空间，
其中所述第一晶体管的所述空间具有与所述第二晶体管的所述空间的尺寸相同的尺寸，
所述第一晶体管的所述功函数图案包括第一功函数金属层，
所述第二晶体管的所述功函数图案包括所述第一功函数金属层和第二功函数金属层，并且
所述第一晶体管具有与所述第二晶体管的阈值电压不同的阈值电压。
12.如权利要求11所述的半导体器件，其中所述第一晶体管的所述空间中的所述功函数图案具有与所述第二晶体管的所述空间中的所述功函数图案的厚度相同的厚度。
13.如权利要求11所述的半导体器件，其中
所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层包括金属氮化物层，并且
所述第二功函数金属层包括用来自包括硅和铝的组的元素掺杂的金属氮化物层。
14.如权利要求11所述的半导体器件，其中
所述第一晶体管和所述第二晶体管是PMOSFET，
所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层具有比所述第二功函数金属层的功函数大的功函数，并且
所述第二晶体管的所述第二功函数金属层具有比所述第二晶体管的所述第一功函数金属层的厚度大的厚度。
15.如权利要求11所述的半导体器件，其中
所述第一晶体管和所述第二晶体管是PMOSFET，
所述第一晶体管和所述第二晶体管的每个的所述第一功函数金属层具有比所述第二功函数金属层的功函数大的功函数，并且
所述第二晶体管的所述第二功函数金属层具有比所述第二晶体管的所述第一功函数金属层的厚度小的厚度。
16.一种制造半导体器件的方法，所述方法包括：
形成交替且重复地堆叠在基板上的牺牲层和半导体层；
形成跨过所述牺牲层和所述半导体层并在一个方向上延伸的牺牲栅极图案；
去除所述牺牲栅极图案以形成暴露所述半导体层和所述牺牲层的第一沟槽和第二沟槽；
选择性去除暴露到所述第一沟槽和所述第二沟槽的所述牺牲层；
在所述第一沟槽中形成填充所述半导体层之间以及所述基板与最下面的半导体层之间的第一空间的第一功函数图案；以及
在所述第二沟槽中形成填充所述半导体层之间以及所述基板与最下面的半导体层之间的第二空间的第二功函数图案，
其中
所述第一功函数图案包括第一功函数金属层，
所述第二功函数图案包括第一功函数金属层和第二功函数金属层，
所述第一空间和所述第二空间具有彼此相同的尺寸，并且
所述第一功函数图案和所述第二功函数图案具有彼此不同的功函数。
17.如权利要求16所述的方法，在形成所述第一功函数图案之前，还包括形成部分地填充所述第一空间的功函数控制衬层，
其中所述功函数控制衬层配置为产生改变所述第一功函数图案的功函数的偶极子。
18.如权利要求16所述的方法，在形成所述第一功函数图案和所述第二功函数图案之前，还包括形成部分地填充所述第一空间和所述第二空间的栅极电介质层。
19.如权利要求16所述的方法，其中
所述第一空间包括去除暴露到所述第一沟槽的所述牺牲层的区域，并且
所述第二空间包括去除暴露到所述第二沟槽的所述牺牲层的区域。
20.如权利要求16所述的方法，还包括：
形成覆盖所述第二沟槽并暴露所述第一沟槽的第一掩模图案；以及
形成覆盖所述第一沟槽并暴露所述第二沟槽的第二掩模图案，
其中所述第一功函数图案和所述第二功函数图案分别采用所述第一掩模图案和所述第二掩模图案形成。
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