CN102237337A - 具有电子熔丝结构的半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种具有电子熔丝结构的半导体器件及其制造方法。该半导体器件包括：电子熔丝栅极；浮置图案，在电子熔丝栅极与电子熔丝有源部分之间；阻挡电介质图案，在浮置图案与电子熔丝栅极之间；以及电子熔丝电介质层，在浮置图案与电子熔丝有源部分之间。浮置图案包括在电子熔丝栅极与电子熔丝有源部分之间的第一部分和从第一部分的两边缘沿电子熔丝栅极的侧壁向上延伸的一对第二部分。

Description

具有电子熔丝结构的半导体器件及其制造方法
技术领域
示例实施例涉及半导体器件及其制造方法。
背景技术
半导体器件由于其较小的尺寸、多功能性和较低的制造成本而已被视为电子工业中较重要的因素。半导体器件可用作存储逻辑数据的存储器件或用作处理逻辑数据的逻辑器件。
一些常规半导体器件包括能执行各种功能的熔丝结构。然而，制造和/或编程常规熔丝结构是较困难的。
此外，随着电子工业变得更加高度发展，包括熔丝结构的半导体器件可能需要增大的集成度，并且对于熔丝结构的要求可能变得更宽泛地变化。
发明内容
示例实施例涉及包括电子熔丝(e-fuse)结构的半导体器件及其制造方法。
至少一些示例实施例提供半导体器件及其制造方法，该半导体器件包括能增大集成度的电子熔丝结构。
至少一些示例实施例还提供半导体器件及其制造方法，该半导体器件包括能改善编程效率的电子熔丝结构。
本发明概念的至少一示例实施例提供一种半导体器件，包括：电子熔丝栅极，横跨定义在衬底中的电子熔丝有源部分；浮置图案，包括在该电子熔丝栅极与该电子熔丝有源部分之间的第一部分和从该第一部分的两边缘沿该电子熔丝栅极的侧壁向上延伸的至少一对第二部分；阻挡电介质图案，在该浮置图案与该电子熔丝栅极之间；以及电子熔丝电介质层，在该浮置图案与该电子熔丝有源部分之间。
根据至少一些示例实施例，该浮置图案可包括具有与该电子熔丝栅极的功函数不同的功函数的金属性导电材料。
该浮置图案的第二部分的顶表面可与该电子熔丝栅极的顶表面共面或基本共面。可替代地，该浮置图案的第二部分的顶表面可设置在比该电子熔丝栅极的顶表面低的高度处。
该衬底可具有彼此分隔开的第一区、第二区和第三区。该电子熔丝有源部分可定义于该第一区中，在该示例中，该半导体器件还可包括：顺序堆叠在定义于该衬底的第二区中的第一MOS有源部分上的第一MOS栅极电介质层和第一MOS栅极；以及顺序堆叠在定义于该衬底的第三区中的第二MOS有源部分上的第二MOS栅极电介质层和第二MOS栅极。该第一MOS栅极的功函数可不同于该第二MOS栅极的功函数。
该第一MOS栅极可包括顺序堆叠的第一子栅极、第二子栅极和第三子栅极。该第一MOS栅极的功函数可以是通过该第一MOS栅极的该第一子栅极、第二子栅极和第三子栅极的耦合产生的第一耦合功函数。该第二MOS栅极可包括顺序堆叠的第一子栅极和第二子栅极。该第二MOS栅极的功函数可以是通过该第二MOS栅极的该第一子栅极和第二子栅极的耦合产生的第二耦合功函数。
该第一MOS栅极的第一子栅极可具有与该第二耦合功函数不同的功函数，该浮置图案可具有与该第一MOS栅极的第一子栅极相同或基本相同的功函数，且该电子熔丝栅极的功函数可与该第二耦合功函数相同或基本相同。
该电子熔丝栅极可包括第一子栅极和第二子栅极。该电子熔丝栅极的第一子栅极、该第一MOS栅极的第一子栅极和第二子栅极、以及该第二MOS栅极的第一子栅极可用作对于相应的金属元素的扩散障垒。
该浮置图案可由与该第一MOS栅极的第一子栅极相同或基本相同的材料形成。该第一MOS栅极的第二子栅极可由与该第二MOS栅极的第一子栅极相同或基本相同的材料形成。该第一MOS栅极的第三子栅极可由与该第二MOS栅极的第二子栅极相同或基本相同的材料形成。该电子熔丝栅极可由与该第二MOS栅极相同或基本相同的材料形成。
该第一MOS栅极的第一子栅极可厚于该第二MOS栅极的第一子栅极。
该第一MOS栅极的第一子栅极和第二子栅极可覆盖该第一MOS栅极的第三子栅极的底表面和侧壁。该第二MOS栅极的第一子栅极可覆盖该第二MOS栅极的第二子栅极的底表面和侧壁。
根据至少一些示例实施例，半导体器件还可包括设置在该衬底上的模层。在该示例中，该电子熔丝栅极、该阻挡电介质图案和该浮置图案可设置在定义于该模层的与该第一区对应的部分中的第一槽中。该第一MOS栅极可设置在定义于该模层的与该第二区对应的部分中的第二槽中。该第二MOS栅极可设置在定义于该模层的与该第三区对应的部分中的第三槽中。
根据至少一些示例实施例，该半导体器件还可包括：第一绝缘间隔物，在该模层与该浮置图案的第二部分之间；第二绝缘间隔物，在该模层与该第一MOS栅极的侧壁之间；以及第三绝缘间隔物，在该模层与该第二MOS栅极的侧壁之间。该第一槽的内侧壁、该第二槽的内侧壁和该第三槽的内侧壁可分别由该第一绝缘间隔物、该第二绝缘间隔物和该第三绝缘间隔物定义。该浮置图案的该对第二部分的外侧壁之间的水平距离可大于该第一MOS栅极的宽度。
根据至少一些示例实施例，该半导体器件还可包括：电子熔丝源极/漏极，形成在该浮置图案侧面的电子熔丝有源部分中；第一MOS源极/漏极，形成在该第一MOS栅极侧面的该第一MOS有源部分中；以及第二MOS源极/漏极，形成在该第二MOS栅极侧面的该第二MOS有源部分中。该第一MOS源极/漏极和该第二MOS源极/漏极之一可掺杂有N型掺杂剂，而另一个可掺杂有P型掺杂剂。该电子熔丝源极/漏极可掺杂有与该第一MOS源极/漏极和该第二MOS源极/漏极之一相同类型的掺杂剂。
该电子熔丝电介质层可包括具有比硅氧化物层的介电常数更大的介电常数的高k电介质材料。
至少另一示例实施例提供一种制造半导体器件的方法，包括：通过在衬底上形成器件隔离图案而定义电子熔丝有源部分；在该衬底上形成模层，该模层包括横过该电子熔丝有源部分的第一槽；在该第一槽中顺序堆叠浮置图案、阻挡电介质图案和电子熔丝栅极；以及在该电子熔丝有源部分和该浮置图案之间形成电子熔丝电介质层。该浮置图案包括形成在该电子熔丝有源部分上的第一部分以及从该第一部分的边缘沿该电子熔丝栅极的侧壁向上延伸的至少一对第二部分。
根据至少一些示例实施例，该衬底可包括彼此分隔开的第一区、第二区和第三区。该第一槽可设置于该第一区中，该器件隔离图案可还定义在该第二区中的第一MOS有源部分和在该第三区中的第二MOS有源部分。该模层还可包括在该第二区中的第二槽和在该第三区中的第三槽。在该示例中，该方法还可包括：在该第二槽中形成第一MOS栅极；在该第一MOS栅极与该第一MOS有源部分之间形成第一MOS栅极电介质层；在该第三槽中形成第二MOS栅极；以及在该第二MOS栅极与该第二MOS有源部分之间形成第二MOS栅极电介质层。
根据至少一些示例实施例，该第一、第二和第三槽的形成可包括：在该电子熔丝有源部分上顺序堆叠电子熔丝电介质层和第一虚设栅极；在该第一MOS有源部分上顺序堆叠第一MOS栅极电介质层和第二虚设栅极；在该第二MOS有源部分上顺序堆叠第二MOS栅极电介质层和第三虚设栅极；在该衬底上方形成模层；平坦化该模层以暴露该第一、第二和第三虚设栅极；以及通过去除该第一至第三虚设栅极而形成所述第一槽、第二槽和第三槽。
根据至少一些示例实施例，在形成该模层之前，电子熔丝源极/漏极可形成在该第一虚设栅极每侧的电子熔丝有源部分中；第一MOS源极/漏极可形成在该第二虚设栅极每侧的第一MOS有源部分中；且第二MOS源极/漏极可形成在该第三虚设栅极每侧的第二MOS有源部分中。
根据至少一些示例实施例，在形成该模层之前，第一绝缘间隔物可形成在该第一虚设栅极的侧壁上，第二绝缘间隔物可形成在该第二虚设栅极的侧壁上，且第三绝缘间隔物可形成在该第三虚设栅极的侧壁上。
根据至少一些示例实施例，该浮置图案、该阻挡电介质图案、该电子熔丝栅极、该第一MOS栅极和该第二MOS栅极可通过以下步骤形成：在包括该第一槽、第二槽和第三槽的该衬底上形成(例如共形地形成)第一导电层；去除部分该第一导电层，从而该第一导电层设置在该电子熔丝有源部分上的该第一槽的内表面上；在该衬底上形成(例如共形地形成)阻挡电介质层；去除该第三区中的该阻挡电介质层和该第一导电层；通过去除该第二区中的该阻挡电介质层而暴露该第二区中的该第一导电层；在该衬底、该第一区中的该阻挡电介质层、该第二区中的暴露的该第一导电层和该第三槽的内表面上形成(例如共形地形成)第二导电层；在该第二导电层上形成填充该第一槽、第二槽和第三槽的第三导电层；以及平坦化该第三导电层、该第二导电层、该阻挡电介质层和该第一导电层以暴露该模层。
根据至少一些示例实施例，通过该第二区中的该第一导电层、第二导电层和第三导电层的耦合产生的第一耦合功函数可不同于通过该第三区中的该第二导电层和第三导电层的耦合产生的第二耦合功函数。该第一导电层可厚于该第二导电层。该第一导电层的功函数可不同于通过耦合该第二导电层和第三导电层产生的耦合功函数。
在平坦化之前，该浮置图案的第二部分的顶表面可凹入使得到该第二部分的顶表面设置在比该电子熔丝栅极的顶表面低的高度处。
该第一槽的宽度可大于该第二槽的宽度。
至少另一示例实施例提供一种用于半导体器件的电子熔丝结构，该电子熔丝结构包括：电子熔丝栅极，形成在衬底的电子熔丝有源部分上；以及浮置层图案，形成在该衬底的电子熔丝有源部分与该电子熔丝栅极之间。该浮置层图案覆盖该电子熔丝栅极的下表面和侧壁。
根据至少一些示例实施例，阻挡电介质图案可布置在该浮置层图案与该电子熔丝栅极之间；电子熔丝电介质层可布置在该浮置层图案与该衬底的电子熔丝有源部分之间。间隔物可形成在该浮置层图案的侧壁处。该浮置层图案的覆盖该电子熔丝栅极的侧壁的部分的上表面可与该电子熔丝栅极的上表面基本共面。可替代地，该浮置层图案的覆盖该电子熔丝栅极的侧壁的部分的上表面可相对于该电子熔丝栅极的上表面凹入。源极区和漏极区可形成在该电子熔丝有源部分每侧的衬底中。
至少另一示例实施例提供一种用于半导体器件的电子熔丝结构。根据至少该示例实施例，该电子熔丝结构包括：形成在衬底的电子熔丝有源部分上的电子熔丝栅极；以及金属性导电层图案，形成在该衬底的电子熔丝有源部分与该电子熔丝栅极之间。该金属性导电层图案覆盖该电子熔丝栅极的下表面和侧壁且与该电子熔丝有源部分和该电子熔丝栅极绝缘。
根据至少一些示例实施例，阻挡电介质图案可布置在该金属性导电层图案与该电子熔丝栅极之间；电子熔丝电介质层可布置在该金属性导电层图案与该衬底的电子熔丝有源部分之间。间隔物可形成在该金属性导电层图案的侧壁处。该金属性导电层图案的覆盖该电子熔丝栅极的侧壁的部分的上表面可与该电子熔丝栅极的上表面基本共面。可替代地，该金属性导电层图案的覆盖该电子熔丝栅极的侧壁的部分的上表面可相对于该电子熔丝栅极的上表面凹入。源极区和漏极区可形成在该电子熔丝有源部分每侧的衬底中。
附图说明
附图被包括以提供对本发明概念的示例实施例的进一步理解，附图包括在本说明书中并构成本说明书的一部分。附图示出示例实施例，且与描述一起用于解释本发明概念的原理。附图中：
图1是平面图，示出根据本发明概念的一示例实施例的半导体器件；
图2是截面图，示出沿Ia-Ia′、Ib-Ib′、II-II′和III-III′截取的图1的半导体器件；
图3是截面图，示出沿Ia-Ia′、Ib-Ib′、II-II′和III-III′截取的图1所示的半导体器件的一示例变型；
图4A至图11A是平面图，用于说明根据本发明概念的一示例实施例制造半导体器件的方法；
图4B至图11B是沿图4A至图11A所示的Ia-Ia′、Ib-Ib′、II-II′和III-III′的截面图。
具体实施方式
现在将参照附图更充分地描述示例实施例，附图中示出一些示例实施例。在图中，区域和层的厚度为了清楚而被夸大。图中相似的附图标记指示相似的元件。
这里公开详细的示例性实施例。然而，这里公开的具体结构和功能细节仅是代表性的，用于描述示例实施例。示例实施例可以以许多替代形式体现且不应理解为仅局限于这里阐述的那些。
然而，应理解，无意将本公开限制到所公开的特定示例实施例。相反，示例实施例将覆盖落入本发明概念的范围内的全部变型、等价物和替代。整个附图和描述中相似的附图标记表示相似的元件。
将理解，虽然术语第一、第二等可在这里用来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。例如，第一元件可称为第二元件，且类似地，第二元件可称为第一元件，而不偏离本公开的范围。这里使用时，术语“和/或”包括相关所列项中的一种或更多的任意和全部组合。
将理解，当称元件“连接”或“耦接”到另一元件时，它能直接连接或耦接到另一元件，或者可存在居间元件。相反，当称元件“直接连接”或“直接耦接”到另一元件时，则没有居间元件存在。用于描述元件之间的关系的其他措辞应以相似的方式理解(例如“在...之间”和“直接在...之间”，“相邻”和“直接相邻”等)。
这里使用的术语仅用于描述特定实施例而并非旨在限制。这里使用时，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文清楚地表明另外的意思。还将理解，术语“包括”、“包含”、“含有”和/或“具有”在使用时指明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其他特征、整体、步骤、操作、元件、部件和/或它们的组的存在或增加。
还将注意，在一些替代的实施中，标注的功能/动作可以以图中标注的顺序之外的顺序发生。例如，连续示出的两幅图实际上可以基本同时地执行或者有时可以以相反顺序执行，取决于所涉及的功能性/动作。
下面将参照附图详细描述本发明的示例实施例。
图1是平面图，示出根据本发明概念的一示例实施例的半导体器件。图2是截面图，示出沿Ia-Ia′、Ib-Ib′、II-II′和III-III′截取的图1的半导体器件。
参照图1和图2，半导体衬底100(下面称为衬底)包括彼此分隔开的第一区70、第二区80和第三区90。电子熔丝结构200形成在第一区70中/上。第一金属氧化物半导体(MOS)晶体管210形成在第二区80中/上。第二MOS晶体管220形成在第三区90中/上。在此示例中，第一和第二MOS晶体管210和220之一是NMOS晶体管，而另一个是PMOS晶体管。根据至少一示例实施例，衬底100可以是硅衬底。然而，发明概念不限于此示例。衬底100可由其他半导体材料形成。
仍参照图1和图2，定义有源部分ACT1至ACT3的器件隔离图案101设置在衬底100上/中。更具体地，电子熔丝有源部分ACT1定义在第一区70中，第一MOS有源部分ACT2定义在第二区80中，第二MOS有源部分ACT3定义在第三区90中。在该示例中，器件隔离图案101是填充形成在衬底100中的沟槽的沟槽型器件隔离图案。器件隔离图案101可包括氧化物、氮化物、氮氧化物和/或未掺杂半导体材料。有源部分ACT1、ACT2和ACT3是衬底100的被器件隔离图案101围绕的部分。
第一MOS有源部分ACT2可掺杂有第一导电类型掺杂剂，而第二MOS有源部分ACT3可掺杂有第二导电类型掺杂剂。在该示例中，第一导电类型掺杂剂和第二导电类型掺杂剂之一是N型掺杂剂，另一个是P型掺杂剂。电子熔丝有源部分ACT1可掺杂有第一导电类型掺杂剂或第二导电类型掺杂剂。换言之，电子熔丝有源部分ACT1可掺杂有与第一MOS有源部分ACT2或第二MOS有源部分ACT3相同类型的掺杂剂。
仍参照图1和图2，电子熔丝栅极150a横跨(例如形成得垂直于或基本垂直于)电子熔丝有源部分ACT1。浮置图案130a设置在电子熔丝栅极150a和电子熔丝有源部分ACT1之间。此外，浮置图案130a覆盖电子熔丝栅极150a的侧壁。更具体地，浮置图案130a包括第一部分129a和至少一对第二部分129b。浮置图案130a的第一部分129a设置在电子熔丝栅极150a的下表面与电子熔丝有源部分ACT1的上表面之间。该对第二部分129b从第一部分129a的边缘沿电子熔丝栅极150a的侧壁向上延伸。在一示例中，部分电子熔丝栅极150a设置在电子熔丝有源部分ACT1上在该对第二部分129b之间。浮置图案130a的第二部分129b中的每个包括形成在电子熔丝栅极150a的侧壁上的内侧壁和与内侧壁相对的外侧壁。根据至少该示例实施例，每个第二部分129b的顶表面与电子熔丝栅极150a的顶表面共面或基本共面。
电子熔丝栅极150a包括顺序堆叠的第一子栅极140a和第二子栅极145a。电子熔丝栅极150a的第二子栅极145a包括具有较低电阻率的金属。电子熔丝栅极150a的第一子栅极140a包括与第二子栅极145a的材料不同的导电材料。在一示例中，电子熔丝栅极150a的第一子栅极140a用作扩散障垒以用于抑制和/或防止第二子栅极145a的金属元素扩散到外部。第一子栅极140a可包括导电的金属氮化物，且可具有单层或多层结构。第一子栅极140a接触第二子栅极145a的底表面，且延伸以接触第二子栅极145a的侧壁。第一子栅极140a的接触第二子栅极145a的侧壁的部分的顶表面与第二子栅极145a的顶表面共面或基本共面。
如图2所示，电子熔丝电介质层105a设置在浮置图案130a与电子熔丝有源部分ACT1之间。更具体地，电子熔丝电介质层105a设置在浮置图案130a的第一部分129a的下表面与电子熔丝有源部分ACT1的顶表面之间。阻挡电介质图案135a设置在电子熔丝栅极150a和浮置图案130a之间。更具体地，阻挡电介质图案135a设置在电子熔丝栅极150a的底表面与浮置图案130a的第一部分129a的顶表面之间，以及在电子熔丝栅极150a的侧壁与浮置图案130a的第二部分129b之间。浮置图案130a通过电子熔丝电介质层105a与电子熔丝有源部分ACT1绝缘，且浮置图案130a通过阻挡电介质图案135a与电子熔丝栅极150a绝缘。因此，在该示例中，浮置图案130a浮置。
根据至少一示例实施例，浮置图案130a包括第一金属性导电材料，该第一金属性导电材料具有与电子熔丝栅极150a的功函数不同的功函数。第一金属性导电材料可具有单层或多层结构。根据至少该示例实施例，第一金属性导电材料可包括金属氮化物或类似材料。如上所述，如果电子熔丝栅极150a包括第一子栅极140a和第二子栅极145a，则电子熔丝栅极150a的功函数对应于通过耦合第一子栅极140a和第二子栅极145a产生的耦合功函数。电子熔丝栅极150a的第一子栅极140a的功函数可不同于第二子栅极145a的功函数，电子熔丝栅极150a的耦合功函数可具有在第一子栅极140a的功函数和第二子栅极145a的功函数之间的值。
电子熔丝栅极150a的耦合功函数可通过第一子栅极140a的功函数、第一子栅极140a的厚度和/或第二子栅极145a的功函数来确定。例如，如果第一子栅极140a的厚度较薄(例如在约
Figure BDA0000059054000000091
和约
Figure BDA0000059054000000092
之间，包括
Figure BDA0000059054000000093
和
Figure BDA0000059054000000094
)，则电子熔丝栅极150a的耦合功函数可近似于第二子栅极145a的功函数。相反，如果第一子栅极140a的厚度较厚(例如在约
Figure BDA0000059054000000095
和约
Figure BDA0000059054000000096
之间，包括和
Figure BDA0000059054000000098
)，则电子熔丝栅极150a的耦合功函数近似于第一子栅极140a的功函数。更一般地，例如，如果第一子栅极140a的厚度较薄，则第二子栅极145a的功函数可主导电子熔丝栅极150a的耦合功函数。相反，如果第一子栅极140a的厚度较厚，则第一子栅极140a的功函数可主导电子熔丝栅极150a的耦合功函数。因此，为了使浮置图案130a和电子熔丝栅极150a的功函数彼此不同，第一子栅极140a形成得较薄且第二子栅极145a包括具有与浮置图案130a的功函数不同的功函数的金属。另外地，第一子栅极140a形成得较厚且第一子栅极140a包括具有与浮置图案130a的功函数不同的功函数的第二金属性导电材料。第二金属性导电材料可具有单层或多层结构。
仍参照图1和图2，电子熔丝源极/漏极112形成在电子熔丝栅极150a两侧的电子熔丝有源部分ACT1中。电子熔丝源极/漏极112可掺杂有与电子熔丝有源部分ACT1的掺杂剂不同类型的掺杂剂。在该示例中，电子熔丝源极/漏极112形成为轻掺杂漏极(LDD)结构。第一金属半导体化合物层120a设置在部分电子熔丝源极/漏极112上。第一金属半导体化合物层120a由通过金属与电子熔丝有源部分ACT1之间的反应产生的化合物形成。在一个示例中，第一金属半导体化合物层120a可以是金属硅化物诸如钴硅化物、镍硅化物或钛硅化物。第一金属半导体化合物层120a与浮置图案130a分隔开。
如图1和图2所示的电子熔丝结构200包括电子熔丝栅极150a、阻挡电介质图案135a、浮置图案130a、电子熔丝电介质层105a和电子熔丝源极/漏极112。电子熔丝结构200还包括定义在电子熔丝栅极150a之下或下方的沟道区。
根据至少该示例实施例，第一口袋区119a设置在电子熔丝栅极150a下方的电子熔丝有源部分ACT1中在电子熔丝源极/漏极112的一侧。第一口袋区119a掺杂有与电子熔丝有源部分ACT1相同类型的掺杂剂。第一口袋区119a的掺杂剂密度可高于电子熔丝栅极150a下方的电子熔丝有源部分ACT1的掺杂剂密度。第一口袋区119a可改善电子熔丝源极/漏极112之间的击穿(punch)特性。
仍参照图1和2，第一MOS栅极电介质层105b和第一MOS栅极150b依次堆叠在第一MOS有源部分ACT2上。第一MOS栅极150b横过第一MOS有源部分ACT2。第一MOS源极/漏极116设置在第一MOS栅极150b侧面的第一MOS有源部分ACT2中。第一MOS源极/漏极116掺杂有与第一MOS有源部分ACT2不同类型的掺杂剂。也就是说，例如，第一MOS源极/漏极116可掺杂有第二导电类型掺杂剂。第一MOS晶体管210包括第一MOS栅极150b、第一MOS栅极电介质层105b和第一MOS源极/漏极116。
第一MOS栅极150b包括顺序堆叠的第一子栅极130b、第二子栅极140b和第三子栅极145b。第三子栅极145b包括具有较低电阻率的金属。根据至少该示例实施例，第一MOS栅极150b的第一子栅极130b和第二子栅极140b中的至少一个用作扩散障垒以用于减少和/或最小化第三子栅极145b的金属元素扩散到外部。第一MOS栅极150b的第一子栅极130b和第二子栅极140b覆盖第一MOS栅极150b的第三子栅极145b的底表面和侧壁。第一MOS栅极150b的第二子栅极140b接触第一MOS栅极150b的第三子栅极145b，第一MOS栅极150b的第一子栅极130b接触第一MOS栅极150b的第二子栅极140b。第一MOS栅极150b的第一和第二子栅极130b和140b的覆盖第三子栅极145b的侧壁的部分的顶表面与第三子栅极145b的顶表面共面或基本共面。根据至少该示例实施例，第一MOS栅极150b的第一子栅极130b厚于第二子栅极140b。
根据至少该示例实施例，凹入区114形成在第一MOS栅极150b两侧的第一MOS有源部分ACT2中，半导体图案115填充或基本填充每个凹入区114。应力可施加到第一MOS栅极150b下方的沟道区。半导体图案115可包括与衬底100不同的半导体元素。因此，半导体图案115可施加应力到第一MOS栅极150b下方的沟道区。通过半导体图案115施加的应力可以是压缩力或张力。
如果第一MOS晶体管210是PMOS晶体管，则半导体图案115可施加压缩力到沟道区以改善形成在沟道区中的沟道中的载流子(空穴)的迁移率。在该示例中，当衬底是硅衬底且半导体图案115施加压缩力到沟道区时，半导体图案115可由硅锗和/或锗形成。
另外地，如果第一MOS晶体管210是NMOS晶体管，则半导体图案115可施加张力到沟道区以改善形成在沟道区中的沟道中的载流子(电子)的迁移率。在该示例中，当衬底是硅衬底且半导体图案115施加张力到沟道区时，半导体图案115可由硅碳(silicon-carbon)和/或碳形成。
至少一部分半导体图案115包括在第一MOS源极/漏极116中。因此，至少一部分半导体图案115可掺杂有第二导电类型掺杂剂。根据至少该示例实施例，整个半导体图案115可掺杂有第二导电类型掺杂剂从而被包括在第一MOS源极/漏极116中。第二金属半导体化合物层120b设置在部分第一MOS源极/漏极116上。第二金属半导体化合物层120b由通过金属与半导体图案115之间的反应产生的化合物形成。在一示例中，如果半导体图案115包括硅锗(silicon-germanium)，则第二金属半导体化合物层120b可包括金属-锗硅化物。在另一示例中，如果半导体图案115包括硅碳，则第二金属半导体化合物层120b可包括金属-碳硅化物。第二金属半导体化合物层120b中的金属可以是钴、镍、钛等。根据至少该示例实施例，半导体图案115可突出得高于半导体衬底100的顶表面(例如第一MOS有源部分ACT2的顶表面)。在该示例中，第二金属半导体化合物层120b的底表面可设置在比衬底100的顶表面更高的水平。
仍参照图1和图2，第二口袋区119b设置在第一MOS栅极150b下方的第一MOS有源部分ACT2中在第一MOS源极/漏极116一侧。第二口袋区119b可掺杂有与第一MOS有源部分ACT2相同类型的掺杂剂。第二口袋区119b的掺杂剂密度可高于第一MOS栅极150b下方的第一MOS有源部分ACT2的掺杂剂密度。第二口袋区119b可改善第一MOS源极/漏极116之间的击穿特性。
仍参照图1和2，第二MOS栅极电介质层105c和第二MOS栅极150c顺序堆叠在第二MOS有源部分ACT3上。第二MOS栅极150c横跨第二MOS有源部分ACT3。第二MOS源极/漏极117设置在第二MOS栅极150c两侧的第二MOS有源部分ACT3中。第二MOS源极/漏极117掺杂有与第二MOS有源部分ACT3不同类型的掺杂剂。也就是说，第二MOS源极/漏极117可掺杂有第一导电类型掺杂剂。第二MOS晶体管220包括第二MOS栅极150c、第二MOS栅极电介质层105c和第二MOS源极/漏极117。
第二MOS栅极150c包括顺序堆叠的第一子栅极140c和第二子栅极145c。第二MOS栅极150c的第二子栅极145c包括具有较低电阻率的金属。在该示例中，第二MOS栅极150c的第一子栅极140c用作扩散障垒以用于抑制和/或最小化第二子栅极145c的金属元素扩散到外部。第二MOS栅极150c的第一子栅极140c接触第二MOS栅极150c的第二子栅极145c的底表面和侧壁。第一子栅极140c的覆盖第二子栅极145c的侧壁的部分的顶表面与第二子栅极145c的顶表面共面或基本共面。
类似于上述第一MOS晶体管210，可提供第二半导体图案(未示出)来施加应力到第二MOS栅极150c下方的沟道区。第二半导体图案可填充形成在第二MOS栅极150c两侧的第二MOS有源部分ACT3中的第二凹入区(未示出)。第三金属半导体化合物层120c可设置在部分第二MOS源极/漏极117上。第三金属半导体化合物层120c与第二MOS栅极150c分隔开。例如，第三金属半导体化合物层120c可以是钴硅化物、镍硅化物、钛硅化物、钴-锗硅化物(cobalt-germanium silicide)、镍-锗硅化物、钛-锗硅化物、钴-碳硅化物、镍-碳硅化物、钛-碳硅化物等。
根据至少该示例实施例，第三口袋区119c设置在第二MOS栅极150c下方的第二MOS有源部分ACT3中在第二MOS源极/漏极117的一侧。第三口袋区119c掺杂有与第二MOS有源部分ACT3相同类型的掺杂剂。第三口袋区119c的掺杂剂密度可高于第二MOS栅极150c下方的第二MOS有源部分ACT3的掺杂剂密度。第三口袋区119c可改善第二MOS源极/漏极117之间的击穿特性。
仍参照图1和2，如上所述，第一MOS晶体管210和第二MOS晶体管220之一是PMOS晶体管，而另一个是NMOS晶体管。第一MOS栅极150b的功函数可不同于第二MOS栅极150c的功函数。
根据至少该示例实施例，如上所述，第一MOS栅极150b包括顺序堆叠的第一子栅极130b、第二子栅极140b和第三子栅极145b。在该情形下，第一MOS栅极150b的功函数可对应于通过第一MOS栅极150b的第一至第三子栅极130b、140b和145b的耦合产生的第一耦合功函数。类似地，当第二MOS栅极150c包括顺序堆叠的第一子栅极140c和第二子栅极145c时，第二MOS栅极150c的功函数可对应于通过第一子栅极140c和第二子栅极145c的耦合产生的第二耦合功函数。
第一耦合功函数可根据第一MOS栅极150b中的第一子栅极130b的功函数和/或厚度、第二子栅极140b的功函数和/或厚度、和/或第三子栅极145b的功函数确定。根据至少该示例实施例，第一MOS栅极150b的第一子栅极130b的功函数可主导第一耦合功函数。换言之，例如，第一耦合功函数可近似于第一MOS栅极150b的第一子栅极130b的功函数。通过使第一MOS栅极150b的第一子栅极130b厚于第二子栅极140b，第一MOS栅极150b的第一子栅极130b的功函数可主导第一耦合功函数。在该情形下，第一MOS栅极150b的第一子栅极130b的功函数可不同于第二耦合功函数。
第二耦合功函数可根据第二MOS栅极150c中的第一子栅极140c的功函数和/或厚度、和/或第二子栅极145c的功函数确定。例如，如果第二MOS栅极150c的第一子栅极140c的厚度较薄(例如从约到约
Figure BDA0000059054000000132
)，则第二耦合功函数可近似于第一子栅极140c和第二子栅极145c的功函数中的第二子栅极145c的功函数。另外地，如果第二MOS栅极150c的第一子栅极140c的厚度较厚(例如从约
Figure BDA0000059054000000133
到约
Figure BDA0000059054000000134
)，则第二耦合功函数可近似于第二MOS栅极150c的第一子栅极140c的功函数。根据至少该示例实施例，第二MOS栅极150c的第一子栅极140c可薄于第一MOS栅极150b的第一子栅极130b，第二MOS栅极150c的第二子栅极145c可主导第二耦合功函数。也就是说，例如，第二耦合功函数可近似于第二MOS栅极150c的第二子栅极145c的功函数。
根据至少该示例实施例，电子熔丝结构200的浮置图案130a可具有与第一MOS栅极150b的第一子栅极130b的功函数相同或基本相同的功函数。此外，电子熔丝栅极150a可具有与第二MOS栅极150c相同或基本相同的功函数。浮置图案130a可由与第一MOS栅极150b的第一子栅极130b相同或基本相同的材料形成。电子熔丝栅极150a可由与第二MOS栅极150c相同或基本相同的材料形成。更具体地，电子熔丝栅极150a的第一子栅极140a和第二子栅极145a可分别由与第二MOS栅极150c的第一子栅极140c和第二子栅极145c相同或基本相同的材料形成。第一MOS栅极150b的第二子栅极140b和第三子栅极145b可分别由与第二MOS栅极150c的第一子栅极140c和第二子栅极145c相同或基本相同的材料形成。
下面将更详细地说明其中第一MOS晶体管210是PMOS晶体管且第二MOS晶体管220是NMOS晶体管的示例。在该示例中，第一MOS栅极150b的功函数可大于第二MOS栅极150c的功函数。第一MOS栅极150b的第一耦合功函数也可大于第二MOS栅极150c的第二耦合功函数。如上所述，因为第一MOS栅极150b的第一子栅极130b具有足够的厚度，所以第一MOS栅极150b的第一子栅极130b可主导第一耦合功函数。在该情形下，第一MOS栅极150b的第一子栅极130b的功函数可近似于构成衬底100的半导体材料的价带边缘的能级。例如，如果衬底100是硅衬底，则第一MOS栅极150b的第一子栅极130b的功函数可在约4.7eV和约5.4eV之间，包括4.7eV和5.4eV。此外，第一MOS栅极150b的第一子栅极130b可用作扩散障垒。因此，第一MOS栅极150b的第一子栅极130b可包括具有与硅的价带边缘的能级近似的功函数的较高功函数的金属氮化物，较高功函数的金属氮化物可包括选自钨氮化物(WN)、钛氮化物(TiN)、钼氮化物(MoN)、富氮的钽氮化物(富N的TaN)、高温钽氮化物等中的至少一种。富氮的钽氮化物可以是具有比钽氮化物的化学计量含量配比(stoichiometric contentratio)更高的氮密度的钽氮化物。高温钽氮化物可以是在较高温度(例如从约400℃到约700℃)下沉积的钽氮化物。此外，第一MOS栅极150b的第一子栅极130b还可包括在较高功函数的金属氮化物下面的较薄粘合层(gluelayer)。粘合层可薄于高功函数的金属氮化物。粘合层可以是钛、钽等。
如上所述，如果第一MOS晶体管210是PMOS晶体管且第二MOS晶体管220是NMOS晶体管，则第二MOS栅极150c的第二耦合功函数可近似于构成衬底100的半导体材料的价带边缘的能级。例如，如果衬底100是硅衬底，则第二MOS栅极150c的第二耦合功函数可以在约3.9eV至约4.4eV之间，包括3.9eV和4.4eV。如上所述，根据至少该示例实施例，因为第二MOS栅极150c的第一子栅极140c薄于第一MOS栅极150b的第一子栅极130b，所以第二MOS栅极150c的第二子栅极145c的功函数可主导第二耦合功函数。在该情形下，第二MOS栅极150c的第二子栅极145c的功函数可在约3.9eV至约4.4eV之间，包括3.9eV和4.4eV。此外，第二MOS栅极150c的第二子栅极145c可具有比至少第一子栅极140c的电阻率更低的电阻率。在一示例中，第二MOS栅极150c的第二子栅极145c可包括铝。如这里所论述的那样，具有较薄厚度的第一子栅极140c可包括能用作扩散障垒的导电的金属氮化物(例如钛氮化物(TiN)、钽氮化物(TaN)和/或钨氮化物(WN))。此外，第二MOS栅极150c的第一子栅极140c还可包括在导电的金属氮化物下面的粘合层(例如钛和钽)。同时，如上所述，第一MOS栅极150b的第三子栅极145b可由与第二MOS栅极150c的第二子栅极145c相同或基本相同的材料形成。在该情形下，即使第一MOS栅极150b包括具有较低功函数的第三子栅极145b，第一MOS栅极150b的第一耦合功函数也可以保持较高，因为第一MOS栅极150b的第一子栅极130b具有足够的厚度。
根据至少该示例实施例，当第二MOS栅极150c的第一子栅极140c足够厚(例如在约
Figure BDA0000059054000000151
和约之间，包括
Figure BDA0000059054000000153
和)时，第二MOS栅极150c的第一子栅极140c的功函数可主导第二耦合功函数。在该情形下，第二MOS栅极150c的第一子栅极140c可包括较低功函数的金属氮化物，其功函数在约3.9eV和约4.4eV之间的范围，包括3.9eV和4.4eV。在一示例中，较低功函数的金属氮化物可包括低温钽氮化物、具有化学计量含量配比的钽氮化物、和/或氮不足的钽氮化物。低温钽氮化物指的是在较低温度(例如在约5℃至约380℃之间)下沉积的钽氮化物。此外，第二MOS栅极150c的第一子栅极140c还可包括在低功函数的金属氮化物下面的粘合层(例如钛和钽)。
当第一MOS晶体管210是PMOS晶体管且第二MOS晶体管220是NMOS晶体管时，第一MOS有源部分ACT2中的半导体图案115可由硅锗和/或锗形成从而压缩力可施加到第一MOS晶体管210的沟道区。如这里所论述的那样，由硅碳和/或碳形成的第二半导体图案(未示出)可存在或可不存在于第二MOS有源部分ACT3中。
下面将更详细地说明其中第一MOS晶体管210是NMOS晶体管且第二MOS晶体管220是PMOS晶体管的示例实施例。在该示例中，第一MOS栅极150b的功函数(或第一耦合功函数)可小于第二MOS栅极150c的功函数(或第二耦合功函数)。根据至少该示例实施例，第一MOS栅极150b的第一子栅极130b可包括上述较低功函数的金属氮化物(例如低温钽氮化物、具有化学计量含量配比的钽氮化物、和/或氮不足的钽氮化物)。此外，第一MOS栅极150b的第一子栅极130b还可包括在较低功函数的金属氮化物下面的粘合层(例如钛或钽)。如果第二MOS栅极150c的第一子栅极140c薄于第一MOS栅极150b的第一子栅极130b，则第二MOS栅极150c的第二子栅极145c可包括与硅的价带边缘的能级近似的金属(例如铂(Pt)、镍(Ni)、或钯(Pd))，且第一子栅极140c可包括具有扩散障垒特性的导电的金属氮化物(例如钛氮化物(TiN)、钽氮化物(TaN)、和/或钨氮化物(WN))。另外地，如果第二MOS栅极150c的第一子栅极140c具有足够的厚度(例如从约
Figure BDA0000059054000000161
到约
Figure BDA0000059054000000162
)，则第二MOS栅极150c的第一子栅极140c可包括上述较高功函数的金属氮化物(例如钨氮化物(WN)、钛氮化物(TiN)、钼氮化物(MoN)、富氮的钽氮化物(富N的TaN)和高温钽氮化物(TaN))。
仍参照图1和图2，电子熔丝电介质层105a可包括具有比硅氧化物的介电常数更高的介电常数的高k电介质材料(例如金属氧化物，诸如铪氧化物、铝氧化物和锆氧化物)。电子熔丝电介质层105a还可包括在高k电介质材料和电子熔丝有源部分ACT1之间的下缓冲电介质(例如氧化物)。此外，电子熔丝电介质层105a还可包括在高k电介质材料和浮置图案130a之间的上缓冲电介质(例如氧化物)。阻挡电介质图案135a可包括选自氧化物、氮化物、氮氧化物和/或高k电介质材料(例如金属氧化物，诸如铪氧化物、铝氧化物和锆氧化物)中的至少一种。
第一MOS栅极电介质层105b可包括具有比硅氧化物的介电常数更高的介电常数的高k电介质材料(例如金属氧化物，诸如铪氧化物、铝氧化物和锆氧化物)。根据至少该示例实施例，第一MOS栅极电介质层105b可具有下缓冲电介质/高k电介质材料的双层结构或下缓冲电介质/高k电介质材料/上缓冲电介质的三层结构。类似地，第二MOS栅极电介质层105c可包括具有比硅氧化物的介电常数更高的介电常数的高k电介质材料(例如金属氧化物，诸如铪氧化物、铝氧化物和锆氧化物)。第二MOS栅极电介质层105c可具有下缓冲电介质/高k电介质材料的双层结构或下缓冲电介质/高k电介质材料/上缓冲电介质的三层结构。电子熔丝电介质层105a、第一MOS栅极电介质层105b和第二MOS栅极电介质层105c可由相同或基本相同的材料形成或者可包括不同的高k电介质材料。
模层123可设置于衬底100之上或上面。模层123可包括第一槽125a、第二槽125b和第三槽125c。第一槽125a可定义在第一区70中的模层123中；第二槽125b可定义在第二区80中的模层123中；第三槽125c可定义在第三区90中的模层123中。浮置图案130a和电子熔丝栅极150a可设置在第一槽125a中。类似地，第一MOS栅极150b可设置在第二槽125b中，第二MOS栅极150c可设置在第三槽125c中。根据至少该示例实施例，模层123的顶表面可与电子熔丝栅极150a以及第一MOS栅极150b和第二MOS栅极150c的顶表面共面或基本共面。此外，模层123的顶表面可与浮置图案130a的第二部分129b的顶表面共面或基本共面。
一对第一绝缘间隔物SP1可分别设置在模层123与浮置图案130a的一对第二部分129b的外壁之间。一对第二绝缘间隔物SP2可分别设置在第一MOS栅极150b的侧壁与模层123之间。一对第三绝缘间隔物SP3可分别设置在第二MOS栅极150c的侧壁与模层123之间。第一槽125a的内侧壁可通过一对第一绝缘间隔物SP1的侧壁形成。类似地，第二槽125b的内侧壁可通过一对第二绝缘间隔物SP2的侧壁形成。第三槽125c的内侧壁可通过一对第三绝缘间隔物SP3的侧壁形成。第一、第二和第三金属半导体化合物层120a、120b和120c可分别通过第一至第三绝缘间隔物SP1、SP2和SP3与浮置图案130a、第一MOS栅极150b和第二MOS栅极150c分隔开。
第一、第二和第三绝缘间隔物SP1、SP2和SP3可由例如氧化物、氮化物、和/或氮氧化物形成。根据至少一些替代的示例实施例，第一、第二和第三绝缘间隔物SP1、SP2和SP3可被省略。在该情形下，第一、第二和第三槽125a、125b和125c的内侧壁可由模层123形成。
仍参照图1和2，浮置图案130a中的一对第二部分129b的外壁之间的水平距离定义为第一宽度W1。浮置图案130a的第一宽度W1可不同于第一MOS栅极150b的第二宽度W2和第二MOS栅极150c的第三宽度W3。如图2所示，第一宽度W1可大于第二宽度W2。类似地，第一宽度W1可大于第三宽度W3。第二宽度W2可等于、基本等于或者不同于第三宽度W3。然而，发明概念不限于此。第一宽度W1可与第二宽度W2和/或第三宽度W3相同或基本相同。第一宽度W1可与第一槽125a的宽度相同或基本相同。类似地，第二宽度W2和第三宽度W3可分别与第二槽125b和第三槽125c的宽度相同或基本相同。
在上述示例实施例中，电子熔丝结构200根据电荷是否存储于浮置图案130a中而具有不同的阈值电压。例如，在电荷存储于浮置图案130a中的状态下，电子熔丝结构200具有第一阈值电压，而在电荷不存储于浮置图案130a中的状态下，电子熔丝结构200具有第二阈值电压。在该示例中，第一阈值电压和第二阈值电压彼此不同。电子熔丝结构200可基于第一阈值电压和第二阈值电压之间的差而导通或截止。电子熔丝结构200可通过电供应(electrically supplying)电荷到浮置图案130a而被编程。施加到电子熔丝栅极150a的编程电压使电子熔丝栅极150a下面的沟道区中的电荷遂穿通过电子熔丝电介质层105a从而存储于浮置图案130a中。
因为电子熔丝结构200通过供应电荷到浮置图案130a中而被编程，所以电子熔丝结构200的尺寸可减小。因此，可实现具有电子熔丝结构以用于增大集成度的半导体器件。此外，根据至少一些示例实施例的电子熔丝结构可通过提供编程电压到电子熔丝栅极150a而被编程，由此简化了电子熔丝结构200的编程操作。此外，不需要较高价格的编程设备。结果，电子熔丝结构200的编程效率可提高。
此外，根据至少一些示例实施例，电子熔丝结构200的浮置图案130a和电子熔丝栅极150a可由与第一MOS晶体管210和第二MOS晶体管220的部分MOS栅极150b和150c相同或基本相同的材料形成。因此，电子熔丝结构200可与MOS晶体管210和220并行地(例如同步和/或同时地)形成。结果，用于形成电子熔丝结构200的额外工艺可得到消除和/或最小化，且半导体器件的产率可得到提高。
此外，通过使用电子熔丝栅极150a与电子熔丝有源部分ACT1之间的电压差，浮置图案130a中的电荷可释放到浮置图案130a外部。因此，如果电子熔丝结构200中有编程错误，则电子熔丝结构200可被再编程，由此改善半导体器件产量。
根据至少一些示例实施例的电子熔丝结构可用于各种目的。例如，电子熔丝结构200可用作芯片识别部件以用于记录关于半导体芯片的制造历史的信息。在该示例中，电子熔丝结构200可布置且包括在芯片识别部件中。
作为另一示例，在完成半导体芯片的制造后，电子熔丝结构200可包括在用于芯片定制(chip customization)的部件中以用于改善和/或最优化半导体芯片的各方面特性。例如，控制用于操作半导体芯片的各种信号的速度、控制半导体芯片中的电阻器的电阻、和/或控制半导体芯片中的电容器的电容可根据芯片定制部件中的电子熔丝结构200是否被编程来进行，从而所制造的半导体芯片的特性可得到改善和/或最优化。
当包括电子熔丝结构200的半导体器件实现为半导体存储器件时，电子熔丝结构200可用作修补单元以用于以冗余存储单元替换缺陷存储单元。发明概念不限于这里公开的示例。电子熔丝结构200可用于其它各种目的。
此外，第一MOS晶体管210和第二MOS晶体管220中的每个可包括具有适当功函数的栅极以用于满足期望的和/或要求的特性。因此，电子熔丝结构200、第一MOS晶体管210和第二MOS晶体管220中的每个可实施为具有改善的和/或最优化的特性。
在根据至少一些示例实施例的半导体器件中，浮置图案130a的第二部分129b的顶表面可与电子熔丝栅极150a的顶表面共面或基本共面。另外地，第二部分129b的顶表面可具有与电子熔丝栅极150a的顶表面的高度不同的高度。这将在下面关于图3更详细地进行说明。
图3是截面图，示出根据发明概念另一示例实施例的半导体器件。如图2的情形那样，图3示出沿图1中的Ia-Ia′、Ib-Ib′、II-II′和III-III′的截面图。图3所示的示例实施例类似于图2所示的示例实施例。因此，用相同的附图标记表示相同的部件，且重复描述被省略。
参照图3，浮置图案130a′包括设置于电子熔丝栅极150a和电子熔丝有源部分ACT1之间的第一部分129a。一对第二部分129b′从第一部分129a的两边缘沿电子熔丝栅极150a的侧壁向上延伸。在该示例实施例中，第二部分129b′的顶表面设置在比电子熔丝栅极150a的顶表面低的高度处。即，例如，第二部分129b′的顶表面相对于电子熔丝栅极150a的顶表面凹入。因此，凹陷区定义于第二部分129b′的顶表面上。凹陷区可填充有由例如氧化物、氮化物、和/或氮氧化物形成的填隙电介质层152。
层间电介质155设置于模层123和通过模层123暴露的部分电子熔丝结构上。至少层间电介质155的下部分可由绝缘的扩散障垒材料(例如氮化物和/或氮氧化物)形成。
根据至少该示例实施例，填隙电介质层152可被省略。在该情形下，部分层间电介质155可填充凹陷区。
尽管未示出，但是层间电介质155还可设置于图2所示的半导体器件的模层123上。
因为第二部分129b′的顶表面设置在比电子熔丝栅极150a的顶表面低的高度处，所以电子熔丝栅极150a和浮置图案130a′之间的绝缘性质可得到改善。
将关于附图描述根据发明概念一示例实施例的制造包括电子熔丝的半导体器件的方法。
图4A至图11A是平面图，用于说明根据发明概念一示例实施例制造半导体器件的方法。
图4B至图11B是与图4A至图11A的平面图对应的沿Ia-Ia′、Ib-Ib′、II-II′和III-III′取得的截面图。
参照图4A和图4B，准备包括第一区70、第二区80和第三区90的衬底100。器件隔离图案101形成在衬底100中以定义第一区70中的电子熔丝有源部分ACT1、第二区80中的第一MOS有源部分ACT2和第三区90中的第二MOS有源部分ACT3。
电子熔丝电介质层105a形成在衬底100的第一区70上。第一MOS栅极电介质层105b形成在衬底100的第二区80上。第二MOS栅极电介质层105c形成在衬底100的第三区90上。电子熔丝电介质层105a、第一MOS栅极电介质层105b和第二MOS栅极电介质层105c可同步或同时形成。另外地，电介质层105a、105b和105c可不分先后地顺序形成。
之后，虚设栅极层可形成在衬底100上。通过顺序构图第一区70中的虚设栅极层和电子熔丝电介质层105a，电子熔丝电介质层105a和第一虚设栅极110a形成为顺序堆叠在电子熔丝有源部分ACT1上。通过顺序构图第二区80中的虚设栅极层和第一MOS栅极电介质层105b，第一MOS栅极电介质层105b和第二虚设栅极110b形成为顺序堆叠在第一MOS有源部分ACT2上。通过顺序构图第三区90中的虚设栅极层和第二MOS栅极电介质层105c，第二MOS栅极电介质层105c和第三虚设栅极110c形成为顺序堆叠在第二MOS有源部分ACT3上。第一虚设栅极110a、第二虚设栅极110b和第三虚设栅极110c可同步或同时形成。如图4A所示，第一虚设栅极110a横过电子熔丝有源部分ACT1；第二虚设栅极110b横过第一MOS有源部分ACT2；第三虚设栅极110c横过第二MOS有源部分ACT3。根据至少该示例实施例，第一虚设栅极110a的宽度大于第二虚设栅极110b的宽度。此外，第一虚设栅极110a的宽度大于第三虚设栅极110c的宽度。
参照图5A和图5B，电子熔丝源极/漏极112形成在第一虚设栅极110a两侧的电子熔丝有源部分ACT1中。第一MOS源极/漏极116形成在第二虚设栅极110b两侧的第一MOS有源部分ACT2中。第二MOS源极/漏极117形成在第三虚设栅极110c两侧的第二MOS有源部分ACT3中。第一MOS源极/漏极116和第二MOS源极/漏极117之一可通过掺杂N型掺杂剂形成，而另一个可通过掺杂P型掺杂剂形成。第一MOS源极/漏极116和第二MOS源极/漏极117可不分先后地顺序形成。电子熔丝源极/漏极112可通过掺杂与第一MOS源极/漏极116和第二MOS源极/漏极117之一相同类型的掺杂剂形成。掺杂有相同类型掺杂剂的电子熔丝源极/漏极112和第一MOS源极/漏极116或第二MOS源极/漏极117可同时或同步形成。另外地，掺杂有相同类型掺杂剂的电子熔丝源极/漏极112和第一MOS源极/漏极116或第二MOS源极/漏极117可不分先后地顺序形成。电子熔丝源极/漏极112、第一MOS源极/漏极116、以及第二MOS源极/漏极117可形成得与虚设栅极110a、110b和110c自对准。
第一、第二和第三绝缘间隔物SP1、SP2和SP3可分别形成在第一、第二和第三虚设栅极110a、110b和110c的侧壁上。如果电子熔丝源极/漏极112、第一MOS源极/漏极116和第二MOS源极/漏极117形成为LDD结构，则电子熔丝源极/漏极112、第一MOS源极/漏极116和第二MOS源极/漏极117可利用虚设栅极110a、110b和110c以及绝缘间隔物SP1、SP2和SP3作为掩模来形成。在该示例中，形成绝缘间隔物SP1、SP2和SP3之前可注入较低剂量的掺杂剂离子，形成绝缘间隔物SP1、SP2和SP3之后可注入较高剂量的掺杂剂离子。
仍参照图5A和图5B，通过在第二虚设栅极110b和第二绝缘间隔物SP2两侧凹入第一MOS有源部分ACT2而形成凹入区114。在该示例中，在第一虚设栅极110a和第三虚设栅极110c各自侧面的电子熔丝有源部分ACT1和第二MOS有源部分ACT3可覆盖有掩模(例如氧化物和氮化物)。凹入区114可利用根据晶面进行选择性蚀刻的选择性湿法蚀刻工艺形成。对于选择性湿法蚀刻工艺，硅的晶面{1，1，1}的组可用作蚀刻停止表面。因此，如图5B所示，凹入区114的侧壁可尖锐地指向(例如具有较尖锐的尖端)第二虚设栅极110b下面的部分。
半导体图案115可形成来填充凹入区114。半导体图案115可利用源气体通过选择性外延生长工艺来形成，源气体包括与衬底100不同的半导体元素。半导体图案115可利用原位方法掺杂。在该示例中，整个半导体图案115可包括在第一MOS源极/漏极116中。另外地，在形成半导体图案115之后，可通过利用第二虚设栅极110b和绝缘间隔物SP2作为掩模注入掺杂剂离子到包括半导体图案115的第一MOS有源部分ACT2中而形成第一MOS源极/漏极116。
在形成虚设栅极110a、110b和110c，绝缘间隔物SP1、SP2和SP3，以及半导体图案115之后，源极/漏极112、116和117的顶表面被暴露。之后，第一、第二和第三金属半导体化合物层120a、120b和120c通过源极/漏极112、116和117的暴露顶表面与金属反应而形成。
模层形成在衬底100上，且模层被平坦化以暴露虚设栅极110a、110b和110c。平坦化的模层123与虚设栅极110a、110b和110c的顶表面共面或基本共面。模层123可由对于虚设栅极110a、110b和110c具有蚀刻选择性的电介质材料形成。此外，绝缘间隔物SP1、SP2和SP3也可包括对于虚设栅极110a、110b和110c具有蚀刻选择性的电介质材料。在一示例中，虚设栅极110a、110b和110c可由多晶半导体形成，模层123可由氧化物、氮化物和/或氮氧化物形成。此外，绝缘间隔物SP1、SP2和SP3可由氧化物、氮化物和/或氮氧化物形成。
参照图6A和图6B，槽125a、125b和125c通过去除暴露的虚设栅极110a、110b和110c而形成。第一虚设栅极110a被去除从而第一槽125a形成在第一区70中；第二虚设栅极110b被去除从而第二槽125b形成在第二区80中；第三虚设栅极110c被去除从而第三槽125c形成在第三区90中。如所示，电子熔丝电介质层105a、第一MOS栅极电介质层105b和第二MOS栅极电介质层105c保留，且因此分别通过第一、第二和第三槽125a、125b和125c暴露。
尽管未示出，但是根据至少该示例实施例，电介质层105a、105b和105c可在形成槽125a、125b和125c之后形成。更具体地，虚设栅极110a、110b和110c可被去除从而形成第一、第二和第三槽125a、125b和125c且暴露电子熔丝有源部分ACT1、第一MOS有源部分ACT2和第二MOS有源部分ACT3。之后，电子熔丝电介质层105a、第一MOS栅极电介质层105b和第二MOS栅极电介质层105c可分别形成在电子熔丝有源部分ACT1、第一MOS有源部分ACT2和第二MOS有源部分ACT3的暴露部分上。
根据至少该示例实施例，第一槽125a的宽度可大于第二槽125b的宽度。此外，第一槽125a的宽度可大于第三槽125c的宽度。然而，发明概念不限于此。虚设栅极110a、110b和110c的宽度可被调整从而虚设栅极110a、110b和110c的宽度可彼此相同、基本相同或者不同。
参照图7A和图7B，第一导电层130形成(例如共形地形成)在具有槽125a、125b和125c的衬底100上。因此，第一导电层130沿槽125a、125b和125c的内表面以及模层123的顶表面形成。槽125a、125b和125c的内表面包括槽125a、125b和125c的内侧壁和底表面。第一导电层130可具有单层或多层结构。在一示例中，第一导电层130可包括金属性导电材料。
掩模图案132形成在第一导电层130上。掩模图案132覆盖第二区80和第三区90中的第一导电层130。掩模图案132还覆盖第一区70的电子熔丝有源部分ACT1上的第一导电层130。这里，至少设置在电子熔丝有源部分ACT1两侧的器件隔离图案101上和设置在第一槽125a的内表面上的第一导电层130被暴露。第一槽125a的内表面包括第一槽125a的底表面和两个内侧壁。如图7A所示，设置在第一区70中的器件隔离图案101上和设置在模层123的顶表面上的第一导电层130也被暴露。这里，设置在电子熔丝有源部分ACT1上和设置在模层123的顶表面上的第一导电层130被覆盖有掩模图案132。掩模图案132可由例如氮氧化物、氮化物、氧化物和/或光致抗蚀剂形成。
参照图8A和图8B，利用掩模图案132作为蚀刻掩模去除暴露的第一导电层130。因此，掩模图案132下面的第一导电层130′保留在第一区70中。保留在第一区70中的第一导电层130′设置于电子熔丝有源部分ACT1上。第二区80和第三区90中的第一导电层130未被暴露，因此得到保留。在一示例中，暴露的第一导电层130可通过各向同性蚀刻工艺(例如湿法蚀刻工艺和/或干法各向同性蚀刻工艺)被去除。
之后，掩模图案132被去除，阻挡电介质层135形成(例如共形地形成)在衬底100上。更详细地，阻挡电介质层135形成在保留的第一导电层130′和130上且沿槽125a、125b和125c的内表面和模层123的顶表面形成。阻挡电介质层135可由氧化物、氮氧化物和/或高k电介质材料(例如金属氧化物诸如铪氧化物或铝氧化物)形成。
参照图9A和图9B，第三区90中的阻挡电介质层135和第一导电层130被去除以暴露第三槽125c的内表面和模层123。第二MOS栅极电介质层105c也被暴露。第一区70中的阻挡电介质层135和第一导电层130′以及第二区80中的阻挡电介质层135和第一导电层130保留。形成覆盖第一区70和第二区80中的阻挡电介质层135的第二掩模图案(未示出)，利用第二掩模图案作为蚀刻掩模而去除第三区90中的阻挡电介质层135和第一导电层130。第三区90中的阻挡电介质层135和第一导电层130可通过各向同性蚀刻工艺(例如湿法蚀刻工艺和/或干法各向同性蚀刻工艺)被去除。
参照图10A和图10B，第二区80中的第一导电层130通过去除第二区80中的阻挡电介质层135而被暴露。然而，第一区70中的阻挡电介质层135保留。在一示例中，可形成覆盖第一区70和第三区90的第三掩模图案(未示出)，第二区80中的阻挡电介质层135可利用第三掩模图案作为蚀刻掩模而被去除。
参照图11A和图11B，第二导电层140形成(例如共形地形成)在衬底100上。在第一区70中，第二导电层140沿阻挡电介质层135的表面共形地形成。更具体地，第一区70中的第二导电层140沿第一槽125a的内表面和模层123的顶表面共形地形成。
第二导电层140沿第二区80中的第一导电层130的表面共形地形成。根据至少该示例实施例，第二区80中的第二导电层140接触第一导电层130。更具体地，第二区80中的第二导电层140沿第二槽125b的内表面和模层123的顶表面共形地形成。
第二导电层140也在第三区90中沿第三槽125c的内表面和模层123的顶表面共形地形成。第三区90中的第二导电层140接触第二MOS栅极电介质层105c。
第二导电层140可包括金属性导电材料。而且，第二导电层140可具有单层或多层结构。
之后，第三导电层145形成在第二导电层140上。第三导电层145填充第一、第二和第三槽125a、125b和125c。第三导电层145接触第二导电层140。根据至少该示例实施例，第二区80中顺序堆叠的第一、第二和第三导电层130、140和145的耦合产生的第一耦合功函数不同于第三区90中顺序堆叠的第二和第三导电层140和145的耦合产生的第二耦合功函数。更具体地，例如，第一导电层130的功函数不同于第二耦合功函数。根据至少该示例实施例，第一导电层130可厚于第二导电层140。
根据至少一示例实施例，PMOS晶体管形成在第二区80中，NMOS晶体管形成在第三区90中。在该示例中，第一导电层130可包括较高功函数的金属氮化物。这里，第二和第三导电层140和145可构造得使第二耦合功函数具有较低功函数。例如，第二导电层140可包括具有较薄厚度的导电的金属氮化物，第三导电层145可包括具有较低功函数的金属。另外地，第二导电层140可包括较低功函数的金属氮化物且足够厚。较高功函数的金属氮化物和较低功函数的金属氮化物可与上面参照图1和图2描述的那些相同或基本相同。
根据至少一示例实施例，NMOS晶体管可形成在第二区80中，PMOS晶体管可形成在第三区90中。在该示例中，第一导电层130包括较低功函数的金属氮化物。第二导电层140和第三导电层145可构造得使第二耦合功函数具有较高功函数。例如，第二导电层140可包括具有较薄厚度的导电金属氮化物，第三导电层145可包括具有较高功函数的金属。另外地，第二导电层140可包括较高功函数的金属氮化物且足够厚。
之后，第三导电层145、第二导电层140、阻挡电介质层135、以及第一导电层130和130′被平坦化，直到模层123的顶表面被暴露。通过平坦化，图1和图2所示的浮置图案130a、阻挡电介质图案135a和电子熔丝栅极150a形成在第一槽125a中。此外，图1和图2所示的第一MOS栅极150b形成在第二槽125b中，图1和图2所示的第二MOS栅极150c形成在第三槽125c中。
返回参照图11A、图11B、图1和图2，浮置图案130a和第一MOS栅极150b的第一子栅极130b分别由第一区70中的第一导电层130′和第二区80中的第一导电层130形成。电子熔丝栅极150a的第一子栅极140a、第一MOS栅极150b的第二子栅极140b和第二MOS栅极150c的第一子栅极140c由第二导电层140形成。电子熔丝栅极150a的第二子栅极145a、第一MOS栅极150b的第三子栅极145b和第二MOS栅极150c的第二子栅极145c由第三导电层145形成。
制造图3所示的半导体器件的方法的示例实施例可类似于关于图4A至图11A和图4B至图11B描述的制造方法。然而，在进行平坦化之后，浮置图案130a的第二部分129b的顶表面被选择性凹入。在该示例中，栅极150a、150b和150c的顶表面可被掩模图案(未示出)保护。之后，如图3所示，填隙电介质层152形成来填充凹入的第二部分129b′上的凹陷区域。
在形成填隙电介质层152之后，填隙电介质层152被平坦化，直到模层123被暴露，由此将填隙电介质层152限制在凹陷区域内。之后，层间电介质155形成在衬底100之上。根据至少一些示例实施例，填隙电介质层152可被省略，层间电介质可填充凹陷区域。
根据示例实施例的半导体器件可安装于各种类型的封装中。半导体器件的示例封装包括：层叠封装(package on package，PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、带引线的塑料芯片载体(plastic leaded chip carrier，PLCC)、塑料双列直插封装(PDIP)、窝伏尔组件中管芯封装(die in wafflepack)、晶圆形式管芯封装(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小轮廓集成电路(SOIC)、缩小轮廓封装(SSOP)、薄小轮廓封装(TSOP)、系统级封装(system in package，SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)。根据发明概念的示例实施例的半导体器件可安装于其中的封装还可包括有机地连接到根据发明概念的示例实施例的半导体器件的其它类型的半导体器件(例如存储器件和/或逻辑器件)。
如上所述，浮置图案包括形成在电子熔丝栅极和电子熔丝有源部分之间的第一部分以及从第一部分的边缘沿电子熔丝栅极的侧壁向上延伸的第二部分。电子熔丝结构可通过在浮置图案中存储电荷而被电编程。此外，因为浮置图案结构上浮置，所以包括浮置图案的电子熔丝结构的尺寸可减小。因此，可实现包括电子熔丝结构以用于改善高集成度的半导体器件。
此外，因为电子熔丝栅极通过提供编程电压而被编程，所以电子熔丝结构的编程操作可得到简化。此外，额外地，不需要较高价格的编程设备。因此，电子熔丝结构的编程效率可得到改善。
上述主题被视为示例而非限制性的，所附权利要求旨在覆盖落入发明概念的真实思想和范围内的全部这样的变形、增强和其它实施例。因此，在法律允许的最大程度下，发明概念的范围将由所附权利要求及其等价物的最宽可行解释来确定，不应被前面的详细描述所约束或限制。

Claims (38)

1.一种半导体器件，包括：
电子熔丝栅极，横跨衬底的电子熔丝有源部分；
浮置图案，包括在所述电子熔丝栅极与所述电子熔丝有源部分之间的第一部分和沿所述电子熔丝栅极的侧壁向上延伸的一对第二部分；
阻挡电介质图案，在所述浮置图案与所述电子熔丝栅极之间；以及
电子熔丝电介质层，在所述浮置图案与所述电子熔丝有源部分之间。
2.如权利要求1所述的半导体器件，其中所述浮置图案包括：
金属性导电材料，具有与所述电子熔丝栅极的功函数不同的功函数。
3.如权利要求1所述的半导体器件，其中所述浮置图案的所述一对第二部分的顶表面与所述电子熔丝栅极的顶表面基本共面。
4.如权利要求1所述的半导体器件，其中所述浮置图案的所述一对第二部分的顶表面设置在比所述电子熔丝栅极的顶表面低的高度处。
5.如权利要求1所述的半导体器件，其中所述衬底包括彼此分隔开的第一区、第二区和第三区，且其中所述电子熔丝有源部分定义于所述第一区中，所述半导体器件还包括：
顺序堆叠在定义于所述衬底的所述第二区中的第一MOS有源部分上的第一MOS栅极电介质层和第一MOS栅极；以及
顺序堆叠在定义于所述衬底的所述第三区中的第二MOS有源部分上的第二MOS栅极电介质层和第二MOS栅极。
6.如权利要求5所述的半导体器件，其中所述第一MOS栅极的功函数不同于所述第二MOS栅极的功函数。
7.如权利要求6所述的半导体器件，其中所述第一MOS栅极包括顺序堆叠的第一子栅极、第二子栅极和第三子栅极，所述第一MOS栅极的功函数是通过所述第一MOS栅极的所述第一子栅极、第二子栅极和第三子栅极的耦合产生的第一耦合功函数，且其中所述第二MOS栅极包括顺序堆叠的第一子栅极和第二子栅极，所述第二MOS栅极的功函数是通过所述第二MOS栅极的所述第一子栅极和第二子栅极的耦合产生的第二耦合功函数。
8.如权利要求7所述的半导体器件，其中所述第一MOS栅极的第一子栅极具有与所述第二耦合功函数不同的功函数，所述浮置图案具有与所述第一MOS栅极的第一子栅极相同的功函数，所述电子熔丝栅极的功函数与所述第二耦合功函数相同。
9.如权利要求7所述的半导体器件，其中所述电子熔丝栅极包括顺序堆叠的第一子栅极和第二子栅极，且其中所述电子熔丝栅极的第一子栅极、所述第一MOS栅极的第一子栅极和第二子栅极、以及所述第二MOS栅极的第一子栅极用作对于对应的金属元素的扩散障垒。
10.如权利要求7所述的半导体器件，其中所述浮置图案由与所述第一MOS栅极的第一子栅极相同的材料形成，所述第一MOS栅极的第二子栅极由与所述第二MOS栅极的第一子栅极相同的材料形成，所述第一MOS栅极的第三子栅极由与所述第二MOS栅极的第二子栅极相同的材料形成，所述电子熔丝栅极由与所述第二MOS栅极相同的材料形成。
11.如权利要求7所述的半导体器件，其中所述第一MOS栅极的第一子栅极厚于所述第二MOS栅极的第一子栅极。
12.如权利要求7所述的半导体器件，其中所述第一MOS栅极的第一子栅极和第二子栅极覆盖所述第一MOS栅极的所述第三子栅极的底表面和侧壁，所述第二MOS栅极的第一子栅极覆盖所述第二MOS栅极的第二子栅极的底表面和侧壁。
13.如权利要求5所述的半导体器件，还包括设置在所述衬底上的模层，其中
所述电子熔丝栅极、所述阻挡电介质图案和所述浮置图案设置在定义于所述模层的与所述衬底的第一区对应的部分中的第一槽中，
所述第一MOS栅极设置在定义于所述模层的与所述衬底的第二区对应的部分中的第二槽中，且
所述第二MOS栅极设置在定义于所述模层的与所述衬底的第三区对应的部分中的第三槽中。
14.如权利要求13所述的半导体器件，还包括：
第一绝缘间隔物，在所述模层与所述浮置图案的每个第二部分之间；
第二绝缘间隔物，在所述模层与所述第一MOS栅极的侧壁之间；以及
第三绝缘间隔物，在所述模层与所述第二MOS栅极的侧壁之间，其中
所述第一槽的内侧壁由所述第一绝缘间隔物定义，
所述第二槽的内侧壁由所述第二绝缘间隔物定义，且
所述第三槽的内侧壁由所述第三绝缘间隔物定义。
15.如权利要求5所述的半导体器件，其中所述浮置图案的所述一对第二部分的外侧壁之间的水平距离大于所述第一MOS栅极的宽度。
16.如权利要求5所述的半导体器件，还包括：
电子熔丝源极/漏极，形成在所述浮置图案两侧的所述电子熔丝有源部分中；
第一MOS源极/漏极，形成在所述第一MOS栅极两侧的所述第一MOS有源部分中；以及
第二MOS源极/漏极，形成在所述第二MOS栅极两侧的所述第二MOS有源部分中，其中
所述第一MOS源极/漏极和所述第二MOS源极/漏极之一掺杂有N型掺杂剂且所述第一MOS源极/漏极和所述第二MOS源极/漏极中的另一个掺杂有P型掺杂剂，且
所述电子熔丝源极/漏极掺杂有与所述第一MOS源极/漏极和所述第二MOS源极/漏极之一相同类型的掺杂剂。
17.如权利要求1所述的半导体器件，其中所述电子熔丝电介质层是具有比硅氧化物层的介电常数更大的介电常数的高k电介质材料。
18.一种制造半导体器件的方法，包括：
通过在衬底上形成器件隔离图案而定义电子熔丝有源部分；
在所述衬底上形成模层，所述模层具有横过所述电子熔丝有源部分的第一槽；
在所述第一槽中顺序堆叠浮置图案、阻挡电介质图案和电子熔丝栅极；以及
在所述电子熔丝有源部分与所述浮置图案之间形成电子熔丝电介质层，其中
所述浮置图案包括在所述电子熔丝有源部分上的第一部分以及从所述第一部分的两边缘沿所述电子熔丝栅极的侧壁向上延伸的至少一对第二部分。
19.如权利18所述的方法，其中所述衬底包括彼此分隔开的第一区、第二区和第三区，所述第一槽设置于所述第一区中，且其中所述器件隔离图案还定义在所述第二区中的第一MOS有源部分和在所述第三区中的第二MOS有源部分，所述模层还包括在所述第二区中的第二槽和在所述第三区中的第三槽，所述方法还包括：
在所述第二槽中形成第一MOS栅极；
在所述第一MOS栅极与所述第一MOS有源部分之间形成第一MOS栅极电介质层；
在所述第三槽中形成第二MOS栅极；以及
在所述第二MOS栅极与所述第二MOS有源部分之间形成第二MOS栅极电介质层。
20.如权利要求19所述的方法，还包括：
在所述电子熔丝有源部分上顺序堆叠电子熔丝电介质层和第一虚设栅极；
在所述第一MOS有源部分上顺序堆叠第一MOS栅极电介质层和第二虚设栅极；
在所述第二MOS有源部分上顺序堆叠第二MOS栅极电介质层和第三虚设栅极；
在所述衬底上方形成模层；
平坦化所述模层以暴露所述第一虚设栅极、第二虚设栅极和第三虚设栅极；以及
通过去除所述第一虚设栅极、第二虚设栅极和第三虚设栅极而形成所述第一槽、第二槽和第三槽。
21.如权利要求20所述的方法，其中在形成所述模层之前，所述方法还包括：
在所述第一虚设栅极两侧的所述电子熔丝有源部分中形成电子熔丝源极/漏极；
在所述第二虚设栅极两侧的所述第一MOS有源部分中形成第一MOS源极/漏极；以及
在所述第三虚设栅极两侧的所述第二MOS有源部分中形成第二MOS源极/漏极。
22.如权利要求20所述的方法，其中在形成所述模层之前，所述方法还包括：
在所述第一虚设栅极的侧壁上形成第一绝缘间隔物；
在所述第二虚设栅极的侧壁上形成第二绝缘间隔物；以及
在所述第三虚设栅极的侧壁上形成第三绝缘间隔物。
23.如权利要求19所述的方法，还包括：
在包括所述第一槽、第二槽和第三槽的所述衬底上形成第一导电层；
去除部分所述第一导电层，从而所述第一导电层设置在所述电子熔丝有源部分上的所述第一槽的内表面上；
在所述衬底上形成阻挡电介质层；
去除所述衬底的第三区中的所述阻挡电介质层和所述第一导电层；
通过去除所述第二区中的所述阻挡电介质层而暴露所述衬底的第二区中的所述第一导电层；
在所述衬底、所述第一区中的所述阻挡电介质层、所述第二区中的暴露的所述第一导电层和所述第三槽的内表面上形成第二导电层；
在所述第二导电层上形成第三导电层以填充所述第一槽、第二槽和第三槽；以及
平坦化所述第三导电层、所述第二导电层、所述阻挡电介质层和所述第一导电层以暴露部分所述模层。
24.如权利要求23所述的方法，其中通过所述第二区中的所述第一导电层、第二导电层和第三导电层的耦合产生的第一耦合功函数不同于通过所述第三区中的所述第二导电层和第三导电层的耦合产生的第二耦合功函数。
25.如权利要求23所述的方法，其中所述第一导电层厚于所述第二导电层。
26.如权利要求23所述的方法，其中所述第一导电层的功函数不同于通过所述第二导电层和第三导电层的耦合产生的耦合功函数。
27.如权利要求23所述的方法，还包括：
在平坦化所述第三导电层之前，使所述浮置图案的第二部分的顶表面凹入到比所述电子熔丝栅极的顶表面低的高度。
28.如权利要求19所述的方法，其中所述第一槽的宽度大于所述第二槽的宽度。
29.如权利要求18所述的方法，其中所述电子熔丝电介质层包括具有比硅氧化物层的介电常数更高的介电常数的高k电介质材料。
30.一种用于半导体器件的电子熔丝结构，所述电子熔丝结构包括：
电子熔丝栅极，形成在衬底的电子熔丝有源部分上；
浮置层图案，形成在所述衬底的电子熔丝有源部分与所述电子熔丝栅极之间，所述浮置层图案覆盖所述电子熔丝栅极的下表面和侧壁。
31.如权利要求30所述的电子熔丝结构，还包括：
阻挡电介质图案，在所述浮置层图案与所述电子熔丝栅极之间；以及
电子熔丝电介质层，在所述浮置层图案与所述衬底的电子熔丝有源部分之间。
32.如权利要求30所述的电子熔丝结构，其中所述浮置层图案的覆盖所述电子熔丝栅极的侧壁的部分的上表面与所述电子熔丝栅极的上表面基本共面。
33.如权利要求30所述的电子熔丝结构，其中所述浮置层图案的覆盖所述电子熔丝栅极的侧壁的部分的上表面相对于所述电子熔丝栅极的上表面凹入。
34.一种用于半导体器件的电子熔丝结构，所述电子熔丝结构包括：
形成在衬底的电子熔丝有源部分上的电子熔丝栅极；
金属性导电层图案，形成在所述衬底的电子熔丝有源部分与所述电子熔丝栅极之间，所述金属性导电层图案覆盖所述电子熔丝栅极的下表面和侧壁且与所述电子熔丝有源部分和所述电子熔丝栅极绝缘。
35.如权利要求34所述的电子熔丝结构，其中所述金属性导电层图案电浮置。
36.如权利要求34所述的电子熔丝结构，还包括：
阻挡电介质图案，在所述金属性导电层图案与所述电子熔丝栅极之间；以及
电子熔丝电介质层，在所述金属性导电层图案与所述衬底的电子熔丝有源部分之间。
37.如权利要求34所述的电子熔丝结构，其中所述金属性导电层图案的覆盖所述电子熔丝栅极的侧壁的部分的上表面与所述电子熔丝栅极的上表面基本共面。
38.如权利要求34所述的电子熔丝结构，其中所述金属性导电层图案的覆盖所述电子熔丝栅极的侧壁的部分的上表面相对于所述电子熔丝栅极的上表面凹入。
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