DE102016119390A1 - Halbleitervorrichtung - Google Patents

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semiconductor device
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Mongsong LIANG
Sung-dae Suk
Geumjong BAE
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Samsung Electronics Co Ltd
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Abstract

Eine Halbleitervorrichtung weist einen ersten Transistor (TR1), einen zweiten Transistor (TR2) und einen dritten Transistor (TR3) auf, welche auf einem Substrat (100) vorgesehen sind, wobei der erste bis dritte Transistor (TR1–TR3) jeweils Source- und Drain-Bereiche (SD), welche voneinander beabstandet sind, eine Gatestruktur, welche sich in einer ersten Richtung auf dem Substrat (100) erstreckt und zwischen den Source- und Drain-Bereichen (SD) eingefügt ist, und einen Kanalbereich (CH1–CH3) aufweisen, welcher die Source- und Drain-Bereiche (SD) miteinander verbindet. Ein Kanalbereich (CH2) des zweiten Transistors (TR2) und ein Kanalbereich (CH3) des dritten Transistors (TR3) weisen jeweils eine Mehrzahl von Kanalabschnitten (N2, N3) auf, wobei die Mehrzahl von Kanalabschnitten (N2, N3) voneinander in einer zweiten Richtung rechtwinklig zu einer oberen Oberfläche des Substrats (100) beabstandet ist und mit den Source- und Drain-Bereichen (SD) jeweils verbunden ist. Eine Breite eines Kanalabschnitts (N3) des dritten Transistors (TR3) in der ersten Richtung ist größer als eine Breite eines Kanalabschnitts (N2) des zweiten Transistors (TR2) in der ersten Richtung.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2015-0175226 , welche am 09. Dezember 2015 beim koreanischen Amt für gewerblichen Rechtsschutz (Korean Intellectual Property Office) eingereicht wurde.
  • HINTERGRUND
  • Beispielhafte Ausführungsformen beziehen sich auf Halbleitervorrichtungen und insbesondere auf Halbleitervorrichtungen, welche Feldeffekttransistoren aufweisen.
  • Aufgrund von kleinen, multifunktionalen und/oder preisgünstigen Charakteristiken werden Halbleitervorrichtungen in der elektrischen Industrie weit verbreitet verwendet. Die Halbleitervorrichtungen können in eine Speichervorrichtung, welche Logikdaten speichert, eine Logikvorrichtung, welche die Logikdaten verarbeitet und eine Hybridvorrichtung, welche sowohl Speicher- als auch Logikelemente aufweist, klassifiziert werden. Um die erhöhte Nachfrage nach elektronischen Vorrichtungen mit einer schnellen Geschwindigkeit und/oder niedrigerem Leistungsverbrauch zu erfüllen, werden Halbleitervorrichtungen mit einer hohen Zuverlässigkeit, einer hohen Leistungsfähigkeit und/oder mehreren Funktionen entwickelt, welche die Komplexität und/oder Integrationsdichte von Halbleitervorrichtung erhöhen können.
  • KURZFASSUNG
  • Eine oder mehrere beispielhafte Ausführungsformen können eine Halbleitervorrichtung vorsehen, welche Feldeffekttransistoren aufweist, deren elektrische Charakteristiken verbessert sind.
  • Gemäß einem Aspekt einer beispielhaften Ausführungsform ist eine Halbleitervorrichtung vorgesehen, die Folgendes aufweist: einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor, welche auf einem Substrat vorgesehen sind, wobei der erste bis dritte Transistor jeweils Source- und Drain-Bereiche aufweisen, welche voneinander beabstandet sind, eine Gatestruktur, welche sich in einer ersten Richtung auf dem Substrat erstreckt und zwischen den Source- und Drain-Bereichen eingefügt ist, und einen Kanalbereich, welcher die Source- und Drain-Bereiche miteinander verbindet, wobei ein Kanalbereich des zweiten Transistors und ein Kanalbereich des dritten Transistors jeweils eine Mehrzahl von Kanalabschnitten aufweisen, wobei die Mehrzahl von Kanalabschnitten voneinander in einer zweiten Richtung rechtwinklig zu einer oberen Oberfläche des Substrats beabstandet ist und mit den Source- und Drain-Bereichen jeweils verbunden ist, und wobei eine Breite eines Kanalabschnitts des dritten Transistors in der ersten Richtung größer ist als eine Breite eines Kanalabschnitts des zweiten Transistors in der ersten Richtung.
  • Gemäß einem Aspekt einer anderen beispielhaften Ausführungsform ist eine Halbleitervorrichtung vorgesehen, die Folgendes aufweist: einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor, welche auf einem Substrat vorgesehen sind, wobei der erste bis dritte Transistor jeweils Source- und Drain-Bereiche aufweisen, welche voneinander beabstandet sind, eine Gatestruktur, welche sich in einer ersten Richtung auf dem Substrat erstreckt und zwischen den Source- und Drain-Bereichen eingefügt ist, und einen Kanalbereich, welcher die Source- und Drain-Bereiche miteinander verbindet, wobei der Kanalbereich des ersten Transistors eine Form einer Finne hat, welche von einer oberen Oberfläche des Substrats hervorsteht, und wobei ein Kanalbereich des zweiten Transistors und ein Kanalbereich des dritten Transistors jeweils eine Mehrzahl von Kanalabschnitten aufweisen, wobei die Mehrzahl von Kanalabschnitten voneinander in einer zweiten Richtung rechtwinklig zu der oberen Oberfläche des Substrats beabstandet ist und mit den Source- und Drain-Bereichen jeweils verbunden ist.
  • Gemäß einem Aspekt noch einer anderen beispielhaften Ausführungsform ist eine integrierte Schaltung vorgesehen, die Folgendes aufweist: eine Zelle, welche auf einem Halbleitersubstrat definiert ist, wobei die Zelle Folgendes aufweist: einen ersten aktiven Bereich und einen zweiten aktiven Bereich, welche sich in einer ersten Richtung auf dem Substrat erstrecken, wobei der erste und der zweite aktive Bereich jeweils Source- und Drain-Bereiche aufweisen, welche voneinander beabstandet sind, und einen Kanalbereich, welcher die Source- und Drain-Bereiche miteinander verbindet; und eine erste Gatestruktur, welche sich in einer zweiten Richtung auf dem Substrat erstreckt, um den ersten aktiven Bereich zu kreuzen, und eine zweite Gatestruktur, welche sich in der zweiten Richtung auf dem Substrat erstreckt, um den zweiten aktiven Bereich zu kreuzen, wobei die zweite Richtung rechtwinklig zu der ersten Richtung ist, wobei eine Breite eines Kanalbereichs in der ersten Richtung in dem ersten aktiven Bereich unterschiedlich von einer Breite eines Kanalbereichs in der ersten Richtung in dem zweiten aktiven Bereich ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen und/oder andere Aspekte werden deutlicher werden durch ein Beschreiben bestimmter beispielhafter Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen.
  • 1 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
  • 2A zeigt Querschnittsansichten, aufgenommen entlang einer Linie A-A' und einer Linie B-B' der 1.
  • 2B zeigt Querschnittsansichten, aufgenommen entlang einer Linie C-C' und einer Linie D-D' der 1.
  • 2C zeigt Querschnittsansichten, aufgenommen entlang einer Linie E-E' und einer Linie F-F' der 1.
  • Die 3A, 4A, 5A, 6A, 7A und 8A sind Querschnittsansichten, aufgenommen entlang einer Linie A-A' und einer Linie B-B' der 1 gemäß beispielhaften Ausführungsformen.
  • Die 3B, 4B, 5B, 6B, 7B und 8B sind Querschnittsansichten, aufgenommen entlang einer Linie C-C' und einer Linie D-D' der 1 gemäß beispielhaften Ausführungsformen.
  • Die 3C, 4C, 5C, 6C, 7C und 8C sind Querschnittsansichten, aufgenommen entlang einer Linie E-E' und einer Linie F-F' der 1 gemäß beispielhaften Ausführungsformen.
  • 9 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
  • 10A zeigt Querschnittsansichten, aufgenommen entlang einer Linie A-A' und einer Linie B-B' der 9.
  • 10B zeigt Querschnittsansichten, aufgenommen entlang einer Linie C-C' und einer Linie D-D' der 9.
  • 10C zeigt Querschnittsansichten, aufgenommen entlang einer Linie E-E' und einer Linie F-F' der 9.
  • Die 11A, 12A, 13A und 14A sind Querschnittsansichten, aufgenommen entlang Linien A-A' und B-B' der 9 gemäß beispielhaften Ausführungsformen.
  • Die 11B, 12B, 13B und 14B sind Querschnittsansichten, aufgenommen entlang Linien C-C' und D-D' der 9 gemäß beispielhaften Ausführungsformen.
  • Die 11C, 12C, 13C und 14C sind Querschnittsansichten, aufgenommen entlang einer Linie E-E' und einer Linie F-F' der 9 gemäß beispielhaften Ausführungsformen.
  • 15 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
  • 16A zeigt Querschnittsansichten aufgenommen entlang einer Linie A-A' und einer Linie B-B' der 15.
  • 16B zeigt Querschnittsansichten aufgenommen entlang einer Linie C-C' und einer Linie D-D' der 15.
  • 16C zeigt Querschnittsansichten aufgenommen entlang einer Linie E-E' und einer Linie F-F' der 15.
  • 17A zeigt Querschnittsansichten aufgenommen entlang einer Linie A-A' und einer Linie B-B' der 15.
  • 17B zeigt Querschnittsansichten aufgenommen entlang einer Linie C-C' und einer Linie D-D' der 15.
  • 17C zeigt Querschnittsansichten aufgenommen entlang einer Linie E-E' und einer Linie F-F' der 15.
  • 18 ist eine Querschnittsansicht, welche eine Form eines Kanalbereichs gemäß beispielhaften Ausführungsformen veranschaulicht.
  • 19 ist ein Ersatzschaltbild einer statischen Komplementärmetaloxidhalbleiter (CMOS = Complementary Metal Oxide Semiconductor)-Direktzugriffsspeicher(SRAM = Static Random Access Memory)-Zelle, welche Feldeffekttransistoren gemäß beispielhaften Ausführungsformen aufweist.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht. 2A zeigt Querschnittsansichten, aufgenommen entlang einer Linie A-A' und einer Linie B-B' der 1. 2B zeigt Querschnittsansichten, aufgenommen entlang einer Linie C-C' und einer Linie D-D' der 1. 2C zeigt Querschnittsansichten, aufgenommen entlang einer Linie E-E' und einer Linie F-F' der 1.
  • Bezug nehmend auf die 1 und 2A bis 2C können ein erster Transistor TR1, ein zweiter Transistor TR2 und ein dritter Transistor TR3 auf einem Substrat 100 vorgesehen sein. Das Substrat 100 kann ein Halbleitersubstrat sein. Beispielsweise kann das Substrat 100 ein Siliziumsubstrat, ein Germaniumsubstrat oder ein Silizium-auf-Isolator (SOI = Silicon-on-Insulator = Silizium-auf-Isolator)-Substrat aufweisen.
  • Das Substrat 100 kann einen Transistorbereich TA aufweisen. Der Transistorbereich TA kann den ersten bis dritten Transistor TR1 bis TR3 aufweisen, und kann ein Teil eines Speicherzellbereichs sein, welcher eine Mehrzahl von Speicherzellen aufweisen kann, um Daten zu speichern. Beispielsweise kann eine Sechs-Transistor(6T)-statische Direktzugriffsspeicher(SRAM Static Random Access Memory = statischer Direktzugriffsspeicher)-Speicherzelle, welche sechs Transistoren aufweist, auf dem Substrat 100 vorgesehen sein, und jeder des ersten bis dritten Transistors TR1 bis TR3 kann einer der sechs Transistoren sein, welche in der 6T-SRAM-Speicherzelle enthalten sind. Der Transistorbereich TA kann den ersten bis dritten Transistor TR1 bis TR3 aufweisen und kann ein Teil eines Logikzellbereichs sein, welcher Logiktransistoren aufweist, welche eine Logikschaltung bilden. Beispielsweise kann der Transistorbereich TA die Logiktransistoren aufweisen, welche einen Prozessorkern oder ein Eingabe-/Ausgabe (I/O = Input/Output = Eingabe/Ausgabe)-Datenendgerät bilden. Jeder des ersten bis dritten Transistors TR1 bis TR3 kann einer der Logiktransistoren sein, welche einen Prozessorkern oder ein I/O-Datenendgerät bilden. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Jeder des ersten bis dritten Transistors TR1 bis TR3 kann eine Gatestruktur aufweisen, welche sich in einer ersten Richtung d1 erstreckt, Source- und Drain-Bereiche SD, welche voneinander beabstandet sind und die Gatestruktur dazwischen eingefügt haben, und einen Kanalbereich, welcher die Source- und Drain-Bereiche SD miteinander verbindet. Die Gatestruktur kann eine Gateelektrode, eine Gateisolierschicht, welche sich entlang einer Seitenwand und einer unteren Oberfläche der Gateelektrode erstreckt, einen Gateabstandshalter GS, welcher von der Gateelektrode beabstandet ist und die Gateisolierschicht dazwischen eingefügt hat, und eine Gatedeckstruktur GP aufweisen, welche die Gateelektrode und die Gateisolierschicht bedeckt. Eine untere Oberfläche des Gateabstandshalters GS kann auf einer Ebene platziert sein, welche im Wesentlichen dieselbe ist wie eine Ebene einer unteren Oberfläche der Gateisolierschicht.
  • Eine obere Oberfläche der Gateisolierschicht und eine obere Oberfläche der Gateelektrode können in Kontakt mit einer unteren Oberfläche der Gatedeckstruktur GP sein.
  • Die Gateelektrode kann leitfähige Metallnitride und/oder Metalle aufweisen. Beispielsweise kann die Gateelektrode leitfähige Metallnitride wie beispielsweise TiN, WN und TaN aufweisen und Metalle wie beispielsweise Ti, W und Ta. Der erste bis dritte Transistor TR1 bis TR3 kann jeweils eine erste Gateelektrode GE1, eine zweite Gateelektrode GE2 und eine dritte Gateelektrode GE3 aufweisen. Die erste bis dritte Gateelektrode GE1 bis GE3 können dieselbe Austrittsarbeit haben. Beispielsweise können die erste bis dritte Gateelektrode GE1 bis GE3 dasselbe Material aufweisen.
  • Der erste bis dritte Transistor TR1 bis TR3 kann jeweils eine erste Gateisolierstruktur GI1, eine zweite Gateisolierstruktur GI2 und eine dritte Gateisolierstruktur GI3 aufweisen. Die erste bis dritte Gateisolierstruktur GI1 bis GI3 kann wenigstens eine einer Siliziumoxidschicht, einer Siliziumnitridschicht, einer Siliziumoxinitridschicht und einer dielektrischen Schicht mit hohem k aufweisen. Eine dielektrische Konstante der dielektrischen Schicht mit hohem k kann größer sein als diejenige einer Siliziumoxidschicht. Beispielsweise kann die dielektrische Schicht mit hohem k eine Hafniumoxidschicht, eine Aluminiumoxidschicht oder eine Tantaloxidschicht aufweisen. Jedes des Gateabstandshalters GS und der Gatedeckstruktur GP kann wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen.
  • Der Transistorbereich TA kann einen n-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (NMOSFET)-Bereich oder einen p-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (PMOSFET)-Bereich aufweisen. Der erste bis dritte Transistor TR1 bis TR3 können denselben Leitfähigkeitstyp haben. Der erste bis dritte Transistor TR1 bis TR3 können jeweils einen ersten aktiven Bereich ACT1, einen zweiten aktiven Bereich ACT2 und einen dritten aktiven Bereich ACT3 aufweisen. Die ersten bis dritten aktiven Bereiche ACT1 bis ACT3 können jeweils einen ersten Kanalbereich CH1, einen zweiten Kanalbereich CH2 und einen dritten Kanalbereich CH3 aufweisen. Die ersten bis dritten aktiven Bereich ACT1 bis ACT3 können die Source- und Drain-Bereiche SD, welche voneinander beabstandet sind und den Kanalbereich dazwischen eingefügt haben, aufweisen.
  • Jeder der Source- und Drain-Bereiche SD kann eine epitaktische Struktur sein, welche unter Verwendung des Substrats 100 als einer Keimschicht aufgewachsen ist. Wenn der Transistorbereich TA der NMOSFET-Bereich ist, können die Source- und Drain-Bereiche SD ein Material aufweisen, welches eine Zugbelastung auf die ersten bis dritten Kanalbereiche CH1, CH2 und CH3 vorsieht. Beispielsweise können die Source- und Drain-Bereiche SD eine Siliziumkarbidschicht (SiC-Schicht) aufweisen, deren Gitterkonstante geringer ist als diejenige von Silizium (Si), oder eine Siliziumschicht, deren Gitterkonstante im Wesentlichen gleich zu derjenigen des Substrats 100 ist. Wenn der Transistorbereich TA der PMOSFET-Bereich ist, können die Source- und Drain-Bereiche SD ein Material aufweisen, welches Druckbelastung auf die ersten bis dritten Kanalbereiche CH1, CH2 und CH3 vorsieht. Beispielsweise können die Source- und Drain-Bereiche SD eine Siliziumgermaniumschicht (SiGe-Schicht) aufweisen, deren Gitterkonstante größer ist als diejenige von Silizium (Si).
  • Eine Zwischenschichtisolierschicht 123 kann auf den Source- und Drain-Bereichen SD vorgesehen sein. Die Gatestruktur kann in der Zwischenschichtisolierschicht 123 vorgesehen sein. Eine obere Oberfläche der Zwischenschichtisolierschicht 123 kann im Wesentlichen koplanar mit einer oberen Oberfläche der Gatedeckstruktur GP sein. Die Zwischenschichtisolierschicht 123 kann eine Siliziumoxidschicht oder eine Siliziumoxinitridschicht aufweisen.
  • Der erste bis dritte Transistor TR1 bis TR3 können konfiguriert sein, um Schwellenspannungen zu haben, welche unterschiedlich voneinander sind. Beispielsweise kann die Schwellenspannung des dritten Transistors TR3 größer sein als diejenige des ersten Transistors TR1, und die Schwellenspannung des zweiten Transistors TR2 kann größer sein als diejenige des dritten Transistors TR3. Beispielsweise kann der zweite Transistor TR2 eine Schwellenspannung von ungefähr 0,30 V bis ungefähr 0,59 V haben, der dritte Transistor TR3 kann eine Schwellenspannung von ungefähr 0,21 V bis ungefähr 0,29 V haben, und der erste Transistor TR1 kann eine Schwellenspannung von ungefähr 0,15 V bis ungefähr 0,20 V haben. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Die ersten bis dritten Kanalbereiche CH1 bis CH3 können im Wesentlichen dieselbe Dotierungskonzentrationen haben. Die Gateisolierstrukturen des ersten bis dritten Transistors TR1 bis TR3 können dasselbe Material aufweisen und können zu derselben Zeit gebildet werden, was später beschrieben werden wird.
  • Jeder der zweiten und dritten Kanalbereiche CH2 und CH3 kann eine Mehrzahl von Kanalabschnitten aufweisen, welche voneinander in einer Richtung rechtwinklig zu dem Substrat 100 beabstandet sind. Beispielsweise kann der zweite Kanalbereich CH2 drei zweite Kanalabschnitte NS2 aufweisen, und der dritte Kanalbereich CH3 kann drei dritte Kanalabschnitte NS3 aufweisen. Die jeweilige Anzahl der zweiten und dritten Kanalabschnitte NS2 und NS3 ist nicht auf drei beschränkt.
  • Die zweiten Kanalabschnitte NS2 und die dritten Kanalabschnitte NS3 können von einer oberen Oberfläche des Substrats 100 beabstandet sein. Die Anzahl der zweiten Kanalabschnitte NS2 kann dieselbe sein wie die Anzahl der dritten Kanalabschnitte NS3. Jeder der zweiten Kanalabschnitte NS2 kann auf im Wesentlichen derselben Ebene platziert sein wie jeder der dritten Kanalabschnitte NS3. Der zweite Kanalabschnitt NS2 und der dritte Kanalabschnitt NS3 können dieselbe Dicke haben und dasselbe Material aufweisen. Beispielsweise können die zweiten und dritten Kanalabschnitte NS2 und NS3 wenigstens eines von Si, SiGe und Ge aufweisen. Die zweiten Kanalabschnitte NS2 können dieselbe Dicke haben, sind beispielsweise jedoch nicht darauf beschränkt. Die dritten Kanalabschnitte NS3 können dieselbe Dicke haben, sind beispielsweise aber nicht darauf beschränkt.
  • Die zweite Gateelektrode GE2 kann sich zwischen den zweiten Kanalabschnitten NS2 und zwischen dem Substrat und dem zweiten Kanalabschnitt NS2, welcher am benachbartesten zu dem Substrat 100 ist, erstrecken. Sperrisolierstrukturen 106 können zwischen den Source- und Drain-Bereichen SD und den zweiten Kanalabschnitten NS2 vorgesehen sein. Die dritte Gateelektrode GE3 kann sich zwischen den dritten Kanalabschnitten NS3 und zwischen dem Substrat 100 und dem dritten Kanalabschnitt NS3, welcher am benachbartesten zu dem Substrat 100 ist, erstrecken. Die Sperrisolierstrukturen 106 können zwischen den Source- und Drain-Bereichen SD und den dritten Kanalabschnitten NS3 vorgesehen sein. Die Sperrisolierstrukturen 106 können voneinander beabstandet sein und die zweiten Kanalabschnitte NS2 oder die dritten Kanalabschnitte NS3 dazwischen eingefügt haben.
  • Die zweite Gateisolierstruktur GI2 kann sich zwischen der zweiten Gateelektrode GE2 und den zweiten Kanalabschnitten NS2 erstrecken. Die dritte Gateisolierstruktur GI3 kann sich zwischen der dritten Gateelektrode GE3 und den dritten Kanalabschnitten NS3 erstrecken. Das heißt, dass der zweite und der dritte Transistor TR2 und TR3 ein Gate-all-around-Feldeffekttransistor beziehungsweise ein von einem Gate umgebener Feldeffekttransistor sein kann, welcher einen Kanalbereich aufweist, dessen äußerer Umfangsabschnitt durch eine Gateelektrode umgeben ist.
  • Eine Breite jedes der dritten Kanalabschnitte NS3 kann im Wesentlichen gleich zueinander sein und eine Breite jedes der zweiten Kanalabschnitte NS2 kann im Wesentlichen gleich zueinander sein. Eine dritte Breite W3 jedes der dritten Kanalabschnitte NS3 kann größer sein als eine zweite Breite W2 jedes der zweiten Kanalabschnitte NS2 in der ersten Richtung d1 (beispielsweise in einer Richtung einer Kanalbreite). Beispielsweise kann die dritte Breite W3 ungefähr 1,2 bis dreimal größer sein als die zweite Breite W2. Eine Länge jedes der dritten Kanalabschnitte NS3 kann im Wesentlichen gleich zu derjenigen von jedem der zweiten Kanalabschnitte NS2 in einer zweiten Richtung d2 sein (beispielsweise in einer Richtung einer Kanallänge), wobei die zweite Richtung d2 die erste Richtung d1 auf dem Substrat 100 kreuzt.
  • Aufgrund einer Differenz zwischen der dritten Breite W3 und der zweiten Breite W2 kann die Schwellenspannung des zweiten Transistors TR2 größer sein als diejenige des dritten Transistors TR3. Das heißt, dass in dem Fall, in dem die Kanalbreite des Transistors auf ein Nanogrößenniveau verringert wird, ein Energiezustand der Ladung durch einen Quanteneinsperreffekt (quantum confinement effect) hoch sein kann, und demnach eine Energiebandlücke verbreitert werden kann.
  • Der erste Kanalbereich CH1 des ersten Transistors TR1 kann eine Finnenform haben, welche von der oberen Oberfläche des Substrats 100 hervorsteht. Der erste Kanalbereich CH1 kann dasselbe Material aufweisen wie der zweite und dritte Kanalbereich CH2 und CH3. Eine erste Breite W1 des ersten Kanalbereichs CH1 kann geringer sein als oder gleich zu der zweiten Breite W2 des zweiten Kanalbereichs CH2 (oder dem zweiten Kanalabschnitt NS2). Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Die Schwellenspannung des ersten Transistors TR1 kann geringer sein als diejenigen des zweiten und dritten Transistors TR2 und TR3.
  • Gemäß beispielhaften Ausführungsformen kann eine Mehrzahl von Transistoren, welche Schwellenspannungen unterschiedlich voneinander haben, in einer Halbleitervorrichtung vorgesehen sein. Beispielsweise kann die Mehrzahl von Transistoren, welche unterschiedliche Schwellenspannungen haben, durch ein Variieren von Breiten von Kanalbereichen vorgesehen sein. Ferner können ein Transistor, welcher eine Mehrzahl von Kanalabschnitten, welche voneinander in einer Richtung rechtwinklig zu einem Substrat beabstandet sind, aufweist, und ein Transistor, welcher einen finnenförmigen Kanalabschnitt aufweist, zusammen in der Halbleitervorrichtung vorgesehen sein. Demzufolge kann die Mehrzahl von Transistoren, welche unterschiedliche Schwellenspannungen haben, in der Halbleitervorrichtung vorgesehen sein.
  • Die 3A, 4A, 5A, 6A, 7A und 8A sind Querschnittsansichten, aufgenommen entlang Linien A-A' und B-B' der 1. Die 3B, 4B, 5B, 6B, 7B und 8B sind Querschnittsansichten, aufgenommen entlang Linien C-C' und D-D' der 1. Die 3C, 4C, 5C, 6C, 7C und 8C sind Querschnittsansichten, aufgenommen entlang Linien E-E' und F-F' der 1. Hierin nachstehend wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen unter Bezugnahme auf die 1 und 3A bis 8C beschrieben werden.
  • Bezug nehmend auf die 1 und 3A bis 3C können Opferschichten 101 und erste Halbleiterschichten 102 alternierend und wiederholt auf einem Transistorbereich TA eines Substrats 100 gestapelt werden. Die Opferschichten 101 und die ersten Halbleiterschichten 102 können dreimal wiederholt gestapelt werden, wie in den 3A bis 3C gezeigt ist, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Beispielsweise kann die Opferschicht 101 ein Material aufweisen, welches eine Ätzselektivität hinsichtlich der ersten Halbleiterschicht 102 hat. Gemäß beispielhaften Ausführungsformen kann die Opferschicht 101 eine Ätzselektivität von 1:10 bis 1:200 hinsichtlich der ersten Halbleiterschicht 102 haben. Beispielsweise kann die Opferschicht 101 eines von SiGe, Si und Ge aufweisen, und die erste Halbleiterschicht 102 kann ein anderes eines von SiGe, Si und Ge aufweisen.
  • Die Opferschichten 101 und die ersten Halbleiterschichten 102 können durch ein Durchführen eines epitaktischen Vorgangs unter Verwendung des Substrats 100 als einer Keimschicht gebildet werden. Beispielsweise kann der epitaktische Vorgang einen chemischen Gasphasenabscheidungsvorgang oder einen Molekularstrahlepitaxievorgang aufweisen. Die Opferschichten 101 und die erste Halbleiterschicht 102 können nacheinander folgend in derselben Kammer gebildet werden. Die Opferschichten 101 und die erste Halbleiterschicht 102 können winkelgetreu auf dem Substrat 100 gebildet werden. Die Opferschichten 101 und die erste Halbleiterschicht 102 können gebildet werden, um im Wesentlichen dieselbe Dicke zu haben, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Bezug nehmend auf die 1 und 4A bis 4C können die Opferschichten 101 und die ersten Halbleiterschichten 102 von einem Bereich (hierin nachstehend wird hierauf Bezug genommen als ein erster Transistorbereich) entfernt werden, wo ein erster Transistor zu bilden ist. Um die Opferschichten 101 und die ersten Halbleiterschichten 102 zu entfernen, können Maskenstrukturen gebildet werden, um einen Bereich (hierin nachstehend wird hierauf Bezug genommen als ein zweiter Transistorbereich) zu bedecken, in dem ein zweiter Transistor zu bilden ist, und ein Bereich (hierin nachstehend wird hierauf Bezug genommen als dritter Transistorbereich), in dem ein dritter Transistor zu bilden ist, und ein Trocken- und/oder Nassätzvorgang kann unter Verwendung der Maskenstrukturen als einer Ätzmaske durchgeführt werden. Demzufolge kann das Substrat 100 in dem ersten Transistorbereich freigelegt werden.
  • Eine zweite Halbleiterschicht 110 kann auf dem ersten Transistorbereich gebildet werden. Die zweite Halbleiterschicht 110 kann durch ein Durchführen eines selektiven epitaktischen Vorgangs unter Verwendung des freigelegten Substrats 100 als einer Keimschicht gebildet werden. Da die zweiten und dritten Transistorbereiche durch die Maskenstruktur bedeckt sind, kann das epitaktische Wachstum nicht voranschreiten. Beispielsweise kann die zweite Halbleiterschicht 110 dasselbe Material wie die erste Halbleiterschicht 102 aufweisen. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Die zweite Halbleiterschicht 110 kann gebildet werden, um dieselbe Höhe zu haben wie eine Höhe einer Struktur, welche auf den zweiten und dritten Transistorbereichen gebildet wird. Die zweite Halbleiterschicht 110 kann gebildet werden, um eine niedrigere Höhe zu haben als diejenige der Struktur, welche auf den zweiten und dritten Transistorbereichen gebildet wird. Die Maskenstruktur kann durch einen nachfolgenden Veraschungsvorgang entfernt werden.
  • Bezug nehmend auf die 1 und 5A bis 5C können ein erster, ein zweiter und ein dritter vorläufiger Kanalbereich PCH1, PCH2 und PCH3 auf dem ersten bis dritten Transistorbereich jeweils durch ein Durchführen eines Strukturierungsvorgangs auf dem Substrat 100 gebildet werden, auf welchem die zweite Halbleiterschicht 110 hinsichtlich des ersten Transistorbereichs gebildet werden kann. Die Opferschichten 101 und die ersten Halbleiterschichten 102 in den 4B und 4C können vorläufigen Opferstrukturen 103 und ersten Halbleiterstrukturen 104 in den 5B und 5C jeweils entsprechen. Der erste vorläufige Kanalbereich PCH1 kann eine erste Breite W1 haben und kann direkt mit dem Substrat 100 verbunden sein. Der zweite und dritte vorläufige Kanalbereich PCH2 und PCH3 können jeweils eine zweite und eine dritte Breite W2 und W3 haben.
  • Der Strukturierungsvorgang kann einen anisotropen Trockenätzvorgang unter Verwendung einer Maskenstruktur (nicht gezeigt) aufweisen. Die dritte Breite W3 kann größer sein als die zweite Breite W2. Beispielsweise kann die dritte Breite W3 ungefähr 1,2 bis ungefähr dreimal größer sein als die zweite Breite W2. Die erste Breite W1 kann geringer sein als die zweite Breite W2, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Nach dem Durchführen des Strukturierungsvorgangs können Deckisolierschichten 121 jeweils auf dem ersten bis dritten vorläufigen Kanalbereich PCH1 bis PCH3 gebildet werden. Beispielsweise können die Deckisolierschichten 121 durch einen thermischen Oxidationsvorgang gebildet werden. Beispielsweise kann die Deckisolierschicht 121, welche auf dem ersten vorläufigen Kanalbereich PCH1 gebildet wird, eine Siliziumoxidschicht aufweisen, und die Deckisolierschichten 121, welche auf dem zweiten und dritten vorläufigen Kanalbereich PCH2 und PCH3 gebildet werden, können eine Silizium-Germaniumoxidschicht aufweisen. Alternativ kann die Deckisolierschicht 121 durch einen Abscheidungsvorgang gebildet werden.
  • Bezug nehmend auf die 1 und 6A bis 6C können Dummygates 131 jeweils auf dem ersten bis dritten Transistorbereich gebildet werden. Die Dummygates 131 können in einer Form von beispielsweise einer Linie oder einem Stab, welcher sich in einer ersten Richtung d1 erstreckt, geformt sein. Gatemaskenstrukturen 135 können auf den Dummygates 131 gebildet werden. Das Bilden der Dummygates 131 und der Gatemaskenstrukturen 135 kann ein nacheinander folgendes Bilden einer Dummygateschicht und einer Gatemaskenschicht und ein nacheinander folgendes Strukturieren der Dummygateschicht und der Gatemaskenschicht aufweisen. Die Dummygateschicht kann polykristallines Silizium aufweisen. Die Gatemaskenschicht kann eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht aufweisen. Während eines Strukturierungsvorgangs kann ein Abschnitt der Deckisolierschichten 121 zusammen mit der Dummygateschicht und der Gatemaskenschicht entfernt werden. Gateabstandshalter GS können an entgegengesetzten Seitenwänden der Dummygates 131 gebildet werden. Die Gateabstandshalter GS können wenigstens eines von beispielsweise einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen. Die Gateabstandshalter GS können gebildet werden durch ein Bilden einer Abstandshalterschicht unter Verwendung eines Abscheidungsvorganges wie beispielsweise einer chemisch-mechanischen Abscheidung oder einer Atomlagenabscheidung und ein nachfolgendes Durchführen eines anisotropen Ätzvorgangs darauf.
  • Die vorläufigen Kanalbereiche PCH1 bis PCH3 können unter Verwendung der Gatemaskenstrukturen 135 und der Gateabstandshalter GS als einer Ätzmaske strukturiert werden. Ein erster Kanalbereich CH1 kann durch den Strukturierungsvorgang in dem ersten Transistorbereich gebildet werden. Der zweite vorläufige Kanalbereich PCH2 kann in dem zweiten Transistorbereich durch den Strukturierungsvorgang gebildet werden. Als ein Ergebnis können die vorläufigen Opferstrukturen 103 und die ersten Halbleiterstrukturen 104 des zweiten vorläufigen Kanalbereichs PCH2 jeweils Opferstrukturen 105 und zweiten Kanalabschnitten NS2 entsprechen. Ferner können die vorläufigen Opferstrukturen 103 und die ersten Halbleiterstrukturen 104 des dritten vorläufigen Kanalbereichs PCH3 jeweils Opferstrukturen 105 und dritten Kanalabschnitten NS3 entsprechen.
  • Eine Länge der zweiten Kanalabschnitte NS2 kann im Wesentlichen gleich zu derjenigen der dritten Kanalabschnitte NS3 in der zweiten Richtung d2 sein. Eine Länge des ersten Kanalbereichs CH1 kann im Wesentlichen gleich zu derjenigen des zweiten und dritten Kanalabschnitts NS2 und NS3 in der zweiten Richtung d2 sein.
  • Aussparungsbereiche RS können durch ein horizontales Entfernen eines Abschnitts der Opferstrukturen 105 gebildet werden. Eine Bildung der Aussparungsbereiche RS kann durchgeführt werden durch eine Ätzquelle, welche eine Ätzselektivität hinsichtlich der Opferstrukturen 105 hat. Beispielsweise kann, wenn der erste Kanalbereich CH1 und die zweiten und dritten Kanalabschnitte NS2 und NS3 Silizium aufweisen, und die Opferstrukturen 105 Silizium-Germanium aufweisen, die Bildung der Aussparbereiche RS unter Verwendung einer Ätzlösung, welche Peressigsäure aufweist, durchgeführt werden.
  • Sperrisolierstrukturen 106 können in den Aussparungsbereichen RS gebildet werden. Die Sperrisolierstrukturen 106 können voneinander beabstandet sein und die zweiten Kanalabschnitte NS2 oder die dritten Kanalabschnitte NS3 dazwischen eingefügt haben. Die Sperrisolierstrukturen 106 können wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen. Eine Bildung der Sperrisolierstrukturen 106 kann ein Durchführen eines anisotropen Ätzvorgangs nach einem winkelgetreuen Bilden einer Isolierschicht auf einer resultierenden Struktur, welche mit den Aussparungsbereichen RS gebildet wird, aufweisen.
  • Bezug nehmend auf die 1 und 7A bis 7C können Source- und Drain-Bereiche SD auf entgegengesetzten Seitenwänden jedes der Dummygates 131 gebildet werden. Die Source- und Drain-Bereiche SD können durch einen selektiven epitaktischen Vorgang unter Verwendung des Substrats 100 als einer Keimschicht gebildet werden. Wenn der Transistorbereich TA ein NMOSFET-Bereich ist, können die Source- und Drain-Bereiche SD ein Material aufweisen, welches Zugbelastung auf den Kanalbereich vorsieht. Beispielsweise können die Source- und Drain-Bereiche SD eine Siliziumkarbidschicht aufweisen, deren Gitterkonstante geringer ist als diejenige von Silizium, oder eine Siliziumschicht, deren Gitterkonstante im Wesentlichen gleich zu derjenigen des Substrats 100 ist. Wenn der Transistorbereich TA ein PMOSFET-Bereich ist, können die Source- und Drain-Bereiche SD ein Material aufweisen, welches Druckbelastung auf den Kanalbereich vorsieht. Beispielsweise können die Source- und Drain-Bereiche SD eine Silizium-Germaniumschicht aufweisen, deren Gitterkonstante größer ist als diejenige von Silizium.
  • Bezug nehmend auf die 1 und 8A bis 8C kann eine Zwischenschichtisolierschicht 123 auf dem Substrat 100 gebildet werden. Dann kann ein Abschnitt der Zwischenschichtisolierschicht 123 durch ein Durchführen eines Planarisierungsvorgangs entfernt werden. Der Planarisierungsvorgang kann durchgeführt werden, bis obere Oberflächen der Dummygates 131 freigelegt sind. Der Planarisierungsvorgang kann einen Rückätz- und/oder einen chemischen-mechanischen Polier (CMP = Chemical Mechanical Polishing = chemischen-mechanischen Polier)-Vorgang aufweisen. Wenn die Zwischenschichtisolierschicht 123 planarisiert wird, können die Gatemaskenstrukturen 135 zusammen mit der Zwischenschichtisolierschicht 123 entfernt werden. Beispielsweise kann die Zwischenschichtisolierschicht 123 eine Siliziumoxidschicht oder eine Siliziumoxinitridschicht aufweisen.
  • Die Dummygates 131, welche durch den Planarisierungsvorgang freigelegt werden, können selektiv entfernt werden. Die Deckisolierschicht 121 kann gleichzeitig mit oder getrennt von der Entfernung der Dummygates 131 entfernt werden. Obere Oberflächen des ersten Kanalbereichs CH1 und der zweiten und dritten vorläufigen Kanalbereiche PCH2 und PCH3 können durch die Entfernung der Dummygates 131 freigelegt werden.
  • Die Opferstrukturen 105 können selektiv von dem zweiten und dritten vorläufigen Kanalbereich PCH2 und PCH3 entfernt werden. Beispielsweise kann, wenn die Opferstrukturen 105 SiGe aufweisen, und die zweiten und dritten Kanalabschnitte NS2 und NS3 Silizium (Si) aufweisen, der selektive Ätzvorgang unter Verwendung einer Ätzlösung durchgeführt werden, welche Peressigsäure aufweist. Die Ätzlösung kann ferner eine Flusssäure(HF)-Lösung und entionisiertes Wasser aufweisen. Der erste Kanalbereich CH1 kann dasselbe Material aufweisen wie die zweiten und dritten Kanalabschnitte NS2 und NS3. Die Source- und Drain-Bereiche SD können durch die Sperrisolierstrukturen 106 bedeckt sein. Demzufolge können die Source- und Drain-Bereiche SD vor der Ätzlösung geschützt werden, welche verwendet wird, um die Opferstrukturen 105 selektiv zu entfernen.
  • Ein erster Graben TC1, ein zweiter Graben TC2 und ein dritter Graben TC3 können durch ein Entfernen der Dummygates 131 und der Opferstrukturen 105 in dem ersten bis dritten Transistorbereich gebildet werden. Der erste Graben TC1 kann durch eine obere Oberfläche des ersten Kanalbereichs CH1 und des Gateabstandshalters GS definiert beziehungsweise begrenzt werden. Der zweite Graben TC2 kann durch die zweiten Kanalabschnitte NS2, den Gateabstandshalter GS und die Source- und Drain-Bereiche SD (oder die Sperrisolierstrukturen 106) begrenzt werden. Der zweite Graben TC2 kann sich zwischen den zweiten Kanalabschnitten NS2 und zwischen dem Substrat 100 und dem zweiten Kanalabschnitt NS2, welcher am benachbartesten zu dem Substrat 100 ist, erstrecken. Der dritte Graben TC3 kann durch die dritten Kanalabschnitte NS3, den Gateabstandshalter GS und die Source- und Drain-Bereiche SD begrenzt werden. Der dritte Graben TC3 kann sich zwischen den dritten Kanalabschnitten NS3 und zwischen dem Substrat und dem dritten Kanalabschnitt NS3, welcher am benachbartesten zu dem Substrat 100 ist, erstrecken. Hierin nachstehend kann auf die zweiten Kanalabschnitte NS2 Bezug genommen werden als der zweite Kanalbereich CH2 und auf die dritten Kanalabschnitte NS3 kann Bezug genommen werden als der dritte Kanalbereich CH3.
  • Zurückverweisend auf die 1 und 2A bis 2C können die Gateisolierschicht und die Gateelektrode in jedem des ersten bis dritten Grabens TC1 bis TC3 gebildet werden. Beispielsweise können die erste Gateisolierstruktur GI1 und die erste Gateelektrode GE1 in dem ersten Graben TC1 gebildet werden, die zweite Gateisolierstruktur GI2 und die zweite Gateelektrode GE2 können in dem zweiten Graben TC2 gebildet werden, und die dritte Gateisolierstruktur GI3 und eine dritte Gateelektrode GE3 können in dem dritten Graben TC3 gebildet werden.
  • Genauer können die Gateisolierstruktur und die Gateelektrode durch ein Durchführen eines Planarisierungsvorgangs nach einem nacheinander folgenden Bilden einer Gateisolierschicht und einer leitfähigen Gateschicht in dem ersten bis dritten Graben TC1 bis TC3 gebildet werden. Beispielsweise kann die Gateisolierschicht wenigstens eine einer Siliziumoxidschicht, einer Siliziumoxinitridschicht und einer dielektrischen Schicht mit hohem k, welche eine dielektrische Konstante größer als diejenige von einer Siliziumoxidschicht hat, aufweisen. Beispielsweise kann die leitfähige Gateschicht wenigstens eines eines dotierten Halbleitermaterials, eines leitfähigen Metallnitrids und eines Metalls aufweisen.
  • Die zweite Gateisolierstruktur GI2 und die zweite Gateelektrode GE2 können sich zwischen den zweiten Kanalabschnitten NS2 und zwischen dem Substrat 100 und dem zweiten Kanalabschnitt NS2, welcher am benachbartesten zu dem Substrat 100 ist, erstrecken. Die dritte Gateisolierstruktur GI3 und die dritte Gateelektrode GE3 können sich zwischen den dritten Kanalabschnitten NS3 und zwischen dem Substrat 100 und dem dritten Kanalabschnitt NS3, welcher am benachbartesten zu dem Substrat 100 ist erstrecken.
  • Obere Abschnitte der Gateisolierstrukturen GI1 bis GI3 und der Gateelektroden GE1 bis GE3 können ausgespart sein. Nachfolgend können Deckstrukturen GP in ausgesparten Bereichen der Gateisolierstrukturen GI1 bis GI3 und der Gateelektroden GE1 bis GE3 gebildet werden. Beispielsweise kann die Deckstruktur GP wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen.
  • 9 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform veranschaulicht. 10A zeigt Querschnittsansichten, aufgenommen entlang Linien A-A' und B-B' der 9. 10B zeigt Querschnittsansichten, aufgenommen entlang Linien C-C' und D-D' der 9. l0C zeigt Querschnittsansichten, aufgenommen entlang Linien E-E' und F-F' der 9. Eine duplizierte Beschreibung über die oben beschriebenen Elemente oder Operationen kann ausgelassen werden.
  • Bezug nehmend auf die 9 und 10A bis 10C können ein erster Transistor TR1, ein zweiter Transistor TR2 und ein dritter Transistor TR3 auf einem Substrat 100 vorgesehen sein. Das Substrat 100 kann einen Transistorbereich TA aufweisen. Der erste bis dritte Transistor TR1 bis TR3 können denselben Leitfähigkeitstyp haben. Der erste bis dritte Transistorbereich TR1 bis TR3 kann jeweils einen ersten aktiven Bereich ACT1, einen zweiten aktiven Bereich ACT2 und einen dritten aktiven Bereich ACT3 aufweisen. Der erste bis dritte aktive Bereich ACT1 bis ACT3 kann jeweils einen ersten Kanalbereich CH1, einen zweiten Kanalbereich CH2 und einen dritten Kanalbereich CH3 aufweisen. Der erste bis dritte aktive Bereich ACT1 bis ACT3 kann ferner Source- und Drain-Bereiche SD aufweisen, welche voneinander beabstandet sind und die Kanalbereiche dazwischen eingefügt haben. Die Source- und Drain-Bereiche SD können epitaktische Strukturen sein, welche unter Verwendung des Substrats 100 als einer Keimschicht gebildet werden.
  • Der erste bis dritte Transistor TR1 bis TR3 können konfiguriert sein, um Schwellenspannungen unterschiedlich zueinander zu haben. Beispielsweise kann die Schwellenspannung des zweiten Transistors TR2 größer sein als diejenige des dritten Transistors TR3, und die Schwellenspannung des ersten Transistors TR1 kann größer sein als diejenige des zweiten Transistors TR2. Beispielsweise kann der erste Transistor TR1 eine Schwellenspannung von ungefähr 0,30 V bis ungefähr 0,59 V haben, der zweite Transistor TR2 kann eine Schwellenspannung von ungefähr 0,21 V bis ungefähr 0,29 V haben, und der dritte Transistor TR3 kann eine Schwellenspannung von ungefähr 0,15 V bis ungefähr 0,20 V haben. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Der erste bis dritte Kanalbereich CH1 bis CH3 kann im Wesentlichen dieselben Dotierungskonzentrationen haben. Gateisolierschichten des ersten bis dritten Transistors TR1 bis TR3 können dasselbe Material aufweisen und können zu derselben Zeit gebildet werden, was in einem Halbleiterherstellungsverfahren gemäß einer beispielhaften Ausführungsform später beschrieben werden wird.
  • Jeder des ersten bis dritten Kanalbereichs CH1 bis CH3 kann eine Mehrzahl von Kanalabschnitten aufweisen, welche voneinander in einer Richtung rechtwinklig zu einer oberen Oberfläche des Substrats 100 beabstandet sind. Beispielsweise kann der erste Kanalbereich CH1 drei erste Kanalabschnitte NS1 aufweisen, der zweite Kanalbereich CH2 kann drei zweite Kanalabschnitte NS2 aufweisen, und der dritte Kanalbereich CH3 kann drei dritte Kanalabschnitte NS3 aufweisen. Die Anzahl der Kanalabschnitte NS1 bis NS3, welche jeweils in jedem des ersten bis dritten Kanalbereichs CH1 bis CH3 enthalten sind, ist nicht auf drei beschränkt und kann eine beliebige Anzahl sein, welche größer als eins ist. Die Anzahl jedes der ersten bis dritten Kanalabschnitte NS1 bis NS3 kann dieselbe sein, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Die ersten bis dritten Kanalabschnitte NS1 bis NS3 können von der oberen Oberfläche des Substrats 100 beabstandet sein. Die ersten bis dritten Kanalabschnitte NS1 bis NS3 können dasselbe Material aufweisen. Beispielsweise können die ersten bis dritten Kanalabschnitte NS1 bis NS3 wenigstens eines von Silizium (Si), Silizium-Germanium (SiGe) und Germanium (Ge) aufweisen. Die erste Gateelektrode GE1 kann sich zwischen den ersten Kanalabschnitten NS1 und zwischen dem Substrat 100 und dem ersten Kanalabschnitt NS1, welcher am benachbartesten zu dem Substrat 100 ist, erstrecken.
  • Sperrisolierstrukturen 106 können zwischen den Source- und Drain-Bereichen SD den ersten Kanalabschnitten NS1 vorgesehen sein. Die Sperrisolierstrukturen 106 können voneinander beabstandet sein und können den ersten Kanalabschnitt NS1 dazwischen eingefügt haben.
  • Eine vierte Breite W4 des ersten Kanalabschnitts NS1 kann geringer sein als eine zweite Breite W2 des zweiten Kanalabschnitts NS2 in einer ersten Richtung d1. Beispielsweise kann die zweite Breite W2 ungefähr 1,2 bis ungefähr 3 mal größer sein als die vierte Breite W4. Eine dritte Breite W3 des dritten Kanalabschnitts NS3 kann größer sein als die zweite Breite W2 des zweiten Kanalabschnitts NS2 in der ersten Richtung d1. Beispielsweise kann die dritte Breite W3 ungefähr 1,2 bis ungefähr 3 mal größer sein als die zweite Breite W2. Eine Länge jedes der ersten bis dritten Kanalabschnitte NS1 bis NS3 kann im Wesentlichen gleich zueinander in einer zweiten Richtung d2 sein.
  • Aufgrund von Unterschieden unter den zweiten bis vierten Breiten kann eine Schwellenspannung des ersten Transistors TR1 größer sein als diejenige des zweiten Transistors TR2, und eine Schwellenspannung des zweiten Transistors TR2 kann größer sein als diejenige des dritten Transistors TR3.
  • Gemäß beispielhaften Ausführungsformen kann eine Mehrzahl von Transistoren, welche unterschiedliche Schwellenspannungen haben, in einer Halbleitervorrichtung vorgesehen sein. Beispielsweise kann die Mehrzahl von Transistoren, welche unterschiedliche Schwellenspannungen haben, durch ein Variieren von Breiten von Kanalbereichen vorgesehen sein.
  • Die 11A, 12A, 13A und 14A sind Querschnittsansichten, aufgenommen entlang Linien A-A' und B-B' der 9. Die 11B, 12B, 13B und 14B sind Querschnittsansichten, aufgenommen entlang Linien C-C' und D-D' der 9. Die 11C, 12C, 13C und 14C sind Querschnittsansichten, aufgenommen entlang Linien E-E' und F-F' der 9. Hierin nachstehend wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen unter Bezugnahme auf die 9 und 11A bis 14C beschrieben werden.
  • Bezug nehmend auf die 9 und 11A bis 11C können erste, zweite und dritte vorläufige Kanalbereiche PCH1, PCH2 und PCH3 jeweils auf dem ersten, zweiten und dritten Transistorbereich nach dem Durchführen eines Strukturierungsvorgangs auf den Ergebnissen, welche unter Bezugnahme auf die 3A und 3C beschrieben sind, gebildet werden. Die Opferschichten 101 und die ersten Halbleiterschichten 102, welche in den 3A bis 3C gezeigt sind, können jeweils vorläufigen Opferstrukturen 103 und ersten Halbleiterstrukturen 104 entsprechen, welche in den 11A bis 11C gezeigt sind. Die ersten bis dritten vorläufigen Kanalbereiche PCH1 bis PCH3 können Breiten unterschiedlich voneinander haben. Beispielsweise kann der erste vorläufige Kanalbereich PCH1 eine vierte Breite W4 haben, und der zweite und dritte vorläufige Kanalbereich PCH2 und PCH3 können jeweils zweite und dritte Breiten W2 und W3 haben. Die dritte Breite W3 kann größer sein als die zweite Breite W2. Beispielsweise kann die dritte Breite W3 ungefähr 1,2 bis ungefähr 3 mal größer sein als die zweite Breite W2. Die zweite Breite W2 kann größer sein als die vierte Breite W4. Beispielsweise kann die zweite Breite W2 ungefähr 1,2 bis ungefähr 3 mal größer sein als die vierte Breite W4. Nach dem Durchführen des Strukturierungsvorgangs kann die Deckisolierschicht 121 auf dem ersten bis dritten vorläufigen Kanalbereich PCH1 bis PCH3 gebildet werden.
  • Bezug nehmend auf die 9 und 12A bis 12C können Dummygates jeweils auf den ersten bis dritten Transistorbereichen gebildet werden. Die Dummygates 131 können in einer Form von beispielsweise einer Linie oder einem Stab, welcher sich in einer ersten Richtung d1 erstreckt, geformt sein. Gatemaskenstrukturen 135 können auf den Dummygates 131 gebildet werden. Die Dummygateschicht kann polykristallines Silizium aufweisen. Die Gatemaskenschicht kann eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht aufweisen. Während des Strukturiervorgangs kann ein Abschnitt der Deckisolierschichten 121 zusammen mit der Dummygateschicht und der Gatemaskenschicht entfernt werden. Gateabstandshalter GS können an entgegengesetzten Seitenwänden der Dummygates 131 gebildet werden. Die Gateabstandshalter GS können aufweisen wenigstens eines von einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht. Die vorläufigen Kanalbereiche PCH1 bis PCH3 können unter Verwendung der Gatemaskenstrukturen 135 und der Gateabstandshalter GS als einer Ätzmaske gebildet werden. Als ein Ergebnis können der erste, zweite und dritte Kanalabschnitt NS1, NS2 und NS3 unter Opferstrukturen 105 gebildet werden. Aussparungsbereiche RS können durch ein horizontales Entfernen eines Abschnitts der Opferstruktur 105 gebildet werden. Sperrisolierstrukturen 106 können in jedem der Aussparungsbereiche RS gebildet werden.
  • Bezug nehmend auf die 9 und 13A bis 13C können die Source- und Drain-Bereiche SD an entgegengesetzten Seitenwänden jeder der Dummygates 131 gebildet werden. Die Source- und Drain-Bereiche SD können durch einen selektiven epitaktischen Vorgang unter Verwendung des Substrats 100 als einer Keimschicht gebildet werden. Wenn der Transistorbereich TA ein NMOSFET-Bereich ist, können die Source- und Drain-Bereiche SD ein Material aufweisen, welches Zugbelastung auf den Kanalbereich vorsieht. Beispielsweise können die Source- und Drain-Bereiche SD eine Siliziumkarbidschicht aufweisen, deren Gitterkonstante geringer ist als diejenige von Silizium, oder eine Siliziumschicht, deren Gitterkonstante im Wesentlichen gleich zu derjenigen des Substrats 100 ist. Wenn der Transistorbereich TA ein PMOSFET-Bereich ist, können die Source- und Drain-Bereiche SD ein Material aufweisen, welches Druckbelastung auf den Kanalbereich vorsieht. Beispielsweise können die Source- und Drain-Bereiche SD eine Silizium-Germaniumschicht aufweisen, deren Gitterkonstante größer ist als diejenige von Silizium.
  • Bezug nehmend auf die 9 und 14A bis 14C kann eine Zwischenschichtisolierschicht 123 auf dem Substrat 100 gebildet werden. Dann kann ein Abschnitt der Zwischenschichtisolierschicht 123 durch ein Durchführen eines Planarisierungsvorgangs entfernt werden. Der Planarisierungsvorgang kann durchgeführt werden bis obere Oberflächen der Dummygates 131 freigelegt sind. Der Planarisierungsvorgang kann einen Rückätz- und/oder einen chemischen-mechanischen Polier(CMP)-Vorgang aufweisen. Wenn die Zwischenschichtisolierschicht 123 planarisiert wird, können die Gatemaskenstrukturen 135 zusammen mit der Zwischenschichtisolierschicht 123 entfernt werden. Beispielsweise kann die Zwischenschichtisolierschicht 123 eine Siliziumoxidschicht oder eine Siliziumoxinitridschicht aufweisen.
  • Die Dummygates 131, welche durch den Planarisierungsvorgang freigelegt werden, können selektiv entfernt werden. Die Deckisolierschicht 121 kann simultan mit oder getrennt von der Entfernung der Dummygates 131 entfernt werden. Obere Oberflächen des ersten bis dritten vorläufigen Kanalbereichs PCH1 bis PCH3 können durch die Entfernung der Dummygates 131 freigelegt werden.
  • Die Opferstrukturen 105 können selektiv von dem ersten bis dritten vorläufigen Kanalbereich PCH1 bis PCH3 entfernt werden. Beispielsweise kann, wenn die Opferstrukturen 105 SiGe aufweisen, und die ersten bis dritten Kanalabschnitte NS1 bis NS3 Silizium (Si) aufweisen, der selektive Ätzvorgang unter Verwendung einer Ätzlösung durchgeführt werden, welche Peressigsäure aufweist. Die Ätzlösung kann ferner eine Flusssäure(HF)-Lösung und entionisiertes Wasser aufweisen. Die Source- und Drain-Bereiche SD können durch die Sperrisolierstrukturen 106 bedeckt werden. Demzufolge können die Source- und Drain-Bereiche SD vor der Ätzlösung geschützt werden, welche verwendet wird, um die Opferstrukturen 105 selektiv zu entfernen. Ein erster Graben TC1, ein zweiter Graben TC2 und ein dritter Graben TC3 können in dem ersten bis dritten Transistorbereich durch ein Entfernen der Dummygates 131 und der Opferstrukturen 105 gebildet werden.
  • Zurückverweisend auf die 9 und 10A bis 10C können eine Gateisolierschicht und eine Gateelektrode in jedem des ersten bis dritten Graben TC1 bis TC3 gebildet werden. Beispielsweise können die erste Gateisolierstruktur GI1 und die erste Gateelektrode GE1 in dem ersten Graben TC1 gebildet werden, die zweite Gateisolierstruktur GI2 und die zweite Gateelektrode GE2 können in dem zweiten Graben TC2 gebildet werden, und die dritte Gateisolierstruktur GI3 und die dritte Gateelektrode GE3 können in dem dritten Graben TC3 gebildet werden.
  • Genauer können die Gateisolierstruktur und die Gateelektrode durch ein Durchführen eines Planarisierungsvorgangs nach einem nacheinander folgenden Bilden einer Gateisolierschicht und einer leitfähigen Gateschicht in dem ersten bis dritten Graben TC1 bis TC3 gebildet werden. Obere Abschnitte der Gateisolierstrukturen GI1 bis GI3 und der Gateelektroden GE1 bis GE3 können ausgespart werden. Nachfolgend können Deckstrukturen GP in ausgesparten Bereichen der Gateisolierstrukturen GI1 bis GI3 und der Gateelektroden GE1 bis GE3 gebildet werden. Beispielsweise kann die Deckstruktur GP wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen.
  • 15 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht. 16A zeigt Querschnittsansichten, aufgenommen entlang der Linien A-A' und B-B' der 15. 16B zeigt Querschnittsansichten, aufgenommen entlang der Linien C-C' und D-D' der 15. 16C zeigt Querschnittsansichten, aufgenommen entlang der Linien E-E' und F-F' der 15. Zum Zweck der Vereinfachung der Beschreibung wird die duplizierte Beschreibung ausgelassen werden.
  • Bezug nehmend auf 15 und die 16A bis 16C können ein erster Transistor TR1, ein zweiter Transistor TR2 und ein dritter Transistor TR3 auf einem Substrat 100 vorgesehen sein. Das Substrat 100 kann einen Transistorbereich TA aufweisen. Der erste bis dritte Transistor TR1 bis TR3 haben denselben Leitfähigkeitstyp. Der erste bis dritte Transistorbereich TR1 bis TR3 kann jeweils einen ersten aktiven Bereich ACT1, einen zweiten aktiven Bereich ACT2 und einen dritten aktiven Bereich ACT3 aufweisen. Der erste bis dritte aktive Bereich ACT1 bis ACT3 können jeweils einen ersten Kanalbereich CH1, einen zweiten Kanalbereich CH2 und einen dritten Kanalbereich CH3 aufweisen. Der erste bis dritte aktive Bereich ACT1 bis ACT3 können ferner Source- und Drain-Bereiche SD aufweisen, welche voneinander beabstandet sind und die Kanalbereiche dazwischen eingefügt haben. Die Source- und Drain-Bereiche SD können epitaktische Strukturen sein, welche unter Verwendung des Substrats 100 als einer Keimschicht gebildet werden.
  • Jeder des zweiten und dritten Kanalbereichs CH2 und CH3 kann eine Mehrzahl von Kanalabschnitten aufweisen, welche voneinander in einer Richtung rechtwinklig zu dem Substrat 100 (beispielsweise einer oberen Oberfläche des Substrats 100) beabstandet sind. Beispielsweise kann der zweite Kanalbereich CH2 drei zweite Kanalabschnitte NS2 aufweisen, und der dritte Kanalbereich CH3 kann drei dritte Kanalabschnitte NS3 aufweisen. Die Anzahl von jedem der zweiten und dritten Kanalabschnitte NS2 und NS3 ist nicht auf drei beschränkt. Eine fünfte Breite W5 des zweiten Kanalabschnitts NS2 kann im Wesentlichen gleich zu einer sechsten Breite W6 des dritten Kanalabschnitts NS3 in einer ersten Richtung d1 sein. Alternativ kann die fünfte Breite W5 des zweiten Kanalabschnitts NS2 unterschiedlich von der sechsten Breite W6 des dritten Kanalabschnitts NS3 in der ersten Richtung d1 sein.
  • Der erste Kanalbereich CH1 des ersten Transistors TR1 kann eine Finnenform haben, welche von der oberen Oberfläche des Substrats 100 hervorsteht. Der erste Kanalbereich CH1 kann dasselbe Material aufweisen wie der zweite und der dritte Kanalbereich CH2 und CH3. Eine erste Breite W1 des ersten Kanalbereichs CH1 kann geringer sein als oder gleich zu der fünften Breite W5 des zweiten Kanalbereichs CH2 in der ersten Richtung d1. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Der erste bis dritte Transistor TR1 bis TR3 kann jeweils eine erste, zweite und dritte Gateelektrode GE1, GE2 und GE3 aufweisen. Die erste und die zweite Gateelektrode GE1 und GE2 können dasselbe Material aufweisen. Beispielsweise können die erste und die zweite Gateelektrode GE1 und GE2 eines von TiN, TiAlN und TiAlC aufweisen. Die dritten Gateelektroden GE3 können ein Material aufweisen, welches eine unterschiedliche Austrittsarbeit von denjenigen der ersten und zweiten Gateelektroden GE1 und GE2 hat. Beispielsweise kann die dritte Gateelektrode GE3 ein anderes eines von TiN, TiAlN und TiAlC aufweisen, welches nicht in der ersten und zweiten Gateelektrode GE1 und GE2 enthalten ist.
  • Der erste bis dritte Transistor TR1 bis TR3 können konfiguriert sein, um Schwellenspannungen unterschiedlich voneinander zu haben. Beispielsweise kann die Schwellenspannung des dritten Transistors TR3 größer sein als diejenige des zweiten Transistors TR2, und die Schwellenspannung des zweiten Transistors TR2 kann größer sein als diejenige des ersten Transistors TR1. Die Austrittsarbeit der dritten Gateelektrode GE3 kann unterschiedlich von derjenigen der zweiten Gateelektrode GE2 sein. Demzufolge kann die Schwellenspannung des zweiten Transistors TR2 unterschiedlich von derjenigen des dritten Transistors TR3 sein. Beispielsweise kann der dritte Transistor TR3 eine Schwellenspannung von ungefähr 0,30 V bis ungefähr 0,59 V haben, der zweite Transistor TR2 kann eine Schwellenspannung von ungefähr 0,21 V bis ungefähr 0,29 V haben, und der erste Transistor TR3 kann eine Schwellenspannung von ungefähr 0,15 V bis ungefähr 0,20 V haben. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • 17A zeigt Querschnittsansichten, aufgenommen entlang Linien A-A' und B-B' der 15. 17B zeigt Querschnittsansichten, aufgenommen entlang Linien C-C' und D-D' der 15. 17C zeigt Querschnittsansichten, aufgenommen entlang Linien E-E' und F-F' der 15. Hierin nachstehend wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen unter Bezugnahme auf die 15 und 17A bis 17C beschrieben werden.
  • Bezug nehmend auf die 15 und 17A bis 17C können ein erster, ein zweiter und ein dritter vorläufiger Kanalbereich PCH1, PCH2 und PCH3 jeweils auf dem ersten, zweiten und dritten Transistorbereich nach dem Durchführen eines Strukturierungsvorgangs auf den Ergebnissen gebildet werden, welche unter Bezugnahme auf die 4A und 4C beschrieben sind. Die Opferschichten 101 und die ersten Halbleiterschichten 102, welche in den 4B und 4C gezeigt sind, können vorläufigen Opferstrukturen 103 und ersten Halbleiterstrukturen 104 in den 17B und 17C entsprechen.
  • Die zweite Halbleiterschicht 110 der 17A kann strukturiert werden, um eine erste Breite W1 zu haben. Der zweite und dritte vorläufige Kanalbereich PCH2 und PCH3 können die Breite haben, welche dieselbe ist wie die andere. Beispielsweise kann der zweite vorläufige Kanalbereich PCH2 eine fünfte Breite W5 haben, und der dritte vorläufige Kanalbereich PCH3 kann eine sechste Breite W6 haben. Die fünfte Breite W5 kann dieselbe sein wie die sechste Breite W6. Alternativ kann die fünfte Breite W5 unterschiedlich von der sechsten Breite W6 sein. Nach dem Durchführen des Strukturierungsvorgangs können Deckisolierschichten 121 auf dem ersten bis dritten vorläufigen Kanalbereich PCH1 bis PCH3 gebildet werden.
  • Hierin nachstehend können dieselben Vorgänge wie die 6A bis 6C, 7A bis 7C und 8A bis 8C auf Ergebnissen der Vorgänge, welche obenstehend in den 17A bis 17C beschrieben sind, durchgeführt werden.
  • Zurückverweisend zu den 15 und 16A bis 16C können erste bis dritte Gateisolierstrukturen GI1 bis GI3 und erste bis dritte Gateelektroden GE1 bis GE3 gebildet werden. Die erste Gateelektrode GE1 und die zweite Gateelektrode GE2 können dasselbe Material aufweisen, um dieselbe Austrittsarbeit zu haben, und können zu derselben Zeit gebildet werden. Die dritte Gateelektrode GE3 kann ein Material aufweisen, welches eine unterschiedliche Austrittsarbeit von denjenigen der ersten und zweiten Gateelektroden GE1 und GE2 hat. Beispielsweise können die erste und zweite Gateelektrode GE1 und GE2 eines von TiN, TiAlN und TiAlC aufweisen, und die dritte Gateelektrode GE3 kann ein anderes eines von TiN, TiAlN und TiAlC aufweisen. Beispielsweise kann die dritte Gateelektrode GE3 nach dem Bilden der ersten und zweiten Gateelektroden GE1 und GE2 gebildet werden. Das heißt, dass ein dritter Transistorbereich durch eine Isolierschicht während der Bildung der ersten und der zweiten Gateelektroden GE1 und GE2 maskiert sein kann, und dann die dritte Gateelektrode GE3 nach dem Entfernen der Isolierschicht gebildet werden kann.
  • 18 ist eine Querschnittsansicht, welche eine Form eines Kanalbereichs gemäß beispielhaften Ausführungsformen veranschaulicht. Ein Kanalbereich CH kann Kanalabschnitte NS aufweisen, welche vertikal voneinander beabstandet sind. Eine Außenumfangsoberfläche jedes der Kanalabschnitte NS kann eine Form haben derart, dass eine Ecke abgerundet ist. Die Form der Kanalabschnitte NS kann durch eine Oberflächenbehandlung gebildet werden. Beispielsweise kann die Oberflächenbehandlung ein Exponieren der Oberfläche der Kanalabschnitte NS einem Gas, welches Chlorwasserstoff (HCl) enthält und ein Ausheilen in einer Wasserstoff (H2)-Gasatmosphäre aufweisen.
  • 19 ist ein Ersatzschaltbild einer CMOS SRAM-Zelle, in welcher Transistoren gemäß beispielhaften Ausführungsformen vorgesehen sind. Bezug nehmend auf 19 kann die CMOS SRAM-Zelle ein Paar von Treibertransistoren TD1 und TD2, ein Paar von Transfertransistoren TT1 und TT2 und ein Paar von Lasttransistoren TL1 und TL2 aufweisen. Die Treibertransistoren TD1 und TD2 können Pull-down-Transistoren sein, die Transfertransistoren TT1 und TT2 können Pass-Transistoren sein, und die Lasttransistoren TL1 und TL2 können Pull-up-Transistoren sein. Die Treibertransistoren TD1 und TD2 und die Transfertransistoren TT1 und TT2 können NMOS-Transistoren sein, und die Lasttransistoren TL1 und TL2 können PMOS-Transistoren sein. Der erste Treibertransistor TD1 und der erste Transfertransistor TT1 können in Serie miteinander verbunden sein. Ein Source-Bereich des ersten Treibertransistors TD1 kann elektrisch mit einer Masseleitung Vss verbunden sein, und ein Drain-Bereich des ersten Transfertransistor TT1 kann elektrisch mit einer ersten Bitleitung BL1 verbunden sein. Der zweite Treibertransistor TD2 und der Transfertransistor TT2 können in Serie miteinander verbunden sein. Ein Source-Bereich des zweiten Treibertransistors TD2 kann elektrisch mit der Masseleitung Vss verbunden sein, und ein Drain-Bereich des zweiten Transfertransistors TT2 kann elektrisch mit einer zweiten Bitleitung BL2 verbunden sein.
  • Source- und Drain-Bereiche des ersten Lasttransistors TL1 können elektrisch jeweils mit einer Leistungsleitung Vcc und einem Drain-Bereich des ersten Treibertransistors TD1 verbunden sein. Source- und Drain-Bereiche des zweiten Lasttransistors TL2 können elektrisch jeweils mit der Leistungsleitung Vcc und einem Drain-Bereich des zweiten Treibertransistors TD2 verbunden sein. Der Drain-Bereich des ersten Lasttransistors TL1, der Drain-Bereich des ersten Treibertransistors TD1 und ein Source-Bereich des ersten Transfertransistors TT1 können elektrisch mit einem ersten Knoten N1 verbunden sein. Der Drain-Bereich des zweiten Lasttransistors TL2, der Drain-Bereich des zweiten Treibertransistors TD2 und ein Source-Bereich des zweiten Transfertransistors TT2 können elektrisch mit einem zweiten Knoten N2 verbunden sein. Eine Gateelektrode des ersten Treibertransistors TD1 und eine Gateelektrode des ersten Lasttransistors TL1 können elektrisch mit dem zweiten Knoten N2 verbunden sein und eine Gateelektrode des zweiten Treibertransistors TD2 und eine Gateelektrode des zweiten Lasttransistors TL2 können elektrisch mit dem ersten Knoten N1 verbunden sein. Gateelektroden des ersten und des zweiten Transfertransistors TT1 und TT2 können elektrisch mit einer Wortleitung WL verbunden sein. Der erste Treibertransistor TD1, der erste Transfertransistor TT1 und der erste Lasttransistor TL1 können in einer ersten Halbzelle H1 enthalten sein, und der zweite Treibertransistor TD2, der zweite Transfertransistor TT2 und der zweite Lasttransistor TL2 können in einer zweiten Halbzelle H2 enthalten sein.
  • Wenigstens drei der Treibertransistoren TD1 und TD2, der Transfertransistoren TT1 und TT2 und der Lasttransistoren TL1 und TL2 können einen ersten bis dritten Transistor aufweisen, welche unterschiedliche Spannungen voneinander gemäß beispielhaften Ausführungsformen haben.
  • Obwohl einige Ausführungsformen gezeigt und beschrieben worden sind, wird es durch Fachleute anerkannt werden, dass Änderungen in beispielhaften Ausführungsformen getätigt werden können, ohne von den Prinzipien und dem Gedanken der Offenbarung abzuweichen, deren Umfang in den Ansprüchen und ihren Äquivalenten definiert ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2015-0175226 [0001]

Claims (25)

  1. Halbleitervorrichtung, die Folgendes aufweist: einen ersten Transistor (TR1), einen zweiten Transistor (TR2) und einen dritten Transistor (TR3), welche auf einem Substrat (100) vorgesehen sind, wobei der erste bis dritte Transistor (TR1–TR3) jeweils Source- und Drain-Bereiche (SD) aufweisen, welche voneinander beabstandet sind, eine Gatestruktur, welche sich in einer ersten Richtung auf dem Substrat (100) erstreckt und zwischen den Source- und Drain-Bereichen (SD) eingefügt ist, und einen Kanalbereich (CH1–CH3), welcher die Source- und die Drain-Bereiche (SD) miteinander verbindet, wobei ein Kanalbereich (CH2) des zweiten Transistors (TR2) und ein Kanalbereich (CH3) des dritten Transistors (TR3) jeweils eine Mehrzahl von Kanalabschnitten (N2, N3) aufweisen, wobei die Mehrzahl von Kanalabschnitten (N2, N3) voneinander in einer zweiten Richtung beabstandet ist, rechtwinklig zu einer oberen Oberfläche des Substrats (100), und jeweils mit den Source- und Drain-Bereichen (SD) verbunden ist, und wobei eine Breite eines Kanalabschnitts (N3) des dritten Transistors (TR3) in der ersten Richtung größer ist als eine Breite eines Kanalabschnitts (N2) des zweiten Transistors (TR2) in der ersten Richtung.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Schwellenspannung des zweiten Transistors (TR2) größer ist als eine Schwellenspannung des dritten Transistors (TR3).
  3. Halbleitervorrichtung nach Anspruch 2, wobei ein Kanalbereich (CH1) des ersten Transistors (TR1) eine Mehrzahl von Kanalabschnitten (N1) aufweist, welche voneinander in der zweiten Richtung beabstandet sind und jeweils mit den Source- und Drain-Bereichen (SD) verbunden sind, und wobei die Breite des Kanalabschnitts (N2) des zweiten Transistors (TR2) in der ersten Richtung größer ist als eine Breite des Kanalabschnitts (N1) des ersten Transistors (TR1) in der ersten Richtung.
  4. Halbleitervorrichtung nach Anspruch 2, wobei eine Schwellenspannung des ersten Transistors (TR1) größer ist als die Schwellenspannung des zweiten Transistors (TR2).
  5. Halbleitervorrichtung nach Anspruch 2, wobei der Kanalbereich (CH1) des ersten Transistors (TR1) eine Form einer Finne hat, welche von der oberen Oberfläche des Substrats (100) hervorsteht.
  6. Halbleitervorrichtung nach Anspruch 2, wobei eine Schwellenspannung des ersten Transistors (TR1) geringer ist als die Schwellenspannung des dritten Transistors (TR3).
  7. Halbleitervorrichtung nach Anspruch 1, wobei der erste bis dritte Transistor (TR1–TR3) denselben Leitfähigkeitstyp haben.
  8. Halbleitervorrichtung nach Anspruch 1, wobei eine Länge des Kanalabschnitts (N3) des dritten Transistors (TR3) in einer dritten Richtung gleich zu einer Länge des Kanalabschnitts (N2) des zweiten Transistors (TR2) in der dritten Richtung ist, wobei die dritte Richtung die erste Richtung auf dem Substrat (100) kreuzt.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die Mehrzahl von Kanalabschnitten (N2) des zweiten Transistors (TR2) dieselbe Dicke haben.
  10. Halbleitervorrichtung nach Anspruch 1, wobei eine Dicke des Kanalabschnitts (N2) des zweiten Transistors (TR2) gleich zu einer Dicke des Kanalabschnitts (N3) des dritten Transistors (TR3) ist.
  11. Halbleitervorrichtung nach Anspruch 1, wobei eine Anzahl der Mehrzahl von Kanalabschnitten (N2) des zweiten Transistors (TR2) gleich zu einer Anzahl der Mehrzahl von Kanalabschnitten (N3) des dritten Transistors (TR3) ist.
  12. Halbleitervorrichtung nach Anspruch 1, wobei die Gatestruktur eines des ersten bis dritten Transistors (TR1–TR3) eine erste Gateelektrode (GE1), eine zweite Gateelektrode (GE2) und eine dritte Gateelektrode (GE3) aufweist, und Austrittsarbeiten der ersten bis dritten Gateelektroden (GE1–GE3) gleich zueinander sind.
  13. Halbleitervorrichtung, die Folgendes aufweist: einen ersten Transistor (TR1), einen zweiten Transistor (TR2) und einen dritten Transistor (TR3), welche auf einem Substrat (100) vorgesehen sind, wobei der erste bis dritte Transistor (TR1–TR3) jeweils Source- und Drain-Bereiche (SD) aufweisen, welche voneinander beabstandet sind, eine Gatestruktur, welche sich in einer ersten Richtung auf dem Substrat (100) erstreckt und zwischen den Source- und Drain-Bereichen (SD) eingefügt ist, und einen Kanalbereich (CH1, CH2, CH3), welcher die Source- und Drain-Bereiche (SD) miteinander verbindet, wobei der Kanalbereich (CH1) des ersten Transistors (TR1) eine Form einer Finne hat, welche von einer oberen Oberfläche des Substrats (100) hervorsteht, und wobei ein Kanalbereich (CH2) des zweiten Transistors (TR2) und ein Kanalbereich (CH3) des dritten Transistors (TR3) jeweils eine Mehrzahl von Kanalabschnitten (N2, N3) aufweisen, wobei die Mehrzahl von Kanalabschnitten (N2, N3) voneinander in einer zweiten Richtung rechtwinklig zu der oberen Oberfläche des Substrats (100) beabstandet sind und jeweils mit den Source- und Drain-Bereichen (SD) verbunden sind.
  14. Halbleitervorrichtung nach Anspruch 13, wobei eine Schwellenspannung des ersten Transistors (TR1) geringer ist als eine Schwellenspannung des zweiten Transistors (TR2).
  15. Halbleitervorrichtung nach Anspruch 13, wobei eine Breite eines Kanalabschnitts (N3) des dritten Transistors (TR3) in der ersten Richtung größer ist als eine Breite eines Kanalabschnitts (N2) des zweiten Transistors (TR2) in der ersten Richtung.
  16. Halbleitervorrichtung nach Anspruch 15, wobei eine Schwellenspannung des dritten Transistors (TR3) geringer ist als eine Schwellenspannung des zweiten Transistors (TR2).
  17. Halbleitervorrichtung nach Anspruch 13, wobei der zweite und dritte Transistor (TR2, TR3) jeweils eine zweite Gateelektrode (GE2) und eine dritte Gateelektrode (GE3) aufweisen, und wobei eine Austrittsarbeit der dritten Gateelektrode (GE3) größer als eine Austrittsarbeit der zweiten Gateelektrode (GE2) ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei eine Schwellenspannung des zweiten Transistors (TR2) größer ist als eine Schwellenspannung des dritten Transistors (TR3).
  19. Halbleitervorrichtung nach Anspruch 13, wobei der erste bis dritte Transistor (TR1–TR3) denselben Leitfähigkeitstyp haben.
  20. Halbleitervorrichtung nach Anspruch 13, wobei eine Länge eines Kanalabschnitts (N3) des dritten Transistors (TR3) in einer dritten Richtung gleich zu einer Länge eines Kanalabschnitts (N2) des zweiten Transistors (TR2) in der dritten Richtung ist, wobei die dritte Richtung die erste Richtung auf dem Substrat (100) kreuzt.
  21. Halbleitervorrichtung nach Anspruch 13, wobei die Mehrzahl von Kanalabschnitten (N2) des zweiten Transistors (TR2) dieselbe Dicke haben.
  22. Halbleitervorrichtung nach Anspruch 21, wobei eine Dicke eines Kanalabschnitts (N2) des zweitens Transistors (TR2) gleich zu einer Dicke eines Kanalabschnitts (N3) des dritten Transistors (TR3) ist.
  23. Halbleitervorrichtung nach Anspruch 13, wobei eine Anzahl der Mehrzahl von Kanalabschnitten (N2) des zweiten Transistors (TR2) gleich zu einer Anzahl der Mehrzahl von Kanalabschnitten (N2) des dritten Transistors (TR3) ist.
  24. Integrierte Schaltung, die Folgendes aufweist: eine Zelle, welche auf einem Halbleitersubstrat (100) definiert ist, wobei die Zelle Folgendes aufweist: einen ersten aktiven Bereich (ACT1) und einen zweiten aktiven Bereich (ACT2), welche sich in einer ersten Richtung auf dem Substrat (100) erstrecken, wobei der erste und der zweite aktive Bereich (ACT1, SCT2) jeweils Source- und Drain-Bereiche (SD) aufweisen, welche voneinander beabstandet sind, und einen Kanalbereich (CH1, CH2), welcher die Source- und Drain-Bereiche (SD) miteinander verbindet; und eine erste Gatestruktur, welche sich in einer zweiten Richtung auf dem Substrat (100) erstreckt, um den ersten aktiven Bereich (ACT1) zu kreuzen, und eine zweite Gatestruktur, welche sich in der zweiten Richtung auf dem Substrat (100) erstreckt, um den zweiten aktiven Bereich (ACT2) zu kreuzen, wobei die zweite Richtung rechtwinklig zu der ersten Richtung ist, wobei eine Breite eines Kanalbereichs (CH1) in der ersten Richtung in dem ersten aktiven Bereich (ACT1) unterschiedlich von einer Breite eines Kanalbereichs (CH2) in der ersten Richtung in dem zweiten aktiven Bereich (ACT2) ist.
  25. Integrierte Schaltung nach Anspruch 24, wobei wenigstens einer des Kanalbereichs (CH1) in dem ersten aktiven Bereich (ACT1) und des Kanalbereichs (CH2) in dem zweiten aktiven Bereich (ACT2) eine Mehrzahl von Kanalabschnitten (N1, N2) aufweist, welche voneinander in einer Richtung rechtwinklig zu der ersten und zweiten Richtung beabstandet sind.
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