CN107039431B - 半导体器件以及集成电路 - Google Patents

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Abstract

本公开提供半导体器件以及集成电路。一种半导体器件包括：提供在基板上的第一晶体管、第二晶体管和第三晶体管，第一晶体管至第三晶体管的每个包括彼此间隔开的源漏区域、在基板上在第一方向上延伸并插置在源漏区域之间的栅结构、以及将源漏区域连接到彼此的沟道区。第二晶体管的沟道区和第三晶体管的沟道区的每个包括多个沟道部分，所述多个沟道部分在垂直于基板的上表面的第二方向上彼此间隔开并分别连接到源漏区域。第三晶体管的沟道部分在第一方向上的宽度大于第二晶体管的沟道部分在第一方向上的宽度。

Description

半导体器件以及集成电路
技术领域
示例实施方式涉及半导体器件，具体地，涉及包括场效应晶体管的半导体器件。
背景技术
由于小尺寸、多功能和/或低成本的特性，半导体器件在电子产业中被广泛地使用。半导体器件可以分为存储逻辑数据的存储器件、处理该逻辑数据的逻辑器件、以及包括存储器件和逻辑器件两者的混合器件。为了满足对具有快速度和/或低功耗的电子装置的增加的需求，发展了具有高可靠性、高性能和/或多功能的半导体器件，这会增加半导体器件的复杂性和/或集成密度。
发明内容
一个或更多示例实施方式可以提供一种半导体器件，该半导体器件包括其电特性被改善的场效应晶体管。
根据示例实施方式的一方面，提供一种半导体器件，该半导体器件包括：提供在基板上的第一晶体管、第二晶体管和第三晶体管，第一晶体管至第三晶体管的每个包括彼此间隔开的源区和漏区、在基板上在第一方向上延伸并插置在源区和漏区之间的栅结构、以及将源区和漏区连接到彼此的沟道区，其中第二晶体管的沟道区和第三晶体管的沟道区的每个包括多个沟道部分，所述多个沟道部分在垂直于基板的上表面的第二方向上彼此间隔开并分别连接到源区和漏区，其中第三晶体管的沟道部分在第一方向上的宽度大于第二晶体管的沟道部分在第一方向上的宽度。
根据另一示例实施方式的一方面，提供一种半导体器件，该半导体器件包括：提供在基板上的第一晶体管、第二晶体管和第三晶体管，第一晶体管至第三晶体管的每个包括彼此间隔开的源区和漏区、在基板上在第一方向上延伸并插置在源区和漏区之间的栅结构、以及将源区和漏区连接到彼此的沟道区，其中第一晶体管的沟道区具有从基板的上表面突出的鳍的形状，其中第二晶体管的沟道区和第三晶体管的沟道区的每个包括多个沟道部分，所述多个沟道部分在垂直于基板的上表面的第二方向上彼此间隔开并分别连接到源区和漏区。
根据另一示例实施方式的一方面，提供一种集成电路，该集成电路包括在半导体基板上限定的单元，所述单元包括：在半导体基板上在第一方向上延伸的第一有源区和第二有源区，第一有源区和第二有源区的每个包括彼此间隔开的源区和漏区以及将源区和漏区连接到彼此的沟道区；以及在半导体基板上在第二方向上延伸以交叉第一有源区的第一栅结构以及在半导体基板上在第二方向上延伸以交叉第二有源区的第二栅结构，第二方向垂直于第一方向，其中第一有源区中的沟道区在第一方向上的宽度不同于第二有源区中的沟道区在第一方向上的宽度。
附图说明
通过参照附图描述某些示例实施方式，以上和/或其它的方面将更加明显。
图1是示出根据示例实施方式的半导体器件的平面图。
图2A示出沿图1的线A-A'和线B-B'截取的截面图。
图2B示出沿图1的线C-C'和线D-D'截取的截面图。
图2C示出沿图1的线E-E'和线F-F'截取的截面图。
图3A、4A、5A、6A、7A和8A是根据示例实施方式的沿图1的线A-A'和线B-B'截取的截面图。
图3B、4B、5B、6B、7B和8B是根据示例实施方式的沿图1的线C-C'和线D-D'截取的截面图。
图3C、4C、5C、6C、7C和8C是根据示例实施方式的沿图1的线E-E'和线F-F'截取的截面图。
图9是示出根据示例实施方式的半导体器件的平面图。
图10A示出沿图9的线A-A'和线B-B'截取的截面图。
图10B示出沿图9的线C-C'和线D-D'截取的截面图。
图10C示出沿图9的线E-E'和线F-F'截取的截面图。
图11A、12A、13A和14A是根据示例实施方式的沿图9的线A-A'和B-B'截取的截面图。
图11B、12B、13B和14B是根据示例实施方式的沿图9的线C-C'和D-D'截取的截面图。
图11C、12C、13C和14C是根据示例实施方式的沿图9的线E-E'和线F-F'截取的截面图。
图15是示出根据示例实施方式的半导体器件的平面图。
图16A示出沿图15的线A-A'和线B-B'截取的截面图。
图16B示出沿图15的线C-C'和线D-D'截取的截面图。
图16C示出沿图15的线E-E'和线F-F'截取的截面图。
图17A示出沿图15的线A-A'和线B-B'截取的截面图。
图17B示出沿图15的线C-C'和线D-D'截取的截面图。
图17C示出沿图15的线E-E'和线F-F'截取的截面图。
图18是示出根据示例实施方式的沟道区的形状的截面图。
图19是根据示例实施方式的包括场效应晶体管的互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)单元的等效电路图。
具体实施方式
图1是示出根据示例实施方式的半导体器件的平面图。图2A示出沿图1的线A-A'和线B-B'截取的截面图。图2B示出沿图1的线C-C'和线D-D'截取的截面图。图2C示出沿图1的线E-E'和线F-F'截取的截面图。
参照图1和图2A至2C，第一晶体管TR1、第二晶体管TR2和第三晶体管TR3可以提供在基板100上。基板100可以是半导体基板。例如，基板100可以包括硅基板、锗基板或绝缘体上硅(SOI)基板。
基板100可以包括晶体管区域TA。晶体管区域TA可以包括第一至第三晶体管TR1-TR3，并可以是存储单元区域的一部分，该存储单元区域可以包括多个存储单元以存储数据。例如，包括六个晶体管的六晶体管(6T)静态随机存取存储器(SRAM)存储单元可以提供在基板100上，第一至第三晶体管TR1-TR3的每个可以是包括在6T-SRAM存储单元中的六个晶体管之一。晶体管区域TA可以包括第一至第三晶体管TR1-TR3，并可以是逻辑单元区域的一部分，该逻辑单元区域包括构成逻辑电路的逻辑晶体管。例如，晶体管区域TA可以包括构成处理器核心或输入/输出(I/O)端子的逻辑晶体管。第一至第三晶体管TR1-TR3的每个可以是构成处理器核心或I/O端子的逻辑晶体管之一。然而，示例实施方式不限于此。
第一至第三晶体管TR1-TR3的每个可以包括在第一方向d1上延伸的栅结构、彼此间隔开并使栅结构插置在其间的源漏区域SD、以及将源漏区域SD连接到彼此的沟道区。栅结构可以包括栅电极、沿栅电极的侧壁和下表面延伸的栅绝缘层、与栅电极间隔开并使栅绝缘层插置在其间的栅间隔物GS、以及覆盖栅电极和栅绝缘层的栅覆盖图案GP。栅间隔物GS的下表面可以位于与栅绝缘层的下表面的水平基本上相同的水平处。
栅绝缘层的上表面和栅电极的上表面可以与栅覆盖图案GP的下表面接触。
栅电极可以包括导电的金属氮化物和/或金属。例如，栅电极可以包括导电的金属氮化物诸如TiN、WN和TaN以及金属诸如Ti、W和Ta。第一至第三晶体管TR1-TR3可以分别包括第一栅电极GE1、第二栅电极GE2和第三栅电极GE3。第一至第三栅电极GE1-GE3可以具有相同的功函数。例如，第一至第三栅电极GE1-GE3可以包括相同的材料。
第一至第三晶体管TR1-TR3可以分别包括第一栅绝缘图案GI1、第二栅绝缘图案GI2和第三栅绝缘图案GI3。第一至第三栅绝缘图案GI1-GI3可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和高k电介质层中的至少一种。高k电介质层的介电常数可以大于硅氧化物层的介电常数。例如，高k电介质层可以包括铪氧化物层、铝氧化物层或钽氧化物层。栅间隔物GS和栅覆盖图案GP的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
晶体管区域TA可以包括n沟道金属-氧化物-半导体场效应晶体管(NMOSFET)区域或p沟道金属-氧化物-半导体场效应晶体管(PMOSFET)区域。第一至第三晶体管TR1-TR3可以具有相同的导电类型。第一至第三晶体管TR1-TR3可以分别包括第一有源区ACT1、第二有源区ACT2和第三有源区ACT3。第一至第三有源区ACT1-ACT3可以分别包括第一沟道区CH1、第二沟道区CH2和第三沟道区CH3。第一至第三有源区ACT1-ACT3的每个可以包括彼此间隔开并使沟道区插置在其间的源漏区域SD。
源漏区域SD的每个可以是使用基板100作为籽晶层生长的外延图案。当晶体管区域TA是NMOSFET区域时，源漏区域SD可以包括向第一至第三沟道区CH1、CH2和CH3提供张应力的材料。例如，源漏区域SD可以包括其晶格常数小于硅(Si)的晶格常数的硅碳化物层(SiC层)，或其晶格常数基本上等于基板100的晶格常数的硅层。当晶体管区域TA是PMOSFET区域时，源漏区域SD可以包括向第一至第三沟道区CH1、CH2和CH3提供压应力的材料。例如，源漏区域SD可以包括其晶格常数大于硅(Si)的晶格常数的硅锗层(SiGe层)。
层间绝缘层123可以提供在源漏区域SD上。栅结构可以提供在层间绝缘层123中。层间绝缘层123的上表面可以与栅覆盖图案GP的上表面基本上共平面。层间绝缘层123可以包括硅氧化物层或硅氮氧化物层。
第一至第三晶体管TR1-TR3可以配置为具有彼此不同的阈值电压。例如，第三晶体管TR3的阈值电压可以大于第一晶体管TR1的阈值电压，第二晶体管TR2的阈值电压可以大于第三晶体管TR3的阈值电压。例如，第二晶体管TR2可以具有约0.30V至约0.59V的阈值电压，第三晶体管TR3可以具有约0.21V至约0.29V的阈值电压，第一晶体管TR1可以具有约0.15V至约0.20V的阈值电压。然而，示例实施方式不限于此。
第一至第三沟道区CH1-CH3可以具有基本上相同的掺杂浓度。第一至第三晶体管TR1-TR3的栅绝缘图案可以包括相同的材料并可以被同时形成，这将在后面描述。
第二沟道区CH2和第三沟道区CH3的每个可以包括在垂直于基板100的方向上彼此间隔开的多个沟道部分。例如，第二沟道区CH2可以包括三个第二沟道部分NS2，第三沟道区CH3可以包括三个第三沟道部分NS3。第二沟道部分NS2和第三沟道部分NS3的各自数目不限于三个。
第二沟道部分NS2和第三沟道部分NS3可以与基板100的上表面间隔开。第二沟道部分NS2的数目可以与第三沟道部分NS3的数目相同。每个第二沟道部分NS2可以位于与对应的第三沟道部分NS3基本上相同的水平。第二沟道部分NS2和第三沟道部分NS3可以具有相同的厚度并包括相同的材料。例如，第二沟道部分NS2和第三沟道部分NS3可以包括Si、SiGe和Ge中的至少一种。第二沟道部分NS2可以具有(例如但是不限于)相同的厚度。第三沟道部分NS3可以具有(例如但是不限于)相同的厚度。
第二栅电极GE2可以在第二沟道部分NS2之间以及在基板100和最邻近基板100的第二沟道部分NS2之间延伸。阻挡绝缘图案106可以提供在源漏区域SD与栅结构(或第二栅电极GE2)之间。第三栅电极GE3可以在第三沟道部分NS3之间以及在基板100和最邻近基板100的第三沟道部分NS3之间延伸。阻挡绝缘图案106可以提供在源漏区域SD与栅结构(第三栅电极GE3)之间。阻挡绝缘图案106可以彼此间隔开并使第二沟道部分NS2或第三沟道部分NS3插置在其间。
第二栅绝缘图案GI2可以在第二栅电极GE2与第二沟道部分NS2之间延伸。第三栅绝缘图案GI3可以在第三栅电极GE3与第三沟道部分NS3之间延伸。也就是，第二晶体管TR2和第三晶体管TR3可以是包括其外围部分被栅电极围绕的沟道区的环栅(gate-all-around)场效应晶体管。
每个第三沟道部分NS3的宽度可以基本上彼此相等，并且每个第二沟道部分NS2的宽度可以基本上彼此相等。在第一方向d1上(例如在沟道宽度的方向上)，每个第三沟道部分NS3的第三宽度W3可以大于每个第二沟道部分NS2的第二宽度W2。例如，第三宽度W3可以为第二宽度W2的约1.2至约3倍。在第二方向d2上(例如在沟道长度的方向上)，每个第三沟道部分NS3的长度可以基本上等于每个第二沟道部分NS2的长度，该第二方向d2在基板100上交叉第一方向d1。
由于第三宽度W3和第二宽度W2之间的差异，第二晶体管TR2的阈值电压可以大于第三晶体管TR3的阈值电压。也就是，在晶体管的沟道宽度减小至纳米尺寸的水平的情形下，电荷的能态能够由于量子限制效应而较高，因此能量带隙可以变宽。
第一晶体管TR1的第一沟道区CH1可以具有从基板100的上表面突出的鳍形状。第一沟道区CH1可以包括与第二沟道区CH2和第三沟道区CH3相同的材料。第一沟道区CH1的第一宽度W1可以小于或等于第二沟道区CH2(或第二沟道部分NS2)的第二宽度W2。然而，示例实施方式不限于此。第一晶体管TR1的阈值电压可以小于第二晶体管TR2和第三晶体管TR3的阈值电压。
根据示例实施方式，具有彼此不同的阈值电压的多个晶体管可以提供在半导体器件中。例如，具有不同阈值电压的多个晶体管可以通过改变沟道区的宽度提供。此外，包括在垂直于基板的方向上彼此间隔开的多个沟道部分的晶体管以及包括鳍形沟道部分的晶体管可以一起提供在半导体器件中。因此，具有不同阈值电压的多个晶体管可以提供在半导体器件中。
图3A、4A、5A，6A、7A和8A是沿图1的线A-A'和B-B'截取的截面图。图3B、4B、5B、6B、7B和8B是沿图1的线C-C'和线D-D'截取的截面图。图3C、4C、5C、6C、7C和8C是沿图1的线E-E'和线F-F'截取的截面图。在下文，将参照图1和图3A-8C描述根据示例实施方式的制造半导体器件的方法。
参照图1和图3A至3C，牺牲层101和第一半导体层102可以交替地且重复地层叠在基板100的晶体管区域TA上。牺牲层101和第一半导体层102可以如图3A-图3C所示地重复地层叠三次，但是示例实施方式不限于此。
例如，牺牲层101可以包括相对于第一半导体层102具有蚀刻选择性的材料。根据示例实施方式，牺牲层101可以相对于第一半导体层102具有1:10至1:200的蚀刻选择性。例如，牺牲层101可以包括SiGe、Si和Ge中的一种，第一半导体层102可以包括SiGe、Si和Ge中的另一种。
牺牲层101和第一半导体层102可以通过使用基板100作为籽晶层进行外延工艺而形成。例如，外延工艺可以包括化学气相沉积工艺或分子束外延工艺。牺牲层101和第一半导体层102可以在相同的腔室中顺序地形成。牺牲层101和第一半导体层102可以共形地形成在基板100上。牺牲层101和第一半导体层102可以形成为具有基本上相同的厚度，但是示例实施方式不限于此。
参照图1和图4A至4C，牺牲层101和第一半导体层102可以从将形成第一晶体管的区域(在下文称为第一晶体管区域)去除。为了去除牺牲层101和第一半导体层102，掩模图案可以形成为覆盖将形成第二晶体管的区域(在下文称为第二晶体管区域)和将形成第三晶体管的区域(在下文称为第三晶体管区域)，并且干和/或湿法蚀刻工艺可以使用掩模图案作为蚀刻掩模来进行。因此，基板100可以在第一晶体管区域中被暴露。
第二半导体层110可以形成在第一晶体管区域上。第二半导体层110可以通过使用暴露的基板100作为籽晶层进行选择性外延工艺而形成。由于第二晶体管区域和第三晶体管区域被掩模图案覆盖，所以可以不进行外延生长。例如，第二半导体层110可以包括与第一半导体层102相同的材料。然而，示例实施方式不限于此。第二半导体层110可以形成为具有与形成在第二晶体管区域和第三晶体管区域上的结构的高度相同的高度。第二半导体层110可以形成为具有比形成在第二晶体管区域和第三晶体管区域上的结构的高度低的高度。掩模图案可以通过随后的灰化工艺去除。
参照图1和图5A至5C，第一初始沟道区PCH1、第二初始沟道区PCH2和第三初始沟道区PCH3可以通过对基板100(第二半导体层110可以关于第一晶体管区域形成在其上)进行图案化工艺而分别形成在第一至第三晶体管区域上。图4B和图4C中的牺牲层101和第一半导体层102可以分别对应于图5B和图5C中的初始牺牲图案103和第一半导体图案104。第一初始沟道区PCH1可以具有第一宽度W1，并可以直接连接到基板100。第二初始沟道区PCH2和第三初始沟道区PCH3可以分别具有第二宽度W2和第三宽度W3。
图案化工艺可以包括使用掩模图案(未示出)的各向异性干法蚀刻工艺。第三宽度W3可以大于第二宽度W2。例如，第三宽度W3可以为第二宽度W2的约1.2至约3倍。第一宽度W1可以小于第二宽度W2，但是示例实施方式不限于此。在进行图案化工艺之后，盖绝缘层121可以分别形成在第一至第三初始沟道区PCH1-PCH3上。例如，盖绝缘层121可以通过热氧化工艺形成。例如，形成在第一初始沟道区PCH1上的盖绝缘层121可以包括硅氧化物层，形成在第二初始沟道区PCH2和第三初始沟道区PCH3上的盖绝缘层121可以包括硅锗氧化物层。可选地，盖绝缘层121可以通过沉积工艺形成。
参照图1和图6A至6C，虚设栅极131可以分别形成在第一至第三晶体管区域上。虚设栅极131可以成形为例如在第一方向d1上延伸的线或条的形式。栅掩模图案135可以形成在虚设栅极131上。形成虚设栅极131和栅掩模图案135可以包括顺序地形成虚设栅极层和栅掩模层以及顺序地图案化虚设栅极层和栅掩模层。虚设栅极层可以包括多晶硅。栅掩模层可以包括硅氮化物层或硅氮氧化物层。在图案化工艺期间，盖绝缘层121的一部分可以与虚设栅极层和栅掩模层一起被去除。栅间隔物GS可以形成在虚设栅极131的两个相反的侧壁上。栅间隔物GS可以包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。栅间隔物GS可以通过使用沉积工艺诸如化合气相沉积或原子层沉积形成间隔物层以及随后对其进行各向异性蚀刻工艺而形成。
初始沟道区PCH1-PCH3可以使用栅掩模图案135和栅间隔物GS作为蚀刻掩模来图案化。第一沟道区CH1可以通过图案化工艺形成在第一晶体管区域中。第二初始沟道区PCH2可以通过图案化工艺形成在第二晶体管区域中。结果，第二初始沟道区PCH2的初始牺牲图案103和第一半导体图案104可以分别对应于牺牲图案105和第二沟道部分NS2。此外，第三初始沟道区PCH3的初始牺牲图案103和第一半导体图案104可以分别对应于牺牲图案105和第三沟道部分NS3。
在第二方向d2上，第二沟道部分NS2的长度可以基本上等于第三沟道部分NS3的长度。在第二方向d2上，第一沟道区CH1的长度可以基本上等于第二沟道部分NS2和第三沟道部分NS3的长度。
凹槽区域RS可以通过水平地去除牺牲图案105的一部分而形成。凹槽区域RS的形成可以通过相对于牺牲图案105具有蚀刻选择性的蚀刻源进行。例如，当第一沟道区CH1以及第二沟道部分NS2和第三沟道部分NS3包括硅并且牺牲图案105包括硅锗时，凹槽区域RS的形成可以使用包含过乙酸的蚀刻溶液进行。
阻挡绝缘图案106可以形成在凹槽区域RS中。阻挡绝缘图案106可以彼此间隔开并使第二沟道部分NS2或第三沟道部分NS3插置在其间。阻挡绝缘图案106可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。阻挡绝缘图案106的形成可以包括在形成有凹槽区域RS的所得结构上共形地形成绝缘层之后进行各向异性蚀刻工艺。
参照图1和图7A至7C，源漏区域SD可以形成在每个虚设栅极131的两个相反的侧壁上。源漏区域SD可以通过使用基板100作为籽晶层的选择性外延工艺形成。当晶体管区域TA是NMOSFET区域时，源漏区域SD可以包括向沟道区提供张应力的材料。例如，源漏区域SD可以包括其晶格常数小于硅的晶格常数的硅碳化物层、或其晶格常数基本上等于基板100的晶格常数的硅层。当晶体管区域TA是PMOSFET区域时，源漏区域SD可以包括向沟道区提供压应力的材料。例如，源漏区域SD可以包括其晶格常数大于硅的晶格常数的硅锗层。
参照图1和图8A至8C，层间绝缘层123可以形成在基板100上。然后，层间绝缘层123的一部分可以通过进行平坦化工艺而去除。可以进行平坦化工艺，直到暴露虚设栅极131的上表面。平坦化工艺可以包括回蚀刻和/或化学机械抛光(CMP)工艺。当平坦化层间绝缘层123时，栅掩模图案135可以与层间绝缘层123一起被去除。例如，层间绝缘层123可以包括硅氧化物层或硅氮氧化物层。
通过平坦化工艺暴露的虚设栅极131可以被选择性地去除。盖绝缘层121可以与虚设栅极131的去除同时地或分开地去除。第一沟道区CH1的上表面以及第二初始沟道区PCH2的上表面和第三初始沟道区PCH3的上表面可以通过虚设栅极131的去除而暴露。
牺牲图案105可以从第二初始沟道区PCH2和第三初始沟道区PCH3选择性地去除。例如，当牺牲图案105包括SiGe并且第二沟道部分NS2和第三沟道部分NS3包括硅(Si)时，选择性蚀刻工艺可以使用包含过乙酸的蚀刻溶液进行。蚀刻溶液还可以包括氢氟酸(HF)溶液和去离子水。第一沟道区CH1可以包括与第二沟道部分NS2和第三沟道部分NS3相同的材料。源漏区域SD可以被阻挡绝缘图案106覆盖。因此，源漏区域SD可以被保护而免受用于选择性地去除牺牲图案105的蚀刻溶液影响。
第一沟槽TC1、第二沟槽TC2和第三沟槽TC3可以通过去除第一至第三晶体管区域中的虚设栅极131和牺牲图案105而形成。第一沟槽TC1可以由第一沟道区CH1的上表面和栅间隔物GS限定。第二沟槽TC2可以由第二沟道部分NS2、栅间隔物GS和源漏区域SD(或阻挡绝缘图案106)限定。第二沟槽TC2可以在第二沟道部分NS2之间以及在基板100和最邻近基板100的第二沟道部分NS2之间延伸。第三沟槽TC3可以由第三沟道部分NS3、栅间隔物GS和源漏区域SD限定。第三沟槽TC3可以在第三沟道部分NS3之间以及在基板100和最邻近基板100的第三沟道部分NS3之间延伸。在下文，第二沟道部分NS2可以被称为第二沟道区CH2，第三沟道部分NS3可以被称为第三沟道区CH3。
返回参照图1和图2A至2C，栅绝缘图案和栅电极可以形成在第一至第三沟槽TC1-TC3的每个中。例如，第一栅绝缘图案GI1和第一栅电极GE1可以形成在第一沟槽TC1中，第二栅绝缘图案GI2和第二栅电极GE2可以形成在第二沟槽TC2中，第三栅绝缘图案GI3和第三栅电极GE3可以形成在第三沟槽TC3中。
更具体地，第一至第三栅绝缘图案GI1-GI3和第一至第三栅电极GE1-GE3可以通过在第一沟槽TC1至第三沟槽TC3中顺序地形成栅绝缘层和栅导电层之后进行平坦化工艺而形成。例如，栅绝缘层可以包括硅氧化物层、硅氮氧化物层和高k电介质层中的至少一种，该高k电介质层具有比硅氧化物层的介电常数大的介电常数。例如，栅导电层可以包括掺杂的半导体材料、导电的金属氮化物和金属中的至少一种。
第二栅绝缘图案GI2和第二栅电极GE2可以在第二沟道部分NS2之间以及在基板100和最邻近基板100的第二沟道部分NS2之间延伸。第三栅绝缘图案GI3和第三栅电极GE3可以在第三沟道部分NS3之间以及在基板100和最邻近基板100的第三沟道部分NS3之间延伸。
第一至第三栅绝缘图案GI1-GI3和第一至第三栅电极GE1-GE3的上部可以凹进。接着，盖图案GP可以形成在第一至第三栅绝缘图案GI1-GI3和第一至第三栅电极GE1-GE3的凹进区域中。例如，盖图案GP可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
图9是示出根据示例实施方式的半导体器件的平面图。图10A示出沿图9的线A-A'和线B-B'截取的截面图。图10B示出沿图9的线C-C'和线D-D'截取的截面图。图10C示出沿图9的线E-E'和线F-F'截取的截面图。关于上述元件或操作的重复描述可以被省略。
参照图9和图10A至10C，第一晶体管TR1、第二晶体管TR2和第三晶体管TR3可以提供在基板100上。基板100可以包括晶体管区域TA。第一至第三晶体管TR1-TR3可以具有相同的导电类型。第一至第三晶体管区域TR1-TR3可以分别包括第一有源区ACT1、第二有源区ACT2和第三有源区ACT3。第一至第三有源区ACT1-ACT3可以分别包括第一沟道区CH1、第二沟道区CH2和第三沟道区CH3。第一至第三有源区ACT1-ACT3还可以包括彼此间隔开并使沟道区插置在其间的源漏区域SD。源漏区域SD可以是使用基板100作为籽晶层形成的外延图案。
第一至第三晶体管TR1-TR3可以配置为具有彼此不同的阈值电压。例如，第二晶体管TR2的阈值电压可以大于第三晶体管TR3的阈值电压，第一晶体管TR1的阈值电压可以大于第二晶体管TR2的阈值电压。例如，第一晶体管TR1可以具有约0.30V至约0.59V的阈值电压，第二晶体管TR2可以具有约0.21V至约0.29V的阈值电压，第三晶体管TR3可以具有约0.15V至约0.20V的阈值电压。然而，示例实施方式不限于此。
第一至第三沟道区CH1-CH3可以具有基本上相同的掺杂浓度。第一至第三晶体管TR1-TR3的栅绝缘层可以包括相同的材料并可以被同时形成，这将在后面在根据示例实施方式的半导体器件的制造方法中描述。
第一至第三沟道区CH1-CH3的每个可以包括在垂直于基板100的上表面的方向上彼此间隔开的多个沟道部分。例如，第一沟道区CH1可以包括三个第一沟道部分NS1，第二沟道区CH2可以包括三个第二沟道部分NS2，第三沟道区CH3可以包括三个第三沟道部分NS3。分别包括在第一至第三沟道区CH1-CH3中的第一至第三沟道部分NS1-NS3的各自的数目不限于三个，可以是大于一的任何数。第一至第三沟道部分NS1-NS3的每个的数目可以是相同的，但是示例实施方式不限于此。第一至第三沟道部分NS1-NS3可以与基板100的上表面间隔开。第一至第三沟道部分NS1-NS3可以包括相同的材料。例如，第一至第三沟道部分NS1-NS3可以包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。第一栅电极GE1可以在第一沟道部分NS1之间以及在基板100和最邻近基板100的第一沟道部分NS1之间延伸。
阻挡绝缘图案106可以提供在源漏区域SD与栅结构(或第一栅电极GE)之间。阻挡绝缘图案106可以彼此间隔开并使第一沟道部分NS1插置在其间。
在第一方向d1上，第一沟道部分NS1的第四宽度W4可以小于第二沟道部分NS2的第二宽度W2。例如，第二宽度W2可以为第四宽度W4的约1.2至约3倍。在第一方向d1上，第三沟道部分NS3的第三宽度W3可以大于第二沟道部分NS2的第二宽度W2。例如，第三宽度W3可以为第二宽度W2的约1.2至约3倍。在第二方向d2上，第一至第三沟道部分NS1-NS3的每个的长度可以基本上彼此相等。
由于第二宽度至第四宽度之间的差异，第一晶体管TR1的阈值电压可以大于第二晶体管TR2的阈值电压，第二晶体管TR2的阈值电压可以大于第三晶体管TR3的阈值电压。
根据示例实施方式，具有不同阈值电压的多个晶体管可以提供在半导体器件中。例如，具有不同阈值电压的该多个晶体管可以通过改变沟道区的宽度来提供。
图11A、12A、13A和14A是沿图9的线A-A'和B-B'截取的截面图。图11B、12B、13B和14B是沿图9的线C-C'和D-D'截取的截面图。图11C、12C、13C和14C是沿图9的线E-E'和线F-F'截取的截面图。在下文，将参照图9以及图11A至14C描述根据示例实施方式的制造半导体器件的方法。
参照图9以及图11A至11C，在对参照图3A至3C描述的所得物进行图案化工艺之后，第一初始沟道区PCH1、第二初始沟道区PCH2和第三初始沟道区PCH3可以分别形成在第一晶体管区域、第二晶体管区域和第三晶体管区域上。图3A至3C中示出的牺牲层101和第一半导体层102可以分别对应于图11A至11C中示出的初始牺牲图案103和第一半导体图案104。第一至第三初始沟道区PCH1-PCH3可以具有彼此不同的宽度。例如，第一初始沟道区PCH1可以具有第四宽度W4，第二初始沟道区PCH2和第三初始沟道区PCH3可以分别具有第二宽度W2和第三宽度W3。第三宽度W3可以大于第二宽度W2。例如，第三宽度W3可以是第二宽度W2的约1.2至约3倍。第二宽度W2可以大于第四宽度W4。例如，第二宽度W2可以是第四宽度W4的约1.2至约3倍。在进行图案化工艺之后，盖绝缘层121可以形成在第一至第三初始沟道区PCH1-PCH3上。
参照图9和图12A至12C，虚设栅极131可以分别形成在第一至第三晶体管区域上。虚设栅极131可以成形为例如在第一方向d1上延伸的线或杆的形式。栅掩模图案135可以形成在虚设栅极131上。虚设栅极层可以包括多晶硅。栅掩模层可以包括硅氮化物层或硅氮氧化物层。在图案化工艺期间，盖绝缘层121的一部分可以与虚设栅极层和栅掩模层一起被去除。栅间隔物GS可以形成在虚设栅极131的两个相反的侧壁上。栅间隔物GS可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。第一至第三初始沟道区PCH1-PCH3可以使用栅掩模图案135和栅间隔物GS作为蚀刻掩模而形成。结果，可以形成第一沟道部分NS1、第二沟道部分NS2和第三沟道部分NS3以及牺牲图案105。凹槽区域RS可以通过水平地去除牺牲图案105的一部分而形成。阻挡绝缘图案106可以形成在每个凹槽区域RS中。
参照图9和图13A至13C，源漏区域SD可以分别形成在每个虚设栅极131的两个相反的侧壁上。源漏区域SD可以通过使用基板100作为籽晶层的选择性外延工艺形成。当晶体管区域TA是NMOSFET区域时，源漏区域SD可以包括向沟道区提供张应力的材料。例如，源漏区域SD可以包括其晶格常数小于硅的晶格常数的硅碳化物层，或其晶格常数基本上等于基板100的晶格常数的硅层。当晶体管区域TA是PMOSFET区域时，源漏区域SD可以包括向沟道区提供压应力的材料。例如，源漏区域SD可以包括其晶格常数大于硅的晶格常数的硅锗层。
参照图9和图14A至14C，层间绝缘层123可以形成在基板100上。然后，层间绝缘层123的一部分可以通过进行平坦化工艺而去除。平坦化工艺可以被进行，直到虚设栅极131的上表面被暴露。平坦化工艺可以包括回蚀刻和/或化学机械抛光(CMP)工艺。当平坦化层间绝缘层123时，栅掩模图案135可以与层间绝缘层123一起被去除。例如，层间绝缘层123可以包括硅氧化物层或硅氮氧化物层。
通过平坦化工艺暴露的虚设栅极131可以被选择性地去除。盖绝缘层121可以与虚设栅极131的去除同时地或分开地去除。第一至第三初始沟道区PCH1-PCH3的上表面可以通过虚设栅极131的去除而暴露。
牺牲图案105可以从第一至第三初始沟道区PCH1-PCH3选择性地去除。例如，当牺牲图案105包括SiGe并且第一至第三沟道部分NS1-NS3包括硅(Si)时，选择性蚀刻工艺可以使用包含过乙酸的蚀刻溶液进行。蚀刻溶液还可以包括氢氟酸(HF)溶液和去离子水。源漏区域SD可以被阻挡绝缘图案106覆盖。因此，源漏区域SD可以被保护而免受用于选择性地去除牺牲图案105的蚀刻溶液影响。第一沟槽TC1、第二沟槽TC2和第三沟槽TC3可以通过去除虚设栅极131和牺牲图案105而形成在第一至第三晶体管区域中。
返回参照图9和图10A至10C，栅绝缘层和栅电极可以形成在第一至第三沟槽TC1-TC3的每个中。例如，第一栅绝缘图案GI1和第一栅电极GE1可以形成在第一沟槽TC1中，第二栅绝缘图案GI2和第二栅电极GE2可以形成在第二沟槽TC2中，第三栅绝缘图案GI3和第三栅电极GE3可以形成在第三沟槽TC3中。
更具体地，第一至第三栅绝缘图案GI1-GI3和第一至第三栅电极GE1-GE3可以通过在第一至第三沟槽TC1-TC3中顺序地形成栅绝缘层和栅导电层之后进行平坦化工艺而形成。第一至第三栅绝缘图案GI1-GI3的上部和第一至第三栅电极GE1-GE3的上部可以凹进。接着，盖图案GP可以形成在第一至第三栅绝缘图案GI1-GI3和第一至第三栅电极GE1-GE3的凹进区域中。例如，盖图案GP可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
图15是示出根据示例实施方式的半导体器件的平面图。图16A示出沿图15的线A-A'和线B-B'截取的截面图。图16B示出沿图15的线C-C'和线D-D'截取的截面图。图16C示出沿图15的线E-E'和线F-F'截取的截面图。为了描述的简化，重复的描述将被省略。
参照图15和图16A至16C，第一晶体管TR1、第二晶体管TR2和第三晶体管TR3可以提供在基板100上。基板100可以包括晶体管区域TA。第一至第三晶体管TR1-TR3具有相同的导电类型。第一至第三晶体管区域TR1-TR3可以分别包括第一有源区ACT1、第二有源区ACT2和第三有源区ACT3。第一至第三有源区ACT1-ACT3可以分别包括第一沟道区CH1、第二沟道区CH2和第三沟道区CH3。第一至第三有源区ACT1-ACT3还可以包括彼此间隔开并使沟道区插置在其间的源漏区域SD。源漏区域SD可以是使用基板100作为籽晶层形成的外延图案。
第二沟道区CH2和第三沟道区CH3的每个可以包括在垂直于基板100(例如基板100的上表面)的方向上彼此间隔开的多个沟道部分。例如，第二沟道区CH2可以包括三个第二沟道部分NS2，第三沟道区CH3可以包括三个第三沟道部分NS3。第二沟道部分NS2和第三沟道部分NS3的每个的数目不限于三个。在第一方向d1上，第二沟道部分NS2的第五宽度W5可以基本上等于第三沟道部分NS3的第六宽度W6。可选地，在第一方向d1上，第二沟道部分NS2的第五宽度W5可以不同于第三沟道部分NS3的第六宽度W6。
第一晶体管TR1的第一沟道区CH1可以具有从基板100的上表面突出的鳍形状。第一沟道区CH1可以包括与第二沟道区CH2和第三沟道区CH3相同的材料。在第一方向d1上，第一沟道区CH1的第一宽度W1可以小于或等于第二沟道区CH2的第五宽度W5。然而，示例实施方式不限于此。
第一至第三晶体管TR1-TR3可以分别包括第一栅电极GE1、第二栅电极GE2和第三栅电极GE3。第一栅电极GE1和第二栅电极GE2可以包括相同的材料。例如，第一栅电极GE1和第二栅电极GE2可以包括TiN、TiAlN和TiAlC中的一种。第三栅电极GE3可以包括具有与第一栅电极GE1和第二栅电极GE2的材料不同的功函数的材料。例如，第三栅电极GE3可以包括TiN、TiAlN和TiAlC中的没有被包括在第一栅电极GE1和第二栅电极GE2中的另一种。
第一至第三晶体管TR1-TR3可以配置为具有彼此不同的阈值电压。例如，第三晶体管TR3的阈值电压可以大于第二晶体管TR2的阈值电压，第二晶体管TR2的阈值电压可以大于第一晶体管TR1的阈值电压。第三栅电极GE3的功函数可以不同于第二栅电极GE2的功函数。因此，第二晶体管TR2的阈值电压可以不同于第三晶体管TR3的阈值电压。例如，第三晶体管TR3可以具有约0.30V至约0.59V的阈值电压，第二晶体管TR2可以具有约0.21V至约0.29V的阈值电压，第一晶体管TR1可以具有约0.15V至约0.20V的阈值电压。然而，示例实施方式不限于此。
图17A示出沿图15的线A-A'和线B-B'截取的截面图。图17B示出沿图15的线C-C'和线D-D'截取的截面图。图17C示出沿图15的线E-E'和线F-F'截取的截面图。在下文，将参照图15和图17A至17C描述根据示例实施方式的制造半导体器件的方法。
参照图15和图17A至17C，在对参照图4A至4C描述的所得物进行图案化工艺之后，第一初始沟道区PCH1、第二初始沟道区PCH2和第三初始沟道区PCH3可以分别形成在第一晶体管区域、第二晶体管区域和第三晶体管区域上。图4B和图4C中示出的牺牲层101和第一半导体层102可以对应于图17B和图17C中的初始牺牲图案103和第一半导体图案104。
图17A的第一初始沟道区PCH1可以具有第一宽度W1。第二初始沟道区PCH2和第三初始沟道区PCH3可以具有彼此相同的宽度。例如，第二初始沟道区PCH2可以具有第五宽度W5，第三初始沟道区PCH3可以具有第六宽度W6。第五宽度W5可以与第六宽度W6相同。可选地，第五宽度W5可以不同于第六宽度W6。在进行图案化工艺之后，盖绝缘层121可以形成在第一至第三初始沟道区PCH1-PCH3上。
在下文，与图6A至图6C、图7A至图7C和图8A至图8C相同的工艺可以对以上在图17A-17C中描述的工艺的所得物进行。
返回参照图15和图16A至图16C，可以形成第一至第三栅绝缘图案GI1-GI3以及第一至第三栅电极GE1-GE3。第一栅电极GE1和第二栅电极GE2可以包括相同的材料以具有相同的功函数并可以被同时形成。第三栅电极GE3可以包括具有与第一栅电极GE1和第二栅电极GE2的材料不同的功函数的材料。例如，第一栅电极GE1和第二栅电极GE2可以包括TiN、TiAlN和TiAlC中的一种，第三栅电极GE3可以包括TiN、TiAlN和TiAlC中的另一种。例如，第三栅电极GE3可以在形成第一栅电极GE1和第二栅电极GE2之后形成。也就是，第三晶体管区域可以在形成第一栅电极GE1和第二栅电极GE2期间被绝缘层遮盖，然后第三栅电极GE3可以在去除绝缘层之后形成。
图18是示出根据示例实施方式的沟道区的形状的截面图。沟道区CH可以包括垂直地彼此间隔开的沟道部分NS。每个沟道部分NS的外周边表面可以具有这样的形状使得拐角被圆化。沟道部分NS的形状可以通过表面处理形成。例如，表面处理可以包括将沟道部分NS的表面暴露到包含氯化氢(HCl)的气体以及在氢(H2)气氛中退火。
图19是CMOS SRAM单元的等效电路图，根据示例实施方式的晶体管提供在该CMOSSRAM单元中。参照图19，CMOS SRAM单元可以包括一对驱动晶体管TD1和TD2、一对传输晶体管TT1和TT2以及一对负载晶体管TL1和TL2。第一和第二驱动晶体管TD1和TD2可以是下拉晶体管，第一和第二传输晶体管TT1和TT2可以是传输晶体管，第一和第二负载晶体管TL1和TL2可以是上拉晶体管。第一和第二驱动晶体管TD1和TD2以及第一和第二传输晶体管TT1和TT2可以是NMOS晶体管，第一和第二负载晶体管TL1和TL2可以是PMOS晶体管。第一驱动晶体管TD1和第一传输晶体管TT1可以彼此串联连接。第一驱动晶体管TD1的源区可以电连接到接地线Vss，第一传输晶体管TT1的漏区可以电连接到第一位线BL1。第二驱动晶体管TD2和第二传输晶体管TT2可以彼此串联连接。第二驱动晶体管TD2的源区可以电连接到接地线Vss，第二传输晶体管TT2的漏区可以电连接到第二位线BL2。
第一负载晶体管TL1的源区和漏区可以分别电连接到电源线Vcc和第一驱动晶体管TD1的漏区。第二负载晶体管TL2的源区和漏区可以分别电连接到电源线Vcc和第二驱动晶体管TD2的漏区。第一负载晶体管TL1的漏区、第一驱动晶体管TD1的漏区和第一传输晶体管TT1的源区可以电连接到第一节点N1。第二负载晶体管TL2的漏区、第二驱动晶体管TD2的漏区和第二传输晶体管TT2的源区可以电连接到第二节点N2。第一驱动晶体管TD1的栅电极和第一负载晶体管TL1的栅电极可以电连接到第二节点N2，第二驱动晶体管TD2的栅电极和第二负载晶体管TL2的栅电极可以电连接到第一节点N1。第一传输晶体管TT1的栅电极和第二传输晶体管TT2的栅电极可以电连接到字线WL。第一驱动晶体管TD1、第一传输晶体管TT1和第一负载晶体管TL1可以被包括在第一半单元H1中，第二驱动晶体管TD2、第二传输晶体管TT2和第二负载晶体管TL2可以被包括在第二半单元H2中。
第一和第二驱动晶体管TD1和TD2、第一和第二传输晶体管TT1和TT2以及第一和第二负载晶体管TL1和TL2中的至少三个可以包括根据示例实施方式的具有彼此不同的阈值电压的第一至第三晶体管。
尽管已经示出并描述了几个实施方式，但是本领域技术人员将理解，可以在示例性实施方式中进行变化而没有脱离本公开的原理和精神，本公开的范围由权利要求书及其等同物限定。
本申请要求于2015年12月9日在韩国知识产权局提交的韩国专利申请第10-2015-0175226号的优先权，其公开内容通过引用整体结合于此。

Claims (22)

1.一种半导体器件，包括：
提供在同一基板上的第一晶体管、第二晶体管和第三晶体管，所述第一晶体管至所述第三晶体管的每个包括彼此间隔开的源区和漏区、在所述基板上在第一方向上延伸且插置在所述源区和漏区之间的栅结构、以及将所述源区和漏区连接到彼此的沟道区，
其中所述第二晶体管的沟道区和所述第三晶体管的沟道区的每个包括多个沟道部分，所述多个沟道部分在垂直于所述基板的上表面的第二方向上彼此间隔开并分别连接到所述源区和漏区，所述第一晶体管的沟道区具有连接到所述基板的单个沟道部分，
其中所述第一晶体管至所述第三晶体管的所述栅结构分别包括第一栅电极、第二栅电极和第三栅电极，所述第二栅电极在所述第一方向上在所述第二晶体管的所述沟道区的所述多个沟道部分之间延伸，所述第三栅电极在所述第一方向上在所述第三晶体管的所述沟道区的所述多个沟道部分之间延伸，并且
其中所述第三晶体管的沟道部分在所述第一方向上的宽度大于所述第二晶体管的沟道部分在所述第一方向上的宽度。
2.根据权利要求1所述的半导体器件，其中所述第二晶体管的阈值电压大于所述第三晶体管的阈值电压。
3.根据权利要求2所述的半导体器件，其中所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。
4.根据权利要求2所述的半导体器件，其中所述第一晶体管的沟道区具有从所述基板的所述上表面突出的鳍的形状。
5.根据权利要求2所述的半导体器件，其中所述第一晶体管的阈值电压小于所述第三晶体管的阈值电压。
6.根据权利要求1所述的半导体器件，其中所述第一晶体管至所述第三晶体管具有相同的导电类型。
7.根据权利要求1所述的半导体器件，其中所述第三晶体管的沟道部分在第三方向上的长度等于所述第二晶体管的沟道部分在所述第三方向上的长度，所述第三方向平行于所述基板的上表面并交叉所述第一方向。
8.根据权利要求1所述的半导体器件，其中所述第二晶体管的所述多个沟道部分具有相同的厚度。
9.根据权利要求1所述的半导体器件，其中所述第二晶体管的沟道部分的厚度等于所述第三晶体管的沟道部分的厚度。
10.根据权利要求1所述的半导体器件，其中所述第二晶体管的所述多个沟道部分的数量等于所述第三晶体管的所述多个沟道部分的数量。
11.根据权利要求1所述的半导体器件，其中所述第一栅电极至所述第三栅电极的功函数彼此相等。
12.一种半导体器件，包括：
提供在同一基板上的第一晶体管、第二晶体管和第三晶体管，所述第一晶体管至所述第三晶体管的每个包括彼此间隔开的源区和漏区、在所述基板上在第一方向上延伸并插置在所述源区和漏区之间的栅结构、以及将所述源区和漏区连接到彼此的沟道区，
其中所述第一晶体管的沟道区具有连接到所述基板的单个沟道部分并具有从所述基板的上表面突出的鳍的形状，并且
其中所述第二晶体管的沟道区和所述第三晶体管的沟道区的每个包括多个沟道部分，所述多个沟道部分在垂直于所述基板的上表面的第二方向上彼此间隔开并分别连接到所述源区和漏区，
其中所述第一晶体管至所述第三晶体管的所述栅结构分别包括第一栅电极、第二栅电极和第三栅电极，所述第二栅电极在所述第一方向上在所述第二晶体管的所述沟道区的所述多个沟道部分之间延伸，所述第三栅电极在所述第一方向上在所述第三晶体管的所述沟道区的所述多个沟道部分之间延伸。
13.根据权利要求12所述的半导体器件，其中所述第一晶体管的阈值电压小于所述第二晶体管的阈值电压。
14.根据权利要求12所述的半导体器件，其中所述第三晶体管的沟道部分在所述第一方向上的宽度大于所述第二晶体管的沟道部分在所述第一方向上的宽度。
15.根据权利要求14所述的半导体器件，其中所述第三晶体管的阈值电压小于所述第二晶体管的阈值电压。
16.根据权利要求12所述的半导体器件，其中其中所述第三栅电极的功函数大于所述第二栅电极的功函数。
17.根据权利要求16所述的半导体器件，其中所述第二晶体管的阈值电压大于所述第三晶体管的阈值电压。
18.根据权利要求12所述的半导体器件，其中所述第一晶体管至所述第三晶体管具有相同的导电类型。
19.根据权利要求12所述的半导体器件，其中所述第三晶体管的沟道部分在第三方向上的长度等于所述第二晶体管的沟道部分在所述第三方向上的长度，所述第三方向平行于所述基板的上表面并交叉所述第一方向。
20.根据权利要求12所述的半导体器件，其中所述第二晶体管的所述多个沟道部分具有相同的厚度。
21.根据权利要求20所述的半导体器件，其中所述第二晶体管的沟道部分的厚度等于所述第三晶体管的沟道部分的厚度。
22.根据权利要求12所述的半导体器件，其中所述第二晶体管的所述多个沟道部分的数量等于所述第三晶体管的所述多个沟道部分的数量。
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