TWI760172B - 半導體記憶體裝置及其製作方法 - Google Patents

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Abstract

提供一種半導體記憶體裝置。所述半導體記憶體裝置包括：第一半導體圖案，包括第一雜質區、第二雜質區及通道區，所述第一雜質區在第一方向上與基板間隔開且具有第一導電類型，所述第二雜質區具有與第一導電類型不同的第二導電類型，且所述通道區位於第一雜質區與第二雜質區之間；第一導電連接線，連接至第一雜質區且在與第一方向不同的第二方向上延伸；以及第一閘極結構，在第一方向上延伸且包括第一閘極電極及第一閘極絕緣膜，其中第一閘極電極穿透通道區，且第一閘極絕緣膜位於第一閘極電極與第一半導體圖案之間。

Description

半導體記憶體裝置及其製作方法
示例性實施例是有關於一種半導體記憶體裝置及/或製作所述半導體記憶體裝置的方法，且更具體而言是有關於一種具有改善的電性特性的三維半導體記憶體裝置及/或製作所述三維半導體記憶體裝置的方法。
為滿足消費者所要求的預期效能及低價格，需要/追求提高半導體元件的積體度。在半導體元件的情形中，由於積體度是決定產品價格的重要因素，因此尤其需要/追求提高的積體度。
在傳統的二維半導體元件或平面半導體元件的情形中，由於二維半導體元件或平面半導體元件的積體度主要由單位記憶體胞元佔據的面積決定，因此精細圖案形成技術的水平會大大影響積體度。然而，由於需要非常高的價格的設備（例如用於圖案小型化的光微影工具），二維半導體元件的積體度正在增大但仍然有限。因此，提出具有三維地排列的記憶體胞元的三維半導體記憶體元件。
一些示例性實施例提供一種具有改善的電性特性及/或可靠性的三維半導體記憶體裝置。
作為另外一種選擇或另外地，一些示例性實施例提供一種製作具有改善的電性特性及/或可靠性的三維半導體記憶體裝置的方法。
然而，示例性實施例並非受限於本文中所述的實施例。藉由參照以下給出的示例性實施例的詳細說明，示例性實施例的以上及其他態樣對於示例性實施例所屬技術中具有通常知識者而言將變得更顯而易見。
根據一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：第一半導體圖案，包括第一雜質區、第二雜質區及通道區，所述第一雜質區在第一方向上與基板間隔開且具有第一導電類型，所述第二雜質區具有與所述第一導電類型不同的第二導電類型，且所述通道區位於所述第一雜質區與所述第二雜質區之間；第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸；以及第一閘極結構，在所述第一方向上延伸且包括第一閘極電極及第一閘極絕緣膜。所述第一閘極電極穿透所述通道區，且所述第一閘極絕緣膜位於所述第一閘極電極與所述第一半導體圖案之間。
根據一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：半導體圖案，包括第一雜質區、第二雜質區及通道區，所述第一雜質區在第一方向上與基板間隔開且具有第一導電類型，所述第二雜質區具有與所述第一導電類型不同的第二導電類型，且所述通道區位於所述第一雜質區與所述第二雜質區之間；第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸；以及第二導電連接電極，在所述第一方向上延伸，穿透所述第二雜質區且接觸所述半導體圖案。
根據一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：周邊電路區，位於基板上；以及胞元陣列區，在第一方向上堆疊於所述周邊電路區上。所述周邊電路區包括周邊電路，所述周邊電路被配置成控制所述胞元陣列區。所述胞元陣列區包括：多個半導體圖案，在所述第一方向上堆疊於所述基板上，所述半導體圖案中的每一者包括第一雜質區、第二雜質區及通道區，所述第一雜質區具有第一導電類型，所述第二雜質區具有與所述第一導電類型不同的第二導電類型，所述通道區位於所述第一雜質區與所述第二雜質區之間；第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸；以及第一閘極結構，在所述第一方向上延伸且包括閘極電極及閘極絕緣膜。所述第一導電連接線及所述閘極電極中的每一者接觸周邊電路，且所述閘極電極穿透所述通道區。
根據一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：第一雜質區，具有第一導電類型；第二雜質區，具有與所述第一導電類型不同的第二導電類型；通道區，界定於所述第一雜質區與所述第二雜質區之間；第一閘極結構，包括第一閘極電極及第一閘極絕緣膜且在第一方向上延伸，所述第一閘極結構位於所述第一雜質區與所述第二雜質區之間，所述第一閘極絕緣膜在所述通道區與所述第一閘極電極之間包繞所述第一閘極電極的周邊；以及第一導電連接線，在與所述第一方向不同的第二方向上延伸且接觸所述第一雜質區。所述通道區環繞所述第一閘極結構的至少一部分。
根據一些示例性實施例，提供一種製作半導體記憶體裝置的方法，所述方法包括：在基板上形成模製結構，所述模製結構包括多個垂直地堆疊的模製層，每一模製層包括第一絕緣膜及第二絕緣膜；形成第一孔至第三孔以及第四孔，所述第一孔至第三孔具有接觸形式，所述第一孔至第三孔穿透所述模製結構且依序排列於第一方向上，所述第四孔具有在與所述第一方向不同的第二方向上延伸的線形式，所述第四孔相鄰於所述第一孔；對藉由所述第一孔及所述第二孔暴露出的所述第二絕緣膜進行局部地蝕刻，以形成通道凹槽；形成閘極絕緣膜及通道區，所述閘極絕緣膜及所述通道區填充所述通道凹槽且包含半導體材料；對藉由所述第三孔暴露出的所述第二絕緣膜進行局部地蝕刻，以形成源極凹槽；形成第一雜質區，所述第一雜質區填充所述源極凹槽且包含具有第一導電類型的半導體材料；對藉由所述第四孔暴露出的所述第二絕緣膜進行局部地蝕刻，以形成用於暴露出所述通道區的汲極凹槽；形成第二雜質區，所述第二雜質區填充所述汲極凹槽的一部分且包含具有與所述第一導電類型不同的第二導電類型的半導體材料；以及形成閘極電極、第一導電連接線及第二導電連接線，所述閘極電極填充所述第一孔及所述第二孔，所述第一導電連接線接觸所述第一雜質區且填充所述第三孔，所述第二導電連接線接觸所述第二雜質區且填充所述汲極凹槽的其餘部分。
圖1A及圖1B是根據一些示例性實施例的半導體記憶體裝置的單位胞元的電路圖。圖2是用於闡釋圖1A所示單位胞元的操作的圖。
參照圖1A及圖2，根據一些示例性實施例的半導體記憶體裝置可包括半導體區，所述半導體區包括p型雜質區（p+）、n型雜質區（n+）以及位於p型雜質區（p+）與n型雜質區（n+）之間的基極區（基極）。
半導體記憶體裝置可包括例如放置於基極區（基極）上的第一閘極電極GE1及第二閘極電極GE2。第一閘極電極GE1較第二閘極電極GE2相對於p型雜質區（p+）而言可更靠近p型雜質區（p+）。第一閘極電極GE1及基極區（基極）可界定第一控制電晶體T1。第二閘極電極GE2及基極區（基極）可界定第二控制電晶體T2。
舉例而言，p型雜質區（p+）可為或可對應於陽極區，且n型雜質區（n+）可為或可對應於陰極區。基極區（基極）可為或可對應於電荷在其中移動的通道區。p型雜質區（p+）可連接至例如位元線，且可向p型雜質區（p+）施加位元線電壓VBL 。n型雜質區（n+）可連接至共用源極區，且可向n型雜質區（n+）施加源極電壓VS 。舉例而言，源極電壓VS 可為或可對應於地電壓。
p型雜質區（p+）可由摻雜有p型雜質（例如硼）的半導體材料（例如矽）形成，且n型雜質區（n+）可由摻雜有n型雜質（例如磷及/或砷）的半導體材料（例如矽）形成。作為實例，基極區（基極）可由未經摻雜或僅輕微摻雜有雜質的本徵半導體材料形成。基極區（基極）可由未經摻雜的半導體材料（例如未經摻雜的矽）形成（例如，可包含未經摻雜的半導體材料（例如未經摻雜的矽））。作為另一實例，基極區（基極）可由摻雜有低濃度的p型雜質的半導體材料形成。當基極區（基極）摻雜有p型雜質時，基極區（基極）的摻雜濃度較p型雜質區（p+）的摻雜濃度低（例如，低若干數量級）。
藉由向第一閘極電極GE1施加正的第一電壓V1，基極區（基極）的一部分可展現出n型半導體材料的特性。藉由向第二閘極電極GE2施加為負電壓的第二電壓V2，基極區（基極）的其餘部分可展現出p型半導體材料的特性。即使或當基極區（基極）由本徵半導體材料或p型半導體材料（例如，輕微摻雜的p型半導體材料）形成或包含本徵半導體材料或p型半導體材料（例如，輕微摻雜的p型半導體材料）時，藉由向第一閘極電極GE1及第二閘極電極GE2施加電壓，可調製基極區（基極）的電性性質。舉例而言，在其中向第一閘極電極GE1及第二閘極電極GE2施加電壓的狀態中，半導體記憶體裝置的半導體區可具有pnpn結構。作為另外一種選擇或另外地，示例性實施例的半導體記憶體裝置可為或可包括包含閘流體結構（thyristor structure）的記憶體裝置。
以下將闡述示例性實施例的半導體記憶體裝置的操作。
具有pnpn結構的p型雜質區（p+）、基極區（基極）及n型雜質區（n+）的能帶圖可處於第一狀態（圖2中所示的傳導帶CB及價帶VB中的實線）中。舉例而言，第一狀態在位元線電壓VBL 與源極電壓VS 之間可不具有電壓差。在第一狀態中，電流可不在p型雜質區（p+）與n型雜質區（n+）之間流動。
當向位元線電壓VBL 施加正電壓時，p型雜質區（p+）、基極區（基極）及n型雜質區（n+）的能帶圖可處於第二狀態中（如傳導帶CB及價帶VB的虛線中）。
在第二狀態中，被施加至p型雜質區（p+）的空穴可不超過p型雜質區（p+）與基極區（基極）之間的能量障壁。此外，被施加至n型雜質區（n+）的電子可不超過n型雜質區（n+）與基極區（基極）之間的能量障壁。
舉例而言，即使位元線電壓VBL 與源極電壓VS 之間存在電壓差，電流亦不會在p型雜質區（p+）與n型雜質區（n+）之間良好地流動或根本不流動。
因此，當向第一閘極電極GE1及/或第二閘極電極GE2施加脈衝電壓時，p型雜質區（p+）與基極區（基極）之間的能量障壁及/或n型雜質區（n+）與基極區（基極）之間的能量障壁可暫時降低。
當n型雜質區（n+）與基極區（基極）之間的能量障壁降低時(iii)，n型雜質區（n+）的電子可移動至基極區（基極）(i)。當p型雜質區（p+）與基極區（基極）之間的能量障壁降低時(iv)，p型雜質區（p+）的空穴可移動至基極區（基極）(ii)。
移動至基極區（基極）的電子(i)可降低p型雜質區（p+）與基極區（基極）之間的能量障壁。此外，移動至基極區（基極）的空穴(ii)可降低n型雜質區（n+）與基極區（基極）之間的能量障壁。
產生此種正回饋迴路，且p型雜質區（p+）與基極區（基極）之間的能量障壁以及n型雜質區（n+）與基極區（基極）之間的能量障壁可減小/崩潰。p型雜質區（p+）、基極區（基極）及n型雜質區（n+）的能帶圖可處於第三狀態（交替的長虛線與短虛線的傳導帶CB及價帶VB）中。
在第三狀態中，p型雜質區（p+）與n型雜質區（n+）之間的電流可如p-i-n二極體般流動。
與上述配置/示例性實施例不同，可不向第一閘極電極GE1及/或第二閘極電極GE2施加脈衝電壓。在此種情形中，藉由進一步增大位元線電壓VBL 與源極電壓VS 之間的電壓差，可使電流在p型雜質區（p+）與n型雜質區（n+）之間如p-i-n二極體般流動。
在圖1B中，在p型雜質區（p+）與n型雜質區（n+）之間可進一步放置有選擇電晶體TSEL 。藉由調節被施加至選擇電晶體TSEL 的選擇電壓VSEL ，可控制電荷在p型雜質區（p+）與n型雜質區（n+）之間的移動。
作為另外一種選擇或另外地，藉由調節被施加至選擇電晶體TSEL 的選擇電壓VSEL ，p型雜質區（p+）與n型雜質區（n+）之間的電流可減小或停止/變為0。作為另外一種選擇或另外地，藉由將位元線電壓VBL 與源極電壓VS 之間的電壓差減小至臨限值或小於臨限值，p型雜質區（p+）與n型雜質區（n+）之間的電流可停止/變為0。
與前述配置不同，基極區（基極）可包括n型基極區及p型基極區。n型基極區（基極）可由摻雜有n型雜質的半導體材料形成/包含摻雜有n型雜質的半導體材料，且p型基極區（基極）可由摻雜有p型雜質的半導體材料形成/包含摻雜有p型雜質的半導體材料。基極區（基極）的n型基極區接觸p型雜質區（p+）。舉例而言，在其中沒有電壓被施加至第一閘極電極GE1及第二閘極電極GE2的狀態中，半導體記憶體裝置的半導體區可具有pnpn結構。基極區（基極）的n型基極區的雜質濃度可較n型雜質區（n+）的雜質濃度低（例如，低一或多個數量級）。基極區（基極）的p型基極區的雜質濃度可較p型雜質區（p+）的雜質濃度低（例如，低一或多個數量級）。
在此種情形中，作為實例，可不存在第一閘極電極GE1或第二閘極電極GE2。作為另一實例，可不存在第一閘極電極GE1及第二閘極電極GE2二者。然而，可形成/包括對基極區（基極）的能帶進行調節的第一閘極電極GE1及第二閘極電極GE2中的至少一者，以使得電荷可在較低位元線電壓VBL 下在p型雜質區（p+）與n型雜質區（n+）之間移動。
圖3至圖4B是示出根據一些示例性實施例的半導體記憶體裝置的示例性透視圖。作為參照，圖3至圖4B可為具有圖1A中所示的電路圖的半導體記憶體裝置的透視圖。
首先，參照圖1A及圖3，胞元陣列區CA可包括設置於基板SUB上的多個單位胞元；所述多個單位胞元中的每一者可包括圖1A中所示的特徵。
基板SUB可為或可包含塊狀矽或絕緣體上矽（silicon-on-insulator，SOI）。作為另外一種選擇，基板SUB可為矽基板或者可包含但不限於例如以下其他材料：異質的第IV族半導體材料（例如矽鍺、絕緣體上矽鍺（silicon germanium on insulator，SGOI））或第III-V族化合物半導體材料（例如銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵）。在以下說明中，基板SUB將被闡述為矽（例如，單晶矽）基板。
在基板SUB上可設置有包括第一層L1、第二層L2及第三層L3的堆疊結構SS。堆疊結構SS的第一層L1、第二層L2及第三層L3可被堆疊成在與基板SUB的頂表面垂直的方向（即，第三方向D3）上彼此間隔開。第一層L1、第二層L2及第三層L3中的每一者可包括多個半導體圖案SP、第一閘極電極GE1及第二閘極電極GE2、第一導電連接線EL_A及第二導電連接線EL_C。
就平面圖而言，每一半導體圖案SP可包括其中連接有多個閉合迴路的形狀。舉例而言，每一閉合迴路可具有圓形或橢圓形的環狀形狀。作為另外一種選擇，每一閉合迴路可具有以下迴路形狀：所述迴路形狀具有帶倒角外周邊表面及/或斜切外周邊表面的矩形形狀或者例如六邊形形狀或八邊形形狀等另一多邊形形狀。
半導體圖案SP可包含半導體材料，例如矽、鍺、矽-鍺（SiGe）、碳化矽（SiC）、金屬氧化物或二維（two-dimensional，2D）材料。作為實例，半導體圖案SP可包含多晶矽。作為另一實例，半導體圖案SP可包含非晶金屬氧化物、多晶金屬氧化物、非晶金屬氧化物與多晶金屬氧化物的組合及/或類似金屬氧化物。當半導體圖案SP包含金屬氧化物時，半導體圖案SP可包含但不限於例如以下中的一者：氧化銦、氧化錫、氧化鋅、In-Zn系氧化物（In-Zn-based oxide，IZO）、Sn-Zn系氧化物、Ba-Sn系氧化物、Al-Zn系氧化物、Zn-Mg系氧化物、Sn-Mg系氧化物、In-Mg系氧化物、In-Ga系氧化物（In-Ga-based oxide，IGO）、In-Ga-Zn系氧化物（In-Ga-Zn-based oxide，IGZO）、In-Al-Zn系氧化物、In-Sn-Zn系氧化物（In-Sn-Zn-based oxide，ITZO）、In-W-Zn系氧化物（In-W-Zn-based oxide，IWZO）、Sn-Ga-Zn系氧化物、Al-Ga-Zn系氧化物、Sn-Al-Zn系氧化物、In-Hf-Zn系氧化物、In-La-Zn系氧化物、In-Ce-Zn系氧化物、In-Pr-Zn系氧化物、In-Nd-Zn系氧化物、In-Sm-Zn系氧化物、In-Eu-Zn系氧化物、In-Gd-Zn系氧化物、In-Tb-Zn系氧化物、In-Dy-Zn系氧化物、In-Ho-Zn系氧化物、In-Er-Zn系氧化物、In-Tm-Zn系氧化物、In-Yb-Zn系氧化物、In-Lu-Zn系氧化物、In-Sn-Ga-Zn系氧化物、In-Hf-Ga-Zn系氧化物、In-Al-Ga-Zn系氧化物、In-Sn-Al-Zn系氧化物、In-Sn-Hf-Zn系氧化物及In-Hf-Al-Zn系氧化物。
作為另外一種選擇或另外地，當半導體圖案SP包含二維材料時，半導體圖案SP可包含二維同素異形體或二維化合物中的至少一者，且可包含但不限於例如石墨烯、二硫化鉬（MoS2 ）、二硒化鉬（MoSe2 ）、二硒化鎢（WSe2 ）及硫化鎢（WS2 ）中的至少一者。
每一半導體圖案SP可包括通道區SP_CH、第一雜質區SP_A及第二雜質區SP_C。通道區SP_CH及第二雜質區SP_C可具有閉合迴路形狀，例如閉合圓形迴路形狀或閉合橢圓形迴路形狀。閉合迴路所連接的通道區SP_CH及第二雜質區SP_C可在第一方向D1上延伸。第一雜質區SP_A可具有沿著第二方向D2延伸的棒形狀（rod shape）/線性形狀。通道區SP_CH可插置於第一雜質區SP_A與第二雜質區SP_C之間。通道區SP_CH可對應於參照圖2闡述的基極區（基極）。第一雜質區SP_A可對應於參照圖2闡述的p型雜質區（p+），且第二雜質區SP_C可對應於參照圖2闡述的n型雜質區（n+）。
第一閘極電極GE1及第二閘極電極GE2中的每一者可具有在第三方向D3上延伸的線形式及/或柱形狀。第一閘極電極GE1可被設置成在第一方向D1上與第二閘極電極GE2間隔開。第一閘極電極GE1及第二閘極電極GE2中的每一者可在第二方向D2上彼此間隔開。
第一閘極電極GE1及第二閘極電極GE2中的每一者可穿透通道區SP_CH，例如可貫穿由通道區SP_CH界定的開口完全延伸。第一閘極電極GE1及第二閘極電極GE2可各自穿過閉合迴路；閉合迴路的形狀可為環形、圓形、橢圓形、多邊形等。第一閘極電極GE1及第二閘極電極GE2中的每一者皆不接觸通道區SP_CH，但可與通道區SP_CH間隔開。第一閘極電極GE1及第二閘極電極GE2可為/對應於圖1A及圖2中闡述的第一控制電晶體T1的閘極電極及第二控制電晶體T2的閘極電極。
第一導電連接線EL_A可具有在第二方向D2上延伸的線/線性形式及/或條形形狀。第一導電連接線EL_A可被設置成在第三方向D3上彼此間隔開。第一導電連接線EL_A可接觸/直接連接至第一雜質區SP_A且可電性連接至第一雜質區SP_A。第一導電連接線EL_A可為/對應於將位元線電壓（圖1A所示VBL ）施加至第一雜質區SP_A的位元線。
第二導電連接線EL_C可具有在第三方向D3上延伸的線/線性形式或柱形狀。第二導電連接線EL_C可被設置成在第一方向D1上與第二閘極電極GE2間隔開。第二導電連接線EL_C可被設置成在第二方向D2上彼此間隔開。
第二導電連接線EL_C可穿透第二雜質區SP_C，例如可完全延伸穿過第二雜質區SP_C。第二導電連接線EL_C可穿過閉合迴路；閉合迴路可具有環形形狀、圓形形狀、多邊形形狀等中的一者。第二導電連接線EL_C接觸第二雜質區SP_C且可電性連接至第二雜質區SP_C。第二導電連接線EL_C可對在第三方向D3上彼此間隔開的第二雜質區SP_C進行連接。第二導電連接線EL_C可為/對應於將源極電壓（圖1A所示VS ）施加至第二雜質區SP_C的源極供應線。
第一閘極電極GE1、第二閘極電極GE2、第一導電連接線EL_A及第二導電連接線EL_C可各自包含導電材料。舉例而言，第一閘極電極GE1、第二閘極電極GE2、第一導電連接線EL_A及第二導電連接線EL_C中的每一者可包含但不限於導電金屬氮化物（氮化鈦、氮化鉭、氮化鈮（NbN）等）、金屬（鎢、鈦、鉭、鈷、釕等）及金屬半導體化合物（矽化鎢、矽化鈷、矽化鈦等）中的一者。
將代表性地詳細闡述第一層L1、第二層L2及第三層L3之中的第一層L1。第一層L1的半導體圖案SP可排列於第二方向D2上。第一層L1的半導體圖案SP可位於相同的水準處。第一層L1的半導體圖案SP可共享在第二方向D2上延伸的第一雜質區SP_A。在設置於第一層L1上的半導體圖案SP之中，通道區SP_CH與第二雜質區SP_C可在第二方向D2上彼此間隔開。在第二方向D2上彼此間隔開的通道區SP_CH可連接至第一雜質區SP_A。第一閘極電極GE1、第二閘極電極GE2及第二導電連接線EL_C依序排列於第一方向D1上，且可穿過在第一方向D1上耦合至彼此的通道區SP_CH與第二雜質區SP_C。排列於第二方向D2上的半導體圖案SP可連接至設置於第一層L1上的第一導電連接線EL_A。
儘管未示出，然而在第一閘極電極GE1與通道區SP_CH之間以及第二閘極電極GE2與通道區SP_CH之間可插置有閘極絕緣膜。閘極絕緣膜可包括高介電常數絕緣膜、氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。作為實例，高介電常數絕緣膜可包含氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅中的至少一者。
儘管未示出，然而可使用絕緣材料填充堆疊結構SS內的空的空間。舉例而言，絕緣材料可包括氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。在堆疊結構SS上可設置有電性連接至胞元陣列CA的配線層。儘管未示出，在基板SUB上可形成有用於操作胞元陣列CA的周邊電路。可例如使用配線層來連接周邊電路與胞元陣列。
與前述配置不同，第一雜質區SP_A可對應於參照圖2闡述的n型雜質區（n+），且第二雜質區SP_C可對應於參照圖2闡述的p型雜質區（p+）。在此種情形中，第二導電連接線EL_C可為/對應於將位元線電壓（圖1A所示VBL ）施加至圖1A及圖2中闡述的p型雜質區（p+）的位元線。第一導電連接線EL_A可為/對應於將源極電壓VS 施加至圖1A及圖2中闡述的n型雜質區（n+）的源極供應線。
以下將基於第一雜質區SP_A對應於參照圖2闡述的p型雜質區（p+）且第二雜質區SP_C對應於使用圖2闡述的n型雜質區（n+）的假設來提供說明。
將基於與使用圖3闡述的點不同的點來主要闡述根據圖4A及圖4B的實施例。
參照圖4A及圖4B，周邊電路區PER及胞元陣列CA可堆疊於垂直方向（即，第三方向D3）上。
在圖4A中，周邊電路區PER可設置於基板SUB與胞元陣列CA之間。周邊電路區PER可包括周邊電路電晶體，例如形成於基板SUB上的金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET）電晶體及/或雙極電晶體。根據示例性實施例的實施例，周邊電路區PER可包括用於操作記憶體胞元陣列的電路。
胞元陣列CA可經由例如至少一個穿透電極電性連接至周邊電路區PER。作為另外一種選擇或另外地，胞元陣列CA的第一閘極電極GE1、第二閘極電極GE2及第二導電連接線EL_C可直接連接至周邊電路區PER。
在圖4B中，胞元陣列CA可設置於基板SUB上。周邊電路區PER可設置於胞元陣列CA上。如上所述，周邊電路區PER可包括用於操作胞元陣列CA的電路。
作為實例，第一方向D1、第二方向D2及第三方向D3可彼此垂直，但並非僅限於此。另外，第一方向D1及第二方向D2可平行於基板SUB的頂表面，且第三方向D3可垂直於基板SUB的頂表面。
圖5是示出根據一些示例性實施例的半導體記憶體裝置的平面圖。圖6及圖7分別是沿著圖5所示線A-A及B-B截取的剖視圖。為便於說明，將簡要闡釋參照圖1A、圖2及圖3闡釋的內容的重複部分。
參照圖5至圖7，根據一些示例性實施例的半導體記憶體裝置可包括半導體圖案SP、第一導電連接線EL_A、第二導電連接線EL_C、第一閘極結構GS1及第二閘極結構GS2。
在基板SUB上可設置有模製結構MIL。模製結構MIL可包括第一模製絕緣層ILD1及第二模製絕緣層ILD2。模製結構MIL可包括交替堆疊於基板SUB上的第一模製絕緣層ILD1與第二模製絕緣層ILD2。
在圖6及圖7中，儘管示出四個第一模製絕緣層ILD1及三個第二模製絕緣層ILD2，然而此僅是為了便於說明，且示例性實施例並非僅限於此。儘管緊鄰於基板SUB的模製結構MIL被示出為第一模製絕緣層ILD1，然而示例性實施例並非僅限於此。
第一模製絕緣層ILD1及第二模製絕緣層ILD2可各自包含絕緣材料。第一模製絕緣層ILD1中所包含的第一絕緣材料相對於第二模製絕緣層ILD2中所包含的第二絕緣材料可具有蝕刻選擇比率，例如較第二模製絕緣層ILD2中所包含的第二絕緣材料可蝕刻得更慢。第一模製絕緣層ILD1及第二模製絕緣層ILD2中的每一者可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及含碳氮氧化矽膜中的至少一者，且可包含彼此相同及彼此不同的材料。作為實例，第一模製絕緣層ILD1可包括氧化矽膜，且第二模製絕緣層ILD2可包括氮化矽膜。舉例而言，模製結構MIL可為或可包括氧化物/氮化物（oxide/nitride，ON）模製結構。
所述多個半導體圖案SP可設置於基板SUB上。半導體圖案SP可沿著第二方向D2設置。此外，所述多個半導體圖案SP可沿著第三方向D3堆疊。堆疊於第三方向D3上的半導體圖案SP可彼此間隔開。堆疊於第三方向D3上的半導體圖案SP可設置於相鄰的第一模製絕緣層ILD1之間或者相鄰的第二模製絕緣層ILD2之間。作為實例，在根據一些示例性實施例的半導體記憶體裝置中，第一模製絕緣層ILD1可設置於在第三方向D3上彼此相鄰的半導體圖案SP之間。另外，第二模製絕緣層ILD2可設置於在第二方向D2上彼此相鄰的半導體圖案SP之間。第二模製絕緣層ILD2可接觸在第二方向D2上彼此相鄰的半導體圖案SP。
舉例而言，半導體圖案SP可包括沿著第二方向D2設置的第一半導體圖案及第二半導體圖案。第一半導體圖案及第二半導體圖案中的每一者可包括第一雜質區SP_A、第二雜質區SP_C及位於第一雜質區SP_A與第二雜質區SP_C之間的通道區SP_CH。第一半導體圖案的通道區SP_CH及第二雜質區SP_C可在第二方向D2上與第二半導體圖案的通道區SP_CH及第二雜質區SP_C間隔開。此外，第一半導體圖案的第一雜質區SP_A與第二半導體圖案的第一雜質區SP_A可連接至彼此。第一半導體圖案與第二半導體圖案可共享在第二方向D2上延伸的第一雜質區SP_A。第一半導體圖案及第二半導體圖案中的每一者可包括各自具有其中連接有閉合迴路的形式的通道區SP_CH及第二雜質區SP_C。
半導體圖案SP可包含半導體材料，例如矽、鍺、矽-鍺、碳化矽、金屬氧化物或二維材料。
在根據一些示例性實施例的半導體記憶體裝置中，半導體圖案SP的通道區SP_CH可由未經摻雜的半導體材料或摻雜有p型雜質的半導體材料形成或者可包含未經摻雜的半導體材料或摻雜有p型雜質的半導體材料。當通道區SP_CH由摻雜有p型雜質的半導體材料形成或包含摻雜有p型雜質的半導體材料時，通道區SP_CH的p型雜質的濃度較第一雜質區SP_A的p型雜質的濃度低（例如，低至少一個數量級）。
第一閘極結構GS1及第二閘極結構GS2中的每一者可設置於基板SUB上。第一閘極結構GS1及第二閘極結構GS2中的每一者可在第三方向D3上延伸。第一閘極結構GS1及第二閘極結構GS2中的每一者可穿透通道區SP_CH。第一閘極結構GS1及第二閘極結構GS2中的每一者可穿透模製結構MIL。
第一閘極結構GS1及第二閘極結構GS2中的每一者的至少一部分可被通道區SP_CH環繞。在根據一些示例性實施例的半導體記憶體裝置中，在其中第一閘極結構GS1與半導體圖案SP彼此相交的區中，通道區SP_CH可完全包繞於在第三方向D3上延伸的第一閘極結構GS1的側壁周圍。在其中第二閘極結構GS2與半導體圖案SP彼此相交的區中，通道區SP_CH可完全包繞於在第三方向D3上延伸的第二閘極結構GS2的側壁周圍。
第一閘極結構GS1可包括第一閘極電極GE1及第一閘極絕緣膜GI_1。第一閘極電極GE1可在第三方向D3上延伸且穿透通道區SP_CH。第一閘極絕緣膜GI_1可設置於第一閘極電極GE1與半導體圖案SP之間。第一閘極絕緣膜GI_1可設置於第一閘極電極GE1與通道區SP_CH之間。
第二閘極結構GS2可包括第二閘極電極GE2及第二閘極絕緣膜GI_2。第二閘極電極GE2可在第三方向D3上延伸且穿透通道區SP_CH，例如完全穿透或穿過通道區SP_CH。第二閘極絕緣膜GI_2可設置於第二閘極電極GE2與半導體圖案SP之間。第二閘極絕緣膜GI_2可設置於第二閘極電極GE2與通道區SP_CH之間。
儘管第一閘極電極GE1及第二閘極電極GE2被示出為單個膜，然而此僅是為了便於說明，且示例性實施例並非僅限於此。作為實例，第一閘極電極GE1及第二閘極電極GE2中的每一者可包括功函數調節膜。為使第一閘極電極GE1的臨限電位與第二閘極電極GE2的臨限電位彼此不同，第一閘極電極GE1的功函數調節膜與第二閘極電極GE2的功函數調節膜可包含彼此不同的材料。作為另外一種選擇或另外地，第一閘極電極GE1的功函數調節膜與第二閘極電極GE2的功函數調節膜可包含不同厚度的相同材料。
第一閘極電極GE1及第二閘極電極GE2可各自包含導電金屬氮化物、金屬及金屬-半導體化合物中的至少一者。
在根據一些示例性實施例的半導體裝置中，第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2可包含氧化矽、氮氧化矽及氮化矽中的至少一者且可彼此相同或彼此不同。
第一閘極絕緣膜GI_1與第二閘極絕緣膜GI_2可具有相同的厚度或不同的厚度。
與所示出的配置不同，第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2可在第一閘極電極GE1與第一模製絕緣層ILD1之間延伸且在第二閘極電極GE2與第一模製絕緣層ILD1之間延伸。
第一導電連接線EL_A可連接至半導體圖案SP的第一雜質區SP_A。第一導電連接線EL_A可沿著第二方向D2延伸。第一導電連接線EL_A可與基板SUB的頂表面對準。第一導電連接線EL_A可連接至沿著第二方向D2設置的第一半導體圖案及第二半導體圖案。
第一導電連接線EL_A可設置於在第三方向D3上彼此間隔開的第一模製絕緣層ILD1之間。在第三方向D3上彼此相鄰的第一導電連接線EL_A藉由第一模製絕緣層ILD1及第一電極分隔圖案ESL1彼此隔開。第一電極分隔圖案ESL1可沿著第二方向D2延伸。第一電極分隔圖案ESL1可包含絕緣材料。
第二導電連接線EL_C可在第三方向D3上延伸且可穿透第二雜質區SP_C。第二導電連接線EL_C接觸半導體圖案SP。第二導電連接線EL_C可電性連接至第二雜質區SP_C。
在其中第二導電連接線EL_C與半導體圖案SP相交的區中，第二雜質區SP_C可完全包繞於在第三方向D3上延伸的第二導電連接線EL_C的側壁周圍。
第一導電連接線EL_A及第二導電連接線EL_C可各自包含導電金屬氮化物、金屬及金屬-半導體化合物中的至少一者。
在根據一些示例性實施例的半導體記憶體裝置中，第一導電連接線EL_A及第二導電連接線EL_C可具有交叉點（cross point，XP）結構。
圖8A及圖8B是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖9及圖10是用於闡釋根據一些示例性實施例的半導體裝置的圖。為便於說明，將主要闡述與使用圖3及圖5至圖7闡述的點不同的點。
參照圖8A及圖8B，在根據一些示例性實施例的半導體記憶體裝置中，第一閘極絕緣膜GI_1包括第一介面絕緣膜GI_11及第一高介電常數膜GI_12，且第二閘極絕緣膜GI_2可包括第二介面絕緣膜GI_21及第二高介電常數膜GI_22。
第一高介電常數膜GI_12可設置於第一閘極電極GE1與半導體圖案SP之間以及第一閘極電極GE1與第一模製絕緣層ILD1之間。第二高介電常數膜GI_22可設置於第二閘極電極GE2與半導體圖案SP之間以及第二閘極電極GE2與第一模製絕緣層ILD1之間。
當半導體圖案SP包含矽時，第一介面絕緣膜GI_11及第二介面絕緣膜GI_21可包含例如氧化矽。然而，隨著半導體圖案SP中所包含的材料發生變化，第一介面絕緣膜GI_11及第二介面絕緣膜GI_21中所包含的材料亦可發生變化。第一高介電常數膜GI_12及第二高介電常數膜GI_22可包括例如高介電常數絕緣膜。
在圖8A中，第一高介電常數膜GI_12及第二高介電常數膜GI_22可不設置於第一閘極電極GE1的底表面與基板SUB的頂表面之間以及第二閘極電極GE2的底表面與基板SUB的頂表面之間。
另一方面，在圖8B中，第一高介電常數膜GI_12及第二高介電常數膜GI_22可設置於第一閘極電極GE1的底表面與基板SUB的頂表面之間以及閘極電極GE2的底表面與基板SUB的頂表面之間。
參照圖9及圖10，根據一些示例性實施例的半導體記憶體裝置可更包括填充絕緣圖案FIP，填充絕緣圖案FIP填充由第一閘極電極GE1界定的空間、由第二閘極電極GE2界定的空間及由第二導電連接線EL_C界定的空間中的至少一者。
填充絕緣圖案FIP的側壁可被第一閘極電極GE1、第二閘極電極GE2及第二導電連接線EL_C覆蓋。
填充絕緣圖案FIP可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及含碳氮氧化矽膜中的至少一者。
與所示出的配置不同，填充絕緣圖案FIP可設置於第一閘極電極GE1、第二閘極電極GE2及第二導電連接線EL_C中的一者或兩者中。
圖11及圖12是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖13及圖14是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖15是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖16A及圖16B是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖3及圖5至圖7闡述的點不同的點。
參照圖11至圖15，在根據一些示例性實施例的半導體記憶體裝置中，通道區SP_CH可包括n型基極通道部SP_CHN及p型基極通道部SP_CHP。
n型基極通道部SP_CHN可接觸第一雜質區SP_A，且p型基極通道部SP_CHP可接觸第二雜質區SP_C。n型基極通道部SP_CHN可設置於第一雜質區SP_A與p型基極通道部SP_CHP之間。
n型基極通道部SP_CHN可由摻雜有n型雜質的半導體材料形成。n型基極通道部SP_CHN的n型雜質的濃度低於第二雜質區SP_C的n型雜質的濃度。p型基極通道部SP_CHP可由摻雜有p型雜質的半導體材料形成。p型基極通道部SP_CHP的p型雜質的濃度低於第一雜質區SP_A的p型雜質的濃度。
在圖11至圖15中，n型基極通道部SP_CHN被示出為與第二閘極絕緣膜GI_2接觸，但示例性實施例並非僅限於此。當然，p型基極通道部SP_CHP的一部分可插置於n型基極通道部SP_CHN與第二閘極絕緣膜GI_2之間。
另外，n型基極通道部SP_CHN的一部分被示出為凹陷至p型基極通道部SP_CHP中，但實施例並非僅限於此。當然，依據生成n型基極通道部SP_CHN及p型基極通道部SP_CHP的次序而定，n型基極通道部SP_CHN及p型基極通道部SP_CHP的形式可發生變化。
在圖11及圖12中，第一閘極電極GE1可穿透通道區SP_CH的n型基極通道部SP_CHN。第二閘極電極GE2可穿透通道區SP_CH的p型基極通道部SP_CHP。
在圖13及圖14中，可使用垂直絕緣結構VIP替換第一閘極結構GS1。亦即，垂直絕緣結構VIP可穿透通道區SP_CH的n型基極通道部SP_CHN。垂直絕緣結構VIP可在第三方向D3上延伸。垂直絕緣結構VIP可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及含碳氮氧化矽膜中的至少一者。
與所示出的配置不同，垂直絕緣結構VIP可替換第二閘極結構GS2。
在圖15中，穿透通道區SP_CH的閘極結構可不設置於第一導電連接線EL_A與第二導電連接線EL_C之間。亦即，垂直絕緣結構VIP可分別穿透n型基極通道部SP_CHN及p型基極通道部SP_CHP。
參照圖16A及圖16B，在根據一些示例性實施例的半導體裝置中，第二導電連接線EL_C的外壁的一部分可在第二導電連接線EL_C的中心方向上凹陷。
第二導電連接線EL_C的面對第二閘極電極GE2的一部分可在第二導電連接線EL_C的中心方向上凹陷。
第二雜質區SP_C可具有在第三方向D3上延伸的圓柱形形狀。第二雜質區SP_C可包繞第二導電連接線EL_C的外壁。
圖17及圖18是用於闡釋根據一些實例的半導體裝置的圖。為便於說明，將主要闡述與使用圖3及圖5至圖7闡述的點不同的點。
參照圖17及圖18，根據一些示例性實施例的半導體記憶體裝置可更包括穿透通道區SP_CH的第三閘極結構GS3。
第三閘極結構GS3可設置於基板SUB上。第三閘極結構GS3可在第三方向D3上延伸。每一第三閘極結構GS3可穿透模製結構MIL。
第三閘極結構GS3的至少一部分可被通道區SP_CH環繞。在其中第三閘極結構GS3與半導體圖案SP彼此相交的區中，通道區SP_CH可完全包繞在第三方向D3上延伸的第三閘極結構GS3的側壁。
第一閘極結構GS1、第二閘極結構GS2及第三閘極結構GS3可以第一導電連接線EL_A為基準依序排列於第一方向D1上。
第三閘極結構GS3可包括第三閘極電極GE3及第三閘極絕緣膜GI_3。第三閘極電極GE3可在第三方向D3上延伸且穿透通道區SP_CH。第三閘極絕緣膜GI_3可設置於第三閘極電極GE3與半導體圖案SP之間。第三閘極絕緣膜GI_3可設置於第三閘極電極GE3與通道區SP_CH之間。第三閘極電極GE3可對應於圖1B所示選擇電晶體TSEL 的閘極電極。
第三閘極電極GE3可各自包含導電金屬氮化物、金屬及金屬-半導體化合物中的至少一者。
圖19及圖20是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖17及圖18闡述的點不同的點。
參照圖19及圖20，在根據一些示例性實施例的半導體記憶體裝置中，通道區SP_CH可包括n型基極通道部SP_CHN、p型基極通道部SP_CHP及未經摻雜的基極通道部SP_CHI。
n型基極通道部SP_CHN接觸第一雜質區SP_A。未經摻雜的基極通道部SP_CHI可接觸第二雜質區SP_C。p型基極通道部SP_CHP設置於n型基極通道部SP_CHN與未經摻雜的基極通道部SP_CHI之間。p型基極通道部SP_CHP接觸n型基極通道部SP_CHN及未經摻雜的基極通道部SP_CHI。
n型基極通道部SP_CHN可由摻雜有n型雜質的半導體材料形成。n型基極通道部SP_CHN的n型雜質的濃度低於第二雜質區SP_C的n型雜質的濃度。p型基極通道部SP_CHP可由摻雜有p型雜質的半導體材料形成。p型基極通道部SP_CHP的p型雜質的濃度低於第一雜質區SP_A的p型雜質的濃度。
作為實例，未經摻雜的基極通道部SP_CHI可由未經摻雜的半導體材料形成。
作為另一實例，未經摻雜的基極通道部SP_CHI可由摻雜有p型雜質的半導體材料形成。此時，未經摻雜的基極通道部SP_CHI的p型雜質的濃度低於p型基極通道部SP_CHP的p型雜質的濃度。
圖21及圖22是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖17及圖18闡述的點不同的點。
參照圖21及圖22，在根據一些示例性實施例的半導體記憶體裝置中，第二雜質區SP_C可如第一雜質區SP_A般在第二方向D2上延伸。
排列於第二方向D2上的所述多個半導體圖案SP可共享第一雜質區SP_A及第二雜質區SP_C。第一雜質區SP_A與第二雜質區SP_C之間的通道區SP_CH可被排列成在第二方向D2上彼此間隔開。
第二導電連接線EL_C可為具有板形狀的導電板電極EL_PC。導電板電極EL_PC不穿透半導體圖案SP。導電板電極EL_PC接觸半導體圖案SP的一個端。導電板電極EL_PC接觸第二雜質區SP_C。
當半導體圖案SP包括沿著第二方向D2設置的第一半導體圖案及第二半導體圖案時，導電板電極EL_PC可接觸（例如，直接接觸）第一半導體圖案的一個端及第二半導體圖案的一個端。
導電板電極EL_PC亦可對在第三方向D3上彼此間隔開的第二雜質區SP_C進行連接。導電板電極EL_PC亦覆蓋第二雜質區SP_C之間的第一模製絕緣層ILD1的側壁。導電板電極EL_PC藉由第二電極分隔圖案ESL2隔開。第二電極分隔圖案ESL2可在第二方向D2上延伸。第二電極分隔圖案ESL2可包含絕緣材料。
圖23是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖21及圖22闡述的點不同的點。
參照圖23，在根據一些示例性實施例的半導體記憶體裝置中，通道區SP_CH可包括n型基極通道部SP_CHN、p型基極通道部SP_CHP及未經摻雜的（例如，本徵）基極通道部SP_CHI。
由於對n型基極通道部SP_CHN、p型基極通道部SP_CHP及未經摻雜的基極通道部SP_CHI的闡釋與使用圖19及圖20闡述的n型基極通道部SP_CHN、p型基極通道部SP_CHP及未經摻雜的基極通道部SP_CHI實質上相同，因此以下將不提供對其的闡釋。
圖24及圖25是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖26是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖3及圖5至圖7闡述的點不同的點。
參照圖24至圖26，在根據一些示例性實施例的半導體記憶體裝置中，在第三方向D3上交替堆疊的半導體圖案SP與第一模製絕緣層ILD1可藉由垂直絕緣結構VIP隔開。
垂直絕緣結構VIP可沿著第一方向D1延伸。垂直絕緣結構VIP設置於基板SUB上且可在第三方向D3上延伸。垂直絕緣結構VIP可穿過半導體圖案SP及第一模製絕緣層ILD1。
排列於第二方向D2及第三方向D3上的半導體圖案SP可由垂直絕緣結構VIP界定。在半導體圖案SP中，通道區SP_CH及第二雜質區SP_C可由垂直絕緣結構VIP界定。
半導體圖案SP及第一模製絕緣層ILD1可接觸垂直絕緣結構VIP。
在圖24及圖25中，垂直絕緣結構VIP不切分半導體圖案SP的第一雜質區SP_A。亦即，藉由垂直絕緣結構VIP在第二方向D2上彼此隔開的通道區SP_CH與第二雜質區SP_C可藉由第一雜質區SP_A連接於一起。
在圖26中，垂直絕緣結構VIP亦可切分第一雜質區SP_A。垂直絕緣結構VIP可在第二方向D2上將半導體圖案SP完全隔開。
圖27及圖28是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖29及圖30是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖31及圖32是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖3及圖5至圖7闡述的點不同的點。
參照圖27及圖28，在根據一些示例性實施例的半導體記憶體裝置中，垂直絕緣圖案VIP可對排列於第二方向D2上的半導體圖案SP之間的模製結構MIL進行切分。
垂直絕緣圖案VIP可在第二方向D2上界定其中形成通道區SP_CH的區。在形成通道區SP_CH時，垂直絕緣圖案VIP可防止在第二方向D2上彼此相鄰的通道區SP_CH彼此接觸。
參照圖29及圖30，根據一些示例性實施例的半導體記憶體裝置可更包括設置於在第二方向D2上彼此相鄰的半導體圖案SP之間的空氣隙AG。
空氣隙AG可設置於在第二方向D2上彼此相鄰的第一半導體圖案與第二半導體圖案之間。空氣隙AG可設置於第二方向D2上的相鄰的通道區SP_CH之間及第二方向D2上的相鄰的第二雜質區SP_C之間。
空氣隙AG可由空氣隙頂蓋膜AIR_CAP、第一模製絕緣層ILD1、半導體圖案SP及基板SUB界定。
參照圖31及圖32，根據一些示例性實施例的半導體記憶體裝置可更包括設置於在第二方向D2上彼此相鄰的半導體圖案SP之間的屏蔽圖案MET_SH。
屏蔽圖案MET_SH可在第一方向D1上延伸。屏蔽圖案MET_SH可穿透模製結構MIL。
屏蔽圖案MET_SH可設置於在第二方向D2上彼此相鄰的第一半導體圖案與第二半導體圖案之間。屏蔽圖案MET_SH可設置於第二方向D2上的相鄰的通道區SP_CH之間及第二方向D2上的相鄰的第二雜質區SP_C之間。
屏蔽圖案MET_SH可包含導電材料。屏蔽圖案MET_SH可包含導電金屬氮化物、金屬及金屬-半導體化合物中的至少一者。可向屏蔽圖案MET_SH提供恆定電壓。
圖33是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖31及圖32闡述的點不同的點。
參照圖33，在根據一些示例性實施例的半導體裝置中，第二導電連接線EL_C可為具有板形狀的導電板電極EL_PC。
導電板電極EL_PC可連接至屏蔽圖案MET_SH。第二雜質區SP_C可藉由屏蔽圖案MET_SH在第二方向D2上彼此隔開。
圖34至圖36分別是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。為便於說明，將主要闡述與使用圖3及圖5至圖7闡述的點不同的點。
參照圖34及圖35，參照圖3闡述的胞元陣列區CA及周邊電路區PER可設置於基板SUB上。胞元陣列區CA及周邊電路區PER可堆疊於第三方向D3上。
在圖34中，周邊電路區PER可設置於胞元陣列區CA與基板SUB之間。周邊電路區PER可包括用於操作胞元陣列區CA的周邊電路PTR、PIL及PCNT，且可包括例如平面電晶體等電晶體。周邊電路PTR、PIL及PCNT中的至少一些周邊電路可形成於周邊電路絕緣膜ILD中。
舉例而言，在胞元陣列區CA與周邊電路區PER之間可另外地插置有蝕刻停止層ESL。作為另一實例，可不在胞元陣列區CA與周邊電路區PER之間插置蝕刻停止層ESL。
具體而言，形成於周邊電路區PER中的周邊電路可包括周邊電晶體PTR、位於周邊電晶體PTR上的周邊配線PIL以及對周邊配線PIL進行垂直連接的周邊接觸件PCNT。作為實例，第一閘極電極GE1、第二閘極電極GE2及第二導電連接線EL_C穿透蝕刻停止層ESL且可電性連接至周邊配線PIL。儘管未示出，然而第一導電連接線EL_A可經由穿透電極等連接至周邊配線PIL。
根據一些示例性實施例的半導體記憶體裝置可具有其中記憶體胞元設置於周邊電路區上的周邊上胞元（cell-on-peri，COP）結構，如以上參照圖4A所述。藉由三維地堆疊周邊電路區PER及胞元陣列區CA，可減小半導體記憶體晶片的面積且可達成電路的高積體化。
在圖35中，在基板SUB上可設置有胞元陣列區CA。在胞元陣列區CA上可設置有上部基板SUB2。周邊電路區PER可設置於上部基板SUB2上。周邊電路區PER可包括用於操作胞元陣列區CA的周邊電路。
形成根據一些示例性實施例的半導體記憶體裝置可包括在基板SUB上形成胞元陣列區CA，在上部基板SUB2上形成周邊電路區PER，以及以晶圓結合方式將上部基板SUB2貼合至胞元陣列區CA上。
如以上參照圖4B所述，根據一些示例性實施例的半導體記憶體裝置可包括其中周邊電路區PER設置於記憶體胞元上的胞元上周邊（peri-on-cell，POC）。藉由三維地堆疊胞元陣列區CA及周邊電路區PER，可減小半導體記憶體晶片的面積且可達成電路的高積體化。
參照圖36，在根據一些示例性實施例的半導體記憶體裝置中，通道區SP_CH及第一雜質區SP_A可設置於第二雜質區SP_C周圍。
在第一方向D1上彼此間隔開的通道區SP_CH可共享第二雜質區SP_C。藉由在第一方向D1上彼此相鄰的第一雜質區SP_A之間設置在第一方向D1上彼此間隔開的兩個通道區SP_CH，可減小半導體記憶體晶片的面積且可達成電路的高積體化。
圖37及圖38是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。圖37是用於闡釋根據一些示例性實施例的半導體記憶體裝置的平面圖，且圖38是沿著圖37所示線C-C截取的剖視圖。
元件分隔層DTI可在第四方向D4上延伸。元件分隔層DTI可形成於基板SUB中。元件分隔層DTI可用於將在第五方向D5上彼此相鄰的單位記憶體胞元隔開。元件分隔層DTI可包含例如氧化矽、氮化矽及氮氧化矽中的至少一者。
在相鄰的元件分隔層DTI之間可設置有第一雜質區SP_A及與第一雜質區SP_A接觸的第一導電連接線EL_A。第一雜質區SP_A及第一導電連接線EL_A可設置於基板SUB中。第一導電連接線EL_A可具有線形式或柱形狀。
第一雜質區SP_A可沿著陽極孔T_A的側壁及底表面形成。第一導電連接線EL_A可填充由第一雜質區SP_A界定的空間。
第二雜質區SP_C可在第五方向D5上延伸。在第二雜質區SP_C上可設置有在第五方向D5上延伸的板形狀的第二導電連接線EL_PC。
第二雜質區SP_C可沿著陰極溝槽T_C的側壁及底表面形成。第二導電連接線EL_PC可填充由第二雜質區SP_C界定的空間。
第一導電連接線EL_A可在第四方向D4上與第二導電連接線EL_PC間隔開。
在第一雜質區SP_A與第二雜質區SP_C之間可設置有掩埋於基板SUB中的第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6。第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6中的每一者可在第五方向D5上延伸。第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6可排列於第四方向D4上。
第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6可穿過界定於第一雜質區SP_A與第二雜質區SP_C之間的複合通道區SP_CCH。複合通道區SP_CCH可被界定於在第五方向D5上彼此相鄰的元件分隔層DTI之間。
複合通道區SP_CCH可包括基板SUB的一部分及沈積半導體膜DP_CH。基板SUB的一部分可包含p型半導體材料。沈積半導體膜DP_CH可由未經摻雜的半導體材料或p型半導體材料形成。即使複合通道區SP_CCH具有p型電性特性，基板SUB的p型雜質的濃度及沈積半導體膜DP_CH的p型雜質的濃度亦低於第一導電連接線EL_A的p型雜質的濃度。
第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6中的每一者可包括第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6以及第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6。第四閘極電極GE4可為圖1B所示第一控制電晶體T1的閘極電極，且第五閘極電極GE5可為圖1B所示第二控制電晶體T2的閘極電極。第六閘極電極GE6可為圖1B所示選擇電晶體TSEL 的閘極電極。
第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6可在第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6與複合通道區SP_CCH之間包繞於第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6的周邊周圍。
在其中第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6與複合通道區SP_CCH相交的區中，第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6中的每一者中的一些可被複合通道區SP_CCH環繞。第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6中的每一者在基板SUB內部堆疊於第三方向D3上。舉例而言，用作第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6的通道的沈積半導體膜DP_CH不覆蓋第四閘極電極GE4的頂表面、第五閘極電極GE5的頂表面及第六閘極電極GE6的頂表面。第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6覆蓋第四閘極電極GE4的頂表面、第五閘極電極GE5的頂表面及第六閘極電極GE6的頂表面。在其中第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6與複合通道區SP_CCH相交的區中，由於用作通道的沈積半導體膜DP_CH不覆蓋第四閘極電極GE4的頂表面、第五閘極電極GE5的頂表面及第六閘極電極GE6的頂表面，因此複合通道區SP_CCH不完全包繞第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6。
堆疊於第三方向D3上的第四閘極結構GS4可設置於第四閘極溝槽T_G4中。堆疊於第三方向D3上的第五閘極結構GS5可設置於第五閘極溝槽T_G5中。堆疊於第三方向D3上的第六閘極結構GS6可設置於第六閘極溝槽T_G6中。沈積半導體膜DP_CH可形成於第四閘極溝槽T_G4、第五閘極溝槽T_G5及第六閘極溝槽T_G6中。
在根據一些示例性實施例的半導體記憶體裝置中，第四方向D4及第五方向D5與作為基板SUB的厚度方向的第三方向D3相交。
圖39A至圖48是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
參照圖39A及圖39B，可在基板SUB上形成模製結構MIL。模製結構MIL可包括垂直堆疊的多個第一模製絕緣層ILD1及第二模製絕緣層ILD2，且可藉由化學氣相沈積（chemical vapor deposition，CVD）製程（例如電漿增強型化學氣相沈積（plasma enhanced CVD，PECVD）製程）形成。
參照圖40A及圖40B，可形成（例如，藉由乾式蝕刻製程及/或濕式蝕刻製程形成）穿透模製結構MIL的第一孔TH1、第二孔TH2、第三孔TH3及第四孔TH4。第一孔TH1、第二孔TH2及第三孔TH3可具有接觸形式，且第四孔TH4可具有在第二方向D2上延伸的線形式。第一孔TH1、第二孔TH2及第三孔TH3可依序排列於第一方向D1上。第四孔TH4相鄰於第一孔TH1。
接下來，可在第一孔TH1、第二孔TH2、第三孔TH3及第四孔TH4中形成第一犧牲圖案SDP1。
參照圖41，移除對第一孔TH1及第二孔TH2進行填充的第一犧牲圖案SDP1。接下來，可對藉由第一孔TH1及第二孔TH2暴露出的第二模製絕緣層ILD2進行局部地蝕刻，以形成通道凹槽CH_R。
參照圖42，形成對通道凹槽CH_R進行填充的通道區SP_CH。另外，可在藉由第一孔TH1及第二孔TH2暴露出的通道區SP_CH上形成第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2。接下來，可在第一孔TH1及第二孔TH2中形成第二犧牲圖案SDP2。
參照圖43，移除對第三孔TH3進行填充的第一犧牲圖案SDP1。接下來，可對藉由第三孔TH3暴露出的第二模製絕緣層ILD2進行局部地蝕刻，以形成源極凹槽SO_R。通道區SP_CH藉由源極凹槽SO_R暴露出。
參照圖44，形成對源極凹槽SO_R進行填充的第二雜質區SP_C。接下來，可在第三孔TH3中形成第二犧牲圖案SDP2。
參照圖45，移除對第四孔TH4進行填充的第一犧牲圖案SDP1。接下來，可對藉由第四孔TH4暴露出的第二模製絕緣層ILD2進行局部地蝕刻，以形成汲極凹槽DR_R。汲極凹槽DR_R暴露出通道區SP_CH。
參照圖46，形成局部地填充汲極凹槽DR_R的第一雜質區SP_A。可使用離子植入製程（ion implantation process）形成第一雜質區SP_A；然而，示例性實施例並非僅限於此。
參照圖47，移除第一孔TH1、第二孔TH2及第三孔TH3中的第二犧牲圖案SDP2。
參照圖48，形成對汲極凹槽DR_R的其餘部分進行填充的第一導電連接線EL_A。在第一孔TH1及第二孔TH2中形成第一閘極電極GE1及第二閘極電極GE2。在第三孔TH3中形成第二導電連接線EL_C。接下來，可在第四孔TH4中形成第一電極分隔圖案ESL1。
與所示出的配置不同，第一雜質區SP_A、通道區SP_CH及第二雜質區SP_C的形成次序可發生變化。
圖49A至圖57B是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
參照圖49A及圖49B，可在基板SUB上形成預模製結構MIL_1。預模製結構MIL_1可包括垂直堆疊的多個犧牲絕緣層ILD_SC及第二模製絕緣層ILD2。形成穿透預模製結構MIL_1的第五孔TH5及第六孔TH6。第五孔TH5可具有多個圓組合的形狀。第六孔TH6可具有在第二方向D2上延伸的線形式。
參照圖50A及圖50B，形成對第五孔TH5的一部分進行填充的第三犧牲圖案SDP3。在第五孔TH5中形成第三犧牲圖案SDP3，且可界定第五_1孔TH51。第三犧牲圖案SDP3亦形成於第六孔TH6中。
參照圖51A及圖51B，在第五_1孔TH51中形成預通道區SP_PCH。就平面圖而言，預通道區SP_PCH可具有其中連接有閉合迴路的形狀。可在預通道區SP_PCH的內側壁上形成第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2。隨後，形成對由第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2界定的空間進行填充的第四犧牲圖案SDP4。
參照圖52A及圖52B，移除第六孔TH6中的第三犧牲圖案SDP3。隨後，可使用第六孔TH6移除犧牲絕緣層ILD_SC。可移除犧牲絕緣層ILD_SC以暴露出第二模製絕緣層ILD2之間的預通道區SP_PCH。
參照圖53A及圖53B，可藉由移除在第二模製絕緣層ILD2之間暴露出的預通道區SP_PCH來形成通道區SP_CH。與所示出的配置不同，可移除在第二模製絕緣層ILD2之間暴露出的第一閘極絕緣膜GI_1及第二閘極絕緣膜GI_2。
參照圖54A及圖54B，可在第二模製絕緣層ILD2之間形成第一模製絕緣層ILD1。第一模製絕緣層ILD1可填充犧牲絕緣層ILD_SC被移除的空間。接下來，在第六孔TH6中形成第四犧牲圖案SDP4。
參照圖55A及圖55B，移除第五孔TH5中的第三犧牲圖案SDP3。可在第三犧牲圖案SDP3被移除的第五孔TH5中形成第二雜質區SP_C。就平面圖而言，第二雜質區SP_C可具有閉合迴路形狀。接下來，形成對由第二雜質區SP_C界定的空間進行填充的第四犧牲圖案SDP4。
參照圖56A及圖56B，移除第六孔TH6中的第四犧牲圖案SDP4。藉由移除藉由第六孔TH6暴露出的第二模製絕緣層ILD2來形成汲極凹槽DR_R。通道圖案SP_CH藉由汲極凹槽DR_R暴露出。
參照圖57A及圖57B，形成對汲極凹槽DR_R的一部分進行填充的第一雜質區SP_A。第一雜質區SP_A接觸通道區SP_CH。
在圖16中，在移除被通道區SP_CH及第二雜質區SP_C環繞的第四犧牲圖案SDP4之後，形成第一閘極電極GE1及第二閘極電極GE2以及第一導電連接線EL_A及第二導電連接線EL_C。
圖58至圖63是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
參照圖58，在基板SUB中形成在第四方向D4上延伸的元件分隔層DTI。
參照圖59A及圖59B，使用形成於基板SUB上的罩幕MASK在基板SUB中形成第四閘極溝槽T_G4、第五閘極溝槽T_G5及第六閘極溝槽T_G6。第四閘極溝槽T_G4、第五閘極溝槽T_G5及第六閘極溝槽T_G6可分別在第五方向D5上延伸。第四閘極溝槽T_G4、第五閘極溝槽T_G5及第六閘極溝槽T_G6亦可形成於元件分隔層DTI中。
參照圖60，可在第四閘極溝槽T_G4、第五閘極溝槽T_G5及第六閘極溝槽T_G6中形成第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6。第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6可形成於第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6上。隨後，移除第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6中的一些閘極絕緣膜以及第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6中的一些閘極電極。隨後，可在被暴露出的第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6上另外地形成第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6。
第四閘極結構GS4填充第四閘極溝槽T_G4的一部分。第五閘極結構GS5填充第五閘極溝槽T_G5的一部分。第六閘極結構GS6填充第六閘極溝槽T_G6的一部分。接下來，形成沿著第四閘極溝槽T_G4的側壁、第五閘極溝槽T_G5的側壁及第六閘極溝槽T_G6的側壁以及第四閘極結構GS4的頂表面、第五閘極結構GS5的頂表面及第六閘極結構GS6的頂表面延伸的預半導體膜DP_PCH。
參照圖61，可在預半導體膜DP_PCH上形成第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6以及第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6。隨後，可移除預半導體膜DP_PCH、第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6以及第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6中的一些。可在被暴露出的第四閘極電極GE4、第五閘極電極GE5及第六閘極電極GE6上另外地形成第四閘極絕緣膜GI_4、第五閘極絕緣膜GI_5及第六閘極絕緣膜GI_6。藉由重複進行前述製程，可在第四閘極溝槽T_G4、第五閘極溝槽T_G5及第六閘極溝槽T_G6中形成堆疊於第三方向D3上的第四閘極結構GS4、第五閘極結構GS5及第六閘極結構GS6以及沈積半導體膜DP_CH。隨後，可移除基板SUB上的罩幕MASK。
參照圖62，在基板SUB中形成陽極孔T_A。沿著陽極孔T_A的側壁及底表面形成第一雜質區SP_A。在第一雜質區SP_A上形成對陽極孔T_A進行填充的第一導電連接線EL_A。
參照圖63，在基板SUB中形成陰極溝槽T_C。
接下來，沿著陰極溝槽T_C的側壁及底表面形成第二雜質區SP_C。在第二雜質區SP_C上形成對陰極溝槽T_C進行填充的第二導電連接線EL_C。
總結所述詳細說明，熟習此項技術者應理解，在不實質上背離示例性實施例的原則的條件下，可對較佳實施例作出許多變化及潤飾。因此，所揭露的本揭露的較佳實施例僅用於通常意義及闡述性意義，而並非用以限制目的。
A-A、B-B、C-C:線 AG:空氣隙 AIR_CAP:空氣隙頂蓋膜 CA:胞元陣列區/胞元陣列 CB:傳導帶 CH_R:通道凹槽 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 D5:第五方向 DP_CH:沈積半導體膜 DP_PCH:預半導體膜 DR_R:汲極凹槽 DTI:元件分隔層 EL_A:第一導電連接線 EL_C:第二導電連接線 EL_PC:導電板電極/第二導電連接線 ESL:蝕刻停止層 ESL1:第一電極分隔圖案 ESL2:第二電極分隔圖案 FIP:填充絕緣圖案 GE1:第一閘極電極 GE2:第二閘極電極 GE3:第三閘極電極 GE4:第四閘極電極 GE5:第五閘極電極 GE6:第六閘極電極 GI_1:第一閘極絕緣膜 GI_2:第二閘極絕緣膜 GI_3:第三閘極絕緣膜 GI_4:第四閘極絕緣膜 GI_5:第五閘極絕緣膜 GI_6:第六閘極絕緣膜 GI_11:第一介面絕緣膜 GI_12:第一高介電常數膜 GI_21:第二介面絕緣膜 GI_22:第二高介電常數膜 GS1:第一閘極結構 GS2:第二閘極結構 GS3:第三閘極結構 GS4:第四閘極結構 GS5:第五閘極結構 GS6:第六閘極結構 ILD:周邊電路絕緣膜 ILD1:第一模製絕緣層 ILD2:第二模製絕緣層 ILD_SC:犧牲絕緣層 L1:第一層 L2:第二層 L3:第三層 MASK:罩幕 MET_SH:屏蔽圖案 MIL:模製結構 MIL_1:預模製結構 n+:n型雜質區 p+:p型雜質區 PCNT:周邊電路/周邊接觸件 PIL:周邊電路/周邊配線 PTR:周邊電路/周邊電晶體 PER:周邊電路區 SDP1:第一犧牲圖案 SDP2:第二犧牲圖案 SDP3:第三犧牲圖案 SDP4:第四犧牲圖案 SO_R:源極凹槽 SP:半導體圖案 SP_A:第一雜質區 SP_C:第二雜質區 SP_CH:通道區/通道圖案 SP_CCH:複合通道區 SP_CHI:未經摻雜的基極通道部 SP_CHN:n型基極通道部 SP_CHP:p型基極通道部 SP_PCH:預通道區 SS:堆疊結構 SUB:基板 SUB2:上部基板 T1:第一控制電晶體 T2:第二控制電晶體 T_A:陽極孔 T_C:陰極溝槽 T_G4:第四閘極溝槽 T_G5:第五閘極溝槽 T_G6:第六閘極溝槽 TH1:第一孔 TH2:第二孔 TH3:第三孔 TH4:第四孔 TH5:第五孔 TH51:第五_1孔 TH6:第六孔 TSEL :選擇電晶體 V1:第一電壓 V2:第二電壓 VB:價帶 VBL :位元線電壓 VIP:垂直絕緣結構 VS :源極電壓 VSEL :選擇電壓 (i):電子移動至基極區 (ii):空穴移動至基極區 (iii):n型雜質區（n+）與基極區（基極）之間的能量障壁降低 (iv):p型雜質區（p+）與基極區（基極）之間的能量障壁降低
藉由參照附圖詳細闡述示例性實施例的實施例，示例性實施例的以上及其他態樣及特徵將變得更顯而易見，在附圖中：
圖1A及圖1B是根據一些示例性實施例的半導體記憶體裝置的單位胞元的電路圖。
圖2是用於闡釋圖1A所示單位胞元的操作的圖。
圖3至圖4B是示出根據一些示例性實施例的半導體記憶體裝置的示例性透視圖。
圖5是示出根據一些示例性實施例的半導體記憶體裝置的平面圖。
圖6及圖7是沿著圖5所示線A-A及B-B截取的剖視圖。
圖8A及圖8B是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖9及圖10是用於闡釋根據一些示例性實施例的半導體裝置的圖。
圖11及圖12是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖13及圖14是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖15是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖16A及圖16B是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖17及圖18是用於闡釋根據一些示例性實例的半導體裝置的圖。
圖19及圖20是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖21及圖22是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖23是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖24及圖25是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖26是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖27及圖28是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖29及圖30是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖31及圖32是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖33是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖34及圖36分別是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖37及圖38是用於闡釋根據一些示例性實施例的半導體記憶體裝置的圖。
圖39A至圖48是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
圖49A至圖57B是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
圖58至圖63是用於闡釋根據一些示例性實施例的製作半導體記憶體裝置的方法的中間階段圖。
CA:胞元陣列區/胞元陣列
D1:第一方向
D2:第二方向
D3:第三方向
EL_A:第一導電連接線
EL_C:第二導電連接線
GE1:第一閘極電極
GE2:第二閘極電極
L1:第一層
L2:第二層
L3:第三層
SP:半導體圖案
SP_A:第一雜質區
SP_C:第二雜質區
SP_CH:通道區/通道圖案
SS:堆疊結構
SUB:基板

Claims (20)

  1. 一種半導體記憶體裝置，包括： 第一半導體圖案，包括第一雜質區、第二雜質區及通道區，所述第一雜質區在第一方向上與基板間隔開且具有第一導電類型，所述第二雜質區具有與所述第一導電類型不同的第二導電類型，且所述通道區位於所述第一雜質區與所述第二雜質區之間； 第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸；以及 第一閘極結構，在所述第一方向上延伸且包括第一閘極電極及第一閘極絕緣膜， 其中所述第一閘極電極穿透所述通道區，且 所述第一閘極絕緣膜位於所述第一閘極電極與所述第一半導體圖案之間。
  2. 如請求項1所述的半導體記憶體裝置，更包括： 第二閘極結構，穿透所述通道區且包括第二閘極電極及第二閘極絕緣膜。
  3. 如請求項2所述的半導體記憶體裝置，更包括： 第三閘極結構，穿透所述通道區且包括第三閘極電極及第三閘極絕緣膜。
  4. 如請求項1所述的半導體記憶體裝置，更包括： 第二導電連接線，穿透所述第二雜質區， 所述第二導電連接線接觸所述第一半導體圖案。
  5. 如請求項1所述的半導體記憶體裝置，更包括： 導電板電極，連接至所述第二雜質區， 所述導電板電極接觸所述第一半導體圖案的一個端。
  6. 如請求項1所述的半導體記憶體裝置，更包括： 第二半導體圖案，在所述第一方向上與所述第一半導體圖案間隔開且連接至所述第一導電連接線， 所述第二半導體圖案接觸所述第二雜質區及所述通道區，與所述第二雜質區及所述通道區的所述接觸是經由所述第一雜質區達成。
  7. 如請求項1所述的半導體記憶體裝置，更包括： 第二半導體圖案，在所述第一方向上與所述第一半導體圖案間隔開且連接至所述第一導電連接線；以及 空氣隙，位於所述第一半導體圖案與所述第二半導體圖案之間。
  8. 如請求項1所述的半導體記憶體裝置，更包括： 屏蔽圖案，在與所述第一方向及所述第二方向不同的第三方向上沿著所述通道區及所述第二雜質區延伸， 所述屏蔽圖案包含導電材料。
  9. 如請求項8所述的半導體記憶體裝置，其中所述屏蔽圖案電性連接至所述第二雜質區。
  10. 如請求項1所述的半導體記憶體裝置，其中 所述通道區包括第一基極部及第二基極部，所述第一基極部具有所述第二導電類型，所述第二基極部具有所述第一導電類型， 所述第一基極部位於所述第一雜質區與所述第二基極部之間， 所述第一基極部的雜質濃度小於所述第二雜質區的雜質濃度，且 所述第二基極部的雜質濃度小於所述第一雜質區的雜質濃度。
  11. 一種半導體記憶體裝置，包括： 半導體圖案，包括第一雜質區、第二雜質區及通道區，所述第一雜質區在第一方向上與基板間隔開且具有第一導電類型，所述第二雜質區具有與所述第一導電類型不同的第二導電類型，且所述通道區位於所述第一雜質區與所述第二雜質區之間； 第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸；以及 第二導電連接電極，在所述第一方向上延伸，穿透所述第二雜質區且接觸所述半導體圖案。
  12. 如請求項11所述的半導體記憶體裝置，更包括： 一或多個閘極結構，穿透所述通道區且包括閘極電極及閘極絕緣膜。
  13. 如請求項12所述的半導體記憶體裝置，其中 所述通道區包括第一基極部及第二基極部，所述第一基極部具有所述第二導電類型，所述第二基極部具有所述第一導電類型， 所述第一基極部位於所述第一雜質區與所述第二基極部之間， 所述第一基極部的雜質濃度小於所述第二雜質區的雜質濃度，且 所述第二基極部的雜質濃度小於所述第一雜質區的雜質濃度。
  14. 如請求項12所述的半導體記憶體裝置，其中所述通道區包含未經摻雜的半導體材料。
  15. 如請求項11所述的半導體記憶體裝置，其中 所述通道區包括第一基極部及第二基極部，所述第一基極部具有所述第二導電類型，所述第二基極部具有所述第一導電類型， 所述第一基極部位於所述第一雜質區與所述第二基極部之間， 所述第一基極部的雜質濃度小於所述第二雜質區的雜質濃度， 所述第二基極部的雜質濃度小於所述第一雜質區的雜質濃度， 所述半導體記憶體裝置不包括穿透所述通道區的閘極電極。
  16. 一種半導體記憶體裝置，包括： 周邊電路區，位於基板上；以及 胞元陣列區，在第一方向上堆疊於所述周邊電路區上， 其中所述周邊電路區包括周邊電路，所述周邊電路被配置成控制所述胞元陣列區， 所述胞元陣列區包括 多個半導體圖案，在所述第一方向上堆疊於所述基板上，所述半導體圖案中的每一者包括第一雜質區、第二雜質區及通道區，所述第一雜質區具有第一導電類型，所述第二雜質區具有與所述第一導電類型不同的第二導電類型，所述通道區位於所述第一雜質區與所述第二雜質區之間， 第一導電連接線，連接至所述第一雜質區且在與所述第一方向不同的第二方向上延伸，以及 第一閘極結構，在所述第一方向上延伸且包括閘極電極及閘極絕緣膜， 所述第一導電連接線及所述閘極電極中的每一者接觸所述周邊電路，且 所述閘極電極穿透所述通道區。
  17. 如請求項16所述的半導體記憶體裝置，更包括： 第二導電連接線，穿透所述第二雜質區， 所述第二導電連接線接觸所述半導體圖案。
  18. 如請求項16所述的半導體記憶體裝置，更包括： 導電板電極，連接至所述第二雜質區， 所述導電板電極接觸所述半導體圖案的一個端。
  19. 如請求項16所述的半導體記憶體裝置，其中所述周邊電路區位於所述基板與所述胞元陣列區之間。
  20. 如請求項16所述的半導體記憶體裝置，其中所述胞元陣列區位於所述基板與所述周邊電路區之間。
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