CN214672616U - 半导体存储器件 - Google Patents

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Abstract

本实用新型提供了半导体存储器件。该半导体存储器件包括：第一半导体图案，包括第一杂质区、第二杂质区和沟道区，第一杂质区在第一方向上与基板间隔开并具有第一导电类型，第二杂质区具有与第一导电类型不同的第二导电类型，并且沟道区在第一杂质区和第二杂质区之间；第一导电连接线，连接到第一杂质区并在与第一方向不同的第二方向上延伸；以及第一栅极结构，在第一方向上延伸并包括第一栅电极和第一栅极绝缘膜，其中第一栅电极穿透沟道区，并且第一栅极绝缘膜在第一栅电极和第一半导体图案之间。

Description

半导体存储器件
技术领域
示例实施方式涉及半导体存储器件和/或用于制造该半导体存储器件的方法，更具体地，涉及具有改善的电特性的三维半导体存储器件和/或用于制造该三维半导体存储器件的方法。
背景技术
为了满足消费者所需的预期性能和低价格，需要/追求提高半导体元件的集成度。在半导体元件的情况下，由于集成度是决定产品价格的重要因素，所以需要/追求特别提高的集成度。
在常规的二维或平面半导体元件的情况下，由于其集成度主要由单位存储单元所占据的面积决定，所以集成度极大地受到精细图案形成技术的水平的影响。然而，由于需要非常昂贵的设备诸如用于图案的小型化的光刻工具，所以二维半导体元件的集成度正在提高，但是仍然受到限制。因此，正提出具有三维布置的存储单元的三维半导体存储元件。
实用新型内容
一些示例实施方式提供具有改善的电特性和/或可靠性的三维半导体存储器件。
可选地或另外地，一些示例实施方式提供用于制造具有改善的电特性和/或可靠性的三维半导体存储器件的方法。
然而，示例实施方式不限于这里阐述的实施方式。通过参照以下给出的示例实施方式的详细描述，示例实施方式的以上和其它的方面将对于示例实施方式所属的领域内的普通技术人员变得更加明显。
根据一些示例实施方式，提供一种半导体存储器件，该半导体存储器件包括：第一半导体图案，包括第一杂质区、第二杂质区和沟道区，该第一杂质区在第一方向上与基板间隔开并具有第一导电类型，该第二杂质区具有与第一导电类型不同的第二导电类型，并且沟道区在第一杂质区和第二杂质区之间；第一导电连接线，连接到第一杂质区并在与第一方向不同的第二方向上延伸；以及第一栅极结构，在第一方向上延伸并包括第一栅电极和第一栅极绝缘膜。第一栅电极穿透沟道区，第一栅极绝缘膜在第一栅电极和第一半导体图案之间。
根据一些示例实施方式，提供一种半导体存储器件，该半导体存储器件包括：半导体图案，包括第一杂质区、第二杂质区和沟道区，该第一杂质区在第一方向上与基板间隔开并具有第一导电类型，该第二杂质区具有与第一导电类型不同的第二导电类型，并且沟道区在第一杂质区和第二杂质区之间；第一导电连接线，连接到第一杂质区并在与第一方向不同的第二方向上延伸；以及第二导电连接电极，在第一方向上延伸、穿透第二杂质区并接触半导体图案。
根据一些示例实施方式，提供一种半导体存储器件，该半导体存储器件包括：在基板上的外围电路区；以及单元阵列区，在第一方向上堆叠在外围电路区上。外围电路区包括配置为控制单元阵列区的外围电路。单元阵列区包括：多个半导体图案，在第一方向上堆叠在基板上，每个半导体图案包括具有第一导电类型的第一杂质区、具有与第一导电类型不同的第二导电类型的第二杂质区以及在第一杂质区和第二杂质区之间的沟道区；第一导电连接线，连接到第一杂质区并在与第一方向不同的第二方向上延伸；以及第一栅极结构，在第一方向上延伸并包括栅电极和栅极绝缘膜。第一导电连接线和栅电极中的每个接触外围电路，栅电极穿透沟道区。
根据一些示例实施方式，提供一种半导体存储器件，该半导体存储器件包括：第一杂质区，具有第一导电类型；第二杂质区，具有与第一导电类型不同的第二导电类型；沟道区，被限定在第一杂质区和第二杂质区之间；第一栅极结构，包括第一栅电极和第一栅极绝缘膜，并在第一方向上延伸得长，第一栅极结构在第一杂质区和第二杂质区之间，第一栅极绝缘膜在沟道区和第一栅电极之间包围第一栅电极的外围；以及第一导电连接线，在与第一方向不同的第二方向上延伸并与第一杂质区接触。沟道区围绕第一栅极结构的至少一部分。
根据一些示例实施方式，提供一种用于制造半导体存储器件的方法，该方法包括：在基板上形成包括多个垂直堆叠的模制层的模制结构，每个模制层包括第一绝缘膜和第二绝缘膜；形成具有接触形式的第一至第三孔和具有在与第一方向不同的第二方向上延伸得长的线形式的第四孔，第一至第三孔穿透模制结构并在第一方向上依次布置，第四孔与第一孔相邻；部分地蚀刻被第一孔和第二孔暴露的第二绝缘膜，以形成沟道凹陷；形成栅极绝缘膜和沟道区，栅极绝缘膜和沟道区填充沟道凹陷并包括半导体材料；部分地蚀刻被第三孔暴露的第二绝缘膜，以形成源极凹陷；形成第一杂质区，该第一杂质区填充源极凹陷并包括具有第一导电类型的半导体材料；部分地蚀刻被第四孔暴露的第二绝缘膜，以形成用于暴露沟道区的漏极凹陷；形成第二杂质区，该第二杂质区填充漏极凹陷的一部分并包括具有与第一导电类型不同的第二导电类型的半导体材料；以及形成栅电极、第一导电连接线和第二导电连接线，该栅电极填充第一孔和第二孔，该第一导电连接线接触第一杂质区并填充第三孔，该第二导电连接线接触第二杂质区并填充漏极凹陷的其余部分。
附图说明
通过参照附图详细描述其实施方式，示例实施方式的以上和其它的方面和特征将变得更加明显，附图中：
图1A和图1B是根据一些示例实施方式的半导体存储器件的单位单元的电路图；
图2是用于说明图1A的单位单元的操作的图；
图3至图4B是示出根据一些示例实施方式的半导体存储器件的示例透视图；
图5是示出根据一些示例实施方式的半导体存储器件的平面图；
图6和图7是沿着图5的线A-A和B-B截取的剖视图；
图8A和图8B是用于说明根据一些示例实施方式的半导体存储器件的图；
图9和图10是用于说明根据一些示例实施方式的半导体器件的图；
图11和图12是用于说明根据一些示例实施方式的半导体存储器件的图；
图13和图14是用于说明根据一些示例实施方式的半导体存储器件的图；
图15是用于说明根据一些示例实施方式的半导体存储器件的图；
图16A和图16B是用于说明根据一些示例实施方式的半导体存储器件的图；
图17和图18是用于说明根据一些示例实施方式的半导体器件的图；
图19和图20是用于说明根据一些示例实施方式的半导体存储器件的图；
图21和图22是用于说明根据一些示例实施方式的半导体存储器件的图；
图23是用于说明根据一些示例实施方式的半导体存储器件的图；
图24和图25是用于说明根据一些示例实施方式的半导体存储器件的图；
图26是用于说明根据一些示例实施方式的半导体存储器件的图；
图27和图28是用于说明根据一些示例实施方式的半导体存储器件的图；
图29和图30是用于说明根据一些示例实施方式的半导体存储器件的图；
图31和图32是用于说明根据一些示例实施方式的半导体存储器件的图；
图33是用于说明根据一些示例实施方式的半导体存储器件的图；
图34至图36是分别用于说明根据一些示例实施方式的半导体存储器件的图；
图37和图38是用于说明根据一些示例实施方式的半导体存储器件的图；
图39A至图48是用于说明根据一些示例实施方式的制造半导体存储器件的方法的中间阶段图；
图49A至图57B是用于说明根据一些示例实施方式的制造半导体存储器件的方法的中间阶段图；以及
图58至图63是用于说明根据一些示例实施方式的制造半导体存储器件的方法的中间阶段图。
具体实施方式
图1A和图1B是根据一些示例实施方式的半导体存储器件的单位单元的电路图。图2是用于说明图1A的单位单元的操作的图。
参照图1A和图2，根据一些示例实施方式的半导体存储器件可以包括半导体区，该半导体区包括p型杂质区(p+)、n型杂质区(n+)以及在p型杂质区(p+)和n型杂质区(n+)之间的基区(基极)。
半导体存储器件可以包括例如设置在基区(基极)上的第一栅电极GE1和第二栅电极GE2。与第二栅电极GE2到p型杂质区(p+)相比，第一栅电极GE1可以更靠近p型杂质区(p+)。第一控制晶体管T1可以由第一栅电极GE1和基区(基极)限定。第二控制晶体管T2可以由第二栅电极GE2和基区(基极)限定。
例如，p型杂质区(p+)可以是或对应于阳极区，n型杂质区(n+)可以是或对应于阴极区。基区(基极)可以是或对应于电荷在其中运动的沟道区。p型杂质区(p+)可以连接到例如位线，并且可以对其施加位线电压VBL。n型杂质区(n+)可以连接到公共源极区，并且可以对其施加源极电压VS。例如，源极电压VS可以是或对应于接地电压。
p型杂质区(p+)可以由半导体材料诸如掺有p型杂质(诸如硼)的硅形成，n型杂质区(n+)可以由半导体材料诸如掺有n型杂质(诸如磷和/或砷)的硅形成。作为一示例，基区(基极)可以由不掺杂质或仅轻掺杂质的本征半导体材料形成。基区(基极)可以由非掺杂的半导体材料诸如非掺杂的硅形成，例如可以包括非掺杂的半导体材料诸如非掺杂的硅。作为另一示例，基区(基极)可以由以低浓度掺有p型杂质的半导体材料形成。当基区(基极)掺有p型杂质时，基区(基极)的掺杂浓度低于p型杂质区(p+)的掺杂浓度，例如低几个数量级。
通过将正的第一电压V1施加到第一栅电极GE1，基区(基极)的一部分可以表现出n型半导体材料的特性。通过将作为负电压的第二电压V2施加到第二栅电极GE2，基区(基极)的其余部分可以表现出p型半导体材料的特性。即使基区(基极)由本征半导体材料或p型半导体材料(例如轻掺杂的p型半导体材料)形成或包括本征半导体材料或p型半导体材料(例如轻掺杂的p型半导体材料)，或者当基区(基极)由本征半导体材料或p型半导体材料(例如轻掺杂的p型半导体材料)形成或包括本征半导体材料或p型半导体材料(例如轻掺杂的p型半导体材料)时，通过对第一栅电极GE1和第二栅电极GE2施加电压，可以调制基区(基极)的电特性。例如，在将电压施加到第一栅电极GE1和第二栅电极GE2的状态下，半导体存储器件的半导体区可以具有pnpn结构。可选地或另外地，示例实施方式的半导体存储器件可以是包含晶闸管结构的存储器件，或包括包含晶闸管结构的存储器件。
下面将描述示例实施方式的半导体存储器件的操作。
具有pnpn结构的p型杂质区(p+)、基区(基极)和n型杂质区(n+)的能带图可以处于第一状态(图2所示的导带CB和价带VB中的实线)。例如，第一状态可以在位线电压VBL和源极电压VS之间不具有电压差。在第一状态下，电流可以不在p型杂质区(p+)和n型杂质区(n+)之间流动。
当正电压被施加到p型杂质区(p+)作为位线电压VBL时，p型杂质区(p+)、基区(基极)和n型杂质区(n+)的能带图可以处于第二状态(如在对于导带CB和价带VB的虚线中)。
在第二状态下，施加到p型杂质区(p+)的空穴不能越过在p型杂质区(p+)和基区(基极)之间的能量势垒。此外，施加到n型杂质区(n+)的电子不能越过在n型杂质区(n+)和基区(基极)之间的能量势垒。
例如，尽管在位线电压VBL与源极电压VS之间存在电压差，但是在p型杂质区(p+)和n型杂质区(n+)之间，电流不良好地流动或完全不流动。
因此，当脉冲电压被施加到第一栅电极GE1和/或第二栅电极GE2时，可以暂时降低在p型杂质区(p+)和基区(基极)之间的能量势垒和/或在n型杂质区(n+)和基区(基极)之间的能量势垒。
当n型杂质区(n+)和基区(基极)之间的能量势垒降低时，n型杂质区(n+)的电子可以运动到基区(基极)(i)。当p型杂质区(p+)和基区(基极)之间的能量势垒降低时，p型杂质区(p+)的空穴可以运动到基区(基极)(ii)。
运动到基区(基极)的电子(i)可以降低p型杂质区(p+)和基区(基极)之间的能量势垒。此外，运动到基区(基极)的空穴(ii)可以降低n型杂质区(n+)和基区(基极)之间的能量势垒。
产生这样的正反馈回路，并且在p型杂质区(p+)和基区(基极)之间的能量势垒以及在n型杂质区(n+)和基区(基极)之间的能量势垒可以减小/崩塌。p型杂质区(p+)、基区(基极)和n型杂质区(n+)的能带图可以处于第三状态(交替的长短虚线的导带CB和价带VB)。
在第三状态下，在p型杂质区(p+)和n型杂质区(n+)之间的电流可以像p-i-n二极管一样流动。
与上述配置/示例实施方式不同，可以不将脉冲电压施加到第一栅电极GE1和/或第二栅电极GE2。在这样的情况下，通过进一步增大位线电压VBL和源极电压VS之间的电压差，可以使电流像p-i-n二极管一样在p型杂质区(p+)和n型杂质区(n+)之间流动。
在图1B中，选择晶体管TSEL可以被进一步设置在p型杂质区(p+)和n型杂质区(n+)之间。通过调节施加到选择晶体管TSEL的选择电压VSEL，可以控制电荷在p型杂质区(p+)和n型杂质区(n+)之间的运动。
可选地或另外地，通过调节施加到选择晶体管TSEL的选择电压VSEL，在p型杂质区(p+)和n型杂质区(n+)之间的电流可以被减小或停止/变为0。可选地或另外地，通过将位线电压VBL和源极电压VS之间的电压差减小到阈值或更小，在p型杂质区(p+)和n型杂质区(n+)之间的电流可以停止/变为0。
与前述配置不同，基区(基极)可以包括n型基区和p型基区。n型基区(基极)可以由掺有n型杂质的半导体材料形成/包括掺有n型杂质的半导体材料，p型基区(基极)可以由掺有p型杂质的半导体材料形成/包括掺有p型杂质的半导体材料。基区(基极)的n型基区与p型杂质区(p+)接触。例如，半导体存储器件的半导体区可以在没有电压被施加到第一栅电极GE1和第二栅电极GE2的状态下具有pnpn结构。基区(基极)的n型基区的杂质浓度可以比n型杂质区(n+)的杂质浓度低，例如低一个或更多个数量级。基区(基极)的p型基区的杂质浓度可以比p型杂质区(p+)的杂质浓度低，例如低一个或更多个数量级。
在这样的情况下，作为示例，可以不存在第一栅电极GE1或第二栅电极GE2。作为另一示例，第一栅电极GE1和第二栅电极GE2可以都不存在。然而，可以形成/包括调节基区(基极)的能带的第一栅电极GE1和第二栅电极GE2中的至少一个，使得在较低的位线电压VBL，电荷可以在p型杂质区(p+)和n型杂质区(n+)之间运动。
图3至图4B是示出根据一些示例实施方式的半导体存储器件的示例透视图。作为参照，图3至图4B可以是具有图1A所示的电路图的半导体存储器件的透视图。
首先，参照图1A和图3，包括多个单位单元的单元阵列区CA可以设置在基板SUB上；所述多个单位单元中的每个可以包括图1A所示的特征。
基板SUB可以是或包括体硅或SOI(绝缘体上硅)。可选地，基板SUB可以是硅基板，或者可以包括但不限于其它材料诸如：异质IV族半导体材料，诸如硅锗、SGOI(绝缘体上硅锗)；或III-V族化合物半导体材料，诸如铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物或镓锑化物。在下面的描述中，基板SUB将被描述为硅(例如单晶硅)基板。
包括第一至第三层L1、L2和L3的堆叠结构SS可以设置在基板SUB上。堆叠结构SS的第一至第三层L1、L2和L3可以被堆叠为在垂直于基板SUB的顶表面的方向(即第三方向D3)上彼此间隔开。第一至第三层L1、L2和L3中的每个可以包括多个半导体图案SP、第一栅电极GE1和第二栅电极GE2、第一导电连接线EL_A和第二导电连接线EL_C。
从平面图的视角，每个半导体图案SP可以包括其中多个闭合的环被连接的形状。例如，每个闭合的环可以具有圆形或椭圆形的环形形状。可选地，每个闭合的环可以具有环形，该环形具有带有被倒角和/或斜切的外周表面的矩形形状、或另一多边形形状诸如六边形或八边形形状。
半导体图案SP可以包括半导体材料诸如硅、锗、硅锗(SiGe)、硅碳化物(SiC)、金属氧化物或二维(2D)材料。作为一示例，半导体图案SP可以包括多晶硅。作为另一示例，半导体图案SP可以包括非晶金属氧化物、多晶金属氧化物、该非晶金属氧化物和该多晶金属氧化物的组合、和/或类似物。当半导体图案SP包括金属氧化物时，半导体图案SP可以例如包括(但不限于)以下中的一种：铟氧化物、锡氧化物、锌氧化物、In-Zn基氧化物(IZO)、Sn-Zn基氧化物、Ba-Sn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、In-Ga基氧化物(IGO)、In-Ga-Zn基氧化物(IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物(ITZO)、In-W-Zn基氧化物(IWZO)、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、In-Lu-Zn基氧化物、In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物和In-Hf-Al-Zn基氧化物。
可选地或另外地，当半导体图案SP包括二维材料时，半导体图案SP可以包括二维同素异形体和二维化合物中的至少一种，并可以包括例如(但不限于)石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和钨硫化物(WS2)中的至少一种。
每个半导体图案SP可以包括沟道区SP_CH、第一杂质区SP_A和第二杂质区SP_C。沟道区SP_CH和第二杂质区SP_C可以具有闭合环形，例如闭合的圆形的环形或闭合的椭圆形的环形。闭合的环所连接的沟道区SP_CH和第二杂质区SP_C可以在第一方向D1上延伸。第一杂质区SP_A可以具有在第二方向D2上延伸的杆形状/线性形状。沟道区SP_CH可以插置在第一杂质区SP_A和第二杂质区SP_C之间。沟道区SP_CH可以对应于参照图2描述的基区(基极)。第一杂质区SP_A可以对应于参照图2描述的p型杂质区(p+)，第二杂质区SP_C可以对应于参照图2描述的n型杂质区(n+)。
第一栅电极GE1和第二栅电极GE2中的每个可以具有在第三方向D3上延伸的线形式和/或柱形状。第一栅电极GE1可以设置为在第一方向D1上与第二栅电极GE2间隔开。第一栅电极GE1可以在第二方向D2上彼此间隔开，第二栅电极GE2可以在第二方向D2上彼此间隔开。
第一栅电极GE1和第二栅电极GE2中的每个可以穿透沟道区SP_CH，例如可以完全延伸贯穿由沟道区SP_CH限定的开口。第一栅电极GE1和第二栅电极GE2可以每个穿过闭合的环；该闭合的环可以成形为环形、圆形、椭圆形、多边形等。第一栅电极GE1和第二栅电极GE2中的每个不与沟道区SP_CH接触，而是可以与沟道区SP_CH间隔开。第一栅电极GE1和第二栅电极GE2可以分别是/对应于图1A和图2中描述的第一控制晶体管T1的栅电极和第二控制晶体管T2的栅电极。
第一导电连接线EL_A可以具有在第二方向D2上延伸的线/线性形式和/或条形状。第一导电连接线EL_A可以设置为在第三方向D3上彼此间隔开。第一导电连接线EL_A可以与第一杂质区SP_A接触/直接连接到第一杂质区SP_A，并可以电连接到第一杂质区SP_A。第一导电连接线EL_A可以是/对应于将位线电压(图1A的VBL)施加到第一杂质区SP_A的位线。
第二导电连接线EL_C可以具有在第三方向D3上延伸的线/线性形式或柱形状。第二导电连接线EL_C可以设置为在第一方向D1上与第二栅电极GE2间隔开。第二导电连接线EL_C可以设置为在第二方向D2上彼此间隔开。
第二导电连接线EL_C可以穿透(例如可以完全延伸穿过)第二杂质区SP_C。第二导电连接线EL_C可以穿过闭合的环；该闭合的环可以具有环形形状、圆形形状、多边形形状等中的一种。第二导电连接线EL_C与第二杂质区SP_C接触，并可以电连接到第二杂质区SP_C。第二导电连接线EL_C可以连接在第三方向D3上彼此间隔开的第二杂质区SP_C。第二导电连接线EL_C可以是/对应于将源极电压(图1A的VS)施加到第二杂质区SP_C的源极供应线。
第一栅电极GE1、第二栅电极GE2、第一导电连接线EL_A和第二导电连接线EL_C可以每个包括导电材料。例如，第一栅电极GE1、第二栅电极GE2、第一导电连接线EL_A和第二导电连接线EL_C中的每个可以包括但不限于导电的金属氮化物(钛氮化物、钽氮化物、铌氮化物(NbN)等)、金属(钨、钛、钽、钴、钌等)和金属-半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的一种。
将代表性地详细描述第一至第三层L1、L2和L3当中的第一层L1。第一层L1的半导体图案SP可以排布在第二方向D2上。第一层L1的半导体图案SP可以位于相同的高度。第一层L1的半导体图案SP可以共用在第二方向D2上延伸的第一杂质区SP_A。在设置于第一层L1中的半导体图案SP当中，沟道区SP_CH可以在第二方向D2上彼此间隔开，第二杂质区SP_C可以在第二方向D2上彼此间隔开。在第二方向D2上彼此间隔开的沟道区SP_CH可以连接到第一杂质区SP_A。第一栅电极GE1、第二栅电极GE2和第二导电连接线EL_C在第一方向D1上依次排布，并可以穿过在第一方向D1上彼此联接的沟道区SP_CH和第二杂质区SP_C。在第二方向D2上排布的半导体图案SP可以连接到设置在第一层L1中的第一导电连接线EL_A。
尽管没有示出，但是栅极绝缘膜可以插置在第一栅电极GE1和沟道区SP_CH之间以及在第二栅电极GE2和沟道区SP_CH之间。栅极绝缘膜可以包括高介电常数绝缘膜、硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种。作为一示例，高介电常数绝缘膜可以包括硼氮化物、铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
尽管没有示出，但是堆叠结构SS内的空的空间可以用绝缘材料填充。例如，该绝缘材料可以包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种。电连接到单元阵列区CA的布线层可以设置在堆叠结构SS上。尽管没有示出，但是用于操作单元阵列区CA的外围电路可以形成在基板SUB上。外围电路和单元阵列区CA可以例如使用该布线层连接。
与前述配置不同，第一杂质区SP_A可以对应于参照图2描述的n型杂质区(n+)，第二杂质区SP_C可以对应于参照图2描述的p型杂质区(p+)。在这样的情况下，第二导电连接线EL_C可以是/对应于将位线电压(图1A的VBL)施加到图1A和图2中描述的p型杂质区(p+)的位线。第一导电连接线EL_A可以是/对应于将源极电压VS施加到图1A和图2中描述的n型杂质区(n+)的源极供应线。
下面将在假设第一杂质区SP_A对应于参照图2描述的p型杂质区(p+)并且第二杂质区SP_C对应于使用图2描述的n型杂质区(n+)的情况下提供描述。
将主要在与使用图3描述的要点不同的要点的基础上描述根据图4A和图4B的实施方式。
参照图4A和图4B，外围电路区PER和单元阵列区CA可以在垂直方向(即第三方向D3)上堆叠。
在图4A中，外围电路区PER可以设置在基板SUB和单元阵列区CA之间。外围电路区PER可以包括形成在基板SUB上的外围电路晶体管，诸如MOSFET晶体管和/或双极晶体管。外围电路区PER可以包括用于操作根据示例实施方式的单元阵列区CA的电路。
单元阵列区CA可以通过例如至少一个贯穿电极电连接到外围电路区PER。可选地或另外地，单元阵列区CA的第一栅电极GE1、第二栅电极GE2和第二导电连接线EL_C可以直接连接到外围电路区PER。
在图4B中，单元阵列区CA可以设置在基板SUB上。外围电路区PER可以设置在单元阵列区CA上。如上所述，外围电路区PER可以包括用于操作单元阵列区CA的电路。
作为示例，第一方向D1、第二方向D2和第三方向D3可以彼此垂直，但是不限于此。此外，第一方向D1和第二方向D2可以平行于基板SUB的顶表面，第三方向D3可以垂直于基板SUB的顶表面。
图5是示出根据一些示例实施方式的半导体存储器件的平面图。图6和图7是分别沿着图5的线A-A和B-B截取的剖视图。为了便于描述，将简要说明参照图1A、图2和图3说明的内容的重复部分。
参照图5至图7，根据一些示例实施方式的半导体存储器件可以包括半导体图案SP、第一导电连接线EL_A、第二导电连接线EL_C、第一栅极结构GS1和第二栅极结构GS2。
模制结构MIL可以设置在基板SUB上。模制结构MIL可以包括第一模制绝缘层ILD1和第二模制绝缘层ILD2。模制结构MIL可以包括交替地堆叠在基板SUB上的第一模制绝缘层ILD1和第二模制绝缘层ILD2。
在图6和图7中，尽管示出四个第一模制绝缘层ILD1和三个第二模制绝缘层ILD2，但是这仅是为了便于描述，示例实施方式不限于此。尽管模制结构MIL的紧邻基板SUB的模制绝缘层被示出为第一模制绝缘层ILD1，但是示例实施方式不限于此。
第一模制绝缘层ILD1和第二模制绝缘层ILD2可以每个包括绝缘材料。第一模制绝缘层ILD1中包括的第一绝缘材料可以相对于第二模制绝缘层ILD2中包括的第二绝缘材料具有蚀刻选择比，例如可以比第二模制绝缘层ILD2中包括的第二绝缘材料蚀刻得更慢。第一模制绝缘层ILD1和第二模制绝缘层ILD2中的每个可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和含碳的硅氮氧化物膜中的至少一种，并可以包括彼此相同或不同的材料。作为一示例，第一模制绝缘层ILD1可以包括硅氧化物膜，第二模制绝缘层ILD2可以包括硅氮化物膜。例如，模制结构MIL可以是或包括ON(氧化物/氮化物)模制结构。
多个半导体图案SP可以设置在基板SUB上。半导体图案SP可以沿着第二方向D2设置。此外，多个半导体图案SP可以沿着第三方向D3堆叠。在第三方向D3上堆叠的半导体图案SP可以彼此间隔开。在第三方向D3上堆叠的半导体图案SP可以设置在相邻的第一模制绝缘层ILD1之间或在相邻的第二模制绝缘层ILD2之间。作为一示例，在根据一些示例实施方式的半导体存储器件中，第一模制绝缘层ILD1可以设置于在第三方向D3上彼此相邻的半导体图案SP之间。此外，第二模制绝缘层ILD2可以设置于在第二方向D2上彼此相邻的半导体图案SP之间。第二模制绝缘层ILD2可以与在第二方向D2上彼此相邻的半导体图案SP接触。
例如，半导体图案SP可以包括沿着第二方向D2设置的第一半导体图案和第二半导体图案。第一半导体图案和第二半导体图案中的每个可以包括第一杂质区SP_A、第二杂质区SP_C以及在第一杂质区SP_A和第二杂质区SP_C之间的沟道区SP_CH。第一半导体图案的沟道区SP_CH和第二杂质区SP_C可以在第二方向D2上与第二半导体图案的沟道区SP_CH和第二杂质区SP_C间隔开。此外，第一半导体图案的第一杂质区SP_A和第二半导体图案的第一杂质区SP_A可以彼此连接。第一半导体图案和第二半导体图案可以共用在第二方向D2上延伸的第一杂质区SP_A。第一半导体图案和第二半导体图案中的每个可以包括沟道区SP_CH和第二杂质区SP_C，沟道区SP_CH和第二杂质区SP_C的每个具有其中闭合的环被连接的形式。
半导体图案SP可以包括半导体材料诸如硅、锗、硅锗、硅碳化物、金属氧化物或二维材料。
在根据一些示例实施方式的半导体存储器件中，半导体图案SP的沟道区SP_CH可以由非掺杂的半导体材料或掺有p型杂质的半导体材料形成，或包括非掺杂的半导体材料或掺有p型杂质的半导体材料。当沟道区SP_CH由掺有p型杂质的半导体材料形成或包括掺有p型杂质的半导体材料时，沟道区SP_CH的p型杂质的浓度低于第一杂质区SP_A的p型杂质的浓度，例如低至少一个数量级。
第一栅极结构GS1和第二栅极结构GS2中的每个可以设置在基板SUB上。第一栅极结构GS1和第二栅极结构GS2中的每个可以在第三方向D3上延伸得长。第一栅极结构GS1和第二栅极结构GS2中的每个可以穿透沟道区SP_CH。第一栅极结构GS1和第二栅极结构GS2中的每个可以穿透模制结构MIL。
第一栅极结构GS1和第二栅极结构GS2中的每个的至少一部分可以被沟道区SP_CH围绕。在根据一些示例实施方式的半导体存储器件中，在第一栅极结构GS1和半导体图案SP彼此交叉的区域中，沟道区SP_CH可以完全包围在第三方向D3上延伸的第一栅极结构GS1的侧壁。在第二栅极结构GS2和半导体图案SP彼此交叉的区域中，沟道区SP_CH可以完全包围在第三方向D3上延伸的第二栅极结构GS2的侧壁。
第一栅极结构GS1可以包括第一栅电极GE1和第一栅极绝缘膜GI_1。第一栅电极GE1可以在第三方向D3上延伸并穿透沟道区SP_CH。第一栅极绝缘膜GI_1可以设置在第一栅电极GE1和半导体图案SP之间。第一栅极绝缘膜GI_1可以设置在第一栅电极GE1和沟道区SP_CH之间。
第二栅极结构GS2可以包括第二栅电极GE2和第二栅极绝缘膜GI_2。第二栅电极GE2可以在第三方向D3上延伸并穿透(例如完全穿透或穿过)沟道区SP_CH。第二栅极绝缘膜GI_2可以设置在第二栅电极GE2和半导体图案SP之间。第二栅极绝缘膜GI_2可以设置在第二栅电极GE2和沟道区SP_CH之间。
尽管第一栅电极GE1和第二栅电极GE2被示出为单一膜，但是这仅是为了便于描述，示例实施方式不限于此。作为一示例，第一栅电极GE1和第二栅电极GE2中的每个可以包括功函数调节膜。为了使第一栅电极GE1和第二栅电极GE2的阈值电位彼此不同，第一栅电极GE1的功函数调节膜和第二栅电极GE2的功函数调节膜可以包括彼此不同的材料。替代地或另外地，第一栅电极GE1的功函数调节膜和第二栅电极GE2的功函数调节膜可以包括不同厚度的相同材料。
第一栅电极GE1和第二栅电极GE2可以每个包括导电的金属氮化物、金属和金属-半导体化合物中的至少一种。
在根据一些示例实施方式的半导体器件中，第一栅极绝缘膜GI_1和第二栅极绝缘膜GI_2可以包括硅氧化物、硅氮氧化物和硅氮化物中的至少一种，并可以包括彼此相同或彼此不同的材料。
第一栅极绝缘膜GI_1和第二栅极绝缘膜GI_2可以具有相同的厚度或不同的厚度。
与示出的配置不同，第一栅极绝缘膜GI_1可以在第一栅电极GE1和第一模制绝缘层ILD1之间延伸，第二栅极绝缘膜GI_2可以在第二栅电极GE2和第一模制绝缘层ILD1之间延伸。
第一导电连接线EL_A可以连接到半导体图案SP的第一杂质区SP_A。第一导电连接线EL_A可以在第二方向D2上延伸。第一导电连接线EL_A可以与基板SUB的顶表面平行。第一导电连接线EL_A可以连接到沿着第二方向D2设置的第一半导体图案和第二半导体图案。
第一导电连接线EL_A可以设置在沿着第三方向D3彼此间隔开的第一模制绝缘层ILD1之间。在第三方向D3上彼此相邻的第一导电连接线EL_A通过第一模制绝缘层ILD1和第一电极分隔图案ESL1而彼此分隔开。第一电极分隔图案ESL1可以在第二方向D2上延伸。第一电极分隔图案ESL1可以包括绝缘材料。
第二导电连接线EL_C可以在第三方向D3上延伸并可以穿透第二杂质区SP_C。第二导电连接线EL_C与半导体图案SP接触。第二导电连接线EL_C可以电连接到第二杂质区SP_C。
在第二导电连接线EL_C与半导体图案SP交叉的区域中，第二杂质区SP_C可以完全环绕在第三方向D3上延伸的第二导电连接线EL_C的侧壁。
第一导电连接线EL_A和第二导电连接线EL_C可以每个包括导电的金属氮化物、金属和金属-半导体化合物中的至少一种。
在根据一些示例实施方式的半导体存储器件中，第一导电连接线EL_A和第二导电连接线EL_C可以具有交叉点(XP)结构。
图8A和图8B是用于说明根据一些示例实施方式的半导体存储器件的图。图9和图10是用于说明根据一些示例实施方式的半导体器件的图。为了便于描述，将主要描述与使用图3和图5至图7描述的要点不同的要点。
参照图8A和图8B，在根据一些示例实施方式的半导体存储器件中，第一栅极绝缘膜GI_1包括第一界面绝缘膜GI_11和第一高介电常数膜GI_12，第二栅极绝缘膜GI_2可以包括第二界面绝缘膜GI_21和第二高介电常数膜GI_22。
第一高介电常数膜GI_12可以设置在第一栅电极GE1和半导体图案SP之间以及在第一栅电极GE1和第一模制绝缘层ILD1之间。第二高介电常数膜GI_22可以设置在第二栅电极GE2和半导体图案SP之间以及在第二栅电极GE2和第一模制绝缘层ILD1之间。
当半导体图案SP包括硅时，第一界面绝缘膜GI_11和第二界面绝缘膜GI_21可以包括例如硅氧化物。然而，随着半导体图案SP中包含的材料变化，第一界面绝缘膜GI_11和第二界面绝缘膜GI_21中包含的材料也可以变化。第一高介电常数膜GI_12和第二高介电常数膜GI_22可以包括例如高介电常数绝缘膜。
在图8A中，第一高介电常数膜GI_12和第二高介电常数膜GI_22可以不设置在第一栅电极GE1的底表面和基板SUB的顶表面之间以及在第二栅电极GE2的底表面和基板SUB的顶表面之间。
另一方面，在图8B中，第一高介电常数膜GI_12和第二高介电常数膜GI_22可以分别设置在第一栅电极GE1的底表面和基板SUB的顶表面之间以及在第二栅电极GE2的底表面和基板SUB的顶表面之间。
参照图9和图10，根据一些示例实施方式的半导体存储器件还可以包括填充绝缘图案FIP，该填充绝缘图案FIP填充由第一栅电极GE1限定的空间、由第二栅电极GE2限定的空间和由第二导电连接线EL_C限定的空间中的至少一个。
填充绝缘图案FIP的侧壁可以被第一栅电极GE1、第二栅电极GE2和第二导电连接线EL_C覆盖。
填充绝缘图案FIP可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和含碳的硅氮氧化物膜中的至少一种。
与示出的配置不同，填充绝缘图案FIP可以设置在第一栅电极GE1、第二栅电极GE2和第二导电连接线EL_C中的一个或两个中。
图11和图12是用于说明根据一些示例实施方式的半导体存储器件的图。图13和图14是用于说明根据一些示例实施方式的半导体存储器件的图。图15是用于说明根据一些示例实施方式的半导体存储器件的图。图16A和图16B是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图3和图5至图7描述的要点不同的要点。
参照图11至图15，在根据一些示例实施方式的半导体存储器件中，沟道区SP_CH可以包括n型基极沟道部分SP_CHN和p型基极沟道部分SP_CHP。
n型基极沟道部分SP_CHN可以与第一杂质区SP_A接触，p型基极沟道部分SP_CHP可以与第二杂质区SP_C接触。n型基极沟道部分SP_CHN可以设置在第一杂质区SP_A和p型基极沟道部分SP_CHP之间。
n型基极沟道部分SP_CHN可以由掺有n型杂质的半导体材料形成。n型基极沟道部分SP_CHN的n型杂质的浓度低于第二杂质区SP_C的n型杂质的浓度。p型基极沟道部分SP_CHP可以由掺有p型杂质的半导体材料形成。p型基极沟道部分SP_CHP的p型杂质的浓度低于第一杂质区SP_A的p型杂质的浓度。
在图11至图15中，n型基极沟道部分SP_CHN被示出为与第二栅极绝缘膜GI_2接触，但是示例实施方式不限于此。当然，p型基极沟道部分SP_CHP的一部分可以插置在n型基极沟道部分SP_CHN和第二栅极绝缘膜GI_2之间。
此外，n型基极沟道部分SP_CHN的一部分被示出为凹入到p型基极沟道部分SP_CHP中，实施方式不限于此。取决于用于制造n型基极沟道部分SP_CHN和p型基极沟道部分SP_CHP的顺序，n型基极沟道部分SP_CHN和p型基极沟道部分SP_CHP的形式当然可以变化。
在图11和图12中，第一栅电极GE1可以穿透沟道区SP_CH的n型基极沟道部分SP_CHN。第二栅电极GE2可以穿透沟道区SP_CH的p型基极沟道部分SP_CHP。
在图13和图14中，第一栅极结构GS1可以用垂直绝缘结构VIP代替。也就是，垂直绝缘结构VIP可以穿透沟道区SP_CH的n型基极沟道部分SP_CHN。垂直绝缘结构VIP可以在第三方向D3上延伸。垂直绝缘结构VIP可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和含碳的硅氮氧化物膜中的至少一种。
与示出的配置不同，垂直绝缘结构VIP可以代替第二栅极结构GS2。
在图15中，在第一导电连接线EL_A和第二导电连接线EL_C之间可以不设置穿透沟道区SP_CH的栅极结构。也就是，垂直绝缘结构VIP可以分别穿透n型基极沟道部分SP_CHN和p型基极沟道部分SP_CHP。
参照图16A和图16B，在根据一些示例实施方式的半导体器件中，第二导电连接线EL_C的外壁的一部分可以在第二导电连接线EL_C的中心方向上凹入。
第二导电连接线EL_C的面对第二栅电极GE2的部分可以在第二导电连接线EL_C的中心方向上凹入。
第二杂质区SP_C可以具有在第三方向D3上延伸的圆筒形状。第二杂质区SP_C可以包围第二导电连接线EL_C的外壁。
图17和图18是用于说明根据一些示例实施方式的半导体器件的图。为了便于描述，将主要描述与使用图3和图5至图7描述的要点不同的要点。
参照图17和图18，根据一些示例实施方式的半导体存储器件还可以包括穿透沟道区SP_CH的第三栅极结构GS3。
第三栅极结构GS3可以设置在基板SUB上。第三栅极结构GS3可以在第三方向D3上延伸得长。每个第三栅极结构GS3可以穿透模制结构MIL。
第三栅极结构GS3的至少一部分可以被沟道区SP_CH围绕。在第三栅极结构GS3和半导体图案SP彼此交叉的区域中，沟道区SP_CH可以完全包围在第三方向D3上延伸的第三栅极结构GS3的侧壁。
第一至第三栅极结构GS1、GS2和GS3可以基于第一导电连接线EL_A在第一方向D1上依次排布。
第三栅极结构GS3可以包括第三栅电极GE3和第三栅极绝缘膜GI_3。第三栅电极GE3可以在第三方向D3上延伸并穿透沟道区SP_CH。第三栅极绝缘膜GI_3可以设置在第三栅电极GE3和半导体图案SP之间。第三栅极绝缘膜GI_3可以设置在第三栅电极GE3和沟道区SP_CH之间。第三栅电极GE3可以对应于图1B的选择晶体管TSEL的栅电极。
第三栅电极GE3可以每个包括导电的金属氮化物、金属和金属-半导体化合物中的至少一种。
图19和图20是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图17和图18描述的要点不同的要点。
参照图19和图20，在根据一些示例实施方式的半导体存储器件中，沟道区SP_CH可以包括n型基极沟道部分SP_CHN、p型基极沟道部分SP_CHP和非掺杂的基极沟道部分SP_CHI。
n型基极沟道部分SP_CHN与第一杂质区SP_A接触。非掺杂的基极沟道部分SP_CHI可以与第二杂质区SP_C接触。p型基极沟道部分SP_CHP设置在n型基极沟道部分SP_CHN和非掺杂的基极沟道部分SP_CHI之间。p型基极沟道部分SP_CHP与n型基极沟道部分SP_CHN和非掺杂的基极沟道部分SP_CHI接触。
n型基极沟道部分SP_CHN可以由掺有n型杂质的半导体材料形成。n型基极沟道部分SP_CHN的n型杂质的浓度低于第二杂质区SP_C的n型杂质的浓度。p型基极沟道部分SP_CHP可以由掺有p型杂质的半导体材料形成。p型基极沟道部分SP_CHP的p型杂质的浓度低于第一杂质区SP_A的p型杂质的浓度。
作为一示例，非掺杂的基极沟道部分SP_CHI可以由非掺杂的半导体材料形成。
作为另一示例，基极沟道部分SP_CHI可以由掺有p型杂质的半导体材料形成。此时，基极沟道部分SP_CHI的p型杂质的浓度低于p型基极沟道部分SP_CHP的p型杂质的浓度。
图21和图22是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图17和图18描述的要点不同的要点。
参照图21和图22，在根据一些示例实施方式的半导体存储器件中，与第一杂质区SP_A一样，第二杂质区SP_C可以在第二方向D2上延伸得长。
在第二方向D2上排布的多个半导体图案SP可以共用第一杂质区SP_A和第二杂质区SP_C。在第一杂质区SP_A和第二杂质区SP_C之间的沟道区SP_CH可以布置为在第二方向D2上彼此间隔开。
第二导电连接线EL_C可以是具有板形状的导电板电极EL_PC。导电板电极EL_PC不穿透半导体图案SP。导电板电极EL_PC与半导体图案SP的一端接触。导电板电极EL_PC与第二杂质区SP_C接触。
当半导体图案SP包括沿着第二方向D2设置的第一半导体图案和第二半导体图案时，导电板电极EL_PC可以与第一半导体图案的一端和第二半导体图案的一端接触(例如直接接触)。
导电板电极EL_PC还可以连接在第三方向D3上彼此间隔开的第二杂质区SP_C。导电板电极EL_PC还覆盖在第二杂质区SP_C之间的第一模制绝缘层ILD1的侧壁。导电板电极EL_PC被第二电极分隔图案ESL2分隔开。第二电极分隔图案ESL2可以在第二方向D2上延伸得长。第二电极分隔图案ESL2可以包括绝缘材料。
图23是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图21和图22描述的要点不同的要点。
参照图23，在根据一些示例实施方式的半导体存储器件中，沟道区SP_CH可以包括n型基极沟道部分SP_CHN、p型基极沟道部分SP_CHP和非掺杂的(例如本征)基极沟道部分SP_CHI。
由于对n型基极沟道部分SP_CHN、p型基极沟道部分SP_CHP和非掺杂的基极沟道部分SP_CHI的说明与使用图19和图20描述的说明基本上相同，所以下面将不提供其说明。
图24和图25是用于说明根据一些示例实施方式的半导体存储器件的图。图26是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图3和图5至图7描述的要点不同的要点。
参照图24至图26，在根据一些示例实施方式的半导体存储器件中，在第三方向D3上交替堆叠的半导体图案SP和第一模制绝缘层ILD1可以被垂直绝缘结构VIP分隔开。
垂直绝缘结构VIP可以在第一方向D1上延伸。垂直绝缘结构VIP设置在基板SUB上并可以在第三方向D3上延伸得长。垂直绝缘结构VIP可以穿过半导体图案SP和第一模制绝缘层ILD1。
在第一方向D1和第三方向D3上布置的半导体图案SP可以由垂直绝缘结构VIP限定。在半导体图案SP中，沟道区SP_CH和第二杂质区SP_C可以由垂直绝缘结构VIP限定。
半导体图案SP和第一模制绝缘层ILD1可以与垂直绝缘结构VIP接触。
在图24和图25中，垂直绝缘结构VIP不切割半导体图案SP的第一杂质区SP_A。也就是，通过垂直绝缘结构VIP在第二方向D2上彼此分隔开的沟道区SP_CH和第二杂质区SP_C可以通过第一杂质区SP_A连接。
在图26中，垂直绝缘结构VIP还可以切割第一杂质区SP_A。垂直绝缘结构VIP可以在第二方向D2上将半导体图案SP完全分隔开。
图27和图28是用于说明根据一些示例实施方式的半导体存储器件的图。图29和图30是用于说明根据一些示例实施方式的半导体存储器件的图。图31和图32是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图3和图5至图7描述的要点不同的要点。
参照图27和图28，在根据一些示例实施方式的半导体存储器件中，垂直绝缘图案VIP可以切割在第二方向D2上排布的半导体图案SP之间的模制结构MIL。
垂直绝缘图案VIP可以在第二方向D2上限定其中形成沟道区SP_CH的区域。当形成沟道区SP_CH时，垂直绝缘图案VIP可以防止在第二方向D2上彼此相邻的沟道区SP_CH彼此接触。
参照图29和图30，根据一些示例实施方式的半导体存储器件还可以包括气隙AG，该气隙AG设置于在第二方向D2上彼此相邻的半导体图案SP之间。
气隙AG可以设置于在第二方向D2上彼此相邻的第一半导体图案和第二半导体图案之间。气隙AG可以设置于在第二方向D2上的相邻的沟道区SP_CH和在第二方向D2上的相邻的第二杂质区SP_C之间。
气隙AG可以由气隙覆盖膜AIR_CAP、第一模制绝缘层ILD1、半导体图案SP和基板SUB限定。
参照图31和图32，根据一些示例实施方式的半导体存储器件还可以包括设置于在第二方向D2上彼此相邻的半导体图案SP之间的屏蔽图案MET_SH。
屏蔽图案MET_SH可以在第一方向D1上延伸得长。屏蔽图案MET_SH可以穿透模制结构MIL。
屏蔽图案MET_SH可以设置于在第二方向D2上彼此相邻的第一半导体图案和第二半导体图案之间。屏蔽图案MET_SH可以设置于在第二方向D2上的相邻的沟道区SP_CH之间和在第二方向D2上的相邻的第二杂质区SP_C之间。
屏蔽图案MET_SH可以包括导电材料。屏蔽图案MET_SH可以包括导电的金属氮化物、金属和金属-半导体化合物中的至少一种。恒定的电压可以被提供到屏蔽图案MET_SH。
图33是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图31和图32描述的要点不同的要点。
参照图33，在根据一些示例实施方式的半导体器件中，第二导电连接线EL_C可以是具有板形状的导电板电极EL_PC。
导电板电极EL_PC可以连接到屏蔽图案MET_SH。第二杂质区SP_C可以通过屏蔽图案MET_SH而在第二方向D2上彼此分隔开。
图34至图36分别是用于说明根据一些示例实施方式的半导体存储器件的图。为了便于描述，将主要描述与使用图3和图5至图7描述的要点不同的要点。
参照图34和图35，参照图3描述的单元阵列区CA和外围电路区PER可以提供在基板SUB上。单元阵列区CA和外围电路区PER可以堆叠在第三方向D3上。
在图34中，外围电路区PER可以提供在单元阵列区CA和基板SUB之间。外围电路区PER可以包括用于操作单元阵列区CA的外围电路PTR、PIL和PCNT，并可以包括晶体管诸如平面晶体管。外围电路PTR、PIL和PCNT中的至少一些可以形成在外围电路绝缘膜ILD中。
例如，蚀刻停止层ESL可以另外地插置在单元阵列区CA和外围电路区PER之间。作为另一示例，蚀刻停止层ESL可以没有被插置在单元阵列区CA和外围电路区PER之间。
具体地，形成在外围电路区PER中的外围电路可以包括外围晶体管PTR、在外围晶体管PTR上的外围布线PIL以及垂直地连接外围布线PIL的外围接触PCNT。作为一示例，第一栅电极GE1、第二栅电极GE2和第二导电连接线EL_C穿透蚀刻停止层ESL并可以电连接到外围布线PIL。尽管没有示出，但是第一导电连接线EL_A可以通过贯通电极等连接到外围布线PIL。
如以上参照图4A所述，根据一些示例实施方式的半导体存储器件可以具有其中存储单元提供在外围电路区上的外围上单元(COP)结构。通过三维地堆叠外围电路区PER和单元阵列区CA，可以减小半导体存储芯片的面积并且可以实现电路的高度集成。
在图35中，单元阵列区CA可以提供在基板SUB上。上部基板SUB2可以提供在单元阵列区CA上。外围电路区PER可以提供在上部基板SUB2上。外围电路区PER可以包括用于操作单元阵列区CA的外围电路。
根据一些示例实施方式的半导体存储器件的形成可以包括在基板SUB上形成单元阵列区CA、在上部基板SUB2上形成外围电路区PER以及以晶片键合方式将上部基板SUB2附接到单元阵列区CA上。
如以上参照图4B所述，根据一些示例实施方式的半导体存储器件可以包括其中外围电路区PER提供在存储单元上的单元上外围(POC)结构。通过三维地堆叠单元阵列区CA和外围电路区PER，可以减小半导体存储芯片的面积并且可以实现电路的高度集成。
参照图36，在根据一些示例实施方式的半导体存储器件中，沟道区SP_CH和第一杂质区SP_A可以设置在第二杂质区SP_C周围。
在第一方向D1上彼此间隔开的沟道区SP_CH可以共用第二杂质区SP_C。通过将在第一方向D1上彼此间隔开的两个沟道区SP_CH设置于在第一方向D1上彼此相邻的第一杂质区SP_A之间，可以减小半导体存储芯片的面积并且可以实现电路的高度集成。
图37和图38是用于说明根据一些示例实施方式的半导体存储器件的图。图37是用于说明根据一些示例实施方式的半导体存储器件的平面图，图38是沿着图37的线C-C截取的剖视图。
元件分隔层DTI可以在第四方向D4上延伸得长。元件分隔层DTI可以形成在基板SUB中。元件分隔层DTI可以用于将在第五方向D5上彼此相邻的单位存储单元分隔开。元件分隔层DTI可以包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
第一杂质区SP_A和与第一杂质区SP_A接触的第一导电连接线EL_A可以设置在相邻的元件分隔层DTI之间。第一杂质区SP_A和第一导电连接线EL_A可以设置在基板SUB中。第一导电连接线EL_A可以具有线形式或柱形状。
第一杂质区SP_A可以沿着阳极孔T_A的侧壁和底表面形成。第一导电连接线EL_A可以填充由第一杂质区SP_A限定的空间。
第二杂质区SP_C可以在第五方向D5上延伸得长。在第五方向D5上延伸的板形第二导电连接线EL_PC可以设置在第二杂质区SP_C上。
第二杂质区SP_C可以沿着阴极沟槽T_C的侧壁和底表面形成。第二导电连接线EL_PC可以填充由第二杂质区SP_C限定的空间。
第一导电连接线EL_A可以在第四方向D4上与第二导电连接线EL_PC间隔开。
掩埋在基板SUB中的第四至第六栅极结构GS4、GS5和GS6可以设置在第一杂质区SP_A和第二杂质区SP_C之间。第四至第六栅极结构GS4、GS5和GS6中的每个可以在第五方向D5上延伸。第四至第六栅极结构GS4、GS5和GS6可以排布在第四方向D4上。
第四至第六栅极结构GS4、GS5和GS6可以穿过被限定在第一杂质区SP_A和第二杂质区SP_C之间的复合沟道区SP_CCH。复合沟道区SP_CCH可以被限定于在第五方向D5上彼此相邻的元件分隔层DTI之间。
复合沟道区SP_CCH可以包括基板SUB的一部分和沉积半导体膜DP_CH。基板SUB的一部分可以包括p型半导体材料。沉积半导体膜DP_CH可以由非掺杂的半导体材料或p型半导体材料形成。即使复合沟道区SP_CCH具有p型电特性，基板SUB的p型杂质的浓度和沉积半导体膜DP_CH的p型杂质的浓度也低于第一导电连接线EL_A的p型杂质的浓度。
第四至第六栅极结构GS4、GS5和GS6可以分别包括第四至第六栅电极GE4、GE5和GE6以及第四至第六栅极绝缘膜GI_4、GI_5和GI_6。第四栅电极GE4可以是图1B的第一控制晶体管T1的栅电极，第五栅电极GE5可以是图1B的第二控制晶体管T2的栅电极。第六栅电极GE6可以是图1B的选择晶体管TSEL的栅电极。
第四至第六栅极绝缘膜GI_4、GI_5和GI_6可以分别在第四至第六栅电极GE4、GE5和GE6与复合沟道区SP_CCH之间环绕第四至第六栅电极GE4、GE5和GE6的周边。
在第四至第六栅极结构GS4、GS5和GS6与复合沟道区SP_CCH交叉的区域中，第四至第六栅极结构GS4、GS5和GS6的每种中的一些可以被复合沟道区SP_CCH围绕。第四至第六栅极结构GS4、GS5和GS6中的每种在基板SUB内部堆叠在第三方向D3上。例如，用作第四至第六栅极结构GS4、GS5和GS6的沟道的沉积半导体膜DP_CH不覆盖第四至第六栅电极GE4、GE5和GE6的顶表面。第四至第六栅极绝缘膜GI_4、GI_5和GI_6分别覆盖第四至第六栅电极GE4、GE5和GE6的顶表面。由于用作沟道的沉积半导体膜DP_CH不覆盖第四至第六栅电极GE4、GE5和GE6的顶表面，所以在第四至第六栅极结构GS4、GS5和GS6与复合沟道区SP_CCH交叉的区域中，复合沟道区SP_CCH不完全包围第四至第六栅极结构GS4、GS5和GS6。
在第三方向D3上堆叠的第四栅极结构GS4可以设置在第四栅极沟槽T_G4中。在第三方向D3上堆叠的第五栅极结构GS5可以设置在第五栅极沟槽T_G5中。在第三方向D3上堆叠的第六栅极结构GS6可以设置在第六栅极沟槽T_G6中。沉积半导体膜DP_CH可以形成在第四至第六栅极沟槽T_G4、T_G5和T_G6中。
在根据一些示例实施方式的半导体存储器件中，第四方向D4和第五方向D5与作为基板SUB的厚度方向的第三方向D3交叉。
图39A至图48是用于说明根据一些示例实施方式的制造半导体存储器件的方法的中间阶段图。
参照图39A和图39B，可以在基板SUB上形成模制结构MIL。模制结构MIL可以包括垂直且交替堆叠的多个第一模制绝缘层ILD1和第二模制绝缘层ILD2，并可以通过化学气相沉积(CVD)工艺诸如等离子体增强CVD(PECVD)工艺形成。
参照图40A和图40B，可以形成穿透模制结构MIL的第一至第四孔TH1、TH2、TH3和TH4，例如通过干蚀刻工艺和/或湿蚀刻工艺形成。第一至第三孔TH1、TH2和TH3可以具有接触形式，第四孔TH4可以具有在第二方向D2上延伸得长的线形式。第一至第三孔TH1、TH2和TH3可以在第一方向D1上依次排布。第四孔TH4与第一孔TH1相邻。
接下来，可以在第一至第四孔TH1、TH2、TH3和TH4中形成第一牺牲图案SDP1。
参照图41，去除填充第一孔TH1和第二孔TH2的第一牺牲图案SDP1。接下来，可以部分地蚀刻由第一孔TH1和第二孔TH2暴露的第二模制绝缘层ILD2，以形成沟道凹陷CH_R。
参照图42，形成填充沟道凹陷CH_R的沟道区SP_CH。此外，可以在由第一孔TH1和第二孔TH2暴露的沟道区SP_CH上形成第一栅极绝缘膜GI_1和第二栅极绝缘膜GI_2。接下来，可以在第一孔TH1和第二孔TH2中形成第二牺牲图案SDP2。
参照图43，去除填充第三孔TH3的第一牺牲图案SDP1。接下来，可以部分地蚀刻由第三孔TH3暴露的第二模制绝缘层ILD2，以形成源极凹陷SO_R。沟道区SP_CH被源极凹陷SO_R暴露。
参照图44，形成填充源极凹陷SO_R的第二杂质区SP_C。接下来，可以在第三孔TH3中形成第二牺牲图案SDP2。
参照图45，去除填充第四孔TH4的第一牺牲图案SDP1。接下来，可以部分地蚀刻由第四孔TH4暴露的第二模制绝缘层ILD2，以形成漏极凹陷DR_R。漏极凹陷DR_R暴露沟道区SP_CH。
参照图46，形成部分地填充漏极凹陷DR_R的第一杂质区SP_A。第一杂质区SP_A可以利用离子注入工艺形成；然而，示例实施方式不限于此。
参照图47，去除在第一至第三孔TH1、TH2和TH3中的第二牺牲图案SDP2。
参照图48，形成填充漏极凹陷DR_R的其余部分的第一导电连接线EL_A。分别在第一孔TH1和第二孔TH2中形成第一栅电极GE1和第二栅电极GE2。在第三孔TH3中形成第二导电连接线EL_C。接下来，可以在第四孔TH4中形成第一电极分隔图案ESL1。
与示出的配置不同，第一杂质区SP_A、沟道区SP_CH和第二杂质区SP_C的形成顺序可以变化。
图49A至图57B是用于说明根据一些示例实施方式的制造半导体存储器件的方法的中间阶段图。
参照图49A和图49B，可以在基板SUB上形成预模制结构MIL_1。预模制结构MIL_1可以包括垂直且交替堆叠的多个牺牲绝缘层ILD_SC和第二模制绝缘层ILD2。形成穿透预模制结构MIL_1的第五孔TH5和第六孔TH6。第五孔TH5可以具有其中多个圆形被结合的形状。第六孔TH6可以具有在第二方向D2上延伸得长的线形式。
参照图50A和图50B，形成填充第五孔TH5的一部分的第三牺牲图案SDP3。第五孔TH5中的第三牺牲图案SDP3被形成，并且可以限定第五_1孔TH51。第三牺牲图案SDP3也形成在第六孔TH6中。
参照图51A和图51B，在第五孔TH51中形成预沟道区SP_PCH。从平面图的视角，预沟道区SP_PCH可以具有其中闭合的环被连接的形状。可以在预沟道区SP_PCH的内侧壁上形成第一栅极绝缘膜GI_1和第二栅极绝缘膜GI_2。随后，形成填充由第一栅极绝缘膜GI_1和第二栅极绝缘膜GI_2限定的空间的第四牺牲图案SDP4。
参照图52A和图52B，去除第六孔TH6中的第三牺牲图案SDP3。随后，可以使用第六孔TH6去除牺牲绝缘层ILD_SC。可以去除牺牲绝缘层ILD_SC以暴露在第二模制绝缘层ILD2之间的预沟道区SP_PCH。
参照图53A和图53B，通过去除暴露在第二模制绝缘层ILD2之间的预沟道区SP_PCH，可以形成沟道区SP_CH。与示出的配置不同，可以去除暴露在第二模制绝缘层ILD2之间的第一栅极绝缘膜GI_1和第二栅极绝缘膜GI_2。
参照图54A和图54B，可以在第二模制绝缘层ILD2之间、在最下面的第二模制绝缘层ILD2与基板SUB之间以及在最上面的第二模制绝缘层ILD2上形成第一模制绝缘层ILD1。第一模制绝缘层ILD1可以填充从其去除了牺牲绝缘层ILD_SC的空间。接下来，在第六孔TH6中形成第四牺牲图案SDP4。
参照图55A和图55B，去除第五孔TH5中的第三牺牲图案SDP3。可以在从其去除了第三牺牲图案SDP3的第五孔TH5中形成第二杂质区SP_C。在平面图的视角，第二杂质区SP_C可以具有闭合的环形。接下来，形成填充由第二杂质区SP_C限定的空间的第四牺牲图案SDP4。
参照图56A和图56B，去除第六孔TH6中的第四牺牲图案SDP4。通过去除由第六孔TH6暴露的第二模制绝缘层ILD2，形成漏极凹陷DR_R。沟道图案SP_CH由漏极凹陷DR_R暴露。
参照图57A和图57B，形成填充漏极凹陷DR_R的一部分的第一杂质区SP_A。第一杂质区SP_A与沟道区SP_CH接触。
在图16中，在去除由沟道区SP_CH和第二杂质区SP_C围绕的第四牺牲图案SDP4之后，形成第一栅电极GE1和第二栅电极GE2以及第一导电连接线EL_A和第二导电连接线EL_C。
图58至图63是用于说明根据一些示例实施方式的制造半导体存储器件的方法的中间阶段图。
参照图58，在基板SUB中形成在第四方向D4上延伸的元件分隔层DTI。
参照图59A和图59B，利用形成在基板SUB上的掩模MASK，在基板SUB中形成第四至第六栅极沟槽T_G4、T_G5和T_G6。第四至第六栅极沟槽T_G4、T_G5和T_G6可以分别在第五方向D5上延伸。第四至第六栅极沟槽T_G4、T_G5和T_G6还可以形成在元件分隔层DTI中。
参照图60，可以分别在第四至第六栅极沟槽T_G4、T_G5和T_G6中形成第四至第六栅极结构GS4、GS5和GS6。可以分别在第四至第六栅极绝缘膜GI_4、GI_5和GI_6上形成第四至第六栅电极GE4、GE5和GE6。随后，去除第四至第六栅极绝缘膜GI_4、GI_5和GI_6中的一些以及第四至第六栅电极GE4、GE5和GE6中的一些。随后，可以分别在暴露的第四至第六栅电极GE4、GE5和GE6上另外地形成第四至第六栅极绝缘膜GI_4、GI_5和GI_6。
第四栅极结构GS4填充第四栅极沟槽T_G4的一部分。第五栅极结构GS5填充第五栅极沟槽T_G5的一部分。第六栅极结构GS6填充第六栅极沟槽T_G6的一部分。接下来，形成预半导体膜DP_PCH，其沿着第四至第六栅极沟槽T_G4、T_G5和T_G6的侧壁以及第四至第六栅极结构GS4、GS5和GS6的顶表面延伸。
参照图61，可以在预半导体膜DP_PCH上形成第四至第六栅极绝缘膜GI_4、GI_5和GI_6以及第四至第六栅电极GE4、GE5和GE6。随后，可以去除预半导体膜DP_PCH、第四至第六栅极绝缘膜GI_4、GI_5和GI_6以及第四至第六栅电极GE4、GE5和GE6中的一些。可以分别在暴露的第四至第六栅电极GE4、GE5和GE6上另外地形成第四至第六栅极绝缘膜GI_4、GI_5和GI_6。通过重复前述工艺，可以在第四至第六栅极沟槽T_G4、T_G5和T_G6中形成在第三方向D3上堆叠的第四至第六栅极结构GS4、GS5和GS6以及沉积半导体膜DP_CH。随后，可以去除基板SUB上的掩模MASK。
参照图62，在基板SUB中形成阳极孔T_A。沿着阳极孔T_A的侧壁和底表面形成第一杂质区SP_A。在第一杂质区SP_A上形成填充阳极孔T_A的第一导电连接线EL_A。
参照图63，在基板SUB中形成阴极沟槽T_C。
接下来，沿着阴极沟槽T_C的侧壁和底表面形成第二杂质区SP_C。在第二杂质区SP_C上形成填充阴极沟槽T_C的第二导电连接线EL_C。
在结束详细描述时，本领域技术人员将认识到，在实质上不背离示例实施方式的原理的情况下，可以对优选的实施方式进行许多变化和修改。因此，本公开的所公开的优选实施方式仅以一般性和描述性的含义来使用，而不是为了限制的目的。

Claims (20)

1.一种半导体存储器件，其特征在于，包括：
第一半导体图案，包括第一杂质区、第二杂质区和沟道区，所述第一杂质区在第一方向上与基板间隔开并具有第一导电类型，所述第二杂质区具有与所述第一导电类型不同的第二导电类型，并且所述沟道区在所述第一杂质区和所述第二杂质区之间；
第一导电连接线，连接到所述第一杂质区并在与所述第一方向不同的第二方向上延伸；以及
第一栅极结构，在所述第一方向上延伸并包括第一栅电极和第一栅极绝缘膜，
其中所述第一栅电极穿透所述沟道区，以及
所述第一栅极绝缘膜在所述第一栅电极和所述第一半导体图案之间。
2.根据权利要求1所述的半导体存储器件，其特征在于，还包括：
第二栅极结构，穿透所述沟道区并包括第二栅电极和第二栅极绝缘膜。
3.根据权利要求2所述的半导体存储器件，其特征在于，还包括：
第三栅极结构，穿透所述沟道区并包括第三栅电极和第三栅极绝缘膜。
4.根据权利要求1所述的半导体存储器件，其特征在于，还包括：
穿透所述第二杂质区的第二导电连接线，
所述第二导电连接线接触所述第一半导体图案。
5.根据权利要求1所述的半导体存储器件，其特征在于，还包括：
连接到所述第二杂质区的导电板电极，
所述导电板电极接触所述第一半导体图案的一端。
6.根据权利要求1所述的半导体存储器件，其特征在于，还包括：
第二半导体图案，在所述第二方向上与所述第一半导体图案间隔开并且连接到所述第一导电连接线，
所述第二半导体图案通过所述第一杂质区电连接到所述第二杂质区和所述沟道区。
7.根据权利要求1所述的半导体存储器件，其特征在于，还包括：
第二半导体图案，在所述第二方向上与所述第一半导体图案间隔开并且连接到所述第一导电连接线；和
气隙，在所述第一半导体图案和所述第二半导体图案之间。
8.根据权利要求1所述的半导体存储器件，其特征在于，还包括：
屏蔽图案，在与所述第一方向和所述第二方向不同的第三方向上沿着所述沟道区和所述第二杂质区延伸，
所述屏蔽图案包括导电材料。
9.根据权利要求8所述的半导体存储器件，其特征在于，所述屏蔽图案电连接到所述第二杂质区。
10.根据权利要求1所述的半导体存储器件，其特征在于，
所述沟道区包括具有所述第二导电类型的第一基极部分和具有所述第一导电类型的第二基极部分，
所述第一基极部分在所述第一杂质区和所述第二基极部分之间，
所述第一基极部分的杂质的浓度小于所述第二杂质区的杂质的浓度，以及
所述第二基极部分的杂质的浓度小于所述第一杂质区的杂质的浓度。
11.一种半导体存储器件，其特征在于，包括：
半导体图案，包括第一杂质区、第二杂质区和沟道区，所述第一杂质区在第一方向上与基板间隔开并具有第一导电类型，所述第二杂质区具有与所述第一导电类型不同的第二导电类型，并且所述沟道区在所述第一杂质区和所述第二杂质区之间；
第一导电连接线，连接到所述第一杂质区并在与所述第一方向不同的第二方向上延伸；以及
第二导电连接电极，在所述第一方向上延伸、穿透所述第二杂质区并接触所述半导体图案。
12.根据权利要求11所述的半导体存储器件，其特征在于，还包括：
一个或更多个栅极结构，穿透所述沟道区并包括栅电极和栅极绝缘膜。
13.根据权利要求12所述的半导体存储器件，其特征在于，
所述沟道区包括具有所述第二导电类型的第一基极部分和具有所述第一导电类型的第二基极部分，
所述第一基极部分在所述第一杂质区和所述第二基极部分之间，
所述第一基极部分的杂质的浓度小于所述第二杂质区的杂质的浓度，以及
所述第二基极部分的杂质的浓度小于所述第一杂质区的杂质的浓度。
14.根据权利要求12所述的半导体存储器件，其特征在于，所述沟道区包括非掺杂的半导体材料。
15.根据权利要求11所述的半导体存储器件，其特征在于，
所述沟道区包括具有所述第二导电类型的第一基极部分和具有所述第一导电类型的第二基极部分，
所述第一基极部分在所述第一杂质区和所述第二基极部分之间，
所述第一基极部分的杂质的浓度小于所述第二杂质区的杂质的浓度，
所述第二基极部分的杂质的浓度小于所述第一杂质区的杂质的浓度，
所述半导体存储器件不包括穿透所述沟道区的栅电极。
16.一种半导体存储器件，其特征在于，包括：
在基板上的外围电路区；和
单元阵列区，在第一方向上与所述外围电路区上堆叠在一起，
其中所述外围电路区包括配置为控制所述单元阵列区的外围电路，
所述单元阵列区包括
多个半导体图案，在所述第一方向上堆叠在所述基板上，每个所述半导体图案包括具有第一导电类型的第一杂质区、具有与所述第一导电类型不同的第二导电类型的第二杂质区以及在所述第一杂质区和所述第二杂质区之间的沟道区，
第一导电连接线，连接到所述第一杂质区并在与所述第一方向不同的第二方向上延伸，以及
第一栅极结构，在所述第一方向上延伸并包括栅电极和栅极绝缘膜，
所述第一导电连接线和所述栅电极中的每个接触所述外围电路，以及
所述栅电极穿透所述沟道区。
17.根据权利要求16所述的半导体存储器件，其特征在于，还包括：
穿透所述第二杂质区的第二导电连接线，
所述第二导电连接线接触所述半导体图案。
18.根据权利要求16所述的半导体存储器件，其特征在于，还包括：
连接到所述第二杂质区的导电板电极，
所述导电板电极接触所述半导体图案的一端。
19.根据权利要求16所述的半导体存储器件，其特征在于，所述外围电路区在所述基板和所述单元阵列区之间。
20.根据权利要求16所述的半导体存储器件，其特征在于，所述单元阵列区在所述基板和所述外围电路区之间。
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