CN115605022A - 半导体结构及其制造方法 - Google Patents
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Abstract
本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，包括：提供基底；于基底上形成多个沿第一方向延伸的半导体柱，半导体柱沿第二方向和第三方向间隔排列，半导体柱包括第一掺杂区、沟道区和第二掺杂区，第一掺杂区和第二掺杂区位于沟道区的相对两侧，其中，沟道区包括与第三方向和第一方向所在平面平行的多个沟道层；形成多条沿第三方向延伸的字线，沿第三方向上每一字线连接多个半导体柱的沟道区，字线覆盖沟道层至少部分表面；第三方向垂直于基底表面，第一方向与第二方向相交且均平行于基底表面，至少有利于提高晶体管的栅控能力和降低功耗。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着半导体器件的不断微缩，为了满足开启电压和饱和电流等需求，三维器件结构(例如，鳍式场效应晶体管FinFET和纳米线等)正在成为行业发展方向。三维器件结构中栅极结构可以包围晶体管的沟道区，以便晶体管对其中的电流进行最大化的控制。
在3D DRAM的研究过程中，也需要进一步探索提升栅控能力和降低功耗的方法。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于提高晶体管的栅控能力和降低功耗。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：提供基底；于基底上形成多个沿第一方向延伸的半导体柱，半导体柱沿第二方向和第三方向间隔排列，半导体柱包括第一掺杂区、沟道区和第二掺杂区，第一掺杂区和第二掺杂区位于沟道区的相对两侧，其中，沟道区包括与第三方向和第一方向所在平面平行的多个沟道层；形成多条沿第三方向延伸的字线，沿第三方向上每一字线连接多个半导体柱的沟道区，字线覆盖沟道层至少部分表面；第三方向垂直于基底表面，第一方向与第二方向相交且均平行于基底表面。
在一些实施例中，在形成字线之后，还包括：形成多条沿第二方向延伸的位线，沿第二方向上每一位线连接多个半导体柱的第一掺杂区；和/或形成存储单元，存储单元沿第一方向延伸，且与半导体柱的第二掺杂区连接。
在一些实施例中，于基底上形成多个沿第一方向延伸的半导体柱，包括：于基底上形成堆叠结构，堆叠结构包括沿第三方向交替层叠的牺牲层和半导体层；刻蚀堆叠结构以形成多个沿第二方向相间隔的第一凹槽，第一凹槽位于牺牲层和半导体层内且沿第一方向延伸；于第一凹槽内填充绝缘层；沿第三方向刻蚀第一凹槽之间的半导体层，以形成多个沿第二方向相间隔的第二凹槽，剩余的半导体层作为半导体柱，第二凹槽至少位于相邻第一凹槽之间，且相邻的第一凹槽之间具有多个第二凹槽，位于第二凹槽之间的半导柱作为沟道层，位于相邻第一凹槽之间的沟道层构成沟道区。
在一些实施例中，形成多条沿第三方向延伸的字线，包括：形成栅介质层，栅介质层覆盖半导体柱的沟道层表面；于第二凹槽内填充导电层，导电层覆盖栅介质层表面；图形化导电层，以形成字线和多个沿第一方向延伸的第三凹槽，第三凹槽位于相邻的字线之间；于第三凹槽内填充绝缘材料。
在一些实施例中，在形成第二凹槽后，还包括：去除第一凹槽之间的牺牲层，以形成沿第三方向相邻半导体柱之间的间隙；于第二凹槽内填充导电层，还包括：于间隙内填充导电层。
在一些实施例中，在形成第一凹槽之后还包括：去除第一凹槽之间的牺牲层；于第一凹槽内填充绝缘层还包括：于第一凹槽之间的间隙填充绝缘层；在形成第二凹槽后，还包括：去除第一凹槽之间的绝缘层以形成沿第三方向相邻半导体柱之间的间隙；于第二凹槽内填充导电层，还包括：于间隙内填充导电层。
在一些实施例中，形成第一凹槽的工艺包括干法刻蚀工艺，形成第二凹槽的工艺包括干法刻蚀工艺。
在一些实施例中，于基底上形成多个沿第一方向延伸的半导体柱以及形成多条沿第三方向延伸的字线，包括：于基底上形成堆叠结构，堆叠结构包括沿第三方向交替层叠的牺牲层和半导体层；刻蚀堆叠结构以形成多个在第二方向上相间隔的沟道沟槽组，沟道沟槽组位于堆叠结构内，沟道沟槽组包括多个沟道沟槽，相邻沟道沟槽之间的半导体层作为沟道层，对应同一沟道沟槽组的沟道层作为沟道区；于沟道沟槽内形成字线；刻蚀堆叠结构以形成多个沿第一方向延伸的隔离沟槽，隔离沟槽位于沟道沟槽组之间，剩余半导体层为半导体柱；于隔离沟槽内填充隔离层。
在一些实施例中，在形成沟道沟槽组后，还包括：去除沟道沟槽组内沟道沟槽之间的牺牲层以形成间隙；于沟道沟槽内形成字线，还包括：于间隙内填充字线。
在一些实施例中，形成字线，包括：形成栅介质层，栅介质层覆盖半导体柱的沟道层表面；形成导电层，导电层覆盖栅介质层的表面且填充于沟道沟槽内，导电层的上表面高于堆叠结构上表面；图形化导电层以形成字线，字线与沟道沟槽组一一对应且沿第二方向间隔排布。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，包括：基底，以及位于基底上沿第一方向延伸的半导体柱，半导体柱沿第二方向和第三方向间隔排列，半导体柱包括第一掺杂区、沟道区和第二掺杂区，第一掺杂区和第二掺杂区位于沟道区的相对两侧，其中，沟道区包括与第三方向和第一方向所在平面平行的多个沟道层；多条沿第三方向延伸的字线，沿第三方向上每一字线连接多个半导体柱的沟道区，字线覆盖沟道层至少部分表面；第三方向垂直于基底表面，第一方向与第二方向相交且均平行于基底表面。
在一些实施例中，半导体结构还包括：多条沿第二方向延伸的位线，沿第二方向上每一位线连接多个半导体柱的第一掺杂区；和/或存储单元，存储单元沿第一方向延伸，且与半导体柱的第二掺杂区连接。
在一些实施例中，半导体柱、字线、位线和存储单元构成存储阵列结构，存储阵列结构在基底上沿第一方向排列，在第一方向上，相邻两个存储阵列结构沿位线对称设置，且相邻两个存储阵列结构中位于同一层的半导体柱连接同一位线。
在一些实施例中，字线环绕半导体柱的沟道层，或所述字线位于所述沟道层的沿所述第二方向的两侧。
在一些实施例中，沟道层沿第三方向上的两侧为绝缘层或牺牲层。
在一些实施例中，在第二方向上，沟道层的宽度与沟道区的宽度之比范围为0.2-0.6。
本公开实施例提供的技术方案至少具有以下优点：通过形成沿第一方向延伸的多个半导体柱，且半导体柱沿第二方向和第三方向排列，可以提高半导体柱形成的晶体管结构的排列密度，提高半导体结构的集成密度；半导体柱的沟道区包括与第三方向和第一方向所在平面平行的多个沟道层，可以使沟道区的表面积增加，从而字线与半导体柱的沟道区接触面积增加，提高了晶体管结构的栅控能力并降低功耗；字线沿第三方向延伸，且沿第三方向上每一字线连接多个半导体柱的沟道区，可以使字线的控制能力增加。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图16为本公开一实施例提供的半导体结构的制造方法各个步骤对应的结构示意图；
图17为本公开另一实施例提供的半导体结构的示意图。
具体实施方式
由背景技术可知，在3D DRAM的研究过程中也需要进一步探索提升栅控能力和降低功耗的方法。
根据本公开一些实施例，本公开一实施例提供一种半导体结构的制造方法，至少有利于提高晶体管的栅控能力和降低功耗。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1至图16为本公开实施例提供的半导体结构的制造方法各个步骤对应的结构示意图，图6至图9为图5沿AA1方向的剖面结构示意图，图11和图12为图10沿BB1方向的剖面结构示意图，图13至图16为图4沿CC1方向的剖面结构示意图，以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明，具体如下：
半导体结构的制造方法，包括：
参考图1，提供基底100。
对于基底100，形成基底100的材料可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
参考图2及图3，于基底(图中未示出)上形成多个沿第一方向X延伸的半导体柱101，半导体柱101沿第二方向Y和第三方向Z间隔排列，半导体柱101包括第一掺杂区I、沟道区II和第二掺杂区III，第一掺杂区I和第二掺杂区III位于沟道区II的相对两侧，其中，沟道区II包括与第三方向Z和第一方向X所在平面平行的多个沟道层102；形成多条沿第三方向Z延伸的字线103，沿第三方向Z上每一字线103连接多个半导体柱101的沟道区II，字线103覆盖沟道层102至少部分表面；第三方向Z垂直于基底表面，第一方向X与第二方向Y相交且均平行于基底表面。
需要说明的是，在本实施例中，第一方向X与第二方向Y的夹角为90°；在其他实施例中，第一方向与第二方向的夹角可以为30°、45°或者60°，本实施例并不构成对第一方向和第二方向之间的夹角的限定。
对于半导体柱101，在一些实施例中，形成半导体柱101的材料包括元素半导体材料或者化合物半导体材料。元素半导体材料可以锗、硅、硒、硼、碲或者锑；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。在另一些实施例中，形成半导体柱101的材料还可以包括IGZO(铟镓锌氧化物，Indium Gallium Zinc Oxide)、IWO(掺钨氧化铟，Indium Tungsten Oxide)或者ITO(氧化铟锡，Indium Tin Oxide)的至少一种。
对于第一掺杂区I和第二掺杂区III，第一掺杂区I和第二掺杂区III位于沟道区II的相对两侧，在一些实施例中，第一掺杂区I和第二掺杂区III可以均具有P型掺杂离子；在另一些实施例中，第一掺杂区I和第二掺杂区III可以均具有N型掺杂离子。具体地，N型离子具体可以为磷离子、砷离子或者锑离子；P型离子具体可以为硼离子、铟离子或者氟化硼离子。
对于字线103，形成字线103的材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铜、铝、钼、钛或者钨中的至少一种。
进一步地，在一些实施例中，半导体结构的制造方法还包括：形成多条沿第二方向Y延伸的位线104，沿第二方向Y上每一位线104连接多个半导体柱101的第一掺杂区I；形成存储单元105，存储单元105沿第一方向X延伸，且与半导体柱101的第二掺杂区III连接。通过形成沿第二方向Y延伸的位线104，且同一位线104连接第二方向Y上多个半导体柱101的第一掺杂区I，可以提高位线104的控制能力；形成的存储单元105(例如柱状电容器、杯状电容器)沿第一方向X延伸，且与半导体柱101的第二掺杂区III连接，可以使存储单元105沿与基底100表面平行的方向延伸，从而有利于增加存储单元105沿第一方向X上的长度，以提高存储单元105的电荷存储能力，相较于垂直于基底100表面的存储单元，可以避免存储单元的高度过高发生倾倒。
参考图4至图8，在一些实施例中，于基底100上形成多个沿第一方向X延伸的半导体柱101，包括：
参考图4，于基底100上形成堆叠结构113，堆叠结构113包括沿第三方向Z交替层叠的牺牲层111和半导体层112；参考图5，刻蚀堆叠结构113以形成多个沿第二方向Y相间隔的第一凹槽124，第一凹槽124位于牺牲层111和半导体层112内且沿第一方向X延伸；于第一凹槽124内填充绝缘层114。
对于堆叠结构113，在本实施例提供的附图中，堆叠结构113包括6层交替层叠的牺牲层111和半导体层112，即牺牲层111的层数为3层，半导体层112的层数为3层；在其他实施例中，堆叠结构可以包括4层、8层、10层或者12层等其他数量交替层叠的牺牲层和半导体层，即牺牲层和半导体层的层数均为2层、4层、5层或者6层等，本实施例不构成对堆叠结构中牺牲层和半导体层堆叠层数的限定。
对于牺牲层111，形成牺牲层111的材料包括硅、锗、锗化硅、碳化硅和砷化镓等。
对于半导体层112，形成半导体层112的材料包括元素半导体材料或者化合物半导体材料。元素半导体材料可以锗、硅、硒、硼、碲或者锑；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。在另一些实施例中，形成半导体层112的材料还可以包括IGZO(铟镓锌氧化物，Indium Gallium Zinc Oxide)、IWO(掺钨氧化铟，IndiumTungsten Oxide)或者ITO(氧化铟锡，Indium Tin Oxide)的至少一种。
在一些实施例中，形成半导体层112的材料与形成基底100的材料相同；在另一些实施例中，形成半导体层的材料与形成基底的材料不同。
在一些实施例中，形成牺牲层111和半导体层112的工艺均可以是沉积工艺，沉积工艺可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。在另一些实施例中，形成牺牲层111和半导体层112的工艺均可以是外延生长工艺，外延生长工艺可以是分子束外延生长工艺、常压及减压外延生长工艺或者超高真空化学气相沉积工艺等。
对于第一凹槽124，形成第一凹槽124的工艺包括干法刻蚀工艺。由于干法刻蚀为各向异性，通过干法刻蚀可以沿第三方向Z刻蚀堆叠结构113而形成第一凹槽124，第一凹槽124沿第三方向Z贯穿堆叠结构113，从而使形成的半导体柱101沿第一方向X延伸且沿第三方向Z排列。
对于绝缘层114，形成绝缘层114的材料包括氧化硅、氮化硅或者氮氧化硅等。
参考图6，沿第三方向Z刻蚀第一凹槽124之间的半导体层112，以形成多个沿第二方向Y相间隔的第二凹槽123，第二凹槽123至少位于相邻第一凹槽124之间，且相邻的第一凹槽124之间具有多个第二凹槽123，剩余的半导体层112作为半导体柱101，位于第二凹槽123之间的半导体柱101作为沟道层102，位于相邻第一凹槽124之间的沟道层102构成沟道区II。
对于第二凹槽123，形成第二凹槽123的工艺包括干法刻蚀工艺，第二凹槽123沿第三方向Z贯穿堆叠结构113。通过干法刻蚀可以使第二凹槽123与第一凹槽124的刻蚀方向相同，从而使形成的沟道层102可以与第一方向X和第三方向Z所在的平面平行，进而以后利于后续形成沿第三方向Z延伸的字线103，且沿第三方向Z上多个半导体柱101的沟道区II可以连接同一字线103。
参考图7，在另一些实施例中，部分第二凹槽123还可以位于第一凹槽124内。通过形成部分第二凹槽123位于第一凹槽124内，可以使第二凹槽123暴露出所有沟道层102沿第二方向Y上相对的两个表面，进而在形成字线时，字线与沟道层102的接触面积进一步增加，提高晶体管结构的沟道区与字线的接触面积，提高晶体管的栅控能力。
进一步地，在一些实施例中，在形成第二凹槽之后，可以直接在第二凹槽内填充导电层以形成字线，即沿第三方向上，沟道层的两侧为牺牲层，从而提高半导体结构的制造效率。
参考图8，在另一些实施例中，在形成第二凹槽123后，还包括：去除第一凹槽124之间的牺牲层111，以形成沿第三方向Z相邻半导体柱101之间的间隙115；参考图9，于第二凹槽内填充导电层，还包括：于间隙内填充导电层。去除第一凹槽124之间的牺牲层111，可以暴露出沟道层102沿第三方向Z的相对两个表面，进而在形成字线的过程中，字线可以环绕沟道层102的表面，字线与沟道层102的接触面积进一步增加，提高晶体管结构的沟道区与字线的接触面积，进而提高晶体管的栅控能力。
可以理解的是，在第一方向X上，第二凹槽的宽度与沟道区的宽度相等，以便于在第二凹槽内填充导电材料后形成的字线能够穿过沟道区内的沟道层之间，并覆盖沟道层的表面；因此，在第一方向X上，第二凹槽两端的牺牲层和半导体层保留，在形成第二凹槽后，去除第一凹槽之间的牺牲层时，剩余的沟道层以半导体层作为支撑层，避免沟道层发生坍塌。
参考图9，在一些实施例中，形成多条沿第三方向Z延伸的字线103，包括：形成栅介质层116，栅介质层116覆盖半导体柱101的沟道层102表面；于第二凹槽123内填充导电层117，导电层117覆盖栅介质层116表面，且导电层117的上表面高于沟道层102的上表面；图形化导电层117，以形成字线103和多个沿第一方向X延伸的第三凹槽125，第三凹槽125位于相邻的字线103之间；于第三凹槽125内填充绝缘材料。形成栅介质层116覆盖半导体层112的表面且导电层117覆盖栅介质层116表面，以形成晶体管的栅极结构；形成导电层117填充第二凹槽123后再图形化导电层117，可以使相邻的字线103之间分隔开，从而避免沿第二方向Y上相邻的字线103之间相互连通导致短路，且字线103沿第三方向Z延伸，同一字线103可以沿第三方向Z控制多个半导体柱101形成的晶体管，提高字线103的控制能力。
对于栅介质层116，形成栅介质层116的材料包括硅氧化物、金属氧化物、高K材料等。例如，栅介质层为SiO2、、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO或者HfSiON的至少其中一种。
对于导电层117，形成导电层117的材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铜、铝、钼、钛或者钨中的至少一种。
对于绝缘材料，绝缘材料可以是氧化硅、氮化硅或者氮氧化硅等。在本实施例中，绝缘材料与绝缘层的材料相同，并以相同的特征表示。在其他实施例中，绝缘材料可以与绝缘层的材料不同。
参考图10至图12，在另一些实施例中，在形成第一凹槽124之后还包括：参考图10，去除第一凹槽124之间的牺牲层111；于第一凹槽124内填充绝缘层114还包括：于第一凹槽124之间的间隙填充绝缘层114。去除第一凹槽124之间的牺牲层111，并在第一凹槽124之间的间隙内填充绝缘层114，可以使后续形成的半导体柱101之间通过绝缘层114分隔开，从而避免相邻的半导体柱101之间相互影响，提高半导体结构的稳定性。
可以理解的是，本实施例提供的附图仅为半导体结构中的部分结构示意图，在堆叠结构113的周围还可以具有其他的结构或者材料层，进而在去除第一凹槽124之间的牺牲层111时，其他的结构或者材料层可以作为剩余半导体层112的支撑层，避免去除牺牲层111之后半导体层112发生坍塌。
参考图11，沿第三方向Z刻蚀第一凹槽124之间的半导体层112，以形成多个沿第二方向Y相间隔的第二凹槽123，第二凹槽123至少位于相邻第一凹槽124之间，且相邻的第一凹槽124之间具有多个第二凹槽123，位于第二凹槽123之间的半导体层112作为沟道层102，位于相邻第一凹槽124之间的沟道层102构成沟道区II，剩余的半导体层112作为半导体柱101。
参考图12，形成多条沿第三方向Z延伸的字线103，包括：形成栅介质层116，栅介质层116覆盖半导体柱101的沟道层102表面；于第二凹槽123内填充导电层117，导电层117覆盖栅介质层116表面，且导电层117的上表面高于堆叠结构113的上表面；图形化导电层117，以形成字线103和多个沿第一方向X延伸的第三凹槽125，第三凹槽125位于相邻的字线103之间；于第三凹槽125内填充绝缘材料。
通过图10至图12所示的半导体柱以及字线的形成方法，在沿第三方向上，沟道层的两侧为绝缘层，形成的字线仅覆盖于沟道层沿第二方向上的相对两个表面，从而在满足提高字线与沟道区接触面积的情况下，减少半导体结构的制作工艺过程，提高半导体结构的制作效率。
在一些实施例中，在形成第二凹槽123后，还可以包括：去除第一凹槽124之间的绝缘层114以形成沿第三方向Z相邻半导体柱101之间的间隙115；于第二凹槽123内填充导电层，还包括：于间隙115内填充导电层。从而形成如图9所示的字线结构，使导电层117形成的字线103环绕半导体柱101的沟道层102，从而提高半导体柱101沟道区II与字线103的接触面积，提高晶体管的栅控能力。
上述实施例中提供的形成半导体柱以及字线的方法，可以先形成沿第一方向延伸，且沿第二方向和第三方向的半导体柱，再在半导体柱的沟道区形成沟道层并填充导电材料以形成字线。在另一些实施例中，可以先形成沟道层以及覆盖沟道层表面且沿第三方向延伸的字线，再沿第一方向形成隔离槽将字线和半导体层分隔开，以形成多个半导体柱。
具体地，参考图4以及图13至图16，于所述基底100上形成多个沿第一方向X延伸的半导体柱101以及形成多条沿第三方向Z延伸的字线103，包括：返回参考图4，于基底100上形成堆叠结构113，堆叠结构113包括沿第三方向Z交替层叠的牺牲层111和半导体层112；参考图13，刻蚀堆叠结构113以形成多个在第二方向Y上相间隔的沟道沟槽组129，沟道沟槽组129位于堆叠结构113内，沟道沟槽组129包括多个沟道沟槽119，沟道沟槽组129内相邻沟道沟槽119之间的半导体层112作为沟道层102，对应同一沟道沟槽组129的沟道层102作为沟道区II。
在一些实施例中，形成沟道沟槽119的工艺包括干法刻蚀工艺。沟道沟槽组129内相邻沟道沟槽119之间的间距小于相邻沟道沟槽组129之间的间距。可以理解的是，干法刻蚀为各向异性，通过干法刻蚀形成沟道沟槽119，可以使沟道沟槽组129内的所有沟道沟槽119均沿第三方向Z形成，从而剩余沟道沟槽119之间剩余的半导体层112可以均与第一方向X和第三方向Z所在的平面平行。
参考图14，在一些实施例中，在形成沟道沟槽组129后，还包括：去除沟道沟槽组129内沟道沟槽119之间的牺牲层111以形成间隙；于沟道沟槽形成字线，还包括：于间隙内填充字线。通过去除沟道沟槽组129内沟道沟槽119之间的牺牲层111形成间隙，可以暴露出沟道层102沿第三方向Z的相对两个表面，进而在间隙内填充导电层形成的字线时，字线可以环绕沟道层102的表面，提高晶体管结构的沟道区II与字线的接触面积，进而提高晶体管的栅控能力。
参考图15，于沟道沟槽119内形成字线103。具体地，形成字线103包括：形成栅介质层116，栅介质层116覆盖半导体柱101的沟道层102表面；形成导电层117，导电层117覆盖栅介质层116的表面；图形化导电层117以形成字线103，字线103与沟道沟槽组129一一对应且沿第二方向Y间隔排布。形成导电层117覆盖栅介质层116表面并图形化导电层117，可以使字线103与沟道沟槽组129一一对应，使字线103沿第三方向Z延伸，且在第二方向Y间隔排布，则同一字线103可以沿第三方向Z控制多个半导体柱101形成的晶体管，提高字线103的控制能力。
参考图16，刻蚀堆叠结构113以形成多个沿第一方向X延伸的隔离沟槽135，隔离沟槽135位于沟道沟槽组129之间；于隔离沟槽135内填充隔离层，剩余半导体层112为半导体柱101。
在一些实施例中，形成隔离沟槽135的工艺包括干法刻蚀工艺。可以理解的是，干法刻蚀为各向异性，通过干法刻蚀形成隔离沟槽135，可以使隔离沟槽135与沟道沟槽119的刻蚀形成方向相同，从而将相邻的沟道沟槽组129分隔开，同时刻蚀堆叠结构113以形成半导体柱101。
对于隔离层，形成隔离层的材料包括氧化硅、氮化硅或者氮氧化硅等。
需要说明的是，在本公开实施例中，同一半导体柱的沟道区中沟道层的层数为4层，且不同半导体柱的沟道区中沟道层的数量相同；在其他实施例中，同一半导体柱的沟道区中沟道层的数量还可以是2层、3层、5层或者8层，不同半导体柱的沟道区中沟道层的数量可以不同，本实施例不构成对同一半导体柱的沟道区中沟道层的数量的限定，也不构成对不同半导体柱的沟道区中沟道层数量关系的限定。
本公开实施例提供的半导体结构的制造方法，通过形成沿第一方向延伸的多个半导体柱，且半导体柱沿第二方向和第三方向排列，可以提高半导体柱形成的晶体管结构的排列密度，提高半导体结构的集成密度；半导体柱的沟道区包括与第三方向和第一方向所在平面平行的多个沟道层，可以使沟道区的表面积增加，从而字线与半导体柱的沟道区接触面积增加，提高了晶体管结构的栅控能力并降低功耗；字线沿第三方向延伸，且沿第三方向上每一字线连接多个半导体柱的沟道区，可以使字线的控制能力增加。
根据本公开一些实施例，本公开另一实施例提供一种半导体结构，至少有利于提高晶体管结构的栅控能力。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
图2、图3、图9、图12以及图17为本公开实施例提供的多种半导体结构的示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，具体如下：
继续参考图2和图3，半导体结构，包括：基底(图中未示出)，以及位于基底上沿第一方向X延伸的半导体柱101，半导体柱101沿第二方向Y和第三方向Z间隔排列，半导体柱101包括第一掺杂区I、沟道区II和第二掺杂区III，第一掺杂区I和第二掺杂区III位于沟道区II的相对两侧，其中，沟道区II包括与第三方向Z和第一方向X所在平面平行的多个沟道层102；多条沿第三方向Z延伸的字线103，沿第三方向Z上每一字线103连接多个半导体柱101的沟道区II，字线103覆盖沟道层102至少部分表面；第三方向Z垂直于基底表面，第一方向X与第二方向Y相交且均平行于基底表面。
在一些实施例中，半导体结构还包括：多条沿第二方向Y延伸的位线104，沿第二方向Y上每一位线104连接多个半导体柱101的第一掺杂区I；存储单元105，存储单元105沿第一方向X延伸，且与半导体柱101的第二掺杂区III连接。位线104沿第二方向Y延伸，且同一位线104连接第二方向Y上多个半导体柱101的第一掺杂区I，可以提高位线104的控制能力；存储单元105沿第一方向X延伸，且与半导体柱101的第二掺杂区III连接，可以使存储单元105沿与基底表面平行的方向延伸，从而有利于增加存储单元105沿第一方向X上的长度，以提高存储单元105的电荷存储能力，相较于垂直于基底表面的存储单元，可以避免存储单元的高度过高发生倾倒。
参考图17，在一些实施例中，半导体柱101、字线103、位线104和存储单元105构成存储阵列结构(如图2所示)，存储阵列结构在基底(图中未示出)上沿第一方向X排列，在第一方向X上，相邻两个存储阵列结构沿位线104对称设置，且相邻两个存储阵列结构中位于同一层的半导体柱101连接同一位线104。通过将存储阵列结构沿第一方向上排列，且相邻的两个存储阵列结构沿位线对称设置，可以使相邻的两个存储阵列结构中位于同一层的半导体柱连接同一位线，进而使位线的控制能力进一步增强，相应的位线的控制端可以减少，提高了半导体结构的空间利用率，有利于提高半导体结构的集成密度。
在一些实施例中，参考图9，字线环绕半导体柱的沟道层。字线环绕半导体柱的沟道层可以使字线与沟道区的接触面积进一步增加，进而提高晶体管结构的栅控能力。
在一些实施例中，参考图9，栅极介质层116环绕半导体柱的沟道层的外周面。
在一些实施例中，参考图12，字线103包括与半导体柱112的沟道层102的至少两面接触的第一部分，和与同一半导体柱112的多个沟道层102连接的多个第一部分连接的第二部分，第二部分位于堆叠结构的上方，且相邻字线103的第二部分之间间隔有填充了绝缘材料第三凹槽125。
在一些实施例中，参考图12，字线103覆盖半导体柱112的沟道层102沿第二方向Y相对的两侧面，以及覆盖第三方向Z上沟道层102之间的填充绝缘层114沿第二方向Y相对的两侧面。
在一些实施例中，沟道层沿第三方向上的两侧为绝缘层或牺牲层，绝缘层和牺牲层可以作为第三方向上沟道层之间的支撑，以提高半导体结构的稳定性。
在一些实施例中，在第二方向上，沟道层的宽度与沟道区的宽度之比范围为0.2-0.6。可以理解的是，同一半导体柱的多个沟道层构成沟道区，沿第二方向上沟道层的厚度越薄，相应的沟道层的数量可以越多，则沟道层构成沟道区的表面积越大，但是沟道层过薄会导致沿第一方向上第一掺杂区和第二掺杂区无法通过沟道区电连接；沟道层的厚度过厚时，可能无法在同一沟道区中形成多个沟道层，因此，沿第二方向上，沟道层的宽度与沟道区的宽度之比需要在一定范围内进行调整，以满足提高沟道区与字线的接触面积，同时避免对半导体结构的使用性能造成影响。
本公开实施例提供的半导体结构，具有多个沿第一方向延伸的多个半导体柱，且半导体柱沿第二方向和第三方向排列，可以提高半导体柱形成的晶体管结构的排列密度，提高半导体结构的集成密度；半导体柱的沟道区包括与第三方向和第一方向所在平面平行的多个沟道层，可以使沟道区的表面积增加，从而字线与半导体柱的沟道区接触面积增加，提高了晶体管结构的栅控能力并降低功耗；字线沿第三方向延伸，且沿第三方向上每一字线连接多个半导体柱的沟道区，可以使字线的控制能力增加。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。
Claims (16)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
于所述基底上形成多个沿第一方向延伸的半导体柱，所述半导体柱沿第二方向和第三方向间隔排列，所述半导体柱包括第一掺杂区、沟道区和第二掺杂区，所述第一掺杂区和所述第二掺杂区位于所述沟道区的相对两侧，其中，所述沟道区包括与所述第三方向和所述第一方向所在平面平行的多个沟道层；
形成多条沿所述第三方向延伸的字线，沿所述第三方向上每一所述字线连接多个所述半导体柱的所述沟道区，所述字线覆盖所述沟道层至少部分表面；
所述第三方向垂直于所述基底表面，所述第一方向与所述第二方向相交且均平行于所述基底表面。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述字线之后，还包括：
形成多条沿所述第二方向延伸的位线，沿所述第二方向上每一所述位线连接多个所述半导体柱的所述第一掺杂区；和/或
形成存储单元，所述存储单元沿所述第一方向延伸，且与所述半导体柱的第二掺杂区连接。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于，于所述基底上形成多个沿所述第一方向延伸的所述半导体柱，包括：
于所述基底上形成堆叠结构，所述堆叠结构包括沿所述第三方向交替层叠的牺牲层和半导体层；
刻蚀所述堆叠结构以形成多个沿所述第二方向相间隔的第一凹槽，所述第一凹槽位于所述牺牲层和所述半导体层内且沿所述第一方向延伸；
于所述第一凹槽内填充绝缘层；
沿所述第三方向刻蚀所述第一凹槽之间的所述半导体层，以形成多个沿所述第二方向相间隔的第二凹槽，剩余所述半导体层作为所述半导体柱，所述第二凹槽至少位于相邻所述第一凹槽之间，且相邻的所述第一凹槽之间具有多个所述第二凹槽，位于所述第二凹槽之间的所述半导体柱作为所述沟道层，位于相邻所述第一凹槽之间的所述沟道层构成所述沟道区。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于，形成多条沿所述第三方向延伸的所述字线，包括：
形成栅介质层，所述栅介质层覆盖所述半导体柱的所述沟道层表面；
于所述第二凹槽内填充导电层，所述导电层覆盖所述栅介质层表面；
图形化所述导电层，以形成所述字线和多个沿所述第一方向延伸的第三凹槽，所述第三凹槽位于相邻的所述字线之间；
于所述第三凹槽内填充绝缘材料。
5.根据权利要求4所述的半导体结构的制造方法，其特征在于，在形成所述第二凹槽后，还包括：去除所述第一凹槽之间的所述牺牲层，以形成沿第三方向相邻所述半导体柱之间的间隙；于所述第二凹槽内填充所述导电层，还包括：于所述间隙内填充导电层。
6.根据权利要求4所述的半导体结构的制造方法，其特征在于，在形成所述第一凹槽之后还包括：去除所述第一凹槽之间的所述牺牲层；
于所述第一凹槽内填充所述绝缘层，还包括：于所述第一凹槽之间的间隙填充所述绝缘层；在形成所述第二凹槽后，还包括：去除所述第一凹槽之间的所述绝缘层以形成沿第三方向相邻半导体柱之间的间隙；
于所述第二凹槽内填充所述导电层，还包括：于所述间隙内填充导电层。
7.根据权利要求4所述的半导体结构的制造方法，其特征在于，形成所述第一凹槽的工艺包括干法刻蚀工艺，形成所述第二凹槽的工艺包括干法刻蚀工艺。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于，于所述基底上形成多个沿所述第一方向延伸的所述半导体柱以及形成多条沿所述第三方向延伸的所述字线，包括：
于所述基底上形成堆叠结构，所述堆叠结构包括沿所述第三方向交替层叠的牺牲层和半导体层；
刻蚀所述堆叠结构以形成多个在所述第二方向上相间隔的沟道沟槽组，所述沟道沟槽组位于所述堆叠结构内，所述沟道沟槽组包括多个沟道沟槽，相邻所述沟道沟槽之间的所述半导体层作为所述沟道层，对应同一所述沟道沟槽组的所述沟道层作为所述沟道区；
于所述沟道沟槽内形成所述字线；
刻蚀所述堆叠结构以形成多个沿所述第一方向延伸的隔离沟槽，所述隔离沟槽位于所述沟道沟槽组之间，剩余的所述半导体层作为所述半导体柱；
于所述隔离沟槽内填充隔离层。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，在形成所述沟道沟槽组后，还包括：去除所述沟道沟槽组内所述沟道沟槽之间的所述牺牲层以形成间隙；于所述沟道沟槽内形成所述字线，还包括：于所述间隙内填充所述字线。
10.根据权利要求8所述的半导体结构的制造方法，其特征在于，形成所述字线，包括：
形成栅介质层，所述栅介质层覆盖所述半导体柱的所述沟道层表面；
形成导电层，所述导电层覆盖所述栅介质层的表面且填充于所述沟道沟槽内，所述导电层的上表面高于所述堆叠结构上表面；
图形化所述导电层以形成所述字线，所述字线与所述沟道沟槽组一一对应且沿所述第二方向间隔排布。
11.一种半导体结构，其特征在于，包括：
基底，以及位于所述基底上沿第一方向延伸的半导体柱，所述半导体柱沿第二方向和第三方向间隔排列，所述半导体柱包括第一掺杂区、沟道区和第二掺杂区，所述第一掺杂区和所述第二掺杂区位于所述沟道区的相对两侧，其中，所述沟道区包括与所述第三方向和所述第一方向所在平面平行的多个沟道层；
多条沿所述第三方向延伸的字线，沿所述第三方向上每一所述字线连接多个所述半导体柱的所述沟道区，所述字线覆盖所述沟道层至少部分表面；
所述第三方向垂直于所述基底表面，所述第一方向与所述第二方向相交且均平行于所述基底表面。
12.根据权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：
多条沿所述第二方向延伸的位线，沿所述第二方向上每一所述位线连接多个所述半导体柱的所述第一掺杂区；和/或
存储单元，所述存储单元沿所述第一方向延伸，且与所述半导体柱的第二掺杂区连接。
13.根据权利要求12所述的半导体结构，其特征在于，所述半导体柱、所述字线、所述位线和所述存储单元构成存储阵列结构，所述存储阵列结构在所述基底上沿所述第一方向排列，在所述第一方向上，相邻两个所述存储阵列结构沿所述位线对称设置，且相邻两个所述存储阵列结构中位于同一层的所述半导体柱连接同一所述位线。
14.根据权利要求11所述的半导体结构，其特征在于，所述字线环绕所述半导体柱的所述沟道层，或所述字线位于所述沟道层的沿所述第二方向的两侧。
15.根据权利要求11所述的半导体结构，其特征在于，所述沟道层沿所述第三方向的两侧为绝缘层或牺牲层。
16.根据权利要求11所述的半导体结构，其特征在于，在所述第二方向上，所述沟道层的宽度与所述沟道区的宽度之比范围为0.2-0.6。
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