CN115064538A - 半导体结构及半导体结构的制备方法 - Google Patents

半导体结构及半导体结构的制备方法 Download PDF

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及半导体结构的制备方法，半导体结构包括：基底、沿第一方向延伸的位线；有源结构包括至少两个间隔排布的有源层，每一有源层包括第一源漏区、沟道区、第二源漏区以及支撑区，位线与第一源漏区连接；沿第二方向延伸的字线，字线连接相邻的有源结构且字线环绕所连接的有源结构包括的至少两个沟道区；存储结构，存储结构垂直堆叠在基底上，存储结构与第二源漏区连接，存储结构环绕支撑区。本公开实施例所提供的半导体结构及半导体结构的制备方法至少可以降低器件线宽并提高存储密度。

Description

半导体结构及半导体结构的制备方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及半导体结构的制备方法。
背景技术
随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升存储器的工作速度和降低它的功耗，金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器件的特征尺寸不断缩小，MOSFET器件面临一系列的挑战。例如，为了实现器件线宽的减小，半导体结构已经开始由埋置字线结构向环绕式栅极晶体管结构(Gate-All-Around，GAA)方向发展，然而存储器件的集成度主要由单位存储单元所占据的面积确定，即存储容量也受到尺寸的限制。
如何降低器件线宽并进一步提高存储密度，已成为本领域技术人员亟待解决的一个重要问题。
发明内容
本公开实施例提供一种半导体结构及半导体结构的制备方法，至少有利于降低器件线宽并提高存储密度。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，基底表面具有沿第一方向延伸的位线；有源结构，有源结构沿垂直于基底表面的方向间隔排布，有源结构包括至少两个间隔排布的有源层，每一有源层包括第一源漏区、沟道区、第二源漏区以及支撑区，位线与第一源漏区连接；沿第二方向延伸的字线，字线连接相邻的有源结构且字线环绕所连接的有源结构包括的至少两个沟道区；存储结构，存储结构垂直堆叠在基底上，存储结构与第二源漏区连接，存储结构环绕支撑区。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底；形成有源结构以及沿第一方向延伸的位线，位线位于基底表面，有源结构沿垂直于基底表面的方向间隔排布，有源结构包括至少两个间隔排布的有源层，每一有源层包括第一源漏区、沟道区、第二源漏区以及支撑区，位线与第一源漏区连接；形成沿第二方向延伸的字线，字线连接相邻的有源结构且字线环绕所连接的有源结构包括的至少两个沟道区；形成存储结构，存储结构垂直堆叠在基底上，存储结构与第二源漏区连接，存储结构环绕支撑区。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的技术方案中，半导体结构中的有源结构采用双层有源层或者多层有源层，且字线环绕有源层的沟道区，即半导体结构为GAA结构，多沟道区的有源结构搭配GAA结构，叠层的有源层的迁移率较大以及低导通电阻，可以保证半导体结构具有较大的驱动电流。叠层的有源层，在保证驱动电流的同时可以设置每层的有源层的厚度较薄，较薄的有源层可以实现沟道完全耗尽，从而可以抑制衬偏效应，同时较薄的有源层有利于减小沿基底垂直方向的器件线宽。存储结构环绕有源层的支撑区，即有源层可以作为存储结构之间的支撑层，可以减少形成支撑层的步骤从而简化工艺，同时可以在基底表面以三维方式堆叠晶体管和电容器以实现增加存储结构的面积，进而有利于提高半导体结构的存储密度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的半导体结构的一种结构示意图；
图2为本公开一实施例提供的半导体结构沿A-A’剖面的一种剖面结构示意图；
图3为本公开一实施例提供的半导体结构沿B-B’剖面的一种剖面结构示意图；
图4～图23为本公开一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
具体实施方式
本公开实施提供一种半导体结构及半导体结构制备方法，通过设置叠层的有源层作为有源结构，同时字线环绕有源层的沟道区(GAA结构)，有源结构的多沟道区搭配GAA结构从而具有较大的迁移率和低导通电阻，可以保证半导体结构具有较大的驱动电流。此外，有源结构的多沟道区的单个有源层可以设置较薄，从而有源层的沟道区的电子可以完全耗尽，可以抑制衬偏效应所带来的电荷堆积问题，提高电流密度，获得更好的功率特性。较薄的有源层同时可以降低半导体结构沿垂直于基底的方向的线宽，有源层的支撑区作为存储结构的支撑层，存储结构由垂直电容结构转换为水平电容结构，即可以在基底表面以三维方式堆叠晶体管和电容器以实现增加存储结构的面积，进而有利于提高半导体结构的存储密度。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的半导体结构的一种结构示意图；图2为本公开一实施例提供的半导体结构沿A-A’剖面的一种剖面结构示意图；图3为本公开一实施例提供的半导体结构沿B-B’剖面的一种剖面结构示意图。
参考图1～图4，根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底100，基底100表面具有沿第一方向(垂直于基底100表面的Z方向)延伸的位线130；有源结构，有源结构沿垂直于基底100表面的方向间隔排布，有源结构包括至少两个间隔排布的有源层110，每一有源层110包括第一源漏区111、沟道区112、第二源漏区113以及支撑区114，位线130与第一源漏区111连接；沿第二方向(平行于基底100表面的Y方向)延伸的字线120，字线120连接相邻的有源结构且字线120环绕所连接的有源结构包括的至少两个沟道区112；存储结构140，存储结构140垂直堆叠在基底100上，存储结构140与第二源漏区113连接，存储结构140环绕支撑区114。
在一些实施例中，基底100的材料可以为半导体材料。半导体材料具体可以为硅、锗、锗硅或碳化硅的任意一种。第一源漏区111为半导体结构的源极区，第二源漏区113为半导体结构的漏极区。在另一些实施例中，位线130沿平行于基底100表面的Y方向延伸，字线120沿垂直于基底100表面的Z方向延伸；第一源漏区111为半导体结构的漏极区，第二源漏区113为半导体结构的源极区。
在一些实施例中，有源层110的个数可以为大于等于2的任意数，示例性地图1～3所示的半导体结构中的有源层110的个数为2个。通过设置叠层的有源层110，形成具有多沟道区的有源结构，使有源结构具有较大的迁移率和低导通电阻，可以保证半导体结构具有较大的驱动电流。此外，具有多沟道区的有源结构的单个有源层110可以设置较薄，从而使有源层110的沟道区的电子可以完全耗尽，可以抑制衬偏效应所带来的电荷堆积问题，提高电流密度，获得更好的功率特性。较薄的有源层110同时可以降低半导体结构沿垂直于基底的方向的线宽。具体地，沿垂直于基底100表面的方向上，有源层110的厚度范围为3nm～10nm，具体可以为3nm、5nm、7.6nm或者9.8nm。
在一些实施例中，有源结构包括至少两个沿垂直于基底100表面的Z方向间隔排布的有源层110，沿垂直于基底100表面的Z方向上，有源结构包括的相邻的有源层110之间的间距小于相邻的有源结构之间的间距。相邻的有源结构之间形成有隔离层101，隔离层101的厚度需保证相邻的字线120之间的电绝缘。而且后续位于相邻的有源结构之间的第二极板143的面积较大，可以增加半导体结构的存储面积。具体地，沿垂直于基底100表面的方向上，相邻的有源层110之间的间距范围为15nm～30nm，具体可以为16nm、21nm、27.3nm或者29.8nm。相邻的有源结构之间的间距范围为40nm～70nm，具体可以为43nm、56nm、61nm或者69nm。同理，有源结构包括至少两个沿平行于基底100表面的Y方向间隔排布的有源层110，沿平行于基底100表面的Y方向上，有源结构包括的相邻的有源层110之间的间距小于相邻的有源结构之间的间距。
在一些实施例中，位线130为金属位线，位线130的材料可以为钨、铜、钼以及银等金属，金属自身的电阻小，有利于提高位线130与有源层110的导电能力。在另一些实施例中，位线130可以为半导体位线，半导体位线的材料可以为硅、锗、锗硅、碳化硅或者多晶硅。且半导体位线内掺杂有与有源层110相同的掺杂元素类型，掺杂元素可以作为载流子，可以提高位线130内与有源层110之间的载流子的迁移和扩散，有利于提高位线130与有源层110的导电能力。
在一些实施例中，字线120与有源层110的沟道区112，以及位于沟道区112两端的第一源漏区111和第二源漏区113构成晶体管结构；沿第一源漏区111指向第二源漏区113的方向上，至少具有两个晶体管结构，两个晶体管结构电连接相同的位线130，使得两个晶体管结构共用位线130，并形成了平行于基底100的方向X，且位于晶体管结构的另一端的存储结构140可以共有一个位线130，使得本公开实施例在实现三维堆叠的同时，通过共用位线130能够缩小关键器件的尺寸，提高了半导体器件的性能以及半导体结构的稳定性。
在一些实施例中，字线120作为半导体结构的栅极，字线120环绕有源层110的沟道区112，即半导体结构为GAA结构，GAA结构可以实现栅极对有源层的沟道区的四面包裹，可以很大程度上解决栅极间距尺寸减小后导致的漏电流、电容效应以及短沟道效应等问题，减少了字线120在垂直方向上的占用面积，有利于增强栅极控制性能以及提高半导体结构的集成度。字线还位于有源结构中相邻的有源层110的沟道区112之间。
在一些实施例中，字线120的材料为金属钨、钽、钼、氮化钛或者氮化钽的任意一种，形成金属栅线。在另一些实施例中，字线120的材料为掺杂的多晶硅，由于多晶硅与作为沟道的有源层110的材料的能隙相近，而且可以通过控制掺杂浓度改变多晶硅的功函数，有利于降低栅极与有源层110的沟道区112之间的阈值电压。掺杂的多晶硅的掺杂元素类型与有源层110的沟道区112的掺杂元素类型相同或者不同。
在一些实施例中，存储结构140可以为电容结构，有源层110的支撑区114可以作为电容结构的支撑层，半导体结构可以形成一个晶体管对应一个电容结构(1T-1C)。在有限的器件单元面积内，最大程度的增加存储结构的所占据的面积，有利于提高存储密度。存储结构140包括依次堆叠在有源层110的支撑区114表面的第一极板141、介质层142以及第二极板143，且介质层142还位于有源结构中相邻的有源层110之间。第一极板141作为电容结构的下极板，第二极板143作为电容结构的上极板。第二极板143可以是多个电容结构的公共电极。存储结构140可以用作用于存储数据的存储元件。
在一些实施例中，每一有源结构连接至少两个第一极板141；第一极板141覆盖支撑区114的外周面及端面，介质层142覆盖第一极板141的外周面及端面且连接有源结构中包括的至少两个有源层110，第二极板143覆盖介质层142的外周面及端面。第一极板141包围有源层110的支撑区114，增加存储结构140与有源层110的接触面积，第一极板141与有源层110之间的接触电阻较低。
在一些实施例中，沿第二方向上，第二极板143还位于相邻的有源结构之间，第二极板143位于隔离层101的侧面；第二极板143包括第一子极板141与第二子极板152，第一子极板151覆盖相邻的有源结构之间的隔离层101的侧面。第二极板143的面积较大，存储结构140的面积较大，可以提高半导体结构的存储面积。第一子极板151的材料为钛、氮化钛、钌、钴、镍或者钨，第二子极板152的材料为掺杂的多晶硅或者为掺杂的多晶硅。
在一些实施例中，第一极板141的材料可以为钛、氮化钛、钌、钴、镍或者钨，介质层142的材料为氧化硅、氮化硅、高介电常数材料的任意一种或者多种，高介电常数材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。
在一些实施例中，半导体结构还包括：隔离层101，隔离层101位于字线120与存储结构140之间，隔离层101还位于位线130与字线120之间，介质层142还位于第一极板141与隔离层101之间。与不同有源层110电连接的第一极板141之间具有介质层142，即与不同有源层110电连接的第一极板141之间断路，可以避免沿基底100垂直方向上不同晶体管对应的第一极板141之间电连接而导致存储结构140失效的问题。隔离层101起到绝缘隔离的作用，隔离层101的材料可以为氮化硅、氧化硅或者其他高介电常数K的材料。高介电常数K材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。
在一些实施例中，半导体结构还包括：栅介质层121，栅介质层121位于字线120与有源层110110之间以及字线120与隔离层101之间；第一隔离层122，第一隔离层122位于沿垂直于基底100表面的方向Z的相邻的字线120之间，用于隔离相邻的字线120，避免相邻的字线120之间电连接，出现短路的情况。第一隔离层122的材料可以为氧化硅、碳化硅或者氮化硅。栅介质层121的材料可以为氧化硅、碳化硅、氮化硅或者其它高介电常数的材料，用于抑制短沟道效应，从而抑制隧穿漏电流等情况。
本公开实施例提供的半导体结构中，半导体结构中的有源结构采用双层有源层110或者多层有源层110，且字线120环绕有源层110的沟道区112，即半导体结构为GAA结构，具有多沟道区的有源结构搭配GAA结构，叠层的有源层110的迁移率较大以及低导通电阻，可以保证半导体结构具有较大的驱动电流。叠层的有源层110，在保证驱动电流的同时可以设置每层的有源层110的厚度较薄，较薄的有源层110可以实现沟道完全耗尽，从而可以抑制衬偏效应，同时较薄的有源层110有利于减小沿基底100垂直方向的器件线宽。存储结构140环绕有源层110的支撑区114，即有源层110可以作为存储结构140之间的支撑层，可以减少形成支撑层的步骤从而简化工艺，同时可以在基底100表面以3维方式堆叠晶体管和电容器以实现增加存储结构140的面积，进而有利于提高半导体结构的存储密度。
相应地，本公开实施例另一方面提供一种半导体结构的制备方法，可以制备上述图1～图3所示的半导体结构。图4～图23为本公开一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。其中，图4～图13为本公开一实施例提供的沿A-A’剖面半导体结构的制备方法中各步骤对应的结构示意图；图14～图23为本公开一实施例提供的沿B-B’剖面半导体结构的制备方法中各步骤对应的结构示意图。与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图4以及图14，提供基底100，在基底100表面依次形成间隔排布的第一牺牲膜102、第一半导体膜103、第二牺牲膜104以及第二半导体膜105。
在一些实施例中，基底100为初始基底。基底100的材料可以为半导体材料。半导体材料具体可以为硅、锗、锗硅或碳化硅的任意一种。第一半导体膜和第二半导体膜用于形成有源层。第一半导体膜103的材料可以为硅、锗、掺杂的多晶硅、未掺杂的多晶硅或非晶硅。其中，掺杂的元素可以为N型元素或者P型元素，N型元素可以为磷(P)元素、铋(Bi)元素、锑(Sb)元素或砷(As)元素等Ⅴ族元素，P型元素可以为硼(B)元素、铝(Al)元素、镓(Ga)元素或铟(In)元素等Ⅲ族元素。第一半导体膜103的厚度范围为3nm～10nm，具体可以为3nm、5nm、7.6nm或者9.8nm。第一半导体膜103的厚度范围，即后续形成的有源层的厚度范围一方面用于实现有源层的功能，实现沟道完全耗尽，抑制衬偏效应，而且可以与第二半导体膜105形成叠层的有源层，从而具有低导通电阻和高迁移率，使半导体结构具有较大的驱动电流；另一方面，第一半导体膜103的厚度较薄，有利于减少半导体结构沿基底100垂直方向的器件线宽。第一半导体膜103的材料与第二半导体膜105的材料相同，第一半导体膜103的厚度与第二半导体膜105的厚度相同。在另一些实施例中，第一半导体膜的材料与第二半导体膜的材料不同，例如第一半导体膜的材料为硅，第二半导体膜的材料为非晶材料；第一半导体膜的厚度与第二半导体膜的厚度不同，例如第一半导体膜的厚度为6nm，第二半导体膜的厚度为6.3nm。
在一些实施例中，第一牺牲膜102所在的区域后续形成相邻字线之间的第一隔离层以及两个晶体管所对应的存储结构，第二牺牲膜104所在的区域作为有源结构内部的结构以及存储结构内部结构，沿垂直于基底100表面的方向上，第二牺牲膜104的厚度小于第一牺牲膜102的厚度，如此，第一牺牲膜102所在的区域的范围较大，相邻字线之间的第一隔离层的厚度较大，避免相邻字线之间存在电连接的关系导致字线失效；第一隔离层的厚度较大可以降低相邻字线之间的寄生电容。此外，后续形成在第一牺牲膜102所在区域的第二极板的厚度较大，可以增加半导体结构的存储面积。第一牺牲膜102的材料与第二牺牲膜105的材料相同。具体地，第一牺牲膜102的材料可以为锗硅、氧化物或者多晶硅，氧化物可以包括氧化硅、氧化铝或者氧化钛。第一牺牲膜102的厚度范围为40nm～70nm，具体可以为43nm、56nm、61nm或者69nm。第二牺牲膜105的厚度范围为15nm～30nm，具体可以为16nm、21nm、27.3nm或者29.8nm。
参考图5以及图15，图形化第一牺牲膜102、第一半导体膜103、第二牺牲膜104以及第二半导体膜105，形成第一凹槽106，第一凹槽106底部露出基底100，且第一凹槽106沿第二方向间隔排布。
在一些实施例中，刻蚀第一凹槽106用于形成沿第二方向间隔排布的有源层，相邻的有源层之间具有存储结构，沿第二方向(平行于基底100表面的Y方向)，第一凹槽106的宽度d大于等于第一牺牲膜102的厚度。后续形成在第一凹槽106内的存储结构可以具有较大的面积，即增加半导体结构的存储面积，从而提高半导体结构的存储密度。具体地，第一凹槽106的宽度d范围为40nm～80nm，具体可以为43nm、56nm、61nm或者78nm。
参考图6以及图16，形成第三牺牲膜107，第三牺牲膜107填充第一凹槽106(参考图15)。
参考图7以及图17，形成沿第一方向(垂直于基底100表面的Z方向)延伸的位线130，位线130位于基底100表面，位线130与第一半导体膜103的侧面以及第二半导体膜105的侧面连接；形成沿第二方向(平行于基底100表面的Y方向)延伸的字线120，字线120位于相邻的第一半导体膜103之间、相邻的第一半导体膜103与第二半导体膜105之间，且字线120环绕部分第一半导体膜103以及第二半导体膜105。
在一些实施例中，参考图7，还包括：形成隔离层101，隔离层101位于字线120与第一牺牲膜102之间，隔离层位于字线120与第二牺牲膜104之间。隔离层101起到绝缘隔离的作用，隔离层101的材料可以为氮化硅、氧化硅或者其他高介电常数K的材料。高介电常数K材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。
在一些实施例中，参考图7，还包括：形成栅介质层121，栅介质层121位于字线120与第一半导体膜103之间、字线120与第二半导体膜105之间以及字线120与隔离层101之间；形成第一隔离层122，第一隔离层122位于沿垂直于基底100表面的方向Z的相邻的字线120之间，用于隔离相邻的字线120，避免相邻的字线120之间电连接，出现短路的情况。第一隔离层122的材料可以为氧化硅、碳化硅或者氮化硅。栅介质层121的材料可以为氧化硅、碳化硅、氮化硅或者其它高介电常数的材料，用于抑制短沟道效应，从而抑制隧穿漏电流等情况。
参考图8～13以及图18～图23，形成存储结构140，存储结构140垂直堆叠在基底100上，存储结构140与有源层110的第二源漏区113连接，存储结构140环绕有源层110的支撑区114，存储结构140包括依次堆叠在支撑区114表面的第一极板141、介质层142以及第二极板143，且介质层142还位于有源结构中相邻的有源层110之间。
在一些实施例中，存储结构140可以为电容结构，有源层110的支撑区114可以作为电容结构的支撑层，半导体结构可以形成一个晶体管对应一个电容结构(1T-1C)。在有限的器件单元面积内，最大程度的增加存储结构140的所占据的面积，有利于提高存储密度。第一极板141作为电容结构的下极板，第二极板143作为电容结构的上极板。第二极板143可以是多个电容结构的公共电极。存储结构140可以用作用于存储数据的存储元件。
在一些实施例中，每一有源结构连接至少两个第一极板141；第一极板141覆盖支撑区114的外周面及端面，介质层142覆盖第一极板141的外周面及端面且连接有源结构中包括的至少两个有源层110，第二极板143覆盖介质层142的外周面及端面。第一极板141包围有源层110的支撑区114，增加存储结构140与有源层110的接触面积，第一极板141与有源层110之间的接触电阻较低。
在一些实施例中，沿第二方向上，第二极板143还位于相邻的有源结构之间，第二极板143位于隔离层101的侧面；第二极板143包括第一子极板151与第二子极板152，第一子极板151位于隔离层101的侧面。第二极板143的面积较大，存储结构140的面积较大，可以提高半导体结构的存储面积。
具体地，参考图8以及图18，去除沿平行于所述基底表面的X方向上的部分宽度的第一牺牲膜102、第二牺牲膜104、第一半导体膜103以及第二半导体膜105。
参考图9以及图19，刻蚀部分第一牺牲膜102以及第二牺牲膜104，暴露出第一半导体膜103以及第二半导体膜105的表面。
在另一些实施例中，可以刻蚀第一牺牲膜以及第二牺牲膜的同时，去除沿平行于所述基底表面的方向上的部分宽度的第一半导体膜以及第二半导体膜；或者，先刻蚀去除第一牺牲膜以及第二牺牲膜，然后去除沿平行于所述基底表面的方向上的部分宽度的第一半导体膜以及第二半导体膜。
参考图10以及图20，在第一半导体膜103、第二半导体膜105的表面以及隔离层101的表面形成导电层108。导电层108的材料可以为钛、氮化钛、钌、钴、镍或者钨。
参考图11以及图21，形成保护层109，保护层109填充满第一凹槽106(参考图15)，且位于相邻的第一半导体膜103之间。保护层109用于保证仅刻蚀位于隔离层101表面的导电层108，避免刻蚀较多的导电层108或者对剩余的导电层108造成损伤。保护层109的材料可以氧化物或者氮化物，氧化物可以氧化硅、氧化铝，氮化物可以为氮化硅。
在一些实施例中，沿垂直于基底100表面的方向，导电层108的顶面与保护层109的顶面齐平，便于通过暴露的导电层108的顶面刻蚀位于隔离层101表面的导电层108。
参考图12以及图22，刻蚀去除位于隔离层101表面的导电层108(参考图11)，去除保护层109(参考图11)，剩余的导电层108(参考图11)作为第一极板141。
参考图13以及图23，在第一极板141的表面形成介质层142、第一子极板151以及第二子极板152，第一子极板151和第二子极板152共同作为第二极板143。
在一些实施例中，第一子极板151的材料为钛、氮化钛、钌、钴、镍或者钨，第二子极板152的材料为掺杂的多晶硅或者为掺杂的多晶硅。介质层142的材料为氮化硅、氧化硅或者其他高介电常数K的材料。高介电常数K材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。
在一些实施例中，剩余的第一半导体膜103(参考图10)和第二半导体膜105(参考图10)作为有源层110，字线120所环绕的第一半导体膜103(参考图10)和第二半导体膜105(参考图10)为有源层110的沟道区112，与位线130电连接的第一半导体膜103(参考图10)和第二半导体膜105(参考图10)作为有源层110的第一源漏区111，与第一极板141电连接的第一半导体膜103(参考图10)和第二半导体膜105(参考图10)作为有源层110的第二源漏区113，存储结构140所环绕的第一半导体膜103(参考图10)和第二半导体膜105(参考图10)作为有源层110的支撑区114。第一半导体膜103(参考图10)所构成的有源层110和第二半导体膜105(参考图10)所构成的有源层110共同作为有源结构。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
基底，所述基底表面具有沿第一方向延伸的位线；
有源结构，所述有源结构沿垂直于所述基底表面的方向间隔排布，所述有源结构包括至少两个间隔排布的有源层，每一所述有源层包括第一源漏区、沟道区、第二源漏区以及支撑区，所述位线与所述第一源漏区连接；
沿第二方向延伸的字线，所述字线连接相邻的有源结构且所述字线环绕所连接的有源结构包括的至少两个沟道区；
存储结构，所述存储结构垂直堆叠在所述基底上，所述存储结构与所述第二源漏区连接，所述存储结构环绕所述支撑区。
2.根据权利要求1所述的半导体结构，其特征在于，所述存储结构包括依次层叠在所述支撑区表面的第一极板、介质层以及第二极板，且所述介质层还位于所述有源结构中相邻的所述有源层之间。
3.根据权利要求2所述的半导体结构，其特征在于，每一所述有源结构连接至少两个第一极板；所述第一极板覆盖所述支撑区的外周面及端面，所述介质层覆盖所述第一极板的外周面及端面且连接有源结构中包括的至少两个有源层，所述第二极板覆盖所述介质层的外周面及端面。
4.根据权利要求2所述的半导体结构，其特征在于，所述第二极板还位于相邻的所述有源结构之间。
5.根据权利要求2所述的半导体结构，其特征在于，还包括：隔离层，所述隔离层位于所述字线与所述存储结构之间，所述隔离层还位于所述位线与所述字线之间，所述介质层还位于所述第一极板与所述隔离层之间。
6.根据权利要求5所述的半导体结构，其特征在于，所述第二极板位于所述隔离层的侧面；所述第二极板包括第一子极板与第二子极板，所述第一子极板覆盖相邻的所述有源结构之间的所述隔离层的侧面。
7.根据权利要求1所述的半导体结构，其特征在于，所述有源结构包括至少两个沿垂直于所述基底表面的方向间隔排布的有源层，沿垂直于所述基底表面的方向上，所述有源结构包括的相邻的所述有源层之间的间距小于相邻的所述有源结构之间的间距。
8.根据权利要求1所述的半导体结构，其特征在于，所述有源结构包括至少两个沿平行于所述基底表面的方向间隔排布的有源层，沿平行于所述基底表面的方向上，所述有源结构包括的相邻的所述有源层的之间的间距小于相邻的所述有源结构之间的间距。
9.根据权利要求1所述的半导体结构，其特征在于，所述字线还位于所述有源结构中相邻的所述有源层的沟道区之间。
10.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
形成有源结构以及沿第一方向延伸的位线，所述位线位于所述基底表面，所述有源结构沿垂直于所述基底表面的方向间隔排布，所述有源结构包括至少两个间隔排布的有源层，每一所述有源层包括第一源漏区、沟道区、第二源漏区以及支撑区，所述位线与所述第一源漏区连接；
形成沿第二方向延伸的字线，所述字线连接相邻的有源结构且所述字线环绕所连接的有源结构包括的至少两个沟道区；
形成存储结构，所述存储结构垂直堆叠在所述基底上，所述存储结构与所述第二源漏区连接，所述存储结构环绕所述支撑区。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述存储结构的工艺步骤包括：
提供初始基底，在所述初始基底表面依次形成间隔排布的第一牺牲膜、第一半导体膜、第二牺牲膜以及第二半导体膜；
图形化所述第一牺牲膜、第一半导体膜、第二牺牲膜以及第二半导体膜，形成第一凹槽，所述第一凹槽底部露出所述初始基底，且所述第一凹槽沿所述第二方向间隔排布；
刻蚀部分所述第一牺牲膜以及第二牺牲膜，暴露出所述第一半导体膜以及第二半导体膜的表面；
在所述第一半导体膜表面以及第二半导体表面依次形成第一极板、介质层以及第二极板，所述第一极板、介质层以及第二极板共同组成所述存储结构，所述第一半导体膜、第二半导体膜作为所述有源层。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，沿垂直于所述基底表面的方向上，所述第二牺牲膜的厚度小于所述第一牺牲膜的厚度；所述第一牺牲膜的材料与所述第二牺牲膜的材料相同。
13.根据权利要求11所述的半导体结构的制备方法，其特征在于，刻蚀部分所述第一牺牲膜以及第二牺牲膜之前还包括：形成隔离层、所述字线与所述位线，所述隔离层位于所述字线与所述第一牺牲膜之间，所述隔离层位于所述字线与所述第二牺牲膜之间。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，刻蚀部分所述第一牺牲膜以及第二牺牲膜的同时，去除沿平行于所述基底表面的方向上的部分宽度的所述第一半导体膜以及第二半导体膜。
15.根据权利要求13所述的半导体结构的制备方法，其特征在于，在所述第一半导体膜表面以及第二半导体膜表面形成所述第一极板的工艺步骤包括：
在所述第一半导体膜、第二半导体膜的表面以及隔离层的表面形成导电层；
形成保护层，所述保护层填充满所述第一凹槽，且位于相邻的所述第一半导体膜之间；刻蚀去除位于所述隔离层表面的导电层，去除所述保护层，剩余的所述导电层作为所述第一极板。
16.根据权利要求11所述的半导体结构的制备方法，其特征在于，沿所述第二方向，所述第一凹槽的宽度大于等于所述第一牺牲膜的厚度。
17.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第一半导体膜的材料与所述第二半导体膜的材料相同，所述第一半导体膜的厚度与所述第二半导体膜的厚度相同。
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