CN117529104B - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开实施例涉及半导体领域，提供一种半导体结构及其制备方法，半导体结构包括：基底，所述基底上具有间隔排布的电容接触窗，每一所述电容接触窗包括层叠的第一导电层以及第二导电层，所述第二导电层位于所述第一导电层的部分表面，所述第一导电层的材料与所述第二导电层的材料不同；下电极板，所述下电极板位于所述电容接触窗上，所述下电极板与未被所述第二导电层覆盖的所述第一导电层的顶面的至少部分以及所述第二导电层的侧面和顶面的至少部分电接触。本公开实施例提供的半导体结构及其制备方法有利于提高下电极板与电容接触窗的接触性能。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。
背景技术
随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升存储器的工作速度和降低它的功耗，金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）器件的特征尺寸不断缩小，进而MOSFET器件面临一系列的挑战。
现有技术中，由于动态随机存储器电容器的高深宽比高达35:1，需要提供电容接触窗增加单位面积电容密度。随着几何尺寸按照摩尔定律不断减小，电容接触窗与电容的接触电阻不断增大；另一方面，在电容器形成过程中，要经过多道干法刻蚀和湿法刻蚀工艺，而在工艺形成的过程中，容易导致底部支撑结构的损耗，因此，增大电容与电容接触窗的接触面积，降低接触电阻、减缓底部支撑结构的损耗便成为业内研究者的焦点。
发明内容
本公开实施例提供一种半导体结构及其制备方法，至少有利于减少电容接触窗与电容之间的接触电阻。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底上具有间隔排布的电容接触窗，每一所述电容接触窗包括层叠的第一导电层以及第二导电层，所述第二导电层位于所述第一导电层的部分表面，所述第一导电层的材料与所述第二导电层的材料不同；下电极板，所述下电极板位于所述电容接触窗上，所述下电极板与未被所述第二导电层覆盖的所述第一导电层的顶面的至少部分电接触，所述下电极板与所述第二导电层的侧面和顶面的至少部分电接触。
在一些实施例中，所述第二导电层的侧面与所述第一导电层的顶面之间的夹角小于或等于90°。
在一些实施例中，沿所述第一导电层与所述第二导电层的排布方向，所述第二导电层的厚度与所述第一导电层的厚度的比值范围为0.5~1.5。
在一些实施例中，未被所述第二导电层覆盖的所述第一导电层的顶面面积与所述第一导电层的顶面总面积的比值范围为0.3~0.6。
在一些实施例中，所述第一导电层的材料包括纯金属，所述第二导电层的材料包括金属氮化物。
在一些实施例中，所述第一导电层的材料包括钨，所述第二导电层的材料包括氮化钛。
在一些实施例中，所述电容接触窗还包括：第三导电层，所述第三导电层位于所述第一导电层的侧面，所述下电极板与所述第三导电层的顶面的至少部分电接触；所述第三导电层的材料与所述第一导电层的材料不同。
在一些实施例中，沿第一方向，所述第二导电层具有第一边界，所述第三导电层具有第二边界，所述第一边界与所述第二边界重合。
在一些实施例中，所述第二导电层的材料与所述下电极板的材料相同。
在一些实施例中，部分厚度的所述第二导电层还位于所述第一导电层内。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底；在所述基底上形成间隔排布的电容接触窗，每一所述电容接触窗包括层叠的第一导电层以及第二导电层，所述第二导电层位于所述第一导电层的部分表面，所述第一导电层的材料与所述第二导电层的材料不同；形成下电极板，所述下电极板位于所述电容接触窗上，所述下电极板与未被所述第二导电层覆盖的所述第一导电层的顶面的至少部分以及所述第二导电层的侧面和顶面的至少部分电接触。
在一些实施例中，所述基底上具有隔离层，所述隔离层内具有第一凹槽，形成电容接触窗的工艺步骤包括：沿第一方向，形成间隔排布的第一膜层，所述第一膜层填充所述第一凹槽；沿所述第一方向，形成第二膜层，所述第二膜层位于所述第一膜层的部分顶面；沿第二方向，刻蚀所述第一膜层以及所述第二膜层，剩余的所述第一膜层作为第一导电层，剩余的所述第二膜层作为第二导电层，所述第一导电层与所述第二导电层共同作为电容接触窗；其中，所述第一方向与所述第二方向相交。
在一些实施例中，形成所述第一膜层之前还包括：在所述隔离层的表面形成多个沿第一方向间隔排布的第一掩膜层；形成第一介质层，所述第一介质层分别位于每一所述第一掩膜层的两个相对的侧面；去除所述第一掩膜层；以所述第一介质层为掩膜刻蚀所述隔离层，并在所述隔离层内形成第一凹槽。
在一些实施例中，形成第一膜层之后、形成第二膜层之前还包括：形成多个沿所述第一方向间隔排布的第二掩膜层，所述第二掩膜层覆盖所述隔离层的表面以及所述第一膜层的部分表面；所述第二膜层形成于相邻的所述第二掩膜层之间。
在一些实施例中，形成第二掩膜层的工艺步骤包括：形成第一牺牲层，所述第一牺牲层位于所述隔离层的表面以及所述第一膜层的表面；形成多个沿所述第一方向间隔排布的第三掩膜层；形成第二牺牲层，所述第二牺牲层位于相邻的所述第三掩膜层之间；在同一刻蚀工艺下，所述第三掩膜层的刻蚀速率小于所述第二牺牲层的刻蚀速率；以所述第二牺牲层和所述第三掩膜层为掩膜图形化所述第一牺牲层，剩余的所述第一牺牲层形成所述第二掩膜层。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构中，电容接触窗包括层叠的第一导电层以及第二导电层，第二导电层位于第一导电层的部分表面，下电极板与第一导电层的顶面以及第二导电层的侧面和顶面电接触，与常规的平面接触相比，电容接触窗与下电极板之间的接触面积至少增加了一个第二导电层的侧面，从而增加了下电极板与电容接触窗的接触面积并减小了接触电阻。第一导电层的材料与第二导电层的材料不同，可以按照需求设置第一导电层与第二导电层的材料，例如，可以设置第一导电层的材料为与半导体材料兼容性或者接触性能较好的材料，第二导电层的材料为与下电极板兼容性以及接触性能较好的材料，从而改善半导体柱与下电极板之间的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的半导体结构的一种剖面结构示意图；
图2为本公开一实施例提供的半导体结构的另一种剖面结构示意图；
图3为本公开一实施例提供的半导体结构的一种结构示意图；
图4为本公开另一实施例提供的半导体结构的结构示意图；
图5为本公开又一实施例提供的半导体结构的制备方法中提供基底对应的半导体结构的俯视图；
图6为图5沿A1-A2剖面的一种剖面结构示意图；
图7为本公开又一实施例提供的半导体结构的制备方法中形成第一掩膜对应的半导体结构的俯视图；
图8为图7沿A1-A2剖面的一种剖面结构示意图；
图9为本公开又一实施例提供的半导体结构的制备方法中形成第一掩膜层对应的半导体结构的结构示意图；
图10为本公开又一实施例提供的半导体结构的制备方法中形成第一介质层对应的半导体结构的结构示意图；
图11为本公开又一实施例提供的半导体结构的制备方法中去除第一掩膜层对应的半导体结构的结构示意图；
图12为本公开又一实施例提供的半导体结构的制备方法中形成第一凹槽对应的半导体结构的结构示意图；
图13为本公开又一实施例提供的半导体结构的制备方法中形成第一膜层对应的半导体结构的结构示意图；
图14为本公开又一实施例提供的半导体结构的制备方法中形成第一牺牲层对应的半导体结构的结构示意图；
图15为本公开又一实施例提供的半导体结构的制备方法中形成第三掩膜层对应的半导体结构的结构示意图；
图16本公开又一实施例提供的半导体结构的制备方法中形成第二牺牲层对应的半导体结构的结构示意图；
图17为本公开又一实施例提供的半导体结构的制备方法中形成第二掩膜层对应的半导体结构的结构示意图；
图18为本公开又一实施例提供的半导体结构的制备方法中形成第二膜层对应的半导体结构的俯视图；
图19为图18沿A1-A2剖面的一种剖面结构示意图；
图20为本公开又一实施例提供的半导体结构的制备方法中形成第四介质层对应的半导体结构的结构示意图；
图21为本公开又一实施例提供的半导体结构的制备方法中形成第四掩膜层对应的半导体结构的结构示意图；
图22为本公开又一实施例提供的半导体结构的制备方法中形成第四牺牲层对应的半导体结构的结构示意图；
图23为本公开又一实施例提供的半导体结构的制备方法中形成第二凹槽对应的半导体结构的结构示意图；
图24为本公开又一实施例提供的半导体结构的制备方法中形成电容接触窗对应的半导体结构的结构示意图；
图25为本公开又一实施例提供的半导体结构的制备方法中形成第三介质层对应的半导体结构的结构示意图。
具体实施方式
由背景技术可知，目前的半导体结构的电容接触窗与电容之间的接触电阻较大。
相关技术中为了增大电容接触窗与基底的接触面积，采用圆弧凹面、或通过刻蚀宽度与凹槽宽度一致形成，但仍容易造成减缓底部支撑结构的损耗。
基于上述的问题，本公开实施例提供一种半导体结构，设置电容接触窗包括层叠的第一导电层以及第二导电层，第二导电层位于第一导电层的部分表面，下电极板与第一导电层的顶面以及第二导电层的侧面和顶面电接触，与常规的平面接触相比，电容接触窗与下电极板之间的接触面积至少增加了一个第二导电层的侧面，从而增加了下电极板与电容接触窗的接触面积并减小了接触电阻。第一导电层的材料与第二导电层的材料不同，可以按照需求设置第一导电层与第二导电层的材料，例如，可以设置第一导电层的材料为与半导体材料兼容性或者接触性能较好的材料，第二导电层的材料为与下电极板兼容性以及接触性能较好的材料，从而改善半导体柱与下电极板之间的电学性能。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的半导体结构的一种剖面结构示意图；图2为本公开一实施例提供的半导体结构的另一种剖面结构示意图；图3为本公开一实施例提供的半导体结构的一种结构示意图。为了示意出电容接触窗的排布关系，图3为图1以及图2所示的半导体结构中不包含下电极板的俯视图。图1为沿A1-A2（参考图3）方向的剖面图，图2为沿B1-B2（参考图3）方向的剖面图。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，用于降低半导体结构中的电容接触窗与电容接触电阻较大的问题。
参考图1，半导体结构包括：基底10。
在一些实施例中，半导体结构可以为存储器。半导体结构包括阵列区以及外围区。阵列区为存储器的核心区域，用于存储数据；外围区为存储器的控制区域，用于控制阵列区数据的写入和读出。阵列区包括存储电容和开关管，其中，存储电容用于存储数据；阵列区中的开关管用于控制存储电容中数据的输入和输出。外围区也包括开关管，用于组成控制电路，实现对阵列区数据写入和读出的控制。图1中示意出阵列区的半导体结构。
在一些实施例中，基底10可以包括层叠的衬底100以及第二隔离结构103。衬底100可以为半导体材料，半导体材料包括硅、锗硅或者锗。衬底中具有P型掺杂元素或者N型掺杂元素。N型掺杂元素可以为磷（P）元素、铋（Bi）元素、锑（Sb）元素或砷（As）元素等Ⅴ族元素，P型掺杂元素可以为硼（B）元素、铝（Al）元素、镓（Ga）元素或铟（In）元素等Ⅲ族元素。
在一些实施例中，第二隔离结构103的材料可以为氧化硅、氮化硅、碳氮化硅或者其他具有高介电常数的材料。示例性的，第二隔离结构103的材料为氮化硅，氮化硅不仅具有高介电性，氮化硅自身的硬度也较高，从而可以保证位于第二隔离结构103内的位线以及电容接触插塞107发生轮廓变形的可能性较低，有利于提高半导体结构的良率。在一些实施例中，第二隔离结构103可以为多层膜层。
在一些实施例中，基底10还包括：有源层101，有源层101可以包括沟道区以及位于沟道区两端的第一源漏区和第二源漏区。位线以及电容接触插塞107分别与有源层101的第一源漏区以及第二源漏区电连接。
在一些实施例中，有源层101与衬底100可以由同一原始衬底制备，对部分厚度的原始衬底图形化，形成间隔排布的有源层101，剩余的原始衬底作为衬底100，有源层101与衬底100之间并没有界面态，而是由于不同功能限定区域的定义不同而划分出来的两个不同的膜层，两者实际上为同一膜层。
在一些实施例中，相邻的有源层101之间包括第一隔离结构102，第一隔离结构102用于分割以及隔离间隔排布的有源层101，从而在后续的工艺中定义一个个晶体管，并通过位线以及字线选中指定的晶体管并进行写入数据以及读取数据。
在一些实施例，第一隔离结构102可以为浅沟槽隔离结构（Shallow TrenchIsolation，STI）或者由隔离材料构成的隔离结构，即第一隔离结构102可以为单层膜层也可以为多层膜层。
在一些实施例中，半导体结构包括位线，位线位于阵列区，位线与有源层101的第一源漏区或者第二源漏区的一者电连接。在一些实施例中，位线包括导电层105以及介质层106，介质层106用于保护和隔离导电层105与电容接触窗14。导电层105的材料包括钨、钽、钛、氮化钽或者氮化钛中的至少一者，有利于降低位线自身的电阻。介质层106的材料包括氮化硅或者氮氧化硅。
在一些实施例中，位线与有源层101之间具有金属硅化物层，用于降低位线与有源层101之间的接触电阻。金属硅化物层的材料包括硅化钴、硅化铬或者硅化镍等金属硅化物。
在一些实施例中，基底内还包括：字线结构104（参考图5），字线结构104与有源层101的沟道区相接触，字线结构104与有源层之间还具有栅氧层。
继续参考图1，半导体结构包括：基底10上具有间隔排布的电容接触窗14。
在一些实施例中，电容接触窗14的排布方式可以图1中呈现六方最密排布或者等间距间隔排布的四方排布。
在一些实施例中，电容接触窗14与有源层101之间具有电容接触插塞107，电容接触插塞107可以为金属硅化物层或者多晶硅层。金属硅化层可以降低电容接触窗14与有源层101之间的接触电阻。
在一些实施例中，每一电容接触窗14包括层叠的第一导电层141以及第二导电层142，第二导电层142位于第一导电层141的部分表面，第一导电层141的材料与第二导电层142的材料不同。如此，可以按照需求设置第一导电层141与第二导电层142的材料，例如，可以设置第一导电层141的材料为与半导体材料兼容性或者接触性能较好的材料，第二导电层142的材料为与下电极板144兼容性以及接触性能较好的材料，从而改善半导体柱与下电极板144之间的电学性能。
在一些实施例中，第一导电层141的材料包括纯金属，第一导电层141的材料包括钨、钽、钛或者金。第一导电层141为纯金属时，第一导电层141具有较低的电阻率，从而提高第一导电层141自身的导电性能，进而可以改善第一导电层141的电学性能。
在一些实施例中，第二导电层142的材料包括金属氮化物。金属氮化物是由金属阳离子和氮阴离子组成的化合物。金属氮化物具有较高的导电性能，从而可以提高电容器的充放电效率，并延长其使用寿命。金属氮化物与第一导电层141之间以及金属氮化物与下电极板144之间的界面强耦合可以为电子提供更多的活性位点，形成电子和离子的快速转移通道，从而有利于提高半导体结构的传输性能。
在一些实施例中，第二导电层142的材料包括氮化钛、氮化钽或者氮化镍。第二导电层142的材料可以用于改善电容接触窗与下电极板之间的接触性能。
在一些实施例中，部分厚度的第二导电层142还位于第一导电层141内，以增加第一导电层141与第二导电层142之间的接触面积，进而提高第一导电层141与第二导电层142之间的接触性能。
需要说明的是，本公开实施例并不对第二导电层142位于第一导电层141的厚度进行限制，只需第二导电层142与第一导电层141之间电接触即可。
在一些实施例中，第二导电层142的侧面与第一导电层141的顶面之间的夹角a小于或等于90°。第二导电层142远离基底10的顶面的面积大于第二导电层142的底面的面积，第二导电层142可以呈现倒梯形位于第一导电层141的表面，如此，可以改善下电极板144与电容接触窗14之间的对准问题，从而可以保证下电极板144与电容接触窗14之间可以接触性能较好。
在一些实施例中，沿第一导电层141与第二导电层142的排布方向Z，第二导电层142的厚度与第一导电层141的厚度的比值范围为0.5~1.5。比值可以为0.5~0.8、0.8~1.0、1.0~1.21或者1.21~1.5。第一导电层141与第二导电层142的厚度的比值在上述任意范围内或者任意值内，既可以保证第一导电层141自身的电阻率较低以降低电容接触窗14的电阻以及损耗，又可以保证第二导电层142的厚度以提高下电极板144与电容接触窗14之间的接触面积，从而可以在有限的空间内降低下电极板144与电容接触窗14之间的接触电阻。
需要说明的是，与常规中对第一导电层141进行刻蚀以增加接触面积相比，本公开实施例通过设置额外的第二导电层142以增加电容接触窗14与下电极板144之间的接触面积，一是可以对常规第一导电层141产生刻蚀，进而产生的副产物导致相邻的电容接触窗14之间发生断路的问题，而是可以改善电容接触窗14与下电极板144之间的接触性能。
在一些实施例中，未被第二导电层覆盖的第一导电层141的顶面面积与第一导电层141的顶面总面积的比值范围为0.3~0.6。比值可以为0.3~0.42、0.42~0.48、0.48~0.51或者0.51~0.6。未被第二导电层142覆盖的第一导电层141的顶面面积与第一导电层141的顶面总面积的比值在上述任意范围内以及范围值内，可以使下电极板144位于第一导电层141之上且下电极板144还位于第二导电层142的侧面以增加下电极板144与电容接触窗14之间的接触面积。而且，比值在上述任意范围内还可以提高第二导电层142与电容接触窗14的接触面积，从而改善电容接触窗14与下电极板144之间的接触性能。
继续参考图1，半导体结构包括：下电极板144，下电极板144位于电容接触窗14上，下电极板144与未被第二导电层142覆盖的第一导电层141的顶面的至少部分电接触，下电极板144与第二导电层142的侧面和顶面的至少部分电接触，与常规的平面接触相比，电容接触窗14与下电极板144之间的接触面积至少增加了一个第二导电层142的侧面，从而改善了下电极板144与电容接触窗14的接触面积以及接触电阻。
在一些实施例中，半导体结构可以包括：电容结构，电容结构包括上电极板、下电极板144以及位于上电极板与下电极板144之间的电介质层。下电极板144的材料可以为钛、氮化钛、钌、钴、镍或者钨，电介质层的材料为氧化硅、氮化硅、高介电常数材料的任意一种或者多种，高介电常数材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。上电极板的材料为钛、氮化钛、钌、钴、镍、钨掺杂的多晶硅。相邻的晶体管共用上电极板，可以提高存储结构的面积，即提高存储面积，从而提高半导体结构的电荷容纳能力。
在一些实施例中，第二导电层142的材料与下电极板144的材料相同，则第二导电层142与下电极板144之间不存在界面阈值差异，第二导电层142与下电极板144之间的接触性能较好。
在一些实施例中，沿第三方向X，第一导电层141与第一导电层141之间具有隔离层110，沿第四方向N，第一导电层141与第一导电层141之间具有第三介质层143。
在一些实施例中，沿第三方向X，第二导电层142与第二导电层142之间具有第二介质层109。
在一些实施例中，隔离层110、第三介质层143以及第二介质层109的至少一者的材料为低介电常数材料。其中，低介电常数材料指的是介电常数K小于3.9的材料，例如氧化硅（K=3.9）、聚四氟乙烯材料（K=2-3）、聚甲基丙烯酸甲酯材料（K=2-5）、硼氮硅化合物（K=2.6-2.8）或碳氮硅化合物。
在一些实施例中，隔离层110的材料为硼氮硅化合物或碳氮硅化合物。首先，硼氮硅化合物的材料或碳氮硅化合物的材料的介电常数较小，位于第一导电层141之间的隔离层110的介电常数较小，相邻的第一导电层141之间的寄生电容较小，介电损耗对应也会较小，第一导电层141内信号传输越快以及信号延迟越低，从而提高半导体结构的运行速度以及响应速度。其次，硼氮硅化合物或碳氮硅化合物中由于存在SiN三键，Si-N三键的键能较大，所以，硼氮硅化合物或碳氮硅化合物自身具有较高的硬度以及耐腐蚀性，可以充当后续形成的电容结构的支撑层，从而可以省略了制备电容结构的支撑层的步骤，以简化半导体结构的工艺步骤。最后，硼氮硅化合物或碳氮硅化合物自身的硬度较大，所以硼氮硅化合物或碳氮硅化合物自身比较难被刻蚀或者刻蚀穿，从而可以作为刻蚀停止层或者保护层，进而保护第一导电层141。
图4为本公开另一实施例提供的半导体结构的结构示意图。
在一些实施例中，参考图4，电容接触窗14还包括：第三导电层145，第三导电层145位于第一导电层141的侧面，下电极板144与第三导电层145的顶面的至少部分电接触；第三导电层145的材料与第一导电层141的材料不同，如此，第三导电层145用于将第一导电层141包裹住，在刻蚀形成第二导电层142的过程中尽量减少对第一导电层141的刻蚀，以防止副产物。
在一些实施例中，沿第一方向M，第二导电层142具有第一边界，第三导电层145具有第二边界，第一边界与第二边界重合。
本公开实施例提供的半导体结构中，电容接触窗14包括层叠的第一导电层141以及第二导电层142，第二导电层142位于第一导电层141的部分表面，下电极板144与第一导电层141的顶面以及第二导电层142的侧面和顶面电接触，与常规的平面接触相比，电容接触窗14与下电极板144之间的接触面积至少增加了一个第二导电层142的侧面，从而增加了下电极板144与电容接触窗14的接触面积，并减少了接触电阻。第一导电层141的材料与第二导电层142的材料不同，可以按照需求设置第一导电层141与第二导电层142的材料，例如，可以设置第一导电层141的材料为与半导体材料兼容性或者接触性能较好的材料，第二导电层142的材料为与下电极板144兼容性以及接触性能较好的材料，从而改善半导体柱与下电极板144之间的电学性能。
相应地，根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，用于制备上述实施例所提供的半导体结构，与上述实施例相同或者相应的技术特征，在这里不再详细赘述。
图5~图25为本公开又一实施例提供的半导体结构的制备方法中各步骤对应的半导体结构的结构示意图。其中，图7~图25中并未示意出基底的全部结构，图7~图25的基底的相关内容可以参考图6或者图1。图6、图8~图17以及图19~图20为半导体结构沿A1-A2（参考图5）剖面的剖面结构示意图。图21~图25为半导体结构沿B1-B2剖面（参考图18）的剖面结构示意图。
参考图5以及图6，制备方法包括：提供基底10。
在一些实施例中，半导体结构可以为存储器。半导体结构包括阵列区以及外围区。
在一些实施例中，基底10可以包括层叠的衬底100以及第二隔离结构103。基底10还包括：有源层101，有源层101可以包括沟道区以及位于沟道区两端的第一源漏区和第二源漏区。位线以及电容接触插塞107分别与有源层101的第一源漏区以及第二源漏区电连接。
在一些实施例中，相邻的有源层101之间包括第一隔离结构102，第一隔离结构102用于分割以及隔离间隔排布的有源层101。
在一些实施例中，半导体结构包括位线，位线位于阵列区，位线与有源层101的第一源漏区或者第二源漏区的一者电连接。在一些实施例中，位线包括导电层105以及介质层106，介质层106用于保护和隔离导电层105。
在一些实施例中，基底内还包括电容接触插塞107；字线结构104，字线结构104与有源层101的沟道区相接触，字线结构104与有源层之间还具有栅氧层。
继续参考图6，基底10上具有隔离层110。
在一些实施例中，在基底与隔离层之间具有一层氮化物层，氮化物层覆盖电容接触插塞的表面。氮化物层用于提高后续形成的电容接触窗口的支撑能力，以及作为刻蚀停止层，防止对电容接触插塞造成刻蚀损伤。
在一些实施例中，隔离层110的材料包括氧化硅或者氮化硅。
参考图7至图25，制备方法包括：在基底10上形成间隔排布的电容接触窗14，每一电容接触窗14包括层叠的第一导电层141以及第二导电层142，第二导电层142位于第一导电层141的部分表面，第一导电层141的材料与第二导电层142的材料不同。
在一些实施例中，电容接触窗14的排布方式可以图3中呈现六方最密排布或者等间距间隔排布的四方排布。
在一些实施例中，第一导电层141的材料包括纯金属，第一导电层141的材料包括钨、钽、钛或者金。第一导电层141为纯金属时，第一导电层141具有较低的电阻率，从而提高第一导电层141自身的导电性能，进而可以改善第一导电层141的电学性能。
在一些实施例中，第二导电层142的材料包括金属氮化物。金属氮化物是由金属阳离子和氮阴离子组成的化合物。金属氮化物具有较高的导电性能，从而可以提高电容器的充放电效率，并延长其使用寿命。金属氮化物与第一导电层141之间以及金属氮化物与下电极板之间的界面强耦合可以为电子提供更多的活性位点，形成电子和离子的快速转移通道，从而有利于提高半导体结构的传输性能。
在一些实施例中，第二导电层142的材料包括氮化钛、氮化钽或者氮化镍。第二导电层142的材料可以用于
在一些实施例中，部分厚度的第二导电层142还位于第一导电层141内，以增加第一导电层141与第二导电层142之间的接触面积，进而提高第一导电层141与第二导电层142之间的接触性能。
以下将结合相关的附图对电容接触窗的制备方法详细描述。
参考图7 以及图8，在隔离层110的表面依次形成第一掩膜111、第二掩膜112以及第三掩膜113。
在一些实施例中，第一掩膜111、第二掩膜112以及第三掩膜113均用于作为掩膜层，以保证第一图案层的图案可以转印到隔离层内。
在一些实施例中，第一掩膜111、第二掩膜112以及第三掩膜113可以包括旋涂硬掩模（Spin On Hardmask，SOH）、旋涂碳（SOC）或者旋涂绝缘介质（Spin-On Dielectric，SOD）。
其中，第一掩膜111以及第三掩膜113具有较高的硬度以及较低的刻蚀速率，用作刻蚀停止层。
继续参考图8，在第三掩膜113的表面形成第一图案层114，第一图案层114可以包括光刻胶或者掩膜板。
在一些实施例中，参考图7，第一图案层114沿第一方向M间隔排布。
参考图9，在隔离层110的表面形成多个沿第一方向M间隔排布的第一掩膜层146。去除第一图案层114（参考图8）。
在一些实施例中，以第一图案层114（参考图8）为掩膜，刻蚀第二掩膜112（参考图8）以及第三掩膜113，剩余的第二掩膜112作为第一掩膜层146。
参考图10，形成第一介质层115，两个第一介质层115分别位于每一第一掩膜层146沿第一方向M（参考图7）的两个相对的侧面；去除第三掩膜113（参考图8）。
在一些实施例中，第一介质层115的材料包括氧化硅或者氮化硅。
在一些实施例中，在去除第三掩膜113的步骤中，由于第三掩膜113以及第一掩膜111作为刻蚀停止层，即去除第三掩膜113的刻蚀液可能对部分厚度的第一掩膜111产生刻蚀，从而使第一掩膜111具有沟槽。
参考图11，去除第一掩膜层146（参考图10）。
参考图12，以第一介质层115（参考图11）为掩膜刻蚀隔离层110，并在隔离层110内形成第一凹槽116；去除第一介质层115（参考图11）。
在一些实施例中，刻蚀隔离层110的过程中，还会继续刻蚀第二隔离结构103（参考图6），直至暴露出电容接触插塞107（参考图6）。
参考图13，沿第一方向M，形成间隔排布的第一膜层117，第一膜层117填充第一凹槽116。
在一些实施例中，第一膜层117还位于第二隔离结构103内，第一膜层与电容接触插塞107电接触。
参考图14，在隔离层110以及第一膜层117的表面形成第一牺牲层118、第四掩膜119、第五掩膜120以及第六掩膜121。
其中，图14中的第一牺牲层118、第四掩膜119、第五掩膜120以及第六掩膜121可以分别对应参考图8中的隔离层110、第一掩膜111、第二掩膜112以及第三掩膜113，在这里不再详细赘述。
参考图14，在第六掩膜121的表面形成第二图案层122，第二图案层122可以包括光刻胶或者掩膜板。
参考图15，形成多个沿第一方向M间隔排布的第三掩膜层147，去除第二图案层122（参考图14）。
在一些实施例中，以第二图案层122为掩膜，刻蚀第六掩膜121以及第五掩膜120，剩余的第五掩膜120作为第三掩膜层147。
参考图16，形成第二牺牲层123，第二牺牲层123位于相邻的第三掩膜层147之间。
在一些实施例中，在同一刻蚀工艺下，第三掩膜层147的刻蚀速率小于第二牺牲层123的刻蚀速率。
继续参考图16，形成第一填充层124，第一填充层124位于相邻的第二牺牲层123之间，其中，第一填充层124的材料的刻蚀速率与第三掩膜层147的刻蚀速率相近。
例如，第一填充层124的材料可以与第三掩膜层147的材料相同。
参考图17，以第二牺牲层123和第三掩膜层147为掩膜图形化第一牺牲层118（参考图16），剩余的第一牺牲层118作为第二掩膜层151。第二掩膜层151沿第一方向M（参考图7）间隔排布，第二掩膜层151覆盖隔离层110的表面以及第一膜层117的部分表面。
在一些实施例中，还刻蚀部分第一膜层117，并在第一膜层117内形成凹槽125。
参考图18以及图19，沿第一方向M，形成第二膜层126，第二膜层126位于第一膜层117的部分顶面。
在一些实施例中，第二膜层126位于凹槽125内，第二膜层126还位于相邻的第二掩膜层151（参考图17）之间；去除第二掩膜层151。
参考图20，形成第四介质层127，第四介质层127位于第二膜层126的侧面。
继续参考图20，形成第二介质层109, 第二介质层109位于第四介质层127之间。
需要说明的是，图20中第四介质层127以及第二介质层109的位置以及大小关系仅为示例说明。在一些情况下，第四介质层位于第一膜层上，第二介质层位于隔离层上。在一些情况下，第二介质层位于第一膜层以及隔离层上。在一些情况下，第四介质层位于第一膜层以及隔离层上。
参考图21，在第二膜层126的表面形成第三牺牲层129以及第七掩膜130。
在一些实施例中，第三牺牲层129可以参考隔离层110的表述，第七掩膜130可以参考第一掩膜111的表述。
继续参考图21，在第七掩膜130的表面形成第四掩膜层131以及第五掩膜层132，第四掩膜层131沿第二方向Y（参考18）依次排布。
参考图22，形成第四牺牲层133，第四牺牲层133位于相邻的第四掩膜层131之间。
在一些实施例中，在同一刻蚀工艺下，第四掩膜层131的刻蚀速率小于第四牺牲层133的刻蚀速率。
继续参考图22，形成第二填充层134，第二填充层134位于相邻的第四牺牲层133之间，其中，第二填充层134的材料的刻蚀速率与第四掩膜层131的刻蚀速率相近。
参考图23，以第二填充层134和第四掩膜层131为掩膜，图形化第四牺牲层133，并图形化第三牺牲层129以及第七掩膜130，以形成第二凹槽135。
参考图23以及图24，沿第二方向Y，沿第二凹槽135的内壁面向下刻蚀第一膜层117以及第二膜层126，剩余的第一膜层117作为第一导电层141，剩余的第二膜层126作为第二导电层142，第一导电层141与第二导电层142共同作为电容接触窗14；其中，第一方向M与第二方向Y相交。
在一些实施例中，沿垂直与第一方向M的第四方向N上，相邻的第一导电层之间断路，以使每个晶体管之间的下电极板之间互相绝缘。
在一些实施例中，第一方向M与第二方向Y之间的夹角可以为45°或者60°。为了示意第一方向与第二方向以及各个结构的位置关系，图3或图5中还示意出与第一方向M垂直的N方向，与第二方向垂直的X方向。
此外，常规形成电容接触窗14的过程，可能存在对第一膜层117进行刻蚀，进行形成第一导电层141。由于钨在刻蚀反应中具有副产物，且副产物会附着在第一导电层141与第一导电层141之间的隔离膜层上，副产物不宜去除，进而可能出现半导体结构短路的情况。本公开实施例限定第二导电层142的材料与第一导电层141的材料不同，以及在第二隔离结构103的表面形成隔离层110，在形成第一膜层的过程中，第一膜层是填充在相邻的隔离层之间，而无需对第一膜层产生刻蚀，在图形化第一膜层的过程中，产生的副产物形成在第三牺牲层129上，进而被去除。与常规的电容接触窗相比，第一导电层的占比减少，刻蚀的第一导电层所产生的副产物也对应减少，可以提高良率。
参考图25，形成第三介质层143；去除高于第二导电层142的第三介质层143以及第三牺牲层129（参考图24）。
参考图1至图3，形成下电极板144，下电极板144位于电容接触窗14上，下电极板144与未被第二导电层142覆盖的第一导电层141的顶面的至少部分以及第二导电层142的侧面和顶面的至少部分电接触；形成电介质层以及上电极板。
在一些实施例中，下电极板144的材料可以为钛、氮化钛、钌、钴、镍或者钨，电介质层的材料为氧化硅、氮化硅、高介电常数材料的任意一种或者多种，高介电常数材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。上电极板的材料为钛、氮化钛、钌、钴、镍、钨掺杂的多晶硅。相邻的晶体管共用上电极板，可以提高存储结构的面积，即提高存储面积，从而提高半导体结构的电荷容纳能力。
在一些实施例中，第二导电层142的材料与下电极板144的材料相同，则第二导电层142与下电极板144之间不存在界面阈值差异，第二导电层142与下电极板144之间的接触性能较好。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (13)
1.一种半导体结构，其特征在于，包括：
基底，所述基底上具有间隔排布的电容接触窗，每一所述电容接触窗包括层叠的第一导电层以及第二导电层，所述第二导电层位于所述第一导电层的部分表面，所述第一导电层的材料与所述第二导电层的材料不同；
下电极板，所述下电极板位于所述电容接触窗上，所述下电极板与未被所述第二导电层覆盖的所述第一导电层的顶面的至少部分电接触，所述下电极板与所述第二导电层的侧面和顶面的至少部分电接触；
所述电容接触窗还包括：第三导电层，所述第三导电层位于所述第一导电层的侧面，所述下电极板与所述第三导电层的顶面的至少部分电接触；所述第三导电层的材料与所述第一导电层的材料不同。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二导电层的侧面与所述第一导电层的顶面之间的夹角小于或等于90°。
3.根据权利要求1所述的半导体结构，其特征在于，沿所述第一导电层与所述第二导电层的排布方向，所述第二导电层的厚度与所述第一导电层的厚度的比值范围为0.5~1.5。
4.根据权利要求1所述的半导体结构，其特征在于，未被所述第二导电层覆盖的所述第一导电层的顶面面积与所述第一导电层的顶面总面积的比值范围为0.3~0.6。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一导电层的材料包括纯金属，所述第二导电层的材料包括金属氮化物。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一导电层的材料包括钨，所述第二导电层的材料包括氮化钛。
7.根据权利要求1所述的半导体结构，其特征在于，所述第二导电层的材料与所述下电极板的材料相同。
8.根据权利要求1所述的半导体结构，其特征在于，部分厚度的所述第二导电层还位于所述第一导电层内。
9.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
在所述基底上形成间隔排布的电容接触窗，每一所述电容接触窗包括层叠的第一导电层、第二导电层以及第三导电层，所述第二导电层位于所述第一导电层的部分表面，所述第一导电层的材料与所述第二导电层的材料不同；所述第三导电层位于所述第一导电层的侧面；所述第三导电层的材料与所述第一导电层的材料不同；
形成下电极板，所述下电极板位于所述电容接触窗上，所述下电极板与未被所述第二导电层覆盖的所述第一导电层的顶面的至少部分以及所述第二导电层的侧面和顶面的至少部分电接触，所述下电极板与所述第三导电层的顶面的至少部分电接触。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述基底上具有隔离层，所述隔离层内具有第一凹槽，形成电容接触窗的工艺步骤包括：
沿第一方向，形成间隔排布的第一膜层，所述第一膜层填充所述第一凹槽；
沿所述第一方向，形成第二膜层，所述第二膜层位于所述第一膜层的部分顶面；
沿第二方向，刻蚀所述第一膜层以及所述第二膜层，剩余的所述第一膜层作为第一导电层，剩余的所述第二膜层作为第二导电层，所述第一导电层与所述第二导电层共同作为电容接触窗；
其中，所述第一方向与所述第二方向相交，所述第一方向为平行于所述基底表面的方向，所述第二方向为平行于所述基底表面的方向。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述第一膜层之前还包括：
在所述隔离层的表面形成多个沿第一方向间隔排布的第一掩膜层；
形成第一介质层，所述第一介质层分别位于每一所述第一掩膜层的两个相对的侧面；
去除所述第一掩膜层；
以所述第一介质层为掩膜刻蚀所述隔离层，并在所述隔离层内形成第一凹槽。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，形成第一膜层之后、形成第二膜层之前还包括：形成多个沿所述第一方向间隔排布的第二掩膜层，所述第二掩膜层覆盖所述隔离层的表面以及所述第一膜层的部分表面；所述第二膜层形成于相邻的所述第二掩膜层之间。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，形成第二掩膜层的工艺步骤包括：
形成第一牺牲层，所述第一牺牲层位于所述隔离层的表面以及所述第一膜层的表面；
形成多个沿所述第一方向间隔排布的第三掩膜层；
形成第二牺牲层，所述第二牺牲层位于相邻的所述第三掩膜层之间；在同一刻蚀工艺下，所述第三掩膜层的刻蚀速率小于所述第二牺牲层的刻蚀速率；
以所述第二牺牲层和所述第三掩膜层为掩膜图形化所述第一牺牲层，剩余的所述第一牺牲层形成所述第二掩膜层。
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| CN107910328A (zh) * | 2017-12-12 | 2018-04-13 | 睿力集成电路有限公司 | 半导体器件中制造存储节点接触的方法及半导体器件 |
| CN111192876A (zh) * | 2018-11-15 | 2020-05-22 | 长鑫存储技术有限公司 | 具有电容器的存储器件及其形成方法 |
| CN112750754A (zh) * | 2019-10-29 | 2021-05-04 | 长鑫存储技术有限公司 | 半导体器件中接触孔的制作方法及半导体器件 |
| US11087808B1 (en) * | 2020-07-14 | 2021-08-10 | Winbond Electronics Corp. | Word-line structure, memory device and method of manufacturing the same |
| WO2022057341A1 (zh) * | 2020-09-18 | 2022-03-24 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN114420641A (zh) * | 2020-10-28 | 2022-04-29 | 长鑫存储技术有限公司 | 半导体结构的形成方法以及半导体结构 |
| CN115312464A (zh) * | 2021-05-08 | 2022-11-08 | 长鑫存储技术有限公司 | 存储器件、半导体结构及其形成方法 |
| CN115867127A (zh) * | 2023-03-03 | 2023-03-28 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116631987A (zh) * | 2023-05-16 | 2023-08-22 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| CN117222220A (zh) * | 2022-05-31 | 2023-12-12 | 长鑫存储技术有限公司 | 存储器、半导体结构及其形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077622A (ja) * | 1998-08-31 | 2000-03-14 | Texas Instr Inc <Ti> | 半導体記憶装置及びその製造方法 |
| KR100653713B1 (ko) * | 2005-02-21 | 2006-12-05 | 삼성전자주식회사 | 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들 |
| US10056468B2 (en) * | 2016-09-07 | 2018-08-21 | Globalfoundries Inc. | Source/drain parasitic capacitance reduction in FinFET-based semiconductor structure having tucked fins |
-
2024
- 2024-01-08 CN CN202410021631.5A patent/CN117529104B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| CN107910328A (zh) * | 2017-12-12 | 2018-04-13 | 睿力集成电路有限公司 | 半导体器件中制造存储节点接触的方法及半导体器件 |
| CN111192876A (zh) * | 2018-11-15 | 2020-05-22 | 长鑫存储技术有限公司 | 具有电容器的存储器件及其形成方法 |
| CN112750754A (zh) * | 2019-10-29 | 2021-05-04 | 长鑫存储技术有限公司 | 半导体器件中接触孔的制作方法及半导体器件 |
| US11087808B1 (en) * | 2020-07-14 | 2021-08-10 | Winbond Electronics Corp. | Word-line structure, memory device and method of manufacturing the same |
| WO2022057341A1 (zh) * | 2020-09-18 | 2022-03-24 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN114420641A (zh) * | 2020-10-28 | 2022-04-29 | 长鑫存储技术有限公司 | 半导体结构的形成方法以及半导体结构 |
| CN115312464A (zh) * | 2021-05-08 | 2022-11-08 | 长鑫存储技术有限公司 | 存储器件、半导体结构及其形成方法 |
| CN117222220A (zh) * | 2022-05-31 | 2023-12-12 | 长鑫存储技术有限公司 | 存储器、半导体结构及其形成方法 |
| CN115867127A (zh) * | 2023-03-03 | 2023-03-28 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116631987A (zh) * | 2023-05-16 | 2023-08-22 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
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| Publication number | Publication date |
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