KR20200142158A - 반도체 장치 - Google Patents

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KR20200142158A
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layer
channel layers
substrate
channel
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이지혜
양문승
김정택
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삼성전자주식회사
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Abstract

본 개시의 일 실시예는, 기판 상에서 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 배치된 복수의 채널층들과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극과, 상기 게이트 전극의 상기 제1 방향에 따른 양측에 각각 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역을 포함하며, 상기 게이트 전극에서 상기 복수의 채널층들 중 최상위 채널층 상에 위치한 부분은 상기 제1 방향으로 상기 소스/드레인 영역과 중첩된 부분을 가지며, 상기 게이트 전극의 중첩된 부분은 상기 기판의 상면을 향하여 경사진 측면을 갖는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명의 기술적 사상은 반도체 장치에 관한 것이다.
최근에는, 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 또한, 반도체 소자는 빠른 동작속도와 함께 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 활성 핀을 형성하고, 상기 활성 핀을 이용하여 게이트를 형성하는 3차원 구조의 채널을 갖는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 개시에서 해결하고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 3차원 구조의 채널을 갖는 반도체 장치를 제공하는데 있다.
본 개시의 일 실시예는, 기판 상에서 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 배치된 복수의 채널층들과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극과, 상기 게이트 전극의 상기 제1 방향에 따른 양측에 각각 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역을 포함하며, 상기 게이트 전극에서 상기 복수의 채널층들 중 최상위 채널층 상에 위치한 부분은 상기 제1 방향으로 상기 소스/드레인 영역과 중첩된 부분을 가지며, 상기 게이트 전극의 중첩된 부분은 상기 기판의 상면을 향하여 경사진 측면을 갖는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에서 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 배치된 복수의 채널층들과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과, 상기 게이트 전극의 적어도 일 측에 배치되며, 상기 복수의 채널층들에 연결된 소스/드레인 영역을 포함하며, 상기 제1 방향에 따른 단면에서, 상기 게이트 전극은 상기 복수의 채널층들 중 최상위 채널층의 상면에 접하는 부분의 폭이 상기 소스/드레인 영역의 상면과 동일한 레벨 부분의 폭보다 작은 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에서 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 배치된 복수의 채널층들과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극과, 상기 게이트 전극의 상기 제1 방향에 따른 양측에 각각 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역을 포함하며, 상기 게이트 전극은, 상기 복수의 채널층들 중 최상위 채널층 상에 위치하는 제1 및 제2 부분을 가지며, 상기 제2 부분은 상기 제1 방향으로 상기 소스/드레인 영역과 중첩된 부분으로 정의되며, 상기 제1 부분은 상기 제2 부분 상에 배치되고, 상기 게이트 전극의 제1 부분과 및 제2 부분 사이에 배치된 실리콘 캡층을 더 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예에 따르면, 채널층들의 채널 길이(channel lenght)의 차이를 감소시킴으로써 소스/드레인 영역의 에피택셜에 의한 스트레인 편차 및/또는 도펀트 확산 편차를 저감시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1의 반도체 장치의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 3은 도 2에 도시한 반도체 장치의 A 영역을 나타내는 확대도이다.
도 4는 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 6 내지 도 15는 도 1의 반도체 장치 제조방법의 주요 공정들을 설명하기 위한 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2는 도 1의 반도체 장치의 Ⅰ-Ⅰ' 선에 따른 단면도이고, 도 3은 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 기판(101) 상에 활성 영역인 돌출부(104) 및 돌출부(104)와 교차하도록 배치되는 복수의 게이트 전극들(130)을 포함할 수 있다.
돌출부(104)는 제1 방향(예, X 방향)으로 연장될 수 있다. 복수의 게이트 전극들(130)은 상기 제1 방향과 교차하는 제2 방향(예, Y 방향)으로 연장될 수 있다. 복수의 게이트 전극들(130)의 양측에는 임베디드(embedded) 소스/드레인 영역들(107)이 배치될 수 있다. 소스/드레인 영역들(107) 사이에는 상기 제1 방향으로 복수의 게이트 전극들(130)을 관통하는 복수의 채널층들(120)이 배치될 수 있다. 복수의 게이트 전극들(130)은 복수의 채널층들(120)을 각각 둘러싸도록 형성될수 있다.
도 2 및 도 4를 함께 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는, 기판(101), 분리 절연층(103), 소스/드레인 영역(107), 게이트 절연막(110), 게이트 전극(130), 게이트 스페이서(140), 게이트 캡층(150) 및 층간 절연층(165)을 포함할 수 있다.
기판(101)은 반도체 기판일 수 있다. 상기 반도체 기판은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 기판(101)은 실리콘 온 인슐레이터(SOI) 기판일 수 있다.
기판(101)은 제1 방향으로 연장되는 핀(fin)형상인 돌출부(104)를 포함할 수 있다. 분리 절연층(103)은 기판(101)의 돌출부(104)의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 분리 절연층(103)의 상면은 돌출부(104)의 상면보다 낮을 수 있다. 돌출부(104)의 상부는 분리 절연층(103)의 상면보다 돌출될 수 있다. 돌출부(104)는 "활성 영역"이라고도 할 수 있다.
돌출부(104) 상에 상기 제1 방향으로 연장되는 복수의 채널층들(120)이 기판(101)의 상면에 수직한 제3 방향(예, Z 방향)에서 서로 이격되어 배치될 수 있다. 본 실시예에서, 상기 채널층들(120)은 3개로 예시되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 상기 채널층들(120)은 반도체 패턴들로 이루어질 수 있다. 예를 들어, 상기 반도체 패턴들은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(130)의 양측에 위치한 돌출부(104) 영역에는 소스/드레인 영역들(107)이 배치될 수 있다. 소스/드레인 영역들(107)은 채널층들(120)에 각각 연결될 수 있다. 게이트 전극(130)은 상기 복수의 채널층들(120)을 둘러싸며 상기 제1 방향(예, X 방향)과 교차하는 제2 방향(예, Y 방향)으로 연장될 수 있다. 상기 게이트 전극(130)과 상기 복수의 채널층들(120) 사이의 게이트 절연막(110)이 배치된다.
구체적으로, 도 4에 도시된 바와 같이 상기 게이트 전극(130)은 상기 채널층들(120)을 둘러싸도록 형성되면서, 제2 방향에 따라 돌출부(104)의 상면과 분리 절연층(103)의 상면에도 배치될 수 있다. 또한, 상기 게이트 전극(130)의 상면 상에 게이트 캡층(150)을 배치되고, 상기 게이트 전극(130)의 측면들에는 게이트 스페이서들(140)이 배치될 수 있다. 상기 게이트 절연막(110)은 상기 채널층들(120)의 각각과 상기 게이트 전극(130) 사이에 개재될 수 있고, 상기 채널층들(120)의 각각의 외부 표면을 둘러쌀 수 있다.
채널층들(120) 사이에는 게이트 절연막(110) 및 게이트 전극(130)이 배치되어 채널층들(120)이 서로 분리될 수 있으며, 채널층들(120)은 게이트 절연막(110) 및 게이트 전극(130)에 둘러싸일 수 있다. 채널층들(120)은 두께보다 폭이 넓은 시트(sheet) 형상을 가질 수 있다. 본 실시예에서, 복수의 채널층들(120)의 모서리들은 각진 형상으로 도시되어 있으나, 이에 한정되지 않는다. 복수의 채널층들(120)의 모서리들은 곡률을 가질 수 있다. 다른 일부 실시예에서, 복수의 채널층들(120)은 원형의 단면 또는 타원형의 단면을 가지는 와이어(wire) 구조를 가질 수 있다
상기 게이트 절연막(110)은 상기 게이트 전극(130)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(130)과 상기 활성 영역인 돌출부(104) 사이 및 상기 게이트 전극(130)과 상기 분리 절연층(103) 사이에 각각 개재될 수 있다.
이와 같이, 상기 게이트 전극(130), 상기 채널층들(120) 및 상기 소스/드레인 영역(1SD)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 구성할 수 있다.
상기 게이트 전극(130)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 예를 들어, 상기 게이트 전극(130)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다. 상기 게이트 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 게이트 스페이서(140) 및 상기 게이트 캡층(150) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
도 2에 도시된 단면에서, 상기 게이트 전극(130)은 상기 복수의 채널층들(120)의 최상위 채널층(120T) 상에 위치한 부분(130A,130B)과, 복수의 채널층(120) 사이에 배치된 부분(130C)을 갖는다. 상기 최상위 채널층(120T) 상에 위치한 부분(130A,130B)은 상기 제1 방향으로 상기 소스/드레인 영역(107)과 중첩되는 부분(130B)을 갖는다.
도 3은 도 2의 A 부분을 나타내는 확대도이다. 도 3을 참조하면, 상기 소스/드레인 영역(107)의 상면은 상기 게이트 전극(130)이 최상위 채널층(120T)의 상면과 접하는 면의 레벨(LG)보다 높은 레벨(LSD)에 위치할 수 있다.
상기 게이트 전극(130)의 중첩된 부분(130B)은 상기 기판(101)의 상면을 향하여 경사진 측면(S)을 갖는다. 일부 실시예에서, 상기 경사진 측면(S)의 경사각(θ)은 상기 기판(101)의 상면을 기준으로 50°∼ 80°범위일 수 있다. 구체적으로, 상기 게이트 전극(130)은 상기 최상위 채널층(120T)의 상면에 접하는 표면의 폭(Wa)이 상기 소스/드레인 영역(107)의 상면과 동일한 레벨에서의 폭(Wb)보다 작은 단면 형상을 갖는다.
한편, 게이트 전극(130)의 제2 부분(130B)의 측면은 경사진 평면 또는 곡면을 가질 수 있다. 또한, 도 3에 도시된 바와 같이, 상기 게이트 전극(130) 중 상기 최상위 채널층(120T) 상에 위치한 제2 부분(130B)과 상기 소스/드레인 영역(107) 사이까지 상기 게이트 절연막(110)이 연장될 수 있다.
이와 같이, 본 실시예에 따른 게이트 전극(130)은 상기 제1 방향에 따른 단면에서 볼 때에 고유한 단면 형상을 갖는다. 그 결과, 상기 최상위 채널층(120T)의 채널 길이(또는 폭)와 인접한 다른 채널층(120)의 채널 길이(또는 폭)의 편차를 크게 감소시킬 수 있다. 도 2를 참조하면, 복수의 채널층들(120)은 대체적으로 유사한 길이를 갖는 것으로 도시되어 있으나, 실제로 일부 채널층들(120)은 위치에 따라 다른 길이를 가질 수 있다.
특히, 소스/드레인 영역(107)을 위한 리세스 형성(또는 확장)과정(도 11 참조)에서, 나노시트 구조체의 상부 영역에 언더 컷(C)이 형성되므로, 최상위층으로 채널층이 배치되는 경우에 그 최상위의 채널층은 인접한 채널층과 상대적으로 큰 폭을 가질 수 있다. 이와 같이, 채널 길이의 편차가 큰 경우에, 소스/드레인 영역(107)에 의한 스트레인(strain)의 편차와 소스/드레인 영역(107)의 도펀트 확산 정도의 편차가 더욱 크게 발생하므로, 소자 성능의 열화의 원인이 될 수 있다.
하지만, 본 실시예에 따르면, 최상위 채널층(120T)이 나노시트 구조체의 최상부에 위치하지 않고, 그 위치에 게이트 전극(130)의 제2 부분(130B)이 형성되므로, 채널 길이의 편차를 감소시키고, 채널층들(120)의 균일한 성능을 보장할 수 있다. 예를 들어, 상기 제1 방향에 따른 단면에서, 본 실시예에 따른 최상위 채널층(120T)의 폭은 인접한 다른 채널층(120)의 폭과 20% 이하의 편차를 가질 수 있으며, 채널 길이에 따른 성능 편차를 크게 감소시킬 수 있다.
다른 측면에서, 소스/드레인 영역(107)은 게이트 전극의 제2 부분(130B)과 접하는 측면이 경사진 측면을 가질 수 있다. 일부 실시예에서, 소스/드레인 영역들(107)의 측면도 게이트 전극(130)의 제2 부분(130B)의 측면과 유사하게 경사진 평면 또는 곡면을 가질 수도 있다.
소스/드레인 영역(107)은 서로 조성이 다른 제1 및 제2 에피택셜들(107a, 107b)을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 에피택셜들(107a,107b)은 게르마늄(Ge) 함량이 다른 SiGe을 포함하고, 제2 에피택셜(107b)의 Ge 함량은 제1 에피택셜(107a)의 Ge 함량보다 높을 수 있다. 다른 실시예에서, 3개 이상의 에피택셜 영역으로 구분하고, 점차 게르마늄의 함량이 증가하도록 증착할 수 있다.
소스/드레인 영역들(107)의 상면이 게이트 전극의 제2 부분보다 높은 레벨로 형성되는 것으로 예시되어 있으나, 이에 한정되지 않고 소스/드레인 영역들(107)이 모든 채널층들(120)에 각각 연결되도록 최상부의 채널층(120T)의 상면보다 높게 형성되면 만족한다. 소스/드레인 영역(107)의 상면이 볼록한 곡면을 갖도록 형성될 수 있으나, 이에 한정되지는 않는다.
게이트 전극(130)은 소스/드레인 영역들(107) 사이에 배치되고, 기판(101) 상에서 상기 제1 방향과 교차하는 제2 방향(예를 들어, Y축 방향)으로 연장될 수 있다. 게이트 전극(130)과 소스/드레인 영역들(107)은 게이트 절연막(110)에 의해 절연될 수 있다. 게이트 전극(130)은 채널층들(120)을 감싸도록 형성될 수 있다. 게이트 절연막(110)은 게이트 전극(130)과 채널층들(120) 사이 및 게이트 전극들(130)과 게이트 스페이서들(140) 사이에 배치될 수 있다. 게이트 전극(130)은 분리 절연층(103) 상에도 형성될 수 있다. 게이트 전극(130)과 분리 절연층(103) 사이에도 게이트 절연막(110)이 배치될 수 있다.
게이트 전극(130)의 양 측벽에는 게이트 전극(130)과 동일한 방향으로 연장되는 게이트 스페이서들(140)이 배치될 수 있다. 게이트 스페이서들(140)은 실리콘 산질화물(SiON), 실리콘 질화물(SiN), SiOC, SiOCN, SiBCN 또는 이들의 조합으로 형성될 수 있다. 게이트 전극(130) 상에는 게이트 전극을 보호하는 게이트 캡층(150)이 배치될 수 있다. 게이트 캡층(150)은 실리콘 질화물을 포함할 수 있다.
도 3을 참조하면, 게이트 절연막(110)은 복수의 층을 포함할 수 있으며, 일 실시예로, 게이트 절연막(110)은 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 제1 절연층(111) 및 제2 절연층(112)은 서로 다른 유전율을 가질 수 있으며, 제2 절연층(112)의 유전율이 제1 절연층(111)의 유전율보다 더 클 수 있다. 이 경우, 제2 절연층(112)이 제1 절연층(111)보다 게이트 전극(130)에 더 가깝게 배치될 수 있다. 즉, 제1 절연층(111)이 제2 절연층(112)보다 채널층(120)에 더 가깝게 배치될 수 있다. 한편, 상대적으로 더 높은 유전율을 갖는 제2 절연층(112)은 제1 절연층(111)보다 큰 두께를 가질 수 있다.
상대적으로 높은 유전율을 갖는 제2 절연층(112)은 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합 중 어느 하나일 수 있다.
채널층들(120) 사이에는 게이트 전극(130)에 포함되는 복수의 금속층들 모두가 배치될 수 있다. 게이트 절연막(110)에 인접하여 배리어 금속층(131)이 배치되고, 배리어 금속층(131) 상에 일함수 금속층(132)이 배치되고, 일함수 금속층(132) 상에 게이트 금속층(133)이 배치될 수 있다. 일부 실시예에서, 일부 층을 생략하거나 추가할 수 있다. 예를 들어, 채널층들(120) 사이의 공간이 게이트 절연막(110)과 함께, 배리어 금속층(131) 및 일함수 금속층(132)으로만 채워질 수 있다.
배리어 금속층(131)은 TiN, TaN, TaSiN, TiSiN 등의 금속 질화물을 포함할 수 있다. 일함수 금속층(132)은 반도체 장치(100)의 문턱 전압을 결정할 수 있다. 일부 실시예에서, 일함수 금속층(132)은 서로 적층된 복수의 금속층들을 포함할 수 있다. 예를 들어, 일함수 금속층(132)은 루테늄(Ru), 팔라듐(Pd), 플래티늄(Pt), 코발트(Co), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 게이트 금속층(133)은 텅스텐 등의 금속 물질로 형성될 수 있다.
층간 절연층(165)이 임베디드 소스/드레인 영역들(107)을 덮을 수 있다. 층간 절연층(165)의 상면은 게이트 캡층(150)의 상면과 공면을 형성할 수 있다. 상기 층간 절연막(165)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 게이트 캡층(150)은 상면은 상기 층간 절연층(165)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 스페이서들(140)은 상기 게이트 캡층(150)과 상기 층간 절연층(165) 사이에 개재될 수 있다.
상기 층간 절연층(165)을 관통하여, 상기 소스/드레인 영역들(107)과 각각 연결되는 콘택 플러그들(175)이 제공될 수 있다. 상기 콘택 플러그들(175)은 상기 소스/드레인 영역들(107)과 접촉할 수 있다. 상기 콘택 플러그들(175)의 표면에는 도전성 배리어(171)이 형성될 수 있다. 상기 콘택 플러그들(175)은, 상기 제1 방향에 따라 상기 복수의 채널층들(120) 중 최상위 채널층(120T)에 중첩되도록 상기 소스/드레인 영역(107)에 리세스될 수 있다. 예를 들어, 도전성 배리어(171)는 TiN, TaN 또는 WN 등과 같은 금속 질화물로 형성될 수 있다. 콘택 플러그(175)는 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 5을 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 채널층들(CH)의 양측에 내부 스페이서들(106)이 형성된 점을 제외하고 도 1 내지 도 4에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(100A)는 복수의 채널층들(120) 사이에서 상기 게이트 전극(130)의 상기 제1 방향(예, X 방향)을 따른 양측에 배치된 내부 스페이서들(106)을 더 포함할 수 있다. 상기 내부 스페이서들(106)은 상기 게이트 전극(130)과 상기 소스/드레인 영역(107) 사이에 배치될 수 있다. 예를 들어, 상기 내부 스페이서들(106)은 SiN, SiCN, SiON, SiBN, SiOCN, SiBCN 및 SiOC로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 내부 스페이서들(106)은 후술될 공정 중 소소/드레인 영역(107) 형성과정에서 리세스 형성 후(도 10의 공정) 그리고 에피택셜 성장 전(도 12의 공정)에 형성될 수 있다. 구체적으로, 리세스 형성 후 그리고 에피택셜 성장 전에 희생 패턴들(160)을 부분적으로 식각하고, 그 식각된 공간에 절연체를 증착함으로써 내부 스페이서들(106)을 형성할 수 있다. 이러한 공정에서 게이트 전극(130)에서 최상위 채널층(120T) 상에 위치한 부분의 양측도 리세스에 의해 노출되어 식각됨으로써 도 5에 도시된 바와 같이 내부 스페이서들(106T)이 형성될 수 있다. 이러한 내부 스페이서들(106T)은 경사면을 따라 형성되므로, 다른 채널층들(120)의 내부 스페이서들(106)과 다른 형상을 가질 수 있다.
도 6 내지 도 15는 도 1의 반도체 장치 제조방법의 주요 공정들을 설명하기 위한 단면도들이다. 구체적으로, 도 6, 8 및 10 내지 15는 도 1의 I-I' 절단선을 따라 절단된 단면도들이고, 도 7 및 9는 도 1의 Ⅱ-Ⅱ' 절단선을 따라 절단된 단면도들이다.
도 6을 참조하면, 기판(101) 상에 복수의 희생층들(160')과 복수의 반도체층들(120')이 교대로 적층될 수 있다.
최상부에 희생층(160)이 위치하도록 기판(101) 상에 복수의 희생층들(160')과 복수의 반도체층들(120')을 교대로 배치된 적층 구조체를 형성할 수 있다. 본 실시예에 채용된 적층 구조체는 4개의 희생층들(160')과 3개의 반도체층들(120')을 포함하는 것으로 도시되어 있으나, 이에 한정되지 않는다. 복수의 반도체층들(120')은 반도체 물질을 포함할 수 있고, 복수의 희생층들(160')은 복수의 반도체층(120')과 식각 선택성을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 복수의 반도체층들(120')은 실리콘(Si)을 포함할 수 있고, 복수의 희생층들(160')은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 복수의 희생층들(160')은 게르마늄 함량이 30% 이상인 실리콘-게르마늄일 수 있다.
복수의 반도체층들(120')과 복수의 희생층들(160')의 두께는 실시예에 따라 다양하게 변형될 수 있다. 복수의 반도체층(120')의 두께 및 복수의 희생층들(160')의 두께는 각각 수 ㎚ 내지 수십 ㎚ 일 수 있다. 예를 들어, 복수의 희생층들(160')의 두께는 복수의 반도체층들(120')의 두께보다 클 수 있다.
이어, 도 7을 참조하면, 기판(101) 상의 복수의 반도체층들(120')과 복수의 희생층들(160')의 일부를 선택적으로 제거하여 핀 구조체(FS)를 형성할 수 있다. 핀 구조체(FS)는 기판(101) 상에서 제1 방향(예, X 방향)으로 연장될 수 있다.
복수의 반도체층들(120') 및 복수의 희생층들(160')의 적층 구조체에 마스크 패턴을 이용한 이방성 식각 공정을 적용함으로써, 핀 구조체(FS)가 형성될 수 있다. 핀 구조체(FS)를 형성하는 공정에서, 기판(101)의 일부가 제거되어, 기판(101)에 돌출부(104)가 형성될 수 있다. 기판(101)의 상기 돌출부(104)는 복수의 반도체층들(120') 및 복수의 희생층들(160')과 함께 핀 구조체(FS)를 구성할 수 있다. 기판(101)의 일부가 제거된 영역에는 분리 절연층(103)이 형성될 수 있다. 분리 절연층(103)은 상기 돌출부(104)의 측면을 일부 덮을 수 있다. 분리 절연층(103)의 상면은 기판(101) 상의 돌출부(104)의 상면보다 낮게 형성될 수 있다. 즉, 기판(101) 상의 돌출부(104)는 분리 절연층(103) 위로 돌출될 수 있다. 핀 구조체(FS) 및 분리 절연층(103)이 형성된 후에, 상기 마스크 패턴은 제거될 수 있다.
다음으로, 도 8 및 도 9를 참조하면, 핀 구조체(FS)와 교차하는 더미 게이트 패턴(DG)가 형성될 수 있다.
더미 게이트 패턴(DG) 상에 캡층(135)이 더 형성될 수 있다. 더미 게이트 패턴(DG)의 양 측벽들에 게이트 스페이서들(140) 및 희생 스페이서들(142)이 형성될 수 있다. 더미 게이트 패턴(DG)과 핀 구조체(FS) 사이에 식각 정지층(128)이 배치될 수 있다.
더미 게이트 패턴(DG)은 제2 방향(예, Y 방향)으로 연장될 수 있다. 식각 정지층(128), 게이트 스페이서들(140) 및 희생 스페이서들(142)은 더미 게이트 패턴(DG)와 동일한 방향으로 연장될 수 있다. 더미 게이트 패턴(DG) 및 식각 저지층(128)은 분리 절연층(103) 상으로 돌출된 핀 구조체(FS)를 덮을 수 있다.
더미 게이트 패턴(DG)는 폴리 실리콘 등의 반도체 물질로 형성될 수 있다. 게이트 스페이서들(140)은 실리콘 산질화물(SiON), 실리콘 질화물(SiN), SiOC, SiOCN, SiBCN 또는 이들의 조합으로 형성될 수 있다. 식각 저지층(128)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 선택된 적어도 하나의 층으로 형성될 수 있으며 .
이어, 도 10을 참조하면, 더미 게이트들(130A)의 양측에 위치한 핀 구조체(FS)의 일부 영역에 제1 리세스들(R1)을 형성할 수 있다.
본 공정은 캡핑층(135), 더미 게이트 패턴(DG) 및 게이트 스페이서들(140)을 식각 마스크로 이용하는 이방성 건식 식각 공정을 적용함으로써 수행될 수 있다. 핀 구조체(FS)의 노출된 일부 영역은 선택적으로 제거되어 제1 리세스들(R1)이 형성될 수 있다. 상기 이방성 건식 식각 공정에 의해 더미 게이트 패턴(DG)의 아래에 복수의 채널층들(120)이 형성될 수 있다. 더불어, 복수의 채널층들(120) 사이에는 복수의 희생패턴들(160)이 형성될 수 있다. 상기 제1 리세스들(R1)에 의해 기판(101)의 상면의 일부가 노출될 수 있다. 상기 이방성 건식 식각 공정에 의해 기판(101)의 상면의 일부가 식각될 수 있다.
다음으로, 도 11을 참조하면, 등방성 건식 식각 공정을 이용하여 상기 제1 리세스들(R1)을 확장시킬 수 있다.
더미 게이트 패턴(DG)의 양측에 위치한 제1 리세스들(R1)은 등방성 식각 공정에 의해 게이트 스페이서(140) 및 희생 스페이서(142)의 아래로 확장되어 제2 리세스들(R2)이 형성될 수 있다. 또한, 상기 제2 리세스들(R2)은 노출된 기판(101)의 상면도 추가적으로 식각되어 얻어질 수 있다.
본 공정에서, 핀 구조체(AF)의 상부 영역(C), 즉 최상위 희생패턴(160T)은 경사진 측면들을 가질 수 있다. 반면에, 복수의 채널층들(120) 중 최상위 채널층(120T)은 경사진 상부 영역(C)에 위치하지 않으므로, 경사진 측면을 갖거나 인접한 다른 채널층(120)의 길이과 비교적 유사한 길이를 갖도록 형성될 수 있다.
이어, 도 12를 참조하면, 확장된 제2 리세스들(R2) 내에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 기판(101)의 상면으로부터 소스/드레인 영역들(107)을 형성할 수 있다.
전세정(precleaning) 공정에 의해 희생 스페이서들(142)이 제거될 수 있다. 임베디드 소스/드레인 영역들(107)을 형성하기 전에, 상기 제2 리세스들(R2) 내에 선택적 에피택셜 성장을 통해서 소스/드레인 영역들(107)을 형성할 수 있다. 소스 드레인 영역들(107)은 서로 다른 조성을 갖는 복수의 에피택셜 영역을 포함할 수 있다. 예를 들어, 소스 드레인 영역들(107)은 상기 제1 및 제2 에피택셜들(107a,107b)은 Ge 함량이 다른 SiGe을 포함하고, 제2 에피택셜(107b)의 Ge 함량은 제1 에피택셜(107a)의 Ge 함량보다 높을 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역(107)은 상기 채널층들(CH)에 인장성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 채널층들(CH)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 영역(SD)은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 다른 실시예들에서, 상기 소스/드레인 영역(SD)은 상기 채널층들(CH)에 압축성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 채널층들(CH)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 영역(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 소스/드레인 영역(SD)은 도펀트를 더 포함할 수 있다. 상기 도펀트는 상기 소스/드레인 영역(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터(TR)가 N-MOSFET인 경우, 상기 도펀트의 일 예로, 인(P)일 수 있다. 상기 트랜지스터(TR)가 P-MOSFET인 경우, 상기 도펀트의 일 예로, 보론(B)일 수 있다. 특정 도전형 도펀트로 도프될 수 있다. 예를 들어, p형 도펀트로 도프될 경우에, 상기 p형 도펀트는 선택적 에피택셜 성장 공정 중에 인시츄로 주입되거나 후속의 이온 주입 공정에 의해 주입될 수 있다.
다음으로, 도 13을 참조하면, 더미 게이트 패턴(DG) 및 식각 저지층(128)을 제거하여 제1 개구부(OPa)를 형성할 수 있다.
제1 개구부(OPa)를 형성하기 전에, 더미 게이트 패턴(DG)를 덮는 층간 절연층(165)을 형성할 수 있다. 층간 절연층(170)은 소스/드레인 영역들(107)을 덮도록 게이트 스페이서(140)의 외측에 형성될 수 있다. 층간 절연층(165)은 절연 물질을 도포하는 공정 및 평탄화 공정에 의해 형성될 수 있다. 상기 평탄화 공정에 의해 캡핑층(135)이 제거되고, 더미 게이트 패턴(DG)가 노출될 수 있다. 더미 게이트 패턴(DG) 및 식각 저지층(128)이 순차적으로 제거될 수 있다.
이어, 도 14를 참조하면, 복수의 희생패턴들(160)을 선택적으로 제거하여 제2 및 제3 개구부(OPb,OPc)를 형성할 수 있다.
제2 개구부(OPb)는 최상위 희생패턴(160T)이 제거된 영역이며, 제3 개구부(OPc)는 복수의 채널층들(120) 사이에 위치한 희생 패턴들(160)이 제거된 영역이다. 제2 개구부(OPb)는 경사진 상부 영역에 해당되므로, 경사진 측면을 가지면서 제3 개구부(OPc)의 폭보다 큰 폭을 갖는다. 제2 및 제3 개구부(OPb,OPc)는 제1 개구부(OPa)와 연결되어 하나의 개구부(OP)를 구성할 수 있다.
예를 들어, 복수의 채널층들(120)은 Si을 포함할 수 있으며, 복수의 희생패턴들(160)은 SiGe을 포함할 수 있다. 복수의 희생패턴들(160)을 선택적으로 제거하기 위하여 Si에 비해 SiGe의 식각률이 큰 식각액을 사용할 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액 또는 이들의 조합을 이용할 수 있다.
다음으로, 도 15를 참조하면, 개구부(OP)에 게이트 절연막(110)과 게이트 전극(130)을 형성한다.
상기 개구부(OP)는, 앞서 설명한 바와 같이, 게이트 스페이서들(140) 사이에 위치한 제1 개구부(OPa)와, 상기 제1 개구부(OPa) 아래에서 최상위 채널층(120T) 상에 위치한 제2 개구부(OPb)와, 복수의 채널층들 사이에 위치한 제3 개구부(OPc)를 포함한다.
본 공정에서, 게이트 절연막(110)은 개구부(OP)의 노출된 표면들에 컨포멀하게 형성될 수 있다. 채널층들(120) 각각을 둘러싸도록 게이트 절연막(110)이 형성될 수 있다. 또한, 제1 개구부(OPa)에 노출된 게이트 스페이서(140)의 양 측벽 및 제2 개구부(OPb)에 노출된 소스/드레인 영역(107)의 일부 표면과 최상위 채널층(120T) 상면에도 컨포멀하게 형성될 수 있다. 상기 소스/드레인 영역(107)의 노출된 표면은 경사진 표면을 갖는다. 이어, 게이트 절연막(110) 상에 게이트 전극(130)을 제2 방향(y)으로 연장되도록 형성된다. 구체적으로, 상기 게이트 전극(130)은 제1 및 제2 개구부(OPa,OPb)와, 상기 복수의 채널층들(120) 사이의 제3 개구부(OPc)에 채워지도록 형성될 수 있다.
게이트 절연막(110)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(110)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(130)은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(130)은 TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 게이트 전극(130)은 단일층으로 도시되었지만, 이에 한정되는 것은 아니다. 예를 들어, 게이트 전극(130)은 앞서 설명한 바와 같이, 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 도전층을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 게이트 전극(130)의 상부 영역(130A,130B)에 실리콘 캡층(125)이 개재된 점만을 제외하고 도 1 내지 도 4에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 게이트 전극(130')은, 앞선 실시예와 유사하게 상기 복수의 채널층들(120) 중 최상위 채널층(120T) 상에 위치하는 제1 및 제2 부분(130A,130B)을 가지며, 상기 제2 부분(130B)은 상기 제1 방향으로 상기 소스/드레인 영역(107)과 중첩된 부분으로 정의되며, 상기 제1 부분(130A)은 상기 제2 부분(130B) 상에 배치될 수 있다.
본 실시예에 따른 반도체 장치(100B)는, 상기 게이트 전극(130)의 제1 부분(130A)과 및 제2 부분(130B) 사이에 배치된 반도체 캡층(125)을 더 포함할 수 있다. 반도체 캡층(125)은 도 6의 공정에서 희생층(160') 상에 반도체층(120')과 유사한 반도체 캡층(125)을 보호층으로서 형성함으로써 얻어질 수 있다.
예를 들어, 반도체 캡층(125)은 반도체층(120')과 동일한 실리콘을 포함할 수 있으나, 최종 구조에서는 채널층으로 작용하지 않으면서 희생층을 보호하는 보호층으로 작용하도록 상대적으로 얇은 두께로 형성될 수 있다. 반도체 캡층(125)의 두께(t1)은 반도체층(120)의 두께(t2)보다 얇게 형성될 수 있다. 예를 들어, 반도체 캡층(125)의 두께(t1)은 반도체층(120)의 두께(t2)의 50% 이하로 형성될 수 있다.
도 16에 도시된 바와 같이, 제1 방향에 따른 단면에서, 상기 게이트 전극(130)의 제2 부분(130b)은 상기 기판(101)의 상면을 향하여 경사진 측면을 갖는다. 또한, 게이트 절연막(110)은 상기 게이트 전극(130)과 상기 채널층들(120) 사이는 물론, 상기 게이트 전극(130)과 상기 반도체 캡층(125) 사이에도 배치될 수 있다.
상기 소스/드레인 영역(107)의 상면은 상기 게이트 전극(130)의 제2 부분(130b)의 상면 또는 그보다 낮은 레벨을 갖도록 형성될 수 있다. 따라서, 상기 반도체 캡층(125)은 상기 소스/드레인 영역(107)에 연결되지 않고, 그 결과 채널층으로 작용하지 않을 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101: 기판
103: 분리 절연층
104: 돌출부
107: 소스/드레인 영역
110: 게이트 절연막
120: 채널층
130: 게이트 전극
140: 게이트 스페이서
160: 희생 패턴
165: 층간 절연층
DG: 더미 게이트 패턴

Claims (10)

  1. 기판;
    상기 기판 상에서 제1 방향으로 연장된 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 배치된 복수의 채널층들;
    상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 및
    상기 게이트 전극의 상기 제1 방향에 따른 양측에 각각 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역;을 포함하며,
    상기 게이트 전극에서 상기 복수의 채널층들 중 최상위 채널층 상에 위치한 부분은 상기 제1 방향으로 상기 소스/드레인 영역과 중첩된 부분을 가지며, 상기 게이트 전극의 중첩된 부분은 상기 기판의 상면을 향하여 경사진 측면을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 방향에 따른 단면에서, 상기 최상위 채널층의 폭은 인접한 다른 채널층의 폭과 20% 이하의 편차를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 경사진 측면의 경사각은 상기 기판의 상면을 기준으로 50°∼ 80°범위인 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 채널층들 사이에서 상기 게이트 전극의 상기 제1 방향을 따른 양측에 배치된 내부 스페이서들을 더 포함하는 반도체 장치.
  5. 기판;
    상기 기판 상에서 제1 방향으로 연장된 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 배치된 복수의 채널층들;
    상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극의 적어도 일 측에 배치되며, 상기 복수의 채널층들에 연결된 소스/드레인 영역;을 포함하며,
    상기 제1 방향에 따른 단면에서, 상기 게이트 전극은 상기 복수의 채널층들 중 최상위 채널층의 상면에 접하는 부분의 폭이 상기 소스/드레인 영역의 상면과 동일한 레벨에서의 폭보다 작은 반도체 장치.
  6. 제5항에 있어서,
    상기 소스/드레인 영역의 상면은 상기 게이트 전극의 상기 최상위 채널층의 상면에 접하는 면의 레벨보다 높은 레벨에 위치하는 반도체 장치.
  7. 제5항에 있어서,
    상기 게이트 전극 중 상기 최상위 채널층 상에 위치한 부분은 상기 제1 방향으로 상기 소스/드레인 영역과 중첩된 영역을 가지며,
    상기 게이트 전극의 상기 중첩된 영역은 상기 기판의 상면을 향하여 경사진 측면을 갖는 반도체 장치.
  8. 기판;
    상기 기판 상에서 제1 방향으로 연장된 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 배치된 복수의 채널층들;
    상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 및
    상기 게이트 전극의 상기 제1 방향에 따른 양측에 각각 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역;을 포함하며,
    상기 게이트 전극은, 상기 복수의 채널층들 중 최상위 채널층 상에 위치하는 제1 및 제2 부분을 가지며, 상기 제2 부분은 상기 제1 방향으로 상기 소스/드레인 영역과 중첩된 부분으로 정의되며, 상기 제1 부분은 상기 제2 부분 상에 배치되고,
    상기 게이트 전극의 제1 부분과 및 제2 부분 사이에 배치된 실리콘 캡층을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 방향에 따른 단면에서, 상기 게이트 전극의 제2 부분은 상기 기판의 상면을 향하여 경사진 측면을 갖는 반도체 장치.
  10. 제9항에 있어서,
    상기 게이트 전극과 상기 채널층 사이와, 상기 게이트 전극과 상기 실리콘 캡층 사이에 배치된 게이트 절연막을 더 포함하는 반도체 장치.
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