KR101211130B1 - Ｓｒａｍ을 위한 집적 반도체 구조 및 그의 제조 방법들 - Google Patents

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Abstract

금속 게이트 트렌지스터를 구비하는 SRAM 디바이스가 제공된다. 이 SRAM 디바이스는 기판위에 PMOS 구조 및 NMOS 구조를 포함한다. PMOS 구조 및 NMOS 구조 각각은 p-형 일함수 금속층 및 n-형 일함수 금속층을 포함한다. p-형 일함수 금속층은 및 n-형 일함수 금속층은 PMOS 구조 및 NMOS 구조의 결합된 일함수를 형성한다.

Description

ＳＲＡＭ을 위한 집적 반도체 구조 및 그의 제조 방법들{INTEGRATED SEMI SEMICONDUCTOR STRUCTURE FOR SRAM AND FABRICATION METHODS THEREOF}
본 발명은 다음의 공통-양도된, 발명의 명칭이 "금속 게이트 트랜지스터, 집적 회로들, 시스템들 및, 그의 제조 방법들(METAL GATE TRANSISTOR, INTEGRATED CIRCUITS, SYSTEMS, AND FABRICATION METHODS THEREOF")"인 미국 특허 출원번호 61/186,628와 관련되며, 이의 모든 개시내용은 본 명세서에 참조로서 포함된다.
본 발명은 일반적으로 반도체 디바이스 분야에 관한 것으로, 보다 구체적으로는 금속 게이트 트랜지스터들(metal gate transistors), 집적 회로들(integrated circuits), 시스템들 및, 그의 제조 방법들에 관한 것이다.
반도체 집적 회로(Integrated Circuit : IC) 산업은 빠른 성장을 경험해왔다다. IC 물질 및 설계에서의 기술적 발전들은 IC 세대들을 창출해 왔는 바, 각각의 세대는 이전 세대보다 더 작고 보다 복잡한 회로들을 구비한다. 그렇지만, 이러한 진보는 IC의 공정(processing) 및 제조의 복잡성을 증가시켰으며, 이러한 진보가 실현되기 위해서는 IC 공정과 제조 과정에서의 유사한 발전들이 필요하다.
IC의 진화 과정에서, 기능 밀도(functional density) (즉, 칩 영역마다의 다수의 상호 연결된 디바이스들)는 일반적으로 증대되어온 반면에, 기하학 크기(geometry size) (즉, 제조 공정을 사용해서 생성될 수 있는 가장 작은 컴포넌트(또는, 배선(line))는 축소되어왔다. 이러한 스케일링 다운 공정(scaling down process)은 일반적으로 생산 효율을 증가시키고 관련 비용들을 감소시키는 이점들을 제공한다. 그러한 스케일링-다운은 또한 상대적으로 높은 전력 소모 값(power dissipation value)을 초래하는 바, 이러한 높은 전력 소모는 상보형 금속-산화물-반도체(complementary metal oxide semiconductor : CMOS) 디바이스들과 같은 저전력 소모 디바이스들을 사용함으로써 대처될 수 있다.
스케일링 경향에서, CMOS 디바이스용 게이트 전극(gate electrode) 및 게이트 유전체(gate dielectric)를 위해 다양한 물질들이 사용되어왔다. CMOS 디바이스들은 일반적으로 게이트 산화물(gate oxide) 및 폴리실리콘 게이트 전극(polysilicon gate electrode)을 사용하여 형성되어왔다. 피처 사이즈들(feature sizes)이 계속해서 감소함에 따라 디바이스 성능을 개선하기 위해서, 상기 게이트 산화물 및 폴리실리콘 게이트 전극을 하이-k(high-k) 게이트 유전체 및 금속 게이트 전극(metal gate electrode)으로 대체하는 것이 요망되어 왔다.
통상적으로, 금속 게이트 전극을 형성하기 위한 기술들은 게이트-우선 공정들(gate-first processes)과 게이트-래스트 공정들(gate-last processes)로 분류될 수 있다. 게이트-우선 공정의 경우, 금속 게이트 전극은 트랜지스터들의 소스/드레인(source/drain) 영역들의 형성 전에 형성된다. 게이트-래스트 공정은 기판 내에 상기 소스/드레인 영역들을 그리고 층간 유전체(interlayer dielectric : ILD) 내에 더미 게이트(dummy gate)를 형성한다. 상기 더미 게이트는 제거되고, 개구(opening)가 상기 ILD 내에 형성된다. 그후, 상기 개구 내에 금속 게이트 전극이채워진다. 게이트-우선 및 게이트-래스트 공정들은 로직 디바이스(logic device) 및/또는 정적 램(static random access memory : SRAM) 디바이스에서 금속 게이트 CMOS를 형성하기 위해서 사용될 수 있다.
로직 디바이스는 금속 게이트 PMOS 트랜지스터 및 금속 게이트 NMOS 트랜지스터를 포함하는 금속 게이트 CMOS 트랜지스터일 수 있다. 로직 디바이스에서 상기 금속 게이트 PMOS 트랜지스터는 p-형 일함수 물질(p-type work function material) 상에 배치되는 n-형 일함수 물질(n-type work function material)을 포함한다. 로직 디바이스에서 상기 금속 게이트 NMOS 트랜지스터는 전에 형성된 p-형 일함수 물질을 제거함으로써 단일 n-형 일함수 물질을 포함한다. SRAM 디바이스는, 상기 금속 게이트 PMOS 및 NMOS 트랜지스터들에 대한 동일한 설계를 따르며, 그 내부의 서로 다른 일함수 물질들 때문에 서로 다른 일함수들을 갖는 금속 게이트 PMOS와 NMOS 트랜지스터들을 포함한다. 도전성 물질(conductive material)이 전기적 전송(electrical transmission)을 위해 상기 CMOS 트랜지스터 상에 형성될 수 있다.
전술한 바와 같이, 게이트-래스트 공정은 상기 금속 게이트 전극들을 수용하기 위한 리세스들(recesses)을 형성하기 위해 상기 더미 게이트들을 제거한다. 상기 p-형 일함수 물질은 금속 게이트 PMOS와 NMOS 트랜지스터들의 리세스들 내에 형성된다. 그 후에, n-형 일함수 물질을 증착하기 전에, 상기 금속 게이트 NMOS 트랜지스터에서 p-형 일함수 물질 부분이 패터닝(patterning) 및 에칭(etching) 공정들에 의해 제거된다. SRAM 디바이스는 로직 디바이스에서 보다 더 엄격한 공정 제약(process contrain)을 갖는 것으로 밝혀졌다. 따라서, NMOS 트랜지스터에서 p-형 일함수 물질의 제거 단계는 공정 복잡성 및/또는 불확실성을 증가시킨다. 제조 기술이 축소되면, 예를 들어 약 22nm 이하로 축소되면, NMOS 트랜지스터에서 p-형 일함수 물질을 제거하는 단계에 대한 양호한 공정 제어를 보장하기가 어려운 것으로 밝혀졌다.
추가로, 금속 게이트 PMOS 및 NMOS 트랜지스터들에 서로 다른 일함수 물질들을 갖는 SRAM 디바이스들에 웰 및/또는 할로 영역들(well and/or halo regions)의 형성하기 위해서는 높은 주입량(high implantation dosages)이 필요로 된다. 더욱 높은 주입량은 심한 채널링 효과(heavy channeling effect)를 유발할 수 있다. 게다가, 더욱 높은 주입량은 디바이스 내에서 도펀트 분포(dopant distribution)의 불균일을 증가시킬 수 있고 디바이스의 임계 전압(Vt)의 변동(fluctuation)을 증가시킨다.
본 발명은 첨부도면을 참조로할 때 하기의 상세한 기재로부터 가장 잘 이해될 것이다. 산업상의 표준 관행에 따라, 다양한 피쳐들이 일정한 비율로 스케일 되지 않고 단지 예시의 목적들을 위해서 사용된다. 실제로, 다양한 피쳐들의 치수는 논의의 명료성을 위해서 임의적으로 증가 또는 감소될 수 있다.
도 1은 P-형 트랜지스터(P-type transistor)와 N-형 트랜지스터(N-type transistor)를 포함하는 예시적인 집적 회로를 도시하는 개략적인 단면도이다.
도 2a 내지 도 2h는 CMOS 트랜지스터를 포함하는 집적 회로를 형성하기 위한 예시적인 게이트-래스트 공정(gate-last process) 흐름을 도시하는 단면도들이다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 다양한 실시예들 또는 예들을 제공하는 것임을 이해해야 할 것이다. 본 발명을 단순화 하기위해, 구성 요소들 및 배열들에 대한 구체적인 예들이 하기에서 기재된다. 물론, 이들은 단순한 예들일 뿐이며 제한적인 것으로 의도된 것이 아니다. 게다가, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 것이다. 이러한 반복은 단순성(간편성) 및 명확성을 위한 것이며, 이 자체가 개시된 다양한 실시예들 및/또는 구성들 간의 관계를 좌우하는 것은 아니다. 또한, 본 발명에서 임의의 피쳐를, 또 다른 피쳐의 위에, 연결 및/또는 결합되게 형성하는 것은, 상기 피쳐들이 직접 접촉하도록 형성되는 실시예들을 포함하고 또한, 상기 피처들이 직접적으로 접촉하지 않게끔 추가적인 피처들이 상기 피처들 사이에 개입되어 형성된 실시예들을 포함한다. 또한, 공간적으로 상대적인 표현들, 예를 들어, "하(lower)", "상(upper)", "수평(horizontal)", "수직(vertical)", "위(above)", "아래(below)", "위로(up)", "아래로(down)", "상부(top)", "하부(bottom)" 등 및 그의 파생어들(derivatives) (예를 들어, "수평으로(horizontally)", "(하향으로(downwardly)", "상향으로(upwardly)" 등)은 임의 피처의 다른 피처와의 관계에 대한 설명의 용이를 위해 사용된다. 상기 공간적으로 상대적인 표현들은 상기 피처들을 포함하는 상기 디바이스의 여러가지 방위들(orientations)을 포괄하도록 의도된 것이다.
도 1은 로직 디바이스(100)와 SRAM 디바이스(110)를 포함하는 예시적인 집적 회로를 나타내는 단면도이다. 상기 로직 디바이스(100)는 기판(101) 상에 N-형 트랜지스터(NMOS)(100a)와 P-형 트랜지스터(PMOS)(100b)를 포함하고, 상기 SRAM 디바이스(110)는 기판(101) 상에 N-형 트랜지스터(NMOS)(110a)와 P-형 트랜지스터(PMOS)(110b)를 포함한다.
상기 기판(101)은 결정(crystal), 다결정(polycrystalline) 또는 비정질(amorphous) 구조인 실리콘 또는 게르마늄을 포함하는 엘리멘터리 반도체(elementary semiconductor); 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비소(indium arsenide) 및 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체(compound semiconductor); SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및 GaInAsP를 포함하는 합금 반도체(alloy semiconductor); 임의의 다른 적당한 물질; 또는 그의 조합들(combinations thereof)을 포함할 수 있다. 일 실시예에서, 상기 합금 반도체 기판은 Si와 Ge 조성이 그레디언트(gradient) SiGe 특징의 임의 위치에서의 임의의 비율에서 다른 위치에서의 다른 비율로 변하는 그레디언트 SiGe 특징을 가질 수 있다. 다른 실시예에서, 상기 합금 SiGe는 실리콘 기판 상에 형성된다. 또 다른 실시예에서, SiGe 기판이 변형된다. 또한, 상기 반도체 기판은 SOI(silicon on insulator) 또는 박막 트랜지스터(thin film transistor : TFT)와 같은 반도체 온 절연체(semiconductor on insulator)일 수 있다. 일부 예제들에서, 상기 반도체 기판은 도프 에피층(doped epi layer) 또는 매립층(buried layer)을 포함할 수 있다. 다른 예제들에서, 상기 화합물 반도체 기판은 다층 구조(multilayer structure)를 가질 수 있거나, 상기 기판은 다층 화합물 반도체 구조(multilayer compound semiconductor structure)를 포함할 수 있다.
도 1을 참조하면, 상기 로직 디바이스(100)와 상기 SRAM 디바이스(110) 각각은 상기 기판(101) 내에 형성되는 P-웰 영역(102)과 N-웰 영역(103)을 포함한다. 상기 P-웰 영역들(102)과 N-웰 영역들(103)은 NMOS(100a/110a)와 PMOS(100b/110b)의 채널 영역들을 제공하기 위해서 구성될 수 있다. 상기 로직 디바이스(100)와 상기 SRAM 디바이스(110)에서의 상기 P-웰 영역들(102)과 상기 N-웰 영역들(103)은 5.7×1013 atoms/cm2 보다 작은 도펀트 농도를 가질 수 있다.
상기 로직 디바이스(100)와 상기 SRAM 디바이스(110) 각각은 상기 NMOS(100a/110a)와 상기 PMOS(100b/110b) 사이에 배치되는 격리 구조(104)를 포함한다. 상기 격리 구조들(104)은 각각 상기 PMOS(100b/110b)로부터 상기 NMOS(100a/110a)를 절연할 수 있다. 실시예들에서, 상기 격리 구조들(104)은 STI 구조들, LOCOS 구조들 또는, 다른 격리 구조들일 수 있다.
실시예들에서, 상기 PMOS(100b/110b) 각각은 p-형 소스/드레인 영역들(107a와 107b)에 인접하게 배치되는 실리콘-게르마늄(SiGe) 구조들(105a와 105b)을 포함한다. 상기 p-형 소스/드레인 영역들(107a와 107b)은 상기 PMOS(100b/110b)의 채널 영역들에 인접하게 배치될 수 있다. 상기 NMOS(100a/110a) 각각은 상기 NMOS(100a/110a)의 채널 영역들에 인접하게 배치되는 n-형 소스/드레인 영역들(106a와 106b)을 포함할 수 있다.
실시예들에서, 상기 n-형 소스/드레인 영역들(106a와 106b)은 비소(arsenic : As), 인(phosphorus : P), 다른 그룹 V 요소, 또는 그의 조합들과 같은 도펀트들을 가질 수 있다. 상기 p-형 소스/드레인 영역들(107a와 107b)은 붕소(Boron : B) 또는 다른 그룹 Ⅲ 요소와 같은 도펀트를 가질 수 있다. 다른 실시예들에서, 상기 소스/드레인 영역들은 저저항들을 위해 실리사이드(silicide)를 포함할 수 있다. 상기 실리사이드는 니켈 실리사이드(nickel silicide : NiSi), 니켈-백금 실리사이드(nickel-platinum silicide : NiPtSi), 니켈-백금-게르마늄 실리사이드(nickel-platinum-germanium silicide : NiPtGeSi), 니켈-게르마늄 실리사이드(nickel-germanium silicide : NiGeSi), 이테르븀 실리사이드(ytterbium silicide : YbSi), 백금 실리사이드(platinum silicide : PtSi), 이리듐 실리사이드(iridium silicide : IrSi), 에르븀 실리사이드(erbium silicide : ErSi), 코발트 실리사이드(cobalt silicide : CoSi), 다른 적당한 물질들, 및/또는 그의 조합들과 같은 물질들을 포함할 수 있다. 상기 실리사이드를 생성하기 위하여 이용되는 물질들은, 스퍼터링(sputtering) 및 증착(evaporation)과 같은 PVD; 도금(plating); 플라즈마 강화 CVD(PECVD), 대기압 CVD(atmospheric pressure CVD : APCVD), 저압 CVD(low pressure CVD : LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD : HDPCVD) 및 원자층 CVD(atomic layer CVD : ALCVD)와 같은 CVD; 다른 적당한 증착 공정들; 및/또는 이것들의 조합들을 사용해서 증착될 수 있다. 증착 후에, 살리시데이션 공정(salicidation process)은, 특정 물질 또는 물질들에 근거하여 선택된 상승된 온도(elevated temperature)에서, 증착된 물질과 도핑된 영역들 간의 반응을 계속할 수 있다. 이것은 또한 RTP를 포함할 수 있는 어닐링이라 칭해질 수 있다. 상기 반응한 실리사이드는 단일-단계 RTP(one-step RTP) 또는 다중-단계 RTP(multiple-step RT)에 의해 형성될 수 있다.
다시 도 1을 참조하면, 적어도 하나의 유전체층(108)이 상기 기판(101) 상에 배치될 수 있다. 상기 유전체층(108)은 산화물(oxide), 질화물(nitride), 산화질화물(oxynitride), 로우-k(low-k) 유전체 물질, 울트라 로우-k(ultra low-k) 유전체 물질, 익스트림 로우-k(extreme low-k) 유전체 물질, 다른 유전체 물질, 및/또는 그의 조합들과 같은 물질들을 포함할 수 있다. 상기 유전체층(108)은 예를 들어, CVD 공정, HDP CVD 공정, HARP, 스핀-코팅 공정, 다른 증착 공정, 및/또는 임의의 그의 조합들에 의해서 형성될 수 있다. 실시예들에서, 상기 유전체층(108)은 층간 유전체(ILD)라 불릴 수 있다. 다른 실시예들에서, 추가 유전체층(도시되지 않음)이 상기 유전체층(108) 아래 또는 위에 형성될 수 있다.
실시예들에서, 스페이서들(109a, 109b)이 각각 상기 NMOS(100a/110a)와 PMOS(100b/110b)의 게이트 구조들에 인접하게 배치될 수 있다. 상기 스페이서들(109a와 109b)은 산화물, 질화물, 산화질화물, 및/또는 다른 유전체 물질과 같은 물질들을 포함할 수 있다.
전술한 바와 같이, 상기 로직 디바이스(100)는 상기 P-웰 영역(102)과 상기 N-웰 영역(103) 상에 상기 NMOS(100a)와 PMOS(100b)를 각각 포함한다. 상기 NMOS(100a)는 상기 P-웰 영역(102) 상에 배치되는 게이트 유전체(111a)를 포함할 수 있다. 금속 게이트(G1)는 상기 게이트 유전체(111a) 상에 배치될 수 있다. 상기 금속 게이트(G1)는 상기 금속 게이트(G1)의 일함수 값을 조정하기 위해 구성될 수 있는 제1 일함수 금속층(130a)을 포함한다. 상기 제1 일함수 금속층(130a)은, 예를 들어, n-형 일함수 금속층이다. 상기 PMOS(100b)는 상기 N-웰 영역(103) 상에 배치되는 게이트 유전체(111b)를 포함할 수 있다. 금속 게이트(G2)는 상기 게이트 유전체(111b) 상에 배치될 수 있다. 상기 금속 게이트(G2)는 상기 제1 일함수 금속층(130a) 아래 배치되는 제2 일함수 금속층(120a)을 포함한다. 상기 제2 일함수 금속층(120a)은, 예를 들어, p-형 일함수 금속층이다. 상기 제1 및 제2 일함수 금속층들(130a, 120a)은 상기 금속 게이트(G2)의 일함수 값을 조정하기 위해서 결합된 일함수(combined work function)를 형성할 수 있다.
전술한 바와 같이, 상기 SRAM 디바이스(110)는 상기 P-웰 영역(102)과 상기 N-웰 영역(103) 상에 상기 NMOS(110a)와 상기 PMOS(110b)를 각각 포함한다. 상기 NMOS(110a)는 상기 P-웰 영역(102) 상에 배치되는 게이트 유전체(112a)를 포함할 수 있다. 금속 게이트(G3)가 상기 게이트 유전체(112a) 상에 배치될 수 있다. 상기 금속 게이트(G3)는 제4 일함수 금속층들(120b) 상에 제3 일함수 금속층(130b)을 포함할 수 있다. 상기 PMOS(110b)는 상기 N-웰 영역(103) 상에 배치되는 게이트 유전체(112b)를 포함할 수 있다. 금속 게이트(G4)는 상기 게이트 유전체(112b) 상에 배치될 수 있다. 상기 금속 게이트(G4)는, 일 실시예에서, 상기 제4 일함수 금속층들(120b) 상에 상기 제3 일함수 금속층(130b)을 포함한다. 상기 제3 및 제4 일함수 금속층들(130b, 120b)은 상기 제3 금속 게이트(G3)와 상기 제4 금속 게이트(G4)의 일함수 값들을 조정하기 위해서 결합된 일함수를 형성할 수 있다.
일 실시예에서, 상기 제3 일함수 금속층들(130b)은 n-형 일함수 금속층이고, 상기 제4 일함수 금속층(120b)은 p-형 일함수 금속층이다. 다른 실시예에서, 상기 제3 일함수 금속층들(130b)은 p-형 일함수 금속층이고, 상기 제4 일함수 금속층(120b)은 n-형 일함수 금속층이다.
일 실시예에서, 상기 제1 일함수 금속층(130a)의 물질은 상기 제3 일함수 금속층(130b)의 물질과 동일하다. 다른 실시예에서, 상기 제2 일함수 금속층(120a)의 물질은 상기 제4 일함수 금속층(120b)의 물질과 동일하다. 또 다른 실시예에서, 상기 제1 및 제2 일함수 금속층들(130a, 120a)의 물질들은 각각 상기 제3 및 제4 일함수 금속층들(130b, 120a)의 물질들과 동일하다.
도체 구조들(140a, 140b, 140c, 140d)은 상기 제1, 제2, 제3, 제4 금속 게이트들(G1, G2, G3, G4) 상에 개별적으로 배치될 수 있다. 상기 도체 구조들(140a, 140b, 140c, 140d)은 전기 전송(electrical transmission)을 제공하기 위해서 구성될 수 있다. 상기 도체 구조들(140a, 140b, 140c, 140d)은 배선들(lines), 벌크들(bulks), 플러그(plug), 및/또는 다른 형태의 구조들과 같은 구조들을 포함할 수 있다. 상기 도체 구조들(140a, 140b, 140c, 140d)은 금속(예를 들어, Al) 또는 실리사이드를 포함할 수 있다. 여기서, 상기 실리사이드는, 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 티타늄 실리사이드(titanium silicide : TiSi), 다른 적당한 물질들, 및/또는 그의 조합들일 수 있다.
다시 도 1을 참조하면, 상기 게이트 유전체들(111a, 111b, 112a, 112b) 각각은 단일층또는 다중층 구조일 수 있다. 실시예들에서, 상기 게이트 유전체들(111a, 111b, 112a, 112b) 각각은 예를 들어, 계면층(interfacial layer)상에 배치되는 실리콘 산화물층과 하이-k 유전체층과 같은, 계면층을 포함할 수 있다. 실시예들에서, 상기 하이-k 유전체층은 하프늄 산화물(hafnium oxide : HfO2), 하프늄 실리콘 산화물(hafnium silicon oxide : HfSi0), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride : HfSiON), 하프늄 탄탈륨 산화물(hafnium tantalum oxide : HfTaO), 하프늄 티타늄 산화물(hafnium titanium oxide : HfTiO), 하프늄 지르코늄 산화물(hafnium zircomium oxide : HfZrO), 다른 적당한 하이-k 유전체 물질들, 및/또는 그의 조합들을 포함할 수 있다. 상기 하이-k 물질은 금속 산화물들, 금속 질화물들, 금속 실리케이트들(metal silicates), 전이 금속-산화물들(transition metal-oxides), 전이 금속-질화물들(transition metal-nitrides), 전이 금속-실리케이트들(transition metal-silicates), 금속들의 산화질화물들(oxynitrides of metals), 금속 알루미네이트들(metal aluminates), 지르코늄 실리케이트(zirconium silicate), 지르코늄 알루미네이트(zirconium aluminate), 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 디옥시드-알루미나(hafnium dioxide-alumina : HfO2-Al2O3) 합금, 다른 적당한 물질들, 및/또는 그의 조합들로부터 추가로 선택될 수 있다. 상기 하이-k 유전체층은 원자층 증착(atomic layer deposition : ALD), 화학 기상 증착(chemical vapor deposition : CVD), 물리 기상 증착(physical vapor deposition : PVD), 원격 플라즈마 CVD(remote plasma CVD : RPCVD), 플라즈마 강화 CVD(plasma enhanced DVD : PECVD), 금속 유기 CVD(metal organic CVD : MOCVD), 스퍼터링, 도금, 다른 적당한 공정들, 및/또는 그의 조합들과 같은, 임의의 적당한 공정에 의해서 형성될 수 있다.
상기 제1 및 제3 일함수 금속층들(130a, 130b)은 금속, 금속 카바이드, 금속 질화물, 또는 다른 적당한 물질들과 같은 물질들을 포함할 수 있다. 실시예들에서, 상기 제1 및 제3 일함수 금속층들(130a, 130b)은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 금속 카바이드들, 다른 적당한 물질들, 또는 그의 조합들과 같은, 물질들을 포함할 수 있다. 다른 실시예들에서, 상기 제1 및 제3 일함수 금속층들(130a, 130b)은 TiAl을 포함할 수 있다. 상기 제1 및 제3 일함수 금속층들(130a, 130b)은 약 4.4eV 이하의 일함수 값을 제공할 수 있다. 실시예들에서, 상기 제1 및 제3 일함수 금속층들(130a, 130b)은 약 30 Å의 하부 두께(bottom thickness)를 가질 수 있다.
상기 제2 및 제4 일함수 금속층들(120a, 120b)은 금속, 금속 카바이드, 금속 질화물, 트랜지스터들에 원하는 일함수를 제공할 수 있는 다른 물질들과 같은 물질들을 포함할 수 있다. 실시예들에서, 상기 제2 및 제4 일함수 금속층들(120a, 120b)은 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈, 예를 들어 루테늄 산화물 같은 도전성 금속 산화물들, 다른 적당한 물질들, 또는 그의 조합들과 같은 도전성 금속을 포함할 수 있다. 다른 실시예들에서, 상기 제2 및 제4 일함수 금속층들(120a, 120b)은 TiN을 포함할 수 있다. 상기 제2 및 제4 일함수 금속층들(120a, 120b)은 4.8 eV 이상의 일함수 값을 제공할 수 있다. 실시예들에서, 상기 제2 및 제4 일함수 금속층들(120a, 120b)은 약 100Å 이하의 하부 두께를 가질 수 있다. 25-nm 기술을 사용하는 다른 실시예들에서, 상기 제2 및 제4 일함수 금속층들(120a, 120b)은 약 30Å의 하부 두께를 가질 수 있다.
상기 제1 및 제2 일함수 금속층들(130a, 120a)은 상기 금속 게이트(G2)에서 결합된 일함수 값을 형성할 수 있다. 상기 제3 및 제4 일함수 금속층들(130b, 120b)은 상기 금속 게이트들(G3와 G4)에서 결합된 일함수 값을 형성할 수 있다. 상기 금속 게이트들(G2, G3, G4)의 결합된 일함수 값들은 약 4.4eV에서 약 4.8eV까지의 범위이다. 일부 실시예들에서, 상기 결합된 일함수 값은 4.6eV이다.
도 1과 관련하여 기재된 상기 구조는 단지 예시적인 것임에 주목해야 한다. 상호 연결 구조(도시되지 않음)가 전기적인 연결을 위해 상기 유전체층(108) 상에 형성될 수 있다. 상기 상호 연결 구조는 다양한 유전체 물질들, 비아 구조들, 금속 라인들, 단일 다마신 구조, 이중 다마신 구조, 패시베이션, 다른 원하는 반도체 구조, 및/또는 그의 조합들을 포함할 수 있다.
도 2A 내지 도 2L은 게이트-래스트 CMOS 트랜지스터를 형성하기 위한 대표적인 공정 흐름을 나타내는 단면도들이다. 도 1의 구성 요소들과 동일한 도 2a 내지 도 2h의 구성요소들은 도 1의 도면부호에 100을 더한 도면 부호로 표기하였다.
도 2a를 참조하면, 로직 디바이스(200)는 기판(201) 상에 NMOS(200a)와 PMOS(200b)를 포함하고, SRAM 디바이스(210)는 기판(201) 상에 NMOS(210a)와 PMOS(210b)를 포함한다. 상기 NMOS(200a), 상기 PMOS(200b), 상기 NMOS(210a) 및, 상기 PMOS(210b) 각각은 게이트 유전체(211a, 211b, 212a, 212b) 상에 형성되는 더미 게이트(213a, 213b, 214a, 214b)를 개별적으로 가진다. 상기 더미 게이트들(213a, 213b, 214a, 214b)은 실리콘, 폴리실리콘, 비정질 실리콘, 유전체 물질(208)과 스페이서들(209a, 209b)과 관련한 원하는 에칭율(desired etch rate)을 가지는 다른 물질과 같은 물질들을 포함할 수 있다. 상기 더미 게이트들(213a, 213b, 214a, 214b)은 증착, 포토리소그래피 패터닝, 에칭 공정들, 및/또는 그의 조합들에 의해서 형성될 수 있다. 상기 증착 공정들은 CVD, ALD, 다른 적당한 방법들, 및/또는 그의 조합들을 포함할 수 있다. 상기 포토리소그래피 패터닝 공정들은 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹(soft baking), 마스크 정렬(mask aligning), 노광(exposure), 노광 후 베이킹(post-exposure baking), 포토레지스트 현상(developing the photoresist), 세척(rinsing), 건조(drying) (예를 들어, 하드 베이킹(hard baking)), 다른 적당한 공정들, 및/또는 그의 조합들을 포함할 수 있다. 상기 포토리소그래피 노광 공정은 또한 마스크리스 포토리소그래피(maskless phtolithography), 전자-빔 라이팅(electron-beam writing), 이온-빔 라이팅(ion-beam writing) 및, 분자 임프린트(molecular imprint)와 같은 다른 적당한 방법들에 의해서 구현되거나 또는 교체될 수 있다. 상기 에칭 공정들은 건식 에칭(dry etching), 습식 에칭(wet etching), 및/또는 다른 에칭 방법들 (예를 들어, 반응 이온 에칭(reactive ion etching))을 포함할 수 있다. 상기 에칭 공정은 또한 순수 화학적(purely chemical) (플라즈마 에칭), 순수 물리적(purely physical) (이온 밀링(ion milling)) 및/또는 그의 조합들일 수 있다.
도 2b에서, 상기 더미 게이트들(213a, 213b, 214a, 214b) (도 2A에 도시)은 실질적으로 개구들 (215a, 215b, 216a, 216b)을 개별적으로 형성하기 위해서 제거될 수 있다. 상기 더미 게이트들(213a, 213b, 214a, 214b)은 예를 들어, 습식 에칭 공정, 건식 에칭 공정, 다른 제거 공정, 및/또는 그의 조합들에 의해서 제거될 수 있다. 실시예들에서, 상기 게이트 유전체들(211a, 211b, 212a, 212b)은 상기 하이-k 유전체 물질들 상에 배치되는 적어도 하나의 캡층(cap layer) (도시되지 않음)을 포함할 수 있다. 상기 캡층은 상기 더미 게이트들(213a, 213b, 214a, 214b)을 제거하기 위한 공정에 의해 손상되는 것으로부터 상기 하이-k 유전체 물질들을 실질적으로 보호할 수 있다. 실시예들에서, 상기 캡층은 TiN, TaN, 상기 제거 공정을 견뎌낼 수 있는 다른 적당한 물질, 및/또는 그의 조합들과 같은, 물질들을 포함할 수 있다.
도 2c를 참조하면, 보호층 (도시되지 않음)과 p-형 일함수 물질(220)이 도 2b에 도시된 구조 상에서 형성될 수 있다. 예를 들어 TaN과 같은, 상기 보호층은 상기 p-형 일함수 금속층(220a)을 정의하는 추후의 공정 동안에 하부 구조(underlying structure)를 보호할 수 있다. 예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는, 코발트와 같은 상기 p-형 일함수 물질(220)은 상기 PMOS(200b), 상기 NMOS(210a) 및, 상기 PMOS(210b)의 게이트 전극들에 대한 요구되는 일함수 값들에 기여할 수 있다. 상기 보호 물질과 p-형 일함수 물질(220)은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 금속 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적당한 공정들, 및/또는 그의 조합들과 같은, 임의의 적당한 공정에 의해서 형성될 수 있다.
도 2d에서, 예를 들어, 스핀-온-글래스(SOG)와 같은, 유전체 물질(221a)이 형성되어, 상기 PMOS(200b), 상기 NMOS(210a), 상기 PMOS(210b)의 영역을 덮고, 상기 개구들(215b, 216a, 216b) (도 2C에 도시)을 채울 수 있다. 포토레지스트(221b)는 상기 유전체 물질(221a) 상에 정의될 수 있다. 상기 유전체 물질(221a) 및/또는 상기 포토레지스트(221b)는 상기 PMOS(220b), 상기 NMOS(210a) 및, 상기 PMOS(210b)에 대한 상기 p-형 일함수 물질(220)을 패터닝하기 위해 제공될 수 있다. 상기 유전체 물질(221a)과 상기 포토레지스트(221b)는 예를 들어, 스핀-온 공정, 포토리소그래픽 공정 및, 에칭 공정에 의해서 정의될 수 있다.
도 2e에서, 상기 유전체 물질(221a)과 상기 포토레지스트(221b) (도 2D에 도시)에 의해 덮어지지 않은 p-형 일함수 물질(220)의 일 부분은 상기 p-형 일함수 금속층(220a)을 정의하는 것에 의해 제거될 수 있다. 상기 p-형 일함수 금속층(220a)을 정의한 후에, 상기 유전체 물질(221a)과 상기 포토레지스트(221b)는 상기 p-형 일함수 금속층(220a)을 노광하는, 습식 에칭 공정, 건식 에칭 공정, 및/또는 그의 조합들에 의해서 제거될 수 있다.
도 2F에서, n-형 일함수 물질(230)은 도 2E에 도시된 상기 구조 상에 형성될 수 있다. 상기 n-형 일함수 물질(230), 예를 들어, 티타늄, 탄탈륨, 알루미늄, 티타늄 합금, 탄탈륨 합금, 또는 알루미늄 합금은, 상기 NMOS(200a)의 상기 게이트 전극에 원하는 일함수 값을 제공할 수 있고, 상기 PMOS(200b), 상기 NMOS(210a) 및, 상기 PMOS(210b)의 게이트 전극들에 원하는 일함수 값들을 기여할 수 있다. 상기 n-형 일함수 물질(230)은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 금속 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적당한 공정들, 및/또는 그의 조합들과 같은, 임의의 적당한 공정에 의해서 형성될 수 있다.
도 2g에서, 도전성 물질(240), 예를 들어, 금속 (예를 들어, Al) 또는 실리사이드는 상기 NMOS(200a), 상기 PMOS(200b), 상기 NMOS(210a), 상기 PMOS(210b) 상에 형성될 수 있고, 상기 개구들(215a, 215b, 216a, 216b) (도 2F에 도시)을 채울 수 있다. 여기서, 상기 실리사이드는, 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 티타늄 실리사이드(titanium silicide : TiSi), 다른 적당한 물질들, 및/또는 그의 조합들과 같은 것 일 수 있다. 상기 도전성 물질(240)은 PVD 공정 또는, 고-밀도 플라즈마 CVD(high-density plasma CVD : HDPCVD), 원자층 CVD(ALCVD) 등과 같은 CVD 공정에 의해서 형성될 수 있다.
도 2h에서, 제거 공정(250)은, 도전성 벌크들(240a, 240b, 240c, 240d)의 상면들(top surfaces) (표시되지 않음)이 상기 유전체 물질(208)의 상면(208a)과 실질적으로 레벨이 같도록 상기 도전성 물질(240)의 일부를 제거할 수 있다. 상기 도전성 벌크들(240a, 240b, 240c, 240d)은 전기적 전송을 제공할 수 있다. 상기 제거 공정(250)은 화학적-기계적 연마(CMP) 공정, 건식 에칭 공정, 습식 에칭 공정, 및/또는 그의 조합들을 포함할 수 있다.
도 2a 내지 도 2h와 관련하여 기재된 방법은 단지 예시적인 것임에 주목해야 한다. 당업자는 원하는 금속 게이트 트랜지스터들을 달성하기 위해서 상기 방법의 흐름을 수정할 수 있다. 예를 들어, 상기 p-형 일함수 금속층(220a)을 정의하기 위해서 상기 포토레지스트(221b)를 사용하는 것만이 요구되는 경우, 상기 유전체 물질(221a)을 형성하고 정의하는 공정이 생략될 수 있다.
다른 실시예들에서, 상기 PMOS(200b)는 상기 n-형 일함수 금속층(230)을 포함하는 것으로부터 자유롭다. 상기 실시예들에서, 추가적인 포토리소그래픽 공정, 에칭 공정, 및/또는 세정 공정은 상기 NMOS(200a)에서 상기 n-형 일함수 금속층(230)을 단지 남겨두기 위해서 사용될 수 있다.
앞서 말한 것들은 여러 실시예들의 특징들을 개략적으로 설명한 것이며, 당업자는 본 발명의 관점들을 잘 이해할 수 있을 것이다. 당업자는 동일한 목적들을 수행하고 및/또는 앞서 소개된 실시예들과 동일한 이점들을 달성하기 위해 다른 공정들과 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 발명을 사용할 수 있을 것이다. 당업자는 또한 그러한 동등한 실시예들이 본 발명의 사상 및 범주를 벗어나지 않는다는 것을 인식할 수 있을 것이고, 그들은 본 발명의 사상 및 범주를 벗어나지 않고 다양한 변화, 대체 및, 변경을 수행할 수 있을 것이다.
100 : 로직 디바이스
101: 기판
102: P-웰 영역
103: N-웰 영역
104: 격리 구조
110: SRAM 디바이스
100a, 110a: NMOS 디바이스
100b, 110b: PMOS 디바이스

Claims (10)

  1. 기판을 오버라잉(overlying)하는 제1 게이트 유전체(112a, 212a); 상기 제1 게이트 유전체(112a, 212a)를 오버라잉하는 제1 금속 게이트(G3, G3'); 및 상기 제1 금속 게이트(G3, G3')를 오버라잉하는 제1 도체(conductor)(140c, 240c)를 포함하는 NMOS 구조(110a, 210a); 및
    상기 기판을 오버라잉하는 제2 게이트 유전체(112b, 212b); 상기 제2 게이트 유전체(112b, 212b)를 덮는 제2 금속 게이트(G4, G4'); 및 상기 제2 금속 게이트(G4, G4')를 오버라잉하는 제2 도체(140d, 240d)를 포함하는 PMOS 구조(110b, 210b)를 포함하며,
    상기 제1 금속 게이트(G3, G3')와 상기 제2 금속 게이트(G4, G4')는 4.4eV와 4.8eV사이의 일함수(work function) 범위 내에서 동일한 일함수를 가지는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 금속 게이트(G3, G3')는 제1 p-형 일함수 층(120b, 220)과 제1 n-형 일함수 층(130b, 230)을 포함하고,
    상기 제2 금속 게이트(G4, G4')는 제2 p-형 일함수 층(120b, 220)과 제2 n-형 일함수 층(130b, 230)을 포함하고,
    상기 제1 p-형 일함수 층(120b, 220)의 일함수는 상기 제2 p-형 일함수 층(120b, 220)의 일함수와 동일하고,
    상기 제1 n-형 일함수 층(130b, 230)의 일함수는 상기 제2 n-형 일함수 층(130b, 230)의 일함수와 동일한 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 금속 게이트(G3, G3')는 제1 p-형 일함수 층(120b, 220)과 제1 n-형 일함수 층(130b, 230)을 포함하고,
    상기 제2 금속 게이트(G4, G4')는 제2 p-형 일함수 층(120b, 220)과 제2 n-형 일함수 층(130b, 230)을 포함하고,
    상기 제1 p-형 일함수 층(120b, 220)과 상기 제2 p-형 일함수 층(120b, 220)은 각각 4.8eV 이상의 일함수를 가지고,
    상기 제1 n-형 일함수 층(130b, 230)과 상기 제2 n-형 일함수 층(130b, 230)은 각각 4.4eV 이하의 일함수를 가지는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 일함수는 p-형 일함수와 n-형 일함수의 결합된 일함수(combined work function)이고,
    상기 일함수는 4.6eV인 것을 특징으로 하는 반도체 디바이스.
  5. 기판을 오버라잉 하는 제1 게이트 유전체(112a, 212a); 상기 제1 게이트 유전체(112a, 212a)를 오버라잉 하는 제1 금속 게이트(120b, 220); 상기 제1 금속 게이트(120b, 220)를 오버라잉 하는 제2 금속 게이트(130b, 230); 및 상기 제2 금속 게이트(130b, 230)를 오버라잉 하는 제1 도체(140c, 240c)를 포함하는 NMOS 구조(110a, 210a); 및
    상기 기판을 오버라잉 하는 제2 게이트 유전체(112b, 212b); 상기 제2 게이트 유전체(112b, 212b)를 오버라잉 하는 제3 금속 게이트(120b, 220); 상기 제3 금속 게이트(120b, 220)를 오버라잉 하는 제4 금속 게이트(130b, 230); 및 상기 제4 금속 게이트(130b, 230)를 오버라잉 하는 제2 도체(140d, 240d)를 포함하는 PMOS 구조(110b, 210b)를 포함하며,
    상기 제1 금속 게이트(120b, 220)의 일함수는 상기 제3 금속 게이트(120b, 220)의 일함수와 동일하고,
    상기 제2 금속 게이트(130b, 230)의 일함수는 상기 제4 금속 게이트(130b, 230)의 일함수와 동일한 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 및 제3 금속 게이트들(120b, 220)은 p-형 일함수 층들이고,
    상기 제2 및 제4 금속 게이트들(130b, 230)은 n-형 일함수 층들인 것을 특징으로 하는 반도체 디바이스.
  7. 제5항에 있어서,
    상기 PMOS 구조(110b, 210b)는 4.4eV에서 4.8eV까지의 결합된 일함수 범위를 가지고,
    상기 NMOS 구조(110a, 210a)는 4.4eV에서 4.8eV까지의 결합된 일함수 범위를 가지는 것을 특징으로 하는 반도체 디바이스.
  8. CMOS 셀(100, 200)과, 상기 CMOS 셀(100, 200)은,
    기판을 오버라잉하는 제1 게이트 유전체(111a, 211a)와, 상기 제1 게이트 유전체(111a, 211a)를 오버라잉하는 제1 금속 게이트(G1, G1')와, 그리고 상기 제1 금속 게이트(G1, G1')를 오버라잉하는 제1 도체(140a, 240a)를 포함하는 제1 NMOS(100a, 200a)와,
    상기 기판을 오버라잉하는 제2 게이트 유전체(111b, 211b)와, 상기 제2 게이트 유전체(111b, 211b)를 오버라잉하는 제2 금속 게이트(G2, G2')와, 그리고 상기 제2 금속 게이트(G2, G2')를 오버라잉하는 제2 도체(140b, 240b)를 포함하는 제1 PMOS(100b, 200b)를 포함하며;
    SRAM 셀(110, 210)을 포함하고, 상기 SRAM 셀(110, 210)은,
    상기 기판을 오버라잉하는 제3 게이트 유전체(112a, 212a)와, 상기 제3 게이트 유전체(112a, 212a)를 오버라잉하는 제3 금속 게이트(G3, G3')와, 그리고 상기 제3 금속 게이트(G3, G3')를 오버라잉하는 제3 도체(140c, 240c)를 포함하는 제2 NMOS(110a, 210a)와,
    상기 기판을 오버라잉하는 제4 게이트 유전체(112b, 212b)와, 상기 제4 게이트 유전체(112b, 212b)를 오버라잉하는 제4 금속 게이트(G4, G4')와, 그리고 상기 제4 금속 게이트(G4, G4')를 오버라잉하는 제4 도체(140d, 240d)를 포함하는 제2 PMOS(110b, 210b)를 포함하며,
    상기 제2 PMOS(110b, 210b)의 일함수는 상기 제2 NMOS(110a, 210a)의 일함수와 동일하고 상기 제1 PMOS(100b, 200b)의 일함수는 상기 제1 NMOS(100a, 200a)의 일함수와 다른 것을 특징으로 하는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제2 PMOS(110b, 210b)와 상기 제2 NMOS(110a, 210a)는 p-형 일함수 층과 n-형 일함수 층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제8항에 있어서,
    상기 제1 NMOS(100a, 200a)의 제1 금속 게이트(G1, G1')는 n-형 일함수 층만을 포함하는 것을 특징으로 하는 반도체 디바이스.
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