CN107342287B - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种半导体器件包括：具有NMOSFET区域和PMOSFET区域的基板；在NMOSFET区域上的第一有源图案；在PMOSFET区域上的第二有源图案；在NMOSFET区域和PMOSFET区域之间的虚设图案；以及在基板上的器件隔离图案，填充第一有源图案、第二有源图案和虚设图案之间的沟槽。第一有源图案的上部分和第二有源图案的上部分具有在器件隔离图案之间突出的鳍形结构。第一有源图案的上部分和第二有源图案的上部分分别包含彼此不同的半导体材料，虚设图案的上部分包含绝缘材料。

Description

半导体器件
技术领域
本公开涉及半导体器件及其制造方法，更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
背景技术
由于其小尺寸、多功能和/或低成本特性，半导体器件正被看作电子产业中的重要元件。半导体器件可以分为用于存储数据的存储器件、用于处理数据的逻辑器件以及包括存储元件和逻辑元件两者的混合器件。为了满足对于具有快的速度和/或低的功耗的电子装置的增长的需求，会需要实现具有高可靠性、高性能和/或多功能的半导体器件。为了满足这些技术要求，半导体器件的复杂度和/或集成密度正在增加。
发明内容
本发明构思的一些实施方式提供一种半导体器件，该半导体器件包括具有改善的电特性的场效应晶体管。
本发明构思的一些实施方式提供一种制造半导体器件的方法，该半导体器件包括具有改善的电特性的场效应晶体管。
根据本发明构思的一些实施方式，一种半导体器件可以包括：基板，具有NMOSFET区域和PMOSFET区域；第一有源图案，在NMOSFET区域上；第二有源图案，在PMOSFET区域上；虚设图案，在NMOSFET区域和PMOSFET区域之间；以及在基板上的器件隔离图案，填充第一有源图案、第二有源图案和虚设图案之间的沟槽。第一有源图案的上部分和第二有源图案的上部分可以具有在器件隔离图案之间突出的鳍形结构。第一有源图案的上部分和第二有源图案的上部分可以分别包括彼此不同的半导体材料，虚设图案的上部分可以包含绝缘材料。
根据本发明构思的一些实施方式，一种半导体器件可以包括在基板上的第一有源图案、第二有源图案以及虚设图案。虚设图案可以提供在第一有源图案和第二有源图案之间。第一有源图案和第二有源图案可以具有不同的导电类型。第一有源图案可以包括第一下图案和在第一下图案上的第一上图案，虚设图案可以包括第二下图案和在第二下图案上的第二上图案。第一下图案、第二下图案和第二有源图案可以包括相同的半导体材料，第二上图案可以包括绝缘材料。
根据本发明构思的一些实施方式，一种制造半导体器件的方法可以包括：在包括NMOSFET区域和第一PMOSFET区域的基板上形成第一半导体层；蚀刻第一半导体层的上部分以形成竖直地交叠NMOSFET区域的第一凹入区域；在第一凹入区域的内侧壁上形成第一间隔物；在第一半导体层的被第一凹入区域暴露的部分上形成第二半导体层，第二半导体层与第一间隔物的侧壁直接接触并填充第一凹入区域；以及图案化第一半导体层、第二半导体层和第一间隔物以分别形成第一有源图案、第二有源图案和第一虚设图案。第一有源图案、第二有源图案和第一虚设图案的每个可以形成为具有鳍形结构。
根据本发明构思的一些实施方式，一种半导体器件可以包括：具有NMOSFET区域和PMOSFET区域的基板；在基板上的器件隔离图案；在NMOSFET区域上的第一有源图案，延伸穿过器件隔离图案并具有从其延伸的第一沟道区；在PMOSFET区域上的第二有源图案，延伸穿过器件隔离图案并具有从其延伸的第二沟道区；以及虚设图案，延伸穿过器件隔离图案而不具有从其延伸的沟道区。第一沟道区和第二沟道区分别包括彼此不同的第一半导体材料和第二半导体材料。
应注意，关于一个实施方式描述的本发明构思的方面可以被结合在不同的实施方式中，尽管没有对于其明确地描述。也就是，所有的实施方式和/或任何实施方式的特征能够以任何方式和/或组合来结合。本发明构思的这些和其它的方面在以下阐述的说明书中被详细说明。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图描绘了如这里描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一些实施方式的半导体器件的俯视图。
图2A是沿图1的线A-A'截取的截面图，图2B是沿图1的线B-B'截取的截面图，图2C是沿图1的线C-C'截取的截面图。
图3A、4A、5A、6A、7A、8A、9A、10A和11A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的俯视图。
图3B、4B、5B、6B、7B、8B、9B、10B和11B是分别沿图3A至11A的线A-A'截取的截面图。
图3C、4C、5C、6C、7C、8C、9C、10C和11C是分别沿图3A至11A的线B-B'截取的截面图。
图9D、10D和11D是分别沿图9A、10A和11A的线C-C'截取的截面图。
图12是示出根据本发明构思的一些实施方式的半导体器件的俯视图。
图13A是沿图12的线A-A'截取的截面图，图13B是沿图12的线B-B'截取的截面图，图13C是沿图12的线C-C'截取的截面图。
图14A、14B、15A和15B是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图16A至16C是示出根据本发明构思的一些实施方式的半导体器件的截面图。
图17A、17B、18A和18B是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图19A至19C是示出根据本发明构思的一些实施方式的半导体器件的截面图。
图20A和20B是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
应当注意，这些附图旨在示出某些示例实施方式中使用的方法、结构和/或材料的一般特性并对下面提供的书面描述进行补充。然而，这些附图没有按比例并且可以不精确地反映任何给出的实施方式的精确结构或性能特征，不应被解释为限定或限制由示例实施方式涵盖的性能或数值的范围。例如，为了清晰，分子、层、区域和/或结构元件的相对厚度和定位可以被缩小或夸大。不同的附图中的相似或相同的附图标记的使用旨在表示相似或相同的元件或特征的存在。
具体实施方式
图1是示出根据本发明构思的一些实施方式的半导体器件的俯视图。图2A是沿图1的线A-A'截取的截面图，图2B是沿图1的线B-B'截取的截面图，图2C是沿图1的线C-C'截取的截面图。
参照图1、2A、2B和2C，下半导体层107可以提供在基板100上。例如，基板100可以是硅基板，下半导体层107可以包括硅锗(SiGe)或锗(Ge)。下半导体层107可以是应变弛豫缓冲(SRB)层。在某些实施方式中，SRB层可以提供在下半导体层107下面，并且在这种情形下，SRB层的锗(Ge)浓度可以低于下半导体层107的上部分的锗(Ge)浓度。
基板100可以包括NMOSFET区域NR和PMOSFET区域PR1-PR4。PMOSFET区域PR1-PR4可以包括第一至第四PMOSFET区域PR1、PR2、PR3和PR4。尽管为了描述的方便，第一至第四PMOSFET区域PR1、PR2、PR3和PR4以不同的名字命名，但是它们没有彼此分离。例如，第一至第四PMOSFET区域PR1、PR2、PR3和PR4可以构成单个PMOSFET区域。
NMOSFET区域NR可以是其上形成n型晶体管的有源区，第一至第四PMOSFET区域PR1-PR4的每个可以是其上形成p型晶体管的有源区。NMOSFET区域NR和第一至第四PMOSFET区域PR1-PR4可以彼此水平地间隔开。例如，NMOSFET区域NR、第一PMOSFET区域PR1和第四PMOSFET区域PR4可以布置在平行于基板100的顶表面的第一方向D1上。此外，当在俯视图中看时，NMOSFET区域NR、第一PMOSFET区域PR1和第四PMOSFET区域PR4可以插设在第二PMOSFET区域PR2和第三PMOSFET区域PR3之间。
在一些实施方式中，NMOSFET区域NR和第一PMOSFET区域PR1可以构成单个单元区STD。单元区STD可以是存储单元区，其上提供用于存储数据的多个存储单元。例如，构成SRAM单元的多个存储单元晶体管可以提供在基板100的单元区STD上。换言之，单元区STD可以是SRAM单元的一部分。或者，单元区STD可以是逻辑单元区域，其上提供构成半导体器件的逻辑电路的逻辑晶体管。例如，构成处理器芯或I/O端子的逻辑晶体管可以提供在基板100的单元区STD上。换言之，单元区STD可以是处理器芯或I/O端子的一部分。
多个第一有源图案AP1可以提供在NMOSFET区域NR上以在交叉第一方向D1的第二方向D2上延伸。多个第二有源图案AP2可以提供在第一至第四PMOSFET区域PR1-PR4的每个上以在第二方向D2上延伸。如图1所示，第一有源图案AP1和第二有源图案AP2可以分别提供在NMOSFET区域NR和第一至第四PMOSFET区域PR1-PR4上，但是本发明构思可以不限于此。
第一有源图案AP1和第二有源图案AP2可以在垂直于基板100的顶表面的第三方向D3上从下半导体层107延伸。换言之，第一有源图案AP1和第二有源图案AP2可以具有从下半导体层107突出的结构。此外，当在俯视图中看时，第一有源图案AP1和第二有源图案AP2的每个可以是在第二方向D2上延伸的线形或条形结构。例如，第一有源图案AP1可以具有p型导电性，第二有源图案AP2可以具有n型导电性。
在第二方向D2上延伸的至少一个虚设图案DP可以提供在基板100的在NMOSFET区域NR与第一PMOSFET区域PR1之间的区域上。虚设图案DP可以独自地提供在基板100的所述区域上，但是本发明构思可以不限于此。此外，额外的虚设图案DP可以被提供以在第一方向D1上邻近NMOSFET区域NR。换言之，当在俯视图中看时，NMOSFET区域NR可以插设在一对虚设图案DP之间。
在第二方向D2上延伸的至少一个虚设图案DP可以提供在基板100的在第一PMOSFET区域PR1与第四PMOSFET区域PR4之间的另一区域上。例如，两个虚设图案DP可以提供在基板100的该另一区域上，但是本发明构思可以不限于此。
虚设图案DP可以在第三方向D3上从下半导体层107延伸。换言之，虚设图案DP可以具有从下半导体层107突出的结构。此外，当在俯视图中看时，每个虚设图案DP可以是在第二方向D2上延伸的线形或条形结构。
器件隔离图案ST可以被提供以分别填充形成在第一有源图案AP1、第二有源图案AP2和虚设图案DP之间的第一沟槽TR1。具体地，器件隔离图案ST可以分别填充形成在第一有源图案AP1之间、第二有源图案AP2之间、虚设图案DP之间、第一有源图案AP1与虚设图案DP之间、虚设图案DP与第二有源图案AP2之间的第一沟槽TR1。第一沟槽TR1可以彼此平行地或在第二方向D2上延伸，并可以布置在第一方向D1上。换言之，第一沟槽TR1和填充它们的器件隔离图案ST可以限定第一有源图案AP1、第二有源图案AP2和虚设图案DP。例如，器件隔离图案ST可以包括硅氧化物层或硅氮氧化物层。
每个第一有源图案AP1可以包括第一下图案LP1和在第一下图案LP1上的第一上图案UP1。例如，第一下图案LP1可以由与下半导体层107相同的材料形成或包括与下半导体层107相同的材料。例如，第一下图案LP1和下半导体层107可以彼此连接以形成单个一体的主体。
第一上图案UP1可以由与第一下图案LP1不同的材料形成或包括与第一下图案LP1不同的材料。第一上图案UP1可以包括例如至少一种III-V族半导体材料。例如，III-V族半导体材料可以包括砷化铟(InAs)、砷化镓(GaAs)、砷化铝(AlAs)、铟镓砷化物(InGaAs)、铟铝砷化物(InAlAs)、铟铝砷锑化物(InAlAsSb)、磷化铟(InP)、磷砷化铝铟(InAlAsP)、磷砷化镓铟(InGaAsP)、锑砷化镓(GaAsSb)、铟铝锑化物(InAlSb)、锑化铟(InSb)、锑化镓(GaSb)、锑化铝(AlSb)、铟镓锑化物(InGaSb)、铝砷锑化物(AlAsSb)、铟镓磷化物(InGaP)、镓砷磷化物(GaAsP)和铝镓砷化物(AlGaAs)中的至少一种。
第二有源图案AP2可以由与下半导体层107相同的材料形成或包括与下半导体层107相同的材料。换言之，第二有源图案AP2和下半导体层107可以彼此连接以形成单个一体的主体。具体地，与以上描述的第一有源图案AP1不同，每个第二有源图案AP2的下部分和上部分可以由包含锗(Ge)的相同的半导体材料形成，或包括包含锗(Ge)的相同的半导体材料。
每个虚设图案DP可以包括第二下图案LP2和在第二下图案LP2上的第二上图案UP2。例如，第二下图案LP2可以由与下半导体层107相同的材料形成或包括与下半导体层107相同的材料。换言之，第二下图案LP2和下半导体层107可以彼此连接以形成单个一体的主体。
第二上图案UP2可以由与第二下图案LP2不同的材料形成或包括与第二下图案LP2不同的材料。第二上图案UP2可以由绝缘材料形成或包括绝缘材料。例如，第二上图案UP2可以由硅氧化物层或硅氮氧化物层形成，或包括硅氧化物层或硅氮氧化物层。在一些实施方式中，虚设图案DP的顶表面(即，第二上图案UP2的顶表面)可以与器件隔离图案ST的顶表面基本上共平面。
由于第二上图案UP2包括绝缘材料，所以第二上图案UP2可以提供与器件隔离图案ST类似的功能。例如，虚设图案DP可以使NMOSFET区域NR与第一PMOSFET区域PR1电分离并可以使第一PMOSFET区域PR1与第四PMOSFET区域PR4电分离。
在第一方向D1上延伸的第二沟槽TR2可以形成于在NMOSFET区域NR与第二PMOSFET区域PR2之间、在第一PMOSFET区域PR1与第二PMOSFET区域PR2之间以及在第四PMOSFET区域PR4与第二PMOSFET区域PR2之间的区域上。此外，在第一方向D1上延伸的第二沟槽TR2可以形成于在NMOSFET区域NR与第三PMOSFET区域PR3之间、在第一PMOSFET区域PR1与第三PMOSFET区域PR3之间以及在第四PMOSFET区域PR4与第三PMOSFET区域PR3之间的区域上。
在一些实施方式中，第二沟槽TR2可以在第一方向D1上延伸以穿过或贯穿第一有源图案AP1和第二有源图案AP2的上部分以及虚设图案DP的上部分。因此，第一有源图案AP1和第二有源图案AP2以及虚设图案DP的上部分可以在第二方向D2上彼此水平地间隔开。例如，返回参照图2A，在NMOSFET区域NR上的第一有源图案AP1的上部分可以通过第二沟槽TR2在第二方向D2上与在第三PMOSFET区域PR3上的第二有源图案AP2的上部分间隔开。
第二沟槽TR2可以相对于基板100具有比第一沟槽TR1的深度浅的深度。第二沟槽TR2的底部可以相对于基板100位于比第一上图案UP1的底部低的水平面处。
器件隔离图案ST可以被提供以分别填充第二沟槽TR2。换言之，当在俯视图中看时，填充第二沟槽TR2的器件隔离图案ST可以是在第一方向D1上延伸的线形或条形结构。填充第二沟槽TR2的器件隔离图案ST的顶表面可以位于与填充第一沟槽TR1的器件隔离图案ST的顶表面基本上相同的水平面处。填充第二沟槽TR2的器件隔离图案ST可以包括与填充第一沟槽TR1的器件隔离图案ST不同或相同的材料。
每个第一有源图案AP1可以包括形成在其上部分(例如第一上图案UP1)上或中的第一源/漏区SD1以及形成在第一源/漏区SD1之间的第一沟道区CH1。第一沟道区CH1可以提供在器件隔离图案ST之间并可以具有在第三方向D3上突出的鳍形结构。第一源/漏区SD1可以是可从第一有源图案AP1外延生长的外延图案。例如，第一源/漏区SD1可以是可位于器件隔离图案ST之间并可在第三方向D3上突出的外延图案。
每个第二有源图案AP2可以包括形成在其上部分上或中的第二源/漏区SD2以及形成在第二源/漏区SD2之间的第二沟道区CH2。第二沟道区CH2可以提供在器件隔离图案ST之间并可以具有在第三方向D3上突出的鳍形结构。第二源/漏区SD2可以是可从第二有源图案AP2外延生长的外延图案。例如，第二源/漏区SD2可以是可位于器件隔离图案ST之间并可在第三方向D3上突出的外延图案。
栅结构130可以提供在基板100上以交叉第一有源图案AP1和第二有源图案AP2。当在俯视图中看时，栅结构130可以交叠第一沟道区CH1和第二沟道区CH2。换言之，栅结构130可以具有交叉器件隔离图案ST之间的第一沟道区CH1和第二沟道区CH2并在第一方向D1上延伸的线形结构。
每个栅结构130可以包括栅电介质图案GI、栅电极GE、栅间隔物GS和盖图案GP。栅电极GE可以覆盖第一沟道区CH1和第二沟道区CH2的顶表面和侧表面。栅电介质图案GI可以插设在第一沟道区CH1和第二沟道区CH2与栅电极GE之间。栅间隔物GS可以提供在栅电极GE的两个侧壁上。这里，栅电介质图案GI可以在栅间隔物GS与栅电极GE之间延伸。盖图案GP可以覆盖栅电极GE的顶表面。
栅电极GE可以由掺杂的半导体、导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如铝或钨)中的至少一种形成，或包括掺杂的半导体、导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如铝或钨)中的至少一种。栅电介质图案GI可以包括硅氧化物层、硅氮氧化物层和具有比硅氧化物层的介电常数高的介电常数的高k电介质层(例如铪氧化物、铪硅酸盐、锆氧化物或锆硅酸盐)中的至少一种，或由硅氧化物层、硅氮氧化物层和具有比硅氧化物层的介电常数高的介电常数的高k电介质层(例如铪氧化物、铪硅酸盐、锆氧化物或锆硅酸盐)中的至少一种形成。盖图案GP和栅间隔物GS的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个，或由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个形成。
虚设栅结构135可以分别设置在填充第二沟槽TR2的器件隔离图案ST上。每个虚设栅结构135可以是在第一方向D1上延伸或沿着填充第二沟槽TR2的器件隔离图案ST延伸的线形结构。
每个虚设栅结构135可以包括栅电介质图案GI、栅电极GE、栅间隔物GS和盖图案GP，类似于以上描述的栅结构130。然而，与栅结构130不同，虚设栅结构135没有提供在第一沟道区CH1和第二沟道区CH2上；因此，栅结构130可以不用作提供在NMOSFET区域NR和第一至第四PMOSFET区域PR1-PR4上的晶体管的栅电极。
第一源/漏区SD1和第二源/漏区SD2可以分别被提供为与对应的栅结构130的两个侧表面相邻。在一些实施方式中，相对于基板100，第一源/漏区SD1可以具有比第一沟道区CH1的顶表面高的顶表面，第二源/漏区SD2可以具有比第二沟道区CH2的顶表面高的顶表面。第一源/漏区SD1可以具有n型导电性，第二源/漏区SD2可以具有p型导电性。
第一源/漏区SD1可以是外延图案并可以包括向第一沟道区CH1施加拉伸应变的材料。第二源/漏区SD2也可以是外延图案并可以包括向第二沟道区CH2施加压应变的材料。由于第一源/漏区SD1和第二源/漏区SD2分别向第一沟道区CH1和第二沟道区CH2施加拉伸应变和压应变，所以当场效应晶体管运行时，第一沟道区CH1和第二沟道区CH2中产生的载流子可以具有增大的迁移率。
当第一上图案UP1(例如第一沟道区CH1)包含铟镓砷化物(InGaAs)时，第一源/漏区SD1的InGaAs浓度可以不同于第一沟道区CH1的InGaAs浓度。因此，第一源/漏区SD1可以向第一沟道区CH1施加拉伸应变或压应变。
当第二有源图案AP2的上部分(例如第二沟道区CH2)包含硅锗(SiGe)时，第二源/漏区SD2的SiGe浓度可以不同于第二沟道区CH2的SiGe浓度。因此，第二源/漏区SD2可以向第二沟道区CH2施加压应变或拉伸应变。
在一些实施方式中，当在截面图中看时，第一源/漏区SD1可以具有与第二源/漏区SD2不同的形状；例如见图2C。这是因为，如上所述，不同的材料被用于外延生长第一源/漏区SD1和第二源/漏区SD2。
第一层间绝缘层140可以提供在基板100上。第一层间绝缘层140可以提供为覆盖栅结构130的侧壁、虚设栅结构135的侧壁以及第一源/漏区SD1和第二源/漏区SD2。第一层间绝缘层140可以具有与栅结构130和虚设栅结构135的顶表面基本上共平面的顶表面。在第一层间绝缘层140上，可以形成第二层间绝缘层150以覆盖栅结构130。例如，第一层间绝缘层140和第二层间绝缘层150的每个可以包括硅氧化物层或硅氮氧化物层。
源/漏接触CA可以提供在每个栅结构130的两侧。源/漏接触CA可以提供为穿过第二层间绝缘层150和第一层间绝缘层140并可以分别电连接到第一源/漏区SD1和第二源/漏区SD2。当在俯视图中看时，源/漏接触CA可以连接到第一有源图案AP1中的至少一个(例如第一源/漏区SD1)。当在俯视图中看时，源/漏接触CA可以连接到第二有源图案AP2中的至少一个(例如第二源/漏区SD2)。
每个源/漏接触CA可以包括第一导电图案160和在第一导电图案160上的第二导电图案165。第一导电图案160可以是导电的阻挡层。例如，第一导电图案160可以包括钛氮化物层、钨氮化物层和钽氮化物层中的至少一个。第二导电图案165可以是金属层。例如，第二导电图案165可以包括钨、钛和钽中的至少一种，或由钨、钛和钽中的至少一种形成。尽管没有示出，但是金属硅化物层可以插设在源/漏接触CA与第一源/漏区SD1之间以及在源/漏接触CA与第二源/漏区SD2之间。例如，金属硅化物层可以包括钛硅化物、钽硅化物和钨硅化物中的至少一种，或由钛硅化物、钽硅化物和钨硅化物中的至少一种形成。
尽管没有示出，但是互连线(其每个连接到源/漏接触CA中的至少一个)可以提供在第二层间绝缘层150上。互连线可以由导电材料形成或包括导电材料。
根据本发明构思的一些实施方式，在半导体器件中，n型晶体管的沟道区(即第一沟道区CH1)和p型晶体管的沟道区(即第二沟道区CH2)可以包括彼此不同的半导体材料。在一些实施方式中，半导体器件可以用于实现双沟道CMOS。此外，由于虚设图案DP设置在n型晶体管和p型晶体管之间以用作器件隔离图案，所以可以简化制造半导体器件的工艺。下面将描述使用虚设图案DP的工艺简化。
图3A、4A、5A、6A、7A、8A、9A、10A和11A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的俯视图。图3B、4B、5B、6B、7B、8B、9B、10B和11B是分别沿图3A至11A的线A-A'截取的截面图，图3C、4C、5C、6C、7C、8C、9C、10C和11C是分别沿图3A至11A的线B-B'截取的截面图。图9D、10D和11D是分别沿图9A、10A和11A的线C-C'截取的截面图。
参照图3A至3C，第一半导体层103可以形成在基板100上。第一半导体层103可以通过使用基板100的顶表面作为籽晶层的选择性外延生长工艺形成。例如，基板100可以是硅基板，第一半导体层103可以是通过选择性外延生长工艺形成的硅锗(SiGe)或锗(Ge)图案。第一半导体层103可以是应变弛豫缓冲(SRB)层。作为另一示例，在形成第一半导体层103之前，SRB层可以进一步形成在第一半导体层103与基板100之间。这里，SRB层的锗(Ge)浓度可以低于第一半导体层103的上部分的锗(Ge)浓度。
基板100可以包括NMOSFET区域NR和PMOSFET区域PR1-PR4。PMOSFET区域PR1-PR4可以包括第一至第四PMOSFET区域PR1、PR2、PR3和PR4。NMOSFET区域NR和第一至第四PMOSFET区域PR1-PR4可以配置为具有与之前参照图1和图2A至2C描述的实施方式的那些基本上相同的特征和元件。
第一凹入区域RS1和第二凹入区域RS2可以形成在第一半导体层103的上部分中。当在俯视图中看时，第一凹入区域RS1可以交叠NMOSFET区域NR。当在俯视图中看时，第二凹入区域RS2可以插设在第一PMOSFET区域PR1与第四PMOSFET区域PR4之间。然而，第一凹入区域RS1和第二凹入区域RS2可以不交叠第一至第四PMOSFET区域PR1-PR4。
当在第一方向D1上测量时，第一凹入区域RS1的第一宽度W1可以大于第二凹入区域RS2的第二宽度W2。相反，当在第二方向D2上测量时，第一凹入区域RS1的宽度可以与第二凹入区域RS2的宽度基本上相同。此外，第一凹入区域RS1和第二凹入区域RS2可以形成为具有基本上相同的深度。
第一凹入区域RS1和第二凹入区域RS2的形成可以包括：在第一半导体层103上形成第一掩模图案MA1以及使用第一掩模图案MA1作为蚀刻掩模图案化第一半导体层103的上部分。换言之，第一掩模图案MA1可以限定第一凹入区域RS1和第二凹入区域RS2的位置和形状。
参照图4A至4C，间隔物层SPL可以共形地形成在具有第一凹入区域RS1和第二凹入区域RS2的所得结构上。间隔物层SPL可以形成为具有厚度T1，允许间隔物层SPL完全填充第二凹入区域RS2。例如，间隔物层SPL的厚度T1可以是第二宽度W2的至少一半。在某些实施方式中，间隔物层SPL可以不填充第一凹入区域RS1的整个区域。间隔物层SPL可以由例如硅氧化物层或硅氮氧化物层形成。
参照图5A至5C，间隔物层SPL可以被各向异性地蚀刻以在第一凹入区域RS1中形成第一间隔物SP1以及在第二凹入区域RS2中形成第二间隔物SP2。当在俯视图中看时，第一间隔物SP1可以不交叠NMOSFET区域NR。第一半导体层103的顶表面可以在第一凹入区域RS1中被第一间隔物SP1部分地暴露。然而，由于第二凹入区域RS2用第二间隔物SP2完全地填充，所以第一半导体层103可以不通过第二凹入区域RS2暴露。
使用第一半导体层103的暴露的顶表面作为籽晶层的选择性外延生长工艺可以被执行以在第一半导体层103上形成第二半导体层105，并且在一些实施方式中，第二半导体层105可以形成为填充第一凹入区域RS1。第一间隔物SP1可以形成为围绕第二半导体层105。当在俯视图中看时，第二半导体层105可以交叠NMOSFET区域NR。
第二半导体层105可以由至少一种III-V族半导体材料形成或包括至少一种III-V半导体材料。例如，III-V族半导体材料可以包括砷化铟(InAs)、砷化镓(GaAs)、砷化铝(AlAs)、铟镓砷化物(InGaAs)、铟铝砷化物(InAlAs)、铟铝砷锑化物(InAlAsSb)、磷化铟(InP)、磷砷化铝铟(InAlAsP)、磷砷化镓铟(InGaAsP)、锑砷化镓(GaAsSb)、铟铝锑化物(InAlSb)、锑化铟(InSb)、锑化镓(GaSb)、锑化铝(AlSb)、铟镓锑化物(InGaSb)、铝砷锑化物(AlAsSb)、铟镓磷化物(InGaP)、镓砷磷化物(GaAsP)和铝镓砷化物(AlGaAs)中的至少一种。
之后，可以执行平坦化工艺以暴露第一至第四PMOSFET区域PR1-PR4上的第一半导体层103的顶表面。在某些实施方式中，第一掩模图案MA1可以在平坦化工艺期间被去除。在一些实施方式中，平坦化工艺可以包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。
参照图6A至6C，第一半导体层103和第二半导体层105以及第一间隔物SP1和第二间隔物SP2可以被图案化以形成第一至第三初始有源图案pAP1、pAP2和pAP3。第一至第三初始有源图案pAP1、pAP2和pAP3可以具有在第二方向D2上延伸的线形或条形结构。例如，第一至第三初始有源图案pAP1、pAP2和pAP3可以通过能够均匀地蚀刻第一半导体层103和第二半导体层105以及第一间隔物SP1和第二间隔物SP2的各向异性蚀刻工艺形成。
第一初始有源图案pAP1可以形成为交叉NMOSFET区域NR。第二初始有源图案pAP2可以形成为交叉第一PMOSFET区域PR1和第四PMOSFET区域PR4。第三初始有源图案pAP3中的至少一个可以形成为跨越基板100的位于NMOSFET区域NR与第一PMOSFET区域PR1之间的部分。第三初始有源图案pAP3可以形成为跨越基板100的位于第一PMOSFET区域PR1与第四PMOSFET区域PR4之间的另一部分。
第一初始有源图案pAP1可以包括提供在其上部分处的半导体图案SMP。当在俯视图中看时，半导体图案SMP可以交叠NMOSFET区域NR。此外，第一初始有源图案pAP1可以包括提供在其上部分处的第一绝缘图案IP1。当在俯视图中看时，第一绝缘图案IP1可以插设在NMOSFET区域NR与第二PMOSFET区域PR2之间以及在NMOSFET区域NR与第三PMOSFET区域PR3之间。第三初始有源图案pAP3可以包括分别提供在其上部分处的第二绝缘图案IP2。
第一至第三初始有源图案pAP1、pAP2和pAP3的形成可以包括：在基板100上形成第二掩模图案MA2；然后使用第二掩模图案MA2作为蚀刻掩模各向异性地蚀刻第一半导体层103、第二半导体层105、第一间隔物SP1和第二间隔物SP2。结果，第一沟槽TR1可以形成为限定第一至第三初始有源图案pAP1、pAP2和pAP3。每个第二掩模图案MA2可以包括顺序地堆叠在基板100上的缓冲图案M1和硬掩模图案M2。例如，缓冲图案M1可以由硅氧化物层或硅氮氧化物层形成或包括硅氧化物层或硅氮氧化物层，硬掩模图案M2可以由硅氮化物层形成或包括硅氮化物层。
具体地，第一半导体层103可以被图案化以形成第一沟槽TR1下面的下半导体层107。第一至第三初始有源图案pAP1、pAP2和pAP3可以位于下半导体层107上。第一半导体层103可以被图案化以形成第一初始有源图案pAP1的下部分和第三初始有源图案pAP3的下部分。第一半导体层103可以被图案化以形成第二初始有源图案pAP2。第二半导体层105可以被图案化以形成半导体图案SMP。第一间隔物SP1和第二间隔物SP2可以被图案化以形成第一绝缘图案IP1和第二绝缘图案IP2。
参照图7A至7C，绝缘间隙填充层110可以形成在具有第一至第三初始有源图案pAP1、pAP2和pAP3的所得结构上。绝缘间隙填充层110可以形成为完全地覆盖第一至第三初始有源图案pAP1、pAP2和pAP3。第三掩模图案MA3可以形成在绝缘间隙填充层110上。使用第三掩模图案MA3作为蚀刻掩模，第一至第三初始有源图案pAP1、pAP2和pAP3的上部分可以被图案化以形成第一有源图案AP1、第二有源图案AP2和虚设图案DP。例如，绝缘间隙填充层110可以由硅氧化物层或硅氮氧化物层形成，或包括硅氧化物层或硅氮氧化物层。
每个第一有源图案AP1可以包括第一下图案LP1和在第一下图案LP1上的第一上图案UP1。例如，第一初始有源图案pAP1的半导体图案SMP可以被图案化以形成第一上图案UP1。每个第二有源图案AP2可以包括由相同的半导体材料(例如包含锗(Ge))形成的下部分和上部分。每个虚设图案DP可以包括第二下图案LP2和在第二下图案LP2上的第二上图案UP2。具体地，第三初始有源图案pAP3的第二绝缘图案IP2可以被图案化以形成第二上图案UP2。除了这些区别之外，第一有源图案AP1、第二有源图案AP2和虚设图案DP可以配置为具有与之前参照图1和图2A至2C描述的实施方式的那些基本上相同的特征和元件。
第一有源图案AP1、第二有源图案AP2和虚设图案DP的形成可以包括形成第二沟槽TR2，第二沟槽TR2形成为交叉第一至第三初始有源图案pAP1、pAP2和pAP3。第二沟槽TR2中的至少一个可以形成为在NMOSFET区域NR与第二PMOSFET区域PR2之间、在第一PMOSFET区域PR1与第二PMOSFET区域PR2之间以及在第四PMOSFET区域PR4与第二PMOSFET区域PR2之间的区域上在第一方向D1上延伸。第二沟槽TR2中的另一个可以形成为在NMOSFET区域NR与第三PMOSFET区域PR3之间、在第一PMOSFET区域PR1与第三PMOSFET区域PR3之间以及在第四PMOSFET区域PR4与第三PMOSFET区域PR3之间的区域上在第一方向D1上延伸。第二沟槽TR2可以形成为相对于基板100具有比半导体图案SMP及第一绝缘图案IP1和第二绝缘图案IP2的底表面低的底表面。在某些实施方式中，当形成第二沟槽TR2时，第一绝缘图案IP1可以被完全去除。
参照图8A至8C，额外的绝缘间隙填充层可以形成为填充第二沟槽TR2。额外的绝缘间隙填充层可以由例如硅氧化物层或硅氮氧化物层形成，或包括例如硅氧化物层或硅氮氧化物层。之后，可以执行平坦化工艺以暴露第一有源图案AP1、第二有源图案AP2和虚设图案DP的顶表面。在平坦化工艺期间，可以去除第二掩模图案MA2和第三掩模图案MA3。接下来，绝缘间隙填充层110和额外的绝缘间隙填充层可以凹陷以形成填充第一沟槽TR1和第二沟槽TR2的器件隔离图案ST。绝缘间隙填充层110和额外的绝缘间隙填充层的凹陷可以使用湿法蚀刻工艺进行。对绝缘间隙填充层110和额外的绝缘间隙填充层的湿法蚀刻工艺可以使用相对于第一有源图案AP1和第二有源图案AP2具有蚀刻选择性的蚀刻配方进行。
作为绝缘间隙填充层110和额外的绝缘间隙填充层的凹陷的结果，第一有源图案AP1的上部分(例如第一上图案UP1)和第二有源图案AP2的上部分可以形成为具有鳍形结构，该鳍形结构位于器件隔离图案ST之间并具有向上突出的形状。第二上图案UP2也可以在绝缘间隙填充层110和额外的绝缘间隙填充层的凹陷期间凹陷。因此，虚设图案DP可以具有与器件隔离图案ST的顶表面基本上共平面的顶表面。
参照图9A至9D，顺序堆叠的牺牲栅图案120和栅掩模图案125可以形成在第一有源图案AP1和第二有源图案AP2、虚设图案DP和器件隔离图案ST上。牺牲栅图案120可以是交叉第一有源图案AP1和第二有源图案AP2并在第一方向D1上延伸的线形或条形结构。牺牲栅图案120的一些可以形成在填充第二沟槽TR2的器件隔离图案ST上。
具体地，牺牲栅图案120和栅掩模图案125的形成可以包括：在基板100上顺序地形成牺牲栅层和栅掩模层以及图案化牺牲栅层和栅掩模层。牺牲栅层可以由多晶硅层形成或包括多晶硅层。栅掩模层可以由硅氮化物层或硅氮氧化物层形成，或包括硅氮化物层或硅氮氧化物层。
栅间隔物GS可以形成在每个牺牲栅图案120的两个侧壁上。栅间隔物GS的形成可以包括：在提供有牺牲栅图案120的所得结构上共形地形成栅间隔物层以及各向异性地蚀刻该栅间隔物层。栅间隔物层可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个，或由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个形成。
参照图10A至10D，第一源/漏区SD1和第二源/漏区SD2可以形成在每个牺牲栅图案120的两侧。第一源/漏区SD1可以形成在第一有源图案AP1的上部分(例如第一上图案UP1)中，第二源/漏区SD2可以形成在第二有源图案AP2的上部分中。
具体地，第一源/漏区SD1的形成可以包括使用栅掩模图案125和栅间隔物GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部分以及使用第一有源图案AP1的被蚀刻的上部分作为籽晶层来执行选择性外延生长工艺。第二源/漏区SD2的形成可以包括使用栅掩模图案125和栅间隔物GS作为蚀刻掩模来蚀刻第二有源图案AP2的上部分以及使用第二有源图案AP2的被蚀刻的上部分作为籽晶层来执行选择性外延生长工艺。在一些实施方式中，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
第一源/漏区SD1可以形成为向第一上图案UP1的插设在其间的第一沟道区CH1施加拉伸应变。例如，当第一上图案UP1(或第一沟道区CH1)由铟镓砷化物(InGaAs)形成或包括铟镓砷化物(InGaAs)时，第一源/漏区SD1可以由InGaAs含量不同于第一沟道区CH1的InGaAs含量的铟镓砷化物(InGaAs)层形成。在这种情形下，第一源/漏区SD1可以向第一沟道区CH1施加拉伸应变。在外延生长工艺期间或之后，第一源/漏区SD1可以用n型杂质掺杂。
相反，第二源/漏区SD2可以形成为向第二有源图案AP2的插置在其间的第二沟道区CH2施加压应变。例如，当第二有源图案AP2的上部分(例如第二沟道区CH2)由硅锗(SiGe)形成或包括硅锗(SiGe)时，第二源/漏区SD2可以由SiGe含量不同于第二沟道区CH2的SiGe含量的硅锗(SiGe)层形成。在这种情形下，第二源/漏区SD2可以向第二沟道区CH2施加压应变。在外延生长工艺期间或之后，第二源/漏区SD2可以用p型杂质掺杂。
在一些实施方式中，第一源/漏区SD1和第二源/漏区SD2可以是由不同的材料制成的外延图案，因此第一源/漏区SD1和第二源/漏区SD2可以在其形状和尺寸方面彼此不同。此外，与第一源/漏区SD1相比，第二源/漏区SD2可以更均匀地生长。例如，当在沿第一方向D1截取的截面图中看时，每个第二源/漏区SD2可以具有渐缩的顶部。相反，如图10D中示出的，每个第一源/漏区SD1可以具有平坦的顶部。
参照图11A至11D，第一层间绝缘层140可以形成在具有第一源/漏区SD1和第二源/漏区SD2的所得结构上。第一层间绝缘层140可以由例如硅氧化物层或硅氮氧化物层形成，或包括例如硅氧化物层或硅氮氧化物层。接下来，可以对第一层间绝缘层140进行平坦化工艺以暴露牺牲栅图案120的顶表面。平坦化工艺可以包括回蚀刻和/或CMP工艺。在一些实施方式中，在第一层间绝缘层140的形成期间，可以去除牺牲栅图案120上的栅掩模图案125。
牺牲栅图案120可以分别用栅电极GE替换。例如，栅电极GE的形成可以包括：去除暴露的牺牲栅图案120以在栅间隔物GS之间形成间隙区域；形成栅电介质层和栅导电层以顺序地填充间隙区域；以及平坦化栅电介质层和栅导电层以在每个间隙区域中形成栅电介质图案GI和栅电极GE。例如，栅电介质层可以包括例如硅氧化物层、硅氮氧化物层和具有比硅氧化物的介电常数高的介电常数的高k电介质层中的至少一种，或由例如硅氧化物层、硅氮氧化物层和具有比硅氧化物的介电常数高的介电常数的高k电介质层中的至少一种形成。栅导电层可以包括掺杂的半导体材料、导电的金属氮化物和金属中的至少一种，或由掺杂的半导体材料、导电的金属氮化物和金属中的至少一种形成。
之后，间隙区域中的栅电介质图案GI和栅电极GE可以部分地凹陷，然后盖图案GP可以分别形成在栅电极GE上。在某些实施方式中，盖图案GP可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种，或由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种形成。
栅电介质图案GI、栅电极GE、栅间隔物GS和盖图案GP可以构成栅结构130。形成在填充第二沟槽TR2的器件隔离图案ST上的栅电介质图案GI、栅电极GE、栅间隔物GS和盖图案GP可以构成虚设栅结构135。
返回参照图1和图2A至2C，第二层间绝缘层150可以形成在第一层间绝缘层140上。第二层间绝缘层150可以由例如硅氧化物层或硅氮氧化物层形成，或包括例如硅氧化物层或硅氮氧化物层。
接下来，源/漏接触CA可以形成在每个栅结构130的两侧。例如，接触孔可以形成为穿过第二层间绝缘层150和第一层间绝缘层140并暴露第一源/漏区SD1和第二源/漏区SD2。当形成接触孔时，第一源/漏区SD1的上部分和第二源/漏区SD2的上部分可以被部分地蚀刻。之后，第一导电图案160和第二导电图案165可以形成为顺序地填充每个接触孔。第一导电图案160可以是导电的阻挡层，其可以由钛氮化物、钨氮化物和钽氮化物中的至少一种形成。第二导电图案165可以是金属层，其可以由钨、钛和钽中的至少一种形成。
尽管没有示出，但是在随后的工艺中，分别联接到源/漏接触CA的互连线可以形成在第二层间绝缘层150上。互连线可以由导电材料形成或包括导电材料。
在根据本发明构思的一些实施方式的制造半导体器件的方法中，凹入区域可以使用单个掩模图案形成并且间隔物可以分别形成在凹入区域中。这使得可以在用于形成有源图案的后续工艺期间形成用于使NMOSFET区域和PMOSFET区域彼此分离的虚设图案DP。因此，可以省略深沟槽隔离工艺，该深沟槽隔离工艺在形成有源图案之后使用额外的掩模进行以使NMOSFET区域和PMOSFET区域彼此分离。也就是，根据本发明构思的一些实施方式，可以通过简化的、划算的工艺制造双沟道CMOS器件。
图12是示出根据本发明构思的一些实施方式的半导体器件的俯视图。图13A是沿图12的线A-A'截取的截面图，图13B是沿图12的线B-B'截取的截面图，图13C是沿图12的线C-C'截取的截面图。在以下的描述中，为了简洁起见，之前参照图1和图2A至2C描述的元件可以通过相似或相同的附图标记来识别，而不重复其重叠描述。
参照图12、13A、13B和13C，蚀刻停止层115可以插设在第一有源图案AP1和器件隔离图案ST之间、在第二有源图案AP2和器件隔离图案ST之间以及在虚设图案DP和器件隔离图案ST之间。换言之，每个第一沟槽TR1可以用蚀刻停止层115和器件隔离图案ST填充。蚀刻停止层115可以由例如硅氮化物层形成或包括例如硅氮化物层。
每个虚设图案DP可以包括第二下图案LP2和在第二下图案LP2上的第二上图案UP2。第二上图案UP2可以提供在器件隔离图案ST之间并可以具有在第三方向D3上突出的鳍形结构。例如，第二上图案UP2可以具有比器件隔离图案ST的顶表面高的顶表面。第二上图案UP2可以具有与第一沟道区CH1和第二沟道区CH2的顶表面基本上共平面的顶表面，如图13B所示。
栅结构130可以不仅交叉第一沟道区CH1和第二沟道区CH2而且交叉第二上图案UP2，并可以在第一方向D1上延伸。栅电极GE和在其下的栅电介质图案GI可以覆盖第一上图案UP1的顶表面和侧表面。
在本实施方式中，虚设图案DP可以在形状上类似于第一有源图案AP1和第二有源图案AP2，但是由于第二上图案UP2由绝缘材料制成，所以虚设图案DP可以提供类似于器件隔离图案ST的功能。
图14A、14B、15A和15B是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。图14A和15A是分别沿图6A和8A的线A-A'截取的截面图，图14B和15B是分别沿图6A和8A的线B-B'截取的截面图。在以下的描述中，为了简洁起见，之前参照图3A至11D描述的元件可以通过相似或相同的附图标记来识别，而不重复其重叠描述。
参照图6A、14A和14B，蚀刻停止层115可以形成为共形地覆盖图6A、6B和6C的所得结构。蚀刻停止层115可以形成为部分地填充第一沟槽TR1。蚀刻停止层115可以覆盖第二掩模图案MA2。蚀刻停止层115可以由例如硅氮化物层形成或包括例如硅氮化物层。
参照图8A、15A和15B，第一至第三初始有源图案pAP1、pAP2和pAP3的上部分可以被图案化以形成第一有源图案AP1、第二有源图案AP2和虚设图案DP。填充第二沟槽TR2的绝缘间隙填充层110和额外的绝缘间隙填充层可以被平坦化以暴露蚀刻停止层115的顶表面。接着，绝缘间隙填充层110和额外的绝缘间隙填充层可以凹陷以形成填充第一沟槽TR1和第二沟槽TR2的器件隔离图案ST。
在使绝缘间隙填充层110和额外的绝缘间隙填充层凹陷的工艺中，第二上图案UP2可以被蚀刻停止层115保护。因此，第二上图案UP2可以在凹陷工艺之后保持完整无损，与参照图8A至8C描述的之前的实施方式中的第二上图案UP2不同。之后，在器件隔离图案ST上暴露的蚀刻停止层115可以被选择性地去除。在某些实施方式中，第二掩模图案MA2也可以被去除。
后续工艺可以使用与参照图9A至11D描述的之前的实施方式中的方法类似的方法进行，因此，最终制造的半导体器件可以具有与参照图12和13A至13C描述的特征和元件基本上相同的特征和元件。
图16A至16C是示出根据本发明构思的一些实施方式的半导体器件的截面图。具体地，图16A是沿图1的线A-A'截取的截面图，图16B是沿图1的线B-B'截取的截面图，图16C是沿图1的线C-C'截取的截面图。在以下的描述中，为了简洁起见，之前参照图1和图2A至2C描述的元件可以通过相似或相同的附图标记来识别，而不重复其重叠描述。
参照图1、16A、16B和16C，每个第一有源图案AP1可以包括第一下图案LP1和在第一下图案LP1上的第一上图案UP1。每个虚设图案DP可以包括第二下图案LP2和在第二下图案LP2上的第二上图案UP2。这里，第一上图案UP1的底表面UP1b可以位于与第二上图案UP2的底表面UP2b不同的水平面处。例如，第一上图案UP1的底表面UP1b可以高于第二上图案UP2的底表面UP2b。
在一些实施方式中，当与参照图1和图2A至2C描述的第二上图案UP2相比时，第二上图案UP2的底表面UP2b可以更靠近基板100。例如，第二下图案LP2可以与栅电极GE和第一和第二源/漏区SD1和SD2间隔开相对大的距离。因此，可以防止或减少在第二下图案LP2与栅电极GE之间或在第二下图案LP2与第一和第二源/漏区SD1和SD2之间形成短路的可能性。
在某些实施方式中，尽管没有示出，但是当与参照图1和图2A至2C描述的第一上图案UP1相比时，第一上图案UP1的底表面UP1b可以更远离基板100。例如，第一下图案LP1可以相对邻近栅电极GE和第一和第二源/漏区SD1和SD2。第二下图案LP2和第二上图案UP2可以具有与参照图1和图2A至2C描述的第二下图案LP2和第二上图案UP2相同的特征。在根据本实施方式的半导体器件的情形下，通过减小第一上图案UP1的尺寸，可以减小基板100和第一上图案UP1之间的晶格常数的差异。
图17A、17B、18A和18B是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。具体地，图17A和18A是分别沿图3A和5A截取的截面图，图17B和18B是分别沿图3A和5A的线B-B'截取的截面图。在以下的描述中，为了简洁起见，之前参照图3A至11D描述的元件可以通过相似或相同的附图标记来识别，而不重复其重叠描述。
参照图3A、17A和17B，第一凹入区域RS1和第二凹入区域RS2可以形成在第一半导体层103的上部分中。在一些实施方式中，与参照图3A至3C描述的第一凹入区域RS1和第二凹入区域RS2相比，第一凹入区域RS1和第二凹入区域RS2可以形成为具有大的深度。在某些实施方式中，第一凹入区域RS1和第二凹入区域RS2可以形成为具有与参照图3A至3C描述的第一凹入区域RS1和第二凹入区域RS2相同的深度，但是本发明构思可以不限于此。
参照图5A、18A和18B，第一间隔物SP1和第二间隔物SP2可以分别形成在第一凹入区域RS1和第二凹入区域RS2中。可以进行使用第一半导体层103的暴露的顶表面作为籽晶层的选择性外延生长工艺以在第一半导体层103上形成缓冲层104，并且在一些实施方式中，缓冲层104可以形成为部分地填充第一凹入区域RS1。缓冲层104可以由与第一半导体层103相同的材料形成，或者包括与第一半导体层103相同的材料。例如，缓冲层104可以连接到第一半导体层103以形成单个一体的主体。在某些实施方式中，缓冲层104可以由与第一半导体层103相同的材料形成或包括与第一半导体层103相同的材料，但是缓冲层104和第一半导体层103可以在锗(Ge)浓度方面彼此不同。
可以进行使用缓冲层104的顶表面作为籽晶层的选择性外延生长工艺以在缓冲层104上形成第二半导体层105。在一些实施方式中，第二半导体层105可以形成为完全地填充第一凹入区域RS1。
在一些实施方式中，第二半导体层105在第三方向D3上的高度可以与参照图5A至5C描述的第二半导体层105的高度基本上相同。相反，第一间隔物SP1和第二间隔物SP2在第三方向D3上的高度可以大于参照图5A至5C描述的第一间隔物SP1和第二间隔物SP2的高度。
在某些实施方式中，由于缓冲层104的存在，第二半导体层105在第三方向D3上的高度可以小于参照图5A至5C描述的第二半导体层105的高度。相反，第一间隔物SP1和第二间隔物SP2在第三方向D3上的高度可以与参照图5A至5C描述的第一间隔物SP1和第二间隔物SP2的高度基本上相同。
后续工艺可以使用与参照图6A至11D描述的之前的实施方式中的方法类似的方法进行，因此，最终制造的半导体器件可以具有与参照图1和图16A至16C描述的特征和元件基本上相同的特征和元件。
图19A至19C是示出根据本发明构思的一些实施方式的半导体器件的截面图。具体地，图19A是沿图1的线A-A'截取的截面图，图19B是沿图1的线B-B'截取的截面图，图19C是沿图1的线C-C'截取的截面图。在以下的描述中，为了简洁起见，之前参照图1和图2A至2C描述的元件可以通过相似或相同的附图标记来识别，而不重复其重叠描述。
参照图1、19A、19B和19C，填充第一沟槽TR1a、TR1b和TR1c的器件隔离图案ST可以形成为限定第一有源图案AP1、第二有源图案AP2和虚设图案DP。与参照图1和图2A至2C描述的第一沟槽TR1不同，根据本实施方式的第一沟槽TR1a、TR1b和TR1c可以具有彼此不同的深度。例如，第二有源图案AP2之间的第一沟槽TR1b的深度可以大于虚设图案DP之间的第一沟槽TR1c的深度。第一有源图案AP1之间的第一沟槽TR1a的深度可以大于第二有源图案AP2之间的第一沟槽TR1b的深度。
换言之，填充第一沟槽TR1a、TR1b和TR1c的器件隔离图案ST在第三方向D3上的高度可以取决于其位置而变化。例如，第二有源图案AP2之间的器件隔离图案ST的高度可以大于虚设图案DP之间的器件隔离图案ST的高度。第一有源图案AP1之间的器件隔离图案ST的高度可以大于第二有源图案AP2之间的器件隔离图案ST的高度。
第一沟槽TR1a、TR1b和TR1c之间的深度关系可以基于在用于形成第一至第三初始有源图案pAP1、pAP2和pAP3的后续蚀刻工艺中的材料之间的蚀刻速率的差异而变化。
图20A和20B是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。具体地，图20A是沿图6A的线A-A'截取的截面图，图20B是沿图6A的线B-B'截取的截面图。在以下的描述中，为了简洁起见，之前参照图3A至11D描述的元件可以通过相似或相同的附图标记来识别，而不重复其重叠描述。
参照图6A、20A和20B，可以对参照图5A至5C描述的所得结构进行图案化工艺以形成第一至第三初始有源图案pAP1、pAP2和pAP3。例如，第一至第三初始有源图案pAP1、pAP2和pAP3可以通过能够蚀刻第一半导体层103、第二半导体层105、第一间隔物SP1和第二间隔物SP2中的全体的各向异性蚀刻工艺形成。在各向异性蚀刻工艺中，第一半导体层103、第二半导体层105以及第一间隔物SP1和第二间隔物SP2可以分别具有彼此不同的第一蚀刻速率、第二蚀刻速率和第三蚀刻速率。例如，第一蚀刻速率可以高于第三蚀刻速率，第二蚀刻速率可以高于第一蚀刻速率，但是本发明构思可以不限于此。例如，第一至第三蚀刻速率可以基于各向异性蚀刻工艺中使用的蚀刻配方而变化。
形成在第一初始有源图案pAP1之间的第一沟槽TR1a可以具有最大的深度。这可以是因为，在各向异性蚀刻工艺期间，在第一沟槽TR1a的位置处的第二半导体层105以最快的蚀刻速率被蚀刻。形成在第三初始有源图案pAP3之间的第一沟槽TR1c可以具有最小的深度。这可以是因为，在各向异性蚀刻工艺期间，在第一沟槽TR1c的位置处的第一间隔物SP1和第二间隔物SP2以最慢的蚀刻速率被蚀刻。与第一沟槽TR1a和TR1c相比，形成在第二初始有源图案pAP2之间的第一沟槽TR1b可以具有中间深度。
后续工艺可以使用与参照图7A至11D描述的之前的实施方式中的方法类似的方法进行，因此，最终制造的半导体器件可以具有与参照图1和图19A至19C描述的特征和元件基本上相同的特征和元件。
根据本发明构思的一些实施方式，半导体器件可以包括其沟道区由不同的半导体材料形成的n型晶体管和p型晶体管。因此，可以实现双沟道CMOS器件并提高半导体器件的电特性。此外，根据本发明构思的一些实施方式，半导体器件能够使用简化的工艺(例如没有深沟槽隔离工艺)来制造。
尽管已经具体示出并描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种变化而没有脱离权利要求书的精神和范围。
本专利申请要求于2016年4月11日在韩国知识产权局提交的韩国专利申请第10-2016-0044374号的优先权，其整个内容通过引用结合于此。

Claims (25)

1.一种半导体器件，包括：
具有NMOSFET区域和PMOSFET区域的基板；
在所述NMOSFET区域上的第一有源图案；
在所述PMOSFET区域上的第二有源图案；
在所述NMOSFET区域和所述PMOSFET区域之间的虚设图案；以及
在所述基板上的器件隔离图案，填充所述第一有源图案、所述第二有源图案和所述虚设图案之间的沟槽，
其中所述第一有源图案的上部分和所述第二有源图案的上部分具有在所述器件隔离图案之间突出的鳍形结构，
所述第一有源图案的所述上部分和所述第二有源图案的所述上部分分别包括彼此不同的半导体材料，并且
所述虚设图案的上部分包含绝缘材料。
2.根据权利要求1所述的半导体器件，其中所述第一有源图案包括在其下部分的第一下图案，
所述第一下图案包括第一半导体材料，
所述第一有源图案的所述上部分包括第二半导体材料，并且
所述第二有源图案的所述上部分包括所述第一半导体材料。
3.根据权利要求2所述的半导体器件，还包括插设在所述基板与所述第一有源图案之间、在所述基板与所述第二有源图案之间以及在所述基板与所述虚设图案之间的下半导体层，
其中所述下半导体层包括所述第一半导体材料，并且
所述下半导体层、所述第一下图案和所述第二有源图案彼此连接以形成单个一体的主体。
4.根据权利要求2所述的半导体器件，其中所述第一半导体材料包括SiGe或Ge，并且
所述第二半导体材料包括InAs、GaAs、AlAs、InGaAs、InAlAs、InAlAsSb、InP、InAlAsP、InGaAsP、GaAsSb、InAlSb、InSb、GaSb、AlSb、InGaSb、AlAsSb、InGaP、GaAsP和AlGaAs中的至少一种。
5.根据权利要求2所述的半导体器件，其中所述虚设图案包括在其下部分的第二下图案，并且
所述第二下图案包括所述第一半导体材料。
6.根据权利要求5所述的半导体器件，其中所述第二下图案的顶表面相对于所述基板位于比所述器件隔离图案的顶表面低的水平面处。
7.根据权利要求5所述的半导体器件，其中所述第一下图案的顶表面相对于所述基板位于比所述第二下图案的顶表面高的水平面处。
8.根据权利要求1所述的半导体器件，其中所述虚设图案的顶表面相对于所述基板位于比所述第一有源图案和所述第二有源图案的顶表面低的水平面处。
9.根据权利要求8所述的半导体器件，其中所述虚设图案的所述顶表面与所述器件隔离图案的顶表面共平面。
10.根据权利要求1所述的半导体器件，其中所述虚设图案的上部分具有在所述器件隔离图案之间突出的鳍形结构。
11.根据权利要求10所述的半导体器件，还包括插设在所述虚设图案和所述器件隔离图案之间的蚀刻停止图案。
12.根据权利要求1所述的半导体器件，其中所述第一有源图案、所述第二有源图案和所述虚设图案的每个提供为多个，并且
所述第一有源图案之间的沟槽的深度、所述第二有源图案之间的沟槽的深度以及所述虚设图案之间的沟槽的深度彼此不同。
13.根据权利要求1所述的半导体器件，其中所述第一有源图案和所述第二有源图案在一方向上并排地布置，
所述第一有源图案和所述第二有源图案的每个具有平行于所述方向的纵轴，并且
所述第一有源图案和所述第二有源图案之间的沟槽比至少一个其它的沟槽浅。
14.根据权利要求13所述的半导体器件，其中所述方向是第一方向，所述半导体器件还包括：
栅电极，交叉所述第一有源图案和所述第二有源图案以及所述虚设图案并在交叉所述第一方向的第二方向上延伸，
所述第一有源图案的所述上部分包括竖直地交叠所述栅电极的第一沟道区以及与所述栅电极的两侧相邻的第一源/漏区，并且
所述第二有源图案的所述上部分包括竖直地交叠所述栅电极的第二沟道区以及与所述栅电极的两侧相邻的第二源/漏区。
15.一种半导体器件，包括在基板上的第一有源图案、第二有源图案以及在所述第一有源图案和所述第二有源图案之间的虚设图案，
其中所述第一有源图案和所述第二有源图案具有不同的导电类型，
所述第一有源图案包括第一下图案和在所述第一下图案上的第一上图案，
所述虚设图案包括第二下图案和在所述第二下图案上的第二上图案，
所述第一下图案、所述第二下图案和所述第二有源图案包括相同的半导体材料，并且
所述第二上图案包括绝缘材料。
16.根据权利要求15所述的半导体器件，其中所述第一上图案和所述第二有源图案包括彼此不同的半导体材料。
17.根据权利要求16所述的半导体器件，其中所述第一下图案、所述第二下图案和所述第二有源图案包括含锗的半导体材料，并且
所述第一上图案包括III-V族半导体材料。
18.根据权利要求15所述的半导体器件，还包括在所述基板上的限定所述第一有源图案、所述第二有源图案和所述虚设图案的器件隔离图案，
所述第一上图案的至少一部分具有在所述器件隔离图案之间突出的鳍形结构，
所述第二有源图案的上部分具有在所述器件隔离图案之间突出的鳍形结构。
19.根据权利要求18所述的半导体器件，其中所述第一有源图案、所述第二有源图案和所述虚设图案的每个提供为多个，并且
所述第一有源图案之间的所述器件隔离图案的竖直高度、所述第二有源图案之间的所述器件隔离图案的竖直高度以及所述虚设图案之间的所述器件隔离图案的竖直高度彼此不同。
20.根据权利要求15所述的半导体器件，其中所述第二上图案的顶表面相对于所述基板位于比所述第一上图案的顶表面低的水平面处。
21.根据权利要求15所述的半导体器件，其中所述第二上图案的底表面位于比所述第一上图案的底表面低的水平面处。
22.一种半导体器件，包括：
具有NMOSFET区域和PMOSFET区域的基板；
在所述基板上的器件隔离图案；
在所述NMOSFET区域上的第一有源图案，延伸穿过所述器件隔离图案并具有从其延伸的第一沟道区；
在所述PMOSFET区域上的第二有源图案，延伸穿过所述器件隔离图案并具有从其延伸的第二沟道区；以及
虚设图案，延伸穿过所述器件隔离图案而不具有从其延伸的沟道区；
其中所述第一沟道区和所述第二沟道区分别包括彼此不同的第一半导体材料和第二半导体材料。
23.根据权利要求22所述的半导体器件，还包括：
在所述第一有源图案的相反两侧的第一源极区和第一漏极区；以及
在所述第二有源图案的相反两侧的第二源极区和第二漏极区；
其中所述第一源极区和所述第一漏极区对所述第一沟道区施加拉伸应变；并且
其中所述第二源极区和所述第二漏极区对所述第二沟道区施加压应变。
24.根据权利要求23所述的半导体器件，其中所述第一源极区和所述第一漏极区的半导体掺杂浓度不同于所述第一沟道区的半导体掺杂浓度；并且
其中所述第二源极区和所述第二漏极区的半导体掺杂浓度不同于所述第二沟道区的半导体掺杂浓度。
25.根据权利要求23所述的半导体器件，其中所述第一源极区和所述第一漏极区的截面形状不同于所述第二源极区和所述第二漏极区的截面形状。
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