KR20200045398A - 반도체 디바이스 및 방법 - Google Patents

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첸-후앙 후앙
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Abstract

일 실시예에서, 디바이스는: 기판으로부터 연장되는 제1 핀; 제1 핀 상에 배치된 게이트 스택; 제1 핀 내에 배치된 소스/드레인 영역; 소스/드레인 영역 위에 배치된 콘택트 에칭 스톱 층(CESL); 게이트 스택의 측면을 따라서 연장되는 게이트 스페이서; 및 CESL과 게이트 스페이서 사이에 배치된 유전체 플러그를 포함하고, 여기서 유전체 플러그, CESL, 게이트 스페이서, 및 소스/드레인 영역은 집합적으로 게이트 스택을 소스/드레인 영역으로부터 물리적으로 분리시키는 보이드를 규정한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2018년 10월 19일자로 출원된 미국 가출원 제62/747,831호의 이익을 주장하고, 이 출원은 이로써 본 명세서에 참고로 포함된다.
반도체 디바이스들은, 예를 들어, 개인 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은, 다양한 전자 응용분야들에 사용된다. 반도체 디바이스들은 전형적으로 반도체 기판 위에 절연 또는 유전체 재료 층들, 도전성 재료 층들, 및 반도체 재료 층들을 순차적으로 퇴적시키고, 다양한 재료 층들을 리소그래피를 사용하여 패터닝하여 그 상에 회로 컴포넌트들 및 요소들을 형성하는 것에 의해 제조된다.
반도체 산업은, 보다 많은 컴포넌트들이 주어진 면적 내에 집적될 수 있게 해주는, 최소 피처 사이즈의 지속적인 감소에 의해 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도를 계속하여 개선시키고 있다. 그렇지만, 최소 피처 사이즈들이 감소됨에 따라, 해결되어야 하는 부가의 문제들이 발생한다.
일 실시예에서, 디바이스는: 기판으로부터 연장되는 제1 핀; 제1 핀 상에 배치된 게이트 스택; 제1 핀 내에 배치된 소스/드레인 영역; 소스/드레인 영역 위에 배치된 콘택트 에칭 스톱 층(CESL); 게이트 스택의 측면을 따라서 연장되는 게이트 스페이서; 및 CESL과 게이트 스페이서 사이에 배치된 유전체 플러그를 포함하고, 여기서 유전체 플러그, CESL, 게이트 스페이서, 및 소스/드레인 영역은 집합적으로 게이트 스택을 소스/드레인 영역으로부터 물리적으로 분리시키는 보이드를 규정한다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처들이 축척대로 그려져 있지 않음에 유의해야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명확함을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따른, FinFET의 일 예를 3차원 뷰로 예시하고 있다.
도 2 내지 도 18c는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 스테이지들의 단면도들이다.
도 19a 내지 도 19c는 일부 실시예들에 따른, FinFET들을 예시하고 있다.
도 20a 내지 도 20c는 일부 다른 실시예들에 따른, FinFET들을 예시하고 있다.
하기의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 하기의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가의 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 그에 부가하여, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위에(above)" "상부(upper)" 및 이와 유사한 것과 같은, 공간 관계어들(spatially relative terms)은, 본 명세서에서 설명의 편의를 위해, 도면들에 예시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간 관계어들은 도면들에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간 관계 기술어들(spatially relative descriptors)도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예들에 따르면, 다수의 게이트 스페이서들이 FinFET에 대해 형성되고, 게이트 스페이서들 중 하나는 결과적인 FinFET 내에 보이드(void)를 규정하도록 제거된다. 보이드는 제거된 게이트 스페이서에 의해 이전에 점유된 영역의 적어도 일 부분을 점유하고, 최종 FinFET 디바이스에 남아 있다. FinFET의 게이트 전극들과 소스/드레인 영역들 사이의 영역들이 높은 비유전율(relative permittivity)을 갖도록, 보이드는 공기로 충전될 수 있거나 진공 상태(vacuum)에 있을 수 있다. 따라서, FinFET의 게이트 전극들과 소스/드레인 콘택트들 사이의 커패시턴스가 감소되고, 그에 의해 FinFET에서의 전류 누설을 감소시킬 수 있다.
도 1은 일부 실시예들에 따른, 단순화된 FinFET들(Fin Field-Effect Transistors)의 일 예를 3차원 뷰로 예시하고 있다. FinFET들의 일부 다른 피처들(아래에서 논의됨)은 예시 명확성을 위해 생략되었다. 예시된 FinFET들은, 예를 들어, 하나의 트랜지스터 또는, 2개의 트랜지스터와 같은, 다수의 트랜지스터들로서 동작하기 위해 어떤 방식으로 전기적으로 접속되거나 커플링될 수 있다.
FinFET들은 기판(50)으로부터 연장되는 핀들(fins)(52)을 포함한다. 격리 영역들(56)은 기판(50) 위에 배치되고, 핀들(52)은 이웃하는 격리 영역들(56) 사이로부터 위쪽으로 돌출한다. 비록 격리 영역들(56)이 기판(50)으로부터 분리되어 있는 것으로 설명/예시되어 있지만, 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판만 또는 격리 영역들을 포함한 반도체 기판을 지칭하기 위해 사용될 수 있다. 부가적으로, 비록 핀들(52)이 기판(50)의 단일 연속 재료인 것으로 예시되어 있지만, 핀들(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀들(52)은 이웃하는 격리 영역들(56) 사이에서 연장되는 부분들을 지칭한다.
게이트 유전체들(106)은 핀들(52)의 측벽들을 따라 그리고 핀들(52)의 상부면들 위에 있으며, 게이트 전극들(108)은 게이트 유전체들(106) 위에 있다. 소스/드레인 영역들(92)은 게이트 유전체들(106) 및 게이트 전극들(108)과 관련하여 핀(52)의 양측에(in opposite sides) 배치된다. 게이트 스페이서들(86)은 소스/드레인 영역들(92)을 게이트 유전체들(106) 및 게이트 전극들(108)로부터 분리시킨다. 다수의 트랜지스터들이 형성되는 실시예들에서, 소스/드레인 영역들(92)은 다양한 트랜지스터들 간에 공유될 수 있다. 하나의 트랜지스터가 다수의 핀들(52)로부터 형성되는 실시예들에서, 이웃하는 소스/드레인 영역들(92)은, 에피택셜 성장에 의해 소스/드레인 영역들(92)을 합체(coalescing)시키는 것을 통해, 또는 소스/드레인 영역들(92)을 동일한 소스/드레인 콘택트와 커플링시키는 것을 통해서와 같이, 전기적으로 접속될 수 있다.
도 1은 몇몇 기준 단면들을 추가로 예시하고 있다. 단면 A-A는 이웃하는 소스/드레인 영역들(92) 아래쪽의 격리 영역들(56)의 부분들을 따른 것이다. 단면 B-B는 단면 A-A에 평행하고 핀(52)의 길이방향 축을 따른 것이다. 단면 C-C는 단면 A-A에 평행하고 합체된 소스/드레인 영역들(92) 사이의 격리 영역들(56)의 부분들을 따른 것이다. 단면 D-D는 단면 A-A에 수직하고 게이트 전극(108)의 길이방향 축을 따른 것이다. 단면 E-E는 단면 A-A에 수직이며 이웃하는 소스/드레인 영역들(92)과 교차한다. 후속 도면들은 명확함을 위해 이러한 참조 단면들을 참조한다.
본 명세서에서 논의된 일부 실시예들은 게이트-라스트 프로세스(gate-last process)를 사용하여 형성된 FinFET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은, 평면 FET들과 같은, 평면 디바이스들에서 사용되는 양태들을 고려한다.
도 2, 도 3, 도 4, 도 5, 및 도 6은 일부 실시예들에 따른, FinFET들의 제조에서의 중간 스테이지들의 3차원 뷰들이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p-형 또는 n-형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판, 또는 이와 유사한 것과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 산화물 층, 또는 이와 유사한 것일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은, NMOS 트랜지스터들과 같은, n-형 디바이스들, 예컨대, n-형 FinFET들을 형성하기 위한 것일 수 있다. 영역(50P)은, PMOS 트랜지스터들과 같은, p-형 디바이스들, 예컨대, p-형 FinFET들을 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑 영역들, 격리 구조체들 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀들(52)이 기판(50) 내에 형성된다. 핀들(52)은 반도체 스트립들(semiconductor strips)이다. 일부 실시예들에서, 핀들(52)은 기판(50) 내에 트렌치들을 에칭하는 것에 의해 기판(50) 내에 형성될 수 있다. 에칭은, 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE), 이와 유사한 것, 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀들(52)은 임의의 적당한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(52)은, 더블 패터닝(double-patterning) 또는 멀티 패터닝(multi-patterning) 프로세스들을 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 프로세스들은 포토리소그래피와 자기 정렬 프로세스들을 결합하여, 예를 들어, 단일 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은, 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 함께 형성된다. 희생 층은 이어서 제거되고, 남아 있는 스페이서들은 이어서 핀들을 패터닝하는 데 사용될 수 있다.
도 4에서, 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역들(56)은 이웃하는 핀들(52) 사이에서 기판(50) 위에 형성된다. STI 영역들(56)을 형성하는 일 예로서, 절연 재료가 중간 구조체 위에 형성된다. 절연 재료는, 실리콘 산화물과 같은 산화물, 질화물, 이와 유사한 것, 또는 이들의 조합일 수 있으며, 고밀도 플라스마 화학적 기상 퇴적(high density plasma chemical vapor deposition, HDP-CVD), 유동성 화학적 기상 퇴적(flowable chemical vapor deposition, FCVD)(예컨대, 원격 플라스마 시스템에서의 화학적 기상 퇴적(CVD) 기반 재료 퇴적 및 이를 산화물과 같은 다른 재료로 전환(convert)시키기 위한 후경화(post curing)), 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 일단 형성되면 어닐 프로세스가 수행될 수 있다. 일 실시예에서, 절연 재료는 잉여 절연 재료(excess insulation material)가 핀들(52)을 커버하도록 형성된다. 일부 실시예들은 다수의 층들을 이용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(도시되지 않음)가 먼저 기판(50) 및 핀들(52)의 표면을 따라 형성될 수 있다. 그 후에, 앞서 논의된 것들과 같은, 충전 재료가 라이너 위에 형성될 수 있다. 핀들(52) 위의 잉여 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 일부 실시예들에서, 화학 기계적 폴리싱(chemical mechanical polish, CMP), 에치백 프로세스(etch back process), 또는 이들의 조합들, 또는 이와 유사한 것과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스가 완료된 후에 핀들(52)의 상부면들과 절연 재료가 동일한 높이로 되어(level) 있도록 평탄화 프로세스는 핀들(52)을 노출시킨다. 절연 재료는 이어서 리세싱되고, 절연 재료의 남아 있는 부분들이 STI 영역들(56)을 형성한다. 영역(50N) 및 영역(50P)에서의 핀들(52)의 상부 부분들이 이웃하는 STI 영역들(56) 사이로부터 돌출하도록 절연 재료가 리세싱된다. 게다가, STI 영역들(56)의 상부면들은 예시된 바와 같은 평탄면(flat surface), 볼록면(convex surface), (디싱(dishing)과 같은) 오목면(concave surface), 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상부면들은 적절한 에칭에 의해 평탄하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역들(56)은, 절연 재료의 재료에 대해 선택적인(예컨대, 핀들(52)의 재료보다 빠른 속도로 절연 재료의 재료를 에칭하는) 에칭 프로세스와 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어, 희석 플루오르화 수소(dilute hydrofluoric, dHF) 산을 사용하는 적당한 에칭 프로세스에 의한 화학적 산화물 제거가 사용될 수 있다.
앞서 설명된 프로세스는 핀들(52)이 어떻게 형성될 수 있는지의 일례에 불과하다. 일부 실시예들에서, 핀들은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 아래에 놓인 기판(50)을 노출시키도록 유전체 층을 관통하게 에칭될 수 있다. 호모에피택셜 구조체들(homoepitaxial structures)이 트렌치들 내에 에피택셜적으로 성장될 수 있고, 호모에피택셜 구조체들이 유전체 층으로부터 돌출하여 핀들을 형성하도록 유전체 층이 리세싱될 수 있다. 그에 부가하여, 일부 실시예들에서, 핀들(52)에 대해 헤테로에피택셜 구조체들(heteroepitaxial structures)이 사용될 수 있다. 예를 들어, STI 영역들(56)의 절연 재료가 핀들(52)과 함께 평탄화된 후에, 핀들(52)이 리세싱될 수 있고, 핀들(52)과 상이한 재료가 리세싱된 핀들(52) 위에 에피택셜적으로 성장될 수 있다. 그러한 실시예들에서, 핀들(52)은 리세싱된 재료는 물론 리세싱된 재료 위에 배치된 에피택셜적으로 성장된 재료를 포함한다. 다른 추가의 실시예에서, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 관통하게 에칭될 수 있다. 헤테로에피택셜 구조체들이 이어서 기판(50)과 상이한 재료를 사용하여 트렌치들 내에 에피택셜적으로 성장될 수 있고, 헤테로에피택셜 구조체들이 유전체 층으로부터 돌출하여 핀들(52)을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조체들이 에피택셜적으로 성장되는 일부 실시예들에서, 에피택셜적으로 성장된 재료들은 성장 동안 인시츄(in situ) 도핑될 수 있으며, 이는 이전 및 후속 주입들을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
그럼에도 게다가, 영역(50P)(예컨대, PMOS 영역)에서의 재료와 상이한 재료를 영역(50N)(예컨대, NMOS 영역)에 에피택셜적으로 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(52)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순 게르마늄(pure germanium) 또는 실질적으로 순 게르마늄(substantially pure germanium), III-V족 화합물 반도체, II-VI족 화합물 반도체, 또는 이와 유사한 것으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP, 및 이와 유사한 것을 포함하지만, 이들로 제한되지 않는다.
게다가, 적절한 웰들(wells)(도시되지 않음)이 핀들(52) 및/또는 기판(50) 내에 형성될 수 있다. 일부 실시예들에서, P 웰은 영역(50N) 내에 형성될 수 있고, N 웰은 영역(50P) 내에 형성될 수 있다. 일부 실시예들에서, P 웰 또는 N 웰이 영역(50N) 및 영역(50P) 둘 다 내에 형성된다.
상이한 웰 유형들을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(도시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 영역(50N)에서 핀들(52) 및 STI 영역들(56) 위에 형성될 수 있다. 포토레지스트는, PMOS 영역과 같은, 기판(50)의 영역(50P)을 노광시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 일단 패터닝되면, n-형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n-형 불순물들이, NMOS 영역과 같은, 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 기능할 수 있다. n-형 불순물들은, 약 1017 cm-3 내지 약 1018 cm-3와 같은, 1018 cm-3 이하의 농도로 영역에 주입되는 인, 비소, 안티몬, 또는 이와 유사한 것일 수 있다. 주입 이후에, 포토레지스트는, 허용가능한 애싱 프로세스에 의해서와 같이, 제거된다.
영역(50P)의 주입에 뒤이어서, 포토레지스트가 영역(50P)에서의 핀들(52) 및 STI 영역들(56) 위에 형성된다. 포토레지스트는, NMOS 영역과 같은, 기판(50)의 영역(50N)을 노광시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 일단 패터닝되면, p-형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-형 불순물들이, PMOS 영역과 같은, 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 기능할 수 있다. p-형 불순물들은, 약 1017 cm-3 내지 약 1018 cm-3와 같은, 1018 cm-3 이하의 농도로 영역에 주입되는 붕소, BF2, 인듐, 또는 이와 유사한 것일 수 있다. 주입 이후에, 포토레지스트는, 허용가능한 애싱 프로세스에 의해서와 같이, 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입들 이후에, 주입된 p-형 및/또는 n-형 불순물들을 활성화시키기 위해 어닐이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인시츄 도핑될 수 있고, 이는 주입들을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체 층(60)이 핀들(52) 상에 형성된다. 더미 유전체 층(60)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합, 또는 이와 유사한 것일 수 있고, 허용가능한 기술들에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트 층(62)이 더미 유전체 층(60) 위에 형성되고, 마스크 층(64)이 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 퇴적되고 이어서, CMP에 의해서와 같이, 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 퇴적될 수 있다. 더미 게이트 층(62)은 도전성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물들, 금속 실리사이드들, 금속 산화물들, 및 금속들을 포함한 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리적 기상 퇴적(physical vapor deposition, PVD), CVD, 스퍼터 퇴적, 또는 도전성 재료들을 퇴적시키기 위한 본 기술분야에 공지되고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 격리 영역들의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 이루어질 수 있다. 마스크 층(64)은, 예를 들어, SiN, SiON, 또는 이와 유사한 것을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)이 예시 목적들을 위해서만 핀들(52)만을 커버하는 것으로 도시되어 있음에 유의해야 한다. 일부 실시예들에서, 더미 유전체 층(60)이 STI 영역들(56)을 커버하여, 더미 게이트 층(62)과 STI 영역들(56) 사이에 연장되도록, 더미 유전체 층(60)이 퇴적될 수 있다.
도 6에서, 마스크 층(64)은 마스크들(74)을 형성하도록 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝된다. 마스크들(74)의 패턴이 이어서 더미 게이트들(72)을 형성하도록 허용가능한 에칭 기술에 의해 더미 게이트 층(62)으로 전사된다. 마스크들(74)의 패턴이 더미 게이트 유전체들(70)을 형성하도록 더미 유전체 층(60)으로 추가로 전사된다. 더미 게이트들(72)은 핀들(52)의 각자의 채널 영역들을 커버한다. 마스크들(74)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트들(72)은 각자의 에피택셜 핀들(52)의 길이 방향에 실질적으로 수직인 길이 방향을 또한 가질 수 있다.
도 7a 내지 도 17e는 일부 실시예들에 따른, FinFET들의 제조에서의 추가의 중간 스테이지들의 단면도들이다. 도 7a 내지 도 17e는 영역(50N) 및 영역(50P) 중 어느 하나에서의 피처들을 예시하고 있다. 예를 들어, 예시된 구조들은 영역(50N) 및 영역(50P) 둘 다에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조들에서의 차이점들(있는 경우)은 각각의 도면에 동반되는 텍스트에 설명되어 있다. 도 1에 예시된 참조 단면 A-A를 따른 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a가 예시되어 있다. 도 1에 예시된 참조 단면 B-B를 따른 도 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 및 17b가 예시되어 있다. 도 1에 예시된 참조 단면 C-C를 따른 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 및 도 17c가 예시되어 있다. 도 1에 예시된 참조 단면 D-D를 따른 도 7d, 도 8d, 도 9d, 도 10d, 도 11d, 도 12d, 도 13d, 도 14d, 도 15d, 도 16d, 및 도 17d가 예시되어 있다. 도 1에 예시된 참조 단면 E-E를 따른 도 7e, 도 8e, 도 9e, 도 10e, 도 11e, 도 12e, 도 13e, 도 14e, 도 15e, 도 16e, 및 도 17e가 예시되어 있다.
도 7a 내지 도 7e에서, 제1 게이트 스페이서 층(80)이 마스크들(74), 더미 게이트들(72), 더미 게이트 유전체들(70), STI 영역들(56), 및/또는 핀들(52)의 노출된 표면들 상에 형성된다. 제1 게이트 스페이서 층(80)은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄질화물, 실리콘 산탄화물, 실리콘, 금속 산화물들, 이와 유사한 것, 또는 이들의 조합과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 이와 유사한 것과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다.
제1 게이트 스페이서 층(80)의 형성 이후에, 저농도로 도핑된 소스/드레인(lightly doped source/drain, LDD) 영역들(82)에 대한 주입들이 수행된다. 상이한 디바이스 유형들을 갖는 실시예들에서, 포토레지스트와 같은, 마스크가, 영역(50P)을 노출시키면서, 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예컨대, p-형) 불순물들이 영역(50P)에서의 노출된 핀들(52) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. 후속하여, 포토레지스트와 같은, 마스크가 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물들(예컨대, n-형)이 영역(50N)에서의 노출된 핀들(52) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. n-형 불순물들은 이전에 논의된 n-형 불순물들 중 임의의 것일 수 있고, p-형 불순물들은 이전에 논의된 p-형 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물들을 활성화시키기 위해 어닐이 사용될 수 있다.
LDD 영역들(82)의 형성 이후에, 제2 게이트 스페이서 층(84)이 제1 게이트 스페이서 층(80) 상에 형성된다. 제2 게이트 스페이서 층(84)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산탄질화물, 실리콘 질화물, 이와 유사한 것, 또는 이들의 조합과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 이와 유사한 것과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다. 제2 게이트 스페이서 층(84)은 도핑되고, n-형 불순물들(예컨대, 인) 또는 p-형 불순물들(예컨대, 붕소)로 도핑될 수 있다. 특히, 제2 게이트 스페이서 층(84)은 제1 게이트 스페이서 층(80)과 상이한 유전체 재료이다. 제2 게이트 스페이서 층(84) 및 제1 게이트 스페이서 층(80)은 동일한 에칭 프로세스에 비해 높은 에칭 선택도를 가지며, 예컨대, 에칭 프로세스 동안 제2 게이트 스페이서 층(84)의 에칭 속도는 제1 게이트 스페이서 층(80)의 에칭 속도보다 크다. 아래에서 추가로 논의되는 바와 같이, 제2 게이트 스페이서 층(84)은 후속 프로세싱에서 도핑되며, 이는 제2 게이트 스페이서 층(84)과 제1 게이트 스페이서 층(80) 사이의 에칭 선택도를 추가로 증가시킨다.
제2 게이트 스페이서 층(84)의 형성 이후에, 제3 게이트 스페이서 층(90)이 제2 게이트 스페이서 층(84) 상에 형성된다. 제3 게이트 스페이서 층(90)은 제2 게이트 스페이서 층(84)의 후보 유전체 재료들 중에서 선택된 유전체 재료로 형성되고, 제2 게이트 스페이서 층(84)을 형성하는 후보 방법들 중에서 선택된 방법에 의해 형성될 수 있거나, 또는 상이한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제3 게이트 스페이서 층(90)은 제2 게이트 스페이서 층(84)과 상이한 재료로 형성된다.
상세하게는, 제3 게이트 스페이서 층(90)이 제1 게이트 스페이서 층(80)에 대해 높은 에칭 선택도를 또한 갖도록, 제3 게이트 스페이서 층(90)이 제2 게이트 스페이서 층(84)과 동일한 유전체 재료로 형성된다. 아래에서 추가로 논의되는 바와 같이, 제3 게이트 스페이서 층(90)은 후속 프로세싱에서 또한 도핑되며, 이는 제3 게이트 스페이서 층(90)과 제1 게이트 스페이서 층(80) 사이의 에칭 선택도를 추가로 증가시킨다.
도 8a 내지 도 8e에서, 에피택셜 소스/드레인 영역들(92)은 각자의 채널 영역들(58)에 응력을 가하도록 핀들(52) 내에 형성되고, 그에 의해 성능을 개선시킨다. 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(92)의 각자의 이웃하는 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(92)이 핀들(52) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 핀들(52) 내로 연장될 수 있고 핀들(52)을 또한 관통할 수 있다. 에피택셜 소스/드레인 영역들(92)이 결과적인 FinFET들의 후속하여 형성된 게이트들을 단락(short out)시키지 않도록, 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)은 에피택셜 소스/드레인 영역들(92)을 더미 게이트들(72)로부터 적절한 측방 거리만큼 분리시키는 데 사용된다.
영역(50N), 예컨대, NMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 영역(50P), 예컨대, PMOS 영역을 마스킹하고, 핀들(52) 내에 리세스들을 형성하도록 영역(50N)에서의 핀들(52)의 소스/드레인 영역들을 에칭하는 것에 의해 형성될 수 있다. 이어서, 영역(50N)에서의 에피택셜 소스/드레인 영역들(92)이 리세스들 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역들(92)은, n-형 FinFET들에 적절한 것과 같은, 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘이면, 영역(50N)에서의 에피택셜 소스/드레인 영역들(92)은, 실리콘, SiC, SiCP, SiP, 또는 이와 유사한 것과 같은, 채널 영역(58)에 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. 영역(50N)에서의 에피택셜 소스/드레인 영역들(92)은 핀들(52)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고 패싯들(facets)을 가질 수 있다.
영역(50P), 예컨대, PMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 영역(50N), 예컨대, NMOS 영역을 마스킹하고, 핀들(52) 내에 리세스들을 형성하도록 영역(50P)에서의 핀들(52)의 소스/드레인 영역들을 에칭하는 것에 의해 형성될 수 있다. 이어서, 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)이 리세스들 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역들(92)은, p-형 FinFET들에 적절한 것과 같은, 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘이면, 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)은, SiGe, SiGeB, Ge, GeSn, 또는 이와 유사한 것과 같은, 채널 영역(58)에 압축 변형(compressive strain)을 가하는 재료들을 포함할 수 있다. 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)은 핀들(52)의 각자의 표면들로부터 융기된 표면들을 또한 가질 수 있고 패싯들을 가질 수 있다.
일부 실시예들에서, 제3 게이트 스페이서 층(90)은 에피택셜 소스/드레인 영역들(92)을 형성하기 위한 프로세스 동안 형성되고, 제3 게이트 스페이서 층(90)은 각각의 영역 내에 형성될 수 있다. 예를 들어, 영역(50P)이 마스킹되어 있는 동안, 제3 게이트 스페이서 층(90)이 영역(50N) 내에 에피택셜 소스/드레인 영역들(92)과 함께 형성될 수 있고, 영역(50N)이 마스킹되어 있는 동안, 제3 게이트 스페이서 층(90)이 영역(50P) 내에 에피택셜 소스/드레인 영역들(92)과 함께 형성될 수 있다. 제3 게이트 스페이서 층(90)은 핀들(52)의 소스/드레인 영역들의 리세싱 동안 부가의 에칭 마스크로서 기능하여, 핀들(52)의 소스/드레인 영역들의 에칭 동안 제2 게이트 스페이서 층(84)의 수직 부분들을 보호한다. 소스/드레인 리세스들은 따라서 보다 큰 깊이 및 보다 좁은 폭으로 형성될 수 있다.
핀들(52)의 소스/드레인 영역들의 리세싱 동안, 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)이 에칭된다. 개구부들이 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)에 형성되어, 핀들(52)의 소스/드레인 영역들을 노출시키고, 개구부들이 에피택셜 소스/드레인 영역들(92)에 대한 리세스들을 형성하도록 핀들(52) 내로 연장된다. 에칭은, 예컨대, 건식 에칭과 같은, 이방성 에칭일 수 있다. 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)은 상이한 프로세스들에서 에칭될 수 있다(또는 에칭되지 않을 수 있다).
에피택셜 소스/드레인 영역들(92) 및/또는 핀들(52)은, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위한 앞서 논의된 프로세스와 유사하게, 소스/드레인 영역들을 형성하도록 도펀트들로 주입되고, 뒤이어서 어닐링될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n-형 및/또는 p-형 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에 에피택셜 소스/드레인 영역들(92)을 형성하는 데 사용되는 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들의 상부면들은 핀들(52)의 측벽들을 넘어 외측으로 측방으로 확장되는 패싯들을 갖는다. 일부 실시예들에서, 이러한 패싯들은 예시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역들(92)을 병합시킨다. 보이드들(94)이, 인접한 핀들(52) 사이에서, 병합된 에피택셜 소스/드레인 영역들(92) 아래쪽에 형성된다. 2개 이상의 인접한 영역이 병합될 수 있다. (아래에서 추가로 논의되는) 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(92)은 에피택시 프로세스가 완료된 후에 분리된 채로 유지된다.
에피택셜 소스/드레인 영역들(92)의 도핑 동안, 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)이 또한 도핑될 수 있다. 예를 들어, 도핑이 주입에 의한 것일 때, 일부 불순물들이 다양한 스페이서들에 주입될 수 있다. 마찬가지로, 도핑이 성장 동안 인시츄로 수행될 때, 다양한 스페이서들이 에피택시 프로세스의 도펀트 전구체들에 노출될 수 있다. 제3 게이트 스페이서 층(90)이 제2 게이트 스페이서 층(84)을 커버하기 때문에, 제2 게이트 스페이서 층(84)은 제3 게이트 스페이서 층(90)보다 낮은 도펀트 농도를 가질 수 있다. 마찬가지로, 제2 게이트 스페이서 층(84)이 제1 게이트 스페이서 층(80)을 커버하기 때문에, 제1 게이트 스페이서 층(80)은 제2 게이트 스페이서 층(84)보다 낮은 도펀트 농도를 가질 수 있다. 게다가, 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)의 일부 영역들(예컨대, 상부 영역들)은 스페이서 층들의 다른 영역들(예컨대, 하부 영역들)보다 높은 불순물 농도로 도핑될 수 있다. 앞서 논의된 마스킹 단계들로 인해, 영역(50N)에서의 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)은 영역(50N)에서의 에피택셜 소스/드레인 영역들(92)과 동일한 불순물들로 도핑된다. 마찬가지로, 영역(50P)에서의 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)은 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)과 동일한 불순물들로 도핑된다. 그와 같이, 각각의 에피택셜 소스/드레인 영역(92)의 도전성 유형(예컨대, 다수 캐리어 유형)은 에피택셜 소스/드레인 영역(92)에 인접한 제1 게이트 스페이서 층(80), 제2 게이트 스페이서 층(84), 및 제3 게이트 스페이서 층(90)의 부분들과 동일하다.
에피택셜 소스/드레인 영역들(92)이 형성된 후에, 제1 게이트 스페이서 층(80) 및 제2 게이트 스페이서 층(84)의 남아 있는 부분들은, 제각기, 제1 게이트 스페이서들(86) 및 제2 게이트 스페이서들(88)을 형성한다. 게다가, 제3 게이트 스페이서 층(90)이 부분적으로 제거된다. 제거는, 고온 H3PO4 산(hot H3PO4 acid)을 사용하는 습식 에칭과 같은, 적절한 에칭 프로세스에 의해 이루어질 수 있다. 일부 실시예들에서, 제3 게이트 스페이서 층(90)의 잔여 부분들이 제거 이후에 남아 있으며, 잔여 부분들은 제2 게이트 스페이서들(88)과 에피택셜 소스/드레인 영역들(92)의 융기된 표면들 사이에 그리고 에피택셜 소스/드레인 영역들(92)의 보이드들(94) 내에 배치된다. 제3 게이트 스페이서 층(90)의 잔여 부분들은 잔여 스페이서들(96)이라고 지칭된다.
도 9a 내지 도 9e에서, 콘택트 에칭 스톱 층(CESL)(98)은 제2 게이트 스페이서들(88)을 따라서 그리고 에피택셜 소스/드레인 영역들(92) 및 잔여 스페이서들(96) 위에 형성된다. CESL(98)은 제1 게이트 스페이서 층(80)의 후보 유전체 재료들 중에서 선택된 유전체 재료로 형성될 수 있거나, 또는 상이한 유전체 재료를 포함할 수 있다. CESL(98)은 제1 게이트 스페이서 층(80)을 형성하는 후보 방법들 중에서 선택된 방법에 의해 형성될 수 있거나, 또는 상이한 방법에 의해 형성될 수 있다. 특히, CESL(98)은 제2 게이트 스페이서 층(84)과 상이한 유전체 재료이다. 제2 게이트 스페이서 층(84) 및 CESL(98)은 동일한 에칭 프로세스에 비해 높은 에칭 선택도를 가지며, 예컨대, 에칭 프로세스 동안 제2 게이트 스페이서 층(84)의 에칭 속도는 CESL(98)의 에칭 속도보다 크다. 일부 실시예들에서, CESL(98) 및 제1 게이트 스페이서 층(80)은 동일한 유전체 재료로 형성된다.
게다가, 제1 층간 유전체(ILD)(100)는 CESL(98) 위에 퇴적된다. 제1 ILD(100)는 유전체 재료로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적당한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass), 또는 이와 유사한 것을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다.
도 10a 내지 도 10e에서, 제1 ILD(100)의 상부면들을 더미 게이트들(72) 또는 마스크들(74)의 상부면들과 동일한 높이로 레벨링(level)하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 마스크들(74) 위의 CESL(98)의 부분들을 제거하고, 더미 게이트들(72) 상의 마스크들(74)을 또한 제거할 수 있다. 평탄화 프로세스 이후에, 더미 게이트들(72), 제1 게이트 스페이서들(86), 제2 게이트 스페이서들(88), CESL(98), 및 제1 ILD(100)의 상부면들은 동일한 높이로 되어 있다. 그에 따라, 더미 게이트들(72)의 상부면들은 제1 ILD(100)를 통해 노출된다. 일부 실시예들에서, 마스크들(74)은 유지될 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD(100)의 상부면을 마스크들(74)의 상부면들과 동일한 높이로 레벨링한다.
도 11a 내지 도 11e에서, 리세스들(104)이 형성되도록, 더미 게이트들(72) 및 마스크들(74)이, 존재하는 경우, 에칭 단계(들)에서 제거된다. 리세스들(104) 내의 더미 게이트 유전체들(70)이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(72)만이 제거되며 더미 게이트 유전체들(70)은 남아 있고 리세스들(104)에 의해 노출된다. 일부 실시예들에서, 더미 게이트 유전체들(70)은 다이의 제1 영역(예컨대, 코어 로직 영역)에서는 리세스들(104)로부터 제거되고 다이의 제2 영역(예컨대, 입/출력 영역)에서는 리세스들(104) 내에 유지된다. 일부 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 게이트 스페이서들(86), 제2 게이트 스페이서들(88), CESL(98), 또는 제1 ILD(100)를 에칭하지 않으면서, 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(104)는 각자의 핀(52)의 채널 영역(58)을 노출시킨다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체들(70)은 더미 게이트들(72)이 에칭될 때 에칭 스톱 층들로서 사용될 수 있다. 더미 게이트 유전체들(70)은 이어서 더미 게이트들(72)의 제거 이후에 임의로 제거될 수 있다.
도 12a 내지 도 12e에서, 게이트 유전체들(106) 및 게이트 전극들(108)은 대체 게이트들을 위해 형성된다. 도 12f는 도 12b의 영역(10)의 상세 뷰를 예시하고 있다. 게이트 유전체들(106)은, 핀들(52)의 상부면들 및 측벽들 상에 그리고 제1 게이트 스페이서들(86)의 측벽들 상에와 같이, 리세스들(104) 내에 컨포멀하게 퇴적된다. 게이트 유전체들(106)은 제1 ILD(100)의 상부면 상에 또한 형성될 수 있다. 일부 실시예들에 따르면, 게이트 유전체들(106)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층들을 포함한다. 일부 실시예들에서, 게이트 유전체들(106)은 하이-k 유전체 재료를 포함하고, 이 실시예들에서, 게이트 유전체들(106)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체들(106)의 형성 방법들은 MBD(Molecular-Beam Deposition), ALD, PECVD, 및 이와 유사한 것을 포함할 수 있다. 더미 게이트 유전체들(70)이 리세스들(104) 내에 남아 있는 실시예들에서, 게이트 유전체들(106)은 더미 게이트 유전체들(70)의 재료(예컨대, SiO2)를 포함한다.
게이트 전극들(108)은, 제각기, 게이트 유전체들(106) 위에 퇴적되고, 리세스들(104)의 남아 있는 부분들을 충전한다. 게이트 전극들(108)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합들, 또는 이들의 다층들과 같은, 금속 함유 재료를 포함할 수 있다. 예를 들어, 비록 단일 층 게이트 전극(108)이 도 12a 내지 도 12d에 예시되어 있지만, 게이트 전극(108)은, 도 12f에 예시된 바와 같이, 임의의 수의 라이너 층들(108A), 임의의 수의 일함수 튜닝 층들(work function tuning layers)(108B), 및 충전 재료(108C)를 포함할 수 있다. 게이트 전극들(108)의 충전 이후에, 게이트 유전체들(106)의 잉여 부분들 및 게이트 전극들(108)의 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 잉여 부분들은 제1 ILD(100)의 상부면 위에 있다. 게이트 전극들(108) 및 게이트 유전체들(106)의 재료의 남아 있는 부분들은 따라서 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(108) 및 게이트 유전체들(106)은 집합적으로 "게이트 스택"이라고 지칭될 수 있다. 게이트 및 게이트 스택들은 핀들(52)의 채널 영역(58)의 측벽들을 따라서 연장될 수 있다.
각각의 영역에서의 게이트 유전체들(106)이 동일한 재료들로 형성되도록 영역(50N) 및 영역(50P)에서의 게이트 유전체들(106)의 형성이 동시에 일어날 수 있으며, 각각의 영역에서의 게이트 전극들(108)이 동일한 재료들로 형성되도록 게이트 전극들(108)의 형성이 동시에 일어날 수 있다. 일부 실시예들에서, 게이트 유전체들(106)이 상이한 재료들일 수 있도록, 각각의 영역에서의 게이트 유전체들(106)이 구별되는 프로세스들에 의해 형성될 수 있고, 그리고/또는 게이트 전극들(108)이 상이한 재료들일 수 있도록, 각각의 영역에서의 게이트 전극들(108)이 구별되는 프로세스들에 의해 형성될 수 있다. 구별되는 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 13a 내지 도 13e에서, 보호 캡들(110)은 제1 ILD(100) 위에 형성된다. 보호 캡들(110)은 후속 에칭 프로세스들에서 제1 ILD(100)를 보호하여, 제1 ILD(100)의 제거를 방지할 것이다. 보호 캡들(110)은, 티타늄 질화물, 티타늄, 탄탈륨 질화물, 탄탈륨, 또는 이와 유사한 것과 같은, 금속을 포함하는 재료로 형성될 수 있다. 보호 캡들(110)은, 실리콘 질화물, 실리콘 탄화물, 또는 이와 유사한 것과 같은, 비금속 재료로 또한 형성될 수 있다. 보호 캡들(110)을 형성하는 일예로서, 제1 ILD(100)는, 예컨대, 에치백 프로세스를 사용하여 리세싱될 수 있다. 보호 캡들(110)은 이어서 PVD, RFPVD(Radio Frequency PVD), ALD(Atomic Layer Deposition), 또는 이와 유사한 것과 같은 퇴적 프로세스에 의해 리세스들 내에 퇴적될 수 있다. 보호 캡들(110)의 퇴적 이후에, 보호 캡들(110)의 잉여 부분들을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 잉여 부분들은 게이트 스택들 및 게이트 스페이서들의 상부면 위에 있다.
도 14a 내지 도 14e에서, 보이드들(94)을 게이트 스택들을 따라서 연장시키기 위해 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)의 일부 또는 전부가 제거된다. 따라서, 제거 이후에, 보이드들(94)은 게이트 스택들을 에피택셜 소스/드레인 영역들(92)로부터 분리시킨다. 상세하게는, 보이드들(94)은 제1 게이트 스페이서들(86)의 부분들을 CESL(98)의 부분들로부터 물리적으로 분리시킨다. 게다가, 잔여 스페이서들(96)을 제거한 결과로서, 에피택셜 소스/드레인 영역들(92) 아래쪽의 보이드들(94)이 확장된다.
잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 하나 이상의 에칭 프로세스(들)에 의해 제거된다. 앞서 언급된 바와 같이, 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 동일한 재료로 형성되고, 제1 게이트 스페이서들(86) 및 CESL(98)의 재료에 대해 높은 에칭 선택도를 갖는다. 환언하면, 에칭 프로세스(들)는 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)의 재료를 제1 게이트 스페이서들(86) 및 CESL(98)의 재료(들)보다 높은 속도로 에칭한다. 에칭 프로세스(들)가 제1 ILD(100)의 재료에 대해 또한 선택적일 수 있기 때문에, 보호 캡들(110)은 에칭 프로세스(들) 동안 제1 ILD(100)의 제거를 방지한다(또는 적어도 감소시킨다).
일부 실시예들에서, 에칭 프로세스(들)는 단일 에칭 프로세스이다. 단일 에칭 프로세스는 물(H2O) 및 플루오르화 수소(HF) 산을 포함하는 에칭제들로 수행되는 습식 에칭이고, 질소(N2)와 같은 불활성 가스를 함유하는 환경에서 수행된다. 단일 에칭 프로세스는, 약 1 Torr 내지 약 25 Torr의 범위에 있는 압력과 같은, 낮은 압력에서 그리고, 0 ℃ 미만의 온도와 같은, 낮은 온도에서 수행된다. 보이드들(94)이 게이트 스택들을 따라 연장될 때 게이트 스택들은 보다 적은 측면 지지를 갖는다. 낮은 온도 및 압력에서 단일 에칭 프로세스를 수행하는 것은 측방 지지가 감소될 때 게이트 스택들의 변형을 피하는 데 도움이 될 수 있다.
일부 실시예들에서, 에칭 프로세스(들)는 제1 에칭 프로세스 및 제2 에칭 프로세스를 포함한다. 앞서 언급된 바와 같이, 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 에피택셜 소스/드레인 영역들(92)을 형성할 때 에피택셜 소스/드레인 영역들(92)의 불순물들로 도핑될 수 있고, 상부 영역들은 하부 영역들보다 높은 불순물 농도로 도핑될 수 있다. 제1 에칭 프로세스는 보다 높은 불순물 농도에서 보다 높은 에칭 속도를 가지며, 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)의 상부 영역들을 제거하는 데 사용된다. 일부 실시예들에서, 제1 에칭 프로세스는 암모니아(NH3) 및 플루오르화 수소(HF) 산을 포함하는 에칭제들로 수행되는 습식 에칭이고, 질소(N2)와 같은 불활성 가스를 함유하는 환경에서 수행된다. 제2 에칭 프로세스는 보다 낮은 불순물 농도에서 보다 높은 에칭 속도를 가지며, 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)의 하부 영역들을 제거하는 데 사용된다. 일부 실시예들에서, 제2 에칭 프로세스는 삼플루오르화 질소(NF3) 및 암모니아(NH3)를 포함하는 에칭제들로 수행되는 플라스마 에칭이고, 질소(N2)와 같은 불활성 가스를 함유하는 환경에서 수행된다. 제1 및 제2 에칭 프로세스들은, 약 1 Torr 내지 약 25 Torr의 범위에 있는 압력과 같은, 낮은 압력에서 그리고, 0 ℃ 미만의 온도와 같은, 낮은 온도에서 또한 수행된다.
도시된 실시예에서, 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 완전히 제거된다. 일부 실시예들에서, 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 부분적으로 제거되고, 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)의 일부 잔여 유전체 재료는 남아 있다. 게다가, 아래에서 논의되는 바와 같이, 일부 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 완전히 제거될 수 있고, 다른 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 부분적으로 제거될 수 있다.
도 15a 내지 도 15e에서, 유전체 층(114)이 보호 캡들(110), 제1 게이트 스페이서들(86), CESL(98), 게이트 유전체들(106), 및 게이트 전극들(108) 상에 형성된다. 유전체 층(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물, 실리콘 산탄화물, 또는 이와 유사한 것과 같은 유전체 재료로 형성될 수 있으며, ALD와 같은 퇴적 프로세스에 의해 형성될 수 있다. 특히, 유전체 층(114)은 보이드들(94)의 상부 부분들을 부분적으로 충전한다. 후속 프로세싱 동안 재료들이 보이드들(94) 내에 퇴적되지 않을 수 있도록 보이드들(94)이 따라서 실링된다.
도 16a 내지 도 16e에서, 보호 캡들(110) 및 보호 캡들(110) 위에 놓이는 유전체 층(114)의 부분들을 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 그라인딩, CMP, 또는 이와 유사한 것일 수 있다. 유전체 층(114)의 남아 있는 부분들은 유전체 플러그들(116)을 형성하여, 보이드들(94)을 실링한다. 평탄화 프로세스 이후에, 제1 ILD(100), 유전체 플러그들(116), 제1 게이트 스페이서들(86), CESL(98), 게이트 유전체들(106), 및 게이트 전극들(108)의 상부면들은 동일한 높이로 되어 있다.
(아래에서 도 18a, 도 19a, 및 도 20a에 예시된) 일부 실시예들에서, 유전체 층(114)이 형성되기 전에 평탄화 프로세스가 수행되고, 유전체 층(114)의 평탄화는 생략된다. 예를 들어, 보호 캡들(110)을 제거하기 위해 단일 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스 이후에, 유전체 층(114)은 제1 ILD(100) 위에 그리고 보이드들(94)의 상부 부분들 내에 형성될 수 있다.
도 17a 내지 도 17e에서, 제2 ILD(118)는 제1 ILD(100) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(118)는 유동성 CVD 방법에 의해 형성된 유동성 막(flowable film)이다. 일부 실시예들에서, 제2 ILD(118)는 PSG, BSG, BPSG, USG, 또는 이와 유사한 것과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은, 임의의 적당한 방법에 의해 퇴적될 수 있다. 유전체 층(114)의 평탄화가 생략된 실시예들에서, 유전체 층(114)은 제1 ILD(100)와 제2 ILD(118) 사이의 에칭 스톱 층으로서 사용될 수 있다.
일부 실시예들에 따르면, 제2 ILD(118)의 형성 이전에, 리세스가 제1 게이트 스페이서들(86)의 대향 부분들 사이에서 게이트 스택 바로 위에 형성되도록, 게이트 스택(게이트 유전체(106) 및 대응하는 위에 놓인 게이트 전극(108)을 포함함)이 리세싱된다. 실리콘 질화물, 실리콘 산질화물, 또는 이와 유사한 것과 같은, 하나 이상의 유전체 재료 층을 포함하는 게이트 마스크(120)가 리세스 내에 충전되고, 제1 ILD(100) 위에 연장되는 유전체 재료의 잉여 부분들을 제거하기 위해 평탄화 프로세스가 이어진다. 게이트 마스크(120)는 제1 게이트 스페이서들(86)의 쌍들 사이에 측방으로 배치된다.
게다가, 일부 실시예들에 따라 게이트 콘택트들(122) 및 소스/드레인 콘택트들(124)이 제2 ILD(118) 및 제1 ILD(100)를 관통하여 형성된다. 소스/드레인 콘택트들(124)에 대한 개구부들은 제1 ILD(100) 및 제2 ILD(118)를 관통하여 형성되고, 게이트 콘택트(122)에 대한 개구부들은 제2 ILD(118) 및 게이트 마스크(120)를 관통하여 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층, 또는 이와 유사한 것과 같은, 라이너, 및 도전성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이와 유사한 것을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 이와 유사한 것일 수 있다. 유전체 플러그들(116)은 라이너 또는 도전성 재료의 임의의 재료가 보이드들(94) 내에 퇴적되는 것을 방지하며, 이는 게이트 전극들(108) 및 에피택셜 소스/드레인 영역들(92)의 단락(shorting)을 방지하는 데 도움을 준다. 제2 ILD(118)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 도전성 재료는 개구부들 내의 소스/드레인 콘택트들(124) 및 게이트 콘택트들(122)을 형성한다. 에피택셜 소스/드레인 영역들(92)과 소스/드레인 콘택트들(124) 사이의 계면에 실리사이드를 형성하기 위해 어닐 프로세스가 수행될 수 있다. 소스/드레인 콘택트들(124)은 에피택셜 소스/드레인 영역들(92)에 물리적으로 그리고 전기적으로 커플링된다. 게이트 콘택트들(122)은 게이트 전극들(108)을 물리적으로 그리고 전기적으로 커플링시키기 위해 게이트 마스크(120)를 관통한다. 소스/드레인 콘택트들(124) 및 게이트 콘택트들(122)이 상이한 프로세스들에서 형성될 수 있거나, 또는 동일한 프로세스에서 형성될 수 있다. 비록 동일한 단면들로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트들(124) 및 게이트 콘택트들(122) 각각이 상이한 단면들로 형성될 수 있고, 이는 콘택트들의 단락을 피할 수 있음이 인식되어야 한다.
도 18a 내지 도 18c는 일부 실시예들에 따른, 결과적인 FinFET들을 예시하고 있다. 도 1에 예시된 참조 단면 E-E를 따른 도 18a가 도시되어 있으며, 도 18a는 영역(50N) 및 영역(50P) 둘 다를 예시하고 있다. 도 18a에(예컨대, 영역(50N)에) 예시된 참조 단면 B'-B'을 따른 도 18b가 도시되어 있고, 도 18a에(예컨대, 영역(50P)에) 예시된 참조 단면 C'-C'을 따른 도 18c가 도시되어 있다. 도 18a 내지 도 18c는 FinFET들이 이웃하는 에피택셜 소스/드레인 영역들(92)을 병합한 실시예를 도시하고 있다. FinFET들은 2개의 병합된 에피택셜 소스/드레인 영역(92), 또는, 4개와 같은, 2개 초과의 병합된 에피택셜 소스/드레인 영역(92)을 가질 수 있다.
앞서 언급된 바와 같이, 영역들(50P 및 50P)에서의 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 상이한 속도들로 제거될 수 있다. 상세하게는, (예컨대, 영역(50N)에서의) n-형 불순물들로 도핑된 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)은 (예컨대, 영역(50P)에서의) p-형 불순물들로 도핑된 잔여 스페이서들(96) 및 제2 게이트 스페이서들(88)보다 빠른 속도로 제거된다. 그와 같이, 일부 잔여물(130)이 영역(50P)에는 남아 있지만 영역(50N)에는 남아 있지 않다. 잔여물(130)은 잔여 스페이서들(96) 및/또는 제2 게이트 스페이서들(88)의 유전체 재료일 수 있다.
게다가, 도시된 실시예에서, 유전체 층(114)이 형성되기 전에 보호 캡들(110)이 제거되고, 유전체 층(114)의 평탄화는 생략된다. 유전체 층(114)은 따라서 제1 ILD(100)와 제2 ILD(118) 사이의 에칭 스톱 층으로서 사용될 수 있다. 게다가, 유전체 층(114)은 소스/드레인 콘택트들(124)을 형성할 때 보이드들(94)이 충전되는 것으로부터 보호한다.
도 19a 내지 도 19c는 일부 다른 실시예들에 따른, 결과적인 FinFET들을 예시하고 있다. 도 1에 예시된 참조 단면 E-E를 따른 도 19a가 도시되어 있으며, 도 19a는 영역(50N) 및 영역(50P) 둘 다를 예시하고 있다. 도 19a에(예컨대, 영역(50N)에) 예시된 참조 단면 B'-B'을 따른 도 19b가 도시되어 있고, 도 19a에(예컨대, 영역(50P)에) 예시된 참조 단면 C'-C'을 따른 도 19c가 도시되어 있다. 도 19a 내지 도 19c의 실시예는, FinFET들이 단일의 병합되지 않은 에피택셜 소스/드레인 영역(92)을 갖는 것을 제외하고는, 도 18a 내지 도 18c의 실시예와 유사하다.
도 20a 내지 도 20c는 일부 다른 실시예들에 따른, 결과적인 FinFET들을 예시하고 있다. 도 1에 예시된 참조 단면 E-E를 따른 도 20a가 도시되어 있으며, 도 20a는 영역(50N) 및 영역(50P) 둘 다를 예시하고 있다. 도 20a에(예컨대, 영역(50N)에) 예시된 참조 단면 B'-B'을 따른 도 20b가 도시되어 있고, 도 20a에(예컨대, 영역(50P)에) 예시된 참조 단면 C'-C'을 따른 도 20c가 도시되어 있다. 도 20a 내지 도 20c의 실시예는, FinFET들이 다수의 병합되지 않은 에피택셜 소스/드레인 영역(92)을 갖는 것을 제외하고는, 도 19a 내지 도 19c의 실시예와 유사하다. 일부 실시예들에서, CESL(98)의 유전체 재료 층을 퇴적할 때 병합되지 않은 에피택셜 소스/드레인 영역(92) 사이에서 핀치-오프(pinch-off)가 발생할 수 있으며, 그에 의해 병합되지 않은 에피택셜 소스/드레인 영역(92) 사이에 부가의 보이드들(132)을 형성한다.
실시예들은 장점들을 달성할 수 있다. 보이드들(94)은 공기 또는 진공을 포함하며, 이들 둘 다는 제거된 제2 게이트 스페이서들(88)의 재료의 유전체 재료보다 낮은 비유전율을 갖는다. 보다 작은 디바이스 사이즈들에서, 소스/드레인 콘택트들(124)과 게이트 전극들(108) 사이의 커패시턴스는 회로 커패시턴스의 중요한 소스일 수 있다. 소스/드레인 콘택트들(124)과 게이트 전극들(108) 사이의 공간의 비유전율을 증가시키는 것은 그 커패시턴스를 감소시킨다. 커패시턴스 감소는 결과적인 FinFET들의 최종 디바이스 성능을 증대시킬 수 있다.
일 실시예에서, 방법은: 기판으로부터 연장되는 제1 핀을 형성하는 단계; 제1 핀 상에 게이트 스택을 형성하는 단계; 게이트 스택의 측면을 따라서 제1 게이트 스페이서를 퇴적시키는 단계 - 제1 게이트 스페이서는 제1 유전체 재료를 포함함 -; 제1 게이트 스페이서의 측면을 따라서 제2 게이트 스페이서를 퇴적시키는 단계 - 제2 게이트 스페이서는 제2 유전체 재료를 포함하고, 제2 유전체 재료는 제1 유전체 재료와 상이함 -; 제2 게이트 스페이서에 인접한 제1 핀 내에 소스/드레인 영역을 형성하는 단계; 제2 게이트 스페이서의 측면을 따라서 그리고 소스/드레인 영역 위에 콘택트 에칭 스톱 층(contact etch stop layer, CESL)을 퇴적시키는 단계 - CESL은 제3 유전체 재료를 포함하고, 제2 유전체 재료는 제3 유전체 재료와 상이함 -; 제1 게이트 스페이서와 CESL 사이에 보이드를 형성하도록 제2 게이트 스페이서의 적어도 일 부분을 제거하는 단계; 및 소스/드레인 영역을 커플링시키기 위해 CESL을 관통하여 소스/드레인 콘택트를 형성하는 단계 - 보이드는 소스/드레인 콘택트를 게이트 스택으로부터 물리적으로 분리시킴 - 를 포함한다.
이 방법의 일부 실시예들에서, 제1 유전체 재료는 제3 유전체 재료와 상이하다. 이 방법의 일부 실시예들에서, 제1 유전체 재료는 제3 유전체 재료와 동일하다. 이 방법의 일부 실시예들에서, 제2 게이트 스페이서를 제거하는 단계는: 습식 에칭 프로세스로 제2 게이트 스페이서를 에칭하는 단계 - 습식 에칭 프로세스는 물 및 플루오르화 수소산을 포함하는 에칭제들로 수행되고, 습식 에칭 프로세스는 0 ℃ 미만의 온도에서 그리고 1 Torr 내지 25 Torr의 압력에서 수행됨 - 를 포함한다. 이 방법의 일부 실시예들에서, 습식 에칭 프로세스는 불활성 가스를 함유하는 환경에서 수행된다. 이 방법의 일부 실시예들에서, 제2 게이트 스페이서를 제거하는 단계는: 습식 에칭 프로세스로 제2 게이트 스페이서의 상부 영역을 에칭하는 단계 - 습식 에칭 프로세스는 암모니아 및 플루오르화 수소산을 포함하는 에칭제들로 수행되고, 습식 에칭 프로세스는 0 ℃ 미만의 온도에서 그리고 1 Torr 내지 25 Torr의 압력에서 수행됨 -; 및 플라스마 에칭 프로세스로 제2 게이트 스페이서의 하부 영역을 에칭하는 단계 - 플라스마 에칭 프로세스는 삼플루오르화 질소 및 암모니아를 포함하는 에칭제들로 수행되고, 플라스마 에칭 프로세스는 0 ℃ 미만의 온도에서 그리고 1 Torr 내지 25 Torr의 압력에서 수행됨 - 를 포함한다. 이 방법의 일부 실시예들에서, 습식 에칭 프로세스 및 플라스마 에칭 프로세스 둘 다는 불활성 가스를 함유하는 환경에서 수행된다. 이 방법의 일부 실시예들에서, 소스/드레인 영역 및 제2 게이트 스페이서는 p-형 불순물로 도핑되고, 여기서 제2 게이트 스페이서는 부분적으로 제거된다. 이 방법의 일부 실시예들에서, 소스/드레인 영역 및 제2 게이트 스페이서는 n-형 불순물로 도핑되고, 여기서 제2 게이트 스페이서는 완전히 제거된다. 일부 실시예들에서, 이 방법은: CESL 위에 제1 층간 유전체(inter-layer dielectric, ILD)를 퇴적시키는 단계; 및 제1 ILD 위에 캡을 형성하는 단계 - 캡은 제거하는 단계 동안 제1 ILD를 보호함 - 를 추가로 포함한다. 일부 실시예들에서, 이 방법은: 캡 위에 그리고 보이드 내에 부분적으로 유전체 층을 퇴적시키는 단계; 및 평탄화 프로세스에 의해 캡 및 보이드 외부에 배치된 유전체 층의 부분들을 제거하는 단계 - 유전체 층의 남아 있는 부분들은 보이드를 실링하는 유전체 플러그들을 형성함 - 를 추가로 포함한다. 일부 실시예들에서, 이 방법은: 제1 ILD 및 유전체 플러그들 위에 제2 ILD를 퇴적시키는 단계 - 소스/드레인 콘택트는 제1 ILD 및 제2 ILD를 관통하여 추가로 형성됨 - 를 추가로 포함한다. 일부 실시예들에서, 이 방법은: 기판으로부터 연장되는 제2 핀을 형성하는 단계 - 게이트 스택은 제2 핀 상에 추가로 형성되고, 소스/드레인 영역은 제2 핀 내에 추가로 형성되며, 보이드는 제거하는 단계 이후에 소스/드레인 영역 아래쪽에 추가로 연장됨 - 를 추가로 포함한다.
일 실시예에서, 방법은: 기판으로부터 연장되는 제1 핀 및 제2 핀을 형성하는 단계; 제1 게이트 스택을 제1 핀 위에 그리고 제2 게이트 스택을 제2 핀 위에 형성하는 단계; 제1 게이트 스택의 측면을 따라서 그리고 제2 게이트 스택의 측면을 따라서 제1 게이트 스페이서 층을 퇴적시키는 단계; 제1 게이트 스페이서 층 위에 제2 게이트 스페이서 층을 퇴적시키는 단계 - 제2 게이트 스페이서 층은 제1 게이트 스택에 근접한 제1 부분 및 제2 게이트 스택에 근접한 제2 부분을 가짐 -; 제1 소스/드레인 영역을 제1 핀 내에 그리고 제2 소스/드레인 영역을 제2 핀 내에 형성하는 단계 - 제1 소스/드레인 영역은 제2 게이트 스페이서 층의 제1 부분에 인접하고, 제2 소스/드레인 영역은 제2 게이트 스페이서 층의 제2 부분에 인접함 -; 및 제1 보이드 및 제2 보이드를 형성하도록 제2 게이트 스페이서 층의 부분들 제거하는 단계 - 제1 보이드는 제1 소스/드레인 영역을 제1 게이트 스페이서 층으로부터 분리시키고, 제2 보이드는 제2 소스/드레인 영역을 제2 게이트 스페이서 층으로부터 분리시킴 - 를 포함하고, 제거하는 단계는: 제1 게이트 스페이서 층을 제1 에칭 속도로 에칭하는 단계; 제2 게이트 스페이서 층의 제1 부분을 제2 에칭 속도로 에칭하는 단계; 및 제2 게이트 스페이서 층의 제2 부분을 제3 에칭 속도로 에칭하는 단계를 포함하고, 제2 에칭 속도는 제1 에칭 속도보다 크고, 제3 에칭 속도는 제2 에칭 속도보다 크다.
이 방법의 일부 실시예들에서, 제1 소스/드레인 영역을 형성하는 단계는 제1 소스/드레인 영역 및 제2 게이트 스페이서 층의 제1 부분을 제1 도전성 유형을 갖도록 도핑하는 단계를 포함하고, 여기서 제2 소스/드레인 영역을 형성하는 단계는 제2 소스/드레인 영역 및 제2 게이트 스페이서 층의 제2 부분을 제2 도전성 유형을 갖도록 도핑하는 단계를 포함한다. 이 방법의 일부 실시예들에서, 제거하는 단계 동안, 제1 도전성 유형을 갖는 피처들은 제2 도전성 유형을 갖는 피처들과 상이한 속도로 에칭된다. 이 방법의 일부 실시예들에서, 제거하는 단계 이후에, 제2 게이트 스페이서 층의 제1 부분 및 제2 게이트 스페이서 층의 제2 부분은 완전히 제거된다. 이 방법의 일부 실시예들에서, 제거하는 단계 이후에, 제2 게이트 스페이서 층의 제1 부분은 부분적으로 제거되고, 제2 게이트 스페이서 층의 제2 부분은 완전히 제거된다.
일 실시예에서, 디바이스는: 기판으로부터 연장되는 제1 핀; 제1 핀 상에 배치된 게이트 스택; 제1 핀 내에 배치된 소스/드레인 영역; 소스/드레인 영역 위에 배치된 콘택트 에칭 스톱 층(CESL); 게이트 스택의 측면을 따라서 연장되는 게이트 스페이서; 및 CESL과 게이트 스페이서 사이에 배치된 유전체 플러그를 포함하고, 여기서 유전체 플러그, CESL, 게이트 스페이서, 및 소스/드레인 영역은 집합적으로 게이트 스택을 소스/드레인 영역으로부터 물리적으로 분리시키는 보이드를 규정한다.
일부 실시예들에서, 이 디바이스는: 기판으로부터 연장되는 제2 핀 - 소스/드레인 영역은 제2 핀 내에 추가로 배치됨- 을 추가로 포함하고, 여기서 보이드는 제1 핀과 제2 핀 사이에 배치된 소스/드레인 영역의 부분들 아래에 연장된다.
1) 본 개시의 실시형태에 따른 방법은, 기판으로부터 연장되는 제1 핀을 형성하는 단계; 상기 제1 핀 상에 게이트 스택을 형성하는 단계; 상기 게이트 스택의 측면을 따라서 제1 게이트 스페이서를 퇴적시키는 단계 - 상기 제1 게이트 스페이서는 제1 유전체 재료를 포함함 - ; 상기 제1 게이트 스페이서의 측면을 따라서 제2 게이트 스페이서를 퇴적시키는 단계 - 상기 제2 게이트 스페이서는 제2 유전체 재료를 포함하고, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이함 - ; 상기 제2 게이트 스페이서에 인접한 상기 제1 핀 내에 소스/드레인 영역을 형성하는 단계; 상기 제2 게이트 스페이서의 측면을 따라서 그리고 상기 소스/드레인 영역 위에 콘택트 에칭 스톱 층(contact etch stop layer, CESL)을 퇴적시키는 단계 - 상기 CESL은 제3 유전체 재료를 포함하고, 상기 제2 유전체 재료는 상기 제3 유전체 재료와 상이함 - ; 상기 제1 게이트 스페이서와 상기 CESL 사이에 보이드를 형성하도록 상기 제2 게이트 스페이서의 적어도 일 부분을 제거하는 단계; 및 상기 소스/드레인 영역을 커플링시키기 위해 상기 CESL을 관통하여 소스/드레인 콘택트를 형성하는 단계 - 상기 보이드는 상기 소스/드레인 콘택트를 상기 게이트 스택으로부터 물리적으로 분리시킴 - 를 포함한다.
2) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 유전체 재료는 상기 제3 유전체 재료와 상이하다.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 유전체 재료는 상기 제3 유전체 재료와 동일하다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제2 게이트 스페이서를 제거하는 단계는, 습식 에칭 프로세스로 상기 제2 게이트 스페이서를 에칭하는 단계 - 상기 습식 에칭 프로세스는 물 및 플루오르화 수소산을 포함하는 에칭제들로 수행되고, 상기 습식 에칭 프로세스는 0 ℃ 미만의 온도에서 그리고 1 Torr 내지 25 Torr의 압력에서 수행됨 - 를 포함한다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 습식 에칭 프로세스는 불활성 가스를 함유하는 환경에서 수행된다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제2 게이트 스페이서를 제거하는 단계는, 습식 에칭 프로세스로 상기 제2 게이트 스페이서의 상부 영역을 에칭하는 단계 - 상기 습식 에칭 프로세스는 암모니아 및 플루오르화 수소산을 포함하는 에칭제들로 수행되고, 상기 습식 에칭 프로세스는 0 ℃ 미만의 온도에서 그리고 1 Torr 내지 25 Torr의 압력에서 수행됨 - ; 및 플라스마 에칭 프로세스로 상기 제2 게이트 스페이서의 하부 영역을 에칭하는 단계 - 상기 플라스마 에칭 프로세스는 삼플루오르화 질소 및 암모니아를 포함하는 에칭제들로 수행되고, 상기 플라스마 에칭 프로세스는 0 ℃ 미만의 온도에서 그리고 1 Torr 내지 25 Torr의 압력에서 수행됨 - 를 포함한다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 습식 에칭 프로세스 및 상기 플라스마 에칭 프로세스 둘 다는 불활성 가스를 함유하는 환경에서 수행된다.
8) 본 개시의 실시형태에 따른 방법에 있어서, 상기 소스/드레인 영역 및 상기 제2 게이트 스페이서는 p-형 불순물로 도핑되고, 상기 제2 게이트 스페이서는 부분적으로 제거된다.
9) 본 개시의 실시형태에 따른 방법에 있어서, 상기 소스/드레인 영역 및 상기 제2 게이트 스페이서는 n-형 불순물로 도핑되고, 상기 제2 게이트 스페이서는 완전히 제거된다.
10) 본 개시의 실시형태에 따른 방법은, 상기 CESL 위에 제1 층간 유전체(inter-layer dielectric, ILD)를 퇴적시키는 단계; 및 상기 제1 ILD 위에 캡을 형성하는 단계 - 상기 캡은 상기 제거하는 단계 동안 상기 제1 ILD를 보호함 - 를 더 포함한다.
11) 본 개시의 실시형태에 따른 방법은, 상기 캡 위에 그리고 상기 보이드 내에 부분적으로 유전체 층을 퇴적시키는 단계; 및 평탄화 프로세스에 의해 상기 캡 및 상기 보이드 외부에 배치된 상기 유전체 층의 부분들을 제거하는 단계 - 상기 유전체 층의 남아 있는 부분들은 상기 보이드를 실링하는 유전체 플러그들을 형성함 - 를 더 포함한다.
12) 본 개시의 실시형태에 따른 방법은, 상기 제1 ILD 및 상기 유전체 플러그들 위에 제2 ILD를 퇴적시키는 단계 - 상기 소스/드레인 콘택트는 또한 상기 제1 ILD 및 상기 제2 ILD를 관통하여 형성됨 - 를 더 포함한다.
13) 본 개시의 실시형태에 따른 방법은, 상기 기판으로부터 연장되는 제2 핀을 형성하는 단계 - 상기 게이트 스택은 또한 상기 제2 핀 상에 형성되고, 상기 소스/드레인 영역은 또한 상기 제2 핀 내에 형성되며, 상기 보이드는 또한 상기 제거하는 단계 이후에 상기 소스/드레인 영역 아래쪽에 연장됨 - 를 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 방법은, 기판으로부터 연장되는 제1 핀 및 제2 핀을 형성하는 단계; 제1 게이트 스택을 상기 제1 핀 위에 그리고 제2 게이트 스택을 상기 제2 핀 위에 형성하는 단계; 상기 제1 게이트 스택의 측면을 따라서 그리고 상기 제2 게이트 스택의 측면을 따라서 제1 게이트 스페이서 층을 퇴적시키는 단계; 상기 제1 게이트 스페이서 층 위에 제2 게이트 스페이서 층을 퇴적시키는 단계 - 상기 제2 게이트 스페이서 층은 상기 제1 게이트 스택에 근접한 제1 부분 및 상기 제2 게이트 스택에 근접한 제2 부분을 가짐 - ; 제1 소스/드레인 영역을 상기 제1 핀 내에 그리고 제2 소스/드레인 영역을 상기 제2 핀 내에 형성하는 단계 - 상기 제1 소스/드레인 영역은 상기 제2 게이트 스페이서 층의 상기 제1 부분에 인접하고, 상기 제2 소스/드레인 영역은 상기 제2 게이트 스페이서 층의 상기 제2 부분에 인접함 - ; 및 제1 보이드 및 제2 보이드를 형성하도록 상기 제2 게이트 스페이서 층의 부분들을 제거하는 단계 - 상기 제1 보이드는 상기 제1 소스/드레인 영역을 상기 제1 게이트 스페이서 층으로부터 분리시키고, 상기 제2 보이드는 상기 제2 소스/드레인 영역을 상기 제2 게이트 스페이서 층으로부터 분리시킴 - 를 포함하고, 상기 제거하는 단계는, 상기 제1 게이트 스페이서 층을 제1 에칭 속도로 에칭하는 단계; 상기 제2 게이트 스페이서 층의 상기 제1 부분을 제2 에칭 속도로 에칭하는 단계; 및 상기 제2 게이트 스페이서 층의 상기 제2 부분을 제3 에칭 속도로 에칭하는 단계를 포함하고, 상기 제2 에칭 속도는 상기 제1 에칭 속도보다 크고, 상기 제3 에칭 속도는 상기 제2 에칭 속도보다 크다.
15) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 소스/드레인 영역을 형성하는 단계는 상기 제1 소스/드레인 영역 및 상기 제2 게이트 스페이서 층의 상기 제1 부분을 제1 도전성 유형을 갖도록 도핑하는 단계를 포함하고, 상기 제2 소스/드레인 영역을 형성하는 단계는 상기 제2 소스/드레인 영역 및 상기 제2 게이트 스페이서 층의 상기 제2 부분을 제2 도전성 유형을 갖도록 도핑하는 단계를 포함한다.
16) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제거하는 단계 동안, 상기 제1 도전성 유형을 갖는 피처들은 상기 제2 도전성 유형을 갖는 피처들과 상이한 속도로 에칭된다.
17) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제거하는 단계 이후에, 상기 제2 게이트 스페이서 층의 상기 제1 부분 및 상기 제2 게이트 스페이서 층의 상기 제2 부분은 완전히 제거된다.
18) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제거하는 단계 이후에, 상기 제2 게이트 스페이서 층의 상기 제1 부분은 부분적으로 제거되고, 상기 제2 게이트 스페이서 층의 상기 제2 부분은 완전히 제거된다.
19) 본 개시의 또 다른 실시형태에 따른 디바이스는, 기판으로부터 연장되는 제1 핀; 상기 제1 핀 상에 배치된 게이트 스택; 상기 제1 핀 내에 배치된 소스/드레인 영역; 상기 소스/드레인 영역 위에 배치된 콘택트 에칭 스톱 층(CESL); 상기 게이트 스택의 측면을 따라서 연장되는 게이트 스페이서; 및 상기 CESL과 상기 게이트 스페이서 사이에 배치된 유전체 플러그를 포함하고, 상기 유전체 플러그, 상기 CESL, 상기 게이트 스페이서, 및 상기 소스/드레인 영역은 집합적으로 상기 게이트 스택을 상기 소스/드레인 영역으로부터 물리적으로 분리시키는 보이드를 규정한다.
20) 본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 기판으로부터 연장되는 제2 핀 - 상기 소스/드레인 영역은 또한 상기 제2 핀 내에 배치됨 - 을 더 포함하고, 상기 보이드는 상기 제1 핀과 상기 제2 핀 사이에 배치된 상기 소스/드레인 영역의 부분들 아래에 연장된다.
전술된 내용은 본 기술분야의 통상의 기술자가 본 개시내용의 양태들을 보다 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한다. 본 기술분야의 통상의 기술자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 본 기술분야의 통상의 기술자는 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 치환들, 및 수정들을 행할 수 있음을 또한 알아야 한다.

Claims (10)

  1. 방법으로서,
    기판으로부터 연장되는 제1 핀을 형성하는 단계;
    상기 제1 핀 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측면을 따라서 제1 게이트 스페이서를 퇴적시키는 단계 - 상기 제1 게이트 스페이서는 제1 유전체 재료를 포함함 - ;
    상기 제1 게이트 스페이서의 측면을 따라서 제2 게이트 스페이서를 퇴적시키는 단계 - 상기 제2 게이트 스페이서는 제2 유전체 재료를 포함하고, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이함 - ;
    상기 제2 게이트 스페이서에 인접한 상기 제1 핀 내에 소스/드레인 영역을 형성하는 단계;
    상기 제2 게이트 스페이서의 측면을 따라서 그리고 상기 소스/드레인 영역 위에 콘택트 에칭 스톱 층(contact etch stop layer, CESL)을 퇴적시키는 단계 - 상기 CESL은 제3 유전체 재료를 포함하고, 상기 제2 유전체 재료는 상기 제3 유전체 재료와 상이함 - ;
    상기 제1 게이트 스페이서와 상기 CESL 사이에 보이드를 형성하도록 상기 제2 게이트 스페이서의 적어도 일 부분을 제거하는 단계; 및
    상기 소스/드레인 영역을 커플링시키기 위해 상기 CESL을 관통하여 소스/드레인 콘택트를 형성하는 단계 - 상기 보이드는 상기 소스/드레인 콘택트를 상기 게이트 스택으로부터 물리적으로 분리시킴 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 소스/드레인 영역 및 상기 제2 게이트 스페이서는 p-형 불순물로 도핑되고, 상기 제2 게이트 스페이서는 부분적으로 제거되는 것인, 방법.
  3. 제1항에 있어서,
    상기 소스/드레인 영역 및 상기 제2 게이트 스페이서는 n-형 불순물로 도핑되고, 상기 제2 게이트 스페이서는 완전히 제거되는 것인, 방법.
  4. 제1항에 있어서,
    상기 CESL 위에 제1 층간 유전체(inter-layer dielectric, ILD)를 퇴적시키는 단계; 및
    상기 제1 ILD 위에 캡을 형성하는 단계 - 상기 캡은 상기 제거하는 단계 동안 상기 제1 ILD를 보호함 -
    를 더 포함하는, 방법.
  5. 제4항에 있어서,
    상기 캡 위에 그리고 상기 보이드 내에 부분적으로 유전체 층을 퇴적시키는 단계; 및
    평탄화 프로세스에 의해 상기 캡 및 상기 보이드 외부에 배치된 상기 유전체 층의 부분들을 제거하는 단계 - 상기 유전체 층의 남아 있는 부분들은 상기 보이드를 실링하는 유전체 플러그들을 형성함 -
    를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 제1 ILD 및 상기 유전체 플러그들 위에 제2 ILD를 퇴적시키는 단계 - 상기 소스/드레인 콘택트는 또한 상기 제1 ILD 및 상기 제2 ILD를 관통하여 형성됨 -
    를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 기판으로부터 연장되는 제2 핀을 형성하는 단계 - 상기 게이트 스택은 또한 상기 제2 핀 상에 형성되고, 상기 소스/드레인 영역은 또한 상기 제2 핀 내에 형성되며, 상기 보이드는 또한 상기 제거하는 단계 이후에 상기 소스/드레인 영역 아래쪽에 연장됨 -
    를 더 포함하는, 방법.
  8. 방법으로서,
    기판으로부터 연장되는 제1 핀 및 제2 핀을 형성하는 단계;
    제1 게이트 스택을 상기 제1 핀 위에 그리고 제2 게이트 스택을 상기 제2 핀 위에 형성하는 단계;
    상기 제1 게이트 스택의 측면을 따라서 그리고 상기 제2 게이트 스택의 측면을 따라서 제1 게이트 스페이서 층을 퇴적시키는 단계;
    상기 제1 게이트 스페이서 층 위에 제2 게이트 스페이서 층을 퇴적시키는 단계 - 상기 제2 게이트 스페이서 층은 상기 제1 게이트 스택에 근접한 제1 부분 및 상기 제2 게이트 스택에 근접한 제2 부분을 가짐 - ;
    제1 소스/드레인 영역을 상기 제1 핀 내에 그리고 제2 소스/드레인 영역을 상기 제2 핀 내에 형성하는 단계 - 상기 제1 소스/드레인 영역은 상기 제2 게이트 스페이서 층의 상기 제1 부분에 인접하고, 상기 제2 소스/드레인 영역은 상기 제2 게이트 스페이서 층의 상기 제2 부분에 인접함 - ; 및
    제1 보이드 및 제2 보이드를 형성하도록 상기 제2 게이트 스페이서 층의 부분들을 제거하는 단계 - 상기 제1 보이드는 상기 제1 소스/드레인 영역을 상기 제1 게이트 스페이서 층으로부터 분리시키고, 상기 제2 보이드는 상기 제2 소스/드레인 영역을 상기 제2 게이트 스페이서 층으로부터 분리시킴 -
    를 포함하고, 상기 제거하는 단계는,
    상기 제1 게이트 스페이서 층을 제1 에칭 속도로 에칭하는 단계;
    상기 제2 게이트 스페이서 층의 상기 제1 부분을 제2 에칭 속도로 에칭하는 단계; 및
    상기 제2 게이트 스페이서 층의 상기 제2 부분을 제3 에칭 속도로 에칭하는 단계
    를 포함하고,
    상기 제2 에칭 속도는 상기 제1 에칭 속도보다 크고, 상기 제3 에칭 속도는 상기 제2 에칭 속도보다 큰 것인, 방법.
  9. 디바이스로서,
    기판으로부터 연장되는 제1 핀;
    상기 제1 핀 상에 배치된 게이트 스택;
    상기 제1 핀 내에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역 위에 배치된 콘택트 에칭 스톱 층(CESL);
    상기 게이트 스택의 측면을 따라서 연장되는 게이트 스페이서; 및
    상기 CESL과 상기 게이트 스페이서 사이에 배치된 유전체 플러그
    를 포함하고,
    상기 유전체 플러그, 상기 CESL, 상기 게이트 스페이서, 및 상기 소스/드레인 영역은 집합적으로 상기 게이트 스택을 상기 소스/드레인 영역으로부터 물리적으로 분리시키는 보이드를 규정하는 것인, 디바이스.
  10. 제9항에 있어서,
    상기 기판으로부터 연장되는 제2 핀 - 상기 소스/드레인 영역은 또한 상기 제2 핀 내에 배치됨 -
    을 더 포함하고,
    상기 보이드는 상기 제1 핀과 상기 제2 핀 사이에 배치된 상기 소스/드레인 영역의 부분들 아래에 연장되는 것인, 디바이스.
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