KR20180068846A - 에어 스페이서를 가진 반도체 디바이스 - Google Patents

에어 스페이서를 가진 반도체 디바이스 Download PDF

Info

Publication number
KR20180068846A
KR20180068846A KR1020170117966A KR20170117966A KR20180068846A KR 20180068846 A KR20180068846 A KR 20180068846A KR 1020170117966 A KR1020170117966 A KR 1020170117966A KR 20170117966 A KR20170117966 A KR 20170117966A KR 20180068846 A KR20180068846 A KR 20180068846A
Authority
KR
South Korea
Prior art keywords
layer
spacer
forming
ces
ild
Prior art date
Application number
KR1020170117966A
Other languages
English (en)
Other versions
KR102102729B1 (ko
Inventor
웨이-양 리
펑-청 양
충-테 린
옌-밍 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180068846A publication Critical patent/KR20180068846A/ko
Application granted granted Critical
Publication of KR102102729B1 publication Critical patent/KR102102729B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

방법은 기판 상에 게이트 구조물을 형성하는 단계와, 게이트 구조물의 측벽을 덮는 밀봉 스페이서를 형성하는 단계와, 상기 밀봉 스페이서의 측벽을 덮는 희생 스페이서를 형성하는 단계와, 상기 게이트 구조물 아래에 있는 채널 영역이 끼워 넣어지는 소스/드레인(S/D) 영역들을 형성하는 단계와, 상기 희생 스페이서의 측벽을 덮는 컨택트 에칭 정지층을 퇴적하는 단계를 포함한다. 이 방법은 또한, 트렌치를 형성하도록 상기 희생 스페이서를 제거하는 단계로서, 상기 트렌치는 상기 컨택트 에칭 정지층의 측벽과 상기 밀봉 스페이서의 측벽을 노출시키는 것인, 상기 제거하는 단계와, 층간 유전체 층을 퇴적하는 단계를 포함하며, 상기 층간 유전체 층은 상기 트렌치를 캐핑함으로써, 상기 트렌치 내부의 에어 갭을 규정한다.

Description

에어 스페이서를 가진 반도체 디바이스{SEMICONDUCTOR DEVICE WITH AIR-SPACER}
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 디자인의 기술적 진보는 각 세대가 이전 세대보다 작고 더 복잡한 회로를 가진 세대의 IC를 생산하게 한다. IC의 진화 과정에서, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 부품(또는 라인))가 감소하는 반면, 기능적 밀도(즉, 칩 면적 당 상호 연결된 디바이스의 수)는 일반적으로 증가하였다. 이러한 스케링 다운 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일 다운 프로세스는 또한, IC의 프로세싱 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서는 IC 프로세싱 및 제조와 유사한 개발이 필요하게 된다.
예를 들어, 스위칭 속도를 증가시키고, 스위칭 전력 소모를 감소시키며, 및/또는 트랜지스터의 커플링 노이즈를 감소시키기 위해, 게이트 구조물과 소스/드레인 컨택트 사이의 커패시턴스와 같은 전계 효과 트랜지스터의 피처(feature)들 사이의 부유 용량을 감소시키는 것이 일반적으로 바람직하다. 부유 용량을 감소시키기 위해 낮은 상대 유전율을 제공하는 절연체 재료로서 실리콘 산화물의 유전 상수보다 낮은 유전 상수를 갖는 임의의 로우-k 재료가 제안되어 있다. 그러나 반도체 기술이 더 작은 기하학적 구조로 진행됨에 따라, 게이트 구조물과 소스/드레인 컨택트 사이의 거리가 더 줄어들어, 여전히 큰 부유 용량이 발생한다. 따라서, 트랜지스터 형성에 있어서의 기존의 접근법은 일반적으로 의도된 목적에 적절하지만, 모든 점에서 완전히 만족스럽지는 않았다.
하나의 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 상기 방법은, 기판 상에 게이트 구조물을 형성하는 단계와; 게이트 구조물의 측벽을 덮는 밀봉 스페이서(seal spacer)를 형성하는 단계와; 상기 밀봉 스페이서의 측벽을 덮는 희생 스페이서를 형성하는 단계와; 상기 게이트 구조물 아래에 있는 채널 영역이 끼워 넣어지는(sandwiching) 소스/드레인(S/D) 영역들을 형성하는 단계와; 상기 희생 스페이서의 측벽을 덮는 컨택트 에칭 정지(contact etch stop; CES) 층을 퇴적하는 단계와; 트렌치를 형성하도록 상기 희생 스페이서를 제거하는 단계로서, 상기 트렌치는 상기 CES 층의 측벽과 상기 밀봉 스페이서의 측벽 사이에 걸쳐 있는 것인, 상기 희생 스페이서를 제거하는 단계와; 층간 유전체(inter-layer dielectric; ILD) 층을 퇴적하는 단계를 포함하며, 상기 ILD 층은 상기 트렌치를 캐핑(cap)함으로써, 상기 트렌치 내부의 에어 갭을 규정한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 이 방법은, 반도체 기판 상에 게이트 스택을 형성하는 단계와; 상기 게이트 스택의 측벽을 덮는 밀봉 스페이서를 형성하는 단계와; 상기 밀봉 스페이서의 측벽을 덮는 희생 스페이서를 형성하는 단계와, 상기 게이트 스택 아래에 있는 채널 영역이 끼워 넣어지는 소스/드레인(S/D) 영역들을 형성하는 단계와; 상기 희생 스페이서의 측벽을 덮는 컨택트 에칭 정지(CES) 층을 형성하는 단계와; 상기 게이트 스택 위에 제1 층간 유전체(ILD) 층을 퇴적하는 단계와; 상기 제1 ILD 층을 패터닝하여, 상기 S/D 영역들 중 하나를 노출시키는 개구부를 형성하는 단계와; 상기 개구부 내에 S/D 컨택트를 형성하는 단계와; 상기 S/D 컨택트를 형성하는 단계 이후에, 트렌치를 형성하도록 상기 희생 스페이서를 제거하는 단계로서, 상기 트렌치는 상기 CES 층의 측벽과 상기 밀봉 스페이서의 측벽을 노출하는 것인, 상기 희생 스페이서를 제거하는 단계와, 상기 S/D 컨택트, 상기 밀봉 스페이서, 및 상기 게이트 스택 위에 제2 ILD 층을 퇴적하는 단계를 포함하며, 상기 제2 ILD 층은 상기 트렌치를 밀봉함으로써 상기 트렌치 내부의 보이드를 규정한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 채널 영역이 사이에 개재되어 있는 소스/드레인(S/D) 영역들을 갖는 기판과; 상기 채널 영역 위의 게이트 스택과; 상기 게이트 스택의 측벽들을 덮는 스페이서 층과; 상기 S/D 영역들 중 하나의 S/D 영역 위의 S/D 컨택트와; 상기 S/D 컨택트의 측벽들을 덮는 컨택트 에칭 정지(CES) 층과; 상기 CES 층, 상기 스페이서 층, 및 상기 게이트 스택을 덮는 층간 유전체(ILD) 층을 포함하며, 상기 CES 층과 상기 스페이서 층은 서로 이격되어 이들 사이에 있는 갭을 규정하고, 상기 갭은 상기 ILD 층에 의해 캐핑(capped)된다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시의 다양한 양태들에 따른 반도체 디바이스를 형성하는 방법의 흐름도이다.
도 2a, 도 2b, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 8b, 및 도 9는 일부 실시형태들에 따라서, 도 1의 방법에 따라 구성된 반도체 디바이스의 부분의 단면도이다.
다음의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 나타낸 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
본 개시는 일반적으로 반도체 디바이스 및 이를 형성하는 방법에 관한 것이다. 보다 상세하게는, 본 개시는, 반도체 제조에서의 전계 효과 트랜지스터(field effect transistor; FET)들의 게이트 구조물과 소스/드레인 컨택트 사이의 부유 용량을 낮추는 방법 및 구조물을 제공하는 것에 관한 것이다. FET의 형성에 있어서, 스위칭 속도를 높이고, 스위칭 전력 소비를 감소시키며, 커플링 노이즈를 감소시키는 것이 바람직하다. 부유 용량은 일반적으로 이러한 파라미터에 대하여, 특히 게이트 구조물과 소스/드레인 컨택트 사이의 부유 용량으로부터, 부정적인 영향을 가진다. 반도체 기술이 더 작은 기하학적 구조로 진행됨에 따라, 게이트와 소스/드레인 컨택트 사이의 거리가 줄어들어, 더 큰 부유 용량이 발생하게 된다. 그 결과, FET에서의 부유 용량은 더욱 문제시 되고 있다. 본 개시는 종래에 솔리드(solid) 유전체 재료로 만들어진 스페이서 대신에 게이트 구조물을 둘러싸는 에어-스페이서를 형성하고 게이트와 소스/드레인 컨택트 사이의 상대 유전율(또는 유전 상수)를 낮추어 부유 용량을 낮추는 솔루션을 제공한다.
도 1은 본 개시에 따른 반도체 디바이스를 형성하는 방법(100)의 흐름도를 예시한다. 상기 방법(100)은 일례이며, 청구범위에 명시적으로 나열된 것 이상으로 본 개시를 한정하도록 의도하지는 않는다. 부가적인 동작들은 방법(100) 이전에, 방법(100) 도중에, 및 방법(100) 이후에 제공될 수 있으며, 설명된 일부 동작들은 방법의 부가적인 실시형태들에 대하여 대체, 제거, 또는 재배치될 수 있다. 방법(100)은 도 2 내지 도 9와 함께 아래에 설명되며, 이들 도 2 내지 도 9는, 방법(100)의 실시형태에 따른 여러 가지 제조 단계들 동안에 반도체 디바이스(200)의 단면도를 나타낸다. 디바이스(200)는 집적 회로(IC) 또는 그 일부분의 프로세싱 동안에 제조된 중간 디바이스일 수도 있으며, 이러한 중간 디바이스는, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 논리 회로들; 레지스터, 커패시터, 및 인덕터와 같은 수동 구성요소들; 및 p형 FET(pFET), n형 FET(nFET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및 이들의 조합과 같은 능동 구성요소들을 포함할 수도 있다. 또한, 본 개시의 여러가지 실시형태들에서의 트랜지스터들, 게이트 스택들, 활성 영역들, 격리 구조물들 및 다른 피처들을 포함하는 여러가지 피처들은, 단순화 및 이해의 용이성을 위해 제공되며, 실시형태들을 반드시 임의의 유형의 디바이스들, 임의의 개수의 디바이스들, 임의의 개수의 영역들, 또는 임의의 구성의 구조물들 또는 영역들로 제한하지는 않는다.
동작 102에서, 방법(100)(도 1 참조)은 디바이스(200)의 전구체(precursor)를 제공한다(도 2a 참조). 논의의 편의상, 디바이스(200)의 전구체는 디바이스(200)로도 지칭된다. 디바이스(200)는 기판(202) 및 그 내부 또는 그 위에 형성된 다양한 피처들을 포함할 수도 있다. 기판(202)은 본 실시형태에서의 실리콘 기판이다. 대안적으로, 기판(202)은 게르마늄과 같은 또 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 아세나이드 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수도 있다. 또 다른 대안예에서, 기판(202)은 SOI(semiconductor on insulator)이다.
일부 실시형태들에서, 기판(202)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르화물 도핑된 실리케이트 유리(FSG), 로우-k 유전체 재료 및/또는 다른 적절한 절연 재료로 형성될 수도 있는 절연체(또는 격리 구조물)을 포함한다. 절연체는 얕은 트렌치 격리(shallow trench isolation; STI) 피처일 수도 있다. 실시형태에서, 절연체는 기판(202) 내의 트렌치들을 에칭하고, 절연 재료로 트렌치들을 충전하고, 절연 재료를 포함하는 기판(202)에 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스를 수행함으로써 형성된다. 기판(202)은 필드 산화물 및 LOCOS(LOCal Oxidation of Silicon)와 같은 다른 격리 구조물(들)을 포함할 수도 있다. 기판(202)은 다중층 격리 구조물을 포함할 수도 있다.
동작 104에서, 방법(100)(도 1 참조)은 기판(202) 상에 하나 이상의 FET(204)(예를 들어, FET(204a 및 204b))를 형성한다(도 2a 참조). FET(204)는 n형 FET, p형 FET, 또는 이들의 조합을 포함할 수도 있다. 일부 실시형태들에서, FET(204a 및 204b)들은 모두 n형 FET이거나 또는 모두 p형 FET이다. 대안적인 실시형태들에서, FET(204a)는 n형 FET이고, FET(204b)는 p형 FET이다.
각 FET(204)는 게이트 스택(208)을 포함한다. 게이트 스택(208)은 기판(202) 위에 배치된다. 여러가지 실시형태들에서, 게이트 스택(208)은 다층 구조물이다. 게이트 스택(208)은 게이트 유전체층(210) 및 게이트 전극층(212)을 포함할 수도 있다. 일부 실시형태들에서, 게이트 유전체층(210)은 하이-k 유전체층, 및 기판(202)과 하이-k 유전체층 사이에 개재된(interposed) 계면 층을 더 포함한다. 여러가지 실시형태들에서, 계면 층은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수도 있고, 화학적 산화, 열 산화, 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법들에 의해 형성될 수도 있다. 하이-k 유전체층은 원자층 증착 (ALD)과 같은 적절한 프로세스에 의해 형성된다. 하이-k 유전체층을 형성하는 다른 방법들은, 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD), 물리적 기상 증착(physical vapor deposition; PVD), UV-오존 산화 및 분자 빔 에피택시(molecular beam epitaxy; MBE)를 포함한다. 일 실시형태에서, 하이-k 유전체 재료는 산화 하프늄(HfO2), 산화 지르코늄(ZrO2), 산화 란탄(La2O3), 산화 티타늄(TiO2), 산화 이트륨(Y2O3), 티탄산 스트론튬(SrTiO3), 다른 적절한 금속-산화물, 또는 이들의 조합들을 포함한다. 대안적으로, 하이-k 유전층은 금속 질화물 또는 금속 실리케이트를 포함한다.
일부 실시형태들에서, 게이트 전극층(212)은 폴리 실리콘층 또는 금속 게이트 전극층일 수도 있다. 금속 게이트 전극층은 일함수(work function) 금속층 및 금속 충전층과 같은 복수 층들을 더 포함할 수도 있다. 일함수 금속층은 p형 일함수 금속층 또는 n형 일함수 금속층을 포함할 수도 있다. p형 일함수 금속층은, 질화 티탄(TiN), 질화 탄탈(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 또는 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함하지만, 이들로 제한되지는 않는다. n형 일함수 금속층은 티타늄(Ti), 알루미늄(Al), 탄화 탄탈(TaC), 탄탈룸 탄질화물(TaCN), 탄탈룸 실리콘 질화물(TaSiN) 또는 이들의 조합들로 구성된 그룹으로부터 선택된 금속을 포함하지만, 이들로 제한되지는 않는다. p형 또는 n형 일함수 금속층은 복수의 층들을 더 포함할 수도 있고, CVD, PVD, 및/또는 다른 적절한 프로세스에 의해 퇴적될 수도 있다. 하나 이상의 금속층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu) 및/또는 다른 적절한 재료를 포함할 수도 있으며, CVD, PVD, 도금 및/또는 다른 적절한 프로세스들에 의해 수행될 수도 있다. 금속 충전층은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 및/또는 다른 적절한 재료들을 포함할 수도 있다. 금속 충전층은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스들에 의해 형성될 수도 있다.
게이트 스페이서는 각 게이트 스택(208)의 측벽 상에 형성된다. 도 2a를 참조하면, 다양한 실시형태들에서, 게이트 스페이서는 밀봉 스페이서(214) 및 더미 스페이서(216)와 같은 복수 층들을 포함할 수도 있다. 밀봉 스페이서(214)는, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 탄소 산질화물(SiCON)과 같은 유전체 재료, 다른 유전체 재료, 또는 이들의 조합을 포함한다. 밀봉 스페이서(214)는 게이트 스택(208)의 대략 4개의 수직 측부들을 보호한다. 더미 스페이서(216)는 실리콘 산화물(SiO2), 알루미늄 산화물(AlO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 탄소 산질화물(SiCON)로 구성될 수도 있다. 일반적으로, 밀봉 스페이서(214) 및 더미 스페이서(216)의 조성은, 더미 스페이서(216)와 비교해서 밀봉 스페이서(214)가 높은 에칭 선택도를 갖도록 선택된다. 더미 스페이서(216)는, 에어-스페이서로서 보이드를 형성하기 위하여 방법(100)의 후속 동작들에서 제거될 것인 반면에 밀봉 스페이서(214)는 실질적으로 남겨진다. 따라서, 더미 스페이서(216)는 희생 스페이서(216)으로도 지칭된다. 에어 스페이서의 형성에 대해서는 이후의 세부사항에서 추가로 설명된다. 일례에서, 밀봉 스페이서(214)는, CVD 프로세스에 의해 디바이스(200) 위에 유전체 층(예를 들면, 실질적으로 균일한 두께를 갖는 실리콘 질화물층)을 블랭킷 퇴적함으로써 형성되는데, 밀봉 스페이서(214)를 형성하기 위하여 유전체 층의 일부분들을 제거하도록 이방성 에칭을 행한다. 희생 스페이서(216)는 유사한 프로세스를 이용하여 형성될 수도 있다. 일부 실시형태들에 있어서, 희생 스페이서(216)는 약 2 nm 내지 약 4 nm의 범위의 두께를 가진다.
소스/드레인(S/D) 영역(218)은 또한 기판(202) 내에 형성된다. S/D 영역(218)은 능동 디바이스들을 형성하기 위한 n형 도핑 영역들 및/또는 p형 도핑 영역들일 수도 있다. S/D 영역(218)들은 고농도 도핑된 S/D(HDD), 저농도 도핑된 S/D(LDD), 융기 영역들, 변형(strained) 영역들, 에피택시 성장 영역들, 및/또는 다른 적절한 피처들을 포함할 수도 있다. S/D 영역(218)들은 에칭 및 에피택셜 성장, S/D 주입, S/D 활성화, 및/또는 다른 적절한 프로세스들에 의해 형성될 수도 있다. 일 실시형태에서, S/D 영역(218)들은 실리사이드화 또는 게르마노실리사이드화를 더 포함한다. 예를 들어, 실리사이드화는 금속층을 퇴적하는 것, 금속층이 실리콘과 반응하여 실리사이드를 형성할 수 있도록 금속층을 어닐링하는 것, 그 후 미반응된 금속층을 제거하는 것을 포함하는 프로세스에 의해 형성될 수도 있다. 일 실시형태에서, 디바이스(200)는 FinFET과 같은 다중-게이트(multi-gate) FET를 형성하기 위한 핀형 활성 영역들을 포함한다. 또한 이 실시형태에 있어서, S/D 영역(218)들 및 채널 영역(224)은 핀들 내에 또는 핀들 상에 형성될 수도 있다. 채널 영역(224)은 게이트 스택(208) 아래에 있고 한쌍의 S/D 영역(218)들 사이에 개재되어 있다. 채널 영역(224)은 반도체 디바이스(200)가 예를 들어 게이트 전극층(212)을 바이어싱함으로써 턴 온 될 때, 각각의 S/D 영역(218)들 사이에 전류를 전도한다.
계속해서 도 2a를 참조하면, 본 실시형태에서, S/D 영역(218)들은 기판(202)의 S/D 리세스들을 먼저 에칭한 다음 각각의 리세스들 내의 S/D 영역(218)들을 에피택셜 성장시킴으로써 형성된다. S/D 리세스들의 프로파일에 기초하여, S/D 영역(218)들은 실질적으로 U 자형 프로파일을 가질 수도 있고, S/D 영역(218)들의 각각의 측벽은, 실질적으로 희생 스페이서(216)의 에지(또는 외부 경계)와 정렬된다. 각각의 측벽은 거리(260) 만큼 게이트 스택(208)으로부터 이격되어 있다. 일부 실시형태들에서, 거리(260)는 약 2nm 내지 약 10nm의 범위 내에 있다. 스페이서(214/216)들이 원하는 것보다 더 두꺼워서 거리(260)를 확장시키고 그럼에도 불구하고 그 거리(260)가 더 짧은 범위에 포함되는 것이 바람직한 일부 실시형태에서, S/D 영역(218)들은 도 2b의 S/D 영역(218a)과 같은 실질적으로 다이아몬드 형상의 프로파일을 갖도록 형성될 수 있다. 도 2b를 참조하면, S/D 영역(218a)들의 일부 측벽들은 스페이서(214/216)들 아래에서 게이트 스택(208)을 향해 연장된다. 일 실시예에서, S/D 리세스들은, 원하는 리세스 프로파일을 달성하기 위하여 에칭 파라미터들[사용된 에칭제, 에칭 온도, 에칭 용액 농도, 에칭 압력, 소스 파워, RF(radio frequency) 바이어스 전압, RF 바이어스 전력, 에칭제 유량, 및 다른 적절한 파라미터들 등]이 조정되는, 건식 에칭 및 습식 에칭 프로세스 모두를 포함하는 에칭 프로세스에 의해 형성된다. 설명의 편의상, 도 2a에 도시된 바와 같은 형상의 S/D 영역을 갖는 디바이스(200)는 후속 동작을 위한 예로서 사용된다. 당업자는 도 2b에 도시된 바와 같은 형상의 S/D 영역을 갖는 디바이스(200)가 또한 후속 동작을 위해 사용될 수 있음을 인식하여야 한다.
도 2a를 다시 참조하면, 본 실시형태에서, 디바이스(200)는 기판(202) 위에 그리고 희생 스페이서(216)의 측벽 상에 컨택트 에칭 정지(contact etch stop; CES) 층(220)을 포함하고, CES 층(220) 위의 층간 유전체(inter-layer dielectric; ILD) 층(222)을 더 포함한다. CES 층(220)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 탄소 산질화물(SiCON)과 같은 유전체 재료, 다른 유전체 재료들, 또는 이들의 조합을 포함할 수도 있다. CES 층(220)은 플라즈마 강화 CVD(PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스들에 의해 형성될 수도 있다. ILD 층(222)은 BPSG(borophosphosilicate glass), TEOS(tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은, 실리콘 산화물 또는 도핑된 실리콘 산화물 등의 재료들, 로우-k 유전체 재료, 및/또는 다른 적절한 유전체 재료들을 포함할 수도 있다. ILD 층(222)은 PECVD 프로세스, 유동성 CVD(FCVD) 프로세스, 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수도 있다. CES 층(220) 및 ILD 층(222)의 조성은, CES 층(220)이 ILD 층(222)과 비교하여 약간의 에칭 선택도를 갖도록 선택된다. 일 실시형태에서, CES 층(220)은 기판(202) 위에 기판에 대하여 여러 가지 구조물들을 덮는 블랭킷 층으로서 퇴적되며, ILD 층(222)은 CES 층(114) 위에 퇴적된다. 이후에, 방법(100)(도 1 참조)은 화학적 기계적 평탄화(CMP) 프로세스를 수행하여 ILD 층(222)을 연마하고 게이트 스택(208)을 노출시킴으로써 동작 106으로 진행한다(도 2a 참조). 그 결과, CES 층(220)의 일부분은 기판(202) 위에서 인접한 희생 스페이서(216)들 사이에 남겨진다.
동작 108에서, 방법(100)(도 1 참조)은 디바이스(200) 위에 또 다른 ILD 층(228)을 형성한다(도 3 참조). ILD 층(228)은 CVD 또는 다른 적절한 방법에 의해 형성된 실리콘 산화물, 로우-k 유전체 재료, 또는 다른 적절한 유전체 재료를 포함할 수도 있다. 예를 들어, ILD 층(228)은 PECVD 프로세스, FCVD 프로세스 또는 다른 적절한 퇴적 프로세스들에 의해 형성될 수도 있다. 일부 실시형태들에서, ILD 층(228)은 ILD 층(222)과 상이한 또는 동일한 재료를 포함할 수도 있다. CMP 프로세스는 과도한 유전체 재료들을 제거하기 위해 동작 108이 뒤따를 수도 있다.
동작 110에서, 방법(100)(도 1 참조)은 ILD 층(228)을 패터닝하여 S/D 영역(218)들 위에 S/D 비아 홀(230)들을 형성한다(도 4 참조). 일 실시형태에서, 동작 110은 포토리소그래피 프로세스 및 에칭 프로세스들을 포함한다. 포토리소그래피 프로세스는 ILD 층(228) 위에 포토레지스트(또는 레지스트)를 형성하는 단계, S/D 비아 홀(230)들을 위한 다양한 기하학적 형상들을 정의하는 패턴에 레지스트를 노출시키는 단계, 노광 후 베이킹 프로세스들을 수행하는 단계, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하도록 레지스트를 현상하는 단계를 포함할 수도 있다. 그 후, 마스킹 엘리먼트, 또는 그 파생물은, ILD 층(228) 내로의 리세스들을 에칭하는데 사용된다. 마스킹 엘리먼트(예를 들어, 패터닝된 레지스트)는 이후에 제거된다. 에칭 프로세스들은 하나 이상의 건식 에칭 프로세스들, 습식 에칭 프로세스들 및 다른 적절한 에칭 기술을 포함할 수도 있다. 예를 들어, 에칭 프로세스들은 2단계 에칭을 포함할 수도 있다. 제1 에칭 단계는 ILD 층(228, 222)의 일부분을 제거하여 CES 층(220)의 바닥 부분을 노출시키고, 제2 에칭 단계는 CES 층(220)의 바닥 부분을 제거함으로써 S/D 영역(218)의 일부분을 노출시킨다. 일부 실시형태들에서, ILD 층(222)은 동작 1110에서 실질적으로 완전히 제거된다.
동작 112에서, 방법(100)(도 1 참조)은 S/D 비아 홀(230) 내에 하나 이상의 S/D 컨택트(232)를 형성한다. 일 실시형태에서, S/D 컨택트(232)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 이들의 조합, 또는 다른 적절한 도전성 재료와 같은 금속을 포함한다. 일 실시형태에서, 컨택트 금속은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스들과 같은 적절한 프로세스를 사용하여 퇴적된다. CMP 프로세스는 과량의 금속들을 제거하도록 동작 112를 따를 수도 있다.
동작 114에서, ILD 층(228)이 제거되어, 도 6에 도시된 바와 같이 층들(214, 216, 220)과 게이트 스택(208)을 노출시키는 개구부(240)들을 형성한다. 일 실시형태에서, 동작 114는 ILD 층(228)을 에칭하도록 조정되는 에칭 프로세스를 포함하는 반면에 다른 층들(214, 216, 220), 및 게이트 스택(208)은 실질적으로 에칭 프로세스에서 변경되지 않은 상태로 남겨진다. 실시형태들에서, 동작 114는 건식 에칭, 습식 에칭, 또는 다른 적절한 에칭 프로세스들을 사용할 수도 있다.
방법(100)(도 1 참조)은 에어-스페이서 구조물을 생성하기 위한 트렌치(250)가 형성되는 동작 116으로 진행한다(도 7 참조). 특히, 트렌치(250)는 희생 스페이서(216)를 에칭함으로써 형성된다. 일 실시형태에서, 트렌치(250)는 공기로 충전되며, 밀봉 스페이서(214)와 CES 층(220) 사이에 에어 갭을 형성한다. 밀봉 스페이서(214)와 CES 층(220)의 측벽들은 트렌치(250) 내에서 노출된다.
일반적으로, 밀봉 스페이서(214)와 CES 층(220)의 조성은, 희생 스페이서(216)와 비교하여 밀봉 스페이서(214)와 CES 층(220)이 높은 에칭 선택도를 갖도록 선택된다. 그 결과, 에칭 프로세스는 희생 스페이서(216)를 제거할 수도 있는 반면에 밀봉 스페이서(214)와 CEC 층(220)은 두께에 있어서 상대적으로 및/또는 실질적으로 변경되지 않은 상태로 남겨진다. 일부 실시형태에서, 밀봉 스페이서(214) 및 CES 층(220)은 질화물(또는 질화물 리치(rich))을 함유하고, 희생 스페이서는 산화물(또는 산화물 리치)을 함유한다. 예를 들어, 밀봉 스페이서(214) 및 CES 층(220)의 각각은, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 탄소 산질화물(질화물 리치로 되도록 조정됨), 및 이들의 조합으로 구성된 그룹로부터 선택된 혼합물을 함유할 수도 있는 반면에, 희생 스페이서(216)는 실리콘 산화물, 알루미늄 산화물, 실리콘 탄소 산질화물(산화물 리치로 되도록 조정됨), 및 이들의 조합으로 구성된 그룹으로부터 선택된 혼합물을 함유할 수도 있다. 밀봉 스페이서(214) 및 CES 층(220)은 동일하거나 상이한 재료를 함유할 수도 있다. 하나의 특정 실시형태에서, 밀봉 스페이서(214)는 실리콘 질화물을 함유하고, CES 층(220)은 실리콘 탄질화물을 함유하고, 희생 스페이서(216)는 알루미늄 산화물을 함유한다. 또 다른 특정 실시형태에서, 밀봉 스페이서(214)는 실리콘 탄질화물을 함유하고, CES 층(220)은 실리콘 탄소 산질화물을 함유하고, 희생 스페이서(216)는 알루미늄 산화물을 함유한다. 대안적인 실시형태에서, 밀봉 스페이서(214) 및 CES 층(220)은 산화물(또는 산화물 리치)을 포함하고 희생 스페이서(216)는 질화물(또는 질화물 리치)을 함유한다. 예를 들어, 밀봉 스페이서(214) 및 CES 층(220)의 각각은 실리콘 산화물, 알루미늄 산화물, 실리콘 탄소 질산화물(산화물 리치로 되도록 조정됨) 및 이들의 조합으로 구성된 그룹으로부터 선택된 혼합물을 함유할 수도 있는 반면에, 희생 스페이서(216)는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 탄소 산질화물(질화물 리치로 되도록 조정됨) 및 이들의 조합으로 구성된 그룹으로부터 선택된 혼합물을 함유할 수도 있다. 또 다른 특정 실시형태에서, 밀봉 스페이서(214)는 실리콘 산화물을 함유하고, CES 층(220)은 실리콘 탄소 산질화물을 함유하고, 희생 스페이서(216)는 실리콘 질화물을 함유한다.
실시형태들에서, 동작 116은 희생 스페이서(216)를 선택적으로 제거하기 위해 에칭제를 이용한 에칭 프로세스를 사용한다. 동작 116은 건식 에칭, 습식 에칭, 또는 다른 적절한 에칭 프로세스를 사용할 수도 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 플루오르 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, CL2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마, 및/또는 이들의 조합을 포함할 수도 있다. 예를 들어, 습식 에칭 프로세스는 희석된 플루오르화 수소산(DHF); 수산화칼륨(KOH) 용액; 암모니아; 플루오르화 수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)를 함유하는 용액; 또는 다른 적절한 습식 에칭제의 에칭을 포함할 수도 있다. 일 실시예에서, 희생 스페이서(216)는 실리콘 산화물을 함유하고 습식 에칭 프로세스는 DHF를 적용하는 것을 포함한다. 다른 실시예에서, 희생 스페이서(216)는 알루미늄 산화물을 포함하고, 습식 에칭 프로세스는, SC1 용액과 같은 암모니아 과산화수소 혼합물(ammonia and hydrogen peroxide mixture; APM)[(NH4OH : H2O2 : H2O)]을 인가하는 단계를 포함한다. 또 다른 실시예에서, 희생 스페이서(216)는 실리콘 질화물을 함유하고, 습식 에칭 프로세스는 H3PO4를 함유하는 산을 인가하는 단계를 포함한다.
방법(100)(도 1 참조)은 에어 갭(보이드)을 위한 캡 구조물을 트렌치(250) 위에 형성하는 동작 118로 진행한다. 구체적으로, ILD 층(252)은 도 8a에 도시된 바와 같이 디바이스(200) 위에 퇴적된다. ILD 층(252)은 또한 트렌치(250) 내의 에어 갭을 위한 캡 또는 상부 벽을 형성한다. 일 실시형태에서, ILD 층(252)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 코팅 프로세스 및/또는 다른 적절한 프로세스에 의해 형성된다. 일 실시형태에서, ILD 층 (252)은 CVD 프로세스에 의해 퇴적된다. ILD 층(252)의 형성은 트렌치(250)를 효과적으로 폐쇄하여 에어 갭을 형성하도록 조정된다. CVD 프로세스에서의 파라미터들(예를 들어, 압력, 온도 및 가스 점도)는 유전체 재료들을 퇴적하는 갭 충전 행위가 트렌치(250)를 가득 채우지 않고 에어 갭을 유지하는 방식으로 조정된다. 본 실시형태에서, CVD 프로세스는 약 0.75 torr 미만의 압력 및 약 섭씨 75도 보다 높은 온도의 설정을 사용한다. 따라서, ILD 층(252)의 유전체 재료는, 트렌치(250)의 하부 부분에 상당한 양의 퇴적되지 않고 트렌치(250)의 개구부를 둘러싸도록 트렌치(250)의 상부 부분에 퇴적될 수도 있다. 따라서, 각각의 에어 갭은, ILD 층(252)의 유전체 재료 아래에 그리고 밀봉 스페이서(214)와 CES 층(220) 사이에 형성될 수 있다. 상기 에어 갭에서 밀봉 스페이서(214) 및 CES 층(220)의 측벽들이 노출되다. ILD 층(252)의 유전체 재료의 퇴적 동안에 사용되는 가스(들) 또는 에어 갭으로 확산될 수 있는 임의의 다른 종과 같은 가스는, 에어 갭 내에 있을 수도 있다. ILD 층(252)은 에어 갭으로부터 밀봉 스페이서(214) 및 게이트 스택(208)의 상부 표면까지 측방향으로 연장된다. ILD 층(252)은 또한 CES 층(220) 및 S/D 컨택트(232)들을 덮는다. 일부 실시형태들에서, ILD 층(252)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물을 포함할 수도 있다. 일부 실시형태들에서, ILD 층(252)은 TEOS, BPSG, FSG, PSG, 및 BSG와 같은 산화물을 포함할 수도 있다. ILD 층(252)은 ILD 층(228)과 상이한 또는 동일한 재료를 포함할 수도 있다. 본 실시형태에서, ILD 층(252)은 실리콘 산화물 층이다.
계속해서 도 8a를 참조하면, 일부 실시형태들에서, 기판(202)은 희생 층(216)의 에칭 이후에 트렌치(250)에서 노출된다. 따라서, 트렌치(250) 내에 규정된 에어 갭은 스페이서 층(214)의 측벽으로부터 CES 층(220)의 측벽까지 수평으로 걸쳐있고, 기판(202)의 상부 표면으로부터 ILD 층(252)의 바닥 표면까지 수직으로 걸쳐있다. 대안적인 실시형태들에서, 희생 층(216)은, 도 8b에 도시된 바와 같이, 에칭 프로세스에서(예를 들어, 에칭 시간을 제어함으로써) 트렌치(250)로부터 완전히 제거되지 않을 수도 있고, 기판(202)을 계속해서 덮는 트렌치(250)의 바닥에 일부 잔류물(216a)이 남겨져 있을 수도 있다. 이 경우, 에어 갭은 희생 층(216)의 바닥부로부터 ILD 층(252)의 바닥 표면까지 수직으로 걸쳐있다. 본 실시형태에서, 에어 갭은 약 2nm 내지 약 4nm 범위의 폭을 갖는다. 에어 갭은 게이트 스택(208)을 둘러싸는 에어-스페이서 구조물을 형성하여, 이에 의해 게이트 스택(208)과 S/D 컨택트(232) 사이의 재료 층의 유효 유전 상수를 감소시킴으로써, 각각의 부유 용량을 감소시키는 것을 돕는다.
동작 120에서, 방법(100)(도 1 참조)은 ILD 층(252)을 연마하고 S/D 컨택트(232)를 노출시키기 위해 또 다른 CMP 프로세스를 수행한다(도 9 참조). 도 1에 도시되지는 않지만, 방법(100)은 디바이스(200)의 제조를 완료하기 위하여 추가의 프로세스들을 진행할 수도 있다. 예를 들어, 방법(100)은, 완전한 IC를 형성하기 위하여 디바이스(200)의 다른 부분들과, 게이트 스택(208) 및 S/D 컨택트(208)를 연결하는 다층 상호접속 구조물을 형성할 수도 있다.
제한하려는 의도는 아니지만, 본 개시의 하나 이상의 실시형태는 핀 타입 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스 및 그 형성에 많은 이익을 제공한다. 예를 들어, 상기 핀은 피처들 사이의 비교적 가까운 간격을 생성하도록 패터닝될 수 있으며, 상기 개시 내용이 매우 적합하다. FinFET의 핀 형성에 사용되는 스페이서는, 상기 개시 내용에 따라 프로세싱될 수 있다. 예를 들어, 본 개시의 실시형태들은 게이트 스택을 둘러싸는 에어-스페이서를 형성하는 방법을 제공한다. 게이트 스택과 소스/드레인 컨택트 사이의 상대 유전율(또는 유전 상수)이 낮으며, 이는 상호 연결부 간의 간섭, 노이즈 및 기생 커플링 커패시턴스를 감소시킨다. 또한, 개시된 방법은 기존 반도체 제조 프로세스에 용이하게 통합될 수 있다.
부기:
1. 방법에 있어서,
기판 상에 게이트 구조물을 형성하는 단계와,
게이트 구조물의 측벽을 덮는 밀봉 스페이서(seal spacer)를 형성하는 단계와,
상기 밀봉 스페이서의 측벽을 덮는 희생 스페이서를 형성하는 단계와,
상기 게이트 구조물 아래에 있는 채널 영역이 끼워 넣어지는(sandwiching) 소스/드레인(S/D) 영역들을 형성하는 단계와,
상기 희생 스페이서의 측벽을 덮는 컨택트 에칭 정지(contact etch stop; CES) 층을 퇴적하는 단계와,
트렌치를 형성하도록 상기 희생 스페이서를 제거하는 단계로서, 상기 트렌치는 상기 CES 층의 측벽과 상기 밀봉 스페이서의 측벽 사이에 걸쳐 있는 것인, 상기 희생 스페이서를 제거하는 단계와,
층간 유전체(inter-layer dielectric; ILD) 층을 퇴적하는 단계
를 포함하며,
상기 ILD 층은 상기 트렌치를 캐핑(cap)함으로써, 상기 트렌치 내부의 에어 갭을 규정하는 것인, 방법.
2. 부기 1에 있어서, 상기 희생 스페이서를 제거하는 단계는, 상기 기판의 상부 표면을 노출하는 에칭 프로세스를 포함하며, 상기 에어 갭은 상기 기판의 상부 표면으로부터 상기 ILD 층의 바닥 표면까지 수직으로 걸쳐 있는 것인 방법.
3. 부기 1에 있어서, 상기 희생 스페이서를 제거하는 단계는, 상기 트렌치의 바닥 표면을 덮는 상기 희생 스페이서의 부분(portion)을 유지하는 에칭 프로세스를 포함하며, 상기 에어 갭은 상기 희생 스페이서의 부분의 상부 표면으로부터 상기 ILD 층의 바닥 표면까지 수직으로 걸쳐 있는 것인 방법.
4. 부기 1에 있어서,
상기 밀봉 스페이서와 상기 CES 층의 각각은 질화물을 포함하며,
상기 밀봉 스페이서와 상기 CES 층은 상이한 재료 조성물을 포함하는 것인 방법.
5. 부기 4에 있어서,
상기 밀봉 스페이서와 상기 CES 층의 각각은, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄소 산질화물, 및 이들의 조합으로 구성된 그룹으로부터 선택되는 조성물을 포함하는 것인 방법.
6. 부기 4에 있어서, 상기 희생 스페이서는 알루미늄 산화물을 포함하는 것인 방법.
7. 부기 4에 있어서, 상기 ILD 층은 산화물을 포함하는 것인 방법.
8. 부기 1에 있어서, 상기 ILD 층은 상기 에어 갭으로부터 상기 밀봉 스페이서의 상부 표면까지 측방으로 연장되며, 상기 밀봉 스페이서의 상부 표면과 직접 접촉하는 것인 방법.
9. 부기 1에 있어서, 상기 희생 스페이서를 제거하는 단계 이전에,
상기 기판을 덮는 유전체 층을 퇴적하는 단계와,
상기 S/D 영역들 중 하나를 노출하는 비아 홀을 형성하도록 상기 유전체 층을 패터닝하는 단계와.
상기 비아 홀 내에 S/D 컨택트를 형성하는 단계
를 더 포함하는 방법.
10. 부기 9에 있어서,
상기 유전체 층을 퇴적하는 단계 이전에, 상기 게이트 구조물을 노출하도록 제1 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스를 수행하는 단계와,
상기 ILD 층을 퇴적하는 단계 이후에, 상기 S/D 컨택트를 노출시키도록 상기 ILD 층에 제2 CMP 프로세스를 수행하는 단계를 더 포함하는 방법.
11. 반도체 디바이스를 형성하는 방법에 있어서,
반도체 기판 상에 게이트 스택을 형성하는 단계와,
상기 게이트 스택의 측벽을 덮는 밀봉 스페이서를 형성하는 단계와,
상기 밀봉 스페이서의 측벽을 덮는 희생 스페이서를 형성하는 단계와,
상기 게이트 스택 아래에 있는 채널 영역이 개재된(interposed) 소스/드레인(S/D) 영역들을 형성하는 단계와,
상기 희생 스페이서의 측벽을 덮는 컨택트 에칭 정지(CES) 층을 형성하는 단계와,
상기 게이트 스택 위에 제1 층간 유전체(ILD) 층을 퇴적하는 단계와,
상기 제1 ILD 층을 패터닝하여, 상기 S/D 영역들 중 하나를 노출시키는 개구부를 형성하는 단계와,
상기 개구부 내에 S/D 컨택트를 형성하는 단계와,
상기 S/D 컨택트를 형성하는 단계 이후에, 트렌치를 형성하도록 상기 희생 스페이서를 제거하는 단계로서, 상기 트렌치는 상기 CES 층의 측벽과 상기 밀봉 스페이서의 측벽을 노출하는 것인, 상기 희생 스페이서를 제거하는 단계와,
상기 S/D 컨택트, 상기 밀봉 스페이서, 및 상기 게이트 스택 위에 제2 ILD 층을 퇴적하는 단계
를 포함하며,
상기 제2 ILD 층은 상기 트렌치를 밀봉함으로써 상기 트렌치 내부의 보이드를 규정하는 것인 반도체 디바이스를 형성하는 방법.
12. 부기 11에 있어서, 상기 보이드는 상기 반도체 기판의 상부 표면을 노출하는 것인 반도체 디바이스를 형성하는 방법.
13. 부기 11에 있어서, 상기 희생 스페이서를 제거하는 단계 이전에, 상기 희생 스페이서의 상부 표면을 노출하도록 상기 제1 ILD 층을 제거하는 단계를 더 포함하는 반도체 디바이스를 형성하는 방법.
14. 부기 11에 있어서,
상기 밀봉 스페이서와 상기 CES 층의 각각은 질화물을 포함하며,
상기 희생 스페이서와 상기 제2 ILD 층의 각각은 산화물을 포함하는 것인 반도체 디바이스를 형성하는 방법.
15. 부기 14에 있어서,
상기 밀봉 스페이서는 실리콘 탄질화물을 함유하며,
상기 CES 층은 실리콘 탄소 산질화물을 함유하며,
상기 희생 스페이서는 알루미늄 산화물을 함유하며,
상기 제2 ILD 층은 실리콘 산화물을 함유하는 것인 반도체 디바이스를 형성하는 방법.
16. 반도체 디바이스에 있어서,
채널 영역이 사이에 개재되어 있는 소스/드레인(S/D) 영역들을 갖는 기판과,
상기 채널 영역 위의 게이트 스택과,
상기 게이트 스택의 측벽들을 덮는 스페이서 층과,
상기 S/D 영역들 중 하나의 S/D 영역 위의 S/D 컨택트와,
상기 S/D 컨택트의 측벽들을 덮는 컨택트 에칭 정지(CES) 층과,
상기 CES 층, 상기 스페이서 층, 및 상기 게이트 스택을 덮는 층간 유전체(ILD) 층
을 포함하며,
상기 CES 층과 상기 스페이서 층은 서로 이격되어 이들 사이에 있는 갭을 규정하고, 상기 갭은 상기 ILD 층에 의해 캐핑되는(capped) 것인 반도체 디바이스.
17. 부기 16에 있어서, 상기 갭은 상기 기판의 상부 표면으로부터 상기 ILD 층의 바닥 표면까지 수직으로 걸쳐있는 것인 반도체 디바이스.
18. 부기 16에 있어서,
상기 기판 위에 있으며, 상기 스페이서 층과 상기 CES 층 사이에 개재된 유전체 층을 더 포함하며,
상기 갭은 상기 유전체 층의 상부 표면으로부터 상기 ILD 층의 바닥 표면까지 수직으로 걸쳐 있는 것인 반도체 디바이스.
19. 부기 18에 있어서, 상기 유전체 층은 알루미늄 산화물인 것인 반도체 디바이스.
20. 부기 16에 있어서,
상기 ILD 층은 실리콘 산화물을 함유하며,
상기 스페이서 층과 상기 CES 층의 각각은 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄소 산질화물, 및 이들의 조합으로부터 선택된 조성물을 포함하며,
상기 스페이서 층과 상기 CES 층은 상이한 재료 조성물을 포함하는 것인 반도체 디바이스.
앞에서는 당업자들이 본 개시의 양태를 더 잘 이해할 수도 있도록 몇몇 실시형태의 특징을 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수도 있다는 것을 이해해야 한다. 당업자들은 또한 이러한 등가의 구성들이 본 개시의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 상에 게이트 구조물을 형성하는 단계와,
    게이트 구조물의 측벽을 덮는 밀봉 스페이서(seal spacer)를 형성하는 단계와,
    상기 밀봉 스페이서의 측벽을 덮는 희생 스페이서를 형성하는 단계와,
    상기 게이트 구조물 아래에 있는 채널 영역이 끼워 넣어지는(sandwiching) 소스/드레인(S/D) 영역들을 형성하는 단계와,
    상기 희생 스페이서의 측벽을 덮는 컨택트 에칭 정지(contact etch stop; CES) 층을 퇴적하는 단계와,
    트렌치를 형성하도록 상기 희생 스페이서를 제거하는 단계로서, 상기 트렌치는 상기 CES 층의 측벽과 상기 밀봉 스페이서의 측벽 사이에 걸쳐 있는 것인, 상기 희생 스페이서를 제거하는 단계와,
    층간 유전체(inter-layer dielectric; ILD) 층을 퇴적하는 단계
    를 포함하며,
    상기 ILD 층은 상기 트렌치를 캐핑(cap)함으로써, 상기 트렌치 내부의 에어 갭을 규정하는 것인, 방법.
  2. 제1항에 있어서, 상기 희생 스페이서를 제거하는 단계는, 상기 기판의 상부 표면을 노출하는 에칭 프로세스를 포함하며, 상기 에어 갭은 상기 기판의 상부 표면으로부터 상기 ILD 층의 바닥 표면까지 수직으로 걸쳐 있는 것인 방법.
  3. 제1항에 있어서, 상기 희생 스페이서를 제거하는 단계는, 상기 트렌치의 바닥 표면을 덮는 상기 희생 스페이서의 부분(portion)을 유지하는 에칭 프로세스를 포함하며, 상기 에어 갭은 상기 희생 스페이서의 부분의 상부 표면으로부터 상기 ILD 층의 바닥 표면까지 수직으로 걸쳐 있는 것인 방법.
  4. 제1항에 있어서,
    상기 밀봉 스페이서와 상기 CES 층의 각각은 질화물을 포함하며,
    상기 밀봉 스페이서와 상기 CES 층은 상이한 재료 조성물을 포함하는 것인 방법.
  5. 제4항에 있어서,
    상기 밀봉 스페이서와 상기 CES 층의 각각은, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄소 산질화물, 및 이들의 조합으로 구성된 그룹으로부터 선택되는 조성물을 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 ILD 층은 상기 에어 갭으로부터 상기 밀봉 스페이서의 상부 표면까지 측방으로 연장되며, 상기 밀봉 스페이서의 상부 표면과 직접 접촉하는 것인 방법.
  7. 제1항에 있어서, 상기 희생 스페이서를 제거하는 단계 이전에,
    상기 기판을 덮는 유전체 층을 퇴적하는 단계와,
    상기 S/D 영역들 중 하나를 노출하는 비아 홀을 형성하도록 상기 유전체 층을 패터닝하는 단계와.
    상기 비아 홀 내에 S/D 컨택트를 형성하는 단계
    를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 유전체 층을 퇴적하는 단계 이전에, 상기 게이트 구조물을 노출하도록 제1 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스를 수행하는 단계와,
    상기 ILD 층을 퇴적하는 단계 이후에, 상기 S/D 컨택트를 노출시키도록 상기 ILD 층에 제2 CMP 프로세스를 수행하는 단계를 더 포함하는 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판 상에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택의 측벽을 덮는 밀봉 스페이서를 형성하는 단계와,
    상기 밀봉 스페이서의 측벽을 덮는 희생 스페이서를 형성하는 단계와,
    상기 게이트 스택 아래에 있는 채널 영역이 개재된(interposed) 소스/드레인(S/D) 영역들을 형성하는 단계와,
    상기 희생 스페이서의 측벽을 덮는 컨택트 에칭 정지(CES) 층을 형성하는 단계와,
    상기 게이트 스택 위에 제1 층간 유전체(ILD) 층을 퇴적하는 단계와,
    상기 제1 ILD 층을 패터닝하여, 상기 S/D 영역들 중 하나를 노출시키는 개구부를 형성하는 단계와,
    상기 개구부 내에 S/D 컨택트를 형성하는 단계와,
    상기 S/D 컨택트를 형성하는 단계 이후에, 트렌치를 형성하도록 상기 희생 스페이서를 제거하는 단계로서, 상기 트렌치는 상기 CES 층의 측벽과 상기 밀봉 스페이서의 측벽을 노출하는 것인, 상기 희생 스페이서를 제거하는 단계와,
    상기 S/D 컨택트, 상기 밀봉 스페이서, 및 상기 게이트 스택 위에 제2 ILD 층을 퇴적하는 단계
    를 포함하며,
    상기 제2 ILD 층은 상기 트렌치를 밀봉함으로써 상기 트렌치 내부의 보이드를 규정하는 것인 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스에 있어서,
    채널 영역이 사이에 개재되어 있는 소스/드레인(S/D) 영역들을 갖는 기판과,
    상기 채널 영역 위의 게이트 스택과,
    상기 게이트 스택의 측벽들을 덮는 스페이서 층과,
    상기 S/D 영역들 중 하나의 S/D 영역 위의 S/D 컨택트와,
    상기 S/D 컨택트의 측벽들을 덮는 컨택트 에칭 정지(CES) 층과,
    상기 CES 층, 상기 스페이서 층, 및 상기 게이트 스택을 덮는 층간 유전체(ILD) 층
    을 포함하며,
    상기 CES 층과 상기 스페이서 층은 서로 이격되어 이들 사이에 있는 갭을 규정하고, 상기 갭은 상기 ILD 층에 의해 캐핑되는(capped) 것인 반도체 디바이스.
KR1020170117966A 2016-12-14 2017-09-14 에어 스페이서를 가진 반도체 디바이스 KR102102729B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434336P 2016-12-14 2016-12-14
US62/434,336 2016-12-14
US15/623,539 US10522642B2 (en) 2016-12-14 2017-06-15 Semiconductor device with air-spacer
US15/623,539 2017-06-15

Publications (2)

Publication Number Publication Date
KR20180068846A true KR20180068846A (ko) 2018-06-22
KR102102729B1 KR102102729B1 (ko) 2020-04-22

Family

ID=62489621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170117966A KR102102729B1 (ko) 2016-12-14 2017-09-14 에어 스페이서를 가진 반도체 디바이스

Country Status (4)

Country Link
US (2) US10522642B2 (ko)
KR (1) KR102102729B1 (ko)
CN (1) CN108231664B (ko)
TW (1) TWI662627B (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081755A (zh) * 2018-10-19 2020-04-28 台湾积体电路制造股份有限公司 半导体器件和方法
KR20200050323A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서 구조물 및 그 형성 방법
KR20200066542A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR20200125441A (ko) * 2019-04-24 2020-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 상호접속을 위한 방법 및 구조물
KR20210086968A (ko) * 2019-12-31 2021-07-09 에트론 테크놀로지, 아이엔씨. 반도체 장치 구조체
KR20210093709A (ko) * 2020-01-17 2021-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR20210098869A (ko) * 2020-01-31 2021-08-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀형 전계효과 트랜지스터용 게이트 에어 스페이서
KR20210122648A (ko) * 2020-03-30 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스에서의 에어 스페이서 및 캡핑 구조체
KR20210126470A (ko) * 2020-04-09 2021-10-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR20210129562A (ko) * 2020-04-17 2021-10-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스페이서 내에 에어 보이드를 갖는 반도체 디바이스

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475697A (zh) * 2015-12-22 2018-08-31 英特尔公司 具有嵌入式电介质间隔的纳米线晶体管
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US10522649B2 (en) * 2018-04-27 2019-12-31 International Business Machines Corporation Inverse T-shaped contact structures having air gap spacers
US10608096B2 (en) 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10755970B2 (en) * 2018-06-15 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structures
CN110620129B (zh) 2018-06-20 2022-02-01 京东方科技集团股份有限公司 显示基板、其驱动方法、显示装置及高精度金属掩模板
US10854503B2 (en) * 2018-07-16 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with air gap and method sealing the air gap
US10529818B1 (en) * 2018-07-26 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced flicker noise
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
US11232975B2 (en) * 2018-09-26 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator (SOI) substrate having dielectric structures that increase interface bonding strength
TWI779103B (zh) * 2018-09-26 2022-10-01 聯華電子股份有限公司 半導體結構及其製造方法
TWI681550B (zh) * 2019-03-14 2020-01-01 旺宏電子股份有限公司 立體記憶體元件及其製作方法
US10910399B2 (en) 2019-03-14 2021-02-02 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
CN111696867B (zh) * 2019-03-15 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法
US11482456B2 (en) * 2019-03-21 2022-10-25 Globalfoundries U.S. Inc. Forming two portion spacer after metal gate and contact formation, and related IC structure
US10832962B1 (en) * 2019-05-22 2020-11-10 International Business Machines Corporation Formation of an air gap spacer using sacrificial spacer layer
US11211287B2 (en) 2019-07-22 2021-12-28 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US10985051B2 (en) * 2019-07-24 2021-04-20 Nanya Technology Corporation Semiconductor device with air spacer and method for forming the same
US11145540B2 (en) 2019-08-08 2021-10-12 Nanya Technology Corporation Semiconductor structure having air gap dielectric and the method of preparing the same
US11189727B2 (en) * 2019-08-23 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET contacts and method forming same
US11456383B2 (en) * 2019-08-30 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a contact plug with an air gap spacer
CN112447584B (zh) * 2019-08-30 2024-10-18 长鑫存储技术有限公司 半导体结构及其制备方法、存储装置
DE102020114875B4 (de) * 2019-08-30 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtung und verfahren
US11527444B2 (en) * 2019-09-25 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer formation for semiconductor devices
US11094632B2 (en) * 2019-09-27 2021-08-17 Nanya Technology Corporation Semiconductor device with air gap and method for preparing the same
US11094796B2 (en) * 2019-09-30 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor spacer structures
KR20210038762A (ko) 2019-09-30 2021-04-08 삼성전자주식회사 반도체 장치
DE102019133935B4 (de) * 2019-09-30 2022-11-03 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum ausbilden von transistorabstandshal-terstrukturen
US11127684B2 (en) * 2019-10-18 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Low-resistance interconnect structures
US11201229B2 (en) * 2019-10-18 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stack
US11127678B2 (en) * 2019-12-10 2021-09-21 Globalfoundries U.S. Inc. Dual dielectric layer for closing seam in air gap structure
US11502183B2 (en) * 2020-01-29 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap in inner spacers and methods of fabricating the same in field-effect transistors
US11665916B2 (en) * 2020-02-12 2023-05-30 Winbond Electronics Corp. Memory devices and methods for forming the same
US11715781B2 (en) * 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
CN113314457B (zh) * 2020-02-27 2023-04-18 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
TWI733412B (zh) 2020-04-13 2021-07-11 華邦電子股份有限公司 具有氣隙之半導體元件及其製造方法
US11335638B2 (en) * 2020-04-15 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing RC delay in semiconductor devices
US11289584B2 (en) * 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
US11380794B2 (en) * 2020-05-08 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device having contact plugs with re-entrant profile
TWI762196B (zh) * 2020-05-26 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置與其製造方法
US11631612B2 (en) 2020-05-26 2023-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102021107477A1 (de) * 2020-05-26 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu deren herstellung
DE102020131611A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit luftspalten und verfahren zu deren herstellung
US11302798B2 (en) 2020-05-29 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with air gate spacer and air gate cap
CN111900163B (zh) * 2020-06-19 2023-04-18 中国科学院微电子研究所 晶体管及其制备方法
US11437494B2 (en) * 2020-08-18 2022-09-06 Nanya Technology Corporation Semiconductor device with graphene-based element and method for fabricating the same
CN114695270A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件
US11784218B2 (en) * 2021-01-08 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gate air spacer protection during source/drain via hole etching
CN114792730A (zh) * 2021-01-25 2022-07-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220107847A (ko) * 2021-01-26 2022-08-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11626482B2 (en) * 2021-03-04 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer formation with a spin-on dielectric material
US20220310398A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Resistance Reduction for Transistors
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11777004B2 (en) * 2021-05-06 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US11855161B2 (en) * 2021-07-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device contact structures and methods of fabricating thereof
US12002863B2 (en) 2021-08-31 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with air-gap spacers
US20240313081A1 (en) * 2023-03-16 2024-09-19 Murata Manufacturing Co., Ltd. Low Leakage Replacement Metal Gate FET

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161848A (ja) * 1993-12-06 1995-06-23 Toshiba Corp 不揮発性半導体記憶装置
JPH10335646A (ja) * 1997-05-24 1998-12-18 Lg Semicon Co Ltd Ｍｏｓ 電界効果トランジスタ素子及びその製造方法
KR20010011638A (ko) * 1999-07-29 2001-02-15 김영환 반도체장치의 구조 및 그 제조방법
US20050037585A1 (en) * 2003-08-12 2005-02-17 Park Ho-Woo Semiconductor device including air gap between semiconductor substrate and L-shaped spacer and method of fabricating the same
US20130248950A1 (en) * 2012-03-20 2013-09-26 Samsung Electronics Co., Ltd. Semiconductor devices and method of manufacturing the same
US20150243544A1 (en) * 2014-02-26 2015-08-27 International Business Machines Corporation Formation of air-gap spacer in transistor

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US20070202640A1 (en) * 2006-02-28 2007-08-30 Applied Materials, Inc. Low-k spacer integration into CMOS transistors
US7968952B2 (en) * 2006-12-29 2011-06-28 Intel Corporation Stressed barrier plug slot contact structure for transistor performance enhancement
US8390079B2 (en) * 2010-10-28 2013-03-05 International Business Machines Corporation Sealed air gap for semiconductor chip
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
US20120199886A1 (en) * 2011-02-03 2012-08-09 International Business Machines Corporation Sealed air gap for semiconductor chip
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8471343B2 (en) 2011-08-24 2013-06-25 International Bussiness Machines Corporation Parasitic capacitance reduction in MOSFET by airgap ild
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
CN103390644B (zh) * 2012-05-08 2017-07-11 中国科学院微电子研究所 半导体器件及其制造方法
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8841711B1 (en) 2013-03-12 2014-09-23 Globalfoundries Inc. Methods of increasing space for contact elements by using a sacrificial liner and the resulting device
US9035365B2 (en) * 2013-05-02 2015-05-19 International Business Machines Corporation Raised source/drain and gate portion with dielectric spacer or air gap spacer
FR3011386B1 (fr) * 2013-09-30 2018-04-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor mos a espaceurs d'air
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9472628B2 (en) * 2014-07-14 2016-10-18 International Business Machines Corporation Heterogeneous source drain region and extension region
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
TWI663729B (zh) 2016-01-05 2019-06-21 聯華電子股份有限公司 半導體結構及其製造方法
US9685533B1 (en) * 2016-02-21 2017-06-20 United Microelectronics Corp. Transistor with SiCN/SiOCN mulitlayer spacer
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9985107B2 (en) 2016-06-29 2018-05-29 International Business Machines Corporation Method and structure for forming MOSFET with reduced parasitic capacitance
US10727297B2 (en) * 2016-09-12 2020-07-28 Samsung Electronics Co., Ltd. Complimentary metal-oxide-semiconductor circuit having transistors with different threshold voltages and method of manufacturing the same
US9768118B1 (en) * 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
US9721897B1 (en) * 2016-09-27 2017-08-01 International Business Machines Corporation Transistor with air spacer and self-aligned contact
US9728621B1 (en) * 2016-09-28 2017-08-08 International Business Machines Corporation iFinFET
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161848A (ja) * 1993-12-06 1995-06-23 Toshiba Corp 不揮発性半導体記憶装置
JPH10335646A (ja) * 1997-05-24 1998-12-18 Lg Semicon Co Ltd Ｍｏｓ 電界効果トランジスタ素子及びその製造方法
KR20010011638A (ko) * 1999-07-29 2001-02-15 김영환 반도체장치의 구조 및 그 제조방법
US20050037585A1 (en) * 2003-08-12 2005-02-17 Park Ho-Woo Semiconductor device including air gap between semiconductor substrate and L-shaped spacer and method of fabricating the same
US20130248950A1 (en) * 2012-03-20 2013-09-26 Samsung Electronics Co., Ltd. Semiconductor devices and method of manufacturing the same
US20150243544A1 (en) * 2014-02-26 2015-08-27 International Business Machines Corporation Formation of air-gap spacer in transistor

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11823958B2 (en) 2018-10-19 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20200045398A (ko) * 2018-10-19 2020-05-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
CN111081755B (zh) * 2018-10-19 2023-04-28 台湾积体电路制造股份有限公司 半导体器件和方法
CN111081755A (zh) * 2018-10-19 2020-04-28 台湾积体电路制造股份有限公司 半导体器件和方法
KR20200050323A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서 구조물 및 그 형성 방법
US11508831B2 (en) 2018-10-31 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same
US12062709B2 (en) 2018-10-31 2024-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same
US11705505B2 (en) 2018-10-31 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same
KR20200066542A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US10861746B2 (en) 2018-11-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
US11848240B2 (en) 2018-11-30 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
KR20200125441A (ko) * 2019-04-24 2020-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 상호접속을 위한 방법 및 구조물
US11232943B2 (en) 2019-04-24 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for semiconductor interconnect
US11961731B2 (en) 2019-04-24 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for semiconductor interconnect
KR20210086968A (ko) * 2019-12-31 2021-07-09 에트론 테크놀로지, 아이엔씨. 반도체 장치 구조체
US11417369B2 (en) 2019-12-31 2022-08-16 Etron Technology, Inc. Semiconductor device structure with an underground interconnection embedded into a silicon substrate
KR20220116108A (ko) * 2019-12-31 2022-08-22 에트론 테크놀로지, 아이엔씨. 반도체 장치 구조체
KR20210093709A (ko) * 2020-01-17 2021-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11329140B2 (en) 2020-01-17 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11996466B2 (en) 2020-01-17 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR20210098869A (ko) * 2020-01-31 2021-08-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀형 전계효과 트랜지스터용 게이트 에어 스페이서
US11563001B2 (en) 2020-03-30 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer and capping structures in semiconductor devices
KR20210122648A (ko) * 2020-03-30 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스에서의 에어 스페이서 및 캡핑 구조체
US11489053B2 (en) 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20210126470A (ko) * 2020-04-09 2021-10-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
US11935932B2 (en) 2020-04-09 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11404537B2 (en) 2020-04-17 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with air-void in spacer
KR20210129562A (ko) * 2020-04-17 2021-10-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스페이서 내에 에어 보이드를 갖는 반도체 디바이스
US12027581B2 (en) 2020-04-17 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with air-void in spacer

Also Published As

Publication number Publication date
TWI662627B (zh) 2019-06-11
US10522642B2 (en) 2019-12-31
US11830922B2 (en) 2023-11-28
CN108231664A (zh) 2018-06-29
CN108231664B (zh) 2020-08-25
TW201834079A (zh) 2018-09-16
US20210273071A1 (en) 2021-09-02
KR102102729B1 (ko) 2020-04-22
US20180166553A1 (en) 2018-06-14

Similar Documents

Publication Publication Date Title
US11830922B2 (en) Semiconductor device with air-spacer
US11201228B2 (en) Semiconductor device with air-spacer
US10854458B2 (en) Method and structure for semiconductor device having gate spacer protection layer
US11721746B2 (en) Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US11695076B2 (en) FET with wrap-around silicide and fabrication methods thereof
KR20190022280A (ko) 조면화된 배리어층을 갖는 금속 게이트용 구조체 및 방법
US11664442B2 (en) Semiconductor device gate spacer structures and methods thereof
US20220352037A1 (en) Methods Of Forming Metal Gate Spacer
US20230307522A1 (en) Method of manufacturing semiconductor devices and semiconductor devices
US20240304689A1 (en) Semiconductor device with air-gap spacers
US20230187518A1 (en) Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
CN109817715B (zh) 半导体器件栅极间隔件结构及其方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant