JPH10335646A - Ｍｏｓ 電界効果トランジスタ素子及びその製造方法 - Google Patents
Ｍｏｓ 電界効果トランジスタ素子及びその製造方法Info
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- JPH10335646A JPH10335646A JP10077686A JP7768698A JPH10335646A JP H10335646 A JPH10335646 A JP H10335646A JP 10077686 A JP10077686 A JP 10077686A JP 7768698 A JP7768698 A JP 7768698A JP H10335646 A JPH10335646 A JP H10335646A
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Abstract
(57)【要約】
【課題】ゲート電極の側面に空間部を形成してソースと
ゲート間のフリンジングキャパシタの増加現象を防止
し、ソース／ドレインに垂直なサイドウォールを形成し
て半導体チップの占有面積を減少し、ショートチャンネ
ル効果を防止して生産原価を低減し得るMOS 電界効果ト
ランジスタ素子を提供すること。 【解決手段】複数の構造物が対称的に形成された半導体
基板100 と、該基板内の両方側に形成された第１不純物
領域101,102 と、該半導体基板の上面に形成された第１
絶縁層104 及び第１導電層（ゲート電極）105 と、該第
１導電層105の両方側の前記第１不純物領域101,102 上
に形成された第１サイドウォールスペーサ108 と、前記
第１サイドウォールスペーサ108 に隣接して形成された
第２サイドウォールスペーサ109 と、前記ゲート電極10
5 と前記第１サイドウォールスぺーサ108 間に形成され
た空間部104aと、を備えて構成されている。
ゲート間のフリンジングキャパシタの増加現象を防止
し、ソース／ドレインに垂直なサイドウォールを形成し
て半導体チップの占有面積を減少し、ショートチャンネ
ル効果を防止して生産原価を低減し得るMOS 電界効果ト
ランジスタ素子を提供すること。 【解決手段】複数の構造物が対称的に形成された半導体
基板100 と、該基板内の両方側に形成された第１不純物
領域101,102 と、該半導体基板の上面に形成された第１
絶縁層104 及び第１導電層（ゲート電極）105 と、該第
１導電層105の両方側の前記第１不純物領域101,102 上
に形成された第１サイドウォールスペーサ108 と、前記
第１サイドウォールスペーサ108 に隣接して形成された
第２サイドウォールスペーサ109 と、前記ゲート電極10
5 と前記第１サイドウォールスぺーサ108 間に形成され
た空間部104aと、を備えて構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係る
もので、詳しくは、高集積素子に適用し得るMOS電界効
果トランジスタ（MOS FET ： Metal-oxide-silicon Fie
ld Effect Transistor ）素子及びその製造方法に関す
るものである。
もので、詳しくは、高集積素子に適用し得るMOS電界効
果トランジスタ（MOS FET ： Metal-oxide-silicon Fie
ld Effect Transistor ）素子及びその製造方法に関す
るものである。
【０００２】
【従来の技術】従来MOS 電界効果トランジスタ素子にお
いては、図６に示したように、上面に活性領域１a 及び
フィールド領域１b が形成され、該活性領域１a の内部
にソース／ドレイン２、３が形成された半導体基板１
と、前記活性領域１a 及びフィールド領域１b 上に夫々
形成されたゲート絶縁層４及びフィールド絶縁層５と、
該ゲート絶縁層４上の所定領域に形成されたゲートパタ
ーン６a と、該ゲートパターン６a 上に形成された第１
絶縁層パターン７a と、前記ゲートパターン６a 及び第
１絶縁層パターン７a の両方側面の、前記ゲート絶縁層
４の上面に形成された第２絶縁層サイドウォールスペー
サ８と、を備え、前記ソース／ドレイン２、３は、低濃
度不純物領域２a 、３a 及び高濃度不純物領域２b 、３
b から構成されていた。
いては、図６に示したように、上面に活性領域１a 及び
フィールド領域１b が形成され、該活性領域１a の内部
にソース／ドレイン２、３が形成された半導体基板１
と、前記活性領域１a 及びフィールド領域１b 上に夫々
形成されたゲート絶縁層４及びフィールド絶縁層５と、
該ゲート絶縁層４上の所定領域に形成されたゲートパタ
ーン６a と、該ゲートパターン６a 上に形成された第１
絶縁層パターン７a と、前記ゲートパターン６a 及び第
１絶縁層パターン７a の両方側面の、前記ゲート絶縁層
４の上面に形成された第２絶縁層サイドウォールスペー
サ８と、を備え、前記ソース／ドレイン２、３は、低濃
度不純物領域２a 、３a 及び高濃度不純物領域２b 、３
b から構成されていた。
【０００３】以下、このように構成された従来MOS 電界
効果トランジスタの製造方法を図面を用いて説明する。
先ず、図７（Ａ）に示したように、半導体基板１上の活
性領域１a 及びフィールド領域１b にゲート絶縁層４及
びフィールド絶縁層５を夫々成長させた後、該ゲート絶
縁層４上にドーピングされたポリシリコン層のゲート６
を蒸着し、該ゲート６上に第１絶縁層７を化学気相蒸着
法（以下、CVD と称する）により形成する。
効果トランジスタの製造方法を図面を用いて説明する。
先ず、図７（Ａ）に示したように、半導体基板１上の活
性領域１a 及びフィールド領域１b にゲート絶縁層４及
びフィールド絶縁層５を夫々成長させた後、該ゲート絶
縁層４上にドーピングされたポリシリコン層のゲート６
を蒸着し、該ゲート６上に第１絶縁層７を化学気相蒸着
法（以下、CVD と称する）により形成する。
【０００４】次いで、図７（Ｂ）に示したように、前記
第１絶縁層６上に感光層パターン９を形成し、該感光層
パターン９をマスクとして前記ゲート６上の所定領域を
露出させるために、前記第１絶縁層７をエッチングして
第１絶縁層パターン７a を形成し、図８（Ａ）に示した
ように、前記感光層パターン９を除去し、前記第１絶縁
層パターン７a をマスクとして前記ゲート絶縁層４の所
定領域を露出させるために前記ゲート６をエッチングし
てゲートパターン６ａを形成する。
第１絶縁層６上に感光層パターン９を形成し、該感光層
パターン９をマスクとして前記ゲート６上の所定領域を
露出させるために、前記第１絶縁層７をエッチングして
第１絶縁層パターン７a を形成し、図８（Ａ）に示した
ように、前記感光層パターン９を除去し、前記第１絶縁
層パターン７a をマスクとして前記ゲート絶縁層４の所
定領域を露出させるために前記ゲート６をエッチングし
てゲートパターン６ａを形成する。
【０００５】次いで、図８（Ｂ）に示したように、前記
ゲートパターン６a 及び第１絶縁層パターン７a をマス
クとして前記半導体基板１内に低濃度にドーピングされ
た不純物をイオン注入してソース／ドレイン２a 、３a
を形成し、前記ゲートパターン６a 及び第１絶縁層パタ
ーン７a を包含する前記ゲート絶縁層４及びフィールド
絶縁層５の上面にCVD により酸化物質を蒸着し、エッチ
バックして前記ゲートパターン６a 及び第１絶縁層７a
の両方側面及びゲート絶縁層４の上面に第２絶縁層サイ
ドウォールスペーサ８を形成すると、前記半導体基板上
の一部が露出され、前記ソース／ドレイン２a 、３a
は、ｎ- 又はｐ- にドーピングされる。
ゲートパターン６a 及び第１絶縁層パターン７a をマス
クとして前記半導体基板１内に低濃度にドーピングされ
た不純物をイオン注入してソース／ドレイン２a 、３a
を形成し、前記ゲートパターン６a 及び第１絶縁層パタ
ーン７a を包含する前記ゲート絶縁層４及びフィールド
絶縁層５の上面にCVD により酸化物質を蒸着し、エッチ
バックして前記ゲートパターン６a 及び第１絶縁層７a
の両方側面及びゲート絶縁層４の上面に第２絶縁層サイ
ドウォールスペーサ８を形成すると、前記半導体基板上
の一部が露出され、前記ソース／ドレイン２a 、３a
は、ｎ- 又はｐ- にドーピングされる。
【０００６】次いで、図８（Ｃ）に示したように、前記
第１絶縁層パターン７a 及び第２絶縁層サイドウォール
スペーサ８をマスクとして前記露出された半導体基板１
内に、高濃度にドーピングされた不純物をイオン注入し
て高濃度の不純物領域のソース／ドレイン２b 、３b を
形成してMOS 電界効果トランジスタの製造工程を終了す
る。
第１絶縁層パターン７a 及び第２絶縁層サイドウォール
スペーサ８をマスクとして前記露出された半導体基板１
内に、高濃度にドーピングされた不純物をイオン注入し
て高濃度の不純物領域のソース／ドレイン２b 、３b を
形成してMOS 電界効果トランジスタの製造工程を終了す
る。
【０００７】このとき、ソース／ドレイン２b 、３b
は、Ｎ+ 又はＰ+ にドーピングされる。そして、図９に
示したように、従来、通常のメタル配線構造のMOS 電界
効果トランジスタにおいては、前記フィールド絶縁層
５、半導体基板１、第２絶縁層サイドウォールスペーサ
８及び第１絶縁層パターン７a の上面に所定厚さの第３
絶縁層１０をCVD により蒸着した後、前記ゲートパター
ン６a 、高濃度不純物領域のソース及びドレイン領域２
b 、３b に配線用コンタクトホール１１を夫々形成した
後、メタル１２を形成していた。
は、Ｎ+ 又はＰ+ にドーピングされる。そして、図９に
示したように、従来、通常のメタル配線構造のMOS 電界
効果トランジスタにおいては、前記フィールド絶縁層
５、半導体基板１、第２絶縁層サイドウォールスペーサ
８及び第１絶縁層パターン７a の上面に所定厚さの第３
絶縁層１０をCVD により蒸着した後、前記ゲートパター
ン６a 、高濃度不純物領域のソース及びドレイン領域２
b 、３b に配線用コンタクトホール１１を夫々形成した
後、メタル１２を形成していた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うに形成された従来MOS 電界効果素子は、ソース／ドレ
イン２、３が水平構造に形成されるため、実際の半導体
チップ上の占有面積が増大し、ゲート６と不純物領域
２、３間に形成された第２絶縁層８の誘電率によりフリ
ンジングキャパシタ（fringing capacitor）値が増加し
て素子の特性が低下し、素子のフィールド領域１b の形
成時に隔離用マスクを用いるため、製造工程が煩雑であ
るという不都合な点があった。
うに形成された従来MOS 電界効果素子は、ソース／ドレ
イン２、３が水平構造に形成されるため、実際の半導体
チップ上の占有面積が増大し、ゲート６と不純物領域
２、３間に形成された第２絶縁層８の誘電率によりフリ
ンジングキャパシタ（fringing capacitor）値が増加し
て素子の特性が低下し、素子のフィールド領域１b の形
成時に隔離用マスクを用いるため、製造工程が煩雑であ
るという不都合な点があった。
【０００９】且つ、高濃度の不純物をイオン注入してソ
ース／ドレイン２b 、３b を形成するとき、接合の深さ
が深くなってショートチャンネル現象（short channel
effect）が発生するという不都合な点があった。そこ
で、本発明の目的は、ゲート電極と不純物領域間に空間
部を形成して素子の特性を向上し、垂直構造のソース／
ドレインを形成して高集積化を図り、ソース／ドレイン
をサイドウォールスペーサに形成してショートチャンネ
ル現象を防止し、自己整合により素子間の隔離（isolat
ion ）を行い得るMOS 電界効果トランジスタの素子及び
その製造方法を提供しようとするものである。
ース／ドレイン２b 、３b を形成するとき、接合の深さ
が深くなってショートチャンネル現象（short channel
effect）が発生するという不都合な点があった。そこ
で、本発明の目的は、ゲート電極と不純物領域間に空間
部を形成して素子の特性を向上し、垂直構造のソース／
ドレインを形成して高集積化を図り、ソース／ドレイン
をサイドウォールスペーサに形成してショートチャンネ
ル現象を防止し、自己整合により素子間の隔離（isolat
ion ）を行い得るMOS 電界効果トランジスタの素子及び
その製造方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため本発明に係るMOS 電界効果トランジスタ素子にお
いては、半導体基板１００上にゲート絶縁層１０３を包
含して形成されたゲート電極１０５と、前記ゲート電極
１０５の両側の前記半導体基板１００内に形成された第
１不純物領域１０１、１０２と、前記ゲート電極１０５
の両側に形成された第１サイドウォールスペーサ１０８
と、該第１サイドウォールスペーサ１０８の外周面に形
成された第２サイドウォールスペーサ１０９a 、１０９
b と、前記ゲート電極１０５と前記第１サイドウォール
スペーサ１０８間に形成された空間部１０４a と、を含
んで構成されている。
るため本発明に係るMOS 電界効果トランジスタ素子にお
いては、半導体基板１００上にゲート絶縁層１０３を包
含して形成されたゲート電極１０５と、前記ゲート電極
１０５の両側の前記半導体基板１００内に形成された第
１不純物領域１０１、１０２と、前記ゲート電極１０５
の両側に形成された第１サイドウォールスペーサ１０８
と、該第１サイドウォールスペーサ１０８の外周面に形
成された第２サイドウォールスペーサ１０９a 、１０９
b と、前記ゲート電極１０５と前記第１サイドウォール
スペーサ１０８間に形成された空間部１０４a と、を含
んで構成されている。
【００１１】なお、前記ゲート電極上に形成された第２
絶縁層と、該第２絶縁層上に形成された第１窒化層と、
前記ゲート電極上の一部分が露出されるように形成され
たコンタクトホールと、該コンタクト内に形成され前記
ゲート電極と連結された第１メタルと、該第１メタルに
連結された第２メタルと、を含んで構成することができ
る。
絶縁層と、該第２絶縁層上に形成された第１窒化層と、
前記ゲート電極上の一部分が露出されるように形成され
たコンタクトホールと、該コンタクト内に形成され前記
ゲート電極と連結された第１メタルと、該第１メタルに
連結された第２メタルと、を含んで構成することができ
る。
【００１２】また、前記第２導電線サイドウォールスペ
ーサを、前記第１不純物領域よりも高濃度にドーピング
されたソース／ドレイン領域とすることができる。そし
て、前記第１不純物領域は、基板に水平に形成され、前
記第２導電層サイドウォールスペーサは、垂直に形成さ
れて相互隣接される構成とすることができる。
ーサを、前記第１不純物領域よりも高濃度にドーピング
されたソース／ドレイン領域とすることができる。そし
て、前記第１不純物領域は、基板に水平に形成され、前
記第２導電層サイドウォールスペーサは、垂直に形成さ
れて相互隣接される構成とすることができる。
【００１３】また、前記の目的を達成するため、請求項
５に記載の発明に係るMOS 電界効果トランジスタ素子に
おいては、複数の構造物が対称的に形成された半導体基
板１００と、該半導体基板１００内の上部両側に形成さ
れた第１不純物領域１０１、１０２と、該半導体基板１
００の頂部に形成された第１絶縁層１０４及び第１導電
層１０５と、該第１導電層１０５の両側の前記第１不純
物領域１０１、１０２上に形成された第１サイドウォー
ルスペーサ１０８と、該第１サイドウォールスペーサ１
０８の側方の半導体基板１００上にエッチングを施し、
前記第１不純物領域１０１、１０２に隣接して形成され
た第２サイドウォールスペーサ１０９a 、１０９b と、
を含んで構成されている。
５に記載の発明に係るMOS 電界効果トランジスタ素子に
おいては、複数の構造物が対称的に形成された半導体基
板１００と、該半導体基板１００内の上部両側に形成さ
れた第１不純物領域１０１、１０２と、該半導体基板１
００の頂部に形成された第１絶縁層１０４及び第１導電
層１０５と、該第１導電層１０５の両側の前記第１不純
物領域１０１、１０２上に形成された第１サイドウォー
ルスペーサ１０８と、該第１サイドウォールスペーサ１
０８の側方の半導体基板１００上にエッチングを施し、
前記第１不純物領域１０１、１０２に隣接して形成され
た第２サイドウォールスペーサ１０９a 、１０９b と、
を含んで構成されている。
【００１４】なお、前記第２サイドウォールスペーサの
形成された半導体基板上の構造物上面に第４絶縁層を形
成することができる。そして、前記第４絶縁層は、素子
隔離膜として酸化膜で形成することができる。更に、前
記の目的を達成するため、本発明に係るMOS 電界効果ト
ランジスタ素子の製造方法は、半導体基板１００上にゲ
ート絶縁層１０３を包含したゲート電極１０５を形成す
る工程と、該ゲート電極１０５の両側の前記半導体基板
１００内に不純物領域１０１、１０２を形成する工程
と、前記ゲート電極１０５の両側に第１絶縁層１０４を
形成する工程と、該第１絶縁層１０４の上面に第１サイ
ドウォールスペーサ１０８を形成する工程と、前記第１
絶縁層１０４を食刻して前記第１サイドウォールスペー
サ１０８と前記ゲート電極１０５間に空間部１０４a を
形成する工程と、を順次行うようになっている。
形成された半導体基板上の構造物上面に第４絶縁層を形
成することができる。そして、前記第４絶縁層は、素子
隔離膜として酸化膜で形成することができる。更に、前
記の目的を達成するため、本発明に係るMOS 電界効果ト
ランジスタ素子の製造方法は、半導体基板１００上にゲ
ート絶縁層１０３を包含したゲート電極１０５を形成す
る工程と、該ゲート電極１０５の両側の前記半導体基板
１００内に不純物領域１０１、１０２を形成する工程
と、前記ゲート電極１０５の両側に第１絶縁層１０４を
形成する工程と、該第１絶縁層１０４の上面に第１サイ
ドウォールスペーサ１０８を形成する工程と、前記第１
絶縁層１０４を食刻して前記第１サイドウォールスペー
サ１０８と前記ゲート電極１０５間に空間部１０４a を
形成する工程と、を順次行うようになっている。
【００１５】そして、前記第１サイドウォールスペーサ
の外周面上の前記半導体基板上に第２サイドウォールス
ペーサを形成する工程を追加して行うことができる。
の外周面上の前記半導体基板上に第２サイドウォールス
ペーサを形成する工程を追加して行うことができる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を用いて説明する。本発明の一実施の形態に
係るMOS 電界効果トランジスタ素子においては、図１に
示したように、相異なる深さの第１エッチング領域１０
０a 及び第２エッチング領域１００b が夫々段状に形成
され、低濃度の第１不純物領域のソース／ドレイン１０
１、１０２が形成された半導体基板１００と、該半導体
基板１００上の所定領域に形成されたゲート絶縁層パタ
ーン１０３aと、該ゲート絶縁層パターン１０３a の側
方及び前記ソース／ドレイン１０１、１０２上の所定領
域に形成された第１絶縁層１０４と、前記ゲート絶縁層
パターン１０３a 上に順次形成された第１導電層（ゲー
ト電極）パターン１０５a 、第２絶縁層パターン１０６
a 及び第１窒化層パターン１０７a と、前記ゲート絶縁
層パターン１０３a 、第１導電層パターン１０５a 、第
２絶縁層パターン１０６a 及び第１窒化層パターン１０
７a の側面に隣接して、前記第１絶縁層１０４上に形成
された第２窒化層サイドウォールスペーサ１０８と、前
記ゲート絶縁層パターン１０３a 、第１導電層パターン
１０５a 、第２絶縁層パターン１０６a 及び第１窒化層
パターン１０７a の側面と前記第２窒化層サイドウォー
ルスペーサ１０８間に形成された空間部１０４a と、前
記第２窒化層サイドウォールスペーサ１０８、第１絶縁
層１０４及びソース／ドレイン１０１、１０２の両側の
前記第１エッチング領域１００a 上に夫々形成された高
濃度の第２不純物領域の第２導電層サイドウォールスペ
ーサ１０９a、１０９b と、それら各第２導電層サイド
ウォールスペーサ１０９a 、１０９b の側面の前記第２
エッチング領域１００b 上に所定高さに形成された第３
絶縁層１１０と、を備え、前記第１導電層（ゲート電
極）パターン１０５a は、ポリシリコンから形成され、
前記第３絶縁層１１０はフィールド絶縁層から形成され
ている。
いて、図面を用いて説明する。本発明の一実施の形態に
係るMOS 電界効果トランジスタ素子においては、図１に
示したように、相異なる深さの第１エッチング領域１０
０a 及び第２エッチング領域１００b が夫々段状に形成
され、低濃度の第１不純物領域のソース／ドレイン１０
１、１０２が形成された半導体基板１００と、該半導体
基板１００上の所定領域に形成されたゲート絶縁層パタ
ーン１０３aと、該ゲート絶縁層パターン１０３a の側
方及び前記ソース／ドレイン１０１、１０２上の所定領
域に形成された第１絶縁層１０４と、前記ゲート絶縁層
パターン１０３a 上に順次形成された第１導電層（ゲー
ト電極）パターン１０５a 、第２絶縁層パターン１０６
a 及び第１窒化層パターン１０７a と、前記ゲート絶縁
層パターン１０３a 、第１導電層パターン１０５a 、第
２絶縁層パターン１０６a 及び第１窒化層パターン１０
７a の側面に隣接して、前記第１絶縁層１０４上に形成
された第２窒化層サイドウォールスペーサ１０８と、前
記ゲート絶縁層パターン１０３a 、第１導電層パターン
１０５a 、第２絶縁層パターン１０６a 及び第１窒化層
パターン１０７a の側面と前記第２窒化層サイドウォー
ルスペーサ１０８間に形成された空間部１０４a と、前
記第２窒化層サイドウォールスペーサ１０８、第１絶縁
層１０４及びソース／ドレイン１０１、１０２の両側の
前記第１エッチング領域１００a 上に夫々形成された高
濃度の第２不純物領域の第２導電層サイドウォールスペ
ーサ１０９a、１０９b と、それら各第２導電層サイド
ウォールスペーサ１０９a 、１０９b の側面の前記第２
エッチング領域１００b 上に所定高さに形成された第３
絶縁層１１０と、を備え、前記第１導電層（ゲート電
極）パターン１０５a は、ポリシリコンから形成され、
前記第３絶縁層１１０はフィールド絶縁層から形成され
ている。
【００１７】以下、本発明に係るMOS 電界効果トランジ
スタ素子の製造方法について、図２（Ａ）〜（Ｃ）、図
３（Ａ）〜（Ｃ）、図４を用いて説明する。先ず、図２
（Ａ）に示したように、半導体基板１００（例えば、S
i）上にゲート絶縁層１０３を成長させ、前記ゲート絶
縁層１０３上にドーピングされたポリシリコン層の第１
導電層（ゲート電極）１０５を蒸着し、該第１導電層１
０５上に第２絶縁層１０６をCVD 法を施して蒸着した
後、該第２絶縁層１０６上に第１窒化層（例えば、Si3
N 4 ）１０７を蒸着して形成する。
スタ素子の製造方法について、図２（Ａ）〜（Ｃ）、図
３（Ａ）〜（Ｃ）、図４を用いて説明する。先ず、図２
（Ａ）に示したように、半導体基板１００（例えば、S
i）上にゲート絶縁層１０３を成長させ、前記ゲート絶
縁層１０３上にドーピングされたポリシリコン層の第１
導電層（ゲート電極）１０５を蒸着し、該第１導電層１
０５上に第２絶縁層１０６をCVD 法を施して蒸着した
後、該第２絶縁層１０６上に第１窒化層（例えば、Si3
N 4 ）１０７を蒸着して形成する。
【００１８】このとき、前記ゲート絶縁層１０３及び第
２絶縁層１０６は、主にシリコン酸化物SiO2から形成さ
れる。次いで、図２（Ｂ）に示したように、前記第１窒
化層１０７上に感光層パターン１１１を形成し、該感光
層パターン１１１をマスクとして前記第１窒化層１０７
及び第２絶縁層１０６をエッチングし、第１窒化層パタ
ーン１０７a 及び第２絶縁層パターン１０６a を形成す
る。
２絶縁層１０６は、主にシリコン酸化物SiO2から形成さ
れる。次いで、図２（Ｂ）に示したように、前記第１窒
化層１０７上に感光層パターン１１１を形成し、該感光
層パターン１１１をマスクとして前記第１窒化層１０７
及び第２絶縁層１０６をエッチングし、第１窒化層パタ
ーン１０７a 及び第２絶縁層パターン１０６a を形成す
る。
【００１９】次いで、図２（Ｃ）に示したように、前記
感光層パターン１１１を除去し、前記第２絶縁層パター
ン１０６a 及び第１窒化層パターン１０７a をマスクと
して前記第１導電層１０５及びゲート絶縁層１０３をエ
ッチングして第１導電層パターン１０５a 及びゲート絶
縁層パターン１０３a を形成し、露出された前記半導体
基板１００上に、低濃度の不純物をイオン注入して、図
３（Ａ）に示したように、自己整合により前記半導体基
板１００内に低濃度の第１不純物領域のソース／ドレイ
ン１０１、１０２を形成し、前記ゲート絶縁層パターン
１０３a 、前記ゲート電極パターン１０５a 、前記第２
絶縁層パターン１０６a 及び第１窒化層パターン１０７
a を包含する前記半導体基板１００上にCVD を施して酸
化物質層を蒸着し、該蒸着された酸化物質層上に窒化物
質層をCVD により形成した後、それら酸化物質層及び窒
化物質層をエッチバック（etch back ）して前記ゲート
絶縁層パターン１０３a 、前記ゲート電極パターン１０
５a 、前記第２絶縁層パターン１０６a 及び第１窒化層
パターン１０７a の側面上に夫々第１絶縁層１０４及び
第２窒化層サイドウォールスペーサ（第１サイドウォー
ルスペーサ）１０８を順次形成する。
感光層パターン１１１を除去し、前記第２絶縁層パター
ン１０６a 及び第１窒化層パターン１０７a をマスクと
して前記第１導電層１０５及びゲート絶縁層１０３をエ
ッチングして第１導電層パターン１０５a 及びゲート絶
縁層パターン１０３a を形成し、露出された前記半導体
基板１００上に、低濃度の不純物をイオン注入して、図
３（Ａ）に示したように、自己整合により前記半導体基
板１００内に低濃度の第１不純物領域のソース／ドレイ
ン１０１、１０２を形成し、前記ゲート絶縁層パターン
１０３a 、前記ゲート電極パターン１０５a 、前記第２
絶縁層パターン１０６a 及び第１窒化層パターン１０７
a を包含する前記半導体基板１００上にCVD を施して酸
化物質層を蒸着し、該蒸着された酸化物質層上に窒化物
質層をCVD により形成した後、それら酸化物質層及び窒
化物質層をエッチバック（etch back ）して前記ゲート
絶縁層パターン１０３a 、前記ゲート電極パターン１０
５a 、前記第２絶縁層パターン１０６a 及び第１窒化層
パターン１０７a の側面上に夫々第１絶縁層１０４及び
第２窒化層サイドウォールスペーサ（第１サイドウォー
ルスペーサ）１０８を順次形成する。
【００２０】次いで、図３（Ｂ）に示したように、前記
第１窒化層パターン１０７a 、前記第２窒化層サイドウ
ォールスペーサ１０８及び第１絶縁層１０４をマスクと
して前記半導体基板１００を所定深さまでエッチングし
て第１エッチング領域１００a を形成する。次いで、図
３（Ｃ）に示したように、前記第１窒化層パターン１０
７a 、前記第２窒化層サイドウォールスペーサ１０８、
前記第１絶縁層１０４及び前記第１エッチング領域１０
０a の上面にＰ+ 又はＮ+ にドーピングされた導電物質
層（ポリシリコン層）を蒸着して形成し、該蒸着された
導電物質層をエッチバックして前記サイドウォールスペ
ーサ１０８及び前記第１絶縁層１０４の側方の第１エッ
チング領域１００a の上面に高濃度の前記第２不純物領
域の第２導電層サイドウォールスペーサ（第２サイドウ
ォールスペーサ）１０９a 、１０９b を夫々形成する。
第１窒化層パターン１０７a 、前記第２窒化層サイドウ
ォールスペーサ１０８及び第１絶縁層１０４をマスクと
して前記半導体基板１００を所定深さまでエッチングし
て第１エッチング領域１００a を形成する。次いで、図
３（Ｃ）に示したように、前記第１窒化層パターン１０
７a 、前記第２窒化層サイドウォールスペーサ１０８、
前記第１絶縁層１０４及び前記第１エッチング領域１０
０a の上面にＰ+ 又はＮ+ にドーピングされた導電物質
層（ポリシリコン層）を蒸着して形成し、該蒸着された
導電物質層をエッチバックして前記サイドウォールスペ
ーサ１０８及び前記第１絶縁層１０４の側方の第１エッ
チング領域１００a の上面に高濃度の前記第２不純物領
域の第２導電層サイドウォールスペーサ（第２サイドウ
ォールスペーサ）１０９a 、１０９b を夫々形成する。
【００２１】前記導電物質層のエッチバック工程時に、
前記半導体基板１００も所定厚さにエッチングして第２
エッチング１００b 領域を形成する。次いで、図４に示
したように、前記サイドウォールスペーサ１０８、１０
９a、１０９b 、前記第１窒化層パターン１０７a 、前
記第１絶縁層１０４及び前記第２エッチング領域１００
b の上面に酸化物質層を蒸着して形成し、エッチングを
施して、エッチバックを施して前記第２導電層サイドウ
ォールスペーサ１０９a 、１０９b の側面及び第２エッ
チング領域１００b 上にフィールド絶縁層の前記第３絶
縁層１１０を形成して、本発明の全ての工程を終了する
が、このとき、前記第３絶縁層１１０のエッチング時
に、前記第２窒化層サイドウォールスペーサ１０８の側
面に形成された第１絶縁層１０４もエッチバックされ
て、空間部１０４a が形成される。
前記半導体基板１００も所定厚さにエッチングして第２
エッチング１００b 領域を形成する。次いで、図４に示
したように、前記サイドウォールスペーサ１０８、１０
９a、１０９b 、前記第１窒化層パターン１０７a 、前
記第１絶縁層１０４及び前記第２エッチング領域１００
b の上面に酸化物質層を蒸着して形成し、エッチングを
施して、エッチバックを施して前記第２導電層サイドウ
ォールスペーサ１０９a 、１０９b の側面及び第２エッ
チング領域１００b 上にフィールド絶縁層の前記第３絶
縁層１１０を形成して、本発明の全ての工程を終了する
が、このとき、前記第３絶縁層１１０のエッチング時
に、前記第２窒化層サイドウォールスペーサ１０８の側
面に形成された第１絶縁層１０４もエッチバックされ
て、空間部１０４a が形成される。
【００２２】そして、本発明に係るMOS 電界効果トラン
ジスタ素子のメタル配線においては、図５に示したよう
に、前記空間部１０４a を除いた前記サイドウォールス
ペーサ１０８、１０９、前記第１窒化層パターン１０７
a 及び前記第３絶縁層１１０上にCVD 法を施して酸化物
質層を蒸着して第４絶縁層１１２を形成し、該第４絶縁
層１１２をエッチングしてコンタクトホール１１３を形
成し、該コンタクトホール１１３及び第４絶縁層１１２
上にメタルパターン１１４a 、１１４b を夫々形成す
る。
ジスタ素子のメタル配線においては、図５に示したよう
に、前記空間部１０４a を除いた前記サイドウォールス
ペーサ１０８、１０９、前記第１窒化層パターン１０７
a 及び前記第３絶縁層１１０上にCVD 法を施して酸化物
質層を蒸着して第４絶縁層１１２を形成し、該第４絶縁
層１１２をエッチングしてコンタクトホール１１３を形
成し、該コンタクトホール１１３及び第４絶縁層１１２
上にメタルパターン１１４a 、１１４b を夫々形成す
る。
【００２３】
【発明の効果】以上説明したように本発明に係る請求項
１においては、ゲート電極１０５と第１サイドウォール
スペーサ１０８間に空間部１０４ａを形成して前記ゲー
ト電極と不純物領域間で発生するフリンジングキャパシ
タ値を減少させるようになっているため、素子の特性を
向上し、高濃度にドーピングされたソース／ドレイン領
域の第２サイドウォールスペーサを形成するようになっ
ているため、素子動作時のショートチャンネル現象を防
止し得るという効果がある。
１においては、ゲート電極１０５と第１サイドウォール
スペーサ１０８間に空間部１０４ａを形成して前記ゲー
ト電極と不純物領域間で発生するフリンジングキャパシ
タ値を減少させるようになっているため、素子の特性を
向上し、高濃度にドーピングされたソース／ドレイン領
域の第２サイドウォールスペーサを形成するようになっ
ているため、素子動作時のショートチャンネル現象を防
止し得るという効果がある。
【００２４】そして、請求項４に記載の発明において
は、第１不純物領域に第２サイドウォールスペーサを垂
直に形成して半導体チップ上の占有面積を低減し得ると
いう効果がある。又、請求項５に記載の発明において
は、半導体の基板内に複数の構造物を自己整合により対
称的に形成して工程の単純化を図り、高濃度にドーピン
グされたソース／ドレイン領域の第２サイドウォールス
ペーサを形成して素子動作時に発生するショートチャン
ネル効果を防止し得るという効果がある。
は、第１不純物領域に第２サイドウォールスペーサを垂
直に形成して半導体チップ上の占有面積を低減し得ると
いう効果がある。又、請求項５に記載の発明において
は、半導体の基板内に複数の構造物を自己整合により対
称的に形成して工程の単純化を図り、高濃度にドーピン
グされたソース／ドレイン領域の第２サイドウォールス
ペーサを形成して素子動作時に発生するショートチャン
ネル効果を防止し得るという効果がある。
【００２５】更に、請求項６に記載の発明においては、
半導体基板上に第４絶縁層の隔離領域を自己整合により
形成して工程の単純化を図り得るという効果がある。そ
して、請求項７に記載の発明においては、第４絶縁層に
より半導体基板上に形成された素子間を隔離させて絶縁
特性を向上し得るという効果がある。又、請求項９に記
載の発明においては、イオン注入を行って高濃度にドー
ピングされたソース／ドレイン領域の第２サイドウォー
ルスペーサと低濃度にドーピングされた不純物領域とを
連結するようになっているため、素子動作時に発生され
るショートチャンネル現象を防止し得るという効果があ
る。
半導体基板上に第４絶縁層の隔離領域を自己整合により
形成して工程の単純化を図り得るという効果がある。そ
して、請求項７に記載の発明においては、第４絶縁層に
より半導体基板上に形成された素子間を隔離させて絶縁
特性を向上し得るという効果がある。又、請求項９に記
載の発明においては、イオン注入を行って高濃度にドー
ピングされたソース／ドレイン領域の第２サイドウォー
ルスペーサと低濃度にドーピングされた不純物領域とを
連結するようになっているため、素子動作時に発生され
るショートチャンネル現象を防止し得るという効果があ
る。
【図１】本発明の一実施の形態に係るMOS 電界効果トラ
ンジスタ素子の構成を示した縦断面図である。
ンジスタ素子の構成を示した縦断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の一実施の形態に係
る MOS電界効果トランジスタ素子の製造方法を示した工
程断面図である。
る MOS電界効果トランジスタ素子の製造方法を示した工
程断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の一実施の形態に係
る MOS電界効果トランジスタ素子の製造方法を示した工
程断面図である。
る MOS電界効果トランジスタ素子の製造方法を示した工
程断面図である。
【図４】本発明の一実施の形態に係る MOS電界効果トラ
ンジスタ素子の製造方法を示した工程断面図である。
ンジスタ素子の製造方法を示した工程断面図である。
【図５】本発明の一実施の形態に係るMOS 電界効果トラ
ンジスタ素子のメタル配線を示した断面図である。
ンジスタ素子のメタル配線を示した断面図である。
【図６】従来MOS 電界効果トランジスタ素子の構成を示
した縦断面図である。
した縦断面図である。
【図７】（Ａ）、（Ｂ）は、従来MOS 電界効果トランジ
スタ素子の製造方法を示した工程断面図である。
スタ素子の製造方法を示した工程断面図である。
【図８】（Ａ）〜（Ｃ）は、従来MOS 電界効果トランジ
スタ素子の製造方法を示した工程断面図である。
スタ素子の製造方法を示した工程断面図である。
【図９】従来MOS 電界効果トランジスタ素子のメタル配
線を示した断面図である。
線を示した断面図である。
１００：半導体基板 １００ａ：第１エッチング領域 １００ｂ：第２エッチング領域 １０１、１０９ａ：ソース １０２、１０９ｂ：ドレイン １０１、１０２：第１不純物領域 １０３：ゲート絶縁層 １０３ａ：ゲート絶縁層パターン １０４：第１絶縁層（第１絶縁側壁） １０４ａ：空間部 １０５：第１導電層（ゲート電極） １０５ａ：第１導電層パターン １０６：第２絶縁層 １０６ａ：第２絶縁層パターン １０７：第１窒化層 １０７ａ：第１窒化層パターン １０８：第２窒化層サイドウォールスペーサ（第１サイ
ドウォールスペーサ） １０９ａ、１０９ｂ： 第２導電層サイドウォールスペ
ーサ（第２サイドウォールスペーサ） １１０：第３絶縁層 １１１：感光層パターン １１２：第４絶縁層 １１３：コンタクトホール １１４：メタル １１４ａ：第１メタル １１４ｂ：第２メタル
ドウォールスペーサ） １０９ａ、１０９ｂ： 第２導電層サイドウォールスペ
ーサ（第２サイドウォールスペーサ） １１０：第３絶縁層 １１１：感光層パターン １１２：第４絶縁層 １１３：コンタクトホール １１４：メタル １１４ａ：第１メタル １１４ｂ：第２メタル
Claims (9)
- 【請求項１】半導体基板上にゲート絶縁層を包含して形
成されたゲート電極と、 前記ゲート電極の両側の前記半導体基板内に形成された
第１不純物領域と、 前記ゲート電極の両側に形成された第１サイドウォール
スペーサと、 該第１窒化層サイドウォールスペーサの外周面に形成さ
れた第２導電層サイドウォールスペーサと、 前記ゲート電極と前記第１サイドウォールスペーサ間に
形成された空間部と、 を含んで構成されたことを特徴とするMOS 電界効果トラ
ンジスタ素子。 - 【請求項２】前記ゲート電極上に形成された第２絶縁層
と、 該第２絶縁層上に形成された第１窒化層と、 前記ゲート電極上の一部分が露出されるように形成され
たコンタクトホールと、 該コンタクト内に形成され前記ゲート電極と連結された
第１メタルと、 該第１メタルに連結された第２メタルと、 を含んで構成されることを特徴とする請求項１記載のMO
S 電界効果トランジスタ素子。 - 【請求項３】前記第２導電線サイドウォールスペーサ
は、前記第１不純物領域よりも高濃度にドーピングされ
たソース／ドレイン領域であることを特徴とする請求項
１又は請求項２記載のMOS 電界効果トランジスタ素子。 - 【請求項４】前記第１不純物領域は、基板に水平に形成
され、前記第２導電層サイドウォールスペーサは、垂直
に形成されて相互隣接されていることを特徴とする請求
項１〜請求項３の何れか１つに記載のMOS 電界効果トラ
ンジスタ半導体素子。 - 【請求項５】複数の構造物が対称的に形成された半導体
基板と、 該半導体基板内の上部両側に形成された第１不純物領域
と、 前記半導体基板の頂部に形成された第１絶縁層及び第１
導電層と、 該第１導電層の両側の前記第１不純物領域上に形成され
た第１サイドウォールスペーサと、 該第１サイドウォールスペーサの側方の半導体基板上に
エッチングを施し、前記第１不純物領域に隣接して形成
された第２サイドウォールスペーサと、 を含んで構成されることを特徴とするMOS 電界効果トラ
ンジスタ素子。 - 【請求項６】前記第２サイドウォールスペーサの形成さ
れた半導体基板上の構造物上面に第４絶縁層が形成され
たことを特徴とする請求項５記載のMOS 電界効果トラン
ジスタ素子。 - 【請求項７】前記第４絶縁層は、素子隔離膜として酸化
膜で形成することを特徴とする請求項６記載のMOS 電界
効果トランジスタ素子。 - 【請求項８】半導体基板上にゲート絶縁層を包含したゲ
ート電極を形成する工程と、 該ゲート電極の両側の前記半導体基板内に不純物領域を
形成する工程と、 前記ゲート電極の両側に第１絶縁層を形成する工程と、 該第１絶縁層の上面に第１サイドウォールスペーサを形
成する工程と、 前記第１絶縁層を食刻して前記第１サイドウォールスペ
ーサと前記ゲート電極間に空間部（air gap ）を形成す
る工程と、 を順次行うことを特徴とするMOS 電界効果トランジスタ
素子の製造方法。 - 【請求項９】前記第１サイドウォールスペーサの外周面
上の前記半導体基板上に第２サイドウォールスペーサを
形成する工程を追加して行うことを特徴とする請求項８
記載のMOS 電界効果トランジスタ素子の製造方法。
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