KR19980084710A - 모스페트 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 모스페트 소자에 관한 것으로, 수개이 계단이 대칭적으로 형성된 반도체 기판과; 상기 반도체 기판내의 최상단의 양측에 형성된 제 1 불순물영역과; 상기 반도체 기판의 최상단상에 형성된 제 1 절연층 및 제 1 도전층(게이트전극)과; 상기 제 1 도전층의 양측에 형성되고, 상기 제 1 불순물영역상에 형성된 제 1 사이드월 스페이서와; 상기 최상단의 인접하단상에 형성되고, 상기 제 1 불순물영역과 상기 제 1 사이드월 스페이서에 인접하게 형성된 제 2 사이드월 스페이서와, 상기 게이트전극과 상기 제 1 사이드월 스페이서사이에 형성된 공간부로 구성되고, 게이트전극의 측면에 공간부를 형성하여 종래의 반도체 소자에 있어서 소스와 게이트전극간의 프린징 커패시터(frindging capacitor)가 커지는 문제를 해결할 수 있고, 수직구조의 소스/드레인을 형성하여 반도체 칩의 면적을 줄일 수 있고, 사이드월 스페이서의 구조로 형성된 소스/드레인에 의해 쇼트채널효과를 방지할 수 있고, 자기정렬공정에 의한 비용절감의 효과가 있다.
Description
본 발명은 반도체 소자에 관한것으로, 특히 고집적 소자에 적합하도록 한 모스페트(MOSFET:Metal-Oxide-Silicon Field Effect Transistor) 소자 및 그 제조방법에 관한 것이다.
도 1은 종래 모스페트 소자의 구성을 보인 횡단면도로써, 이와같은 모스페트 소자는 그의 상면에 활성영역(1a)과 필드영역(1b)이 정의되고, 상기 활성영역(1a)내에 소스/드레인(2)(3)이 정의된 반도체 기판(1)과, 상기 활성영역(1a)과 필드영역(1b)상에 각각 형성된 게이트절연층(4)과 필드절연층(5); 상기 게이트절연층(4)상의 일정영역에 형성된 게이트패턴(6a)과, 상기 게이트패턴(6a)상에 형성된 제 1 절연층패턴(7a)과, 상기 게이트패턴(6a) 및 제 1 절연층패턴(7a)의 측면상에 형성되고, 상기 게이트절연층(4)의 상면에 형성된 제 2 절연층 사이드월 스페이서(8)로 구성된다. 상기 소스/드레인(2)(3)은 저농도 불순물영역(2a)(3a)과 고농도 불순물영역(2b)(3b)으로 구성된2다.
이하, 도 2a∼2f를 참조하여, 종래 모스페트의 제조공정을 순차적으로 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(1)상에 통상의 로코스(LOCOS)공정으로 활성영역(1a)과 필드영역(1b)에 게이트절연층(4)과 필드절연층(5)을 각각 성장시킨 후, 상기 게이트절연층(4)상에 도핑된 폴리실리콘층인 게이트(6)을 증착하고, 상기 게이트(6)상에 제 1 절연층(7)을 화학기상증착법(이하 CVD라 한다.)에 의해 형성한다.
다음, 도 2b에 도시된 바와 같이, 상기 제 1 절연층(6)상에 감광층패턴(9)을 형성하고, 이를 마스크로 하여 상기 게이트(6)상의 소정영역이 노출되도록 상기 제 1 절연층(7)을 에칭하여 제 1 절연층패턴(7a)을 형성한다.
다음, 도 2c에 도시된 바와 같이, 상기 감광층패턴(9)을 제거하고, 상기 제 1 절연층패턴(7a)를 마스크로 하여 상기 게이트절연층(4)의 소정영역이 노출되도록 상기 게이트(6)을 에칭하여 게이트패턴(6a)을 형성한다.
다음, 도 2d에 도시된 바와 같이, 상기 게이트패턴(6a) 및 제 1 절연층패턴(7a)을 마스크로 하여 상기 반도체 기판(1)내에 저농도로 도핑된 불순물을 이온주입하여 소스/드레인(2a)(3a)을 정의하고, 상기 게이트패턴(6a) 및 제 1 절연층패턴(7a)을 포함하는 상기 게이트절연층(4) 및 필드절연층(5)의 상면에 산화물질을 CVD증착하고, 이를 에치백하여 상기 게이트패턴(6a) 및 제 1 절연층패턴(7a)의 측면상과 게이트절연층(4)의 상면에 제 2 절연층 사이드월 스페이서(8)를 형성한다. 이때, 상기 반도체 기판상의 일부가 노출되고, 상기 소스/드레인(2a)(3a)은 n-또는 p-로 도핑된다.
다음, 도 2e에 도시된 바와 같이, 상기 제 1 절연층패턴(7a) 및 제 2 절연층 사이드월 스페이서(8)를 마스크로 하여 상기 노출된 반도체 기판(1)내에 고농도로 도핑된 불순물을 이온주입하여 고농도의 불순물영역인 소스/드레인(2b)(3b)을 정의함으로써 종래 모스페트 소자가 완성된다. 상기 소스/드레인(2b)(3b)은 N+또는 P+로 도핑된다.
도 3은 도 1의 구조를 가진 종래 모스페트 소자의 통상적인 메탈배선을 보인 단면도로써, 도시된 바와 같이, 상기 필드절연층(5), 반도체 기판(1), 제 2 절연층 사이드월 스페이서(8) 및 제 1 절연층패턴(7a)의 상면에 제 3 절연층(10)을 일정 두께로 CVD 증착한 후, 상기 게이트패턴(6a), 고농도의 불순물영역인 소스 및 드레인영역(2b)(3b)에 배선용 콘택홀(11)을 형성한 다음 메탈(12)을 형성한다.
상기한 바와 같은 종래 모스페트 소자는 소스/드레인(2)(3)이 수평구조이므로 실제의 반도체 칩상에서 차지하는 면적이 크고, 게이트(5)와 불순물영역(2)(3)의 사이에 형성된 제 3 절연층(8)의 유전율에 기인한 프린징 커패시터(fringing capacitor)의 값이 커짐으로 인해 소자특성이 저하되고, 소자의 필드영역(1b)형성시 격리용 마스크가 필요하여 제조공정이 복잡해지고, 고농도의 불순물을 이온주입하여 소스/드레인(2b)(3b)을 형성시 접합깊이가 깊어 쇼트채널효과(short channel effect)를 일으키는 문제점이 있었다.
따라서, 본 발명의 목적은 게이트전극과 불순물영역사이에 빈공간(공간부)를 형성하여 소자특성이 향상된 모스패트 소자를 제공하는데 있다.
본 발명의 다른 목적은 수직구조의 소스/드레인을 형성하여 고집적화에 적합하도록 된 모스페트 소자를 제공하는데 있다.
본 발명의 다른 목적은 소스/드레인을 사이드월 스페이서로 형성함으로서 쇼트채널효과가 방지된 모스페트 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 자기정렬공정을 통해 소자간의 격리(isolation)가 가능하도록 된 모스페트소자를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 모스페트 소자는 반도체 기판상에 게이트절연층을 포함하여 형성된 게이트전극과; 상기 반도체 기판내에 상기 게이트전극의 일측에 형성된 불순물영역과; 상기 게이트전극의 일측에 형성된 제 1 사이드월 스페이서와; 상기 게이트전극과 상기 제 1 사이드월 스페이서사이에 형성된 공간부로 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 모스페트 소자는 반도체 기판상에 게이트절연층을 포함하여 형성된 게이트전극과; 상기 반도체 기판내에 상기 게이트전극의 일측에 형성된 제 1 불순물영역과; 상기 게이트전극의 일측에 형성된 제 1 사이드월 스페이서와; 상기 제 1 사이드월 스페이서의 일측면에 형성된 제 2 사이드월 스페이서와; 상기 게이트전극과 상기 제 1 사이드월 스페이서사이에 형성된 공간부로 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 모스페트 소자는 수개의 계단이 대칭적으로 형성된 반도체 기판과; 상기 반도체 기판내의 최상단의 양측에 형성된 제 1 불순물영역과; 상기 반도체 기판의 최상단상에 형성된 제 1 절연층 및 제 1 도전층과; 상기 제 1 도전층의 양단에 형성되고, 상기 제 1 불순물영역상에 형성된 제 1 사이드월 스페이서와; 상기 최상단의 인접하단상에 형성되고, 상기 제 1 불순물영역과 상기 제 1 사이드월 스페이서에 인접하게 형성된 제 2 사이드월 스페이서로 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 모스페트 소자의 제조방법은 반도체 기판상에 게이트산화막을 포함한 게이트전극을 형성하는 공정과; 상기 게이트전극 일측의 상기 반도체 기판내에 불순물영역을 형성하는 공정과; 상기 게이트전극의 일측에 제 1 절연측벽을 형성하는 공정과; 상기 제 1 절연측벽에 인접한 제 1 사이드월 스페이서를 형성하는 공정과; 상기 제 1 절연측벽을 식각하여 공간부를 형성하는 공정을 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래 모스페트(MOSFET) 소자의 횡단면도.
도 2a∼2e는 종래 모스페트 소자의 제조공정을 순차적으로 도시한 단면도.
도 3은 종래 모스페트 소자의 메탈배선을 도시한 단면도.
도 4은 본 발명에 의한 모스페트 소자의 횡단면도.
도 5a∼5g는 본 발명에 의한 모스페트 소자의 제조공정을 순차적으로 도시한 단면도.
도 6는 본 발명에 의한 모스페트 소자의 메탈배선을 도시한 단면도.
** 도면의 주요부분에 대한 부호설명**
100 : 반도체 기판 100a: 제 1 에칭영역
100b: 제 2 에칭영역 101, 109a: 소스
102, 109b: 드레인 101, 102 : 제 1 불순물영역
103 : 게이트절연층 103a : 게이트절연층패턴
104 : 제 1 절연층(제 1 절연측벽)
104a: 공간부 105 : 제 1 도전층(게이트전극)
105a: 제 1 도전층패턴 106 : 제 2 절연층
106a: 제 2 절연층패턴 107 : 제 1 질화층
107a: 제 1 질화층패턴
108 : 제 2 질화층 사이드월 스페이서(제 1 사이드월 스페이서)
109a, 109b: 제 2 도전층 사이드월 스페이서(제 2 사이드월 스페이서)
110 : 제 3 절연층 111 : 감광층패턴
112 : 제 4 절연층 113 : 콘택홀
114a: 제 1 메탈114b: 제 2 메탈
이하, 본 발명에 의한 모스페트 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 의한 모스페트 소자의 구성을 보인 횡단면도로써, 이와같은 모스페트 소자는 서로 다른 에칭깊이를 가진 제 1 에칭영역(100a) 및 제 2 에칭영역(100b)이 각각 형성되고, 저농도의 제 1 불순물영역인 소스/드레인(101)(102)이 정의된 반도체 기판(100)과; 상기 반도체 기판(100)상의 소정영역에 형성된 게이트절연층패턴(103a)과; 상기 게이트절연층패턴(103a)의 측면에 형성되고, 상기 소스/드레인(101)(102)상의 소정영역에 형성된 제 1 절연층(104)과; 상기 게이트절연층패턴(103a)상에 순차적으로 형성된 제 1 도전층패턴(게이트전극)(105a), 제 2 절연층패턴(106a) 및 제 1 질화층패턴(107a)과; 상기 게이트절연층패턴(103)과, 제 1 도전층패턴(105a), 제 2 절연층패턴(106a) 및 제 1 질화층패턴(107a)의 측면에 인접하여 형성되고, 상기 제 1 절연층(104)상에 형성된 제 2 질화층 사이드월 스페이서(108)와; 상기 게이트절연층패턴(103a), 제 1 도전층패턴(105a), 제 2 절연층패턴(106a) 및 제 1 질화층패턴(107a)의 측면상과 상기 제 2 질화층 사이드월 스페이서(108) 사이에 형성된 공간부(104a)와; 상기 제 2 질화층 사이드월 스페이서(108), 제 1 절연층(104) 및 소스/드레인(101)(102)의 측면과 상기 제 1 에칭영역(100a)상에 각각 형성된 고농도의 제 2 불순물영역인 제 2 도전층 사이드월 스페이서(109a)(109b)와; 상기 각 제 2 도전층 사이드월 스페이서(109a)(109b)의 측면에 형성되고, 상기 제 2 에칭영역(100b)상에 일정높이로 형성된 제 3 절연층(110)으로 구성된다. 상기 제 1 도전층패턴(105a)은 폴리실리콘으로 형성되고, 상기 제 3 절연층(110)은 필드절연층으로 형성된 것을 특징으로 한다.
이하, 도 5a∼5g를 참조하여, 상기와 같이 구성된 본 발명 모스페트 소자의 제조방법을 순차적으로 상세히 설명한다.
도 5a에 도시된 바와 같이, 반도체 기판(100)(예를들면 Si)(100)상에 게이트절연층(103)을 성장시키고, 상기 게이트절연층(103)상에 도핑된 폴리실리콘층인 제 1 도전층(105)을 증착하고, 상기 제 1 도전층(105)상에 제 2 절연층(106)을 CVD증착한 다음, 상기 제 2 절연층(106)상에 제 1 질화층(예를들면 Si3N4)(107)을 증착하여 형성한다. 상기 게이트절연층(103)과 제 2 절연층(106)은 주로 실리콘산화물(SiO2)로 형성된다.
다음, 도 5b에 도시된 바와 같이, 상기 제 1 질화층(107)상에 감광층패턴(111)을 형성하고, 이를 마스크로 하여 상기 제 1 도전층(105)상의 소정영역이 노출되도록 상기 제 1 질화층(107)과 제 2 절연층(106)을 에칭하여 제 1 질화층패턴(107a)과 제 2 절연층패턴(106a)을 형성한다.
다음, 도 5c에 도시된 바와 같이, 상기 감광층패턴(111)을 제거하고, 상기 제 2 절연층패턴(106a) 및 제 1 질화층패턴(107a)을 마스크로 하여 상기 반도체 기판(100)상의 소정영역이 노출되도록 상기 제 1 도전층(105)과 게이트절연층(103)을 에칭하여 제 1 도전층패턴(게이트전극)(105a)과 게이트절연층패턴(103a)을 형성하고, 저농도의 불순물을 노출된 상기 반도체 기판(100)상에 자기정렬공정으로 이온주입한다.
다음, 도 5d에 도시된 바와 같이, 상기 이온주입에 의해 상기 반도체 기판(100)내에 저농도의 제 1 불순물영역인 소스/드레인(101)(102)을 정의하고, 상기 게이트절연층패턴(103a), 게이트전극(105a), 제 2 절연층패턴(106a) 및 제 1 질화층패턴(107a)을 포함하는 상기 반도체 기판(100)상에 산화물질층을 CVD증착하여 형성하고, 계속하여 상기 산화물질층상에 질화물질층을 CVD증착하여 형성한 다음, 상기 산화물질층 및 질화물질층을 에치백(etchback)하여 상기 게이트절연층패턴(103a), 게이트전극(105a), 제 2 절연층패턴(106a) 및 제 1 질화층패턴(107a)의 측면상에 각각 제 1 절연층(104) 및 제 2 질화층 사이드월 스페이서(제 1 사이드월 스페이서)(108)를 차례로 형성한다.
다음, 도 5e에 도시된 바와 같이, 상기 제 1 질화층패턴(107a), 제 2 질화층 사이드월 스페이서(108) 및 제 1 절연층(104)을 마스크로 하여 상기 반도체 기판(100)을 소정깊이로 에칭하여 제 1 에칭영역(100a)을 형성한다.
다음, 도 5f에 도시된 바와 같이, 상기 제 1 질화층패턴(107a), 제 2 질화층 사이드월 스페이서(108), 제 1 절연층(104) 및 제 1 에칭영역(100a)의 상면에 P+또는 N+로 도핑된 도전물질층(폴리실리콘층)을 증착하여 형성하고, 이를 에치백하여 상기 게이트절연층패턴(103a), 게이니시에이터트전극(105a), 제 2 절연층패턴(106a) 및 제 1 질화층패턴(107a)의 측면상에 고농도의 제 2 불순물영역인 제 2 도전층 사이드월 스페이서(제 2 사이드월 스페이서)(109a)(109b)를 각각 형성한다. 상기 도전물질층의 에치백공정시 상기 반도체 기판(100)도 소정깊이로 에칭되어 제 2 에칭영역(100b)이 형성된다.
다음, 도 5g에 도시된 바와 같이, 상기 사이드월 스페이서(108)(109a)(109b), 제 1 질화층패턴(107a), 제 1 절연층(104) 및 제 2 에칭영역(100b)의 상면에 산화물질층을 증착하여 형성하고, 이를 에치백하여 상기 제 2 도전층 사이드월 스페이서(109a)(109b)의 측면 및 제 2 에칭영역(100b)상에 필드절연층인 제 3 절연층(110)을 형성함으로써 본 발명에 의한 모스페트 소자가 완성된다. 상기 제 3 절연층(110)의 에칭시 상기 제 2 질화층 사이드월 스페이서(108)의 측면에 형성된 제 1 절연층(104)도 에치백되어 빈공간 즉 공간부(104a)가 형성된다.
도 6는 본 발명 모스페트 소자의 통상적인 메탈배선을 보인 단면도로써, 상기 공간부(104a)을 제외한 상기 사이드월 스페이서(108)(109), 제 1 질화층패턴(107a) 및 제 3 절연층(110)상에 산화물질층을 CVD증착하여 제 4 절연층(112)을 형성하고, 배선용 콘택홀(113)을 형성하기 위해 이를 에칭한 다음, 상기 콘택홀(113) 및 제 4 절연층(112)상에 메탈패턴(114a)(114b)을 형성한다.
상기한 바와 같은 본 발명 모스페트 소자는 게이트전극의 측면에 공간부를 형성하여 종래의 반도체 소자에 있어서 소스와 게이트전극간의 프린징 커패시터(frindging capacitor)가 커지는 문제를 해결할 수 있고, 수직구조의 소스/드레인을 형성하여 반도체 칩의 면적을 줄일 수 있고, 사이드월 스페이서의 구조로 형성된 소스/드레인에 의해 쇼트채널효과를 방지할 수 있고, 자기정렬공정에 의한 비용절감의 효과가 있다.
Claims (9)
- 반도체 기판(100)상에 게이트절연층을 포함하여 형성된 게이트전극(105)과;상기 반도체 기판(100)내에 상기 게이트전극(105)의 일측에 형성된 제 1 불순물영역(101)(102)과;상기 게이트전극(105)의 일측에 형성된 제 1 사이드월 스페이서(108);상기 게이트전극(105)과 상기 제 1 사이드월 스페이서(108)사이에 형성된 공간부(104a)로 구성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트전극(105)상에 형성된 제 2 절연층(106)과;상기 제 2 절연층(106)상에 형성된 제 3 절연층(107)과,상기 게이트전극(105)상의 일부분이 노출되도록 형성된 콘택홀내에 상기 게이트전극(105)과 연결되는 제 1 메탈(114a)과,상기 제 2 사이드월 스페이서(109a)(109b)에 연결된 제 2 메탈(114b)을 더 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 2 사이드월 스페이서(109a)(109b)는 상기 제 1 불순물영역(101)(102)보다 고농도로 도핑된 소스/드레인영역인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 불순물영역(101)(102)은 기판(100)에 수평적으로 형성되고, 상기 제 2 사이드월 스페이서(109a)(109b)는 수직적으로 형성되어 서로 인접되어 있는 것을 특징으로 하는 반도체 소자.
- 수개의 계단이 대칭적으로 형성된 반도체 기판(100)과;상기 반도체 기판(100)내의 최상단의 양측에 형성된 제 1 불순물영역(101)(102)과;상기 반도체 기판(100)의 최상단상에 형성된 제 1 절연층(106) 및 제 1 도전층(105)과;상기 제 1 도전층(105)의 양단에 형성되고, 상기 제 1 불순물영역(101)(102)상에 형성된 제 1 사이드월 스페이서(108)와;상기 최상단의 인접하단(100a)상에 형성되고, 상기 제 1 불순물영역(101)(102)과 상기 제 1 사이드월 스페이서(108)에 인접하게 형성된 제 2 사이드월 스페이서(109a)(109b)로 구성된 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 제 2 사이드월 스페이서(109a)(109b)가 형성된 반도체 기판(100)상의 인접하단의 상기 반도체 기판(100)상에 제 4 절연층(112)이 형성된 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서, 상기 제 4 절연층(112)은 소자격리막으로 산화막인 것을 특징으로 하는 반도체 소자.
- 반도체 기판(100)상에 게이트산화막(103)을 포함한 게이트전극(105)을 형성하는 공정과;상기 게이트전극(105) 일측의 상기 반도체 기판(100)내에 불순물영역(101)(102)을 형성하는 공정과;상기 게이트전극(105)의 일측에 제 1 절연측벽(104)을 형성하는 공정과;상기 제 1 절연측벽(104)에 인접한 제 1 사이드월 스페이서(108)를 형성하는 공정과;상기 제 1 절연측벽(104)을 식각하여 공간부(air gap)(104a)를 형성하는 공정을 포함하여 이루어진 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 제 1 사이드월 스페이서(108)에 인접하는 상기 반도체 기판(100)상에 제 2 사이드월 스페이서(109a)(109b)를 형성하는 공정을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455283B1 (ko) * | 2001-04-23 | 2004-11-08 | 삼성전자주식회사 | 물질 유로의 측벽에 형성된 ｍｏｓｆｅｔ으로 이루어진물질 검출용 칩, 이를 포함하는 물질 검출 장치, 이의제조 방법 및 물질 검출 장치를 이용한 물질 검출 방법 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737716B1 (en) | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| TW444342B (en) * | 2000-02-17 | 2001-07-01 | United Microelectronics Corp | Manufacturing method of metal interconnect having inner gap spacer |
| US6329279B1 (en) * | 2000-03-20 | 2001-12-11 | United Microelectronics Corp. | Method of fabricating metal interconnect structure having outer air spacer |
| US7112543B2 (en) * | 2001-01-04 | 2006-09-26 | Micron Technology, Inc. | Methods of forming assemblies comprising silicon-doped aluminum oxide |
| WO2002086162A1 (en) * | 2001-04-23 | 2002-10-31 | Samsung Electronics Co., Ltd. | Molecular detection chip including mosfet, molecular detection device employing the chip, and molecular detection method using the device |
| US6468877B1 (en) * | 2001-07-19 | 2002-10-22 | Chartered Semiconductor Manufacturing Ltd. | Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner |
| US6566208B2 (en) * | 2001-07-25 | 2003-05-20 | Chartered Semiconductor Manufacturing Ltd. | Method to form elevated source/drain using poly spacer |
| US20040038489A1 (en) * | 2002-08-21 | 2004-02-26 | Clevenger Lawrence A. | Method to improve performance of microelectronic circuits |
| US6967143B2 (en) * | 2003-04-30 | 2005-11-22 | Freescale Semiconductor, Inc. | Semiconductor fabrication process with asymmetrical conductive spacers |
| US7192876B2 (en) * | 2003-05-22 | 2007-03-20 | Freescale Semiconductor, Inc. | Transistor with independent gate structures |
| US7238601B2 (en) * | 2004-09-10 | 2007-07-03 | Freescale Semiconductor, Inc. | Semiconductor device having conductive spacers in sidewall regions and method for forming |
| DE102004052388B4 (de) * | 2004-10-28 | 2016-05-25 | Infineon Technologies Ag | Halbleiterbauelement sowie zugehöriges Herstellungsverfahren |
| US20080040697A1 (en) * | 2006-06-21 | 2008-02-14 | International Business Machines Corporation | Design Structure Incorporating Semiconductor Device Structures with Voids |
| US7691712B2 (en) * | 2006-06-21 | 2010-04-06 | International Business Machines Corporation | Semiconductor device structures incorporating voids and methods of fabricating such structures |
| CN103187448B (zh) * | 2011-12-31 | 2016-03-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN103187449B (zh) * | 2011-12-31 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN103578989B (zh) * | 2012-07-20 | 2017-03-22 | 中芯国际集成电路制造(上海)有限公司 | Mos器件及其制作方法、cmos器件的制作方法 |
| KR101921465B1 (ko) * | 2012-08-22 | 2018-11-26 | 삼성전자 주식회사 | 반도체 소자 및 이의 제조 방법 |
| CN103094247B (zh) * | 2012-12-27 | 2017-05-31 | 上海集成电路研发中心有限公司 | 一种自对准的外延接触孔结构及制备方法 |
| US9331072B2 (en) | 2014-01-28 | 2016-05-03 | Samsung Electronics Co., Ltd. | Integrated circuit devices having air-gap spacers defined by conductive patterns and methods of manufacturing the same |
| KR102200342B1 (ko) * | 2014-03-17 | 2021-01-08 | 삼성전자주식회사 | 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자 |
| KR20160148795A (ko) * | 2015-06-16 | 2016-12-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| EP3326206B1 (en) * | 2015-07-17 | 2021-11-24 | Intel Corporation | Method of manufacturing a transistor with airgap spacer |
| US9911804B1 (en) | 2016-08-22 | 2018-03-06 | International Business Machines Corporation | Vertical fin field effect transistor with air gap spacers |
| TWI615979B (zh) * | 2016-09-01 | 2018-02-21 | Powerchip Technology Corporation | 半導體元件 |
| DE102017113681A1 (de) | 2016-12-14 | 2018-06-14 | Taiwan Semiconductor Manufacturing Co. Ltd. | Halbleiter-bauelement mit luft-abstandshalter |
| US10522642B2 (en) | 2016-12-14 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co. Ltd. | Semiconductor device with air-spacer |
| CN108573926B (zh) * | 2017-03-09 | 2020-01-21 | 联华电子股份有限公司 | 半导体存储装置以及其制作方法 |
| CN109962014B (zh) * | 2017-12-26 | 2022-10-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338698A (en) * | 1992-12-18 | 1994-08-16 | International Business Machines Corporation | Method of fabricating an ultra-short channel field effect transistor |
| JPH0794722A (ja) * | 1993-09-24 | 1995-04-07 | Sony Corp | 積み上げ拡散層構造のｍｏｓトランジスタおよびその製造方法 |
| KR970003712A (ko) * | 1995-06-30 | 1997-01-28 | 엘디디 모스(ldd mos) 트랜지스터 제조 방법 | |
| US5817562A (en) * | 1997-01-24 | 1998-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC) |
| US5736446A (en) * | 1997-05-21 | 1998-04-07 | Powerchip Semiconductor Corp. | Method of fabricating a MOS device having a gate-side air-gap structure |
| US5915182A (en) * | 1997-10-17 | 1999-06-22 | Texas Instruments - Acer Incorporated | MOSFET with self-aligned silicidation and gate-side air-gap structure |
| US5869374A (en) * | 1998-04-22 | 1999-02-09 | Texas Instruments-Acer Incorporated | Method to form mosfet with an inverse T-shaped air-gap gate structure |
-
1997
- 1997-05-24 KR KR1019970020561A patent/KR100246349B1/ko not_active IP Right Cessation
-
1998
- 1998-02-23 US US09/027,810 patent/US6093612A/en not_active Expired - Lifetime
- 1998-03-25 JP JP10077686A patent/JP2969341B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455283B1 (ko) * | 2001-04-23 | 2004-11-08 | 삼성전자주식회사 | 물질 유로의 측벽에 형성된 ｍｏｓｆｅｔ으로 이루어진물질 검출용 칩, 이를 포함하는 물질 검출 장치, 이의제조 방법 및 물질 검출 장치를 이용한 물질 검출 방법 |
Also Published As
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| JP2969341B2 (ja) | 1999-11-02 |
| US6093612A (en) | 2000-07-25 |
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