CN109585377B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括第一区和与第一区连接的第二区，第一区和第二区基底上分别具有若干鳍部；在第一区鳍部内形成第一源漏掺杂区；在第二区鳍部侧壁形成第一保护层；在第二区鳍部内形成第二源漏掺杂区，第二源漏掺杂区侧壁覆盖第一保护层；在基底上形成介质层，介质层内具有由第一区延伸至第二区的开口，开口暴露出第一保护层侧壁、第二源漏掺杂区顶部、以及第一源漏掺杂区侧壁和顶部；在开口底部形成第一金属硅化物层；形成第一金属硅化物层后，去除第一保护层；去除第一保护层后，在开口底部第二源漏掺杂区侧壁形成第二金属硅化物层。所形成的半导体器件性能好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
互补式金属氧化物半导体(CMOS)晶体管作为半导体制造中的最基本器件，常被广泛适用于各种集成电路中。根据主要载流子以及制造时的掺杂类型不同，将互补式金属氧化物半导体分为NMOS晶体管和PMOS晶体管。所述NMOS晶体管包括：第一源漏掺杂区，PMOS晶体管包括第二源漏掺杂区。
现有互补式金属氧化物半导体工艺中，为了改善第一源漏掺杂区与第一源漏掺杂区上第一导电插塞的接触电阻、以及第二源漏掺杂区与第二源漏掺杂区上第二导电插塞的接触电阻，通常同时在第一源漏掺杂区和第二源漏掺杂区的表面形成金属硅化物层。
然而，现有技术形成的所述金属硅化物层的难度较大。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以形成第一金属硅化物层和第二金属硅化物层，分别满足NMOS晶体管和PMOS晶体管的性能要求。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和与第一区连接的第二区，所述第一区和第二区基底上分别具有若干鳍部；在所述第一区鳍部内形成第一源漏掺杂区；在所述第二区鳍部的侧壁形成第一保护层；在所述第二区鳍部内形成第二源漏掺杂区，所述第二源漏掺杂区的侧壁覆盖第一保护层；在所述基底上形成介质层，所述介质层内具有由第一区延伸至第二区的开口，所述开口底部暴露出第一保护层的侧壁、第二源漏掺杂区的顶部表面、以及第一源漏掺杂区的侧壁和顶部表面；在所述开口底部的第一源漏掺杂区的侧壁和顶部表面、以及第二源漏掺杂区的顶部表面形成第一金属硅化物层；形成所述第一金属硅化物层之后，去除所述第一保护层；去除所述第一保护层之后，在所述开口底部的第二源漏掺杂区的侧壁形成第二金属硅化物层。
可选的，所述第一保护层的材料包括：氮化硅。
可选的，所述第一保护层的厚度为：2纳米～8纳米。
可选的，所述第一保护层的形成步骤包括：在所述基底上、第一源漏掺杂区的侧壁和顶部表面、以及第二区鳍部的侧壁和顶部表面形成第一保护膜；去除所述第二区基底和第二区鳍部顶部表面的第一保护膜，在所述第一区基底和第二区鳍部的侧壁形成第一初始保护层；对第二区鳍部侧壁的第一初始保护层沿平行于基底表面方向上进行减薄处理，在第二区鳍部侧壁形成第一保护层。
可选的，所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管。
可选的，第一金属硅化物层的材料包括：镍硅化合物、镍铂硅化合物或铂硅化合物。可选的，第二金属硅化物层的材料包括：钛硅化合物。
可选的，所述第一金属硅化物层的形成步骤包括：在所述接触孔内形成第一金属层；进行退火处理，使第一金属层与第一源漏掺杂区的侧壁和顶部表面、以及第二源漏掺杂区的顶部表面反应形成第一金属硅化物层；形成所述第一金属硅化物层之后，去除未反应的第一金属层。
可选的，所述第二金属硅化物层的形成步骤包括：在所述接触孔内形成第二金属层；进行退火处理，使第二金属层与第二源漏掺杂区的侧壁反应形成第二金属硅化物层；形成所述第二金属硅化物层之后，去除未反应的第二金属层。
可选的，形成第二金属硅化物层之后，所述形成方法还包括：在所述开口内形成插塞。
本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底包括第一区和与第一区连接的第二区，所述第一区和第二区基底上分别具有若干鳍部；位于所述第一区鳍部内的第一源漏掺杂区；位于第二区鳍部内的第二源漏掺杂区；位于基底上的介质层，所述介质层内具有由第一区延伸至第二区的开口，所述开口底部暴露出第一源漏掺杂区和第二源漏掺杂区的侧壁和顶部表面；位于所述开口底部第二源漏掺杂区顶部表面、以及第一源漏掺杂区侧壁和顶部表面的第一金属硅化物层；位于所述开口底部第二源漏掺杂区侧壁的第二金属硅化物层。
可选的，所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管。
可选的，第一金属硅化物层的材料包括：镍硅化合物、镍铂硅化合物或铂硅化合物。
可选的，第二金属硅化物层的材料包括：钛硅化合物。
可选的，所述半导体结构还包括：位于所述开口内的插塞。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述第一金属硅化物层用于降低第一源漏掺杂区与后续形成的插塞之间的接触电阻。所述第二金属硅化物层用于降低第二源漏掺杂区与后续形成的插塞之间的接触电阻。为了能够在第一源漏掺杂区的侧壁和顶部表面形成第一金属硅化物层，在第二源漏掺杂区的侧壁形成第二金属硅化物层，且降低工艺的复杂度和难度，形成第一金属硅化物层之前，在所述第二源漏掺杂区侧壁形成第一保护层。由于所述第一保护层位于第二源漏掺杂区的侧壁，因此，在形成第一金属硅化物层时，第二源漏掺杂区的侧壁不被金属化为第一金属硅化物层，使得第一金属硅化物层对第二源漏掺杂区和后续形成的插塞之间的肖特基势垒影响较小，有利于提高第二区器件的电学性能。形成第一金属硅化物层之后，形成第二金属硅化物层。在形成第二金属硅化物层的过程中，由于所述第一源漏掺杂区的侧壁和顶部表面已覆盖第一金属硅化物层，因此，所述第一源漏掺杂区的侧壁和顶部表面不被金属化为第二金属硅化物层，使得第一源漏掺杂区与后续形成的插塞之间的肖特基势垒受第二金属硅化物层的影响较小，有利于提高第一区器件的电学性能。所述形成的半导体器件的接触电阻较小。
附图说明
图1至2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图22是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，形成所述金属硅化物层的难度较大。
图1至2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括NMOS区和与NMOS区连接的PMOS区，所述基底100上具有由NMOS区延伸至PMOS区的栅极结构(图中未示出)；在所述栅极结构两侧的PMOS区基底100内形成第一源漏掺杂区101；在所述栅极结构两侧的NMOS区基底100内形成第二源漏掺杂区102；在所述基底100、第一源漏掺杂区101和第二源漏掺杂区102上、以及栅极结构的侧壁和顶部表面形成介质层103；去除第一源漏掺杂区101和第二源漏掺杂区102上的介质层103，直至暴露出第一源漏掺杂区101和第二源漏掺杂区102的侧壁和顶部表面，在所述介质层103内形成由NMOS区延伸至PMOS区的开口104。
请参考图2，在所述开口104内形成金属层(图中未示出)；进行退火处理，使所述金属层与第一源漏掺杂区101和第二源漏掺杂区102的侧壁和顶部表面反应形成金属硅化物层105。
上述方法中，为了降低工艺的复杂度和节约成本，同时去除第一源漏掺杂区101和第二源漏掺杂区102上的介质层103，形成所述开口104。形成所述开口104之后，形成所述金属硅化物层105。由于所述开口104同时暴露出第一源漏掺杂区101和第二源漏掺杂区102的侧壁和顶部表面，因此，所形成的金属硅化物层105同时覆盖第一源漏掺杂区101和第二源漏掺杂区102的侧壁和顶部表面。所述金属硅化物层105的材料包括：镍硅化合物、镍铂硅化合物、铂硅化合物或者钛硅化合物。
当所述金属硅化物层105的材料为：镍硅化合物、镍铂硅化合物或者铂硅化合物时，费米能级在价带附近，使得所述第一源漏掺杂区101与第一金属硅化物层105之间的肖特基势垒较低，但是，所述第二源漏掺杂区102与第一金属硅化物层105之间的肖特基势垒仍较高，因此，有利于降低第一源漏掺杂区101与后续在第一源漏掺杂区上形成的插塞之间的接触电阻，提高PMOS区器件的性能。但是，不利于降低所述第二源漏掺杂区102与后续在第二源漏掺杂区102上形成的插塞之间的接触电阻，不利于提高NMOS区器件的性能。
当所述金属硅化物层105的材料为钛硅化合物，费米能级在导带附近，使得所述第二源漏掺杂区102与第二金属硅化物层105之间的肖特基势垒较低，但是，所述第一源漏掺杂区101与第二金属硅化物层105之间的肖特基势垒仍较高，因此，有利于降低第二源漏掺杂区102与后续在第二源漏掺杂区102上形成的插塞之间的接触电阻，提高NMOS区器件的性能，但是不利于提高第一源漏掺杂区101与后续插塞之间的接触电阻，不利于提高PMOS区器件的性能。
综上可知，所述PMOS区半导体器件和NMOS区半导体器件需要的金属硅化物层105的材料不同。为了同时满足PMOS区半导体器件和NMOS区半导体器件对不同金属硅化物层105材料的要求，需借助多次图形化工艺。然而，借助多次图形化工艺，使得工艺步骤繁多，工艺复杂。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述第二区鳍部的侧壁形成第一保护层；在所述第二区鳍部内形成第二源漏掺杂区，所述第二源漏掺杂区的侧壁覆盖所述第一保护层；在所述基底上形成介质层，所述介质层内具有由第一区延伸至第二区的所述接触孔；在所述接触孔底部形成第一金属硅化物层；形成所述第一金属硅化物层之后，去除所述第一保护层；去除第一保护层之后，在所述接触孔底部形成第二金属硅化物层。所述方法不借助其他图形化工艺分别形成第一金属硅化物层和第二金属硅化物层，且工艺步骤少，工艺简单。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图22是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3和图4，图4为图3沿CC1线的剖面示意图，图3是图4沿DD1线的剖面示意图，提供基底200，所述基底200包括第一区A和与第一区A连接的第二区B。
所述第一区A用于形成PMOS晶体管，所述第二区B用于形成NMOS晶体管。
在本实施例中，所述基底200包括：衬底201和位于衬底201上的鳍部202。在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体基底。
所述基底200的形成步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底201和位于衬底201上的鳍部202。
在本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述基底200上还具有覆盖所述鳍部202的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部202的顶部表面，且覆盖鳍部202的部分侧壁。
所述隔离结构的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。
所述隔离结构用于实现半导体不同器件之间的电绝缘。
请参考图5和图6，图6是图5沿EE1线的剖面示意图，形成横跨鳍部202的伪栅结构203。
需要说明的是，图5是在图4基础上的结构示意图。
所述伪栅结构203的形成步骤包括：在所述基底200上形成伪栅介质膜；在所述伪栅介质膜上形成伪栅极膜，所述伪栅极膜的顶部表面具有掩膜层；以所述掩膜层为掩膜，刻蚀所述伪栅极膜和伪栅介质膜，形成伪栅介质层以及位于伪栅介质层上的伪栅极层，所述伪栅极层的顶部表面具有掩膜层。
所述伪栅介质膜的材料包括：氧化硅，所述伪栅介质膜的形成工艺包括：化学气相沉积工艺。所述伪栅介质膜用于形成伪栅介质层。
所述伪栅极膜的材料包括：氧化硅，所述伪栅极膜的形成工艺包括：化学气相沉积工艺。所述伪栅极膜用于形成伪栅极层。
所述伪栅结构203包括：伪栅介质层(图中未标出)以及位于伪栅介质层上的伪栅极层(图中未标出)。
所述掩膜层的材料包括：氮化硅，所述掩膜层的形成工艺包括：化学气相沉积工艺。
所述掩膜层用于作为形成伪栅结构的掩膜。所述掩膜层还用于保护伪栅结构203。
所述伪栅结构203的侧壁具有侧墙(图中未标出)。
所述侧墙的形成步骤包括：在所述基底200上、以及伪栅结构203的侧壁和顶部表面形成侧墙膜；去除基底200和伪栅结构203顶部表面的侧墙膜，形成侧墙。
所述侧墙膜的材料包括：氮化硅。所述侧墙膜的形成工艺包括：化学气相沉积工艺或者原子层沉积工艺。
去除基底200和伪栅结构203顶部表面的侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述侧墙用于定义后续形成的源漏掺杂区的位置。
请参考图7，在所述基底200上形成第二保护膜204。
需要说明的是，图7是在图6基础上的结构示意图。
所述第二保护膜204的材料包括：氮化硅，所述第二保护膜204的形成工艺包括：化学气相沉积工艺或者原子层沉积工艺。
所述第二保护膜204用于后续形成第二初始保护层。
请参考图8，在第二区B基底200上形成第一光刻胶205；以所述第一光刻胶205为掩膜，去除第一区A基底200和第一区A鳍部202表面的第二保护膜204，在第一区A鳍部202的侧壁和第二区B基底200上形成第二初始保护层206；去除第一区A伪栅结构203两侧部分的鳍部202，在第二初始保护层206内形成第一初始源漏开口207。
所述第一光刻胶205用于保护第一区A基底200和伪栅结构203(见图6)。
去除第一区A基底200和第一区A鳍部202表面的第二保护膜204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二初始保护层206的材料包括：氮化硅，所述第二初始保护层206用于后续形成第一保护层。
第一初始源漏开口207的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一初始源漏开口207用于后续形成第一源漏开口。
请参考图9，对所述第一区A鳍部202侧壁的第二初始保护层206的侧壁沿平行于基底200表面的方向上进行减薄处理，在所述第一区A鳍部202侧壁形成第二保护层208以及位于第二保护层208内的第一源漏开口209。
对所述第一区A鳍部202侧壁的第二初始保护层206的侧壁沿平行于基底200表面的方向上进行减薄处理的工艺包括：湿法刻蚀工艺。
对所述第一区A鳍部202侧壁的第二初始保护层206的侧壁沿平行于基底200表面的方向上进行减薄处理，使得所形成的第一源漏开口209沿平行于基底200表面的方向上的尺寸增大，使得后续在第一源漏开口内形成的第一源漏掺杂区的体积较大，有利于提高第一源漏掺杂区对沟道的应力，提高第一区A半导体器件的性能。
所述第二保护层208的材料包括：氮化硅。所述第二保护层208用于后续限制第一外延层的形貌。
所述第一源漏开口209用于后续容纳第一外延层。
请参考图10，在所述第一源漏开口209(见图11)内形成第一外延层(图中未示出)；在所述第一外延层中掺入第一离子，形成第一源漏掺杂区210；形成所述第一源漏掺杂区210之后，去除第一光刻胶205；去除第一光刻胶205之后，在所述基底200、第一源漏掺杂区210和第二初始保护层206上、以及第二保护层208的侧壁上形成第一保护膜211。
所述第一外延层的材料和第一离子的导电类型与晶体管的类型相关。在本实施例中，第一区A用于形成PMOS晶体管，因此，所述第一外延层的材料包括：硅锗或者硅，所述第一离子为P型离子，如：硼离子。
在其他实施例中，所述第一区用于形成NMOS晶体管，所述第一外延层的材料包括：碳化硅或者硅，所述离子为N型离子，如：磷离子或者砷离子。
所述第一外延层的形成工艺包括：选择性外延生长工艺，在形成所述第一外延层的过程中，所述第二保护层208用于限制第一外延层的形貌。
所述第一源漏开口209沿平行于基底200表面方向上的尺寸较大，使得位于第一源漏开口209内的第一源漏掺杂区210的体积较大，使得第一源漏掺杂区210对第一区A晶体管沟道的应力较强，有利于提高第一区A晶体管的性能。
去除第一光刻胶205的工艺包括：湿法刻蚀工艺或者灰化工艺。
所述第一保护膜211的材料包括：氮化硅，所述第一保护膜211的形成工艺包括：化学气相沉积工艺或者原子层沉积工艺。在本实施例中，采用原子层沉积工艺形成的所述第一保护膜211较致密。所述第一保护膜211用于后续形成第一保护层，所述第一保护层较致密，使得第一保护层对后续形成的第二源漏掺杂区侧壁的保护力度较强，使得后续在第一源漏掺杂区210侧壁和顶部表面形成第一金属硅化物层时，第二源漏掺杂区的侧壁不被金属化为第一金属硅化物层，使得第二区器件的电学性能受第一金属硅化物层的影响较小，有利于提高第二区B器件的性能。
所述第一保护膜211的厚度为2纳米～8纳米。
所述第一保护膜211用于后续形成第一初始保护层。所述第一保护膜211的厚度决定后续第一初始保护层的厚度。
请参考图11，在所述第一区A第二保护膜211上形成第二光刻胶212；以所述第二光刻胶212为掩膜，去除第二区B基底和第二区B鳍部202上的第一保护膜211(见图10)，在第一区A基底200上和第二区B鳍部202的侧壁形成第一初始保护层213；去除第二区B伪栅结构203两侧部分鳍部202，在第二初始保护层213内形成第二初始源漏开口214。
第二光刻胶212用于保护第一区A基底200、伪栅结构203和第一源漏掺杂区210。
去除第二区B基底和第二区B鳍部202上的第一保护膜211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一初始保护层213的材料包括：氮化硅。所述第一初始保护层212用于后续形成第二保护层。
所述第二初始源漏开口214的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二初始源漏开口214用于后续形成第二源漏开口。
请参考图12，对所述第二区B鳍部202侧壁的第一初始保护层213(见图11)的侧壁沿平行于基底200表面的方向上进行减薄处理，在所述第二区B鳍部202侧壁形成第一保护层215以及位于第一保护层215内的第二源漏开口216；形成第一保护层215和第二源漏开口216之后，去除第二光刻胶212。
对所述第二区B鳍部侧壁的第一初始保护层213(见图11)的侧壁沿平行于基底200表面的方向上进行减薄处理，使得所形成的第二源漏开口216沿平行于基底200表面方向上的尺寸增大，使得后续在第二源漏开口216内形成的第二源漏掺杂区的体积较大，有利于提高第二源漏掺杂区对沟道的应力，提高第二区B晶体管的性能。
所述第一保护层215的材料包括：氮化硅。所述第一保护层215用于后续限制第二外延层的形貌。
所述第一保护层215的厚度为2纳米～8纳米。选择所述第一保护层215的厚度的意义在于：若所述第一保护层215的厚度小于2纳米，使得第一保护层215对第二源漏掺杂区的保护力度不够，使得后续形成第一金属硅化物层时，第二源漏掺杂区的侧壁也被金属化为第一金属硅化物层，所述第一金属硅化物层不利于提高第二区器件的性能；若所述第一保护层215的厚度大于8纳米，使得第二源漏开口216沿平行于基底200表面方向上的尺寸较小，使得后续位于第二源漏开口216内的第二源漏掺杂区的体积较小，使得第二源漏掺杂区对第二区沟道的应力较小，不利于提高第二区器件的性能。
所述第一保护层215较致密，使得第一保护层215对第二源漏掺杂区217侧壁的保护力度较大，有利于提高第二区B器件的性能。
所述第二源漏开口216用于后续容纳第二外延层。
去除第二光刻胶212的工艺包括：湿法刻蚀工艺或者灰化工艺。
请参考图13，在所述第二源漏开口216(见图12)内形成第二外延层(图中未标出)；在所述第二外延层中掺入第二离子，形成第二源漏掺杂区217。
所述第二外延层的材料和第二离子的导电类型与晶体管的类型相关。在本实施例中，第二区B用于形成NMOS晶体管，因此，所述第一外延层的材料包括：碳化硅或者硅，所述第一离子为N型离子，如：磷离子或者砷离子。
在其他实施例中，所述第一区用于形成PMOS晶体管，所述第一外延层的材料包括：硅锗或者硅，所述离子为P型离子，如：硼离子。
所述第二外延层的形成工艺包括：选择性外延生长工艺，在形成所述第二外延层的过程中，所述第一保护层215用于限制第一外延层的形貌。
所述第二源漏开口216沿平行于基底200表面方向上的尺寸较大，使得第二源漏掺杂区217的体积较大，使得第二源漏掺杂区217对第二区B晶体管沟道的应力较强，有利于提高第二区B晶体管的性能。
在本实施例中，形成第一源漏掺杂区210之后，形成第二源漏掺杂区217。在其他实施例中，形成第一源漏掺杂区之前，形成第二源漏掺杂区。
请参考图14，形成所述第二源漏掺杂区217之后，去除第一区A基底上的第一初始保护层213和第二保护层208，暴露出第一源漏掺杂区210的侧壁和顶部表面。
去除第一区A基底上的第一初始保护层213和第二保护层208的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
去除第一区A基底上的第一初始保护膜层213和第二保护层208，暴露出第一源漏掺杂区210的侧壁和顶部表面，有利于后续形成适合第一区A器件性能要求的第一金属硅化物层。
去除第一区A基底上的第一初始保护层213和第二保护层208时，保留第二源漏掺杂区217侧壁的第一保护层215的意义在于：后续在第一源漏掺杂区210和侧壁和顶部表面被金属化为第一金属硅化物层时，第二源漏掺杂区217的侧壁不被金属化为第一金属化物层，使得提高第一区A器件电学性能的同时，减少对第二区B器件电学性能的影响。
请参考图15，去除第一区A基底上的第一保护膜211和第二保护层208之后，在所述基底200、第一源漏掺杂区210和第二源漏掺杂区217上形成介质层218。
在本实施例中，所述介质层218包括：第一介质层以及(图中未示出)位于第一介质层上的第二介质层(图中未示出)。形成所述第一介质层之后，形成第二介质层之前，还包括：去除伪栅结构；形成栅极结构。
所述第一介质层、栅极结构和第二介质层的形成步骤包括：在所述基底、伪栅结构203、第一源漏掺杂区210和第二源漏掺杂区217上形成第一介质层，所述第一介质层的顶部表面暴露出伪栅结构203的顶部表面，且覆盖伪栅结构203的侧壁；去除伪栅结构203，在第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构；在第一介质层和栅极结构上形成第二介质层。
所述第一介质层的形成步骤包括：在所述基底、第一源漏掺杂区210和第二源漏掺杂区217上、以及伪栅结构203的侧壁和顶部表面形成第一介质膜；平坦化所述第一介质膜，直至暴露出伪栅结构203的顶部表面，形成第一介质层。
所述第一介质膜的材料包括：氧化硅或者氮氧化硅，所述第一介质膜的形成工艺包括：化学气相沉积工艺。
平坦化所述第一介质膜的工艺包括：化学机械研磨工艺。
去除伪栅结构的步骤包括：去除伪栅极层；去除伪栅极层之后，去除伪栅介质层。
去除伪栅极层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除伪栅介质层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述栅极结构包括：栅介质层(图中未示出)和位于栅介质层上的栅极层(图中未示出)。
所述栅介质层的材料为高K介质材料。在本实施例中，所述栅介质层的材料为氧化铪。在其他实施例中，所述栅介质层的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层的材料为金属，在本实施例中，所述栅极层的材料为钨。在其他实施例中，所述栅极层的材料包括：铝、铜、钛、银、金、铅或者镍。
所述第二介质层的材料包括：氧化硅或者氮化硅，所述第二介质层的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
后续在第一源漏掺杂区210和第二源漏掺杂区217上的第一介质层和第二介质层内形成接触孔。
请参考图16，去除部分介质层218，直至暴露出第一源漏掺杂区210和第二源漏掺杂区217的侧壁和顶部表面，在所述介质层218内形成由第一区A延伸至第二区B的开口219，所述开口219底部暴露出第一保护层215的侧壁、第二源漏掺杂区217的顶部表面、以及第一源漏掺杂区210的侧壁和顶部表面。
随着半导体器件集成度的提高，在第一源漏掺杂区210和第二源漏掺杂区217上的介质层218内分别形成开口的工艺难度较大，同时去除第一源漏掺杂区210和第二源漏掺杂区217上的介质层218，所形成的开口219由第一区A延伸至第二区B，有利于降低工艺难度和复杂度。
去除部分介质层218的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述开口219底部暴露出第一保护层215的侧壁、第二源漏掺杂区217的顶部表面、以及第一源漏掺杂区210的侧壁和顶部表面，有利于后续在第一源漏掺杂区210的侧壁和顶部表面、以及第二源漏掺杂区217的顶部表面形成第一金属硅化物层，在第二源漏掺杂区217的侧壁形成第二金属硅化物层。
位于第一区A所述开口219用于后续容纳第一金属硅化物层以及位于第一金属硅化物层上的插塞；位于第二区B所述开口219用于后续容纳第二金属硅化物层以及位于第二金属硅化物层上的插塞。
请参考图17，在所述开口219内形成第一金属层220。
所述第一金属层220的材料包括：镍、镍铂或者铂。
所述第一金属层220的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述第一金属层220与第一源漏掺杂区210的侧壁和顶部表面接触，后续进行退火处理时，有利于在第一源漏掺杂区210的侧壁和顶部表面形成第一金属硅化物层。
位于第一区A的第一金属层220用于后续形成第一金属硅化物层。
请参考图18，进行退火处理，使第一金属层220与第一源漏掺杂区210的侧壁和顶部表面、以及第二源漏掺杂区217的顶部表面反应形成第一金属硅化物层221；形成所述第一金属硅化物层221之后，去除未反应的第一金属层220。
所述第一金属硅化物层221的材料包括：镍硅化合物、镍铂硅化合物或铂硅化合物。
在本实施例中，所述第一金属硅化物层221的材料为镍硅化合物、镍铂硅化合物或铂硅化合物时，费米能级在价带附近，使得第一源漏掺杂区210与第一金属硅化物层221之间的肖特基势垒较低，因此，有利于降低第一源漏掺杂区210与后续形成的插塞之间的接触电阻，从而提高第一区A器件的电学性能。
并且，所述第一金属硅化物层221不仅覆盖第一源漏掺杂区210的顶部，还覆盖第一源漏掺杂区210的侧壁，使得第一源漏掺杂区210与第一金属硅化物层221的接触面积较大，因此，第一源漏掺杂区210与第一金属硅化物层211之间的肖特基势垒更低，有利于进一步降低第一源漏掺杂区210与第一金属硅化物层221之间的接触电阻，提高第一区A器件的电学性能。
在本实施例中，所述第二源漏掺杂区217的顶部表面无第一保护层215的覆盖，因此，在所述退火处理过程中，在所述第二源漏掺杂区217的顶部表面也形成了第一金属硅化物层221。
在本实施例中，不去除第二源漏掺杂区217顶部表面的第一金属硅化物层221。在其他实施例中，还包括：去除第二源漏掺杂区217顶部表面的第一金属硅化物层221。
在本实施例中，形成第一金属硅化物层221时，无需借助其他图形化工艺，对第二源漏掺杂区217的侧壁和顶部表面进行保护。而是利用第一保护层215覆盖在第二源漏掺杂区217的侧壁，对第二源漏掺杂区217的侧壁进行保护，使得所述第二源漏掺杂区217的侧壁不被金属化为第一金属硅化物层221，使得第二源漏掺杂区217与后续形成的插塞之间的肖特基势垒受第一金属硅化物层221的影响较小。所述方法工艺步骤少，工艺简单，有利于降低生产成本。
请参考图19，形成所述第一金属硅化物层221之后，去除第二源漏掺杂区217侧壁的第一保护层215，暴露出第二源漏掺杂217的侧壁。
去除第二源漏掺杂区217侧壁的第一保护层215的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，不包括去除第二源漏掺杂区217顶部表面的第一金属硅化物层221。在其他实施例中，包括去除第二源漏掺杂区顶部表面的第一金属硅化物层。
去除第二源漏掺杂区217侧壁的第一保护层215，暴露出第二源漏掺杂217的侧壁，使得后续形成的第二金属层与第二源漏掺杂区217的侧壁接触，有利于后续形成第二金属硅化物层。所述第二金属硅化物层用于降低第二源漏掺杂区217与后续形成的插塞之间的接触电阻，提高第二区B器件的电学性能。
请参考图20，去除所述第一保护层215(见图20)之后，在所述接触孔219内形成第二金属层222。
所述第二金属层222的材料包括：钛。
所述第二金属层222与第二源漏掺杂区217的侧壁接触，则后续进行退火处理时，有利于使第二金属层222与第二源漏掺杂区217反应形成第二金属硅化物层。
位于第二区B的第一金属层222用于后续形成第二金属硅化物层。
请参考图21，在所述第二金属层222上形成阻挡层223；形成阻挡层223之后，进行退火处理，在第二源漏掺杂区217的侧壁形成第二金属硅化物层224。
在本实施例中，进行退火处理之前，形成所述阻挡层223。在其他实施例中，进行退火处理之后，去除未反应的第二金属层；去除未反应的第二金属层之后，形成所述阻挡层。
所述阻挡层223的材料包括：氮化钛，所述阻挡层223的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述阻挡层223用于阻挡后续形成的栅极层的材料向第一金属化物层221和第二金属硅化物层224内扩散，影响第一金属硅化物层221和第二金属硅化物层224的性能。
所述第二源漏掺杂区217的侧壁与第二金属层222接触，因此，所述退火处理，使第二金属层222与第二源漏掺杂区217的侧壁反应形成第二金属硅化物层224。
所述第二金属硅化物层224的材料包括：钛硅化合物，费米能级在导带附近。在本实施例中，所述第二区B用于形成NMOS晶体管，因此，所述钛硅化合物能够降低第二源漏掺杂区217与第二金属硅化物层224之间的肖特基势垒，进而有利于降低第二源漏掺杂区217与后续形成的插塞之间的接触电阻。
在形成第二金属硅化物层224的过程中，由于第一源漏掺杂区210的侧壁覆盖第一金属硅化物层221，因此，第一源漏掺杂区210侧壁和顶部表面不形成第二金属硅化物层224，使得第二金属硅化物层224对第一源漏掺杂区210与后续形成的插塞之间的肖特基势垒的影响较小，使得提高第二区B器件的电学性能同时，减少对第一区A器件的电学性能影响。
请参考图22，形成所述第二金属硅化物层224之后，在所述开口219(见图21)内形成插塞225。
所述插塞225的形成步骤包括：在所述介质层218上和开口219内形成插塞材料膜；平坦化所述插塞材料膜，直至暴露出介质层218的顶部表面，形成插塞225。
所述插塞材料膜的材料为金属，如：钨、铝、铜、钛、银、金、铅或者镍。
平坦化所述插塞材料膜的工艺包括：化学机械研磨工艺。
所述第一金属硅化物层221与第一源漏掺杂区210之间的肖特基势垒较小，因此，有利于降低插塞225与第一源漏掺杂区210之间的接触电阻。并且，第一金属硅化物层221不仅第一源漏掺杂区210的顶部表面，还覆盖第一源漏掺杂区210的侧壁，使得第一金属硅化物层221与第一源漏掺杂区210之间的接触面积较大，有利于进一步降低第一金属硅化物层221与第一源漏掺杂区210之间的肖特基势垒，因此，有利于进一步降低第一源漏掺杂区210与插塞221之间的接触电阻，提高第一区A器件的电学性能。
所述第二金属硅化物层224与第二源漏掺杂区217之间的肖特基势垒较小，因此，有利于降低插塞225与第二源漏掺杂区217之间的接触电阻。并且，所述第二金属硅化物层224与第二源漏掺杂区217的接触面积较大，有利于进一步降低第二金属硅化物层224与第二源漏掺杂区217之间的肖特基势垒，因此，有利于进一步降低第二源漏掺杂区217与插塞225之间的接触电阻，提高第二区B器件的电学性能。
本实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图21，包括：
基底200，所述基底200包括第一区A和与第一区A连接的第二区B，所述第一区A和第二区B基底200上分别具有若干鳍部；
位于所述第一区A鳍部202内的第一源漏掺杂区210；
位于所述第二区B鳍部202内具有第二源漏掺杂区217；
位于基底200上的介质层218，所述介质层218内具有由第一区A延伸至第二区B的开口219，所述开口219底部暴露出第一源漏掺杂区210和第二源漏掺杂区217的侧壁和顶部表面；
位于所述开口219底部第一源漏掺杂区210侧壁和顶部表面、以及第二源漏掺杂区217顶部表面的第一金属硅化物层221；
位于所述开口219底部第二源漏掺杂区217侧壁的第二金属硅化物层224。
所述第一区A用于形成PMOS晶体管，所述第二区B用于形成NMOS晶体管。
第一金属硅化物层221的材料包括：镍硅化合物、镍铂硅化合物或铂硅化合物。
第二金属硅化物层224的材料包括：钛硅化合物。
所述半导体结构还包括：位于开口内的插塞。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区和与第一区连接的第二区，所述第一区和第二区基底上分别具有若干鳍部；
在所述第一区鳍部内形成第一源漏掺杂区；
在所述第二区鳍部的侧壁形成第一保护层；
在所述第二区鳍部内形成第二源漏掺杂区，所述第二源漏掺杂区的侧壁覆盖第一保护层；
在所述基底上形成介质层，所述介质层内具有由第一区延伸至第二区的开口，所述开口底部暴露出第一保护层的侧壁、第二源漏掺杂区的顶部表面、以及第一源漏掺杂区的侧壁和顶部表面；
在所述开口底部的第一源漏掺杂区的侧壁和顶部表面、以及第二源漏掺杂区的顶部表面形成第一金属硅化物层；
形成所述第一金属硅化物层之后，去除所述第一保护层；
去除第一保护层之后，在所述开口底部的第二源漏掺杂区的侧壁形成第二金属硅化物层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料包括：氮化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的厚度为：2纳米～8纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的形成步骤包括：在所述基底上、第一源漏掺杂区的侧壁和顶部表面、以及第二区鳍部的侧壁和顶部表面形成第一保护膜；去除所述第二区基底和第二区鳍部顶部表面的第一保护膜，在所述第一区基底和第二区鳍部的侧壁形成第一初始保护层；去除第二区的部分所述鳍部，在所述第一初始保护层内形成第二初始源漏开口；对第二区的第一初始保护层沿平行于基底表面方向上进行减薄处理，形成第一保护层以及位于所述第一保护层内的第二源漏开口，沿平行于基底表面方向上所述第二源漏开口的尺寸大于所述第二初始源漏开口的尺寸。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，第一金属硅化物层的材料包括：镍硅化合物、镍铂硅化合物或铂硅化合物。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，第二金属硅化物层的材料包括：钛硅化合物。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一金属硅化物层的形成步骤包括：在所述开口内形成第一金属层；进行退火处理，使第一金属层与第一源漏掺杂区的侧壁和顶部表面、以及第二源漏掺杂区的顶部表面反应形成第一金属硅化物层；形成所述第一金属硅化物层之后，去除未反应的第一金属层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二金属硅化物层的形成步骤包括：在所述开口内形成第二金属层；进行退火处理，使第二金属层与第二源漏掺杂区的侧壁反应形成第二金属硅化物层；形成所述第二金属硅化物层之后，去除未反应的第二金属层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第二金属硅化物层之后，所述形成方法还包括：在所述开口内形成插塞。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区和与第一区连接的第二区，所述第一区和第二区基底上分别具有若干鳍部；
位于所述第一区鳍部内的第一源漏掺杂区；
位于所述第二区鳍部内的第二源漏掺杂区；
位于所述基底上的介质层，所述介质层内具有由第一区延伸至第二区的开口，所述开口底部暴露出第一源漏掺杂区和第二源漏掺杂区的侧壁和顶部表面；
位于开口底部第二源漏掺杂区顶部表面、以及第一源漏掺杂区侧壁和顶部表面的第一金属硅化物层；
位于开口底部第二源漏掺杂区侧壁的第二金属硅化物层。
12.如权利要求11所述的半导体结构，其特征在于，所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管。
13.如权利要求12所述的半导体结构，其特征在于，第一金属硅化物层的材料包括：镍硅化合物、镍铂硅化合物或铂硅化合物。
14.如权利要求12所述的半导体结构，其特征在于，第二金属硅化物层的材料包括：钛硅化合物。
15.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述开口内的插塞。
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