JPH1117171A

JPH1117171A - 半導体装置及びその製造方法

Info

Publication number: JPH1117171A
Application number: JP16266097A
Authority: JP
Inventors: Katsuya Sakai; 勝也酒井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】ゲート電極の後酸化工程を伴いつつ、その影
響により性能が劣化しないＭＯＳＦＥＴを備えた半導体
装置及びその製造方法を提供すること。【解決手段】基板２０１上のゲート電極２１０に関
し、その基板２０１側のポリシリコン２０７を、所定の
厚みを有してソース，ドレイン領域２１１方向に延長さ
せている。ポリシリコン２０７の延長部分２０７ａ下の
基板２０１表面に低濃度Ｎ^- 拡散層２０２が設けられ、
これに連続して高濃度Ｎ⁺ 拡散層２０３が設けられ、こ
れによりソース，ドレイン領域２１１が形成されてい
る。後酸化膜２０４の食い込みによるゲート電極端部で
の応力に起因する結晶欠陥はソース，ドレイン領域２１
１に発生するが、チャネル部には発生しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は電界効果型トラン
ジスタ（ＭＯＳＦＥＴ）に関し、特にＭＯＳＦＥＴを含
んだ高速動作が必要な半導本装置に適用される。

【０００２】

【従来の技術】図８は従来のＭＯＳＦＥＴの構成を示す
断面図である。半導体基板１０１上にゲート絶縁膜１０
５が形成され、その上に、長方形あるいは台形の断面形
状を持つゲート電極（図では１０７，１０８の２層構
成）が形成されている。このゲート電極を隔てて基板１
０１表面には、低濃度Ｎ型不純物のＮ^- 拡散層／高濃度
Ｎ型不純物のＮ⁺ 拡散層でなるＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造によるソース，ドレイ
ン拡散層（１０２／１０３）が形成されている。ゲート
電極の側壁１０６は、ＬＤＤ構造を実現するためのＮ⁺
拡散層１０３形成のためのマスクとなる。半導体基板１
０１上及びゲート電極を覆うように、信頼性向上に必要
な後酸化膜１０４が形成されている。

【０００３】上記構成における後酸化膜１０４は、主に
次の理由から重要不可欠となっている。（１）ゲート電極（１０７，１０８）加工後に角を丸め
る役割を果たし、これにより電界集中を緩和する。（２）後酸化後にＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈ
ｏｒｏｕｓＳｉｌｉｃｏｎＧｌａｓｓ）など不純物
が多い膜が用いられるのでＭＯＳＦＥＴを保護する役割
を果たす。

【０００４】また、ＬＤＤ構造におけるＮ^- 拡散層１０
２も、ドレイン部にかかる電界緩和のため必要な構成で
ある。しかしながら、このような従来技術には以下のよ
うな間題がある。図９のゲート電極の端部付近の拡大図
を参照して説明する。

【０００５】ｉ）図９に示すように、後酸化されるとき
にゲート電極１０７と基板１０１との間に後酸化膜１０
４が食い込む。これにより応力が発生し、ゲート電極下
のチャネル領域に結晶欠陥１０９が発生する。この結
果、抵抗値が上がり、ＭＯＳＦＥＴの流せる電流が減少
したり、しきい電圧が変動したりする。これは、半導体
装置の性能が悪化する原因となる。ii）Ｎ^- 型拡散層１
０２は、低濃度でなければならないが、これも抵抗値が
上がる要因であり、上記ｉ）と同様な問題がおきる。

【０００６】

【発明が解決しようとする課題】従来のＬＤＤ構造のＭ
ＯＳＦＥＴでは、製造時に行われる後酸化の応力の影響
により、ＬＤＤのＮ^- 拡散層付近のチャネル部分からＮ
^- 拡散層に重なるように結晶欠陥ができ、ＭＯＳＦＥＴ
の性能劣化が認められ、微細化に伴い、その影響は無視
できなくなってきている。

【０００７】この発明は上記のような事情を考慮し、そ
の課題は、ゲート電極の後酸化工程を伴いつつ、その影
響により性能が劣化しないＭＯＳＦＥＴを備えた半導体
装置及びその製造方法を提供することである。

【０００８】

【課題を解決するための手段】この発明の半導体装置
は、半導体基板表面に所定の距離だけ離隔して設けられ
た２つの拡散層と、前記半導体基板上に形成された絶縁
膜と、前記絶縁膜上に形成され、かつ前記拡散層間に隣
接して設けられたゲート電極部材とを備え、前記ゲート
電極部材は、前記半導体基板側の部分を所定の厚さで前
記拡散層方向に延長させ、このゲート電極部材の延長部
分下の半導体基板表面に低濃度不純物領域が設けられ、
この低儂度不純物領域に連続して高濃度不純物領域が設
けられたソース，ドレイン領域を有することを特徴とす
る。

【０００９】この発明の半導体装置の製造方法は、半導
体基板上に絶縁膜を形成する工程と、前記絶縁膜上に上
面を低抵抗化したゲート電極部材を形成する工程と、前
記半導体基板上のゲート電極部材のうち、チャネルが形
成される予定の領域を除いて半導体基板から所定の厚さ
だけ残るようにする第１のパターニング工程と、前記所
定の厚さだけ残したゲート電極部材を通して半導体基板
内に不純物を導入する工程と、前記所定の厚さだけ残し
たゲート電極部材上に側壁部材を形成する工程と、前記
側壁部材とその間のゲート電極部材の領域をマスクに前
記所定の厚さだけ残したゲート電極部材を選択的に除去
する第２のパターニング工程と、少なくともゲート電極
部材の一部を酸化する後酸化工程とを具備したことを特
徴とする。

【００１０】この発明では、低濃度不純物領域が、ゲー
ト電極部材の延長部分下に設けられ、その分チャネル部
はゲート電極部材端部と遠ざかる。後酸化によるゲート
電極部材端部での応力の影響（結晶欠陥）はチャネル部
にはなく、ソース，ドレイン領域の中で受けるような構
成となり、結晶欠陥による悪影響を極めて小さいものに
する。

【００１１】

【発明の実施の形態】図１は、この発明の半導体装置に
おげる第１の実施形態に係る、絶縁ゲート型電界効果ト
ランジスタ、ここではＭＯＳＦＥＴの断面図を示す。Ｐ
型のシリコン半導体基板２０１上にゲート酸化膜２０５
が形成され、その上にゲート電極２１０が形成されてい
る。このゲート電極２１０は、ポリシリコン２０７及び
ＷＳｉ（タングステンシリサイド）２０８で構成されで
いる。ゲート電極２１０に関し、その半導体基板２０１
側のポリシリコン２０７を部分的に、所定の厚さ例えば
１０〜５０ｎｍの厚みを有して横方向、すなわちソー
ス，ドレイン領域２１１方向に０．０５〜０．３μｍ延
長させた形態を採用している。このゲート電極２１０に
おけるポリシリコン２０７の延長部分２０７ａ下の半導
体基板２０１表面に、Ｎ型の低濃度不純物が導入された
Ｎ^- 拡散層２０２が設けられ、このＮ^- 型拡散層２０２
に連続してＮ型の高濃度不純物が導入されたＮ⁺ 拡散層
２０３が設けられ、これによりソース，ドレイン領域２
１１が形成されている。

【００１２】また、ポリシリコン２０７延長部分２０７
ａ上に、ゲート電極２１０に対する側壁として、ＳｉＮ
膜（シリコン窒化膜）２０６が形成されでいる。２０４
は、後酸化膜であり、上記従来例（１），（２）に記載
したような作用を有する。すなわち、ゲート電極２１０
加工後に角を丸めて電界集中を緩和すると共に保護膜と
しての役割を果たす。なお、ＳｉＮ膜２０６表面は酸化
されないがＳｉＮ膜２０６自体が保護膜としての機能を
十分に有する。

【００１３】上記構成によれば、図２のゲート端部付近
の拡大図に示すように、ソース，ドレイン領域２１１に
関し、Ｎ^- 拡散層２０２は、ゲート電極のポリシリコン
延長部分２０７ａ下に設けられ、ゲート電極端部直下、
すなわちポリシリコン延長部分２０７ａの端部直下はＮ
⁺ 拡散層２０３となっている。これにより、後酸化膜２
０４の食い込みによるゲート電極端部での応力に起因す
る結晶欠陥はチャネル部には発生しない。結晶欠陥２０
９はソース，ドレイン領域２１１中に発生し、しかも大
部分が高濃度不純物のＮ⁺ 拡散層２０３中に発生するよ
うな構成となり、結晶欠陥による悪影響を極めて小さい
ものにする。つまり、従来に比べて、ＭＯＳＦＥＴの電
流駆動能力やしきい電圧に対し変動を与えにくい部位
に、結晶欠陥のできる位置を移動させた構成となってい
る。

【００１４】また、濃度が低く、抵抗の高いＮ^- 拡散層
２０２上に、ゲート電極の一部（ポリシリコン延長部分
２０７ａ）が存在する構成となるため、ＭＯＳＦＥＴの
オン状態ではＮ^- 拡散層２０２の部分に電荷が集中しで
抵抗が下がることも明らかである。

【００１５】従って、この発明によるＭＯＳＦＥＴの構
造では、結晶欠陥による悪影響を極めて小さいものとす
る。また、Ｎ^- 拡散層２０２の部分では電荷が集中して
抵抗が下がる。少なくともこの２点の効果により、ＭＯ
ＳＦＥＴの電流を増加させることができる。

【００１６】図３（ａ）〜（ｄ）はそれぞれこの発明の
第２の実施形態に係るＭＯＳＦＥＴの製造工程を順次示
す断面図であり、図１のＭＯＳＦＥＴの製造方法を説明
するものである。

【００１７】まず、図３（ａ）に示すように、シリコン
基板２０１上にゲート酸化膜２０５、ポリシリコン２０
７を積層し、その上にＷ（タングステン）を形成して熱
処理を施し、シリサイド化することによりＷＳｉ（タン
グステンシリサイド）２０８を構成する。このＷＳｉ
２０８は、後に形成されるゲート電極２１１の抵抗を下
げるためのもので、ゲート電極を、ポリシリコンとシリ
サイドの積層であるポリサイド構造とするのに重要であ
る。

【００１８】次に、図３（ｂ）に示すように、ＷＳｉ
２０８、ポリシリコン２０７を所定のゲート電極上部領
域を有するパターンでエッチングする。このとき、下層
のポリシリコン２０７を１０〜５０ｎｍの厚みを残して
エッチングを止める。このエッチング制御は、例えばＷ
Ｓｉ２０８とのエッチングレートの違いの検出と時間
制御により行う。次に、低濃度Ｎ^- 型不純物をイオン注
入する。ポリシリコン２０７を所定の厚みで残している
ため、イオン注入の加速度を選ぶことによって、ＷＳｉ
２０８下にはイオンは入らず、ポリシリコン２０７残
膜部下のみイオンが通過する（Ｎ^- 拡散層２０２の形
成）。

【００１９】次に、図３（ｃ）に示すように、ＣＶＤ法
を用いて全面にゲート側壁材料となるＳｉＮ（シリコン
窒化膜）２０６を堆積する。その後、図３（ｄ）に示す
ように、ＳｉＮ膜２０６及びポリシリコン２０７を例え
ばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎ
ｇ）技術を用いて、異方性エッチングする。ＳｉＮ膜２
０６は、ゲート電極の側壁として残存する。しかる後、
Ｎ⁺ 型の高濃度不純物をイオン注入し、Ｎ⁺ 拡散層２０
３を形成する。そして、後酸化を行うと図１のような構
成を得る。

【００２０】上記製造方法によれば、ＳｉＮ膜２０６及
びポリシリコン２０７を同時にエッチングする。この工
程において従来のＭＯＳＦＥＴの製造と同じエッチング
工程を経ることができる。すなわち、図１の構成のＭＯ
ＳＦＥＴの製造は、図１の情成とはポリシリコン２０７
の形状の異なる前記図８のような従来のＭＯＳＦＥＴと
の混載が容易である。

【００２１】図４は、この発明の第３の実施形態に係
る、図１の構成のＭＯＳＦＥＴと図８のような通常のＭ
ＯＳＦＥＴとが同一基板上に混載された構成を示す断面
図である。

【００２２】Ｐ型のシリコン半導体基板４０１上に、こ
の発明の高電流のＭＯＳＦＥＴ（高パフォーマンスＮチ
ャネルＭＯＳＦＥＴ）Ｎ１と、従来タイプに基づく高密
度、高耐圧のＮチャネルＭＯＳＦＥＴＮ２が混載され
ている。

【００２３】ＭＯＳＦＥＴＮ１は、ＭＯＳＦＥＴＮ
２のそれと比べて薄いゲート酸化膜４０５が形成されて
いる。ゲート酸化膜４０５上には、ＭＯＳＦＥＴＮ２
のそれと比べて厚いポリシリコン４０６が形成され、そ
の上にＷＳｉ（タングステンシリサイド）４１０が形成
され、ゲート電極としている。このゲート電極に関し、
基板４０１側のポリシリコン４０６の一部を、所定の厚
さを有してソース，ドレイン方向に延長させている。ポ
リシリコン４０６の延長部分４０６ａ下の半導体基板４
０１上にＮ^- 拡散層４０３が形成され、拡散層４０３に
連続してＮ⁺ 拡散層４０２が設けられ、ソース，ドレイ
ン領域となっている。ポリシリコン延長部分４０６ａ上
に、ゲート側壁として、ＳｉＮ（シリコン窒化膜）４０
９が形成されている。４０４は、後酸化膜である。

【００２４】ＭＯＳＦＥＴＮ２は、ＭＯＳＦＥＴＮ
１のそれと比べて厚いゲート酸化膜４０７が形成されて
いる。ゲート酸化膜４０７上には、ＭＯＳＦＥＴＮ１
のそれと比べで薄いポリシリコン４０８が形成され、そ
の上にＷＳｉ（タングステンシリサイド）４１０が形成
され、ゲート電極としている。このゲート電極を覆うよ
うに後酸化膜４０４が形成されている。ポリシリコン４
０８の端部付近下の半導体基板４０１上にＮ^- 拡散層４
０３、このＮ^- 型拡散層４０３に連続してＮ⁺拡散層４
０２が設けられ、ソース，ドレイン領域となっでいる。
Ｎ^- 拡散層４０３上のゲート側壁に沿った後酸化膜４０
４上にＳｉＮ（シリコン窒化膜）４０９が形成されでい
る。

【００２５】上記構成によれば、高電流ＭＯＳＦＥＴ
と、高耐圧ＭＯＳＦＥＴを同一基板に設けているので、
メモリ混載ロジックＬＳＩ等で要求される高電流ＭＯＳ
ＦＥＴと、高耐圧、高密度ＭＯＳＦＥＴを一つのＬＳＩ
において使用できる。これにより、大容量メモリと、高
速ロジックを混載したＬＳＩの実現が可能になる。

【００２６】図５（ａ）〜（ｈ）はそれぞれこの発明の
第４の実施形態に係るＭＯＳＦＥＴの製造工程を順次示
す断面図であり、図４の構成のような、高電流のＭＯＳ
ＦＥＴＮ１と高耐圧のＭＯＳＦＥＴＮ２を高密度に
混載する製造方法を説明するものである。

【００２７】まず、図５（ａ）に示すように、シリコン
基板４０１上に７〜１０ｎｍの薄いゲート酸化膜４０５
と、１００〜２００ｎｍのポリシリコン膜４０６を形成
する。次に、高電流ＭＯＳＦＥＴＮ１の形成予定領域
をフォトレジスト５０４で覆う。

【００２８】次に、図５（ｂ）に示すように、フォトレ
ジスト５０４で覆われなかったポリシリコン膜４０６と
その下のゲート酸化膜４０５とをエッチング除去する。
その後、露出した基板４０１上に新たに１０〜２０ｎｍ
の厚いゲート酸化膜４０７と、５０〜１００ｎｍのポリ
シリコン膜４０８を形成する。その後、高耐圧ＭＯＳＦ
ＥＴＮ２の形成予定領域をフォトレジスト５０４で覆
う。

【００２９】次に、図５（ｃ）に示すように、フォトレ
ジスト５０４で覆われなかったポリシリコン膜４０８と
その下のゲート酸化膜４０７とをエッチング除去する。
その後、ゲート電極の抵抗を下げるため、全面にＷ（タ
ングステン）を形成しでシリサイド化し、ＷＳｉ（タン
グステンシリサイド）４１０を構成する。

【００３０】次に、図５（ｄ）に示すように、図４に示
すＭＯＳＦＥＴＮ１，Ｎ２のようなゲート電極の形成
のための異方性エッチングを行う。このとき、ポリシリ
コン膜４０８は完全にエッチングされるが、ポリシリコ
ン膜４０６は１０〜５０ｎｍ残る条件を用いる。ポリシ
リコン膜４０８に比ベ、ポリシリコン膜４０６は厚く形
成してあるので容易である。

【００３１】次に、図５（ｅ）に示すように、１回目の
後酸化を行い、後酸化膜５０８を形成する。次に、ＭＯ
ＳＦＥＴＮ１，Ｎ２のＬＤＤ構造のための、低濃度Ｎ
^- 不純物をイオン注入する。

【００３２】次に、図５（ｆ）に示すように、ＭＯＳＦ
ＥＴＮ１の領域のみ上記後酸化膜５０８をエッチング
除去する。その後、全面にゲート側壁材料となるＳｉＮ
膜４０９を堆積する。

【００３３】次に、図５（ｇ）に示すように、ＳｉＮ膜
４０９及びポリシリコン４０５を異方性エッチングす
る。ＳｉＮ膜４０９は、ＭＯＳＦＥＴＮ１，Ｎ２の各
ゲート電極の側壁として残存する。

【００３４】その後、図５（ｈ）に示すように、Ｎ⁺ 型
の高濃度不純物をイオン注入し、ＭＯＳＦＥＴＮ１，
Ｎ２それぞれのＮ⁺ 型拡散層４０２を自己整合的に形成
する。そして、後酸化を行い、図４と同様なＭＯＳＦＥ
ＴＮ１，Ｎ２を得る。この図では、隣り合うＭＯＳＦ
ＥＴＮ１，Ｎ２問のソース，ドレイン領域を共有とし
ている。

【００３５】上記製造方法によれば、容易に高電流ＭＯ
ＳＦＥＴと、高耐圧ＭＯＳＦＥＴが同時に形成できるの
で、メモリ混載ロジックＬＳＩに非常に有利である。す
なわち、メモリ部ではＭＯＳＦＥＴの密度と耐圧が重要
であり、ロジック部ではＭＯＳＦＥＴの電流が重要であ
るので双方の要求が満たされる半導体装置の形成が実現
できる。

【００３６】図６は、この発明の第５の実施形態に係
る、ＭＯＳＦＥＴの断面図を示す。Ｐ型のシリコン半導
体基板６０１上にゲート酸化膜６０２が形成され、その
上にゲート電極６２０が形成されている。このゲート電
極６２０は、第１ポリシリコン６０３、電子が十分に通
過できるエッチングストッパー膜６０４及び第２ポリシ
リコン６０５により形成されている。６０６はゲート電
極保護用のＳｉＮ膜である。ゲート電極６２０に関し、
その半導体基板６０１側の第１ポリシリコン６０３を、
第２ポリシリコン６０５に比べてソース，ドレイン領域
方向に延長させた構成となっている。ゲート電極６２０
における第２ポリシリコン６０５の端部下付近の半導体
基板６０１表面から、第１ポリシリコン６０３の端部下
付近の半導体基板６０１表面にかけてＮ^- 型拡散層６０
７が設けられ、このＮ^- 型拡散層６０７に連続しでＮ⁺
型拡散層６１１が設けられ、これによりソース，ドレイ
ン領域が形成されている。

【００３７】また、第１ポリシリコン６０３延長部分上
のエッチングストッパー膜６０４の上には、ゲート電極
６２０に対する第１の側壁として、ＳｉＮ（シリコン窒
化膜）６０８が形成されでいる。また、ゲート電極６２
０中の第１ポリシリコン６０３端部の角を丸めて電界集
中を緩和する後酸化膜６０９が形成されている。さら
に、ゲート電極６２０に対する第２の側壁としで、Ｓｉ
Ｎ膜６１０が形成されている。

【００３８】上記構成によれば、第１の実施例と同様
に、後酸化膜６０９の食い込みによるゲート電極端部で
の応力に起因する結晶欠陥はチャネル部には発生しな
い。また、ゲート電極の周囲がすべて窒化膜（ＳｉＮ膜
６０６，６１０）で覆われることにより、ゲート電極の
保護膜としては非常に信頼性の高いものとなる。さら
に、エッチングストッパー膜６０４として低抵抗の金属
材料を選べば、ゲート電極の低抵抗化に寄与する。

【００３９】図７（ａ）〜（ｄ）はそれぞれこの発明の
第６の実施形態に係るＭＯＳＦＥＴの製造工程を順次示
す断面図であり、図６のＭＯＳＦＥＴの製造方法を説明
するものである。

【００４０】まず、図７（ａ）に示すように、シリコン
基板６０１上にゲート酸化膜６０２、第１のポリシリコ
ン６０３、エッチングストッパー６０４、第２のポリシ
リコン６０５及びゲート電極保護用のＳｉＮ膜（シリコ
ン窒化膜）６０６を順次積層形成する。ここで、エッチ
ングストッパー６０４はポリシリコンとのエッチング選
択比が高く、しかも電子を十分に通過させる物質が用い
られる。例えば、Ｗ（タングステン）Ｍｏ（モリブデ
ン）等の高融点金属を用いる。その他、１ｎｍ以下の非
常に薄いＳｉＮ膜などを用いることも可能である。

【００４１】次に、図７（ｂ）に示すように、ＳｉＮ膜
６０６、第２のポリシリコン６０５を所定のゲート電極
のパターンでエッチング加工する。このとき、エッチン
グストパー６０４の上でエッチングを止める。その後、
ＳｉＮ膜６０６をマスクとして低濃度Ｎ^- 型不純物をイ
オン注入し、Ｎ^- 拡散層６０７を形成する。

【００４２】次に、図７（ｃ）に示すように、ＳｉＮ膜
６０８を堆積し、異方性エッチングすることにより、第
１の側壁を得る。この異方性エッチングの工程でゲート
電極以外の第１ポリシリコン６０３をエッチングする。

【００４３】次に、図７（ｄ）に示すように、ゲート酸
化膜６０２のエッチング残膜を除去し、後酸化膜６０９
を形成する。これにより、ゲート電極の一部の第１ポリ
シリコンの端部は電界集中が緩和されるよう角が丸めら
れる。

【００４４】次に、図７（ｅ）に示すように、ＬＤＤ構
造のため、ＳｉＮ膜６１０を堆積し、異方性エッチング
することにより、第２の側壁を得る。この第２の側壁の
ＳｉＮ膜６１０とゲート電極上のＳｉＮ膜６０６をマス
クにＮ⁺ 型の高濃度不純物をイオン注入し、Ｎ⁺ 型拡散
層６１１を形成する。これにより、図６のような構成を
得る。

【００４５】上記製造方法によれば、エッチングストッ
パー膜６０４の存在により、第１ポリシリコン６０３の
残膜が一定となり、Ｎ^- 拡散層６０７形成のためのイオ
ン注入量が安定する。また、側壁の形成をＳｉＮ６０
８，６１０の２段構成としたことにより，Ｎ^- 拡散層６
０７の長さを長くでき、ＭＯＳＦＥＴの信頼性を向上さ
せることができる。

【００４６】上記各実施例によれば、ＭＯＳＦＥＴにお
いてゲート電極の後酸化による結晶欠陥の形成がチャネ
ル領域にかかることはない。また、ＬＤＤ構造の低濃度
領域の上はゲート電極延長部分が存在する構成となって
いる。これにより、ＭＯＳＦＥＴのしきい電圧の安定化
に大いに寄与する。また、高電流ＭＯＳＦＥＴと、高密
度、高耐圧のＭＯＳＦＥＴが同時に形成できることによ
り、メモリ混載ロジックＬＳＩに非常に有利である。す
なわち、メモリ部ではＭＯＳＦＥＴの密度と耐圧が、ロ
ジック部ではＭＯＳＦＥＴの電流が重要であることか
ら、双方の要求を満たす半導体装置が実現できる。

【００４７】なお、上記各実施例では、ＮチャネルＭＯ
ＳＦＥＴの構成を示したが、これに限定されるものでは
なく、ＰチャネルＭＯＳＦＥＴの構成にも適用できるこ
とは当然てある。また、ゲート電極の後酸化による結晶
欠陥の形成がチャネル領域に影響しないことだけを考慮
するなら、この発明のゲート電極の形状は採用するが、
ＬＤＤ構造は適用しないソース，ドレイン領域を形成す
ることも可能である。

【００４８】

【発明の効果】以上説明したようにこの発明によれば、
ゲート電極部材の延長部分下に低濃度不純物領域が設け
られるようになるので、チャネル部はゲート電極部材端
部と遠ざかり、後酸化による結晶欠陥の影響はチャネル
部に何等ダメージを与えない。この構成はＭＯＳＦＥＴ
の電流増加、しきい電圧の安定化を容易に達成し、しか
も、通常のＭＯＳＦＥＴと組み合わせて形成できる。高
密度に形成できる通常のＭＯＳＦＥＴの製造と共に、目
的に合わせてこの発明構成を適用すれば高性能、高信頼
性の半導体装置が提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係る、ＭＯＳＦＥ
Ｔの断面図。

【図２】図１の一部の拡大図。

【図３】図３（ａ）〜（ｄ）はそれぞれこの発明の第２
の実施形態に係るＭＯＳＦＥＴの製造工程を順次示す断
面図。

【図４】この発明の第３の実施形態に係る、図１の構成
のＭＯＳＦＥＴと通常のＭＯＳＦＥＴとが同一基板上に
混載された構成を示す断面図。

【図５】図５（ａ）〜（ｈ）はそれぞれこの発明の第４
の実施形態に係るＭＯＳＦＥＴの製造工程を順次示す断
面図。

【図６】この発明の第５の実施形態に係る、ＭＯＳＦＥ
Ｔの断面図。

【図７】図７（ａ）〜（ｅ）はそれぞれこの発明の第６
の実施形態に係るＭＯＳＦＥＴの製造工程を順次示す断
面図。

【図８】従来のＭＯＳＦＥＴの構成を示す断面図。

【図９】図８の一部の拡大図。

【符号の説明】

２０１…シリコン半導体基板２０２…Ｎ^- 拡散層２０３…Ｎ⁺ 拡散層２０４…後酸化膜２０５…ゲート酸化膜２０６…ＳｉＮ膜（シリコン窒化膜）２０７…ポリシリコン２０８…ＷＳｉ（タングステンシリサイド）２０９…結晶欠陥２１０…ゲート電極２１１…ソース，ドレイン領域

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に所定の距離だけ離隔し
て設けられた２つの拡散層と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、かつ前記拡散層間に隣接して
設けられたゲート電極部材とを備え、前記ゲート電極部材は、前記半導体基板側の部分を所定
の厚さで前記拡散層方向に延長させ、このゲート電極部
材の延長部分下の半導体基板表面に低濃度不純物領域が
設けられ、この低濃度不純物領域に連続して高濃度不純
物領域が設けられたソース，ドレイン領域を有すること
を特徴とする半導体装置。
【請求項２】半導体基板と、半導本基板上の第１のゲ
ート電極部材及びその上の第２のゲート電極部材を有す
ると共に、第１のゲート電極部材に関しその半導体基板
側の部分を所定の厚さで横方向に延長させ、この第１の
ゲート電極部材の延長部分下の半導体基板表面に低濃度
不純物領域が設けられ、この低濃度不純物領域に連続し
て高濃度不純物領域が設けられたソース，ドレイン拡散
層を有することを特徴とする半導体装置。
【請求項３】前記半導体基板上に混在して設けられ
る、少なくとも前記第１ゲート電極部材の形状が異なる
絶縁ゲート型電界効果トランジスタをさらに具備するこ
とを特徴とする請求項２記載の半導体装置。
【請求項４】前記第１のゲート電極部材の延長部分上
に、前記第１、第２のゲート電極部材に対する側壁部材
が形成されていることを特徴とする請求項２または３記
載の半導体装置。
【請求項５】前記第１のゲート電極部材と第２のゲー
ト電極部材は実質的に同じ物質であることを特徴とする
請求項２記載の半導体装置。
【請求項６】半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上に上面を低抵抗化したゲート電極部材を形
成する工程と、前記半導体基板上のゲート電極部材のうち、チャネルが
形成される予定の領域を除いて半導体基板から所定の厚
さだけ残るようにする第１のパターニング工程と、前記所定の厚さだけ残したゲート電極部材を通して半導
体基板内に不純物を導入する工程と、前記所定の厚さだけ残したゲート電極部材上に側壁部材
を形成する工程と、前記側壁部材とその間のゲート電極部材の領域をマスク
に前記所定の厚さだけ残したゲート電極部材を選択的に
除去する第２のパターニング工程と、少なくともゲート電極部材の一部を酸化する後酸化工程
とを具備したことを特徴とする半導体装置の製造方法。
【請求項７】前記第１のパターニング工程において前
記ゲート電極部材が前記半導体基板から所定の厚さだけ
残るようにするために、前記ゲート電極部材間に検知可
能な物質を形成する工程をさらに具備することを特徴と
する請求項６記載の半導体装置の製造方法。
【請求項８】前記第２のパターニング工程によるパタ
ーニング領域をマスクに前記半導体基板内に不純物を導
入する工程とをさらに具備することを特徴とする請求項
６または７記載の半導体装置の製造方法。
【請求項９】前記後酸化工程の後に、前記側壁部材を
覆う副側壁部材を形成する工程と、この副側壁部材とそ
の間のゲート電極部材の領域をマスクに前記半導体基板
内に不純物を導入する工程をさらに具備することを特徴
とする請求項６または７記載の半導体装置の製造方法。
【請求項１０】半導体基板上の第１領域に第１のゲー
ト絶縁膜及びその上に第１のゲート電極部材を形成する
工程と、前記半導体基板上の第２領域に第２のゲート絶縁膜及び
その上に第２のゲート電極部材を形成する工程と、前記第１、第２のゲート電極部材をパターニングする
際、前記第２のゲート電極部材はその上部から下部まで
一様に除去するが、前記第１のゲート電極部材は半導体
基板側から所定の厚さだけ残るよう段差を形成する第１
のパターニング工程と、少なくとも前記第２のゲート電極部材を酸化する第１の
後酸化工程と、前記第１のパターニング工程により前記第１、第２のゲ
ート電極部材が除去された部分及び所定の厚さだけ残し
た前記第１のゲート電極部材を介して前記半導体基板内
に低濃度不純物を導入する工程と、前記第１のゲート電極部材における上部両側から下部の
前記段差上にかけて、及び前記第２のゲート電極部材に
おける上部両側から下部にかけて側壁部材を形成する工
程と、前記側壁部材とその両側の前記第１のゲート電極部材を
マスクに前記側壁部材に覆われなかった前記ゲート電極
部材の段差の部分を選択的に除去する第２のパターニン
グ工程と、少なくとも第１のゲート電極部材を酸化する第２の後酸
化工程と、前記第１、第２のゲート電極部材及びその側壁部材をマ
スクに前記半導体基板内に高濃度不純物を導入する工程
とを具備することを持徴とする半導体装置の製造方法。
【請求項１１】前記第１のゲート絶縁膜は、前記第２
のゲート絶縁膜に比べて膜厚を薄く形成することを特徴
とする請求項１０記載の半導体装置の製造方法。
【請求項１２】前記第１のゲート電極部材は、前記第
２のゲート電極部材に比べて膜厚を厚く形成し、前記第
１のパターニング工程は、前記第２のゲート電極部材の
パターンのエッチングが終了次第エッチングを停止する
ことにより達成されることを特徴とする請求項１０また
は１１記載の半導体装置の製造方法。
【請求項１３】前記半導体基板内に低儂度不純物を導
入する工程と、高濃度不純物を導入する工程とにより、
前記第１のゲート電極部材を有する第１の絶縁ゲート型
電界効果トランジスタと、前記第２のゲート電極部材を
有する第２の絶縁ゲート型電界効果トランジスタの共通
のソース，ドレイン拡散層を形成することを特徴とする
請求項１０ないし１２いずれかに記載の半導体装置の製
造方法。