TW202301645A - 積體晶片及其形成方法 - Google Patents

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Abstract

在一些實施例中，本揭露係關於積體晶片(IC)，包括基板、設置於基板上方的懸浮閘電極、設置於懸浮閘電極上方的接觸蝕刻終止層(CESL)結構、將懸浮閘電極與CESL結構分離的絕緣堆疊，絕緣堆疊包括設置於懸浮閘電極上方的第一阻劑保護層、設置於第一阻劑保護層上方的第二阻劑保護層、及將第一阻劑保護層與第二阻劑保護層分離的絕緣層。

Description

在邏輯過程中改善非揮發性記憶體的資料保存的方法
無。
許多現代電子裝置包括非揮發性記憶體。非揮發性記憶體係能夠在斷電情況下儲存資料的電子記憶體。各種類型的非揮發性記憶體可具有相對簡單的結構，且可與互補金屬氧化物半導體(complementary metal–oxide–semiconductor，CMOS)邏輯製造製程相容。
無。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
接觸蝕刻終止層(contact etch stop layer；CESL)結構通常用於非揮發性記憶體裝置中，以在記憶體裝置的通道區中產生拉伸應變。在這樣做時，CESL結構增強了非揮發性記憶體中的電子載子遷移率(carrier mobility)，且明顯地有助於提高這些記憶體裝置的性能。
一些非揮發性記憶體裝置可包含設置於基板上方的懸浮閘電極、設置於懸浮閘電極上方的阻劑保護層、及設置於阻劑保護層上方的CESL結構。然而，根據CESL結構的生長條件，CESL結構可能同時具有正缺陷電荷及負缺陷電荷。在高溫下，隨著來自懸浮閘電極的電場，CESL結構內的缺陷電荷可根據電場擴散。這可導致在CESL結構內的缺陷電荷與懸浮閘電極中儲存的電荷之間形成偶極子(dipole)。因此，一些非揮發性記憶體裝置可在阻劑保護層上具有非預期的電容效應。這種非預期的電容效應會導致非揮發性記憶體裝置的資料保存能力下降。
為了避免非預期電容效應及因此之資料保存退化，一些非揮發性記憶體裝置包含具有富氮氮化矽的CESL結構，該結構具有較少的缺陷電荷，從而減少對資料保存的影響。然而，這種方法會對邏輯裝置的參數產生負面影響，導致裝置性能的其他問題。或者，可移除上覆懸浮閘電極的CESL結構的一部分，以避免非預期電容效應及因此之資料保存退化。然而，這種方法具有非常小之製程窗口，使得太大的蝕刻及太小的蝕刻均具有很高風險，在加工工具中會有金屬污染。
鑒於上述情況，本揭露係關於一種非揮發性記憶體裝置，其包含將懸浮閘電極與CESL結構分離的絕緣堆疊。絕緣堆疊包含設置於懸浮閘電極上方的第一阻劑保護層、設置於第一阻劑保護層上方的第二阻劑保護層、及將第一阻劑保護層與第二阻劑保護層分離的絕緣層。藉由以多層絕緣堆疊將懸浮閘電極與CESL結構分離，增加了CESL結構與懸浮閘電極之間的距離。因此，減少了非揮發性記憶體裝置的非預期電容效應，從而減少了資料保存退化。這係在沒有金屬污染風險的情況下完成的，且係一種生產友好的方法。
第1圖示出了包括懸浮閘極電晶體101的IC的一些實施例的橫截面圖100，懸浮閘極電晶體101包含將懸浮閘電極(floating gate electrode；FG) 104與CESL結構122分離的絕緣堆疊116。懸浮閘電極104設置於基板102上方。側壁間隔物106設置於懸浮閘電極104的相對側壁上，且懸浮閘極介電層108將懸浮閘電極104與基板102分離。基板102的摻雜區126分別設置於懸浮閘電極104的相對側上，且對應於懸浮閘極電晶體101的源極/汲極區。在一些實施例中，摻雜區126具有第一摻雜類型（例如，n型）。一或多個矽化物層124沿摻雜區126的頂表面設置，且和源極/汲極區之間具有歐姆連接。介電結構128設置於CESL結構122上方。
CESL結構122包含複數個氧化層及複數個氮化物層，交替堆疊於懸浮閘電極104及基板102上方。在一些實施例中，複數個氧化層不多於兩層。在一些實施例中，複數個氮化物層不多於兩層。舉例而言，在所示實施例中，CESL結構122包含下部氧化層118a、下部氧化層118a上方的下部氮化物層120a、下部氮化物層120a上方的上部氧化層118b、及上部氧化層118b上方的上部氮化物層120b。在一些實施例中，CESL結構122共形地設置於絕緣堆疊116上方。在一些實施例中，CESL結構122受到高應力，且在基板102的通道區上提供拉伸應力以改善飽和驅動電流。
絕緣堆疊116將CESL結構122與懸浮閘電極104分離。絕緣堆疊116包含設置於懸浮閘電極104上方的第一阻劑保護層110、設置於第一阻劑保護層110上方的第二阻劑保護層114、及將第一阻劑保護層110與第二阻劑保護層114分離的絕緣層112。第一阻劑保護層110沿側壁間隔物106的彎曲表面自懸浮閘電極104上方延伸至基板102。在一些實施例中，第一阻劑保護層110直接覆蓋基板102的摻雜區126。
第一阻劑保護層110包含第一外側壁110a及第二外側壁110b，絕緣層112包含第一外側壁112a及第二外側壁112b，且第二阻劑保護層114包含第一外側壁114a及第二外側壁114b。在一些實施例中，第二阻劑保護層114的第一外側壁114a或第二外側壁114b在絕緣層112的頂表面之下延伸。在一些實施例中，絕緣層112的第一外側壁112a及第二外側壁112b分別沿基本垂直軸與第二阻劑保護層114的第一外側壁114a及第二外側壁114b對準。在一些實施例中，第一阻劑保護層110進一步包含第三外側壁110c，一般來說，第三外側壁110c面向與第二外側壁110b相同的方向。在進一步的實施例中，第二外側壁110b與第三外側壁110c藉由第一阻劑保護層110的側向延伸表面110s連接。
絕緣堆疊116具有在懸浮閘電極104上方量測的第一厚度T1。CESL結構122具有在懸浮閘電極104上方量測的第二厚度T2。在一些實施例中，第一厚度T1大於第二厚度T2。在一些實施例中，第一厚度T1的範圍可比第二厚度T2大約兩倍至約四倍、比第二厚度T2大約三倍至約四倍、或一些其他適合的值。
由於懸浮閘電極104藉由包含多層的絕緣堆疊116與CESL結構122分離，因此在CESL結構122與懸浮閘電極104之間存在足夠的距離（例如，第一厚度T1），以確保與不包含絕緣堆疊的IC相比，CESL結構122與懸浮閘電極104之間的非預期電容效應減小。因此，減少了裝置的資料保存退化。
在一些實施例中，第一厚度T1的範圍可自約1100埃至約3200埃、自約1875埃至約3200埃、自約1100埃至約1875埃、或一些其他適合的值。在一些實施例中，若第一厚度T1太大（例如，大於約3200埃），則絕緣堆疊116的部分可難以移除。在一些實施例中，若第一厚度T1太小（例如，小於約1100埃），則與不包含絕緣堆疊的IC相比，CESL結構122與懸浮閘電極104之間的非預期電容效應可能不會充分減小。在一些實施例中，第二厚度T2的範圍可自約500埃至約900埃、自約500埃至約750埃、自約750埃至約900埃、或一些其他適合的值。
在一些實施例中，基板102可具有與第一摻雜類型相反的第二摻雜類型（例如，p型）。在一些實施例中，基板102可係或可包含例如單晶矽基板、絕緣體上矽(silicon-on-insulator，SOI)基板、聚合物基板、矽鍺、III-V族材料、II-VI族材料、一些其他適合的半導體材料、或上述任何組合物。III-V族材料可例如係或可包含砷化鎵（例如，GaAs）、砷化鎵銦（例如，GaAsIn）、一些其他適合的III-V族材料、或上述任何組合物。II-VI族材料可係或可包含例如氧化鋅（例如，ZnO）、氧化鎂（例如，MgO）、氧化釓（例如，GdO）、一些其他適合的II-VI材料、或上述任何組合物。在一些實施例中，懸浮閘電極104可係或可包含例如摻雜多晶矽或一些其他適合的材料（多種）。在一些實施例中，側壁間隔物106可係或可包含例如氮化矽、二氧化矽、一些其他適合的介電材料、或上述之組合物。
在一些實施例中，懸浮閘極介電層108可係或可包含例如高k介電材料，諸如氧化鉿(HfO)、氧化鉭(Ta xO y)、氧化鉿矽(HfSiO)、氧化鉿鉭（HfTaO)、氧化鋁(Al xO=)、氧化鋯(ZrO)、或類似物。在一些實施例中，第一阻劑保護層110、第二阻劑保護層114、下部氧化層118a、及上部氧化層118b可係或可包含例如二氧化矽、氧氮化矽、一些其他適合的氧化物（多種）、或類似物。在一些實施例中，絕緣層112、下部氮化物層120a、及上部氮化物層120b可係或可包含例如氮化矽、一些其他適合的氮化物（多種）、或類似物。
在一些實施例中，絕緣層112可具有小於下部氮化物層120a或上部氮化物層120b的折射率。在一些實施例中，絕緣層112可包含比下部氮化物層120a或上部氮化物層120b更富氮的材料。在一些實施例中，絕緣層112可具有自約1.6至約1.9、自約1.6至約1.75、自約1.75至約1.9、或某些其他適合值的折射率範圍。在一些實施例中，若絕緣層112的折射率太大（例如，大於1.9），則絕緣層112可包含帶電缺陷，這可導致缺陷電荷與儲存於懸浮閘電極104中之電荷之間形成偶極子，因此導致第一阻劑保護層110上的非預期電容效應。在一些實施例中，若絕緣層112的折射率太小（例如，小於1.6），則裝置的電參數可能以不期望的方式偏移。
在一些實施例中，複數個矽化物層124可係或可包含例如金屬矽化物（例如，矽化鈷、矽化鈦、矽化鎳、或類似物）或一些其他適合的材料（多種）。在一些實施例中，介電結構128可係或可包含例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、低k氧化物（例如，摻碳氧化物、SiCOH）、或類似物。
第2A圖至第2B圖分別示出了包含懸浮閘極電晶體101、選擇閘極電晶體201、及電容器208的記憶體單元的一些實施例的示意圖200A及俯視圖200B，這些懸浮閘極電晶體101、選擇閘極電晶體201、及電容器208可操作地耦合以儲存一或多個資料位元。如第3圖至第4圖中所示，其顯示了第2B圖的記憶體單元的橫截面圖的一些實施例，絕緣堆疊116上覆於懸浮閘極電晶體101的懸浮閘電極104，且上覆於電容器208的頂部電容器板208a，以限制電容效應且改善記憶體單元的資料保存。
關於第2A圖的示意圖200A，選擇閘極電晶體201的第一端子耦合至源極線SL。懸浮閘極電晶體101的第一端子耦合至位元線BL。選擇閘極電晶體201的第二端子與懸浮閘極電晶體101的第二端子共享。選擇閘極電晶體201的選擇閘電極(select gate electrode，SG) 202耦合至選擇閘極線SGL。懸浮閘極電晶體101的懸浮閘電極(floating gate electrode，FG) 104藉由耦合段210耦合至電容器208。在一些實施例中，耦合段210將懸浮閘電極104耦合至電容器208的頂部電容器板208a，且電容器的底部電容器板208b耦合至控制閘極線CGL。
在一些實施例中，示意圖200A表示單個多時間可程式化(multi-time programmable，MTP)記憶體單元。在進一步的實施例中，IC可包含配置成複數個列及複數個行的複數個類似記憶體單元。在一些實施例中，記憶體單元可係雙電晶體一電容器(two-transistor-one-capacitor，2T1C)組態。在記憶體單元的操作期間，儲存於電容器208（及/或懸浮閘電極104）中之電子用於表示資料位元。舉例而言，帶電懸浮閘電極104可表示二進制0，而不帶電懸浮閘電極104可表示二進制1。在替代實施例中，帶電懸浮閘電極104可表示二進制1，而不帶電懸浮閘電極104可表示二進制0。在一些實施例中，帶電懸浮閘電極104導致懸浮閘極電晶體101具有比不帶電懸浮閘電極104更高的臨界電壓。
在一些實施例中，為了將一資料位元程式化至記憶體單元，施加正偏壓至控制閘極線CGL，且施加正偏壓至位元線BL。在這樣做時，電子被注入（例如，藉由熱電子注入）懸浮閘電極104中。在一些實施例中，施加於控制閘極線CGL的偏壓大於施加於位元線BL的偏壓。在一些實施例中，在程式化位元資料時，電容器208處於累積操作。
在一些實施例中，為了自記憶體單元擦除資料位元，對控制閘極線CGL施加負偏壓，且對位線BL施加正偏壓，並允許源極線SL電懸浮。在這樣做時，電洞被注入（例如，藉由熱電洞注入）懸浮閘電極104中。因此，電洞被局部捕獲，其中一些電洞與懸浮閘電極104中的電子重新結合以移除電荷。在一些實施例中，在擦除一位元資料時，電容器208處於反向操作。
在一些實施例中，為了自記憶體單元讀取資料位元，應用適當的偏置條件，使得可藉由量測位元線BL上的電流來存取記憶體單元的資料狀態（例如，臨界電壓）。在一些實施例中，選擇閘電極202及選擇閘極線SGL允許對記憶體單元操作進行額外控制，且避免記憶體陣列中之最終過度擦除故障。
關於第2B圖之俯視圖200B，對應於示意圖200A的電容器208、選擇閘電極202、及懸浮閘電極104上覆於基板102。基板102的單獨部分102a、102b藉由隔離結構204在第一方向214上分離。懸浮閘電極104上覆基板102的第一部分102a，且電容器208上覆基板102的第二部分102b。在一些實施例中，隔離結構204可係淺溝槽隔離(shallow trench isolation，STI)結構。懸浮閘電極104藉由耦合段210連接至電容器208的頂部電容器板208a。耦合段210在第一方向214上自基板102的第一部分102a在隔離結構204上方延伸至基板102的第二部分102b。在一些實施例中，電容器208的頂部電容器板208a在正交於第一方向214的第二方向216上延伸。
在一些實施例中，基板102的第一部分102a包含在選擇閘電極202及懸浮閘電極104的相對側上具有第一摻雜類型（例如，n型）的摻雜區126。在一些實施例中，共用摻雜區126c（例如，共用源極/汲極區）設置於選擇閘極電晶體201與懸浮閘極電晶體101之間且由其共享。選擇閘極電晶體201包含選擇閘電極202及摻雜區126。懸浮閘極電晶體101包含懸浮閘電極104及摻雜區126。
在一些實施例中，基板102的第二部分102b包含在電容器208的相對側上具有第一摻雜類型的摻雜區（未圖示）。在一些實施例中，基板102的第二部分102b包含設置於電容器208的頂部電容器板208a下面的摻雜電容器區（未圖示），該摻雜電容器區具有比摻雜區更輕摻雜的第一摻雜類型。在一些實施例中，摻雜電容器區用作電容器208的底部電容器板。
選擇閘電極202包含沿第一方向214自基板102的第一部分102a延伸至隔離結構204的第一部分。選擇閘電極202進一步包含連接至第一部分的第二部分，該第二部分位於上覆隔離結構204的位置處，在第二方向216上在隔離結構204上方延伸。
複數個觸點206設置於基板102及選擇閘電極202上方。複數個觸點206的第一觸點206a將基板102的第一部分102a的摻雜區的源極區電耦合至上覆源極線SL。在一些實施例中，源極線SL在第二方向216上延伸。複數個觸點206的第二觸點206b設置於基板102的第一部分102a的摻雜區的汲極區上方，且電耦合至上覆位元線BL。在一些實施例中，位元線BL在第二方向216上延伸。
複數個觸點206的第三觸點206c將選擇閘電極202電耦合至上覆選擇閘極線SGL。在一些實施例中，選擇閘極線SGL在第一方向214上延伸。複數個觸點206的第四觸點206d將基板102的第二部分102b的摻雜區中之一者電耦合至上覆控制閘極線CGL。在一些實施例中，控制閘極線CGL在第一方向214上延伸。
在一些實施例中，俯視圖200B表示單個MTP記憶體單元。在進一步的實施例中，IC可包含配置成複數個列及複數個行的複數個類似記憶體單元。在一些實施例中，記憶體單元可係2T1C組態。在一些實施例中，記憶體單元的操作可如關於第2A圖所述。
在一些實施例中，CESL結構（未圖示）可在選擇閘電極202、絕緣堆疊116、基板102、及隔離結構204上方連續延伸。在替代實施例中，側壁間隔物（未示出）可沿選擇閘電極202的側壁及懸浮閘電極104的側壁設置。
在一些實施例中，選擇閘電極202可係或可包含例如摻雜多晶矽、金屬、或一些其他適合材料（多種）。在一些實施例中，隔離結構204可係或可包含例如氮化矽、二氧化矽、一些其他適合的介電材料（多種）、或上述之組合物。在一些實施例中，複數個觸點206、源極線SL、位元線BL、控制閘極線CGL、及/或選擇閘極線SGL可係或可包含例如銅、鐵、一些其他適合的導電材料（多種）、或上述之組合物。在一些實施例中，耦合段210及電容器208的頂部電容器板208a可係或可包含例如摻雜多晶矽、金屬、或一些其他適合的材料（多種）。
第3圖示出了IC的一些實施例的橫截面300，該IC包含選擇閘電極202及將懸浮閘電極104與CESL結構122分離的絕緣堆疊116。在一些實施例中，橫截面300跨第2B圖的線A-A'截取。懸浮閘電極(floating gate electrode，FG) 104及選擇閘電極(select gate electrode，SG) 202彼此側向分離且設置於基板102上方。側壁間隔物106、302分別設置於懸浮閘電極104的相對側壁上及選擇閘電極202的相對側壁上。懸浮閘極介電層108將懸浮閘電極104與基板102分離。選擇閘極介電層304將選擇閘電極202與基板102分離。
複數個矽化物層124沿基板102的頂表面及選擇閘電極202的頂表面設置。介電結構128設置於CESL結構122上方。基板102的摻雜區126分別設置於懸浮閘電極104及選擇閘電極202的相對側上。懸浮閘電極104及選擇閘電極202共享基板102的共用摻雜區126c。在一些實施例中，摻雜區126具有第一摻雜類型（例如，n型）。選擇閘極電晶體201包含選擇閘電極202及摻雜區126。懸浮閘極電晶體101包含懸浮閘電極104及摻雜區126。
在一些實施例中，複數個矽化物層124設置於基板102的摻雜區126上。在一些實施例中，複數個矽化物層124直接接觸CESL結構122。複數個觸點206垂直延伸穿過介電結構128及CESL結構122，以接觸設置於摻雜區126上的複數個矽化物層124。在一些實施例中。這在摻雜區126與上覆源極/位元線（未圖示）之間提供電連接。
在一些實施例中，基板102包含具有與第一摻雜類型相反的第二摻雜類型（例如，p型）的摻雜井區310。在進一步的實施例中，基板102的摻雜區126設置於摻雜井區310中。在一些實施例中，具有第二摻雜類型的體半導體層306設置於摻雜井區310之下。在一些實施例中，摻雜埋入層308設置於體半導體層306之下。在進一步實施例中，摻雜埋入層308具有第一摻雜類型。
CESL結構122包含複數個氧化層及複數個氮化物層，交替堆疊於懸浮閘電極104及基板102上方。在一些實施例中，複數個氧化層不多於兩層。在一些實施例中，複數個氮化物層不多於兩層。舉例而言，在所示實施例中，CESL結構122包含下部氧化層118a、下部氧化層118a上方的下部氮化物層120a、下部氮化物層120a上方的上部氧化層118b、及上部氧化層118b上方的上部氮化物層120b。在一些實施例中，CESL結構122共形地設置於絕緣堆疊116上。在一些實施例中，CESL結構122受到高應力，且在基板102的通道區上提供拉伸應力以改善飽和驅動電流。CESL結構122在懸浮閘電極104及選擇閘電極202上方連續延伸。
絕緣堆疊116將CESL結構122與懸浮閘電極104分離。絕緣堆疊116包含設置於懸浮閘電極104上方的第一阻劑保護層110、設置於第一阻劑保護層110上方的第二阻劑保護層114、及分離第一阻劑保護層110與第二阻劑保護層114的絕緣層112。第一阻劑保護層110沿側壁間隔物106的曲面自懸浮閘電極104之上延伸至基板102。在一些實施例中，第一阻劑保護層110直接上覆於基板102的摻雜區126。在一些實施例中，CESL結構122在側向上將選擇閘電極202與絕緣堆疊116分離。
第一阻劑保護層110包含第一外側壁110a及第二外側壁110b，絕緣層112包含第一外側壁112a及第二外側壁112b，且第二阻劑保護層114包含第一外側壁114a及第二外側壁114b。在一些實施例中，第二阻劑保護層114的第一外側壁114a或第二外側壁114b延伸至絕緣層112的上表面之下。在一些實施例中，絕緣層112的第一外側壁112a及第二外側壁112b分別沿基本垂直軸與第二阻劑保護層114的第一外側壁114a及第二外側壁114b對準。在一些實施例中，第一阻劑保護層110的第一外側壁110a面向選擇閘電極202。在一些實施例中，第一阻劑保護層110的第一外側壁110a延伸至絕緣層112的第一外側壁112a的側向外側的位置。在一些實施例中，第一阻劑保護層110的第一外側壁110a係阻劑保護層110的最外側壁，且終止於選擇閘電極202的邊緣與懸浮閘電極104的最近相鄰邊緣之間，而不在選擇閘電極202上方延伸。
絕緣堆疊116具有在懸浮閘電極104上方量測的第一厚度T1。CESL結構122具有在懸浮閘電極104上方量測的第二厚度T2。在一些實施例中，第一厚度T1大於第二厚度T2。在一些實施例中，第一厚度T1足夠大以在懸浮閘電極104與CESL結構122之間提供足夠的分離。
由於懸浮閘電極104藉由包含多層的絕緣堆疊116與CESL結構122分離，因此在CESL結構122及懸浮閘電極104之間存在足夠的距離（例如，第一厚度T1），以確保與不包含絕緣堆疊的IC相比，CESL結構122及懸浮閘電極104之間的非預期電容效應減小。因此，減少了裝置的資料保存退化。
第4圖示出了IC的一些實施例的橫截面400，該IC包含將電容器208與CESL結構122分離的絕緣堆疊116。在一些實施例中，橫截面400跨第2B圖之線B-B'截取。電容器208上覆基板102。在一些實施例中，如關於第3圖所述的懸浮閘電極104藉由耦合段210連接至電容器208的頂部電容器板208a（見第2A圖至第2B圖）。基板102的摻雜區126分別設置於電容器208的頂部電容器板208a的相對側上。在一些實施例中，摻雜區126具有第一摻雜類型（例如，n型）。基板102的摻雜電容器區402用作電容器208的底部電容器板208b。在進一步的實施例中，基板102的摻雜區126設置於摻雜電容器區402中。側壁間隔物406分別設置於電容器208的頂部電容器板208a的相對側壁上。電容器介電層404將電容器208的頂部電容器板208a與基板102分離。
在一些實施例中，基板102包含具有與第一摻雜類型相反的第二摻雜類型（例如，p型）的摻雜井區310。在一些實施例中，具有第二摻雜類型的體半導體層306設置於摻雜井區310之下。在一些實施例中，摻雜埋入層308設置於體半導體層306之下。在進一步的實施例中，摻雜埋入層308具有第一摻雜類型。
介電結構128設置於CESL結構122上方。複數個矽化物層124設置於基板102的摻雜區126上。在一些實施例中，複數個矽化物層124直接接觸CESL結構122。觸點206d垂直延伸穿過介電結構128及CESL結構122，以接觸設置於摻雜區126中之一者上的矽化物層124中之一者。在一些實施例中，這在摻雜區126中之一者與上覆控制閘極線CGL之間提供電連接。
在一些實施例中，摻雜電容器區402具有與摻雜區126相同的摻雜類型（例如，第一摻雜類型）。在一些此種實施例中，摻雜電容器區402比摻雜區126更輕地摻雜。在一些實施例中，藉由施加偏壓至觸點206d，摻雜電容器區402經充電。
CESL結構122包含複數個氧化層及複數個氮化物層，交替堆疊於電容器208的頂部電容器板208a及基板102上方。在一些實施例中，複數個氧化層包含不多於兩層。在一些實施例中，複數個氮化物層包含不多於兩層。舉例而言，在所示實施例中，CESL結構122包含下部氧化層118a、下部氧化層118a上方的下部氮化物層120a、下部氮化物層120a上方的上部氧化層118b、及上部氧化層118b上方的上部氮化物層120b。在一些實施例中，CESL結構122共形地設置於絕緣堆疊116上方。絕緣堆疊116將CESL結構122與懸浮閘電極104分離。絕緣堆疊116包含設置於電容器208的頂部電容器板208a上方的第一阻劑保護層110、設置於第一阻劑保護層110上方的第二阻劑保護層114、及將第一阻劑保護層110與第二阻劑保護層114分離的絕緣層112。第一阻劑保護層110沿側壁間隔物406的曲面自電容器208的頂部電容器板208a之上延伸至摻雜電容器區402。在一些實施例中，第一阻劑保護層110直接上覆摻雜區126。
絕緣堆疊116具有在電容器208的頂部電容器板208a上方量測的第一厚度T1。CESL結構122具有在電容器208的頂部電容器板208a上方量測的第二厚度T2。在一些實施例中，第一厚度T1大於第二厚度T2。在一些實施例中，第一厚度T1足夠大，以在電容器208的頂部電容器板208a與CESL結構122之間提供足夠的分離。
第5圖示出了IC資料保存的圖形表示500，該IC包含將懸浮閘電極與CESL結構分離的絕緣堆疊。在一些實施例中，IC可如關於第2圖至第4圖所述。曲線502表示在經歷加熱製程之後的基準IC之資料保存，其中基準IC不包含將懸浮閘電極與CESL結構分離的絕緣堆疊。曲線504表示在經歷加熱製程之後的IC之資料保存，該IC包含將懸浮閘電極與CESL結構分離的絕緣堆疊。在一些實施例中，加熱製程可包含在約250攝氏度的溫度下烘烤IC約24小時。
曲線502具有第一最小讀取電流C1，且曲線504具有大於第一最小讀取電流C1的第二最小讀取電流C2。由於曲線502對應於不包含絕緣堆疊的IC，在經歷烘烤製程之後，CESL結構內的電荷根據由懸浮閘電極產生的電場擴散，導致懸浮閘電極與CESL結構之間的非預期電容效應。因此，儲存於懸浮閘電極中之電荷由CESL結構屏蔽，從而降低程式化狀態下記憶體單元的臨界電壓，且增大擦除狀態下記憶體單元的臨界電壓。這降低了位元線上的讀取電流及記憶體單元的資料保留。
由於曲線504對應於包含絕緣堆疊的IC，在經歷烘烤製程之後，CESL結構內根據懸浮閘電極產生的電場擴散的電荷較少，導致懸浮閘電極與CESL結構之間的非預期電容效應減小。因此，對於程式化狀態下的記憶體單元，臨界電壓減小的幅度較小，且對於擦除狀態下的記憶體單元，臨界電壓增大的幅度較小。因此，與基準IC相比，位元線上的讀取電流及記憶體單元的資料保存得到改善。
第6圖至第24圖示出了形成IC的方法的一些實施例的一系列橫截面圖600至2400，該IC包含懸浮閘電極104、選擇閘電極202、及將懸浮閘電極104與CESL結構122分離的絕緣堆疊116。在一些實施例中，IC可對應於第3圖中所述之IC。
關於第6圖的橫截面圖600，在一些實施例中，藉由第一摻雜製程在基板102中形成摻雜埋入層308。藉由第二摻雜製程在基板102中摻雜埋入層308上方形成摻雜井區310。在一些實施例中，第一摻雜製程包含將具有第一摻雜類型的摻雜劑（例如，砷、磷、或一些其他適合的n型摻雜劑）佈植至基板102中。在替代實施例中，摻雜埋入層308可藉由磊晶生長製程形成。在一些實施例中，第二摻雜製程包含將具有與第一摻雜類型相反的第二摻雜類型（例如，硼或一些其他適合的p型摻雜）的摻雜劑佈植至基板102中。在一些實施例中，體半導體層306為未藉由第一摻雜製程或第二摻雜製程摻雜的基板102的一部分，其設置於摻雜埋入層308與摻雜井區310之間。在進一步的實施例中，體半導體層306具有第二摻雜類型。
關於第7圖的橫截面圖700，在基板102上方形成閘極介電結構702。在閘極介電結構702上方形成閘電極結構704。在一些實施例中，閘極介電結構702可藉由沉積製程形成，諸如舉例而言，物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、或一些其他適合的沉積製程。在一些實施例中，閘電極結構704可藉由沉積製程（例如，PVD、CVD、或類似者）及/或電鍍製程（例如，電鍍、化學鍍、或類似者）形成。
閘極介電結構702形成為具有第三厚度T3。在一些實施例中，第三厚度T3的範圍可自約100埃至約150埃、自約100埃至約125埃、自約125埃至約150埃、或一些其他適合的值。
關於第8圖的橫截面圖800，閘極介電結構702及閘電極結構704藉由蝕刻製程來圖案化。蝕刻製程分別形成覆蓋懸浮閘極介電層108的懸浮閘電極(floating gate electrode，FG) 104及上覆選擇閘極介電層304的選擇閘電極(select gate electrode，SG) 202。在一些實施例中，蝕刻製程可包含例如濕式蝕刻製程及/或乾式蝕刻製程。在各種實施例中，濕式蝕刻製程包含將閘極介電結構702及/或閘電極結構704的部分曝光於濕式蝕刻劑（例如，四甲基氫氧化銨(TMAH)）。在各種實施例中，乾式蝕刻製程包含將閘極介電結構702及/或閘電極結構704的部分曝光於乾式蝕刻劑（例如，氯氣(Cl 2)、氣態鹽酸(HCl)、或鍺烷氣體(GeH 4））。
關於第9圖的橫截面圖900，側壁間隔物106形成於懸浮閘電極104的相對側壁上，且側壁間隔物302形成於選擇閘電極202的相對側壁上。藉由摻雜製程在基板102中形成摻雜區126。在一些實施例中，側壁間隔物106、302可藉由置放共形層的共形沉積製程（例如，PVD、CVD、或類似者）形成，隨後藉由回蝕以移除共形層之側面部分，從而留下側壁間隔物106、302。在一些實施例中，摻雜製程包含將具有第一摻雜類型的摻雜劑（例如，磷、砷、或一些其他適合的n型摻雜劑）佈植至基板102的頂表面中，使得側壁間隔物106、302、選擇閘電極202、及懸浮閘電極104充當遮蔽結構。在一些實施例中，摻雜區126形成於基板102的摻雜井區310中。在一些實施例中，可執行退火製程（例如，快速熱退火或類似者）以啟動及/或驅動摻雜區126中之摻雜劑。在一些實施例中，懸浮閘電極104及選擇閘電極202共享共用摻雜區126c。
關於第10圖的橫截面圖1000，在基板102、選擇閘電極202、及懸浮閘電極104上方形成第一阻劑保護層110。在一些實施例中，第一阻劑保護層110共形地形成於選擇閘電極202、懸浮閘電極104、及側壁間隔物106、302上方。在一些實施例中，第一阻劑保護層110可藉由沉積製程（例如，PVD、CVD、或類似者）形成。
第一阻劑保護層110形成為具有第四厚度T4。在一些實施例中，第四厚度T4的範圍可自約500埃至約1500埃、自約500埃至約850埃、自約850埃至約1500埃、或一些其他適合的值。
關於第11圖的橫截面圖1100，在第一阻劑保護層110上方形成絕緣層112。在一些實施例中，絕緣層112共形地形成於第一阻劑保護層110上方。在一些實施例中，絕緣層112可藉由沉積製程（例如，PVD，CVD、或類似者）形成。
絕緣層112形成為具有第五厚度T5。在一些實施例中，第五厚度T5的範圍可自約100埃至約200埃、自約100埃至約175埃、自約175埃至約200埃、或一些其他適合的值。
關於第12圖的橫截面圖1200，第二阻劑保護層114形成於絕緣層112上方。在一些實施例中，第二阻劑保護層114共形地形成於絕緣層112上方。在一些實施例中，第二阻劑保護層114可藉由沉積製程（例如，PVD、CVD、或類似者）形成。
第二阻劑保護層114形成為具有第六厚度T6。在一些實施例中，第六厚度T6的範圍可自約500埃至約1500埃、自約500埃至約850埃、自約850埃至約1500埃、或一些其他適合的值。在一些實施例中，第六厚度T6等於第四厚度T4。
第一阻劑保護層110、絕緣層112、及第二阻劑保護層114界定了絕緣堆疊116。絕緣堆疊具有第一厚度T1。在一些實施例中，第一厚度T1的範圍可自約1100埃至約3200埃、自約1875埃至約3200埃、自約1100埃至約1875埃、或一些其他適合的值。由於包含多層的絕緣堆疊116上覆於懸浮閘電極104，因此懸浮閘電極104與後續形成的CESL結構之間存在足夠的距離（例如，第一厚度T1），以確保後續形成的CESL結構與懸浮閘電極104之間的非預期電容效應減小。因此，減少了裝置的資料保存退化。
在一些實施例中，若第一厚度T1太大（例如，大於約3200埃），則絕緣堆疊116的部分可能太難以在後續步驟中移除。在一些實施例中，若第一厚度T1太小（例如，小於約1100埃），則與不包含絕緣堆疊的IC相比，後續形成的CESL結構與懸浮閘電極104之間的非預期電容效應可能不會充分減小。
關於第13圖的橫截面圖1300，第一光阻劑結構1302形成於絕緣堆疊116及懸浮閘電極104上方，使得第二阻劑保護層114的部分曝光。在一些實施例中，第一光阻劑結構1302與選擇閘電極202側向分離。在一些實施例中，第一光阻劑結構1302為正型光阻劑。
關於第14圖的橫截面圖1400，執行蝕刻製程以移除第二阻劑保護層114的經曝光部分。在一些實施例中，蝕刻製程可包含例如濕式蝕刻製程及/或乾式蝕刻製程。在各種實施例中，濕式蝕刻製程包含將第二阻劑保護層114的經曝光部分曝光於各向同性濕式蝕刻劑（例如，稀氫氟酸(DHF)）。在各種實施例中，乾式蝕刻製程包含將第二阻劑保護層114的經曝光部分曝光於各向異性乾式蝕刻劑（例如，氯氣(Cl 2)、氣態鹽酸(HCl)、或鍺烷氣體(GeH 4)）。蝕刻製程界定第二阻劑保護層114的外側壁114a、114b，且曝光絕緣層112的部分。在一些實施例中，外側壁114a、114b中之一者延伸至絕緣層112之下。
關於第15圖的橫截面圖1500，執行蝕刻製程以移除絕緣層112的經曝光部分。在一些實施例中，蝕刻製程可包含例如濕式蝕刻製程。在各種實施例中，濕式蝕刻製程包含將第二阻劑保護層114的經曝光部分曝光於各向同性濕式蝕刻劑（例如，過氧一磷酸(H 3PO 5)）。蝕刻製程界定了絕緣層112的外側壁112a、112b。在一些實施例中，絕緣層112的外側壁112a、112b分別沿基本垂直軸與第二阻劑保護層114的外側壁114a、114b對準。
關於第16圖的橫截面圖1600，在絕緣堆疊116及懸浮閘電極104上方形成第二光阻劑結構1602，使得與懸浮閘電極104側向分離的第一阻劑保護層110的部分保持曝光。在一些實施例中，第二光阻劑結構1602完全覆蓋第二光阻劑保護層114及絕緣層112。在一些實施例中，第二光阻劑結構1602與選擇閘電極202側向分離。在一些實施例中，第二光阻劑結構1602係正型光阻劑。
關於第17圖的橫截面圖1700，執行蝕刻製程以移除第一阻劑保護層110的經曝光部分。蝕刻製程曝光選擇閘電極202的頂表面。在一些實施例中，蝕刻製程可包含例如濕式蝕刻製程及/或乾式蝕刻製程。在各種實施例中，濕式蝕刻製程包含將第一阻劑保護層110的經曝光部分曝光於各向同性濕式蝕刻劑（例如，稀氫氟酸(DHF)）。在各種實施例中，乾式蝕刻製程包含將第一阻劑保護層110的經曝光部分曝光於各向異性乾式蝕刻劑（例如，氯氣(Cl 2)、氣態鹽酸(HCl)、或鍺烷氣體(GeH 4)）。蝕刻製程界定了第一阻劑保護層110的外側壁110a、110b。在進一步的實施例中，蝕刻製程進一步界定了第一阻劑保護層110的第三外側壁110c。在一些實施例中，第二外側壁110b及第三外側壁110c藉由第一阻劑保護層110的側向延伸表面110s連接。
關於第18圖的橫截面圖1800，在基板102及經曝光選擇閘電極202上方形成複數個矽化物層124。在一些實施例中，複數個矽化物層124可藉由矽化製程或其他適合製程形成。在一些實施例中，複數個矽化物層124形成於基板102的摻雜區126上方且沿著選擇閘電極202的頂表面。
關於第19圖的橫截面圖1900，後續形成的複數個氧化層中之下部氧化層118a形成於基板102、選擇閘電極202、及絕緣堆疊116上方。在一些實施例中，下部氧化層118a共形地形成於選擇閘電極202、絕緣層116、及側壁間隔物302上方。在一些實施例中，下部氧化層118a可藉由沉積製程（例如，PVD、CVD、或類似者）形成。
下部氧化層118a形成為具有第七厚度T7。在一些實施例中，第七厚度T7的範圍可自約100埃至約200埃、自約100埃至約150埃、自約150埃至約200埃、或一些其他適合的值。
關於第20圖的橫截面圖2000，後續形成的複數個氮化物層中之下部氮化物層120a形成於下部氧化層118a上方。在一些實施例中，下部氮化物層120a共形地形成於下部氧化層118a上方。在一些實施例中，下部氮化物層120a可藉由沉積製程（例如，PVD、CVD、或類似者）形成。
下部氮化物層120a形成為具有第八厚度T8。在一些實施例中，第八厚度T8的範圍可自約100埃至約200埃、自約100埃至約175埃、自約175埃至約200埃、或一些其他適合的值。
關於第21圖的橫截面圖2100，在下部氮化物層120a上方形成上部氧化層118b，以界定複數個氧化層。在一些實施例中，上部氧化層118b共形地形成於下部氮化物層120a上方。在一些實施例中，上部氧化層118b可藉由沉積製程（例如，PVD、CVD、或類似者）形成。
上部氧化層118b形成為具有第九厚度T9。在一些實施例中，第九厚度T9的範圍可自約25埃至約100埃、自約25埃至約50埃、自約50埃至約100埃、或一些其他適合的值。
關於第22圖的橫截面圖2200，在上部氧化層118b上方形成上部氮化物層120b以界定複數個氮化物層。複數個氧化層及複數個氮化物層界定了CESL結構122。在一些實施例中，CESL結構122受到高應力，且在基板102的通道區上提供拉伸應力以改善飽和驅動電流。在替代實施例中，形成CESL結構122可包含執行如關於第21圖及/或第22圖所述的步驟一次或更多附加次數，以增加CESL結構122中之層數。在一些實施例中，上部氮化物層120b共形地形成於上部氧化層118b上方。在一些實施例中，上部氮化物層120b可藉由沉積製程（例如，PVD、CVD、或類似者）形成。上部氮化物層120b形成為具有第八厚度T8。在一些實施例中，下部氮化物層120a及/或上部氮化物層120b可具有與絕緣層112相同的厚度（例如，第五厚度T5、第八厚度T8）。
關於第23圖的橫截面圖2300，在CESL結構122上方形成介電結構128。在一些實施例中，介電結構128可藉由沉積製程（例如，PVD、CVD、或類似者）形成。
關於第24圖的橫截面圖2400，在介電結構128內形成複數個觸點206，其延伸穿過介電結構128及CESL結構122，以接觸上覆摻雜區126的複數個矽化物層124。在一些實施例中，複數個觸點206電耦合至上覆源極線SL及上覆位元線BL。介電結構128及CESL結構122經蝕刻以形成通路孔及/或金屬溝槽。接著用導電材料填充通路孔及/或金屬溝槽以形成複數個觸點206。在一些實施例中，可使用沉積製程及/或電鍍製程（例如，電鍍、化學鍍等）形成複數個觸點206。
第25圖示出了用於形成IC的方法的一些實施例的流程2500，該IC包含懸浮閘電極、選擇閘電極、及將懸浮閘電極與CESL結構分離的絕緣堆疊。在一些實施例中，該方法可對應於第6圖至第24圖中描述的方法。
雖然流程2500所揭示之方法在本文中被圖示及描述為一系列行為或事件，但應理解，所圖示的此類行為或事件的次序不應在限制意義上進行解釋。舉例而言，一些行為可以不同的次序發生及/或與本文所圖示及/或描述的行為或事件之外的其他行為或事件同時發生。此外，並非所有圖示操作都需要實施本文描述的一或多個態樣或實施例。此外，本文描述的一或多個操作可在一或多個單獨的操作及/或階段中執行。
在操作2502，在基板中形成摻雜井區。舉例而言，見第6圖。
在操作2504，在基板上方形成閘極介電結構及閘電極結構。舉例而言，見第7圖。
在操作2506，閘極介電結構及閘電極結構經圖案化以分別界定上覆懸浮閘極介電層的懸浮閘電極及上覆選擇閘極介電層的選擇閘電極。舉例而言，見第8圖。
在操作2508，在懸浮閘電極及選擇閘電極的相對側壁上形成側壁間隔物，且在基板中形成摻雜區。舉例而言，見第9圖。
在操作2510，在基板、懸浮閘電極、及選擇閘電極上方形成包含第一阻劑保護層、絕緣層、及第二阻劑保護層的絕緣堆疊。舉例而言，見第10圖至第12圖。
在操作2512，直接在絕緣堆疊上方形成第一光阻劑結構，使與經曝光懸浮閘電極側向分離的第二阻劑保護層的部分經曝光，且執行蝕刻製程以移除第二阻劑保護層的經曝光部分，曝光絕緣層的部分。舉例而言，見第13圖至第14圖。
在操作2514，執行蝕刻製程以移除絕緣層的經曝光部分。舉例而言，見第15圖。
在操作2516，在絕緣堆疊上方形成第二光阻劑結構，使與懸浮閘電極側向分離的第一阻劑保護層的部分經曝光，且執行蝕刻製程以移除第一阻劑保護層的經曝光部分。舉例而言，見第16圖至第17圖。
在操作2518，在基板及選擇閘電極上方形成複數個矽化物層。舉例而言，見第18圖。
在操作2520，在絕緣堆疊、基板、及選擇閘電極上方形成CESL結構。舉例而言，見第19圖至第22圖。
在操作2522，在CESL結構上方形成介電結構，且形成自介電結構延伸至摻雜區的複數個觸點。舉例而言，見第23圖至第24圖。
因此，在一些實施例中，本揭露係關於積體晶片(integrated chip，IC)，包含基板、設置於基板上方的懸浮閘電極、設置於懸浮閘電極上方的接觸蝕刻終止層(contact etch stop layer，CESL)結構、將懸浮閘電極與CESL結構分離的絕緣堆疊，絕緣堆疊包括設置於懸浮閘電極上方的第一阻劑保護層、設置於第一阻劑保護層上方的第二阻劑保護層、及將第一阻劑保護層與第二阻劑保護層分離的絕緣層。
在部分實施例中，進一步包含一選擇閘電極，其設置於基板上方，其中CESL結構在一側向上將選擇閘電極與絕緣堆疊分離。
在部分實施例中，其中CESL結構在懸浮閘電極及選擇閘電極上方連續延伸。
在部分實施例中，其中第一阻劑保護層及第二阻劑保護層包含一第一材料，且其中絕緣層包含不同於第一材料的一第二材料。
在部分實施例中，進一步包含一電容器，其設置於基板與絕緣堆疊之間，其中基板的一第一部分藉由一隔離結構與基板的一第二部分分離，其中懸浮閘電極上覆基板的第一部分，其中電容器上覆基板的第二部分，且其中懸浮閘電極藉由一耦合段連接至電容器，耦合段在隔離結構上方連續延伸。
在部分實施例中，其中第二阻劑保護層的一外側壁在絕緣層之下延伸。
在部分實施例中，其中絕緣層的一外側壁與第二阻劑保護層的一外側壁沿一基本垂直軸對準。
在部分實施例中，其中CESL結構具有一第一厚度且絕緣堆疊具有一第二厚度，其中第一厚度小於第二厚度。
在部分實施例中，其中絕緣層具有約1.6至約1.9範圍內的一折射率。
在部分實施例中，其中絕緣堆疊具有大於約2000埃之一厚度。
在其他實施例中，本揭露係關於一種形成積體晶片(integrated chip，IC)的方法，包括在基板上方形成懸浮閘電極及選擇閘電極，在懸浮閘電極及選擇閘電極上方形成絕緣堆疊，絕緣堆疊包含第一阻劑保護層、設置於第一阻劑保護層上方的第二阻劑保護層、及將第一阻劑保護層與第二阻劑保護層分離的絕緣層，移除絕緣堆疊的一部分以曝光選擇閘電極，及在絕緣堆疊及選擇閘電極上方形成接觸蝕刻終止層(contact etch stop layer，CESL)結構。
在部分實施例中，其進一步包含以下步驟在形成CESL結構之前，在基板及經曝光選擇閘電極上方形成複數個矽化物層。
在部分實施例中，其進一步包含以下步驟沿懸浮閘電極及選擇閘電極的多個側壁形成多個側壁間隔物，其中在移除絕緣堆疊的部分之後些側壁間隔物將第一阻劑保護層與懸浮閘電極分離。
在部分實施例中，其中形成絕緣堆疊之步驟包含以下步驟在懸浮閘電極及選擇閘電極上方形成的第一阻劑保護層包含一第一材料；在第一阻劑保護層上方形成的絕緣層包含不同於第一材料的一第二材料；及在絕緣層上方形成的第二阻劑保護層包含第一材料。
在部分實施例中，其中形成懸浮閘電極及選擇閘電極之步驟包含以下步驟在基板上方形成一閘極介電結構；在閘極介電結構上方形成一閘電極結構；圖案化閘電極結構及閘極介電結構，以分別形成上覆一懸浮閘極介電層的懸浮閘電極及上覆一選擇閘極介電層的選擇閘電極。
在部分實施例中，其中移除絕緣堆疊的一部分之步驟包含以下步驟執行一第一蝕刻製程以移除與懸浮閘電極側向分離的第二阻劑保護層的一部分，其中第一蝕刻製程曝光絕緣層的一部分；執行一第二蝕刻製程以移除絕緣層的經曝光部分；及執行一第三蝕刻製程以移除與懸浮閘電極側向分離的第一阻劑保護層的一部分。
在其他實施例中，本揭露係關於一種積體晶片(integrated chip，IC)，包含基板、設置於基板上方的懸浮閘電極、設置於懸浮閘電極上方的具有第一厚度的第一阻劑保護層、設置於懸浮閘電極上方的接觸蝕刻終止層(contact etch stop layer，CESL)結構（其中CESL結構具有小於第一厚度的第二厚度）、設置於CESL結構與第一阻劑保護層之間的具有第一厚度的第二阻劑保護層、及將第一阻劑保護層與第二阻劑保護層分離的絕緣層。
在部分實施例中，其進一步包含一電容器，其具有耦合至懸浮閘電極的一第一電容器板，其中第一阻劑保護層、絕緣層、及第二阻劑保護層在第一電容器板上方延伸。
在部分實施例中，其進一步包含一選擇閘電極，其設置於基板上方；一共用源極/汲極區，其設置於懸浮閘電極與選擇閘電極之間的基板中；其中第一阻劑保護層具有一最外側壁，最外側壁終止於選擇閘電極的一邊緣與懸浮閘電極的一最近相鄰邊緣之間，而不在選擇閘電極上方延伸。
在部分實施例中，其中CESL結構包含一下部氧化層、設置於下部氧化層上方的一下部氮化物層、設置於下部氮化物層上方的一上部氧化層、及設置於上部氧化層上方的一上部氮化物層，且其中絕緣層具有與下部氮化物層或上部氮化物層相同的一厚度。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
100:橫截面圖 101:懸浮閘極電晶體 102:基板 102a:102的第一部分 102b:102的第二部分 104:閘電極 106:側壁間隔物 108:懸浮閘極介電層 110:第一阻劑保護層 110a:第一外側壁 110b:第二外側壁 110c:第三外側壁 110s:側向延伸表面 112:絕緣層 112a:第一外側壁 112b:第二外側壁 114:第二阻劑保護層 114a:第一外側壁 114b:第二外側壁 116:絕緣堆疊 118a:下部氧化層 118b:上部氧化層 120a:下部氮化物層 120b:上部氮化物層 122:CESL結構 124:矽化物層 126:摻雜區 126c:共用摻雜區 128:介電結構 200A:示意圖 200B:俯視圖 201:選擇閘極電晶體 202:選擇閘電極 204:隔離結構 206:觸點 206a:第一觸點 206b:第二觸點 206c:第三觸點 206d:第四觸點 208:電容器 208a:頂部電容器板 208b:底部電容器板 210:耦合段 214:第一方向 216:第二方向 300:橫截面圖 302:側壁間隔物 304:選擇閘極介電層 306:體半導體層 308:摻雜埋入層 310:摻雜井區 400:橫截面圖 402:摻雜電容器區 404:電容器介電層 406:側壁間隔物 500:IC資料保存的圖形表示 502:曲線 504:曲線 600:橫截面圖 700:橫截面圖 702:閘極介電結構 704:閘電極結構 800:橫截面圖 900:橫截面圖 1000:橫截面圖 1100:橫截面圖 1200:橫截面圖 1300:橫截面圖 1302:第一光阻劑結構 1400:橫截面圖 1500:橫截面圖 1600:橫截面圖 1602:第二光阻劑結構 1700:橫截面圖 1800:橫截面圖 1900:橫截面圖 2000:橫截面圖 2100:橫截面圖 2200:橫截面圖 2300:橫截面圖 2400:橫截面圖 2500:流程 2502~2522:操作 A-A':線 B-B':線 BL:位元線 CGL:控制閘極線 FG:懸浮閘電極 SG:選擇閘電極 SGL:選擇閘極線 SL:源極線 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 T5:第五厚度 T6:第六厚度 T7:第七厚度 T8:第八厚度 T9:第九厚度
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖示出了積體晶片(integrated chip，IC)的一些實施例的橫截面圖，該IC包含懸浮閘極電晶體，該懸浮閘極電晶體具有將懸浮閘電極與接觸蝕刻終止層(contact etch stop layer，CESL)結構分離的絕緣堆疊。 第2A圖至第2B圖示出了記憶體單元的一些實施例的示意圖及俯視圖，該記憶體單元包括懸浮閘電極及上覆懸浮閘電極及電容器的絕緣堆疊。 第3圖示出了沿線A-A'截取的第2B圖之記憶體單元的一些實施例的橫截面圖。 第4圖示出了沿線B-B'截取的第2B圖之記憶體單元的橫截面圖。 第5圖示出了IC資料保存的圖形表示，該IC包含將懸浮閘電極與CESL結構分離的絕緣堆疊。 第6圖至第24圖示出了用於形成IC的方法的一些實施例的一系列橫截面圖，該IC包含懸浮閘電極、選擇閘電極、及將懸浮閘電極與CESL結構分離的絕緣堆疊。 第25圖示出了第6圖至第24圖中所述方法的一些實施例的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:橫截面圖
101:懸浮閘極電晶體
102:基板
104:閘電極
106:側壁間隔物
108:懸浮閘極介電層
110:第一阻劑保護層
110a:第一外側壁
110b:第二外側壁
110c:第三外側壁
110s:側向延伸表面
112:絕緣層
112a:第一外側壁
112b:第二外側壁
114:第二阻劑保護層
114a:第一外側壁
114b:第二外側壁
116:絕緣堆疊
118a:下部氧化層
118b:上部氧化層
120a:下部氮化物層
120b:上部氮化物層
122:CESL結構
124:矽化物層
126:摻雜區
128:介電結構
FG:懸浮閘電極
T1:第一厚度
T2:第二厚度

Claims (20)

  1. 一種積體晶片，其包含： 一基板； 一懸浮閘電極，其設置於該基板上方； 一接觸蝕刻終止層(CESL)結構，其設置於該懸浮閘電極上方； 將該懸浮閘電極與該CESL結構分離的一絕緣堆疊，該絕緣堆疊包含： 一第一阻劑保護層，其設置於該懸浮閘電極上方； 一第二阻劑保護層，其設置於該第一阻劑保護層上方；及 將該第一阻劑保護層與該第二阻劑保護層分離的一絕緣層。
  2. 如請求項1所述之積體晶片，其進一步包含： 一選擇閘電極，其設置於該基板上方，其中該CESL結構在一側向上將該選擇閘電極與該絕緣堆疊分離。
  3. 如請求項2所述之積體晶片，其中該CESL結構在該懸浮閘電極及該選擇閘電極上方連續延伸。
  4. 如請求項1所述之積體晶片，其中該第一阻劑保護層及該第二阻劑保護層包含一第一材料，且其中該絕緣層包含不同於該第一材料的一第二材料。
  5. 如請求項1所述之積體晶片，其進一步包含： 一電容器，其設置於該基板與該絕緣堆疊之間，其中該基板的一第一部分藉由一隔離結構與該基板的一第二部分分離，其中該懸浮閘電極上覆該基板的該第一部分，其中該電容器上覆該基板的該第二部分，且其中該懸浮閘電極藉由一耦合段連接至該電容器，該耦合段在該隔離結構上方連續延伸。
  6. 如請求項1所述之積體晶片，其中該第二阻劑保護層的一外側壁在該絕緣層之下延伸。
  7. 如請求項1所述之積體晶片，其中該絕緣層的一外側壁與該第二阻劑保護層的一外側壁沿一基本垂直軸對準。
  8. 如請求項1所述之積體晶片，其中該CESL結構具有一第一厚度且該絕緣堆疊具有一第二厚度，其中該第一厚度小於該第二厚度。
  9. 如請求項1所述之積體晶片，其中該絕緣層具有約1.6至約1.9範圍內的一折射率。
  10. 如請求項1所述之積體晶片，其中該絕緣堆疊具有大於約2000埃之一厚度。
  11. 一種形成一積體晶片的方法，包含以下步驟： 在一基板上方形成一懸浮閘電極及一選擇閘電極； 在該懸浮閘電極及該選擇閘電極上方形成一絕緣堆疊，該絕緣堆疊包含一第一阻劑保護層、設置於該第一阻劑保護層上方的一第二阻劑保護層、及將該第一阻劑保護層與該第二阻劑保護層分離的一絕緣層； 移除該絕緣堆疊的一部分以曝光該選擇閘電極；及 在該絕緣堆疊及該選擇閘極上方形成一接觸蝕刻終止層(CESL)結構。
  12. 如請求項11所述的方法，其進一步包含以下步驟： 在形成該CESL結構之前，在該基板及該經曝光選擇閘電極上方形成複數個矽化物層。
  13. 如請求項11所述的方法，其進一步包含以下步驟： 沿該懸浮閘電極及該選擇閘電極的多個側壁形成多個側壁間隔物，其中在移除該絕緣堆疊的該部分之後該些側壁間隔物將該第一阻劑保護層與該懸浮閘電極分離。
  14. 如請求項11所述的方法，其中形成該絕緣堆疊之步驟包含以下步驟： 在該懸浮閘電極及該選擇閘電極上方形成的該第一阻劑保護層包含一第一材料； 在該第一阻劑保護層上方形成的該絕緣層包含不同於該第一材料的一第二材料；及 在該絕緣層上方形成的該第二阻劑保護層包含該第一材料。
  15. 如請求項11所述的方法，其中形成該懸浮閘電極及該選擇閘電極之步驟包含以下步驟： 在該基板上方形成一閘極介電結構； 在該閘極介電結構上方形成一閘電極結構； 圖案化該閘電極結構及該閘極介電結構，以分別形成上覆一懸浮閘極介電層的該懸浮閘電極及上覆一選擇閘極介電層的該選擇閘電極。
  16. 如請求項11所述的方法，其中移除該絕緣堆疊的一部分之步驟包含以下步驟： 執行一第一蝕刻製程以移除與該懸浮閘電極側向分離的該第二阻劑保護層的一部分，其中該第一蝕刻製程曝光該絕緣層的一部分； 執行一第二蝕刻製程以移除該絕緣層的該經曝光部分；及 執行一第三蝕刻製程以移除與該懸浮閘電極側向分離的該第一阻劑保護層的一部分。
  17. 一種積體晶片，其包含： 一基板； 一懸浮閘電極，其設置於該基板上方； 具有一第一厚度的一第一阻劑保護層，其設置於該懸浮閘電極上方； 一接觸蝕刻終止層(CESL)結構，其設置於該懸浮閘電極上方，其中該CESL結構具有小於該第一厚度的一第二厚度； 具有該第一厚度的一第二阻劑保護層，其設置於該CESL結構與該第一阻劑保護層之間；及 將該第一阻劑保護層與該第二阻劑保護層分離的一絕緣層。
  18. 如請求項17所述之積體晶片，其進一步包含： 一電容器，其具有耦合至該懸浮閘電極的一第一電容器板，其中該第一阻劑保護層、該絕緣層、及該第二阻劑保護層在該第一電容器板上方延伸。
  19. 如請求項18所述之積體晶片，其進一步包含： 一選擇閘電極，其設置於該基板上方； 一共用源極/汲極區，其設置於該懸浮閘電極與該選擇閘電極之間的該基板中； 其中該第一阻劑保護層具有一最外側壁，該最外側壁終止於該選擇閘電極的一邊緣與該懸浮閘電極的一最近相鄰邊緣之間，而不在該選擇閘電極上方延伸。
  20. 如請求項17所述之積體晶片，其中該CESL結構包含一下部氧化層、設置於該下部氧化層上方的一下部氮化物層、設置於該下部氮化物層上方的一上部氧化層、及設置於該上部氧化層上方的一上部氮化物層，且其中該絕緣層具有與該下部氮化物層或該上部氮化物層相同的一厚度。
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