KR101603511B1 - 수직형 채널 구조의 반도체 메모리 소자 제조 방법 - Google Patents

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    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Abstract

본 발명에 따라서 수직형 채널 구조의 반도체 메모리 소자를 제조하는 방법이 제공된다. 상기 방법은 기판을 제공하는 단계와; 상기 기판에 소정의 물질을 도핑하여, 하부 게이트 영역을 형성하는 단계와; 복수의 절연막/게이트 막을 번갈아 형성하는 단계로서, 최하층과 최상층은 절연막으로 구성하는 것인, 상기 복수의 절연막/게이트 막을 형성하는 단계와; 상기 절연막/게이트 막을 패터닝 처리하여, 배선 접속용 제1 관통홀과 소자 형성용의 제2 관통홀을 형성하는 단계로서, 상기 하부 게이트 영역의 일부가 노출되도록 상기 관통홀을 형성하는 단계와; 상기 관통홀의 측벽 및 바닥벽을 따라 고유전 물질의 메모리 절연막을 형성하는 단계와; 습식 식각을 이용하여, 상기 제1 관통홀의 바닥벽에 형성된 상기 메모리 절연막을 부분 제거하여, 상기 하부 게이트 영역과의 접촉 영역을 형성하는 단계와; 상기 메모리 절연막과 제1 및 제2 관통홀을 덮는 재료를 형성하고, 이를 식각하여, 채널층을 형성하는 단계와; 상기 제1 관통홀에 형성된 채널층을 식각하여, 상기 접촉 영역을 노출시키는 단계와; 상기 관통홀을 메우도록 그리고 상기 채널층 및 메모리 절연막을 덮도록 절연막을 형성하는 단계와; 상기 절연막을 식각하여, 상기 제1 관통홀 및 제2 관통홀에 형성된 절연막을 관통하는 전극 형성용 제3 관통홀을 형성하는 단계로서, 제1 관통홀 중의 접촉 영역 및 제2 관통홀 중의 채널층이 노출되도록 상기 제3 관통홀을 형성하는 단계와; 상기 제3 관통홀을 통해 도핑 처리를 수행하는 단계와; 상기 제3 관통홀을 금속으로 채워 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

수직형 채널 구조의 반도체 메모리 소자 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR MEMORY DEVICE HAVING VERTICAL CHANNEL STRUCTURE}
본 발명은 수직형 채널 구조의 반도체 메모리 소자 제조 방법에 관한 것이다.
최근에, 소자의 고집적화를 위하여 기판에 수직한 방향으로 셀들을 적층하는 기술이 개발되고 있다(예컨대, 등록특허 제10-1056113호 참조).
현재 개발되고 있는 게이트 적층식 수직형 채널 구조의 반도체 메모리 소자는 크게 선 게이트 형성 공정(gate first process)과 후 게이트 형성 공정(gate last process)으로 구분할 수 있다. 그 중 대표적인 예로 BiCS(Bit Cost Scalable)와 TCAT (Terabit Cell Array Transistor)가 있다.
선 게이트 공정은 동일한 구조로 여러 층으로 이루어진 게이트용 다결정 실리콘/이산화실리콘 구조를 기판까지 관통하는 홈을 형성한 후, 메모리 유전막을 형성하고, 이 후, 측벽의 메모리 유전막만 남기며, 기판까지 식각한다. 기존에 사용되는 메모리 유전막은 이산화실리콘(SiO2)과 질화실리콘(Si3N4)의 적층 구조인 ONO(SiO2/Si3N4/SiO2) 구조로, 건식 식각이 잘 되어 구조 형성에 유리함을 지니고 있다. 그러나, ONO 층의 메모리 특성 향상은 물질적인 한계로 인하여, 메모리 소자에의 적용에 문제점이 있다. 구체적으로, 메모리 동작 중 지우기 동작(현상)은 터널링 막을 통하여 실리콘으로부터 전하 저장 층으로 정공이 넘어오거나, 전자 저장 층에서부터 실리콘으로 전자가 빠져나가게 되는 현상을 이용하여 발생한다. 이때 블록킹 막을 통한 전하 이동은 발생하면 안된다. 즉 기존 ONO 메모리 층의 터널링 막과, 블록킹 막으로 사용되는 이산화실리콘은 유전상수가 3.9로 낮은 편이다. 유전막 적층 구조인 ONO 층을 사용한 메모리 소자의 동작을 위하여 전압을 가하게 되면, 낮은 유전상수를 가지는 물질에서 큰 전기장이 인가되어, 해당 유전막에 높은 전압이 인가된다. 이와 같이 유전막에 가해지는 높은 전압은 유전막을 통과하는 터널링 전류를 증가시키는 원인이 된다. 터널링 막 측면에서는 터널링 전류의 증가는 전하의 출입 효율 향상에 도움을 주지만, 블록킹 막 측면에서는 지우기 동작시 게이트로부터의 전자 주입 등의 효과로 인하여, 전하의 저장 또는 제거를 방해하는 요소가 된다. 예컨대, 지우기 동작 시 특정 영역 이상의 지우기 전압 또는 펄스 시간이 인가되면, 지우기가 아니라 오히려 약간의 쓰기 동작이 발생하는 현상이 발생하게 된다.
상기 문제를 해결하기 위하여, 메모리 특성이 우수한 고 유전 물질(예컨대, HfO2, Al2O3, Ta2O5, Nb2O5, ZrO2 등)을 메모리 층으로 적용하는 기술이 연구되고 있다. 그러나, 고 유전 물질의 식각은 공정적인 한계가 있어(즉 건식 식각이 사실상불가능한 것으로 알려져 있다), 선 게이트 형성 공정의 수직 형 채널 구조, 특히 채널 형성 전 기판으로의 관통 홈을 형성하는 단계에서 드레인 또는 소스로 작동 하게 되는 기판과의 연결이 이루어지지 않는 문제가 발생하게 된다. 이러한 문제를 해결하기 위하여 기존 방법과는 다르게 관통 홈을 형성하지 않고, 상부에 소스 및 드레인을 형성하는 방법이 제안되었다. 그러나, 이 구조는 본 발명자의 관찰에 따르면, 하부 드레인 또는 소스 사이에 존재하는 채널에서의 저항이 존재(저항 증가)하게 되어, 그 저항에 의해 높은 전류를 형성하기 힘들다는 또 다른 단점이 존재하지만, 종래에는 이러한 문제점을 고찰하지 못하고 있다.
본 발명은 상기한 종래 기술을 감안하여 이루어진 것으로서, 그 한 가지 목적은 메모리 특성이 우수한 고 유전 물질의 메모리 층을 이용하여 수직형 채널 구조의 반도체 메모리 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 전기적 정보의 읽기, 쓰기, 저장이 가능하고, 대용량/고집적 특성을 가지는 동시에 고속 기록/소거 동작이 가능한 수직형 채널 구조의 반도체 메모리 소자를 제조하는 방법을 제공하는 것으로서, 기존 관통 홈이 없는 수직형 메모리 소자 제작 시 높은 수준의 도핑이 된 기판을 게이트로 이용하는 하부 선택 소자로 채널 저항 감소 현상을 유발하여 향상된 메모리 동작이 가능한 메모리 소자 제작 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따라서 수직형 채널 구조의 반도체 메모리 소자를 제조하는 방법이 제공된다. 상기 방법은 기판을 제공하는 단계와; 상기 기판에 소정의 물질을 도핑하여, 하부 게이트 영역을 형성하는 단계와; 복수의 절연막/게이트 막을 번갈아 형성하는 단계로서, 최하층과 최상층은 절연막으로 구성하는 것인, 상기 복수의 절연막/게이트 막을 형성하는 단계와; 상기 절연막/게이트 막을 패터닝 처리하여, 배선 접속용 제1 관통홀과 소자 형성용의 제2 관통홀을 형성하는 단계로서, 상기 하부 게이트 영역의 일부가 노출되도록 상기 관통홀을 형성하는 단계와; 상기 관통홀의 측벽 및 바닥벽을 따라 고유전 물질의 메모리 절연막을 형성하는 단계와; 습식 식각을 이용하여, 상기 제1 관통홀의 바닥벽에 형성된 상기 메모리 절연막을 부분 제거하여, 상기 하부 게이트 영역과의 접촉 영역을 형성하는 단계와; 상기 메모리 절연막과 제1 및 제2 관통홀을 덮는 재료를 형성하고, 이를 식각하여, 채널층을 형성하는 단계와; 상기 제1 관통홀에 형성된 채널층을 식각하여, 상기 접촉 영역을 노출시키는 단계와; 상기 관통홀을 메우도록 그리고 상기 채널층 및 메모리 절연막을 덮도록 절연막을 형성하는 단계와; 상기 절연막을 식각하여, 상기 제1 관통홀 및 제2 관통홀에 형성된 절연막을 관통하는 전극 형성용 제3 관통홀을 형성하는 단계로서, 제1 관통홀 중의 접촉 영역 및 제2 관통홀 중의 채널층이 노출되도록 상기 제3 관통홀을 형성하는 단계와; 상기 제3 관통홀을 통해 도핑 처리를 수행하는 단계와; 상기 제3 관통홀을 금속으로 채워 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
한 가지 실시예에 있어서, 상기 기판으로서 p-type의 기판을 제공하고, 상기 하부 게이트 영역은 n-type의 물질을 도핑하여 형성될 수 있다.
한 가지 실시예에 있어서, 상기 절연막은 이산화실리콘, 질화실리콘 또는 알루미나로 형성될 수 있다.
한 가지 실시예에 있어서, 상기 복수의 절연막/게이트 막을 번갈아 형성하는 단계에 있어서, 최하층의 절연막은 60 nm 이하의 두께로 형성할 수 있다.
한 가지 실시예에 있어서, 상기 메모리 절연막은 실리콘 산화막, HfO2, Al2O3, HfAlOx, Ta2O5, Nb2O5 또는 ZrO2 으로 형성될 수 있다.
한 가지 실시예에 있어서, 상기 제2 관통홀 중의 채널층이 노출되도록 형성되는 제3 관통홀을 통한 도핑 처리에 의해 하부 소스 또는 하부 드레인을 형성할 수 있다.
한 가지 실시예에 있어서, 상기 제3 관통홀을 통한 도핑 처리 후, 활성 열처리를 수행하여 주입한 불문물이 실리콘과 결합하도록 하는 활성화 단계를 더 포함할 수 있다.
본 발명을 통하여 선 게이트 공정으로 형성한 수직형 채널 구조에서 하부 채널 영역의 저항을 줄여 소자 동작 전압 감소를 기대할 수 있으며, 또한 수직 채널 구조에서도 효율적으로 고 유전 메모리 막을 사용할 수 있게 되어, 기존 ONO 구조의 메모리 소자에 비하여 향상된 메모리 동작을 얻을 수 있다.
도 1은 본 발명의 한 가지 실시예에 따른 수직형 채널 구조의 반도체 메모리 소자의 단면도이다.
도 2a 내지 도 2k는 본 발명의 한 가지 실시예에 따른 수직형 채널 구조의 반도체 메모리 소자의 제조 공정을 모식적으로 보여주는 도면이다.
도 3은 본 발명의 한 가지 실시예에 따른 수직형 채널 구조의 반도체 메모리 소자의 하부 게이트에 의해 동작하는 소자의 모습을 모식적으로 보여주는 도면이다.
이하, 첨부 도면을 참조하여, 본 발명의 실시예, 즉 본 발명에 따른 고 유전 물질의 메모리 층을 가지는 수직형 채널 구조의 반도체 메모리 소자의 제조방법에 대하여 상세히 설명한다. 이하의 설명에 있어서, 관련된 공지 기술 또는 구성에 대한 구체적인 설명은 생략한다. 이러한 설명을 생략하더라도, 당업자라면 이하의 설명을 통해 본 발명의 특징적 구성을 쉽게 이해할 수 있을 것이다.
도 1은 본 발명의 한 가지 실시예에 따른 고 유전 물질의 메모리 층을 가지는 수직형 채널 구조의 반도체 메모리 소자의 모식도이고, 도 2는 상기 메모리 소자의 제조 과정을 보여주는 도면이다. 도 2를 참조하여, 본 발명의 실시예를 구체적으로 설명한다.
먼저 도 2a에 도시한 바와 같이, 실리콘 기판(10)에 대해 도핑 작업을 수행하여, 하부 게이트 영역(11)을 형성한다. 즉, 기존의 수직형 채널 메모리 소자 제조 공정과는 달리, 기판에 P(phosphorous), As(arsenic) 또는 Sn 등의 n-type 물질을 도핑하여, 활성화 영역을 형성하여, 게이트 작용을 할 수 있도록 하며, 아울러 소자간의 이격 효과도 달성한다. 한편, p-type 기판이 아닌 n-type 기판을 이용하는 경우, p-type 물질을 도핑하면 된다. 그러나, 최근에 양산용으로 제작되는 12 인치 이상의 웨이퍼는 모두 p-type의 기판을 이용한다. 따라서, 기판의 type을 바꾸지 않고 기존의 생산 설비와의 호환성 등을 고려하여, 본 발명의 일실시예에서는 p-type의 기판을 이용하고, n-type의 물질을 도핑한다.
상기와 같이 형성한 활성화 영역을 기반으로 하여, 그 상부에 절연막(12)/게이트 막(13) 적층을 반복적으로 수행한다(도 2b 참조). 본 발명에서, 절연막은 게이트 간의 이격을 위한 절연막으로서, 절연성이 뛰어난 이산화실리콘(SiO2), 질화실리콘(SixN1 -x), 알루미나(AlxO1 -x) 등의 물질을 이용할 수 있다. 이러한 물질 중에서, 절연성이 우수하고 식각 용이성, 낮은 유전율로 인하여, 이후 발생 가능한 RC-delay, 기생 커패시턴스 현상의 방지 등을 위하여, 이산화실리콘(SiO2)을 이용하는 것이 바람직하다.
한편, 최하단의 절연막(12)은 Fringing 전계가 충분히 걸리도록 60 nm 이하의 두께로 형성한다. 즉, 기존의 평면형 NAND 플래쉬 메모리 소자는 p-type 바디에 n-type의 접촉 배선이 없는(non-contact via)소스/드레인을 형성하여, 1 스트링 내의 모든 소자에 전압을 가하여 채널 형성 시, 각각의 소자의 채널이 모두 연결되는 구조로 되어 있다. 그러나, 적층 게이트를 가지는 수직 채널을 가지는 NAND 플래쉬 메모리 소자는 공정상의 한계로 인하여, 각각 게이트 사이를 n-type 으로 형성하기 힘들어, 모든 채널을 진성 실리콘을 채널로 이용하고 있다. 개발 초기의 NAND 플래쉬 메모리 소자에서는 넓은 Cell 간의 이격에 의하여, Cell 채널 간 연결을 해주는 n-type 도핑 영역이 없으면 소자 동작이 어려웠으나, 고집적을 위하여 Cell 사이의 거리가 좁혀짐에 따라 Cell 간의 n-type 도핑 영역이 없어도 동작이 가능하게 되었다. 이는 게이트에 가해주는 전압이 간접적으로 주위의 진성 채널 영역에 가해져(일명 fringe field) 발생되는 inversion(또는 accumulation) 영역이 이동할 수 있는 통로로 작용하기 때문이다. 이와 관련하여, Fringe field 60 nm 이하 일 때, 메모리 단일 소자의 터널링 막에 가해지는 전기장과 유사한 특성을 보보이며, 따라서, 본 발명의 바람직한 실시예에서, 소자 간격이 60 nm 이하가 되도록, 최하단의 절연막(12)은 60 nm 이하의 두께로 형성한다.
이어서, 도 2c에 도시한 바와 같이, 측벽 게이트를 형성하기 위하여 두 종류의 관통홀(h1, h2)을 형성한다. 예컨대, 최상부의 절연막(12) 상에 식각 마스크(도시 생략)을 배치하고, 이 마스크를 이용하여, 절연막/게이트 막을 순차적으로 식각하여, 관통홀을 형성한다. 이때, 도시한 바와 같이, 하부 게이트 영역(11)의 적어도 일부가 제거되도록 식각 공정을 수행하여, 이후 하부 게이트의 전계가 충분히 하부 채널에 미치도록 한다. 여기서, 제1 관통홀(h1)은 하부 게이트를 추후 완성되는 소자의 배선에 접촉시키기 위한 컨택용 관통홀이고, 제2 관통홀(h2)은 소자 형성용 관통홀로서, 도 2l에 도시한 바와 같이, 복수 개 형성된다(도면에서는, 설명의 편의상 제2 관통홀을 1개만 도시하였지만, 각각의 제2 관통홀은 모두 동일한 구조를 갖는다).
다음에, 도 2d에 도시한 바와 같이, 관통홀(h1, h2)의 측벽에 메모리 절연막(14)을 형성한다. 이때, 메모리 절연막은 고유전 물질을 이용한다. 예컨대, 실리콘 산화막, HfO2, Al2O3, HfAlOx, Ta2O5, Nb2O5, ZrO2 등의 물질을 이용할 수 있으며, 각각의 물성에 맞게 블로킹 층, 전하 저장 층, 터널 층 등으로 이용할 수 있다. 한편, 도시한 바와 같이, 메모리 절연막은 관통홀의 측벽뿐만 아니라, 바닥 부분, 즉 식각 공정에 의해 적어도 일부가 제거된 하부 게이트 영역(11)에도 형성된다.
이어서, 도 2e에 도시한 바와 같이, 제1 관통홀(h1)의 저벽에 형성된 메모리 절연막의 일부를 식각하여, 하부 게이트 영역(11)에 접촉 영역(15)을 형성한다. 이때, 고유전 물질로 된 메모리 절연막(14)은 건식 식각이 되지 않으므로, 습식 식각을 이용하여 접촉 영역을 형성한다. 예컨대, 메모리 절연막 형성 후, 염산 및 불산의 혼합 수용액(HCl:DI:HF = 10:90:4)(부피비)을 이용하여 습식 식각을 수행하여, 접촉 영역(15)을 형성한다. 이후 산소 분위기의 고온 열처리를 통하여, 메모리 절연막(14)의 밀도 향상 및 하부 게이트 접촉 영역의 SiO2 식각 멈춤 층(stop layer)을 형성한다. 즉, 상부 블로킹 막의 개질을 위하여, 산소 분위기 열처리를 하게 되면, 실리콘이 들어간 부분 역시 산소 분위기의 열처리가 되어, 자연적으로 SiO2 층이 형성된다. 하부 게이트용 관통홀 부분의 실리콘 영역에도 SiO2가 형성되며, 이와 같이 형성된 SiO2는 다결정 실리콘 채널층 형성 후 식각을 진행할 때에, 하부 게이트 영역의 손실을 막는 식각 멈춤 층으로 작용한다. 한편, 고온의 산소 열처리를 통하여 박막 내부에 존재하는 불순물이나 미결합 부분(defect로 작용하여, 누설 전류 등의 유전막 특성을 저해하는 요소로 작용한다)을 산소로 치환환다. 결국, 동일 부피 내에 미결합 부분이 줄어들어, 산소와 결합하는 물질의 밀도가 높아지게 된다.
다음에, 도 2f, 2g에 도시한 바와 같이, 관통홀과 메모리 절연막(14)을 덮는 재료를 형성하고, 이를 식각하여, 채널층(16)을 형성한다. 한 가지 실시예에 있어서, 채널층은 다결정 실리콘을 이용하여 형성한다. 이 외에도, SiGe, Ge 등의 반도체 물질을 이용할 수도 있다. 한편, 도 2g에 도시한 바와 같이, 채널층(16)을 식각하는데, 상기 형성한 식각 멈춤 층에 의해 하부 게이트 영역(11)으로의 식각을 막을 수 있다.
예컨대, 도 2f, 2g에 도시한 것과 같은 패턴의 포토레지스트 또는 하드 마스크 및 SF6 가스를 사용하여 등방성 식각을 진행할 수 있다. 오른쪽의 관통홀의 경우, 트랜지스터와 동일한 수직 구조의 소자가 직렬로 연결되는 구조인데, 다결정 실리콘이 채널 역할을 하므로 남겨둔다. 그러나, 왼쪽 관통홀의 경우, 다결정 실리콘을 오른쪽 관통홀과 동일하게 남겨둘 수도 있으나, 실제 메모리 소자 동작시 해당 영역으로의 전하 이동을 통한 문턱 전압 분포의 변화 등의 특성을 고려하여, 제거한다. 한편, 도시한 바와 같이, 메모리 절연막(14)을 구성하는 Al2O3, HfO2 등의 재료는 고온 산소 분위기 열처리 후에 ion milling 방법을 제외하고는 식각이 되지 않는 특성을 보이는데, 따라서 채널층 형성 후에도, 메모리 절연막(14)이 남아 있다.
이어서, 도 2h에 도시한 바와 같이, 절연막(17)을 형성한다. 즉, 관통홀 전체를 메우도록 그리고 채널층 및 메모리 절연막 상에 절연막(17)을 형성한다. 이어서, 도 2i에 도시한 바와 같이, 절연막(17)에 대해 식각 공정을 수행하여, 각 관통홀(h1, h2)에 형성된 절연막(17)을 관통하는 관통홀(h3)을 형성한다. 이러한 관통홀(h3)은 전극을 형성하기 위한 홀이다. 이러한 관통홀(h3)이 형성됨에 따라, 접촉 영역(15)과 채널층(16)이 노출된다. 즉 제2 관통홀(h2) 중의 채널층(16)을 노출시켜, 추후 소스 또는 드레인 전극을 형성한다. 이와 같이 형성되는 소스 또는 드레인은 각 게이트 아래의 채널 영역과 분리되어야 한다. 즉, 소스 또는 드레인이 형성되는 부분처럼, 채널층이 노출된다면, 상부 소스 또는 드레인과 하부 소스 또는 드레인이 연결되어, 메모리 소자가 동작하지 않게 된다.
다음에, 상기 형성한 관통홀(h3)을 통해 하부 소스, 하부 드레인 및 하부 게이트 영역에 도핑을 수행하고(P, As), 활성 열처리를 통해 활성화한다(도 2j 참조). 즉, 일반적으로 운반자가 없는 진성 실리콘(다결정 실리콘 포함)은 인, 붕소 등의 불순물을 주입하여, 전자나 정공 등의 운반자가 주 운반자가 되도록 한다. 이때 분술문은 이온 주입법(Ion Implantation)이나 플라즈마 도핑(Plasma doping) 방법 등을 이용할 수 있다. 그러나, 이렇게 주입된 불순물은 실제 실리콘과 결합을 하고 있지 않은 상태가 많고, 그 결과 실리콘 격자 사이에 미 결합(interstitial)으로 존재하게 된다. 그 결과, 실제로 불순물이 주입은 되었지만, 실리콘과의 결합을 하지 않기 때문에 운반자들이 생성되지 않게 된다. 따라서, 주입한 불순물이 실리콘과 결합하여 운반자를 생성할 수 있게 고온의 후속 열공정(활성 열처리=activation)을 진행한다.
이어서, 도 2k에 도시한 바와 같이, 관통홀(h3)을 금속으로 채우고 CMP(chemical mechanial polishing)를 수행하여, 외부로 연결할 수 있는 금속 전극(18)을 형성한다. 도 2l은 실제 소자가 완성되었을 때의 모습을 도 2k와 연관시켜 모식적으로 도시한 도면이다.
한편, 도 3a, 3b는 하부 전극을 이용하였을 때 하부 채널 동작을 모식적으로 보여주는 도면이다. 즉, 도 3의 구조는 도 2의 구조에서 하부 게이트와 채널 영역을 확대한 도면이며, 각 단자에 가해주는 전압이 전자 또는 정공의 이동에 영향을 주어, 하부 채널의 동작에 영향을 주는 것을 설명하는 도면이다.
하부 전극에 양의 전압을 인가하여 채널을 동작 가능한 상태로 만들어서, 하부 채널의 저항을 줄일 수 있다. 구체적으로, 하부 전극에 전압을 가하여 강제로 하부 유전막 부근의 채널 영역에 전자를 강제적으로 모아서 전류가 잘 흐르는 상태 즉, 저항이 낮은 상태로 만든다. 종래 기술에 따르면, 이 부분에 따로 MOS 구조의 스위치가 없기 때문에 채널의 저항이 전체 소자 전류에 영향을 줄 정도로 커지지만, 본 발명에서 제시한 구조는 하부 전극에 가해주는 전압에 의해 해당 채널 영역(하부 전극 부근)의 낮은 저항을 유지하여 기존 구조에 비하여 전류 향상에 도움을 줄 수 있다. 즉, 종래 기술에서 설명한 바와 같이, 하부 채널 영역이 높은 저항을 갖고 있어 전류 흐름에 방해가 되지만, 본 발명에서 제시한 방법에 따르면, 하부 게이트에 전압을 가하여, 전류가 잘 흐르는 채널이 생성되므로, 높은 전류가 흐를 수 있게 된다.
한편, 상기와 같은 인가 전압에 따른 하부 채널의 저항 감소는 선택된 블록에서만 이루어지며, 다른 블록에서는 0V 또는 음의 전압을 가하여, 높은 저항의 채널 상태를 만들어, 선택된 블록과 타 블록을 격리할 수 있다. 참고로, 블록은 도 2l에 도시한 바와 같이, 점선으로 둘러싸인 부분이다. 2D 구조에서, 블록은 수 개의 워드 라인과 수 개의 비트 라인으로 구성되는데, 이러한 2D 구조의 블록을 수직으로 세워 각 블록의 워드 라인을 연결해 주는 역할을 하부 게이트가 수행한다.
이상 설명한 것과 같이 구성한 본 발명에 따른 효과를 설명하면 다음과 같다. 도 3은 하부 게이트에 의한 소스와 첫 번째 게이트 사이의 채널 영역이 온(turn on)되는 것을 모식적으로 도시한 것이다. 종래의 수직형 채널 구조의 반도체 메모리 소자에 따르면, 하부 게이트가 제공되지 않는다. 따라서, 소스와 첫 번째 게이트 사이의 채널 영역은 진성 채널 영역으로 유지된다. 진성의 다결정 반도체이기 때문에, 더욱 큰 저항 특성이 나타나며, 이는 각 소자의 전류량에 영향을 미친다. 이와 비교하여, 본 발명의 수직형 채널 구조의 반도체 메모리 소자에 있어서, 하부 게이트에 전압을 인가하게 되면, 반도체 소자의 동작 특성 상 소스와 첫 번째 게이트 사이에 존재하는 반도체/절연막의 경계 부근에 전자의 쏠림 현상(accumulation)이 발생한다. 이는 기존의 공핍 영역 모드의 전계 효과 트랜지스터의 동작 특성과 유사한 것으로, 결국 실제 전류가 잘 흐르지 않는 부분에 강제적으로 전류가 잘 흐를 수 있는 채널이 형성되어 있다는 것을 의미한다. 따라서, 종래 기술과 비교하여, 각 소자의 동작 전류를 충분히 확보할 수 있게 된다.
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 즉 본 발명은 후술하는 특허청구범위 내에서 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.

Claims (7)

  1. 수직형 채널 구조의 반도체 메모리 소자를 제조하는 방법으로서,
    기판을 제공하는 단계와;
    상기 기판에 소정의 물질을 도핑하여, 하부 게이트 영역을 형성하는 단계와;
    복수의 절연막/게이트 막을 번갈아 형성하는 단계로서, 최하층과 최상층은 절연막으로 구성하는 것인, 상기 복수의 절연막/게이트 막을 형성하는 단계와;
    상기 절연막/게이트 막을 패터닝 처리하여, 배선 접속용 제1 관통홀과 소자 형성용의 제2 관통홀을 형성하는 단계로서, 상기 하부 게이트 영역의 일부가 노출되도록 상기 관통홀을 형성하는 단계와;
    상기 관통홀의 측벽 및 바닥벽을 따라 메모리 절연막을 형성하는 단계와;
    습식 식각을 이용하여, 상기 제1 관통홀의 바닥벽에 형성된 상기 메모리 절연막을 부분 제거하여, 상기 하부 게이트 영역과의 접촉 영역을 형성하는 단계와;
    상기 메모리 절연막과 제1 및 제2 관통홀을 덮는 재료를 형성하고, 이를 식각하여, 채널층을 형성하는 단계와;
    상기 제1 관통홀에 형성된 채널층을 식각하여, 상기 접촉 영역을 노출시키는 단계와;
    상기 관통홀을 메우도록 그리고 상기 채널층 및 메모리 절연막을 덮도록 제2 절연막을 형성하는 단계와;
    상기 제2 절연막을 식각하여, 상기 제1 관통홀 및 제2 관통홀에 형성된 제2 절연막을 관통하는 전극 형성용 제3 관통홀을 형성하는 단계로서, 제1 관통홀 중의 접촉 영역 및 제2 관통홀 중의 채널층이 노출되도록 상기 제3 관통홀을 형성하는 단계와;
    상기 제3 관통홀을 통해 도핑 처리를 수행하는 단계와;
    상기 제3 관통홀을 금속으로 채워 금속 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 청구항 1에 있어서, 상기 기판으로서 p-type의 기판을 제공하고, 상기 하부 게이트 영역은 n-type의 물질을 도핑하여 형성되는 것인 방법.
  3. 청구항 1에 있어서, 상기 복수의 절연막은 이산화실리콘, 질화실리콘 또는 알루미나로 형성되는 것인 방법.
  4. 청구항 3에 있어서, 상기 복수의 절연막/게이트 막을 번갈아 형성하는 단계에 있어서, 최하층의 절연막은 60 nm 이하의 두께로 형성하는 것인 방법.
  5. 청구항 3에 있어서, 상기 메모리 절연막은 실리콘 산화막, HfO2, Al2O3, HfAlOx, Ta2O5, Nb2O5 또는 ZrO2 으로 형성되는 것인 방법.
  6. 청구항 1에 있어서, 상기 제2 관통홀 중의 채널층이 노출되도록 형성되는 제3 관통홀을 통한 도핑 처리에 의해 하부 소스 또는 하부 드레인을 형성하는 것인 방법.
  7. 청구항 6에 있어서, 상기 제3 관통홀을 통한 도핑 처리 후, 활성 열처리를 수행하여 주입한 불문물이 실리콘과 결합하도록 하는 활성화 단계를 더 포함하는 것을 특징으로 하는 방법.
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