TWI731688B - 三維半導體元件及其製造方法 - Google Patents

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Abstract

一種三維半導體元件，包括第一堆疊結構、第一閘介電層、第一半導體層、第一通道層、第一源極區與第一汲極區及第一RRAM單元。第一堆疊結構位於基底上，所述第一堆疊結構包括第一絕緣層與第一閘極導體層。第一閘介電層環繞所述第一堆疊結構的側壁。第一半導體層環繞所述第一閘介電層的側壁。第一通道層位於所述第一半導體層中。第一源極區與第一汲極區位於所述第一通道層兩側的所述第一半導體層中。第一RRAM單元位於所述第一半導體層的第一側壁上且與所述第一汲極區連接。

Description

三維半導體元件及其製造方法
本發明是有關於一種積體電路及其製造方法，且特別是有關於一種三維半導體元件及其製造方法。
近年來電阻式記憶體（諸如電阻式隨機存取記憶體（RRAM））的發展極為快速，是目前最受矚目之未來記憶體的結構。由於電阻式記憶體具備低功耗、高速運作、高密度以及相容於互補式金屬氧化物半導體（CMOS）製程技術之潛在優勢，因此非常適合作為下一世代之非揮發性記憶體元件。
隨著科技的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展。如何能有效地利用晶片面積，提升良率是目前非常重要的課題。一電晶體搭配多個記憶單元（1TnR）結構的RRAM雖然可以有效利用面積，但潛行路徑（sneak path）的問題一直是亟待解決的問題。
本發明提供一種三維半導體元件及其製造方法，其具有堆疊的多層半導體元件層，可以有效利用晶圓面積並且可以解決潛行路徑的問題。
本發明實施例提出一種三維半導體元件，其包括多層半導體元件層，位於基底上，其中每一半導體元件層包括第一堆疊結構、第一閘介電層、第一半導體層、第一通道層、第一源極區與第一汲極區及第一RRAM單元。第一堆疊結構位於基底上，所述第一堆疊結構包括第一絕緣層與第一閘極導體層。第一閘介電層環繞所述第一堆疊結構的側壁。第一半導體層環繞所述第一閘介電層的側壁。第一通道層位於所述第一半導體層中。第一源極區與第一汲極區位於所述第一通道層兩側的所述第一半導體層中。第一RRAM單元位於所述第一半導體層的第一側壁上且與所述第一汲極區連接。
本發明實施例還提出一種三維半導體元件的製造方法，包括形成多層半導體元件層於基底上，其中形成每一半導體元件層包括以下步驟。形成第一堆疊結構，於基底上，所述第一堆疊結構包括第一絕緣層與第一閘極導體層。形成第一閘介電層，環繞所述第一堆疊結構的側壁。形成第一半導體層，環繞所述第一閘介電層的側壁。形成第一源極區與第一汲極區，於所述第一半導體層中，其中所述第一源極區與所述第一汲極區之間定義出第一通道層。形成第一RRAM單元，於第一半導體層的第一側壁上且與所述第一汲極區連接。
基於上述，本發明實施例提出的三維半導體元件具有堆疊的多層半導體元件層，每一層導體元件層有具有垂直通道的電晶體以及設置在閘極結構的側壁旁的RRAM，可以在有限的晶圓面積內製作出緊密堆疊的記憶元件。而且此記憶元件為一電晶體一記憶單元（1T1R），因此可以避免潛行路徑的問題。
請參照圖1A，在基底100上形成絕緣層102、閘極導體層104及硬罩幕層HM1，並進行微影與蝕刻製程將其圖案化成多個堆疊結構SK1。基底100可以是半導體，例如是矽。絕緣層102例如是氧化矽。閘極導體層104例如是N型摻質的多晶矽。此處以及以下提及的N型摻質例如是磷或砷。硬罩幕層HM1及以下提及的硬罩幕層HM2至HM7的材料例如是SiO 2、SiN、SiCN、SiON、類鑽石（DLC）、具有高選擇性與透明度膜層（highly selective and transparent film，HST）如碳基材料（carbon base material）等。硬罩幕層HM1至HM7可以相同或相異。每個堆疊結構SK1例如是呈矩形；多個堆疊結構SK1例如排列成包含多行與多列的矩陣，如圖5A與圖5B所示。
請參照圖1B與圖5B，在堆疊結構SK1的側壁形成閘介電層106，再於閘介電層106的側壁形成環繞堆疊結構SK1的半導體層108。形成閘介電層106與半導體層108的方法可以是在基底100上形成例如是氧化矽的介電材料層並進行非等向性蝕刻製程，之後再沉積例如是P型摻質的多晶矽半導體材料層並進行非等向性蝕刻製程。P型摻質例如是硼或三氟化硼。
請參照圖1C，在基底100上形成硬罩幕層HM2，並在硬罩幕層HM2表面的凹陷區形成平坦層PL1，使硬罩幕層HM2的表面與平坦層PL1的表面大致共平面。平坦層PL1及以下提及的2至PL5例如是旋塗式玻璃（SOG）或是旋塗碳（SOC）。平坦層PL1至PL5可以相同或相異。
請參照圖1D與圖5A，在硬罩幕層HM2與平坦層PL1上形成硬罩幕層HM3。接著，在硬罩幕層HM3上形成光阻圖案PR1。光阻圖案PR1包括多個沿著Y方向延伸且沿著X方向並排的長條狀圖案。每一個長條狀的圖案覆蓋下方多個對應的堆疊結構SK1。
請參照圖1E，以光阻圖案PR1為罩幕，進行非等向性蝕刻製程，將硬罩幕層HM3圖案化為硬罩幕層HM3’。之後將光阻圖案PR1移除。
請參照圖1F、圖2A與圖5A，在硬罩幕層HM3’的表面形成平坦層PL2與光阻圖案PR2。光阻圖案PR1包括多個沿著X方向延伸且沿著Y方向並排的長條狀圖案。每一個長條狀的圖案覆蓋下方對應的多個堆疊結構SK1。
請參照圖1G、圖2B、圖3A與圖5B，以光阻圖案PR2為罩幕，進行非等向性蝕刻製程，將硬罩幕層HM3’圖案化為硬罩幕層HM3’’。之後將光阻圖案PR2以及平坦層PL2移除。接著，以硬罩幕層HM3’’為罩幕，對硬罩幕層HM2進行等向性或非等向性蝕刻製程，以形成硬罩幕層HM2’，裸露出堆疊結構SK1的轉角處的半導體層108，其為部分P1。半導體層108的另一部分P2被沿著Y方向延伸的硬罩幕層HM2’覆蓋。半導體層108的又一部分P3被沿著X方向延伸硬罩幕層HM3’’覆蓋。
請參照圖3B與圖5B，以遮蔽半導體層108的部分P2與P3的硬罩幕層HM3’’及HM2’為罩幕，進行離子植入製程110，以在半導體層108的部分P1中植入N型摻質，形成具有N型摻雜的半導體層108’。
請參照圖3B、圖3C與圖5B，在基底100上形成間隙壁材料層，然後進行非等向性蝕刻製程，以在硬罩幕層HM3’’及HM2’及半導體層108’的側壁形成間隙壁SP1，並在半導體層108’的側壁形成間隙壁SP2。間隙壁材料層例如是氧化矽層。接著，以硬罩幕層HM3’’、HM2’以及間隙壁SP1為罩幕，進行離子植入製程112，以在半導體層108’中植入N型摻質，形成具有N型濃摻雜的濃摻雜區108’’。
請參照圖3D、圖4、圖5B，進行蝕刻製程，以移除間隙壁SP1及SP2，裸露出濃摻雜區108’’。堆疊結構SK1的側壁被閘介電層106以及半導體層108環繞。半導體層108包括四個部分P1、兩個部分P2及兩個部分P3。部分P1在堆疊結構SK1的四個轉角處，其包括具有N型摻雜的半導體層108’以及具有N型摻雜的濃摻雜區108’’，其位於部分P2及P3的側壁。部分P2具有P型摻質，被硬罩幕層HM2’覆蓋；部分P3具有P型摻質，被硬罩幕層HM3’’覆蓋。
請參照圖5B，在本實施例中，堆疊結構SK1的閘極導體層104做為兩個電晶體Tr 1、Tr 2的共同閘極體層；閘介電層106做為兩個電晶體Tr 1、Tr 2的共同閘介電層；半導體層108的兩個部分P2可分別做為第一與第二電晶體的通道層CH1與CH2。通道層CH1與CH2又可稱為垂直通道層，其與堆疊結構SK1形成三明治結構。在通道層CH1兩側及通道層CH2兩側的濃摻雜區108’’（P3）可分別做為電晶體Tr 1的源極區S與汲極區D及電晶體Tr 2的源極區S與汲極區D。
請參照圖3D與圖5C，在基底100上依序形成絕緣層114、硬罩幕層HM4、平坦層PL3以及光阻圖案PR3。絕緣層114例如是氧化矽。平坦層PL3可以經由化學機械研磨製程（CMP）平坦化，使平坦層PL3的表面與硬罩幕層HM4的表面共平面。光阻圖案PR3具有多個條狀開口OP1。開口OP1對應預定形成RRAM區域。
請參照圖3E與圖5C，以光阻圖案PR3為罩幕，進行蝕刻製程，以移除開口OP1所裸露出的絕緣層114與硬罩幕層HM4，使部分的半導體層108”及基底100的表面裸露出來。蝕刻製程例如是濕式蝕刻製程，使用的蝕刻劑例如是稀釋的氫氟酸溶液（DHF）以及磷酸。之後，移除光阻圖案PR3。然後，在基底100上形成用於RRAM的堆疊層SK2。堆疊層SK2包括由下而上堆疊的第一電極層BE、可變電阻層TMO、蓋層CP1以及第二電極層TE。第一電極層BE與第二電極層TE的材料包括Ti、TiN、Ta、TaN、Pt、Au、Ir、Ru、W、Al、Zr、Hf、Ni、Cu、Co、Fe、或其組合，其形成方法可例如是物理氣相沈積法或化學氣相沈積法。可變電阻層TMO的材料可包括金屬氧化物，例如是氧化鉿（可例如是HfO或HfO 2等）、氧化鑭、氧化釓、氧化釔、氧化鋯、氧化鈦、氧化鉭、氧化鎳、氧化鎢、氧化銅、氧化鈷、氧化鐵、氧化鋁或其組合，其形成方法例如是化學氣相沈積法。蓋層CP1及後續提及的蓋層CP2的材料例如是化學氣相沉積法形成的氧化鋁、鉿、氧化鉭或其組合。蓋層CP1及CP2可以相同或相異。
請參照圖3F與圖5D，對堆疊層SK2進行非等向性蝕刻製程，以形成間隙壁SP3與SP4。間隙壁SP4可做為RRAM的記憶單元R。在本實施例中，每一個堆疊結構SK1及其周圍的半導體層108建構兩個電晶體Tr 1、Tr 2（圖5B），並且每一個堆疊結構SK1周圍有兩個與其電性連接的記憶單元R（間隙壁SP4）。記憶單元R的高度與堆疊結構SK1的高度大致相等，分別位於兩個電晶體的汲極區D（濃摻雜區108”）的側壁上。每一個記憶單元R的第一電極層BE與對應的電晶體的汲極區D電性連接。做為源極區S的半導體層108”的側壁上則未形成間隙壁SP4。同一行的多個堆疊結構SK1旁的記憶單元R排列成一行。每一個堆疊結構SK1旁的兩個記憶單元R與相鄰的堆疊結構SK1旁的兩個記憶單元R相鄰。
請參照圖3G，在基底100上形成蓋層CP2、硬罩幕層HM5、平坦層PL4及光阻圖案PR4。平坦層PL4可以經由CMP平坦化，使平坦層PL4的表面與硬罩幕層HM5的表面共平面。光阻圖案PR4具有沿著Y方向延伸且沿著X方向排列的多個開口OP2與OP3。開口OP2對應預定形成位元線的區域；開口OP3對應預定形成源極線的區域。
請參照圖3H，以光阻圖案PR4為罩幕，進行蝕刻製程，以形成溝渠T1以及T2。溝渠T1的側壁裸露出記憶單元R的第二電極層TE；溝渠T2的側壁裸露出做為源極區S的濃摻雜區108’’。蝕刻製程例如是乾蝕刻以及濕式蝕刻製程。之後，移除光阻圖案PR4。
請參照圖3I，在基底100上以及溝渠T1與T2中形成阻障層116及導體層118。阻障層116例如是鈦、氮化鈦或其組合。導體層118可以是金屬層，例如是鎢。
請參照圖3J與圖5D，進行回蝕刻製程，以移除硬罩幕層HM5上的阻障層116及導體層118，進而在溝渠T1中形成位元線BL1，並在溝渠T2中形成源極線SL1。如圖5D所示，位元線BL1與源極線SL1分別沿著Y方向延伸，且彼此交替設置。位元線BL1與Y方向上相鄰兩行（column）的多個記憶單元R的第二電極層TE電性連接。源極線SL1與Y方向上相鄰兩行的做為源極區S的多個濃摻雜區108’’電性連接。
請參照圖3K，在基底100上形成硬罩幕層HM6及光阻圖案PR5。光阻圖案PR5具有與堆疊結構SK1的位置相對應的多個開口OP4。
請參照圖3L，進行非等向性蝕刻製程，以形成多個接觸窗孔（contact hole）120。每一接觸窗孔120裸露出堆疊結構SK1的硬罩幕層HM1。
請參照圖3M與圖1H，在接觸窗孔120之中形成填充層122，並且在填充層122上形成平坦層PL5。填充層122例如是SOC；平坦層PL5例如是旋塗抗反射層（spin on silicon anti-reflection coating,，SOSA）或含矽硬罩幕底抗反射層（silicon-containing hard-mask bottom anti-reflection coating，SHB）。
請參照圖2C與圖1I，在基底100上形成光阻圖案PR6。光阻圖案PR6具有沿著X方向延伸且沿著Y方向排列的多個開口OP5。開口OP5對應預定形成字元線的區域。
請參照圖1J與圖2D，以光阻圖案PR6為罩幕，進行非等向性蝕刻製程，移除接觸窗孔120裸露的硬罩幕層HM1，以裸露出閘極導體層104，並移除部分的硬罩幕層HM6，以形成多個溝渠T3。每一溝渠T3沿著X方向延伸，與X方向上多個堆疊結構SK1上的接觸窗孔120空間上連通。此時，硬罩幕層HM6被蝕刻之後，形成硬罩幕層HM6’。在字元線區域的硬罩幕層HM6’的厚度Tw比在字元線區域以外的區域的硬罩幕層HM6’的厚度Tn薄。
請參照圖1K與2E，在基底100上以及溝渠T3與接觸窗孔120之中形成阻障層126及導體層128。阻障層126例如是鈦、氮化鈦或其組合。導體層128可以是金屬層，例如是鎢。
請參照圖1L、圖2F與圖5E，以字元線區域以外的區域的硬罩幕層HM6’為停止層，進行CMP製程，以移除字元線區域以外的區域的硬罩幕層HM6’。留在接觸窗孔120的阻障層126及導體層128可做為字元線接觸窗WC1；留在字元線區域的阻障層126及導體層128可做為字元線WL1。字元線WL1沿著X方向延伸且沿著Y方向排列。每一條字元線WL1經由字元線接觸窗WC1與下方同一列的閘極導體層104電性連接。
請參照圖1M、2G及3N，在基底100上形成硬罩幕層HM7及絕緣層130。絕緣層130例如是氧化矽。至此，完成三維半導體元件的第1層半導體元件層t1的製作。
請參照圖3O及圖6A，依照上述三維半導體元件的第1層半導體元件層t1的方法製作依續堆疊的三維半導體元件的第2層半導體元件層t2與第3層半導體元件層t3。三維半導體元件可以堆疊更多層半導體元件層，不以3層為限。三維半導體元件的第1層半導體元件層t1包括多個電晶體T1、多個記憶單元R1、多條位元線BL1、多條源極線SL1及多條字元線WL1。三維半導體元件的第2層半導體元件層t2包括多個電晶體T2、多個記憶單元R2、多條位元線BL2、多條源極線SL2及多條字元線WL2。第3層半導體元件層t3包括多個電晶體T3、多個記憶單元R3、多條位元線BL3、多條源極線SL3及多條字元線WL3。位元線BL1、BL2、BL3的末端、源極線SL1、SL2、SL3的末端、字元線WL1、WL2、WL3的末端可以分別呈階梯狀。
請參照圖6B，在位元線BL1、BL2、BL3的末端形成位元線接觸窗BC1、BC2、BC3。在源極線SL1、SL2、SL3的末端形成源極線接觸窗SC1、SC2、SC3。在字元線WL1、WL2、WL3的末端形成字元線接觸窗WC1、WC2、WC3。之後可以再進行後續的內連線等製程。
圖7A為本發明實施例之三維半導體元件的第一層半導體元件層的等效電路圖。圖7B為對圖7A所示之記憶體進行程式化操作的示意圖。
請參照圖7A、圖7B與表1，在對RRAM的記憶單元R，例如是R 2進行程式化以寫入資料“0”時，對WL 0施加電壓以致能WL 0，並其他的WL則施加0V。並且對SL 0施加正電壓，對BL 1及SL 1施加0V。由於SL1的電壓與BL 1的電壓相等（電位差為0），因此，即使致能WL 0，記憶單元R 3也不會程式化，因此可以避免記憶單元R 3對記憶單元R 2的誤動作（干擾）。在對記憶單元R 2行程式化以寫入資料“1”時，對WL 0施加程式化電壓以致能WL 0，其他的WL則施加0V，並且對SL 0施加0V，對BL 1及SL1施加相同的正電壓。由於SL1的電壓與BL1的電壓相等（電位差為0），因此，即使致能WL 0，記憶單元R 3也不會程式化，因此可以避免記憶單元R 3對記憶單元R 2的誤動作（干擾）。
表1
程式化的 記憶單元 程式化的資料 WL 0 WL 1 BL 0 BL 1 SL 0 SL 1
R 1 0 1 0 0 1 1 1
R 1 1 1 0 1 0 0 0
R 2 0 1 0 1 0 1 0
R 2 1 1 0 0 1 0 1
R 3 0 1 0 0 0 0 1
R 3 1 1 0 1 1 1 0
R 4 0 0 1 0 1 1 1
R 4 1 0 1 1 0 0 0
R 5 0 0 1 1 0 1 0
R 5 1 0 1 0 1 0 1
R 6 0 0 1 0 0 0 1
R 6 1 0 1 1 1 1 0
註：在WL 0、WL 1、BL 0、BL 1、SL 0、SL 1中，“1”表示施加程式化電壓；“0”表示施加0V電壓。
請參照圖7A與表2在讀取記憶單元R 2時，對WL 0施加讀取電壓以致能WL 0，其他的WL則施加0V，對SL 0施加0V，並對BL 1及SL 1施加參考電壓Vref，例如0.2V。由於SL 1的電壓與BL 1的電壓相等（電位差為0），因此，即使致能WL 0，也不會讀取記憶單元R 3，故可以避免記憶單元R 3對記憶單元R 2的誤動作（干擾）。
表2
讀取的記憶單元 WL 0 WL 1 BL 0 BL 1 SL 0 SL 1
R 1 1 0 V ref 0 0 0
R 2 1 0 0 V ref 0 V ref
R 3 1 0 V ref V ref V ref 0
R 4 0 1 V ref 0 0 0
R 5 0 1 0 V ref 0 V ref
R 6 0 1 V ref V ref V ref 0
註：在WL 0、WL 1、BL 0、BL 1、SL 0、SL 1中，“1”表示施加讀取電壓；“0”表示施加0V電壓；“V ref”表示施加參考電壓。
綜上所述，本發明實施例提出的三維半導體元件具有堆疊的多層半導體層，每一層半導體元件層有具有多個垂直通道的電晶體以及設置在閘極結構的側壁旁的多個RRAM。每一層半導體元件層具有平坦的表面，易於下一層半導體元件層的製作。而且此記憶元件為一電晶體一記憶單元（1T1R），因此可以避免潛行路徑的問題。
100:基底 102、114、130:絕緣層 104:閘極導體層 108:半導體層 108’:淡摻雜區 108’’:濃摻雜區 106:閘介電層 116、126:阻障層 118、128:導體層 120:接觸窗孔 122:填充層 BC1、BC2、BC3:位元線接觸窗 BE:第一電極層 BL1、BL2、BL3:位元線 CH1、CH2:通道層 CP1、CP2:蓋層 D:汲極區 HM1、HM2、HM2’、HM3、HM3’、HM3’’、HM4、HM5、HM6、HM6’、HM7:硬罩幕層 OP1、OP2、OP3、OP4、OP5:開口 P1、P2、P3:部分 PL1、PL2、PL3、PL4、PL5:平坦層 PR1、PR2、PR3、PR4、PR5、PR6:光阻圖案 R、R1、R2、R3:記憶單元 S:源極區 SC1、SC2、SC3:源極線接觸窗 SK1:堆疊結構 SK2:堆疊層 SL1、SL2、SL3:源極線 SP1、SP2、SP3、SP4:間隙壁 Tr1、Tr2、Tr3、Tr 1、Tr 2:電晶體 T1、T2、T3:溝渠 Tw、Tn:厚度 TE:第二電極層 TMO:可變電阻層 WC1、WC2、WC3:字元線接觸窗 WL、WL1、WL2、WL3:字元線 X、Y:方向 t1、t2、t3:半導體元件層 A-A’、B-B’、C-C’、D-D’:線
圖1A至圖1M為圖5A至圖5E的A-A’線的剖面圖。 圖2A至圖2G為圖5A至圖5E的B-B’線的剖面圖。 圖3A至圖3N為圖5A至圖5E的C-C’線的剖面圖。 圖3O為本發明實施例之三維半導體元件的剖面示意圖。 圖4為圖5B的D-D’線的剖面圖。 圖5A至圖5E是依照本發明的實施例的一種三維半導體元件的第一層半導體元件層的部分的製造流程的上視圖。 圖6A與圖6B是依照本發明的實施例的一種三維半導體元件的第一層半導體元件層的另一部分的製造流程的立體示意圖。 圖7A為本發明實施例之三維半導體元件的第一層半導體元件層的等效電路圖。 圖7B為對圖7A所示之記憶體的部分記憶單元進行程式化操作的示意圖。
Tr1、Tr2、Tr3:電晶體
R1、R2、R3:記憶單元
BL1、BL2、BL3:位元線
SL1、SL2、SL3:源極線
WL1、WL2、WL3:字元線
WC1、WC2、WC3:字元線接觸窗
t1、t2、t3:半導體元件層

Claims (12)

  1. 一種三維半導體元件，包括多層半導體元件層，位於基底上，其中每一半導體元件層包括：第一電晶體，包括：第一堆疊結構，位於所述基底上，所述第一堆疊結構包括第一絕緣層與第一閘極導體層；第一閘介電層，環繞所述第一堆疊結構的側壁；第一半導體層，環繞所述第一閘介電層的側壁；第一通道層，位於所述第一半導體層中；以及第一源極區與第一汲極區位於所述第一通道層兩側的所述第一半導體層中；第一電阻式隨機存取記憶體(RRAM)單元，在所述第一電晶體的所述第一半導體層的第一側壁上且與所述第一汲極區連接；第二電晶體，包括：所述第一堆疊結構；第二通道層，位於所述第一半導體層中，與所述第一通道層相對設置，其中，所述第一堆疊結構夾在所述第一通道層與所述第二通道層之間；以及第二源極區與第二汲極區位於所述第二通道層兩側的所述第一半導體層中；以及第二RRAM單元，位於所述第一半導體層的第二側壁上且與 所述第二汲極區連接。
  2. 如請求項1所述的三維半導體元件，其中所述第一RRAM單元的第一電極與所述第一汲極區的側壁接觸；所述第二RRAM單元的第一電極與所述第二汲極區的側壁接觸。
  3. 如請求項1所述的三維半導體元件，其中所述每一半導體元件層更包括：第三電晶體與第四電晶體，包括：第二堆疊結構，位於所述基底上，與所述第一堆疊結構相鄰；第二閘介電層，環繞所述第二堆疊結構的側壁第二半導體層，環繞所述第二閘介電層的側壁；第三通道層與第四通道層，位於所述第二半導體層中；第三源極區與第三汲極區，位於所述第三通道層兩側的所述第二半導體層中；第四源極區與第四汲極區，位於所述第四通道層兩側的所述第二半導體層中；第三RRAM單元，位於所述第二半導體層的第一側壁；以及第四RRAM單元，位於所述第二半導體層的第二側壁。
  4. 如請求項3所述的三維半導體元件，其中所述每一半導體元件層更包括：字元線，電性連接所述第一堆疊結構的所述第一閘極導體層以及所述第二堆疊結構的第二閘極導體層。
  5. 如請求項3所述的三維半導體元件，其中所述每一半導體元件層更包括位元線，位於所述第一半導體層與所述第二半導體層之間，且電性連接所述第一、所述第二、所述第三以及所述第四RRAM單元的多個第二電極。
  6. 如請求項3所述的三維半導體元件，其中所述每一半導體元件層更包括：第一源極線，其電性連接位於所述第一半導體層中的所述第一源極區與所述第二源極區；以及第二源極線，其電性連接位於所述第二半導體層中的所述第三源極區與所述第四源極區。
  7. 一種三維半導體元件的製造方法，包括形成多層半導體元件層於基底上，其中形成每一半導體元件層包括：形成第一電晶體，包括：形成第一堆疊結構，於所述基底上，所述第一堆疊結構包括第一絕緣層與第一閘極導體層；形成第一閘介電層，環繞所述第一堆疊結構的側壁；形成第一半導體層，環繞所述第一閘介電層的側壁；形成第一源極區與第一汲極區，於所述第一半導體層中，其中所述第一源極區與所述第一汲極區之間定義出第一通道層；形成第一RRAM單元，於所述第一半導體層的第一側壁上且與所述第一汲極區連接； 形成第二電晶體，包括：形成第二通道層，於所述第一半導體層中，與所述第一通道層相對設置，其中，所述第一堆疊結構夾在所述第一通道層與所述第二通道層之間；以及形成第二源極區與第二汲極區，於所述第二通道層兩側的所述第一半導體層中；以及形成第二RRAM單元，於所述第一半導體層的第二側壁上且與所述第二汲極區連接。
  8. 如請求項7所述的三維半導體元件的製造方法，其中所述第一RRAM單元的第一電極與所述第一汲極區的側壁接觸；所述第二RRAM單元的第一電極與所述第二汲極區的側壁接觸。
  9. 如請求項7所述的三維半導體元件的製造方法，其中形成所述每一半導體元件層更包括：形成第三電晶體與第四電晶體，包括：形成第二堆疊結構，位於所述基底上，與所述第一堆疊結構相鄰；形成第二閘介電層，環繞所述第二堆疊結構的側壁形成第二半導體層，環繞所述第二閘介電層的側壁；形成第三通道層與第四通道層，位於所述第二半導體層中；形成第三源極區與第三汲極區，於所述第三通道層兩側的所述第二半導體層中； 形成第四源極區與第四汲極區，於所述第四通道層兩側的所述第二半導體層中；形成第三RRAM單元，位於所述第二半導體層的第一側壁；以及形成第四RRAM單元，位於所述第二半導體層的第二側壁。
  10. 如請求項9所述的三維半導體元件的製造方法，其中形成所述每一層更包括：形成字元線，所述字元線電性連接所述第一堆疊結構的所述第一閘極導體層以及所述第二堆疊結構的第二閘極導體層。
  11. 如請求項9所述的三維半導體元件的製造方法，其中形成所述每一層更包括形成位元線，於所述第一半導體層與所述第二半導體層之間，所述位元線電性連接所述第一、所述第二、所述第三以及所述第四RRAM單元的多個第二電極。
  12. 如請求項9所述的三維半導體元件的製造方法，其中形成所述每一半導體元件層更包括：形成第一源極線，電性連接位於所述第一半導體層中的所述第一源極區與所述第二源極區；以及形成第二源極線，電性連接位於所述第二半導體層中的所述第三源極區與所述第四源極區。
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