TWI768572B - 記憶陣列及其製造方法 - Google Patents

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Abstract

揭露包括虛擬導電線的三維(3D)記憶陣列及其形成方 法。在實施例中，一種記憶陣列包括位於半導體基板之上的鐵電(FE)材料，所述鐵電材料包括與字元線接觸的垂直側壁；位於鐵電材料之上的氧化物半導體(OS)層，所述氧化物半導體層接觸源極線及位元線，所述鐵電材料位於氧化物半導體層與字元線之間；電晶體，包括鐵電材料的一部分、字元線的一部分、氧化物半導體層的一部分、源極線的一部分及位元線的一部分；以及位於電晶體與半導體基板之間的第一虛擬字元線，所述鐵電材料更包括與第一虛擬字元線接觸的第一錐形側壁。

Description

記憶陣列及其製造方法
本發明實施例是有關於一種接地頂記憶陣列以及方法。
在電子應用(例如包括無線電、電視、手機及個人計算裝置)的積體電路中使用半導體記憶體。半導體記憶體包括兩大類別：揮發性記憶體以及非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。由於SRAM及DRAM在其斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體在其斷電時可保存其上所儲存的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(ferroelectric random access memory，FERAM或FRAM)。FERAM的優點包括寫入/讀取速度快且尺寸小。
本發明實施例提供一種記憶陣列以及方法，其可減少在記憶陣列之上的各層中形成的記憶胞之間的變化，減少裝置缺陷，且得到改善的效能。
本發明實施例的一種記憶陣列包括：位於半導體基板之上的鐵電(FE)材料，所述鐵電材料包括與字元線接觸的垂直側壁；位於所述鐵電材料之上的氧化物半導體(OS)層，所述氧化物半導體層接觸源極線及位元線，所述鐵電材料位於所述氧化物半導體層與所述字元線之間；電晶體，包括所述鐵電材料的一部分、所述字元線的一部分、所述氧化物半導體層的一部分、所述源極線的一部分及所述位元線的一部分；以及位於所述電晶體與所述半導體基板之間的第一虛擬字元線，所述鐵電材料更包括與所述第一虛擬字元線接觸的第一錐形側壁。
本發明實施例的一種記憶陣列包括：位於半導體基板之上的一或多條下部虛擬字元線；位於所述下部虛擬字元線之上的一或多條字元線；位於所述字元線之上的一或多條上部虛擬字元線；源極線，延伸穿過所述下部虛擬字元線、所述字元線及所述上部虛擬字元線；位元線，延伸穿過所述下部虛擬字元線、所述字元線及所述上部虛擬字元線；以及一或多個電晶體，所述電晶體中的每一者包括所述字元線中的一者的一部分、所述源極線的一部分及所述位元線的一部分，所述上部虛擬字元線的寬度小於所述字元線的寬度，且所述上部虛擬字元線的長度小於所述字元線的長度。
本發明實施例的一種方法包括：在半導體基板之上形成多層式堆疊，所述多層式堆疊包括交替的導電層及介電層；將延伸穿過所述多層式堆疊的第一溝渠圖案化，所述第一溝渠的靠近所述半導體基板的第一部分具有第一錐形側壁，所述第一溝渠的第二部分具有垂直側壁，所述第一溝渠的遠離所述半導體基板的第三部分具有第二錐形側壁，所述垂直側壁自所述第一錐形側壁延伸至所述第二錐形側壁，將所述第一溝渠圖案化界定鄰近所述第一部分的底部虛擬字元線、鄰近所述第二部分的字元線及鄰近所述第三部分的頂部虛擬字元線；沿著所述第一錐形側壁、所述垂直側壁、所述第二錐形側壁及所述第一溝渠的底表面沈積鐵電(FE)材料；在所述鐵電材料之上沈積氧化物半導體(OS)層，所述氧化物半導體層的第一部分、所述鐵電材料的第一部分及所述底部虛擬字元線的部分形成一或多個虛擬電晶體，且所述氧化物半導體層的第二部分、所述鐵電材料的第二部分及所述字元線的部分形成一或多個電晶體；將所述多層式堆疊圖案化，使得所述導電層及所述介電層在剖視圖中具有階梯形狀；以及形成電性耦合至所述一或多個電晶體的導電線。
為讓本發明實施例的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
50:基板
52、52A、52B、52C、52D、52E、52F、32G、52H、52I、52J、 52K:介電層
54、54A、54B、54C、54D、54E、54F、54G、54H、54I、54J、54K:導電層
56:第二圖案化遮罩
58:多層式堆疊
60、62、63、64、65、66、67、68:區
61:第四開口
69:階梯結構
72、72A、72B、72C、72D、72E、72F、72G、72H、72I、72J、72K、106、108:導電線
80:硬遮罩
82:第一圖案化遮罩
86:第一開口
90:鐵電(FE)材料
92:氧化物半導體(OS)層
98:第一介電材料
98A:第一介電層
98B:介電材料
100:第二開口
100A:頂部虛擬區
100B:功能記憶胞區
100C:底部虛擬區
102:第二介電材料
104:第三開口
110、110A、110B、110C、110D、110E、110F、110G、112:接觸件
200:記憶陣列
202:記憶胞
204:電晶體
206:箭頭
302:閘極介電層
304:閘極電極
306:源極/汲極區
308:閘極間隔件
310:第一ILD
312:第二ILD
314:源極/汲極接觸件
316:閘極接觸件
320:內連線結構
322:導電特徵
324:堆疊介電層
A-A’、B-B’、C-C’:橫截面/參考橫截面
T1、T2、T3、T4、T5、T6:組合厚度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各 個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A及圖1B示出根據一些實施例的記憶陣列的立體圖及電路圖。
圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23A、圖23B、圖23C、圖24、圖25A、圖25B、圖25C、圖25D、圖26及圖27是根據一些實施例的在記憶陣列製造中的各中間階段的剖視圖、俯視圖及立體圖。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例而非旨在進行限制。舉例而言，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵因而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下」、 「在...下方」、「下部的」、「在...上方」、「上部的」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可被另外定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供具有多個垂直堆疊記憶胞的三維(three-dimensional，3D)記憶陣列。每一記憶胞包括電晶體，其具有充當閘極電極的字元線區、充當第一源極/汲極電極的位元線區及充當第二源極/汲極電極的源極線區。每一電晶體更包括鐵電(ferroelectric，FE)閘極介電層及氧化物半導體(oxide semiconductor，OS)通道區。FE閘極介電層、OS通道區、位元線區及源極線區可形成於字元線區中所形成的凹槽中。凹槽的上部區及下部區可具有錐形側壁，所述錐形側壁的寬度在朝向形成有三維記憶陣列的基板的方向上變窄，而凹槽的中間區具有寬度實質上恆定的側壁。可在三維記憶陣列的鄰近錐形側壁的頂部層及底部層中形成虛擬記憶體層，此會減小三維記憶陣列中的不均勻性(non-uniformity)，減少裝置缺陷，並改善裝置效能。中間區中的字元線區可連接至導電接觸件，以形成功能記憶體裝置，而上部區及下部區(例如，虛擬記憶體層)中的字元線區不連接至導電接觸件，因此不包括功能記憶體裝置。
圖1A及圖1B示出根據一些實施例的記憶陣列200的實 例。圖1A示出三維視圖中的記憶陣列200的一部分的實例，且圖1B示出記憶陣列200的電路圖。記憶陣列200包括多個記憶胞202，所述多個記憶胞202可排列成列及行的柵格。記憶胞202可進一步垂直地堆疊以提供三維記憶陣列，由此增大裝置密度。記憶陣列200可設置在半導體晶粒的配線工程(back end of line，BEOL)中。舉例而言，記憶陣列200可設置於半導體晶粒的內連線層中(例如形成於半導體基板上的一或多個主動裝置(例如，電晶體)上方)。
在一些實施例中，記憶陣列200是快閃記憶陣列，例如非或記憶陣列(NOR memory array)等。記憶胞202中的每一者可包括具有鐵電(ferroelectric，FE)材料90的電晶體204。FE材料90可用作閘極介電質。在一些實施例中，電晶體204中的每一者的閘極電性耦合至相應的字元線(例如，導電線72)，電晶體204中的每一者的第一源極/汲極區電性耦合至相應的位元線(例如，導電線106)，且電晶體204中的每一者的第二源極/汲極區電性耦合至相應的源極線(例如，導電線108)。相應的源極線可將第二源極/汲極區中的每一者電性耦合至接地。記憶陣列200的同一水平列中的記憶胞202可共享共用字元線，而記憶陣列200的同一垂直行中的記憶胞202可共享共用源極線及共用位元線。
記憶陣列200包括多條垂直堆疊的導電線72(例如，字元線)，其中在導電線72中的相鄰的導電線72之間設置有介電層52。導電線72在與下伏(underlying)的基板(未在圖1A及圖1B 中單獨示出)的主表面平行的方向上延伸。導電線72可具有階梯式配置，使得下部導電線72長於上部導電線72且在側向上延伸超過上部導電線72的端點。舉例而言，在圖1A中，示出導電線72的多個堆疊層，其中最頂部的導電線72是最短的且最底部的導電線72是最長的。導電線72的相應的長度可在朝向下伏的基板的方向上增大。以此種方式，自記憶陣列200上方可觸及(accessible)導電線72中的每一者的一部分，且可對導電線72中的每一者的被暴露出的部分形成導電接觸。
記憶陣列200更包括多條導電線106(例如，位元線)及多條導電線108(例如，源極線)。導電線106及導電線108可各自在與導電線72垂直的方向上延伸。在導電線106及導電線108中的相鄰的導電線106與導電線108之間設置有第二介電材料102且第二介電材料102將所述相鄰的導電線106與導電線108隔離開。導電線106、相鄰的導電線108以及相交的導電線72界定記憶胞202中的每一者的邊界，並且在相鄰的記憶體胞202之間設置有第一介電材料98且第一介電材料98將所述相鄰的記憶胞202隔離開。在一些實施例中，導電線108電性耦合至接地。儘管圖1A示出導電線106相對於導電線108的特定放置，然而應理解，可將導電線106及導電線108的放置反轉(flipped)。
記憶陣列200亦可包括氧化物半導體(oxide semiconductor，OS)層92。OS層92可為記憶胞202的電晶體204提供通道區。舉例而言，當藉由對應的導電線72對電晶體204施 加適當的電壓(例如，較電晶體204的臨界電壓(Vth)大的電壓)時，對應的OS層92的鄰近導電線72的區可使電流能夠自對應的導電線106流動至對應的導電線108(例如，沿著箭頭206所指示的方向)。
FE材料90設置於導電線72與OS層92之間。FE材料90可為電晶體204提供閘極介電質。因此，記憶陣列200亦可被稱為鐵電隨機存取記憶體(FERAM)陣列。FE材料90可在兩個不同的方向中的一個方向上極化。可藉由在FE材料90兩端施加適當的電壓差動並產生適當的電場來改變FE材料90的極化方向。極化可相對局部化(例如，一般受限於(contained)於記憶胞202中的每一者的邊界內)，且FE材料90可連續延伸跨越多個記憶胞202。依據FE材料90的對應區的極化方向而定，特定電晶體204的臨界電壓會發生變化。因此，依據FE材料90的對應區的極化方向而定，數位值(例如，0或1)可儲存在電晶體204中。舉例而言，當FE材料90的區具有第一電性極化方向時，對應的電晶體204可具有相對低的臨界電壓，且當FE材料90的區具有第二電性極化方向時，對應的電晶體204可具有相對高的臨界電壓。所述兩個臨界電壓之間的差可被稱為臨界電壓移位。較大的臨界電壓移位使得讀取儲存於對應的記憶胞202中的數位值更容易(例如，更不容易出現錯誤)。
為對記憶胞202執行寫入操作，在FE材料90的與記憶胞202對應的區兩端施加寫入電壓。可例如藉由向對應的導電線 72(例如，對應的字元線)、對應的導電線106(例如，對應的位元線)及對應的導電線108(例如，對應的源極線)施加適當的電壓來施加寫入電壓。藉由在FE材料90的所述區兩端施加寫入電壓，可改變FE材料90的所述區的極化方向。因此，對應的電晶體204的臨界電壓可自低臨界電壓切換至高臨界電壓或者自高臨界電壓切換至低臨界電壓，且數位值可被儲存於記憶胞202中。由於導電線72在與導電線106及導電線108垂直的方向上延伸，因此可為寫入操作選擇各別的記憶胞202。
為對記憶胞202執行讀取操作，向對應的導電線72(例如，對應的字元線)施加讀取電壓(例如，低臨界電壓與高臨界電壓之間的電壓)。依據FE材料90的對應區的極化方向而定，可接通或可不接通記憶胞202的電晶體204。因此，導電線106可藉由導電線108(例如，可耦合至接地的源極線)放電或可不放電，且可確定儲存於記憶胞202中的數位值。由於導電線72在與導電線106及導電線108垂直的方向上延伸，因此可為讀取操作選擇各別的記憶胞202。
圖1A進一步示出用於後面的圖中的記憶陣列200的參考橫截面。橫截面A-A’沿著導電線72的縱向軸線且位於例如與電流流動跨越電晶體204的OS層92的方向平行的方向上。橫截面B-B’垂直於橫截面A-A’、導電線72的縱向軸線以及導電線106及導電線108的縱向軸線。橫截面B-B’延伸穿過第一介電材料98及第二介電材料102。橫截面C-C’平行於橫截面B-B’且延伸穿過導 電線106。為清晰起見，後續的圖是指該些參考橫截面。
圖2至圖27是根據一些實施例在記憶陣列200製造中的各中間階段的視圖。圖15至圖22、圖23A、圖24、圖25A、圖26、及圖27是沿著圖1中所示的參考橫截面A-A’示出。圖2至圖9、圖10B、圖11B、圖12B、圖13B、圖14B、圖23B、及圖25B是沿著圖1中所示的參考橫截面B-B’示出。圖13C、圖14C及圖23C以及圖25C是沿著圖1中所示的參考橫截面C-C’示出。圖10A、圖11A、圖12A、圖13A及圖14A示出俯視圖。圖25D示出立體圖。
在圖2中，提供基板50。基板50可為半導體基板，例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等，所述半導體基板可為經摻雜的(例如，用p型或n型摻雜劑)或未經摻雜的。基板50可為晶圓，例如矽晶圓。一般而言，SOI基板包括形成在絕緣體層上的半導體材料層。絕緣體層可為例如氧化物埋(buried oxide，BOX)層、氧化矽層等。絕緣體層設置在基板(其通常為矽或玻璃基板)上。亦可使用例如多層式基板或梯度基板等其他基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
圖2進一步示出可形成於基板50之上的電路。所述電路 包括位於基板50的頂表面處的電晶體。電晶體可包括位於基板50的頂表面之上的閘極介電層302及位於閘極介電層302之上的閘極電極304。在基板50中在閘極介電層302及閘極電極304的相對兩側上設置有源極/汲極區306。閘極間隔件308沿著閘極介電層302的側壁形成且將源極/汲極區306與閘極電極304隔開適當的側向距離。電晶體可包括鰭型場效電晶體(fin field effect transistor，FinFET)、奈米結構(例如，奈米片、奈米線、環繞式閘極(gate-all-around)等)、FET(奈米FET)、平面FET、類似結構或其組合，且可藉由先閘極製程(gate-first process)或後閘極製程(gate-last process)形成電晶體。
第一ILD 310環繞源極/汲極區306、閘極介電層302及閘極電極304且將源極/汲極區306、閘極介電層302及閘極電極304隔離開，且第二ILD 312位於第一ILD 310之上。源極/汲極接觸件314延伸穿過第二ILD 312及第一ILD 310且電性耦合至源極/汲極區306，且閘極接觸件316延伸穿過第二ILD 312且電性耦合至閘極電極304。在第二ILD 312、源極/汲極接觸件314及閘極接觸件316之上具有包括一或多個堆疊介電層324與形成於所述一或多個介電層324中的導電特徵322的內連線結構320。內連線結構320可電性連接至閘極接觸件316及源極/汲極接觸件314，以形成功能電路。在一些實施例中，由內連線結構320形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2 論述形成於基板50之上的電晶體，然而亦可形成其他主動裝置(例如，二極體等)及/或被動裝置(例如，電容器、電阻器等)作為功能電路的部件。
在圖3中，在圖2所示結構之上形成多層式堆疊58。出於簡單及清晰的目的，可自後續的圖式省略基板50、電晶體、ILD及內連線結構320。儘管多層式堆疊58被繪示為與內連線結構320的介電層324接觸，然而可在基板50與多層式堆疊58之間設置任意數目的中間層。舉例而言，可在基板50與多層式堆疊58之間設置包括位於絕緣層(例如，低介電常數(low-k)介電層)中的導電特徵的一或多個內連線層。在一些實施例中，可將導電特徵圖案化以為基板50及/或記憶陣列200(參見圖1A及圖1B)上的主動裝置提供電源、接地及/或訊號線。
多層式堆疊58包括介電層52A至52K(被統稱為介電層52)與導電層54A至54K(被統稱為導電層54)的交替層。在後續步驟中可將導電層54圖案化以界定導電線72(例如，字元線)。導電層54可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等，且介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。導電層54及介電層52可各自使用例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、電漿增強型化學氣相沈積(plasma enhanced CVD，PECVD)等形成。儘管圖3示出特定數目的導電 層54及介電層52，然而其他實施例可包括不同數目的導電層54及介電層52。
在圖4中，在多層式堆疊58之上沈積硬遮罩80，且在硬遮罩80之上形成第一圖案化遮罩82，例如圖案化光阻。硬遮罩80可包含例如氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。第一圖案化遮罩82可藉由使用旋塗等在硬遮罩80之上沈積感光層來形成。然後可藉由將感光層暴露於圖案化能量源(例如，圖案化光源)，並對感光層進行顯影以移除第二感光層的被暴露或未暴露的部分來對感光層進行圖案化，由此形成第一圖案化遮罩82。
在圖5中，在硬遮罩80中形成第一開口86。可使用例如濕式或乾式蝕刻、反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻或其組合等合適的蝕刻製程將第一圖案化遮罩82的圖案轉移至硬遮罩80。合適的蝕刻製程可為各向異性(anisotropic)的。在硬遮罩80中形成第一開口86之後，可藉由例如灰化製程、剝除製程、類似製程或其組合等合適的製程來移除第一圖案化遮罩82。
在圖6中，使第一開口86延伸穿過多層式堆疊58。可使用例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合等合適的蝕刻製程將硬遮罩80的圖案轉移至多層式堆疊58。合適的蝕刻製程可為各向異性的。第一開口86將導電層54A至54K分成導電線72A至72K(例如，字元線，被統稱為導電線72)。例如，藉由 穿過導電層54蝕刻第一開口86，相鄰的導電線72可彼此隔開。
如圖6所示，用於形成第一開口86的蝕刻製程可使第一開口86的部分形成有錐形側壁。例如，第一開口86的鄰近導電線72A、72J及72K以及介電層52A、52B、52J及52K的部分可具有錐形側壁，而第一開口86的鄰近導電線72B至72I及介電層52C-52I的部分可具有實質上垂直的側壁。在第一開口86的具有錐形側壁的部分中形成通道區可導致通道區的特性(例如，臨界電壓等)變化且不太可靠，此可能導致隨後形成的電晶體及記憶胞中的裝置缺陷。因此，可隨後在第一開口86的具有錐形側壁的部分中形成虛擬電晶體(例如，非功能裝置)，以減少所得裝置中的裝置缺陷，而在第一開口86的具有垂直側壁的部分中形成功能電晶體。
圖7至圖10B示出在第一開口86中形成用於電晶體204(參見圖1A)的通道區並將其圖案化。圖7至9及圖10B示出圖1A所示的參考橫截面B-B’。圖10A示出俯視圖。
在圖7中，移除硬遮罩80，且在第一開口86中沈積FE材料90、OS層92及第一介電層98A。硬遮罩80可藉由例如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合等合適的製程來移除。
FE材料90可沿著導電線72及介電層52的側壁以及沿著導電線72K及基板50的頂表面共形地沈積在第一開口86中。FE材料90可包括能夠藉由在FE材料90兩端施加適當的電壓差 動(voltage differential)而在兩個不同的極化方向之間切換的材料。例如，FE材料90可為高介電常數(high-k)介電材料，例如鉿(Hf)系介電材料等。在一些實施例中，FE材料90包括氧化鉿、氧化鉿鋯、矽摻雜氧化鉿等。在一些實施例中，FE材料90可為包括位於兩個SiOx層之間的SiNx層的多層式結構(例如，ONO結構)。在一些實施例中，FE材料90可包括不同的鐵電材料或不同類型的記憶材料。FE材料90可藉由CVD、PVD、ALD、PECVD等來沈積。
OS層92共形地沈積在第一開口86中FE材料90之上。OS層92包含適於為電晶體204(參見圖1A)提供通道區的材料。例如，OS層92可包含氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO)、氧化銦鋅(InZnO)、氧化銦錫(ITO)及其組合等。OS材料92可藉由CVD、PVD、ALD、PECVD等來沈積。OS層92可在FE材料90之上沿著第一開口86的側壁及底表面延伸。
第一介電層98A沈積在第一開口86中OS層92之上。第一介電層98A可包含例如氧化矽、氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。第一介電層98A可在OS層92之上沿著第一開口86的側壁及底表面延伸。
在圖8中，移除第一開口86中的第一介電層98A及OS層92的底部部分。在一些實施例中，第一介電層98A的底部部分可使用合適的微影及蝕刻製程來移除。蝕刻可為任何合適的蝕刻 製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。合適的蝕刻製程可為各向異性的。
然後，可使用第一介電層98A作為遮罩來蝕刻第一開口86中的OS層92的底部部分。OS層92的底部部分可使用例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合等任何合適的蝕刻製程來蝕刻。合適的蝕刻製程可為各向異性的。蝕刻OS層92可暴露出FE材料90的位於第一開口86的底表面上的部分。因此，OS層92的位於第一開口86的相對側壁上的部分可彼此隔開，此會改善記憶陣列200(參見圖1A)的記憶胞202之間的隔離。
在圖9中，在第一介電層98A之上沈積填充第一開口86的剩餘部分的額外介電材料98B。額外介電材料98B可由與第一介電層98A相同或相似的材料且藉由與其相同或相似的製程來形成。額外介電材料98B及第一介電層98A可被統稱為第一介電材料98。
在圖10A及圖10B中，第一介電材料98、OS層92、FE材料90及導電線72K的頂表面藉由合適的平坦化製程而被平坦化。合適的平坦化製程可為化學機械研磨(CMP)、回蝕(etch-back)製程、其組合等。如圖10B所示，合適的平坦化製程暴露出多層式堆疊58，使得在合適的平坦化製程完成之後，多層式堆疊58的頂表面(例如，導電線72K的頂表面)、第一介電材料98的頂表面、OS層92的頂表面及FE材料90的頂表面是齊平的。
圖11A至圖14C示出製造記憶陣列200中的導電線106 及導電線108(例如，源極線及位元線)的中間步驟。導電線106及導電線108可在與導電線72垂直的方向上延伸，因而可為讀取及寫入操作選擇記憶陣列200的各別胞元。圖11A、圖12A、圖13A及圖14A示出俯視圖。圖11B、圖12B、圖13B及圖14B示出圖1A所示的參考橫截面B-B’。圖13C及圖14C示出圖1A所示的參考橫截面C-C’。
在圖11A及圖11B中，穿過第一介電材料98及OS層92圖案化出第二開口100。可使用合適的微影及蝕刻製程在第一介電材料98及OS層92中圖案化出第二開口100。蝕刻製程可為任何可接受的蝕刻製程，例如藉由濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。第二開口100可設置在FE材料90的相對的側壁之間，且可暴露出FE材料90的側壁及底表面。第二開口100可將記憶陣列200(參見圖1A)中的記憶胞202的相鄰堆疊實體地隔開。
在圖12A及圖12B中，第二介電材料102沈積在第二開口100中並填充第二開口100。第二介電材料102可包括例如氧化矽、氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。第二介電材料102可在FE材料90之上沿著第二開口100的側壁及底表面延伸。在沈積第二介電材料102之後，可執行合適的平坦化製程(例如，CMP、回蝕等)來移除第二介電材料102的多餘部分。如圖12B所示，在平坦化製程之後，多層式堆疊58、FE材料90、OS層92、第一介電材料98及第二介電材料102的 頂表面可為實質上齊平的(例如，在製程變化內)。
在一些實施例中，可選擇第一介電材料98及第二介電材料102的材料，使得可相對於彼此選擇性地蝕刻第一介電材料98及第二介電材料102。例如，在一些實施例中，第一介電材料98是氧化物，且第二介電材料102是氮化物。在一些實施例中，第一介電材料98是氮化物，且第二介電材料102是氧化物。其他材料亦是可能的。
在圖13A至圖13C中，穿過第一介電材料98圖案化出第三開口104。可使用合適的微影及蝕刻製程穿過第一介電材料98圖案化出第三開口104。蝕刻製程可為任何可接受的蝕刻製程，例如藉由濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻製程可使用蝕刻第一介電材料98而不會顯著蝕刻第二介電材料102、OS層92及FE材料90的蝕刻劑。第三開口104的圖案可對應於隨後形成的導電線(例如導電線106及導電線108，配合圖14A至圖14C論述於下)。在一些實施例中，第一介電材料98的部分可保留在每對第三開口104之間，且第二介電材料102可設置在相鄰對的第三開口104之間。
在圖14A至圖14C中，用導電材料填充第三開口104，以形成導電線106及導電線108。導電線106及導電線108可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等，其可使用例如CVD、ALD、PVD、PECVD等來形成。在沈積導電材料之後，可執行合適的平坦化製程(例如，CMP、回蝕等) 來移除導電材料的多餘部分，由此形成導電線106及導電線108。如圖14B及圖14C所示，在平坦化製程之後，多層式堆疊58、FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的頂表面可為實質上齊平的(例如，在製程變化內)。
導電線106可對應於記憶陣列200中的位元線，且導電線108可對應於記憶陣列200中的源極線。此外，導電線106及導電線108可為記憶陣列200中的電晶體204提供源極/汲極電極。儘管圖14C示出僅示出導電線106的剖視圖，但導電線108的剖視圖可為相似的。
圖15至圖22是根據一些實施例在製造記憶陣列200的階梯結構中的各中間階段的視圖。圖15至圖22示出圖1A所示的參考橫截面A-A’。儘管階梯結構被論述為在形成用於電晶體204、導電線106及導電線108的通道區之後形成，但在一些實施例中，階梯結構可在形成用於電晶體204、導電線106及導電線108的通道區之前形成。例如，階梯結構可在圖4至圖14C中闡述的製造步驟之前被圖案化。在先階梯(staircase-first)及後階梯(staircase-last)實施例中可使用相同或相似的製程。
在圖15中，在多層式堆疊58之上形成第二圖案化遮罩56(例如圖案化光阻)，且蝕刻多層式堆疊58的被第二圖案化遮罩56暴露出的部分。第二圖案化遮罩56可藉由使用旋塗等在多層式堆疊58之上沈積感光層來形成。然後可藉由將感光層暴露於 圖案化能量源(例如，圖案化光源)，並對感光層進行顯影以移除第二感光層的被暴露或未暴露的部分來對感光層進行圖案化，由此形成第二圖案化遮罩56。可將第二圖案化遮罩56圖案化以覆蓋多層式堆疊58的其中形成有FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的部分，使得所述部分在製造階梯結構期間受到保護。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻製程可移除區60中的導電線72K、72J及72I以及介電層52K、52J及52I的部分，以界定第四開口61。由於導電線72及介電層52具有不同的材料組成，因此用於移除該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到期望的深度之後，可使用定時蝕刻(timed etch)製程來停止對第四開口61的蝕刻。在所得結構中，導電線72H被暴露在區60中。
在圖16中，對第二圖案化遮罩56進行修整以暴露出多層式堆疊58的額外部分。可使用可接受的微影技術來對第二圖案化遮罩56進行修整(trimming)。作為修整的結果，第二圖案化遮 罩56的寬度減小，且多層式堆疊58的位於區60及區62中的部分被暴露出。例如，區62中的導電線72K的頂表面及區60中的導電線72H的頂表面可被暴露出。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻可將第四開口61進一步延伸至多層式堆疊58中。由於導電線72及介電層52具有不同的材料組成，因此用於移除該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到期望的深度之後，可使用定時蝕刻製程來停止對第四開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未蝕刻部分充當下伏的層的遮罩，且結果，導電線72K、72J及72I以及介電層52K、52J及52I的先前的圖案(參見圖15)可轉移至下伏的導電線72H及下伏的介電層52H。在所得結構中，導電線72J暴露在區62中，且導電線72G暴露在區60中。
在圖17中，對第二圖案化遮罩56進行修整以暴露出多層式堆疊58的額外部分。可使用可接受的微影技術來對第二圖案化遮罩56進行修整。作為修整的結果，第二圖案化遮罩56的寬 度減小，且多層式堆疊58的位於區60、區62及區63中的部分被暴露出。例如，區63中的導電線72K的頂表面、區62中的導電線72J的頂表面及區60中的導電線72G的頂表面可被暴露出。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻可將第四開口61進一步延伸至多層式堆疊58中。由於導電線72及介電層52具有不同的材料組成，因此用於移除該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到期望的深度之後，可使用定時蝕刻製程來停止對第四開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未蝕刻部分充當下伏的層的遮罩，且結果，導電線72K至72H以及介電層52K至52H的先前的圖案(參見圖16)可轉移至下伏的導電線72J及72G以及下伏的介電層52J及52G。在所得結構中，導電線72J暴露在區62中，導電線72I暴露在區62中，且導電線72F暴露在區60中。
在圖18中，對第二圖案化遮罩56進行修整以暴露出多層式堆疊58的額外部分。可使用可接受的微影技術來對第二圖案 化遮罩56進行修整。作為修整的結果，第二圖案化遮罩56的寬度減小，且多層式堆疊58的位於區60、區62、區63及區64中的部分被暴露出。例如，區64中的導電線72K的頂表面、區63中的導電線72J的頂表面、區62中的導電線72I的頂表面及區60中的導電線72F的頂表面可被暴露出。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻可將第四開口61進一步延伸至多層式堆疊58中。由於導電線72及介電層52具有不同的材料組成，因此用於移除該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到期望的深度之後，可使用定時蝕刻製程來停止對第四開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未蝕刻部分充當下伏的層的遮罩，且結果，導電線72K至72G以及介電層52K至52G的先前的圖案(參見圖17)可轉移至下伏的導電線72J、72I及72F以及下伏的介電層52J、52I及52F。在所得結構中，導電線72J暴露在區64中，導電線72I暴露在區63中，導電線72H暴露在區62中，且導電線72E暴露在區60中。
在圖19中，對第二圖案化遮罩56進行修整以暴露出多層式堆疊58的額外部分。可使用可接受的微影技術來對第二圖案化遮罩56進行修整。作為修整的結果，第二圖案化遮罩56的寬度減小，且多層式堆疊58的位於區60、區62、區63、區64及區65中的部分被暴露出。例如，區65中的導電線72K的頂表面、區64中的導電線72J的頂表面、區63中的導電線72I的頂表面、區62中的導電線72H的頂表面及區60中的導電線72E的頂表面可被暴露出。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻可將第四開口61進一步延伸至多層式堆疊58中。由於導電線72及介電層52具有不同的材料組成，因此用於移除該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到期望的深度之後，可使用定時蝕刻製程來停止對第四開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未蝕刻部分充當下伏的層的遮罩，且結果，導電線72K至72F以及介電層52K至52F的先前的圖案(參見圖18)可轉移至下伏的導電線72J、 72I、72H及72E以及下伏的介電層52J、52I、52H及52E。在所得結構中，導電線72J暴露在區65中，導電線72I暴露在區64中，導電線72H暴露在區63中，導電線72G暴露在區62中，且導電線72D暴露在區60中。
在圖20中，對第二圖案化遮罩56進行修整以暴露出多層式堆疊58的額外部分。可使用可接受的微影技術來對第二圖案化遮罩56進行修整。作為修整的結果，第二圖案化遮罩56的寬度減小，且多層式堆疊58的位於區60、區62、區63、區64、區65及區66中的部分被暴露出。例如，區66中的導電線72K的頂表面、區65中的導電線72J的頂表面、區64中的導電線72I的頂表面、區63中的導電線72H的頂表面、區62中的導電線72G的頂表面以及區60中的導電線72D的頂表面可被暴露出。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻可將第四開口61進一步延伸至多層式堆疊58中。由於導電線72及介電層52具有不同的材料組成，因此用於移除該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到 期望的深度之後，可使用定時蝕刻製程來停止對第四開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未蝕刻部分充當下伏的層的遮罩，且結果，導電線72K至72E以及介電層52K至52E的先前的圖案(參見圖19)可轉移至下伏的導電線72J、72I、72H、72G及72D以及下伏的介電層52J、52I、52H、52G及52D。在所得結構中，導電線72J暴露在區66中，導電線72I暴露在區65中，導電線72H暴露在區64中，導電線72G暴露在區63中，導電線72F暴露在區62中，且導電線72C暴露在區60中。
在圖21中，對第二圖案化遮罩56進行修整以暴露出多層式堆疊58的額外部分。可使用可接受的微影技術來對第二圖案化遮罩56進行修整。作為修整的結果，第二圖案化遮罩56的寬度減小，且多層式堆疊58的位於區60、區62、區63、區64、區65、區66及區67中的部分被暴露出。例如，區67中的導電線72K的頂表面、區66中的導電線72J的頂表面、區65中的導電線72I的頂表面、區64中的導電線72H的頂表面、區63中的導電線72G的頂表面、區62中的導電線72F的頂表面以及區60中的導電線72C的頂表面可被暴露出。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻可將第四開口61進一步延伸至多層式堆疊58中。由於導電線72及介電層52具有不同的材料組成，因此用於移除 該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到期望的深度之後，可使用定時蝕刻製程來停止對第四開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未蝕刻部分充當下伏的層的遮罩，且結果，導電線72K至72D以及介電層52K至52D的先前的圖案(參見圖20)可轉移至下伏的導電線72J、72I、72H、72G、72F及72C以及下伏的介電層52J、52I、52H、52G、52F及52C。在所得結構中，導電線72J暴露在區67中，導電線72I暴露在區66中，導電線72H暴露在區65中，導電線72G暴露在區64中，導電線72F暴露在區63中，導電線72E暴露在區62中，且導電線72B暴露在區60中。
在圖22中，對第二圖案化遮罩56進行修整以暴露出多層式堆疊58的額外部分。可使用可接受的微影技術來對第二圖案化遮罩56進行修整。作為修整的結果，第二圖案化遮罩56的寬度減小，且多層式堆疊58的位於區60、區62、區63、區64、區65、區66、區67及區68中的部分被暴露出。例如，區68中的導電線72K的頂表面、區67中的導電線72J的頂表面、區66中的導電線72I的頂表面、區65中的導電線72H的頂表面、區64中的導電線72G的頂表面、區63中的導電線72F的頂表面、區62 中的導電線72E的頂表面以及區60中的導電線72B的頂表面可被暴露出。
然後，可使用第二圖案化遮罩56作為遮罩來蝕刻多層式堆疊58的被暴露的部分。蝕刻可為任何合適的蝕刻製程，例如濕式或乾式蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為各向異性的。蝕刻可將第四開口61進一步延伸至多層式堆疊58中。由於導電線72及介電層52具有不同的材料組成，因此用於移除該些層的被暴露的部分的蝕刻劑可為不同的。在一些實施例中，介電層52在蝕刻導電線72時充當蝕刻停止層，且導電線72在蝕刻介電層52時充當蝕刻停止層。結果，可選擇性地移除導電線72及介電層52的部分，而不移除多層式堆疊58的剩餘層，且第四開口61可延伸至期望的深度。作為另一選擇，在第四開口61達到期望的深度之後，可使用定時蝕刻製程來停止對第四開口61的蝕刻。此外，在蝕刻製程期間，導電線72及介電層52的未蝕刻部分充當下伏的層的遮罩，且結果，導電線72K至72C以及介電層52K至52C的先前圖案(參見圖21)可轉移至下伏的導電線72I、72H、72G、72F、72E、72D、72B及72A以及下伏的介電層52I、52H、52G、52F、52E、52D、52B及52A。在所得結構中，導電線72I暴露在區68中，導電線72H暴露在區67中，導電線72G暴露在區66中，導電線72F暴露在區65中，導電線72E暴露在區64中，導電線72D暴露在區63中，導電線72C暴露在區62中，且基板50暴露在區60中。
在圖23A至圖23C中，可例如藉由可接受的灰化或濕式剝除製程來移除第二圖案化遮罩56。因此，形成階梯結構69。階梯結構69包括介電層52及導電線72的交替層的堆疊。下部導電線72較長，並側向延伸超過上部導電線72。具體而言，導電線72C較導電線72D長，導電線72D較導電線72E長，導電線72E較導電線72F長，導電線72F較導電線72G長，導電線72G較導電線72H長，導電線72H較導電線72I長，且導電線72I較導電線72J及72K長。結果，在隨後的處理步驟中，可自階梯結構69上方至導電線72中的每一者形成導電接觸。
如圖23B及圖23C所示，在鄰近導電線72K、72I及72A以及介電層52K、52I、52B及52A的具有錐形輪廓的側壁形成FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108(未單獨示出，但其可類似於導電線106)的第一部分。此可導致FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的第一部分具有錐形側壁，且亦可導致FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的第一部分的厚度變化等。在FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的具有錐形輪廓的第一部分中形成電晶體204可導致電晶體204具有在設置在記憶陣列200的不同垂直高度(vetical level)處的電晶體204之間變化的裝置特性(例如，臨界電壓等)。因此，導電線72K、72J、72B及72A可為不連接至 基板50(參見例如圖3)上的導電接觸件或主動裝置的虛擬導電線，且形成在導電線72K、72I、72B及72A以及介電層52K、52I、52B及52A中的電晶體可為不連接至基板50(參見例如圖3)上的導電接觸件或主動裝置的虛擬電晶體(例如，非功能電晶體或裝置)。導電線72K及72J以及介電層52K及52J可被統稱為頂部虛擬區100A，且導電線72B及72A以及介電層52A及52B可被統稱為底部虛擬區100C。
如圖23B及圖23C進一步所示，在鄰近導電線72B至72I及介電層52C至52I的具有實質上垂直側壁的側壁形成FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108(未單獨示出，但其可類似於導電線106)的第二部分。FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的第二部分可具有垂直側壁及一致的厚度。此導致在FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的第二部分中形成的裝置相較於在FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的第一部分中形成的裝置而言，具有較少的裝置特性變化。如下面將更詳細論述的，導電接觸件可被形成為延伸至導電線72C至72I，使得功能電晶體(例如，電晶體204)及功能記憶胞(例如，記憶胞202)形成在導電線72C至72I以及FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的第二部分中。此可導致電晶體204及記 憶胞202具有較少的裝置變化、較少的裝置缺陷及改善的效能。導電線72I至72C及介電層52I至52C可被統稱為功能記憶胞區100B。此外，形成具有與導電線72C相同長度的導電線72K及72J以及形成具有與導電線72C相同長度的導電線72B及72A會減少形成階梯結構69所需的圖案化步驟的數目，以減少生產時間及成本。
如圖23A所示，導電線72K及72J以及介電層52K及52J(例如，頂部虛擬區100A)可具有組合厚度T1，導電線72I至72C及介電層52I至52C(例如，功能記憶胞區100B)可具有組合厚度T2，且導電線72B及72A以及介電層52A及52B(例如，底部虛擬區100C)可具有組合厚度T3。厚度T1可介於約50奈米至約300奈米的範圍內，厚度T2可介於約500奈米至約5,000奈米的範圍內，且厚度T3可介於約50奈米至約300奈米的範圍內。在一些實施例中，厚度T1可等於厚度T3；然而，在一些實施例中，厚度T1可大於或小於厚度T3。厚度T1與厚度T2的比率可介於約0.01至約0.6的範圍內，且厚度T3與厚度T2的比率可介於約0.01至約0.6的範圍內。儘管圖23A示出位於頂部虛擬區100A中的兩對導電線72及介電層52、位於底部虛擬區100C中的兩對導電線72及介電層52以及位於功能記憶胞區100B中的七對導電線72及介電層52，但在頂部虛擬區100A、功能記憶胞區100B及底部虛擬區100C中的每一者中可包括任意數目對的導電線72及介電層52。將頂部虛擬區100A、功能記憶胞區100B及底部虛擬區 100C的厚度保持在上述範圍內會確保記憶胞202形成有減小的變化，同時保持形成有記憶胞202的面積。
在圖24中，在多層式堆疊58之上沈積金屬間介電質(inter-metal dielectric，IMD)70。IMD 70可由介電材料形成，且可藉由例如CVD、電漿增強型CVD(PECVD)或可流動CVD(flowable CVD，FCVD)等任何合適的方法來沈積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。如圖24所示，IMD 70沿著導電線72A至72K的側壁、介電層52A至52K的側壁以及導電線72C至72K的頂表面延伸。
在沈積IMD 70之後，對IMD 70施加平坦化製程。在一些實施例中，平坦化製程可包括CMP、回蝕製程、其組合等。平坦化製程可用於將IMD 70的頂表面平坦化。在一些實施例(未單獨示出)中，可使用平坦化製程來暴露出多層式堆疊58的表面。例如，可使用平坦化製程來暴露出導電線72K的表面，使得導電線72K的頂表面與IMD 70的頂表面齊平。
在圖25A至圖25D中，形成延伸並電性耦合至導電線72的接觸件110A至110G(被統稱為接觸件110)。接觸件110電性耦合至功能記憶胞區100B中的導電線72C至72I，而沒有接觸件110電性耦合至底部虛擬區100C及頂部虛擬區100A中的導電線 72A、72B、72J及72K。因此，導電線72A、72B、72J及72K可為虛擬導電線。此外，在底部虛擬區100C及頂部虛擬區100A中形成的不電性耦合至接觸件110的裝置可為非功能裝置。
儘管沒有單獨示出，但接觸件110可電性耦合至在IMD 70之上延伸的金屬線。金屬線可在與IMD 70的頂表面平行的方向上延伸。金屬線可用於對接觸件110進行內連，且可提供與下伏的內連線結構320的連接。金屬線可設置在與圖25A至圖25C所示者不同的橫截面中。在一些實施例中，金屬線可設置在IMD 70中。金屬線可鄰近接觸件110，且可設置在IMD 70內的任何水平高度處。
如圖25A及25D所示，導電線72的階梯形狀在導電線72中的每一者上提供接觸件110著陸的表面。例如，由於各導電線72的長度在朝向下伏的基板的方向上增加，因此每一下伏的導電線72的部分沒有被上覆導電線72覆蓋，且接觸件110可延伸至導電線72中的每一者。由於導電線72A、72B、72J及72K是虛擬導電線，因此導電線72A、72B、72J及72K可不被圖案成階梯結構，此會節省圖案化步驟及完成的裝置中的空間，因而會降低成本並增大裝置密度。
形成接觸件110可包括例如使用微影與蝕刻的組合在IMD 70中圖案化出開口以暴露出導電線72的部分。在開口中形成例如擴散阻擋層、黏合層等襯裡(未單獨示出)及導電材料。襯裡可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、 銀、金、鎢、鈷、鋁、鎳等。可執行例如CMP等平坦化製程，以自IMD 70的表面移除多餘的材料。剩餘的襯裡及導電材料在開口中形成接觸件110。如圖25A所示，接觸件110A可延伸至導電線72C，接觸件110B可延伸至導電線72D，接觸件110C可延伸至導電線72E，接觸件110D可延伸至導電線72F，接觸件110E可延伸至導電線72G，接觸件110F可延伸至導電線72H，且接觸件110G可延伸至導電線72I。
在圖25A所示實施例中，導電線72K、72J、72B及72A是不電性耦合至接觸件110的虛擬導電線。如先前論述的，延伸穿過導電線72K、72I、72B及72A的FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108(未單獨示出，但其可類似於導電線106)的第一部分可具有錐形輪廓。在導電線72K、72J、72B及72A以及介電層52K、52J、52B及52A中形成的裝置可為非功能裝置，使得在該些層中不形成具有變化及缺陷的裝置。在導電線72C至72I及介電層52C至52I中形成記憶胞202會確保記憶胞202形成有較少的變化、較少的裝置缺陷及改善的裝置效能。
此外，在圖25A至圖25D中，形成延伸至並電性耦合至導電線106及導電線108(未單獨示出，但可類似於導電線106)的接觸件112。如圖25B及圖25C所示，接觸件112可被形成為延伸穿過IMD 70。接觸件112可使用與用於形成接觸件110的製程及材料相同或相似的製程及材料來形成。接觸件112可電性耦 合至金屬線(未單獨示出)，所述金屬線在與IMD 70的頂表面平行的方向上在IMD 70之上延伸。金屬線可用於對導電線106及導電線108進行內連，且可提供與下伏的內連線結構320的連接。
圖26示出其中頂部虛擬區100A僅包括導電線72J及介電層52J，且導電線72K及介電層52K被省略的實施例。接觸件110電性耦合至功能記憶胞區100B中的導電線72C至72I，且沒有接觸件110電性耦合至底部虛擬區100C及頂部虛擬區100A中的導電線72A、72B、及72J。因此，導電線72A、72B、及72J可為虛擬導電線。
如圖26所示，導電線72J以及介電層52J可具有組合厚度T4，導電線72I至72C及介電層52I至52C可具有組合厚度T5，且導電線72B及72A以及介電層52A及52B可具有組合厚度T6。厚度T4可介於約50奈米至約300奈米的範圍內，厚度T5可介於約500奈米至約5,000奈米的範圍內，且厚度T6可介於約50奈米至約300奈米的範圍內。儘管頂部虛擬區100A的厚度T4被示出為大於底部虛擬區100C的厚度T6，但厚度T6可等於或大於厚度T4。厚度T4與厚度T5的比率可介於約0.01至約0.6的範圍內，且厚度T6與厚度T5的比率可介於約0.01至約0.6的範圍內。儘管圖26示出位於頂部虛擬區100A中的一對導電線72及介電層52、位於底部虛擬區100C中的兩對導電線72及介電層52以及位於功能記憶胞區100B中的七對導電線72及介電層52，但在頂部虛擬區100A、功能記憶胞區100B及底部虛擬區100C中的每一者中 可包括任意數目對的導電線72及介電層52。例如，在一些實施例中，頂部虛擬區100A可包括較底部虛擬區100C更多對的導電線72及介電層52。
將頂部虛擬區100A、功能記憶胞區100B及底部虛擬區100C的厚度保持在上述範圍內會確保記憶胞202形成有較少的變化，同時保持形成有記憶胞202的面積。此外，頂部虛擬區100A及底部虛擬區100C的厚度可基於形成有FE材料90、OS層92、第一介電材料98、第二介電材料102、導電線106及導電線108的第一開口86的錐形部分的高度而彼此獨立地設定。
圖27示出其中階梯輪廓在頂部虛擬區100A及底部虛擬區100C的導電線72及介電層52中延續的實施例。例如，如圖27所示，導電線72K及介電層52K可具有較導電線72J及介電層52J更短的長度，且導電線72A及介電層52A可具有較導電線72B及介電層52B更長的長度。接觸件110電性耦合至功能記憶胞區100B中的導電線72C至72I，而沒有接觸件110電性耦合至底部虛擬區100C及頂部虛擬區100A中的導電線72A、72B、72J及72I。因此，導電線72A、72B、72J及72K可為虛擬導電線。
頂部虛擬區100A、功能記憶胞區100B及底部虛擬區100C的厚度可與上面關於圖23A所闡述者相同或相似。儘管圖27示出位於頂部虛擬區100A中的兩對導電線72及介電層52、位於底部虛擬區100C中的兩對導電線72及介電層52以及位於功能記憶胞區100B中的七對導電線72及介電層52，但在頂部虛擬區 100A、功能記憶胞區100B及底部虛擬區100C中的每一者中可包括任意數目對的導電線72及介電層52。
將頂部虛擬區100A、功能記憶胞區100B及底部虛擬區100C的厚度保持在上述範圍內會確保記憶胞202形成有較少的變化，同時保持形成有記憶胞202的面積。將階梯結構延續至頂部虛擬區100A及底部虛擬區100C中會為頂部虛擬區100A及底部虛擬區100C中的導電線72提供更大的隔離。
各實施例可達成多個優點。例如，在鄰近導電線、FE材料及OS層的具有錐形側壁的部分形成包括虛擬區的記憶陣列及在鄰近導電線、FE材料及OS層的具有垂直側壁的部分形成主動區會減少在記憶陣列之上的各層中形成的記憶胞之間的變化，減少裝置缺陷，且得到改善的效能。
根據實施例，一種記憶陣列包括：位於半導體基板之上的鐵電(FE)材料，所述鐵電材料包括與字元線接觸的垂直側壁；位於所述鐵電材料之上的氧化物半導體(OS)層，所述氧化物半導體層接觸源極線及位元線，所述鐵電材料位於所述氧化物半導體層與所述字元線之間；電晶體，包括所述鐵電材料的一部分、所述字元線的一部分、所述氧化物半導體層的一部分、所述源極線的一部分及所述位元線的一部分；以及位於所述電晶體與所述半導體基板之間的第一虛擬字元線，所述鐵電材料更包括與所述第一虛擬字元線接觸的第一錐形側壁。在實施例中，所述記憶陣列更包括位於所述電晶體之上的第二虛擬字元線，所述電晶體位於所述第 二虛擬字元線與所述半導體基板之間，所述鐵電材料更包括與所述第二虛擬字元線接觸的第二錐形側壁。在實施例中，所述鐵電材料的所述第二錐形側壁的相對的側壁之間的距離在朝向所述半導體基板的方向上減小。在實施例中，所述鐵電材料的所述第一錐形側壁的相對的側壁之間的距離在朝向所述半導體基板的方向上減小。在實施例中，所述記憶陣列更包括：功能記憶胞區，包括所述字元線及所述電晶體；以及位於所述功能記憶胞區與所述半導體基板之間的第一虛擬區，所述第一虛擬區包括所述第一虛擬字元線，所述第一虛擬區在與所述半導體基板的主表面垂直的第一方向上的厚度與所述功能記憶胞區在所述第一方向上的厚度的比率介於0.01至0.6之間。在實施例中，所述字元線在與所述半導體基板的主表面平行的第二方向上具有第一長度，所述第一虛擬字元線在所述第二方向上具有第二長度，且所述第二長度大於所述第一長度。在實施例中，所述記憶陣列更包括位於所述第一虛擬字元線與所述半導體基板之間的第二虛擬字元線，所述第二虛擬字元線在所述第二方向上具有等於所述第二長度的第三長度。
根據另一實施例，一種記憶陣列包括：位於半導體基板之上的一或多條下部虛擬字元線；位於所述下部虛擬字元線之上的一或多條字元線；位於所述字元線之上的一或多條上部虛擬字元線；源極線，延伸穿過所述下部虛擬字元線、所述字元線及所述上部虛擬字元線；位元線，延伸穿過所述下部虛擬字元線、所述字元線及所述上部虛擬字元線；以及一或多個電晶體，所述電晶體中的 每一者包括所述字元線中的一者的一部分、所述源極線的一部分及所述位元線的一部分，所述上部虛擬字元線的寬度小於所述字元線的寬度，且所述上部虛擬字元線的長度小於所述字元線的長度。在實施例中，所述字元線的所述寬度小於所述下部虛擬字元線的寬度，且所述字元線的所述長度小於所述下部虛擬字元線的長度。在實施例中，延伸穿過所述下部虛擬字元線及所述上部虛擬字元線的所述位元線及所述源極線的部分具有錐形側壁。在實施例中，延伸穿過所述字元線的所述位元線及所述源極線的部分具有垂直側壁。在實施例中，所述記憶陣列更包括下部虛擬區、位於所述下部虛擬區之上的功能記憶胞區及位於所述功能記憶胞區之上的上部虛擬區，所述下部虛擬字元線設置在所述下部虛擬區中，所述字元線及所述一或多個電晶體設置在所述功能記憶胞區中，所述上部虛擬字元線設置在所述上部虛擬區中，所述下部虛擬區的第一厚度與所述功能記憶胞區的第二厚度的比率介於0.01至0.6之間，且所述上部虛擬區的第三厚度與所述第二厚度的比率介於0.01至0.6之間。在實施例中，所述下部虛擬字元線包括第一虛擬字元線及第二虛擬字元線，所述第二虛擬字元線較所述第一虛擬字元線更遠離所述半導體基板，所述第二虛擬字元線的長度等於所述第一虛擬字元線的長度。在實施例中，所述下部虛擬字元線包括第一虛擬字元線及第二虛擬字元線，所述第二虛擬字元線較所述第一虛擬字元線更遠離所述半導體基板，所述第二虛擬字元線的長度小於所述第一虛擬字元線的長度。
根據又一實施例，一種方法包括：在半導體基板之上形成多層式堆疊，所述多層式堆疊包括交替的導電層及介電層；將延伸穿過所述多層式堆疊的第一溝渠圖案化，所述第一溝渠的靠近所述半導體基板的第一部分具有第一錐形側壁，所述第一溝渠的第二部分具有垂直側壁，所述第一溝渠的遠離所述半導體基板的第三部分具有第二錐形側壁，所述垂直側壁自所述第一錐形側壁延伸至所述第二錐形側壁，將所述第一溝渠圖案化界定鄰近所述第一部分的底部虛擬字元線、鄰近所述第二部分的字元線及鄰近所述第三部分的頂部虛擬字元線；沿著所述第一錐形側壁、所述垂直側壁、所述第二錐形側壁及所述第一溝渠的底表面沈積鐵電(FE)材料；在所述鐵電材料之上沈積氧化物半導體(OS)層，所述氧化物半導體層的第一部分、所述鐵電材料的第一部分及所述底部虛擬字元線的部分形成一或多個虛擬電晶體，且所述氧化物半導體層的第二部分、所述鐵電材料的第二部分及所述字元線的部分形成一或多個電晶體；將所述多層式堆疊圖案化，使得所述導電層及所述介電層在剖視圖中具有階梯形狀；以及形成電性耦合至所述一或多個電晶體的導電線。在實施例中，所述第一錐形側壁及所述第二錐形側壁的相對的側壁之間的寬度在朝向所述半導體基板的方向上變窄。在實施例中，所述底部虛擬字元線被圖案化有與所述字元線的最底部的字元線的長度相等的長度。在實施例中，所述字元線中的最底部的字元線被圖案化為第一長度，所述底部虛擬字元線中的最頂部的底部虛擬字元線被圖案化為第二長度，且所 述底部虛擬字元線中的最底部的底部虛擬字元線被圖案化為第三長度，所述第三長度大於所述第二長度，且所述第二長度大於所述第一長度。在實施例中，所述字元線中的最頂部的字元線被圖案化為第一長度，所述頂部虛擬字元線中的最底部的頂部虛擬字元線被圖案化為第二長度，且所述頂部虛擬字元線中的最頂部的頂部虛擬字元線被圖案化為第三長度，所述第一長度大於所述第二長度，且所述第二長度大於所述第三長度。在實施例中，所述第一部分具有第一高度，所述第二部分具有第二高度，所述第三部分具有第三高度，所述第一高度與所述第二高度的比率介於0.01至0.6之間，且所述第三高度與所述第二高度的比率介於0.01至0.6之間。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
52:介電層
72、106、108:導電線
90:鐵電(FE)材料
92:氧化物半導體(OS)層
98:第一介電材料
102:第二介電材料
200:記憶陣列
202:記憶胞
204:電晶體
206:箭頭

Claims (10)

  1. 一種記憶陣列，包括：位於半導體基板之上的鐵電(FE)材料，所述鐵電材料包括與字元線接觸的垂直側壁；位於所述鐵電材料之上的氧化物半導體(OS)層，所述氧化物半導體層接觸源極線及位元線，其中所述鐵電材料位於所述氧化物半導體層與所述字元線之間；電晶體，包括所述鐵電材料的一部分、所述字元線的一部分、所述氧化物半導體層的一部分、所述源極線的一部分及所述位元線的一部分；及位於所述電晶體與所述半導體基板之間的第一虛擬字元線，其中所述鐵電材料更包括與所述第一虛擬字元線接觸的第一錐形側壁。
  2. 如請求項1所述的記憶陣列，更包括位於所述電晶體之上的第二虛擬字元線，所述電晶體位於所述第二虛擬字元線與所述半導體基板之間，其中所述鐵電材料更包括與所述第二虛擬字元線接觸的第二錐形側壁，其中所述鐵電材料的所述第二錐形側壁的相對的側壁之間的距離在朝向所述半導體基板的方向上減小或者所述鐵電材料的所述第一錐形側壁的相對的側壁之間的距離在朝向所述半導體基板的方向上減小。
  3. 如請求項1所述的記憶陣列，更包括：包括所述字元線及所述電晶體的功能記憶胞區；及位於所述功能記憶胞區與所述半導體基板之間的第一虛擬區， 所述第一虛擬區包括所述第一虛擬字元線，其中所述第一虛擬區在與所述半導體基板的主表面垂直的第一方向上的厚度與所述功能記憶胞區在所述第一方向上的厚度的比率介於0.01至0.6之間。
  4. 如請求項1所述的記憶陣列，其中所述字元線在與所述半導體基板的主表面平行的第二方向上具有第一長度，其中所述第一虛擬字元線在所述第二方向上具有第二長度，且其中所述第二長度大於所述第一長度，其中所述記憶陣列更包括位於所述第一虛擬字元線與所述半導體基板之間的第二虛擬字元線，所述第二虛擬字元線在所述第二方向上具有等於所述第二長度的第三長度。
  5. 一種記憶陣列，包括：位於半導體基板之上的一或多條下部虛擬字元線；位於所述下部虛擬字元線之上的一或多條字元線；位於所述字元線之上的一或多條上部虛擬字元線；源極線，延伸穿過所述下部虛擬字元線、所述字元線及所述上部虛擬字元線；位元線，延伸穿過所述下部虛擬字元線、所述字元線及所述上部虛擬字元線；及一或多個電晶體，所述電晶體中的每一者包括所述字元線中的一者的一部分、所述源極線的一部分及所述位元線的一部分，其中所述上部虛擬字元線的寬度小於所述字元線的寬度，且其中所述上部虛擬字元線的長度小於所述字元線的長度。
  6. 如請求項5所述的記憶陣列，其中所述字元線的所 述寬度小於所述下部虛擬字元線的寬度，且其中所述字元線的所述長度小於所述下部虛擬字元線的長度。
  7. 如請求項5所述的記憶陣列，其中延伸穿過所述下部虛擬字元線及所述上部虛擬字元線的所述位元線及所述源極線的部分具有錐形側壁，其中延伸穿過所述字元線的所述位元線及所述源極線的部分具有垂直側壁。
  8. 一種記憶陣列的製造方法，包括：在半導體基板之上形成多層式堆疊，所述多層式堆疊包括交替的導電層及介電層；將延伸穿過所述多層式堆疊的第一溝渠圖案化，所述第一溝渠的靠近所述半導體基板的第一部分具有第一錐形側壁，所述第一溝渠的第二部分具有垂直側壁，所述第一溝渠的遠離所述半導體基板的第三部分具有第二錐形側壁，其中所述垂直側壁自所述第一錐形側壁延伸至所述第二錐形側壁，其中將所述第一溝渠圖案化界定出鄰近所述第一部分的底部虛擬字元線、鄰近所述第二部分的字元線及鄰近所述第三部分的頂部虛擬字元線；沿著所述第一錐形側壁、所述垂直側壁、所述第二錐形側壁及所述第一溝渠的底表面沈積鐵電(FE)材料；在所述鐵電材料之上沈積氧化物半導體(OS)層，其中所述氧化物半導體層的第一部分、所述鐵電材料的第一部分及所述底部虛擬字元線的部分形成一或多個虛擬電晶體，且其中所述氧化物半導體層的第二部分、所述鐵電材料的第二部分及所述字元線的部分形成一或多個電晶體； 將所述多層式堆疊圖案化，使得所述導電層及所述介電層在剖視圖中具有階梯形狀；及形成電性耦合至所述一或多個電晶體的導電線。
  9. 如請求項8所述的記憶陣列的製造方法，其中所述第一錐形側壁及所述第二錐形側壁的相對的側壁之間的寬度在朝向所述半導體基板的方向上變窄。
  10. 如請求項8所述的記憶陣列的製造方法，其中所述底部虛擬字元線被圖案化為具有與所述字元線的最底部的字元線的長度相等的長度。
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