CN113517303A - 存储器阵列及其制造方法 - Google Patents

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Abstract

公开了包括伪导电线的3D存储器阵列及其形成方法。在实施例中，一种存储器阵列包括在半导体衬底上方的铁电(FE)材料，该FE材料包括与字线接触的竖直侧壁；在FE材料上的氧化物半导体(OS)层，该OS层接触源极线和位线，该FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及晶体管与半导体衬底之间的第一伪字线，该FE材料还包括与第一伪字线接触的第一锥形侧壁。本发明的实施例还涉及存储器阵列及其制造方法。

Description

存储器阵列及其制造方法
技术领域
本发明的实施例涉及存储器阵列及其制造方法。
背景技术
例如，半导体存储器用于包括无线电、电视、手机和个人计算设备等电子应用的集成电路中。半导体存储器包括两个主要类别：易失性存储器和非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不通电时会丢失存储的信息。
另一方面，非易失性存储器可以在不通电时将数据存储在其上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM或FRAM)。FeRAM的优点包括读/写速度快和尺寸小。
发明内容
根据本发明实施例的一个方面，提供了一种存储器阵列，包括：铁电(FE)材料，在半导体衬底上方，FE材料包括与字线接触的竖直侧壁；氧化物半导体(OS)层，在FE材料上方，OS层接触源极线和位线，其中，FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及第一伪字线，在晶体管与半导体衬底之间，其中，FE材料还包括与第一伪字线接触的第一锥形侧壁。
根据本发明实施例的另一个方面，提供了一种存储器阵列，包括：一个或多个下伪字线，在半导体衬底上方；一个或多个字线，在下伪字线上方；一个或多个上伪字线，在字线上方；源极线，延伸穿过下伪字线、字线和上伪字线；位线，延伸穿过下伪字线、字线和上伪字线；以及一个或多个晶体管，晶体管中的每一个包括字线中的一个的一部分、源极线的一部分和位线的一部分，其中，上伪字线的宽度小于字线的宽度，并且其中，上伪字线的长度小于字线的长度。
根据本发明实施例的又一个方面，提供了一种制造存储器阵列的方法，包括：在半导体衬底上方形成多层堆叠，多层堆叠包括交替的导电层和介电层；对延伸穿过多层堆叠的第一沟槽进行图案化，第一沟槽的靠近半导体衬底的第一部分具有第一锥形侧壁，第一沟槽的第二部分具有竖直侧壁，第一沟槽的远离半导体衬底的第三部分具有第二锥形侧壁，其中，竖直侧壁从第一锥形侧壁延伸到第二锥形侧壁，其中，对第一沟槽进行图案化限定邻近第一部分的底部伪字线、邻近第二部分的字线和邻近第三部分的顶部伪字线；沿着第一锥形侧壁、竖直侧壁、第二锥形侧壁和第一沟槽的底面沉积铁电(FE)材料；在FE材料上方沉积氧化物半导体(OS)层，其中，OS层的第一部分、FE材料的第一部分和底部伪字线的一部分形成一个或多个伪晶体管，并且其中，OS的第二部分层、FE材料的第二部分和字线的一部分形成一个或多个晶体管；对多层堆叠进行图案化，使得导电层和介电层在截面图中具有阶梯形状；以及形成电耦合至一个或多个晶体管的导电线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据一些实施例的存储器阵列的透视图和电路图。
图2、图3、图4、图5、图6、图7、图8、图9、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图13C、图14A、图14B、图14C、图15、图16、图17、图18、图19、图20、图21、图22、图23A、图23B、图23C、图24、图25A、图25B、图25C、图25D、图26和图27是根据一些实施例的制造存储器阵列的中间阶段的截面图、俯视图和透视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各种实施例提供了具有多个竖直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括晶体管，该晶体管具有用作栅电极的字线区、用作第一源极/漏极电极的位线区和用作第二源极/漏极电极的源极线区。每个晶体管还包括铁电(FE)栅极介电层和氧化物半导体(OS)沟道区。FE栅极介电层、OS沟道区、位线区和源极线区可以形成在形成于字线区中的凹槽中。凹槽的上部区和下部区可以具有锥形侧壁，该锥形侧壁的宽度在朝向其上方形成3D存储器阵列的衬底的方向上变窄，而凹槽的中间区具有宽度基本上恒定的侧壁。可以在与锥形侧壁相邻的3D存储器阵列的顶层和底层中形成伪存储器层，这减少了3D存储器阵列中的不均匀性，减少了器件缺陷，并改善了器件性能。中间区中的字线区可以连接至导电接触件，使得形成功能存储器件，而上部区和下部区中的字线区(例如，伪存储层)不连接至导电接触件，因此不包括功能存储器件。
图1A和图1B示出根据一些实施例的存储器阵列200的实例。图1A以三维视图示出存储器阵列200的一部分的实例，而图1B示出存储器阵列200的电路图。存储器阵列200包括多个存储器单元202，其可以布置在行和列网格中。存储器单元202可以进一步竖直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以布置在半导体管芯的线的后端(BEOL)中。例如，存储器阵列200可以布置在半导体管芯的互连层中，诸如在形成于半导体衬底上的一个或一个以上有源器件(例如，晶体管)上方。
在一些实施例中，存储器阵列200是闪存阵列，诸如NOR闪存阵列等。每个存储器单元202可以包括具有铁电(FE)材料90的晶体管204。FE材料90可以用作栅极电介质。在一些实施例中，晶体管204中的每一个的栅极电耦合至相应的字线(例如，导电线72)，晶体管204中的每一个的第一源极/漏极区电耦合至相应的位线(例如，导电线106)，并且晶体管204中的每一个的第二源极/漏极区电耦合至相应的源极线(例如，导电线108)。相应源极线可以将第二源极/漏极区中的每一个电耦合至地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线，而在存储器阵列200的相同竖直列中的存储器单元202可以共享公共源极线和公共位线。
存储器阵列200包括多个竖直堆叠的导电线72(例如，字线)，其中介电层52布置在相邻的导电线72之间。导电线72在平行于下面的衬底(在图1A和图1B中未单独示出)的主表面的方向上延伸。导电线72可以具有阶梯配置，使得下导电线72比上导电线72的端点长并且横向延伸超过上导电线72的端点。例如，在图1A中，示出了导电线72的多个堆叠层，其中最顶导电线72是最短的，而最底导电线72是最长的。导电线72的相应长度可以在朝向下面的衬底的方向上增加。以这种方式，可以从存储器阵列200上方访问每个导电线72的一部分，并且可以对每个导电线72的暴露部分进行导电接触。
存储器阵列200还包括多条导电线106(例如，位线)和多条导电线108(例如，源极线)。导电线106和导电线108可各自在垂直于导电线72的方向上延伸。第二介电材料102布置在导电线106和导电线108中的相邻导电线之间并进行隔离。导电线106、相邻导电线108和相交导电线72限定了存储器单元202中的每一个的边界，并且第一介电材料98布置在相邻的存储器单元202之间并使其隔离。在一些实施例中，导电线108电耦合至地。尽管图1A示出了导电线106相对于导电线108的特定放置，但是应了解，导电线106和导电线108的放置可以翻转。
存储器阵列200还可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的晶体管204提供沟道区。例如，当通过对应的导电线72将适当的电压(例如，大于晶体管204的阈值电压(Vth)的电压)施加到晶体管204时，对应的OS层92的与导电线72相邻的区可以允许电流从对应的导电线106流到对应的导电线108(例如，沿箭头206所示的方向)。
FE材料90布置在导电线72与OS层92之间。FE材料90可以为晶体管204提供栅极电介质。因此，存储器阵列200也可以被称为铁电随机存取存储器(FERAM)阵列。FE材料90可以在两个不同方向中的一个方向上极化。可通过在FE材料90上施加适当的电压差并产生适当的电场来改变FE材料90的极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202中的每一个的边界内)，并且FE材料90可以连续地跨多个存储器单元202延伸。特定晶体管204的阈值电压根据FE材料90的对应区的极化方向而变化。如此，可以根据FE材料90的对应区的极化方向将数字值(例如，0或1)存储在晶体管204中。例如，当FE材料90的区具有第一电极化方向时，对应的晶体管204可以具有相对较低的阈值电压并且当FE材料90的区具有第二电极化方向时，对应的晶体管204可以具有相对较高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在对应的存储器单元202中的数字值更容易(例如，更不容易出错)。
为了在存储器单元202上执行写入操作，横跨与存储器单元202对应的FE材料90的区施加写入电压。可以例如通过将适当的电压施加至对应的导电线72(例如，对应的字线)、对应的导电线106(例如，对应的位线)和对应的导电线108(例如，对应的源极线)来施加写入电压。通过横跨FE材料90的区施加写入电压，可以改变FE材料90的区的极化方向。结果，对应的晶体管204的阈值电压从低阈值电压切换到高阈值电压，或者从高阈值电压切换到低阈值电压，并且数字值可以存储在存储器单元202中。因为导电线72在垂直于导电线106和导电线108的方向上延伸，所以可以选择单独的存储器单元202用于写入操作。
为了在存储器单元202上执行读取操作，将读取电压(例如，在低阈值电压与高阈值电压之间的电压)施加到对应的导电线72(例如，对应的字线)。取决于FE材料90的对应区的极化方向，存储器单元202的晶体管204可以被导通或不被导通。结果，导电线106可以通过导电线108(例如，可以耦合到地的源极线)放电或可以不通过导电线108放电，并且可以确定存储在存储器单元202中的数字值。因为导电线72在垂直于导电线106和导电线108的方向上延伸，所以可以选择单独的存储器单元202用于读取操作。
图1A进一步示出了在后面的图中使用的存储器阵列200的参考截面。截面A-A’沿着导电线72的纵向轴线并且在例如平行于电流穿过晶体管204的OS层92的方向的方向上。截面B-B’垂直于截面A-A’、导电线72的纵向轴线以及导电线106和导电线106的纵向轴线。截面B-B’延伸穿过第一介电材料98和第二介电材料102。截面C-C’平行于截面B-B’，并且延伸穿过导电线106。为了清楚起见，后续附图参考这些参考截面。
图2至图27是根据一些实施例的制造存储器阵列200的中间阶段的视图。图15至图22、图23A、图24、图25A、图26和图27沿着图1所示的参考截面A-A’示出。图2至图9、图10B、图11B、图12B、图13B、图14B、图23B和图25B沿着图1所示的参考截面B-B’示出。图13C、图14C和图23C以及图25C沿着图1所示的参考截面C-C’示出。图10A、图11A、图12A、图13A和图14A示出俯视图。图25D示出透视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，这些半导体衬底可以(例如，用p型或n型掺杂剂)掺杂或未掺杂。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或其组合。
图2进一步示出了可以在衬底50上方形成的电路。电路包括在衬底50的顶面处的晶体管。晶体管可以包括在衬底50的顶面上方的栅极介电层302和在栅极介电层302上方的栅极电极304。源极/漏极区306布置在衬底50中栅极介电层302和栅极电极304的相对侧上。栅极间隔件308沿着栅极介电层302的侧壁形成，并且以适当的横向距离将源极/漏极区306与栅极电极304分开。晶体管可以包括鳍式场效应晶体管(FinFET)，纳米(例如，纳米片、纳米线、全方位栅极等)FET(纳米FET)、平面FET等或其组合，并且可以通过先栅极工艺或后栅极工艺形成。
第一ILD 310围绕并隔离源极/漏极区306、栅极介电层302和栅极电极304，并且第二ILD 312在第一ILD 310上方。源极/漏极接触件314延伸穿过第二ILD 312和第一ILD310，并且电耦合至源极/漏极区306，并且栅极接触件316延伸穿过第二ILD 312，并且电耦合至栅极电极304。互连结构320，包括在第二ILD 312、源极/漏极接触件314和栅极接触件316上方，该互连结构320包括一个或多个堆叠的介电层324和形成在一个或多个介电层324中的导电部件322。互连结构320可以电连接到栅极接触件316和源极/漏极接触件314以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2讨论了在衬底50上方形成的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。
在图3中，在图2的结构上方形成多层堆叠58。为了简单和清楚的目的，可以从后续附图中省略衬底50、晶体管、ILD和互连结构320。尽管多层堆叠58示出为接触互连结构320的介电层324，但是可以在衬底50与多层堆叠58之间布置任意数量的中间层。例如，可以在衬底50与多层堆叠58之间布置在绝缘层(例如，低k介电层)中包括导电部件的一个或多个互连层。在一些实施例中，可以对导电部件进行图案化以为衬底50和/或存储器阵列200上的有源器件提供电源、接地和/或信号线(参见图1A和图1B)。
多层堆叠58包括介电层52A-52K(统称为介电层52)和导电层54A-54K(统称为导电层54)的交替层。可以在随后的步骤中将导电层54图案化以限定导电线72(例如，字线)。导电层54可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝，其组合等，并且介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅，其组合等。导电层54和介电层52可各自使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图3示出了特定数量的导电层54和介电层52，但是其他实施例可以包括不同数量的导电层54和介电层52。
在图4中，硬掩模80沉积在多层堆叠58上方，并且第一图案化掩模82，诸如图案化光刻胶，形成在硬掩模80上。硬掩模80可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。可以通过使用旋涂等在硬掩模80上方沉积光敏层来形成第一图案化掩模82。然后可以通过将光敏层暴露于图案化的能量源(例如，图案化的光源)并显影光敏层以移除第二光敏层的暴露或未暴露的部分来图案化光敏层，从而形成第一图案化掩模82。
在图5中，第一开口86形成在硬掩模80中。可以使用诸如湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)或其组合等合适蚀刻工艺将第一图案化掩模82的图案转印至硬掩模80。合适的蚀刻工艺可以是各向异性的。在硬掩模80中形成第一开口86之后，可以通过诸如灰化工艺、剥离工艺等或其组合的合适工艺来移除第一图案化掩模82。
在图6中，第一开口86延伸穿过多层堆叠58。可以使用诸如湿法或干法蚀刻、RIE，NBE或其组合等一种或多种合适的蚀刻工艺将硬掩模80的图案转印至多层堆叠58。合适的蚀刻工艺可以是各向异性的。第一开口86将导电层54A-54K分成导电线72A-72K(例如，字线，统称为导电线72)。例如，通过蚀刻第一开口86穿过导电层54，可以将相邻的导电线72彼此分离。
如图6所示，用于形成第一开口86的蚀刻工艺可以使第一开口86的一部分形成有锥形侧壁。例如，第一开口86与导电线72A、72J和72K和介电层52A、52B、52J和52K相邻的部分可以具有锥形侧壁，而第一开口86与导电线72B-72I和介电层52C-52I相邻的部分可以具有基本上竖直的侧壁。在第一开口86的具有锥形侧壁的部分中形成沟道区可能导致沟道区的特性(例如，阈值电压等)变化并且可靠性降低，这可能导致随后形成的晶体管和存储器单元中的器件缺陷。如此，可以随后在第一开口86的具有锥形侧壁的部分中形成伪晶体管(例如，非功能器件)，以减少所得器件中的器件缺陷，同时在第一开口86的具有竖直侧壁的部分中形成功能晶体管。
图7至图10B示出在第一开口86中形成和图案化用于晶体管204(参见图1A)的沟道区。图7至图9和图10B示出图1A中所示的参考截面B-B’。图10A示出了俯视图。
在图7中，移除硬掩模80，并且在第一开口86中沉积FE材料90、OS层92和第一介电层98A。可以通过诸如湿法蚀刻工艺、干法蚀刻工艺、平坦化工艺、其组合等的合适工艺来移除硬掩模80。
FE材料90可以沿着导电线72和介电层52的侧壁以及沿着导电线72K和衬底50的顶面共形地沉积在第一开口86中。FE材料90可以包括能够通过跨越FE材料90施加适当的电压差而在两个不同的极化方向之间切换的材料。例如，FE材料90可以高k介电材料，诸如铪基(Hf)介电材料等。在一些实施例中，FE材料90包括氧化铪、氧化铪锆、掺杂硅氧化铪等。在一些实施例中，FE材料90可以是包括在两个SiOx层之间的SiNx层的多层结构(例如，ONO结构)。在一些实施例中，FE材料90可以包括不同的铁电材料或不同类型的存储材料。可以通过CVD、PVD、ALD、PECVD等来沉积FE材料90。
OS层92共形地沉积在FE材料90上方的第一开口86中。OS层92包括适合于为晶体管204提供沟道区的材料(参见图1A)。例如，OS层92可以包括氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、其组合等。OS层92可以通过CVD、PVD、ALD、PECVD等沉积。OS层92可以在FE材料90上方沿着第一开口86的侧壁和底面延伸。
第一介电层98A沉积在OS层92上方的第一开口86中。第一介电层98A可以包括例如氧化硅、氮化硅、氧氮化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。第一介电层98A可以在OS层92上方沿着第一开口86的侧壁和底面延伸。
在图8中，移除了第一开口86中的第一介电层98A和OS层92的底部分。在一些实施例中，可以使用合适的光刻和蚀刻工艺来移除第一介电层98A的底部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。合适的蚀刻工艺可以是各向异性的。
然后，第一介电层98A可以用作掩模，以蚀刻第一开口86中的OS层92的底部分。OS层92的底部分可以通过任何合适的蚀刻工艺来蚀刻，诸如湿法或干法蚀刻、RIE、NBE等或其组合。合适的蚀刻工艺可以是各向异性的。蚀刻OS层92可以使FE材料90的部分在第一开口86的底面上暴露。因此，在第一开口86的相对侧壁上的OS层92的部分可以彼此分离，这改善了存储器阵列200的存储器单元202之间的隔离(参见图1A)。
在图9中，附加介电材料98B沉积在第一介电层98A上方并填充第一开口86的剩余部分。附加介电材料98B可以由与第一介电层98A相同或相似的材料和工艺形成。附加介电材料98B和第一介电层98A可以统称为第一介电材料98。
在图10A和图10B中，通过合适的平坦化工艺来平坦化第一介电材料98、OS层92、FE材料90和导电线72K的顶面。合适的平坦化工艺可以是化学机械抛光(CMP)、回蚀工艺、其组合等。如图10B所示，合适的平坦化工艺暴露多层堆叠58，使得在适当的平坦化工艺完成之后，多层堆叠58的顶面(例如，导电线72K的顶面)、第一介电材料98、OS层92FE材料90是水平的。
图11A至图14C示出在存储器阵列200中制造导电线106和导电线108(例如，源极线和位线)的中间步骤。导电线106和导电线108可以在垂直于导电线72的方向上延伸，从而可以选择存储器阵列200的各个单元用于读取和写入操作。图图11A、图12A、图13A和图14A示出俯视图。图11B、图12B、图13B和图14B示出图1A所示的参考截面B-B’。图13C和图14C示出图1A所示的参考截面C-C’。
在图11A和图11B中，通过第一介电材料98和OS层92来对第二开口100进行图案化。可以使用合适的光刻和蚀刻工艺在第一介电材料98和OS层92中对第二开口100进行图案化。蚀刻工艺可以是任何可接受的蚀刻工艺，诸如通过湿法蚀刻或干法蚀刻、RIE、NBE等或其组合。蚀刻工艺可以是各向异性的。第二开口100可以布置在FE材料90的相对侧壁之间，并且可以暴露FE材料90的侧壁和底面。第二开口100可以在物理上分离存储器阵列200中的存储器单元202的相邻堆叠(参见图1A)。
在图12A和图12B中，第二介电材料102沉积在第二开口100中并填充第二开口100。第二介电材料102可以包括例如氧化硅、氮化硅、氧氮化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。第二介电材料102可以在FE材料90上方沿着第二开口100的侧壁和底面延伸。在沉积第二介电材料102之后，可以执行合适的平坦化工艺(例如，CMP、回蚀等)以移除第二介电材料102的多余部分。如图12B所示，在平坦化工艺之后，多层堆叠58的顶面、FE材料90、OS层92、第一介电材料98和第二介电材料102可以基本上是水平的(例如，在工艺变化内)。
在一些实施例中，可以选择第一介电材料98和第二介电材料102的材料，使得可以相对于彼此选择性地蚀刻第一介电材料98和第二介电材料102。例如，在一些实施例中，第一介电材料98是氧化物，而第二介电材料102是氮化物。在一些实施例中，第一介电材料98是氮化物，而第二介电材料102是氧化物。其他材料也是可能的。
在图13A至图13C中，通过第一介电材料98对第三开口104进行图案化。可以使用合适的光刻和蚀刻工艺通过第一介电材料98对第三开口104进行图案化。蚀刻工艺可以是任何可接受的蚀刻工艺，诸如通过湿法蚀刻或干法蚀刻、RIE、NBE等或其组合。蚀刻工艺可以是各向异性的。蚀刻工艺可以使用蚀刻第一介电材料98而不显著地蚀刻第二介电材料102、OS层92和FE材料90的蚀刻剂。第三开口104的图案可以对应于随后形成的导电线的图案(诸如，下面参考图14A至图14C讨论的导电线106和导电线108)。在一些实施例中，第一介电材料98的一部分可以保留在每对第三开口104之间，并且第二介电材料102可以布置在第三开口104的相邻对之间。
在图14A至图14C中，第三开口104填充有导电材料以形成导电线106和导电线108。导电线106和导电线108可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝，其组合等，其可以使用例如CVD、ALD、PVD、PECVD等形成。在沉积导电材料之后，可以执行合适的平坦化工艺(例如，CMP、回蚀等)以移除导电材料的多余部分，从而形成导电线106和导电线108。如图14B和图14C所示，在平坦化工艺之后，多层堆叠58的顶面、FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106、导电线108可以基本上是水平的(例如，在工艺变化内)。
导电线106可以对应于存储器阵列200中的位线，而导电线108可以对应于存储器阵列200中的源极线。此外，导电线106和导电线108可以为存储器阵列200中的晶体管204提供源极/漏极电极。尽管图14C为仅示出导电线106的截面图，但是导电线108的截面图可以是相似的。
图15至图22是根据一些实施例的制造存储器阵列200的阶梯结构的中间阶段的视图。图15至图22示出图1A所示的参考截面A-A’。尽管讨论了阶梯结构是在形成用于晶体管204、导电线106和导电线108的沟道区之后形成的，但是在一些实施例中，阶梯结构可以在形成用于晶体管204、导电线106和导电线108的沟道区之前形成。例如，可以在图4至图14C中描述的制造步骤之前对阶梯结构进行图案化。相同的或类似的工艺可用于阶梯前和阶梯后实施例中。
在图15中，第二图案化掩模56，诸如图案化光刻胶，形成在多层堆叠58上方，并且蚀刻由第二图案化掩模56暴露的多层堆叠58的部分。可以通过使用旋涂等在多层堆叠58上方沉积光敏层来形成第二图案化掩模56。然后可以通过将光敏层暴露于图案化的能量源(例如，图案化的光源)并显影光敏层以移除第二光敏层的暴露或未暴露的部分来图案化光敏层，从而形成第二图案化掩模56。第二图案化掩模56可以被图案化以覆盖多层堆叠58的部分，其中，形成FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的部分，使得在制造阶梯结构期间保护这些部分。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻工艺可以移除区60中的导电线72K、72J和72I以及介电层52K、52J和52I的部分，以限定第四开口61。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。在所得结构中，导电线72H在区60中暴露。
在图16中，修整第二图案化掩模56以暴露多层堆叠58的其他部分。可以使用可接受的光刻技术来修整第二图案化掩模56。作为修整的结果，减小了第二图案化掩模56的宽度，并且暴露了区60和区62中的多层堆叠58的部分。例如，可以暴露区62中的导电线72K的顶面和区60中的导电线72H的顶面。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将第四开口61进一步延伸至多层堆叠58中。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分用作用于下层的掩模，结果，导电线72K、72J和72I以及介电层52K，52J和52I的先前图案(参见图15)可以被转印到下面的导电线72H和下面的介电层52H。在所得的结构中，导电线72J在区62中暴露，而导电线72G在区60中暴露。
在图17中，修整第二图案化掩模56以暴露多层堆叠58的其他部分。可以使用可接受的光刻技术来修整第二图案化掩模56。作为修整的结果，减小了第二图案化掩模56的宽度，并且暴露了区60、区62和区63中的多层堆叠58的部分。例如，可以暴露区63中的导电线72K的顶面、区62中的导电线72J的顶面以及区60中的导电线72G的顶面。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将第四开口61进一步延伸至多层堆叠58中。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分用作下层的掩模，结果，导电线72K-72H和介电层52K-52H的先前图案(参见图16)可以被转印到下面的导电线72J和72G以及下面的介电层52J和52G。在所得的结构中，导电线72J在区63中暴露，导电线72I在区62中暴露，而导电线72F在区60中暴露。
在图18中，修整第二图案化掩模56以暴露多层堆叠58的其他部分。可以使用可接受的光刻技术来修整第二图案化掩模56。作为修整的结果，减小了第二图案化掩模56的宽度，并且暴露了区60、区62、区63和区64中的多层堆叠58的部分。例如，可以暴露区64中的导电线72K的顶面、区63中的导电线72J的顶面、区62中的导电线72I的顶面以及区60中的导电线72F的顶面。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将第四开口61进一步延伸至多层堆叠58中。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分用作下层的掩模，结果，导电线72K-72G和介电层52K-52G的先前图案(参见图17)可以被转印到下面的导电线72J、72I和72F以及下面的介电层52J、52I和52F。在所得的结构中，导电线72J在区64中暴露，导电线72I在区63中暴露，导电线72H在区62中暴露，而导电线72E在区60中暴露。
在图19中，修整第二图案化掩模56以暴露多层堆叠58的其他部分。可以使用可接受的光刻技术来修整第二图案化掩模56。作为修整的结果，减小了第二图案化掩模56的宽度，并且暴露了区60、区62、区63、区64和区65中的多层堆叠58的部分。例如，可以暴露区65中的导电线72K的顶面、区64中的导电线72J的顶面、区63中的导电线72I的顶面、区62中的导电线72H的顶面以及区60中的导电线72E的顶面。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将第四开口61进一步延伸至多层堆叠58中。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分用作下层的掩模，结果，导电线72K-72F和介电层52K-52F的先前图案(参见图18)可以被转印到下面的导电线72J、72I、72H和72E以及下面的介电层52J、52I、52H和52E。在所得到的结构中，导电线72J在区65中暴露，导电线72I在区64中暴露，导电线72H在区63中暴露，导电线72G在区62中暴露，并且导电线72D在区60中暴露。
在图20中，修整第二图案化掩模56以暴露多层堆叠58的其他部分。可以使用可接受的光刻技术来修整第二图案化掩模56。作为修整的结果，减小了第二图案化掩模56的宽度，并且暴露了区60、区62、区63、区64、区65和区66中的多层堆叠58的部分。例如，可以暴露区66中的导电线72K的顶面、区65中的导电线72J的顶面、区64中的导电线72I的顶面、区63中的导电线72H的顶面、区62中的导电线72G的顶面以及区60中的导电线72D的顶面。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将第四开口61进一步延伸至多层堆叠58中。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分用作下层的掩模，结果，导电线72K-72E和介电层52K-52E的先前图案(参见图19)可以被转印到下面的导电线72J、72I、72H、72G和72D以及下面的介电层52J、52I、52H、52G和52D。在所得到的结构中，导电线72J在区66中暴露，导电线72I在区65中暴露，导电线72H在区64中暴露，导电线72G在区63中暴露，导电线72F在区62中暴露，而导电线72C在区60中暴露。
在图21中，修整第二图案化掩模56以暴露多层堆叠58的其他部分。可以使用可接受的光刻技术来修整第二图案化掩模56。作为修整的结果，减小了第二图案化掩模56的宽度，并且暴露了区60、区62、区63、区64、区65、区66和区67中的多层堆叠58的部分。例如，可以暴露区67中的导电线72K的顶面、区66中的导电线72J的顶面、区65中的导电线72I的顶面、区64中的导电线72H的顶面、区63中的导电线72G的顶面、区62中的导电线72F的顶面以及区60中的导电线72C的顶面。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将第四开口61进一步延伸至多层堆叠58中。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分用作下层的掩模，结果，导电线72K-72D和介电层52K-52D的先前图案(参见图20)可以被转印到下面的导电线72J、72I、72H、72G、72F和72C以及下面的介电层52J、52I、52H、52G、52F和52C。在所得的结构中，导电线72J在区67中暴露，导电线72I在区66中暴露，导电线72H在区65中暴露，导电线72G在区64中暴露，导电线72F在区63中暴露，导电线72E在区62中暴露，导电线72B在区60中暴露。
在图22中，修整第二图案化掩模56以暴露多层堆叠58的其他部分。可以使用可接受的光刻技术来修整第二图案化掩模56。作为修整的结果，减小了第二图案化掩模56的宽度，并且暴露了区60、区62、区63、区64、区65、区66、区67和区68中的多层堆叠58的部分。例如，可以暴露区68中的导电线72K的顶面、区67中的导电线72J的顶面、区66中的导电线72I的顶面、区65中的导电线72H的顶面、区64中的导电线72G的顶面、区63中的导电线72F的顶面、区62中的导电线72E的顶面以及区60中的导电线72B的顶面。
然后可以使用第二图案化掩模56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将第四开口61进一步延伸至多层堆叠58中。因为导电线72和介电层52具有不同的材料组分，所以用于移除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52在蚀刻导电线72的同时用作蚀刻停止层，而导电线72在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不移除多层堆叠58的剩余层的情况下选择性地移除导电线72和介电层52的部分，并且第四开口61可以延伸到期望的深度。可选地，在第四开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对第四开口61的蚀刻。此外，在蚀刻工艺期间，导电线72和介电层52的未蚀刻部分用作下层的掩模，结果，导电线72K-72C和介电层52K-52C的先前图案(参见图21)可以被转印到下面的导电线72I、72H、72G、72F、72E、72D、72B和72A以及下面的介电层52I、52H、52G、52F、52E、52D、52B和52A。在所得的结构中，导电线72I在区68中暴露，导电线72H在区67中暴露，导电线72G在区66中暴露，导电线72F在区65中暴露，导电线72E在区64中暴露，导电线72D在区63中暴露，导电线72C在区62中暴露，并且衬底50在区60中暴露。
在图23A至图23C中，可以诸如通过可接受的灰化或湿法剥离工艺来移除第二图案化掩模56。因此，形成了阶梯结构69。阶梯结构69包括介电层52和导电线72的交替层的堆叠。下导电线72更长，并且横向延伸超过上导电线72。具体地，导电线72C长于导电线72D，导电线72D长于导电线72E，导电线72E长于导电线72F，导电线72F长于导电线72G，导电线72G长于导电线72H，导电线72H长于导电线72I，并且导电线72I长于导电线72J和72K。结果，在后续的处理步骤中，可以从阶梯结构69上方到每个导电线72进行导电接触。
如图23B和图23C所示，FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108(未单独示出，但是可以类似于导电线106)的第一部分形成在导电线72K、72I和72A以及介电层52K、52I、52B和52A的侧壁附近，具有锥形轮廓。这可能导致FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的第一部分具有锥形侧壁，并且还可能导致FE材料90的第一部分、OS层92、第一介电材料98、第二介电材料102、导线106和导线108等中的厚度变化。在FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的具有锥形轮廓的第一部分中形成晶体管204可以使晶体管204具有器件特性(例如，阈值电压等)，该器件特性在布置在存储器阵列200的不同竖直水平的晶体管204之间变化。如此，导电线72K、72J、72B和72A可以是未连接至衬底50上的导电接触件或有源器件的伪导电线(参见例如图3)，并且形成在导电线72K、72I、72B和72A以及介电层52K、52I、52B和52A中的晶体管可以是伪晶体管(例如，非功能晶体管或器件)，其不连接至衬底50上的导电接触件或有源器件(参见例如图3)。导电线72K和72J以及介电层52K和52J可以统称为顶部伪区100A，导电线72B和72A以及介电层52A和52B可以统称为底部伪区100C。
如图23B和图23C进一步所示，FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108(未单独示出，但是可以类似于导电线106)的第二部分形成在与导电线72B-72I和介电层52C-52I附近，具有基本上竖直侧壁。FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的第二部分可以具有竖直的侧壁和一致的厚度。这导致形成在FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的第二部分中的器件与形成在FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的第一部分中的器件相比具有减小的器件特性变化。如将在下面更详细地讨论，可以形成延伸至导电线72C-72I的导电接触件，使得功能晶体管(例如，晶体管204)和功能存储器单元(例如，存储器单元202)形成在导线72C-72I和FE材料90、OS层92、第一介电材料98、第二介电材料102、导线106和导线108的第二部分中。这可能导致晶体管204和存储器单元202具有减小的器件变化，减小的器件缺陷和改善的性能。导电线72I-72C和介电层52I-52C可以被统称为功能存储器单元区100B。此外，形成具有相同长度的导电线72K和72J以及形成具有与导电线72C相同长度的导电线72B和72A减少了形成阶梯结构69所需的图案化步骤，从而减少了生产时间和成本。
如图23A所示，导电线72K和72J以及介电层52K和52J(例如，顶部伪区100A)可以具有组合的厚度T1，导电线72I-72C和介电层52I-52C(例如，因此，功能存储器单元区100B)可以具有组合的厚度T2，并且导电线72B和72A以及介电层52A和52B(例如，底部伪区100C)可以具有组合的厚度T3。厚度T1可在约50nm至约300nm的范围内，厚度T2可在约500nm至约5,000nm的范围内，并且厚度T3可在约50nm至约300nm的范围内。在一些实施例中，厚度T1可以等于厚度T3；然而，在一些实施例中，厚度T1可以大于或小于厚度T3。厚度T1与厚度T2的比率可以在约0.01至约0.6的范围内，并且厚度T3与厚度T2的比率可以在约0.01至约0.6的范围内。尽管图23A示出顶部伪区100A中的两对导电线72和介电层52，底部伪区100C中的两对导电线72和介电层52，以及功能存储器单元区100B中的七对导电线72和介电层52，但是顶部伪区100A、功能存储器单元区100B和底部伪区100C中的每一个中可以包括任何数目对的导电线72和介电层52。将顶部伪区100A、功能存储器单元区100B和底部伪区100C的厚度保持在上述范围内，可以在保持形成存储器单元202的区域的同时，确保形成具有减小的变化的存储器单元202。
在图24中，金属间电介质(IMD)70沉积在多层堆叠58上方。IMD 70可以由介电材料形成，并且可以通过任何合适的方法来沉积，诸如CVD、等离子体增强CVD(PECVD)或可流动CVD(FCVD)。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他隔离材料。如图24所示，IMD 70沿着导电线72A-72K的侧壁、介电层52A-52K的侧壁以及导电线72C-72K的顶面延伸。
在沉积IMD 70之后，将平坦化工艺应用于IMD 70。在一些实施例中，平坦化工艺可以包括CMP、回蚀工艺，其组合等。平坦化工艺可以用于平坦化IMD 70的顶面。在一些实施例(未单独示出)中，可以使用平坦化工艺来暴露多层堆叠58的表面。例如，平坦化工艺可以用于暴露导电线72K的表面，使得导电线72K的顶面与IMD 70的顶面是水平的。
在图25A至图25D中，形成延伸至并电耦合至导电线72的接触件110A-110G(统称为接触件110)。接触件110电耦合至功能存储器单元区100B中的导电线72C-72I，而没有接触件110电耦合至底部伪区100C和顶部伪区100A中的导电线72A、72B、72J和72K。如此，导电线72A、72B、72J和72K可以是伪导电线。此外，在底部伪区100C和顶部伪区100A中形成的未电耦合至接触件110的器件可以是非功能器件。
尽管未单独示出，但是接触件110可以电耦合至在IMD 70上方延伸的金属线。金属线可以在平行于IMD 70的顶面的方向上延伸。金属线可以用于互连接触件110，并且可以提供到下面的互连结构320的连接。金属线可以以与图25A至图25C所示的截面不同的截面布置。在一些实施例中，金属线可以布置在IMD 70中。金属线可以与接触件110相邻并且可以布置在IMD 70内的任何高度处。
如图25A和图25D所示，导电线72的阶梯形状在每个导电线72上提供表面以接纳接触件110。例如，因为相应导电线72的长度在朝向下面的衬底的方向上增加，所以每个下面的导电线72的部分未被上覆的导电线72覆盖，并且接触件110可以延伸至每个导电线72。因为导电线72A、72B、72J和72K是伪导电线，因此可以不在阶梯结构中对导电线72A、72B、72J和72K进行图案化，这样节省了完成器件中的图案化步骤和空间，从而降低了成本并增加器件密度。
形成接触件110可以包括例如使用光刻和蚀刻的组合对IMD 70中的开口进行图案化，以暴露导电线72的部分。在开口中形成诸如扩散阻挡层、粘附层等的衬垫(未单独示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺，以从IMD 70的表面移除多余的材料。剩余衬垫和导电材料在开口中形成接触件110。如图25A所示，接触件110A可以延伸至导电线72C，接触件110B可以延伸至导电线72D，接触件110C可以延伸至导电线72E，接触件110D可以延伸至导电线72F，接触件110E可以延伸至导电线72G，接触件110F可以延伸至导电线72H，并且接触件110G可以延伸至导电线72I。
在图25A所示的实施例中，导电线72K、72J、72B和72A是伪导电线，其不电耦合至接触件110。如先前所讨论，延伸通过导电线72K、72J、72B和72A的FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的第一部分(未单独示出，但是可以类似于导电线106)可具有锥形轮廓。形成在导电线72K、72J、72B和72A以及介电层52K、52J、52B和52A中的器件可以是非功能器件，使得在这些层中不形成具有变化和缺陷的器件。在导电线72C-72I和介电层52C-52I中形成存储器单元202确保了形成的存储器单元202具有减小的变化、减小的器件缺陷和改善的器件性能。
进一步在图25A至图25D中，接触件112可以形成为延伸至并电耦合至导电线106和导电线108(未单独示出，但是可以类似于导电线106)。如图25B和图25C所示，接触件112可以形成为延伸穿过IMD 70。可以使用与用于形成接触件110的工艺和材料相同或相似的工艺和材料来形成接触件112。接触件112可以电耦合至金属线(未单独示出)，该金属线在IMD70上方沿与IMD 70的顶面平行的方向延伸。金属线可以用于互连导电线106和导电线108，并且可以提供到下面的互连结构320的连接。
图26示出其中顶部伪区100A仅包括导电线72J和介电层52J并且省略导电线72K和介电层52K的实施例。接触件110电耦合至功能存储器单元区100B中的导电线72C-72I，而没有接触件110电耦合至底部伪区100C和顶部伪区100A中的导电线72A、72B和72J。如此，导电线72A、72B和72J可以是伪导电线。
如图26所示，导电线72J和介电层52J可以具有组合的厚度T4，导电线72I-72C和介电层52I-52C可以具有组合的厚度T5，以及导电线72B和72A以及介电层52A和52B可以具有组合的厚度T6。厚度T4可在约50nm至约300nm的范围内，厚度T5可在约500nm至约5,000nm的范围内，并且厚度T6可在约50nm至约300nm的范围内。尽管顶部伪区100A的厚度T4被示出为大于底部伪区100C的厚度T6，但是厚度T6可以等于或大于厚度T4。厚度T4与厚度T5的比率可以在约0.01至约0.6的范围内，并且厚度T6与厚度T5的比率可以在约0.01至约0.6的范围内。尽管图26示出顶部伪区100A中的一对导电线72和介电层52，底部伪区100C中的两对导电线72和介电层52，以及功能存储器单元区100B中的七对导电线72和介电层52，但是顶部伪区100A、功能存储器单元区100B和底部伪区100C中的每一个中可以包括任何数目对的导电线72和介电层52。例如，在一些实施例中，顶部伪区100A可以包括比底部伪区100C更多的导电线对72和介电层52。
将顶部伪区100A、功能存储器单元区100B和底部伪区100C的厚度保持在上述范围内，可以在保持形成存储器单元202的区域的同时，确保形成具有减小的变化的存储器单元202。此外，可以基于第一开口86的在其中形成FE材料90、OS层92、第一介电材料98、第二介电材料102、导电线106和导电线108的锥形部分的高度而彼此独立地设置顶部伪区100A和底部伪区100C的厚度。
图27示出其中阶梯轮廓在顶部伪区100A和底部伪区100C的导电线72和介电层52中连续的实施例。例如，如图27所示，导电线72K和介电层52K的长度可以短于导电线72J和介电层52J的长度，导电线72A和介电层52A的长度可以大于导电线72B和介电层52B的长度。接触件110电耦合至功能存储器单元区100B中的导电线72C-72I，而没有接触件110电耦合至底部伪区100C和顶部伪区100A中的导电线72A、72B、72J和72I。如此，导电线72A、72B、72J和72K可以是伪导电线。
顶部伪区100A、功能存储器单元区100B和底部伪区100C的厚度可以与以上关于图23A所述的厚度相同或类似。尽管图27示出顶部伪区100A中的两对导电线72和介电层52，底部伪区100C中的两对导电线72和介电层52，以及功能存储器单元区100B中的七对导电线72和介电层52，但是顶部伪区100A、功能存储器单元区100B和底部伪区100C中的每一个中可以包括任何数目对的导电线72和介电层52。
将顶部伪区100A、功能存储器单元区100B和底部伪区100C的厚度保持在上述范围内，可以在保持形成存储器单元202的区域的同时，确保形成具有减小的变化的存储器单元202。将阶梯结构继续到顶部伪区100A和底部伪区100C中为顶部伪区100A和底部伪区100C中的导电线72提供更大的隔离。
实施例可以实现多种优点。例如，形成邻近导电线、FE材料和OS层的具有锥形侧壁的部分的存储器阵列(其包括伪区)以及形成邻近导电线、FE材料和OS层的具有竖直侧壁的部分的有源区减少了在存储器阵列上方各个层中形成的存储器单元之间的变化，减少了器件缺陷，并提高了性能。
根据实施例，一种存储器阵列包括在半导体衬底上方的铁电(FE)材料，该FE材料包括与字线接触的竖直侧壁；在FE材料上的氧化物半导体(OS)层，该OS层接触源极线和位线，该FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及晶体管与半导体衬底之间的第一伪字线，该FE材料还包括接触第一伪字线的第一锥形侧壁。在实施例中，所述存储器阵列在所述晶体管上方的第二伪字线，所述晶体管在所述第二伪字线与所述半导体衬底之间，所述FE材料还包括与所述第二伪字线接触的第二锥形侧壁。在实施例中，所述FE材料的所述第二锥形侧壁的相对侧壁之间的距离在朝向所述半导体衬底的方向上减小。在实施例中，所述FE材料的所述第一锥形侧壁的相对侧壁之间的距离在朝向所述半导体衬底的方向上减小。在实施例中，所述存储器阵列还包括功能存储器单元区，所述功能存储器单元区包括所述字线和所述晶体管；以及第一伪区，在所述功能存储器单元区与所述半导体衬底之间，所述第一伪区包括所述第一伪字线，所述第一伪区在垂直于所述半导体衬底的主表面的第一方向上的厚度与所述功能存储器单元区在所述第一方向上的厚度的比率为0.01至0.6。在实施例中，所述字线在平行于所述半导体衬底的主表面的第二方向上具有第一长度，所述第一伪字线在所述第二方向上具有第二长度，并且所述第二长度为大于所述第一长度。在实施例中，存储器阵列还包括在所述第一伪字线与所述半导体衬底之间的第二伪字线，所述第二伪字线在所述第二方向上具有与所述第二长度相等的第三长度。
根据另一实施例，一种存储器阵列包括：一个或多个下伪字线，在半导体衬底上方；一个或多个字线，在下伪字线上方；一个或多个上伪字线，在所述字线上方；源极线，延伸穿过所述下伪字线、所述字线和所述上伪字线；位线，延伸穿过所述下伪字线、所述字线和所述上伪字线；以及一个或多个晶体管，所述晶体管中的每一个包括所述字线中的一个的一部分、所述源极线的一部分和所述位线的一部分，所述上伪字线的宽度小于所述字线的宽度，并且所述上伪字线的长度小于所述字线的长度。在实施例中，字线的宽度小于下伪字线的宽度，并且字线的长度小于下伪字线的长度。在实施例中，所述位线和所述源极线的延伸穿过所述下伪字线和所述上伪字线的部分具有锥形侧壁。在实施例中，所述位线和所述源极线的延伸穿过所述字线的部分具有竖直侧壁。在实施例中，存储器阵列还包括：下伪区、所述下伪区上方的功能存储器单元区以及所述功能存储器单元区上方的上伪区，所述下伪字线布置在所述下伪区中，所述字线和所述一个或多个晶体管布置在所述功能存储器单元区中，所述上伪字线布置在所述上伪区中，所述下伪区的第一厚度与所述功能存储器单元区的第二厚度的比率为0.01至0.6，并且所述上伪区的第三厚度与所述第二厚度的比率为0.01至0.6。在实施例中，所述下伪字线包括第一伪字线和第二伪字线，所述第二伪字线比所述第一伪字线更远离所述半导体衬底，所述第二伪字线的长度等于所述第一伪字线的长度。在实施例中，所述下伪字线包括第一伪字线和第二伪字线，所述第二伪字线比所述第一伪字线更远离所述半导体衬底，所述第二伪字线的长度小于所述第一伪字线的长度。
根据又另一实施例，一种方法包括：在半导体衬底上方形成多层堆叠，所述多层堆叠包括交替的导电层和介电层；对延伸穿过所述多层堆叠的第一沟槽进行图案化，所述第一沟槽的靠近所述半导体衬底的第一部分具有第一锥形侧壁，所述第一沟槽的第二部分具有竖直侧壁，所述第一沟槽的远离所述半导体衬底的第三部分具有第二锥形侧壁，其中所述竖直侧壁从所述第一锥形侧壁延伸到所述第二锥形侧壁，其中对所述第一沟槽进行图案化限定邻近所述第一部分的底部伪字线、邻近所述第二部分的字线和邻近所述第三部分的顶部伪字线。沿着所述第一锥形侧壁、所述竖直侧壁、所述第二锥形侧壁和所述第一沟槽的底面沉积铁电(FE)材料；在所述FE材料上方沉积氧化物半导体(OS)层，其中所述OS层的第一部分、所述FE材料的第一部分和所述底部伪字线的一部分形成一个或多个伪晶体管，并且其中所述OS的第二部分层、所述FE材料的第二部分和所述字线的一部分形成一个或多个晶体管；对所述多层堆叠进行图案化，使得所述导电层和所述介电层在截面图中具有阶梯形状；以及形成电耦合至所述一个或多个晶体管的导电线。在实施例中，所述第一锥形侧壁和所述第二锥形侧壁中的相对侧壁之间的宽度在朝向所述半导体衬底的方向上变窄。在实施例中，以等于所述字线的最底字线的长度的长度对所述底部伪字线进行图案化。在实施例中，将所述字线的最底字线图案化为第一长度，其中将所述底部伪字线的最顶底部伪字线图案化为第二长度，并且其中将所述底部伪字线的最底底部伪字线图案化为第三长度，所述第三长度大于所述第二长度，并且所述第二长度大于所述第一长度。在实施例中，将所述字线的最顶字线图案化为第一长度，其中将所述顶部伪字线的最底顶部伪字线图案化为第二长度，并且其中将所述顶部伪字线的最顶顶部伪字线图案化为第三长度，所述第一长度大于所述第二长度，并且所述第二长度大于所述第三长度。在实施例中，所述第一部分具有第一高度，其中所述第二部分具有第二高度，其中所述第三部分具有第三高度，其中所述第一高度与所述第二高度的比率为0.01至0.6，并且其中所述第三高度与所述第二高度的比率为0.01至0.6。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器阵列，包括：
铁电(FE)材料，在半导体衬底上方，所述FE材料包括与字线接触的竖直侧壁；
氧化物半导体(OS)层，在所述FE材料上方，所述OS层接触源极线和位线，其中，所述FE材料在所述OS层与所述字线之间；
晶体管，包括所述FE材料的一部分、所述字线的一部分、所述OS层的一部分、所述源极线的一部分以及所述位线的一部分；以及
第一伪字线，在所述晶体管与所述半导体衬底之间，其中，所述FE材料还包括与所述第一伪字线接触的第一锥形侧壁。
2.根据权利要求1所述的存储器阵列，还包括在所述晶体管上方的第二伪字线，所述晶体管在所述第二伪字线与所述半导体衬底之间，其中，所述FE材料还包括与所述第二伪字线接触的第二锥形侧壁。
3.根据权利要求2所述的存储器阵列，其中，所述FE材料的所述第二锥形侧壁的相对侧壁之间的距离在朝向所述半导体衬底的方向上减小。
4.根据权利要求1所述的存储器阵列，其中，所述FE材料的所述第一锥形侧壁的相对侧壁之间的距离在朝向所述半导体衬底的方向上减小。
5.根据权利要求1所述的存储器阵列，还包括：
功能存储器单元区，包括所述字线和所述晶体管；以及
第一伪区，在所述功能存储器单元区与所述半导体衬底之间，所述第一伪区包括所述第一伪字线，其中，所述第一伪区在垂直于所述半导体衬底的主表面的第一方向上的厚度与所述功能存储器单元区在所述第一方向上的厚度的比率为0.01至0.6。
6.根据权利要求1所述的存储器阵列，其中，所述字线在平行于所述半导体衬底的主表面的第二方向上具有第一长度，其中，所述第一伪字线在所述第二方向上具有第二长度，并且其中，所述第二长度为大于所述第一长度。
7.根据权利要求6所述的存储器阵列，还包括在所述第一伪字线与所述半导体衬底之间的第二伪字线，所述第二伪字线在所述第二方向上具有与所述第二长度相等的第三长度。
8.一种存储器阵列，包括：
一个或多个下伪字线，在半导体衬底上方；
一个或多个字线，在下伪字线上方；
一个或多个上伪字线，在所述字线上方；
源极线，延伸穿过所述下伪字线、所述字线和所述上伪字线；
位线，延伸穿过所述下伪字线、所述字线和所述上伪字线；以及
一个或多个晶体管，所述晶体管中的每一个包括所述字线中的一个的一部分、所述源极线的一部分和所述位线的一部分，其中，所述上伪字线的宽度小于所述字线的宽度，并且其中，所述上伪字线的长度小于所述字线的长度。
9.根据权利要求8所述的存储器阵列，其中，所述字线的所述宽度小于所述下伪字线的所述宽度，并且其中，所述字线的所述长度小于所述下伪字线的所述长度。
10.一种制造存储器阵列的方法，包括：
在半导体衬底上方形成多层堆叠，所述多层堆叠包括交替的导电层和介电层；
对延伸穿过所述多层堆叠的第一沟槽进行图案化，所述第一沟槽的靠近所述半导体衬底的第一部分具有第一锥形侧壁，所述第一沟槽的第二部分具有竖直侧壁，所述第一沟槽的远离所述半导体衬底的第三部分具有第二锥形侧壁，其中，所述竖直侧壁从所述第一锥形侧壁延伸到所述第二锥形侧壁，其中，对所述第一沟槽进行图案化限定邻近所述第一部分的底部伪字线、邻近所述第二部分的字线和邻近所述第三部分的顶部伪字线；
沿着所述第一锥形侧壁、所述竖直侧壁、所述第二锥形侧壁和所述第一沟槽的底面沉积铁电(FE)材料；
在所述FE材料上方沉积氧化物半导体(OS)层，其中，所述OS层的第一部分、所述FE材料的第一部分和所述底部伪字线的一部分形成一个或多个伪晶体管，并且其中，所述OS的第二部分层、所述FE材料的第二部分和所述字线的一部分形成一个或多个晶体管；
对所述多层堆叠进行图案化，使得所述导电层和所述介电层在截面图中具有阶梯形状；以及
形成电耦合至所述一个或多个晶体管的导电线。
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