TW202201648A - 記憶體陣列裝置及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種記憶體陣列裝置，包含在半導體基底上方的電晶體堆疊，電晶體堆疊中的第一電晶體安置於電晶體堆疊中的第二電晶體上方。第一電晶體包含沿第一字元線的第一記憶體膜以及沿源極線及位元線的第一通道區，第一記憶體膜安置於第一通道區與第一字元線之間。第二電晶體包含沿第二字元線的第二記憶體膜以及沿源極線及位元線的第二通道區，第二記憶體膜安置於第二通道區與第二字元線之間。記憶體陣列裝置包含電連接至第一字元線的第一通孔及電連接至第二字元線的第二通孔，第二階梯通孔與第一階梯通孔具有不同寬度。

Description

3D記憶體陣列接點結構
半導體記憶體用於電子應用的積體電路中，作為實例，所述電子應用包含收音機、電視、手機以及個人電腦。半導體記憶體包含兩個主要類別。一個類別為揮發性記憶體；另一類別為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體（random access memory；RAM），所述隨機存取記憶體可進一步分成兩個子類別：靜態隨機存取記憶體（static random access memory；SRAM）及動態隨機存取記憶體（dynamic random access memory；DRAM）。SRAM及DRAM兩者皆為揮發性的，此是因為其在未供電時將丟失其儲存的資訊。
另一方面，非揮發性記憶體可保持儲存於其上的資料。非揮發性半導體記憶體的一種類型為鐵電隨機存取記憶體（ferroelectric random access memory；FeRAM或FRAM）。FeRAM的優點包含其較快寫入/讀取速度及較小大小。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語來描述如圖中所示出的一個元件或特徵與另一（些）元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
各種實施例提供一種具有多個垂直堆疊的記憶胞的3D堆疊記憶體陣列。每一記憶胞包含薄膜電晶體（thin film transistor；TFT），所述薄膜電晶體具有充當閘極電極的字元線區、充當第一源極/汲極電極的位元線區以及充當第二源極/汲極電極的源極線區。每一TFT更包含絕緣記憶體膜（例如，作為閘極介電質）及氧化物半導體（oxide semiconductor；OS）通道區。
在一些實施例中，接點階梯結構由藉由介電層分離的導電層堆疊形成。階梯結構為記憶體陣列提供字元線，且導通孔形成為向下延伸且電連接至導電層中的每一者。導通孔的寬度可變化。舉例而言，導通孔的寬度可隨通孔與記憶體陣列的電晶體區域的間隔愈遠而增加。蝕刻負載效應（例如，較寬階梯通孔臨界尺寸用於較深蝕刻深度，且較窄階梯通孔臨界尺寸用於較淺蝕刻深度）用於防止由於上部層與下部層之間的台階高度的較大差異而導致的階梯通孔的開口的過蝕刻及上部層字元線的短路。可達成材料節省（例如，罩幕材料）、較低製造成本以及簡易的處理流程，以用於生產具有可靠字元線接點連接性的3D堆疊記憶體陣列裝置。
圖1A、圖1B以及圖1C示出根據一些實施例的記憶體陣列的實例。圖1A以三維視圖示出記憶體陣列200的一部分的實例；圖1B示出記憶體陣列200的電路圖；且圖1C示出根據一些實施例的記憶體陣列200的自上而下視圖。記憶體陣列200包含多個記憶胞202，所述多個記憶胞202可配置成列及行的柵格。記憶胞202可進一步垂直堆疊以提供三維記憶體陣列，藉此增加裝置密度。記憶體陣列200可安置於半導體晶粒的後段製程（back end of line；BEOL）中。舉例而言，記憶體陣列可安置於半導體晶粒的內連線層中，諸如在形成於半導體基底上的一或多個主動裝置（例如，電晶體）上方。
在一些實施例中，記憶體陣列200為快閃記憶體陣列，諸如NOR快閃記憶體陣列或類似者。每一記憶胞202可包含具有絕緣記憶體膜90作為閘極介電質的薄膜電晶體（TFT）204。在一些實施例中，每一TFT 204的閘極電耦接至各別字元線（例如，導電線72），每一TFT 204的第一源極/汲極區電耦接至各別位元線（例如，導電線106），且每一TFT 204的第二源極/汲極區電耦接至各別源極線（例如，導電線108），所述源極線將第二源極/汲極區電耦接至接地。在記憶體陣列200的同一垂直行中的記憶胞202可共用共同位元線（bit line；BL）116A及共同源極線（source line；SL）116B，而在記憶體陣列200的同一水平列中的記憶胞202可共用共同字元線（word line；WL）116C。
記憶體陣列200包含多個垂直堆疊的導電線72（例如，字元線），其中介電層52安置於導電線72中的相鄰者之間。導電線72在與下伏基底（圖1A及圖1B中未明確示出）的主表面平行的方向上延伸。導電線72可具有階梯組態，以使得下部導電線72長於上部導電線72的端點且橫向延伸超過上部導電線72的端點。舉例而言，在圖1A中，示出導電線72的多個堆疊層，其中最頂部導電線72最短，且最底部導電線72最長。導電線72的各別長度可在朝向下伏基底的方向上增加。以此方式，可自記憶體陣列200上方接近導電線72中的每一者的一部分，且可針對導電線72中的每一者的暴露部分形成導電接點。
記憶體陣列200更包含多個導電線106（例如，共同位元線116A）及導電線108（例如，共同源極線116B）。導電線106及導電線108可各自在垂直於導電線72的方向上延伸。介電材料98安置於導電線106及導電線108中的相鄰者之間，且隔離所述相鄰者。在一些實施例中，介電材料98的至少一部分為低氫材料，所述低氫材料是使用以降低的流動速率引入的包括氫的前驅體形成的。舉例而言，與氧化物半導體（OS）層92（下文描述）實體接觸的介電材料98（例如，介電材料98A）的至少部分可具有相對低的氫濃度，諸如小於3原子百分比（原子%）。低氫濃度（例如，在上述範圍內）可減少氫擴散至OS層92中，藉此減少缺陷且改良裝置穩定性。舉例而言，根據一實施例，藉由用介電材料98減少氫擴散，TFT 204的臨限電壓（Vth ）曲線可在正偏置方向上移位，從而增強TFT 204的穩定性。可藉由例如降低用於沉積介電材料98的包括氫的前驅體的流動速率而在介電材料98中達成相對低的氫濃度。舉例而言，在介電材料98包括氧化矽、氮化矽或類似者的實施例中，可藉由具有相對低的SiH4 前驅體流動速率的製程來沉積介電材料98，以抑制Ho 或H+ 擴散至介電材料98及OS層92中。
成對的導電線106與導電線108與相交的導電線72一起限定每一記憶胞202的邊界，且介電材料102安置於相鄰成對的導電線106及導電線108之間並隔離所述相鄰對。在一些實施例中，導電線108電耦接至接地。儘管圖1A示出導電線106相對於導電線108的特定置放，但應瞭解，在其他實施例中，可翻轉導電線106及導電線108的置放。
如上文所論述，記憶體陣列200亦可包含氧化物半導體（OS）層92。OS層92可為記憶胞202的TFT 204提供通道區。舉例而言，當經由對應導電線72施加適當電壓（例如，高於對應TFT 204的各別臨限電壓（Vth ））時，OS層92的與導電線72相交的區可允許電流（例如，在由箭頭206指示的方向上）自導電線106流動至導電線108。OS層92可具有相對低的氫濃度，諸如在如藉由飛行時間二次離子質譜（Time-of-Flight Secondary Ion Mass Spectrometry；ToF-SIMS）分析所量測的每立方公分約1020 個原子至約1022 個原子的範圍內。因此，與具有更高氫濃度的OS層的TFT相比，可改良TFT 204的穩定性。
記憶體膜90安置於導電線72與OS層92之間，且記憶體膜90可為TFT 204提供閘極介電質。在一些實施例中，記憶體膜90包括鐵電材料，諸如氧化鉿、鉿氧化鋯、矽摻雜氧化鉿或類似者。因此，記憶體陣列200亦可稱為鐵電隨機存取記憶體（ferroelectric random access memory；FERAM）陣列。可替代地，記憶體膜90可為在兩個SiOx 層之間包括SiNx 層的多層結構（例如，ONO結構）、不同鐵電材料、不同類型的記憶體層（例如，能夠儲存位元）或類似者。
在記憶體膜90包括鐵電材料的實施例中，記憶體膜90可在兩個不同方向中的一者上極化，且可藉由將適當電壓差施加於記憶體膜90上且產生適當電場來改變極化方向。極化可相對局部化（例如，一般含於記憶胞202的每一邊界內），且記憶體膜90的連續區可延伸跨越多個記憶胞202。取決於記憶體膜90的特定區的極化方向，對應TFT 204的臨限電壓變化，且可儲存數位值（例如，0或1）。舉例而言，當記憶體膜90的區具有第一電極化方向時，對應TFT 204可具有相對低的臨限電壓，且當記憶體膜90的區具有第二電極化方向時，對應TFT 204可具有相對高的臨限電壓。兩個臨限電壓之間的差可稱為臨限電壓移位。較大臨限電壓移位使讀取儲存於對應記憶胞202中的數位值更容易（例如，更不易出錯）。
為在此類實施例中對記憶胞202執行寫入操作，在對應於記憶胞202的記憶體膜90的一部分上施加寫入電壓。舉例而言，可藉由將適當電壓施加至對應導電線72（例如，字元線）及對應導電線106/導電線108（例如，位元線/源極線）來施加寫入電壓。藉由在記憶體膜90的部分上施加寫入電壓，可改變記憶體膜90的區的極化方向。因此，對應TFT 204的對應臨限電壓亦可自低臨限電壓切換至高臨限電壓，或反之亦然，且可將數位值儲存於記憶胞202中。由於導電線72與導電線106及導電線108相交，故可針對寫入操作選擇個別記憶胞202。
為在此類實施例中對記憶胞202執行讀取操作，將讀取電壓（低臨限電壓與高臨限電壓之間的電壓）施加至對應導電線72（例如，字元線）。取決於記憶體膜90的對應區的極化方向，可或可不接通記憶胞202的TFT 204。因此，導電線106可或可不經由導電線108（例如，耦接至接地的源極線）放電，且可判定儲存於記憶胞202中的數位值。由於導電線72與導電線106及導電線108相交，故可針對讀取操作選擇個別記憶胞202。
圖1A進一步示出在後續圖中使用的記憶體陣列200的參考橫截面。橫截面B-B'沿導電線72的縱軸，且在例如與TFT 204的電流方向平行的方向上。橫截面C-C'垂直於橫截面B-B'，且與導電線72的縱軸平行。橫截面C-C'延伸穿過導電線106。橫截面D-D'與橫截面C-C'平行，且延伸穿過介電材料102。出於清楚起見，後續諸圖參考此等參考橫截面。
在圖2中，提供基底50。基底50可為可經摻雜（例如，藉由p型或n型摻雜劑）或未經摻雜的半導體基底，諸如塊狀半導體、絕緣層上半導體（semiconductor-on-insulator；SOI）基底或類似者。基底50可為晶圓，諸如矽晶圓。一般而言，SOI基底為形成於絕緣層上的半導體材料層。絕緣層可為例如內埋氧化物（buried oxide；BOX）層、氧化矽層或類似者。絕緣層設置於基底（典型地為矽基底或玻璃基底）上。亦可使用其他基底，諸如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可包含：矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦以及/或磷化砷鎵銦；或其組合。
圖2進一步示出可形成於基底50上方的電路。電路包含在基底50的頂部表面處的主動裝置（例如，電晶體）。電晶體可包含在基底50的頂部表面上方的閘極介電層203及在閘極介電層203上方的閘極電極205。源極/汲極區207在閘極介電層203及閘極電極205的相對側上安置於基底50中。閘極間隔件208沿閘極介電層203的側壁形成，且以適當橫向距離將源極/汲極區207與閘極電極205分離。在一些實施例中，電晶體可為平面場效電晶體（field effect transistor；FET）、鰭式場效電晶體（fin field effect transistor；finFET）、奈米場效電晶體（nano-field effect transistor；nanoFET）或類似者。
第一ILD 210包圍且隔離源極/汲極區207、閘極介電層203以及閘極電極205，且第二ILD 212在第一ILD 210上方。源極/汲極接點214延伸穿過第二ILD 212及第一ILD 210且電耦接至源極/汲極區207，且閘極接點216延伸穿過第二ILD 212且電耦接至閘極電極205。內連線結構220在第二ILD 212、源極/汲極接點214以及閘極接點216上方，所述內連線結構220包含一或多個堆疊介電層224及形成於一或多個介電層224中的導電特徵222。儘管圖2示出兩個堆疊介電層224，但應瞭解，內連線結構220可包含其中安置有導電特徵222的任何數目的介電層224。內連線結構220可電連接至閘極接點216及源極/汲極接點214以形成功能電路。在一些實施例中，由內連線結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似者或其組合。儘管圖2論述形成於基底50上方的電晶體，但其他主動裝置（例如，二極體或類似者）及/或被動裝置（例如，電容器、電阻器或類似者）亦可形成為功能電路的部分。
在圖3A及圖3B中，多層堆疊58形成於圖2的內連線結構220上方。出於簡單及清楚的目的，可自後續圖式中省略基底50、電晶體、ILD以及內連線結構220。儘管將多層堆疊58示出為接觸內連線結構220的介電層224，但任何數目的中間層可安置於基底50與多層堆疊58之間。舉例而言，在絕緣層（例如，低k介電層）中包括導電特徵的一或多個額外內連線層可安置於基底50與多層堆疊58之間。在一些實施例中，可圖案化導電特徵以為基底50及/或記憶體陣列200（參見圖1A及圖1B）上的主動裝置提供電力、接地及/或訊號線。
多層堆疊58包含導電層54A至導電層54C（統稱為導電層54）與介電層52A至介電層52D（統稱為介電層52）的交替層。可在後續步驟中圖案化導電層54以定義導電線54（例如，字元線）。導電層54可包括導電材料，諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似者，且介電層52可包括絕緣材料，諸如氧化矽、氮化矽、氮氧化矽、其組合或類似者。導電層54及介電層52可各自使用例如化學氣相沉積（chemical vapor deposition；CVD）、原子層沉積（atomic layer deposition；ALD）、物理氣相沉積（physical vapor deposition；PVD）、電漿增強CVD（plasma enhanced CVD；PECVD）或類似操作來形成。儘管圖3A及圖3B示出特定數目的導電層54及介電層52，但其他實施例可包含不同數目的導電層54及介電層52。此外，多層堆疊58可包括任何數目的合適類型的材料層，且材料層的數目及次序可基於意欲形成於多層堆疊58中的所要裝置。
圖4至圖12B為根據一些實施例的製造記憶體陣列200的階梯結構68的中間階段的視圖。圖4至圖11及圖12B沿圖1中所示出的參考橫截面B-B'示出。圖12A以三維視圖示出。
在圖4中，光阻56形成於多層堆疊58上方。如上文所論述，多層堆疊58可包括導電層54（標記為54A、54B以及54C）與介電層52（標記為52A、52B、52C以及52D）的交替層。光阻56可藉由使用旋塗技術而形成。
在圖5中，光阻56經圖案化以在區60中暴露多層堆疊58，同時掩蔽多層堆疊58的剩餘部分。舉例而言，多層堆疊58的最頂部層（例如，介電層52D）可暴露於區60中。可使用可接受的微影技術來圖案化光阻56。
在圖6中，使用光阻56作為罩幕來蝕刻區60中的多層堆疊58的暴露部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（reactive ion etch；RIE）、中性束蝕刻（neutral beam etch；NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可移除區60中的介電層52D及導電層54C的部分以限定開口61。由於介電層52D及導電層54C具有不同的材料組成，故用於移除此等層的暴露部分的蝕刻劑可為不同的。在一些實施例中，導電層54C在蝕刻介電層52D時充當蝕刻終止層，且介電層52C在蝕刻導電層54C時充當蝕刻終止層。因此，可選擇性移除介電層52D及導電層54C的部分而不移除多層堆疊58的剩餘層，且開口61可延伸至所要深度。可替代地，可使用定時蝕刻製程在開口61達到所要深度之後終止對開口61的蝕刻。在所得結構中，介電層52C暴露於區60中。
在圖7中，修整光阻56以暴露多層堆疊58的額外部分。可使用可接受的微影技術來修整光阻。由於修整，光阻56的寬度減小，且可暴露多層堆疊58在區60及區62中的部分。舉例而言，介電層52C的頂部表面可暴露於區60中，且介電層52D的頂部表面可暴露於區62中。
在圖8中，使用光阻56作為罩幕，藉由可接受的蝕刻製程來移除介電層52D、導電層54C、介電層52C以及導電層54B在區60及區62中的部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可將開口61進一步延伸至多層堆疊58中。由於介電層52D/介電層52C與導電層54C/導電層54B具有不同的材料組成，故用於移除此等層的暴露部分的蝕刻劑可為不同的。在一些實施例中，導電層54C在蝕刻介電層52D時充當蝕刻終止層；介電層52C在蝕刻導電層54C時充當蝕刻終止層；導電層54B在蝕刻介電層52C時充當蝕刻終止層；且介電層52B在蝕刻導電層54B時充當蝕刻終止層。因此，可選擇性移除介電層52D/介電層52C及導電層54B/導電層54C的部分而不移除多層堆疊58的剩餘層，且開口61可延伸至所要深度。此外，在蝕刻製程期間，導電層54及介電層52的未蝕刻部分充當下伏層的罩幕，且因此介電層52D及導電層54C的先前圖案（參見圖7）可轉印至下伏介電層52C及導電層54B。在所得結構中，介電層52B暴露於區60中，且介電層52C暴露於區62中。
在圖9中，修整光阻56以暴露多層堆疊58的額外部分。可使用可接受的微影技術來修整光阻。由於修整，光阻56的寬度減小，且可暴露多層堆疊58在區60、區62以及區64中的部分。舉例而言，介電層52B的頂部表面可暴露於區60中；介電層52C的頂部表面可暴露於區62中；且介電層52D的頂部表面可暴露於區64中。
在圖10中，使用光阻56作為罩幕，藉由可接受的蝕刻製程來移除介電層52D、介電層52C以及介電層52B在區60、區62以及區64中的部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可將開口61進一步延伸至多層堆疊58中。在一些實施例中，導電層54C在蝕刻介電層52D時充當蝕刻終止層；導電層54B在蝕刻介電層52C時充當蝕刻終止層；且導電層54A充當蝕刻介電層52B的蝕刻終止層。因此，可選擇性移除介電層52D、介電層52C以及介電層52B的部分而不移除多層堆疊58的剩餘層，且開口61可延伸至所要深度。此外，在蝕刻製程期間，導電層54中的每一者充當下伏層的罩幕，且因此導電層54C/導電層54B的先前圖案（參見圖9）可轉印至下伏介電層52C/介電層52B。在所得結構中，導電層54A暴露於區60中；導電層54B暴露於區62中；且導電層54C暴露於區64中。
在圖11中，可諸如藉由可接受的灰化或濕式剝離製程來移除光阻56。因此，形成階梯結構68。階梯結構68包括導電層54與介電層52的交替者的堆疊。下部導電層54較寬且橫向延伸越過上部導電層54，且導電層54中的每一者的寬度在朝向基底50的方向上增加。舉例而言，導電線54A可長於導電線54B；導電線54B可長於導電線54C；且導電線54C可長於導電線54D。因此，在後續處理步驟中，可自階梯接點結構68上方針對導電層54中的每一者形成導電接點。
在圖12A中，金屬間介電質（inter-metal dielectric；IMD）70沉積於多層堆疊58上方。IMD 70可由介電材料形成，且可藉由任何合適的方法進行沉積，所述方法諸如CVD、電漿增強CVD（PECVD）或FCVD。介電材料可包含：磷矽酸鹽玻璃（Phospho-Silicate Glass；PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass；BSG）、硼摻雜磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass；BPSG）、未經摻雜矽酸鹽玻璃（undoped Silicate Glass；USG）或類似者。可使用藉由任何可接受的製程形成的其他絕緣材料。IMD 70沿導電層54的側壁以及介電層52的側壁延伸。此外，IMD 70可接觸介電層52中的每一者的頂部表面。
如在圖12A中進一步示出，接著將移除製程應用於IMD 70以移除多層堆疊58上方的多餘介電材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨（chemical mechanical polish；CMP）、回蝕製程、其組合或類似製程。根據一些實施例，平坦化製程暴露多層堆疊58，以使得多層堆疊58及IMD 70的頂部表面在平坦化製程完成之後齊平。在其他實施例中，平坦化製程將IMD 70平坦化至多層堆疊58的最頂部層（例如，介電層52D）上方的所要高度。
圖12B為根據一些實施例的階梯結構68的透視圖。特定言之，圖12B示出已由包括介電層52中的四者及導電線54中的五者的多層堆疊58形成的階梯接點結構68。另外，圖12B示出根據一些實施例的附注。儘管階梯結構68的實施例已示出為包括特定數目的導電線54及介電層52，但應理解，階梯接點結構68可形成為具有任何其他合適的材料層，且可具有任何數目的導電線54及介電層52。
圖13至圖17B為根據一些實施例的使用圖3A的多層堆疊58製造記憶體陣列200的中間階段的視圖。在圖13至圖17B中，形成多層堆疊58，且在多層堆疊58中形成溝渠，藉此定義導電線72。導電線72可對應於記憶體陣列200中的字元線，且導電線72可進一步為記憶體陣列200的所得TFT提供閘極電極。圖17A以三維視圖示出。圖13至圖16及圖17B沿圖1A中所示出的參考橫截面C-C'示出。
在圖13中，硬式罩幕80及光阻82沉積於多層堆疊58上方。硬式罩幕80可包含例如可藉由CVD、PVD、ALD、PECVD或類似者進行沉積的氮化矽、氮氧化矽或類似者。舉例而言，可藉由使用旋塗技術來形成光阻82。
在圖14中，光阻82經圖案化以形成溝渠86。可使用可接受的微影技術來圖案化光阻。舉例而言，將光阻82暴露於光以用於圖案化。在曝光製程之後，可取決於是否使用負型抗蝕劑或正型抗蝕劑而使光阻82顯影以移除光阻的曝光部分或未曝光部分，藉此定義溝渠86的圖案化。
在圖15中，使用可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合，將光阻82的圖案轉印至硬式罩幕80。蝕刻可為非等向性的。因此，形成延伸穿過硬式罩幕80的溝渠86。舉例而言，可藉由灰化製程來移除光阻82。
在圖16中，使用一或多個可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合，將硬式光罩80的圖案轉印至多層堆疊58。蝕刻製程可為非等向性的。因此，溝渠86延伸穿過多層堆疊58，且導電線72（例如，字元線）由導電層54形成。藉由蝕刻穿過導電層54的溝渠86，可使相鄰導電線72彼此分離。
隨後，在圖17A及圖17B中，接著可藉由可接受的製程來移除硬式罩幕80，所述可接受的製程諸如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合或類似製程。歸因於多層堆疊58的階梯形狀（參見例如圖12A），導電線72可具有在朝向基底50的方向上增加的變化長度。舉例而言，導電線72A可長於導電線72B；且導電線72B可長於導電線72C。
圖18A至圖23C示出形成及圖案化溝渠86中的TFT 204（參見圖1A）的通道區。圖18A、圖19A以及圖23A以三維視圖示出。在圖18B、圖19B、圖20、圖21、圖22A、圖22B以及圖23B中，沿圖1A的線C-C'提供橫截面視圖。圖23C示出TFT結構的對應自上而下視圖。
在圖18A及圖18B中，記憶體膜90共形地沉積於溝渠86中。在圖18A中，出於視覺清楚起見，在溝渠86的底部及多層堆疊58的頂部表面上方已省略記憶體膜90。記憶體膜90可具有能夠儲存位元的材料，諸如能夠藉由在記憶體膜90上施加適當電壓差而在兩個不同極化方向之間切換的材料。舉例而言，記憶體膜90的極化可歸因於由施加電壓差所產生的電場而變化。
舉例而言，記憶體膜90可為高k介電材料，諸如鉿（Hf）類介電材料或類似者。在一些實施例中，記憶體膜90包括鐵電材料，諸如氧化鉿、鉿氧化鋯、矽摻雜氧化鉿或類似者。在其他實施例中，記憶體膜90可為在兩個SiOx 層之間包括SiNx 層的多層結構（例如，ONO結構）。在又其他實施例中，記憶體膜90可包括不同鐵電材料或不同類型的記憶體材料。記憶體膜90可藉由CVD、PVD、ALD、PECVD或類似者進行沉積以沿溝渠86的側壁及底部表面延伸。在沉積記憶體膜90之後，可執行退火步驟（例如，在約300℃至約600℃的溫度範圍下）以達成所要結晶相、改良膜品質且減少記憶體膜90的與膜相關的缺陷/雜質。在一些實施例中，退火步驟可進一步低於400℃以滿足BEOL熱預算，且減少可能導致來自高溫退火製程的其他特徵的缺陷。
在圖19A及圖19B中，OS層92共形地沉積於記憶體膜90上方的溝渠86中。在圖19A中，出於視覺清楚起見，在溝渠86的底部處及多層堆疊58的頂部表面上方已省略OS層92及記憶體膜90。OS層92包括適於為TFT（例如，TFT 204，參見圖1A）提供通道區的材料。在一些實施例中，OS層92包括包括銦的材料，諸如Inx Gay Znz MO，其中M可為Ti、Al、Ag、Si、Sn或類似者。X、Y以及Z可各自為0與1之間的任何值。在其他實施例中，不同半導體材料可用於OS層92。可藉由CVD、PVD、ALD、PECVD或類似者來沉積OS層92。OS層92可沿記憶體膜90上方的溝渠86的側壁及底部表面延伸。在沉積OS層92之後，可執行氧相關環境中的退火步驟（例如在約300℃與約450℃之間的溫度範圍下）以活化OS層92的電荷載流子。
在圖20中，介電材料98A沉積於溝渠86的側壁及底部表面上以及OS層92上方。介電材料98A可包括例如可藉由CVD、PVD、ALD、PECVD或類似者進行沉積的氧化矽、氮化矽、氮氧化矽或類似者。
在圖21中，舉例而言，使用微影與蝕刻的組合來移除介電材料98A在溝渠86中的底部部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。
隨後，如亦由圖21所示出，介電材料98A可用作蝕刻罩幕以蝕刻穿過OS層92在溝渠86中的底部部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻OS層92可暴露記憶體膜90在溝渠86的底部表面上的部分。因此，OS層92在溝渠86的相對側壁上的部分可彼此分離，此改良記憶體陣列200的記憶胞202之間的隔離（參見圖1A）。
在圖22中，可沉積額外介電材料98B以填充溝渠86的剩餘部分。介電材料98B可包括例如可藉由CVD、PVD、ALD、PECVD或類似者進行沉積的氧化矽、氮化矽、氮氧化矽或類似物。在一些實施例中，介電材料98B可具有與介電材料98A相同的材料組成且使用與介電材料98A相同的製程形成。可替代地，介電材料98B可具有與介電材料98A不同的材料組成且/或藉由與介電材料98A不同的製程形成。
為易於圖示，後續圖式示出基於圖22的實施例（例如，其中介電材料98B與介電材料98A具有相同材料組成）的進一步處理。介電材料98B及介電材料98A在下文中可統稱為介電材料98。應理解，類似處理可應用於其中介電材料98B與介電材料98A具有不同材料組成的實施例。
在圖23A至圖23C中，接著將移除製程應用於介電材料98、OS層92以及記憶體膜90以移除多層堆疊58上方的多餘材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨（CMP）、回蝕製程、其組合或類似製程。平坦化製程暴露多層堆疊58，以使得多層堆疊58的頂部表面在平坦化製程完成之後齊平。圖23C示出圖23A中所示出的結構的對應自上而下視圖。
圖24A至圖27C示出在記憶體陣列200中製造導電線106及導電線108（例如，源極線及位元線）的中間步驟。導電線106及導電線108可沿垂直於導電線54的方向延伸，以使得可針對讀取操作及寫入操作選擇記憶體陣列200的個別胞。在圖24A至圖27C中，以「A」結尾的圖示出3D視圖；以「B」結尾的圖示出自上而下視圖，且以「C」結尾的圖示出與圖1A的線C-C'平行的對應橫截面視圖。
在圖24A、圖24B以及圖24C中，經由OS層92及介電材料98（包含介電材料98A及介電材料98B）圖案化溝渠100。圖24C示出圖24B中的線C-C'的橫截面視圖。舉例而言，可經由微影與蝕刻的組合來執行溝渠100的圖案化。溝渠100可安置於記憶體膜90的相對側壁之間，且溝渠100可實體分離記憶體陣列200（參見圖1A）中的記憶胞的相鄰堆疊。
在圖25A、圖25B以及圖25C中，介電材料102沉積於溝渠100中且填充溝渠100。圖25C示出圖25B中的線C-C'的橫截面視圖。介電材料102可包含例如可藉由CVD、PVD、ALD、PECVD或類似者進行沉積的氧化矽、氮化矽、氮氧化矽或類似者。介電材料102可在OS層92上方沿溝渠100的側壁以及底部表面延伸。在沉積之後，可執行平坦化製程（例如，CMP、回蝕或類似製程）以移除介電材料102的多餘部分。在所得結構中，多層堆疊58、記憶體膜90、OS層92以及介電材料102的頂部表面可實質上齊平（例如，在製程變化內）。在一些實施例中，可選擇介電材料98及介電材料102的材料，以使得所述材料可相對於彼此選擇性地蝕刻。舉例而言，在一些實施例中，介電材料98為氧化物，且介電材料102為氮化物。在一些實施例中，介電材料98為氮化物，且介電材料102為氧化物。其他材料亦為可能的。
在圖26A、圖26B以及圖26C中，針對導電線106以及導電線108圖案化溝渠104。圖26C示出圖26B中的線C-C'的橫截面視圖。舉例而言，藉由使用微影與蝕刻的組合來圖案化介電材料98（包含介電材料98A及介電材料98B）來形成溝渠104。
舉例而言，光阻120可沉積於多層堆疊58、介電材料98、介電材料102、OS層92以及記憶體膜90上方。舉例而言，可藉由使用旋塗技術來形成光阻120。光阻120經圖案化以定義開口122。開口122中的每一者可與介電材料102的對應區重疊，且開口122中的每一者可進一步部分暴露介電材料98的兩個分離區。舉例而言，每一開口122可暴露介電材料102的區；部分暴露介電材料98的第一區；且部分暴露介電材料98的第二區，所述第二區藉由介電材料102的由開口122暴露的區與介電材料98的第一區分離。以此方式，開口122中的每一者可定義由介電材料102分離的導電線106及相鄰導電線108的圖案。可使用可接受的微影技術來圖案化光阻。舉例而言，將光阻120暴露於光以用於圖案化。在曝光製程之後，可取決於是否使用負型抗蝕劑或正型抗蝕劑而使光阻120顯影以移除光阻的曝光部分或未曝光部分，藉此定義形成開口122的圖案化。
隨後，舉例而言，可藉由蝕刻來移除介電材料98的由開口122暴露的部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻製程可使用蝕刻介電材料98而不顯著蝕刻介電材料102的蝕刻劑。因此，即使開口122暴露介電材料102，亦可能不顯著移除介電材料102。溝渠104的圖案可對應於導電線106及導電線108（參見圖27A、圖27B以及圖27C）。舉例而言，介電材料98的一部分可保留在每一對溝渠104之間，且介電材料102可安置於相鄰對溝渠104之間。舉例而言，在圖案化溝渠104之後，可藉由灰化來移除光阻120。
在圖27A、圖27B以及圖27C中，用導電材料填充溝渠104以形成導電線106及導電線108。圖27C示出圖27B中的線C-C'的橫截面視圖。導電線106及導電線108可各自包括可各自使用例如CVD、ALD、PVD、PECVD或類似者形成的導電材料，諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似者。在沉積導電線106及導電線108之後，可執行平坦化（例如，CMP、回蝕或類似者）以移除導電材料的多餘部分，藉此形成導電線106及導電線108。在所得結構中，多層堆疊58、記憶體膜90、OS層92、導電線106以及導電線108的頂部表面可實質上齊平（例如，在製程變化內）。導電線106可對應於記憶體陣列中的位元線，且導電線108可對應於記憶體陣列200中的源極線。儘管圖27C示出僅繪示導電線106的橫截面視圖，但導電線108的橫截面視圖可為類似的。
因此，堆疊TFT 204可形成於記憶體陣列200中。每一TFT 204包括閘極電極（例如，對應導電線54的一部分）、閘極介電質（例如，對應記憶體膜90的一部分）、通道區（例如，對應OS層92的一部分）以及源極電極及汲極電極（例如，對應導電線106及導電線108的部分）。介電材料102在同一行中且隔離在同一高度處的相鄰TFT 204。TFT 204可安置於垂直堆疊的列及行的陣列中。
在圖28A及圖28B中，針對導電線54（例如，字元線116C）形成階梯通孔110，且針對導電線106及導電線108（例如，源極線116B及位元線116A）形成源極/位元線接點112及源極/位元線接點114。圖28A示出根據一些實施例的記憶體陣列200及鄰近記憶體陣列200的階梯接點結構68中的兩者的透視圖。在一些實施例中，階梯接點結構68形成於記憶體陣列200的電晶體堆疊區1201的相對側上。圖28B示出圖28A中的階梯接點結構68的自上而下視圖。
在所示出的實施例中，多層堆疊58包括藉由介電層52中的七者分離的導電線54中的六者，所述介電層52可藉由重複上文所描述的步驟來形成。在一些實施例中，多層堆疊58的階梯形狀可在導電線54中的每一者上提供表面，以供階梯通孔110著陸（land on）。
亦如藉由圖28A的透視圖所示出，亦可分別針對導電線106及導電線108形成源極/位元線接點112及源極/位元線接點114。可使用適於形成階梯通孔110的材料及技術中的任一種來形成源極/位元線接點112及源極/位元線接點114。
在所示出的實施例中，與圖28A中的階梯通孔110相比，IMD 70經繪示為凹陷的；然而，階梯通孔110與IMD 70的水平面可共面。在其他實施例中，IMD 70可與記憶體陣列200共面形成，且視情況選用的介電層120（參見圖29）可形成於IMD 70及記憶體陣列200上方。在此類實施例中，穿過視情況選用的介電層及IMD 70形成階梯通孔110的開口，且穿過視情況選用的介電層形成源極/位元線接點112及源極/位元線接點114的開口。
根據一些實施例，階梯通孔110的大小隨階梯通孔110的高度自最上部導電線54至最底部導電線54的增加而增加。舉例而言，在階梯接點結構68的最頂部表面處的階梯通孔110的直徑可隨與電晶體堆疊區120的距離增加而增加。如此，距電晶體堆疊區1201最近的階梯通孔110的直徑小於距電晶體堆疊區1201最遠的階梯通孔110的直徑。在圖28A及圖28B中，距電晶體堆疊區1201最近的階梯通孔110可具有第一高度H1，且距電晶體堆疊區1201最遠的階梯通孔110可具有第n高度H(n)。第n高度H(n)大於第一高度H1。此外，距電晶體堆疊區1201最近的階梯通孔110可具有第一直徑W(0)，且距電晶體堆疊區1201最遠的階梯通孔110可具有第n直徑W(n)。第n直徑W(n)大於第一直徑W(0)。
此外，源極/位元線接點112及源極/位元線接點114可形成為用於階梯通孔110的任何合適大小(例如，高度及直徑)。儘管源極/位元線接點112與源極/位元線接點114示出為相同大小（例如，第一高度H1及第一寬度W(0)），但源極/位元線接點112與源極/位元線接點114的大小亦可不同。圖28B進一步示出穿過階梯接點結構68的階梯通孔110的切線E-E'。
圖29至圖31示出根據一些實施例的形成階梯通孔110的中間步驟。圖29至圖31示出階梯接點結構68沿圖28B的線E-E'的橫截面視圖。
特定言之，圖29示出根據一些實施例的在階梯通孔110的所要位置中形成穿過IMD 70的開口2901。在一些實施例中，階梯結構68的形狀可在導電線54中的每一者上提供表面，以供階梯通孔110著陸。形成階梯通孔110可包含例如使用微影與蝕刻的組合在IMD 70及介電層52中圖案化開口以暴露導電線54的部分。在一些實施例中，開口2901可經圖案化以具有實質上垂直的側壁。在此類實施例中，開口2901的寬度可自開口的頂部至開口的底部一致。在其他實施例中，開口2901可經圖案化以具有成角側壁。在此類實施例中，與開口的底部處的寬度相比，開口2901的寬度在開口的頂部處可更大。
一旦已形成開口2901，則暴露導電線54的延伸部Ext1至延伸部Ext(n)。延伸部Ext1至延伸部Ext(n)可指延伸超出介電層52中的上覆者及/或導電線54中的上覆者的導電線54中的各別者的部分。在一些實施例中，延伸部Ext1至延伸部Ext(n)具有相等長度。在其他實施例中，延伸部Ext1至延伸部Ext(n)可具有不同長度。圖29進一步示出開口2901的可與所示出實施例中的延伸部Ext1至延伸部Ext(n)的中心對準的中心線CL1至中心線CL(n)。根據一些實施例，開口2901可具有不同寬度（例如，W(0)至W(n)及H1至H(n)），且開口2901中的每一者在導電線54的相關聯延伸部（例如，Ext1至Ext(n)）上方的中間處。
現轉至圖30，此圖示出根據一些實施例的開口2901的蝕刻負載效應。根據一些實施例，第一開口可位於距電晶體堆疊區1201第一距離D1處，且剩餘開口形成於沿距第一開口高達第二距離D2的線的位置處。在一些實施例中，開口2901形成於沿規則間距P1的線的位置處。在其他實施例中，開口2901可形成於沿第一距離D1與第二距離D2之間的線的任何合適的位置處。
特定言之，圖30示出根據一些實施例的由於用於圖案化開口2901的蝕刻製程而導致的在開口2901的所要寬度與所要深度之間的相關性。舉例而言，隨著第二距離D2增加，開口2901的寬度增加（例如，W(0)至W(n)），且開口2901的蝕刻深度（例如，H1至H(n)）亦增加，其中n為正整數。根據一些實施例，開口2901的寬度（例如，W(0)至W(n)）可在約10奈米與約500奈米之間。在一些實施例中，開口2901的高度（例如，H1至H(n)）可在約50奈米與約5,000奈米之間。然而，任何合適的寬度及高度可用於開口2901。由於蝕刻負載效應，可歸因於開口2901中的每一者延伸所達的深度差異而使用單個圖案化步驟來圖案化不同寬度的開口2901。
繼續圖31，此圖示出根據一些實施例的在開口2901中形成階梯通孔110。形成階梯通孔110可包含形成襯層（未繪示）（諸如擴散障壁層、黏著層或類似者），且導電材料形成於開口中。襯層可包含鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可執行諸如CMP的平坦化製程以自IMD 120的表面移除多餘材料。剩餘襯層及導電材料在開口2901中形成階梯通孔110。在一些實施例中，可省略IMD 120，且平坦化製程使階梯通孔110與IMD 70的頂部表面齊平。
此外，圖31示出根據一些實施例，階梯通孔110的中心線CL1至中心線CL(n)可在導電線54的延伸部上方的中間處。另外，根據一些實施例，第一階梯通孔110位於距電晶體堆疊區1201第一距離D1處。根據一些實施例，階梯通孔110的寬度（例如，W(0)至W(n)）可隨第二距離D2自第一階梯通孔110增加而增加。任何合適的距離可用於第一距離D1及第二距離D2。在所示出的實施例中，階梯通孔110與IMD 120一起平坦化。如此，根據一些實施例，階梯通孔110的頂部暴露於IMD 120的共面表面中。
在圖32A、圖32B、圖32C以及圖32D中，分別針對源極/位元線接點112及源極/位元線接點114以及階梯通孔110形成共同位元線116A、共同源極線116B以及共同字元線116C。圖32D示出階梯通孔110以及源極/位元線接點112及源極/位元線接點114可分別電連接至共同位元線116A、共同源極線116B以及共同字元線116C，所述共同位元線116A、共同源極線116B以及共同字元線116C將記憶體陣列連接至下伏/上覆電路系統（例如，控制電路系統）及/或半導體晶粒的訊號、電力以及接地線。舉例而言，共同位元線116A、共同源極線116B以及共同字元線116C可經由一或多個介電層3201（繪示於圖32C及圖32D中）佈線且連接至延伸穿過IMD 70的導通孔118，以將共同字元線116C電連接至內連線結構220的下伏電路系統及基底50上的主動裝置，如圖32C中所示出。可穿過IMD 70形成其他導通孔118，以將共同位元線116A及共同源極線116B電連接至內連線結構220的下伏電路系統。在替代實施例中，除內連線結構220以外或代替內連線結構220，可藉由形成於記憶體陣列200上方的內連線結構來提供通向及來自記憶體陣列的佈線及/或電力線。因此，可完成記憶體陣列200。
儘管圖2至圖32C的實施例示出導電線106及導電線108的特定圖案，但其他組態亦為可能的。舉例而言，在此等實施例中，導電線106及導電線108具有交錯圖案。在一些實施例中，陣列的同一列中的導電線106與導電線108均彼此對準。
圖33示出自上而下視圖，且圖34示出沿圖33的線C-C'的橫截面視圖。圖35示出沿圖33的線D-D'的橫截面視圖。在圖33、圖34以及圖35中，相同附圖標記指示藉由與圖2至圖32C的元件相同的製程形成的相同元件。
現轉至圖36，此圖示出根據另一實施例的階梯接點結構68。除階梯通孔110中的每一者沿導電線54的延伸部Ext1至延伸部Ext(n)間隔第三距離D3而非沿延伸部的中間處之外，圖36類似於圖31。如此，階梯通孔至字元線距離（例如，第三距離D3）對於圖36的所示出實施例中的階梯通孔110中的每一者為相同的。具有均勻的階梯通孔至字元線距離為階梯接點結構68的製造及記憶體陣列裝置200的操作提供可靠接點連接。一旦已根據所示出的實施例形成階梯接點結構68，則可如關於圖32A至圖35所論述來進一步處理記憶體陣列裝置200。
繼續圖37，此圖示出根據又另一實施例的階梯接點結構68。除階梯通孔110的寬度（例如，W(0)至W(n)）與第一寬度W(0)成比例（其中n為正整數，且其中W(n)在約10奈米與約500奈米之間）之外，圖37類似於圖31。舉例而言，階梯通孔比率W(n)/W(0)可在約1:1與約50:1之間。然而，可利用任何合適的比率。在一些實施例中，第n寬度W(n)隨第二距離D2自第一階梯通孔110增加而增加。根據一些實施例，第n寬度W(n) = [W(0) + W(0)/n]，其中n為正整數，且其中W(n)為在約10奈米與500奈米之間的寬度。然而，可利用任何合適的寬度。在此類實施例中，開口2901（繪示於圖30中）形成為具有所要寬度且在階梯通孔110的所要位置中。一旦已根據所示出的實施例形成階梯接點結構68，則可如關於圖32A至圖35所論述來進一步處理記憶體陣列裝置200。
各種實施例提供一種具有垂直堆疊的記憶胞的3D堆疊記憶體陣列。記憶胞各自包括具有記憶體膜、閘極介電材料以及氧化物半導體通道區的TFT。TFT包括源極/汲極電極，所述源極/汲極電極亦為記憶體陣列中的源極線及位元線。介電材料安置於源極/汲極電極中的相鄰者之間且隔離所述相鄰者。
在一些實施例中，接點階梯結構由藉由介電層分離的導電層堆疊形成。接點階梯結構為堆疊記憶體陣列提供字元線接點。上部導電層為堆疊記憶體陣列的上部記憶胞提供字元線接點，且下部導電層為堆疊記憶體陣列的下部記憶胞提供字元線接點。如此，下部導電層的台階高度大於上部導電層的台階高度。蝕刻負載效應（例如，較寬階梯通孔臨界尺寸用於較深蝕刻深度，且較窄階梯通孔臨界尺寸用於較淺蝕刻深度）用於防止由於上部層與下部層之間的台階高度的較大差異而導致的階梯通孔的開口及上部層字元線短路的過蝕刻。可達成材料節省（例如，罩幕材料）、較低製造成本以及簡易的處理流程，以用於生產具有可靠字元線接點連接性的3D堆疊記憶體陣列裝置。
根據一實施例，一種記憶體陣列裝置包含：電晶體堆疊，位於半導體基底上方，電晶體堆疊包括第一薄膜電晶體，第一薄膜電晶體在第二薄膜電晶體上方，第一薄膜電晶體包含：第一記憶體膜，沿第一字元線；及第一通道區，沿第一源極線以及第一位元線，其中第一記憶體膜安置於第一通道區與第一字元線之間；第二薄膜電晶體包含：第二記憶體膜，沿第二字元線；及第二通道區，沿第一源極線及第一位元線，其中第二記憶體膜安置於第二通道區與第二字元線之間；第一階梯通孔，電連接至第一字元線，第一階梯通孔包含第一寬度；以及第二階梯通孔，電連接至第二字元線，第二階梯通孔包含第二寬度，第二寬度大於第一寬度。在一實施例中，第一階梯通孔位於距電晶體堆疊第一距離處，且其中第二階梯通孔位於距電晶體堆疊第二距離處，第二距離大於第一距離。在一實施例中，第一階梯通孔在第一字元線的第一延伸部上的中間處，其中第二階梯通孔在第二字元線的第二延伸部上的中間處，其中第一字元線的第一延伸部為第一字元線延伸超出第一字元線上方的第三字元線的部分，且其中第二字元線的第二延伸部為第二字元線延伸超出第一字元線的部分。在一實施例中，第一階梯通孔位於沿第一字元線的第一延伸部的第三距離處，且其中第二階梯通孔位於沿第二字元線的第二延伸部的第三距離處，其中第一字元線的第一延伸部為第一字元線延伸超出第一字元線上方的第三字元線的部分，且其中第二字元線的第二延伸部為第二字元線延伸超出第一字元線的部分。在一實施例中，第一寬度在10奈米至500奈米的範圍內。在一實施例中，第二寬度與第一寬度的比率在1:1至50:1的範圍內。在一實施例中，第一階梯通孔及第二階梯通孔包含於多個階梯通孔中，其中多個階梯通孔中的第n階梯通孔的寬度等於第n寬度W(n)，其中第n寬度W(n) = [W(0) + W(0)/n]，且其中W(0)為第一寬度，且n為正整數。
根據另一實施例，一種裝置包含：半導體基底；字元線堆疊；第一階梯通孔，連接至字元線堆疊的第一字元線，第一階梯通孔包含第一寬度及第一高度；第二階梯通孔，連接至字元線堆疊的第二字元線，第一字元線位於第二字元線上方，第二階梯通孔包含第二寬度及第二高度，第二寬度大於第一寬度，且第二高度大於第一高度；以及記憶胞堆疊，記憶胞堆疊包含：第一薄膜電晶體，其中第一字元線的一部分提供第一薄膜電晶體的閘極電極；及第二薄膜電晶體，其中第一薄膜電晶體安置於第二薄膜電晶體上方，且其中第二字元線的一部分提供第二薄膜電晶體的閘極電極。在一實施例中，第一階梯通孔位於距記憶胞堆疊第一距離處，且第二階梯通孔位於距記憶胞堆疊第二距離處，第二距離大於第一距離。在一實施例中，第一寬度在約10奈米與約500奈米之間。在一實施例中，第二寬度與第一寬度的比率在約1:1與約50:1之間。在一實施例中，第一階梯通孔在第一字元線的第一延伸部上方的中間處，且第二階梯通孔在第二字元線的第二延伸部上方的中間處，其中第一字元線的第一延伸部為第一字元線延伸超出字元線堆疊的第三字元線的部分，其中第三字元線安置於第一字元線上方，且其中第二字元線的第二延伸部為第二字元線延伸超出第一字元線的部分。在一實施例中，第一階梯通孔位於沿第一字元線的第一延伸部的第三距離處，且第二階梯通孔位於沿第二字元線的第二延伸部的第三距離處，其中第一字元線的第一延伸部為第一字元線延伸超出字元線堆疊的第三字元線的部分，其中第三字元線安置於第一字元線上方，且其中第二字元線的第二延伸部為第二字元線延伸超出第一字元線的部分。在一實施例中，總共n個階梯通孔連接至字元線堆疊，其中第n階梯通孔的寬度等於第n寬度W(n)，其中第n寬度W(n) = [W(0) + W(0)/n]，且其中W(0)為第一寬度，且其中n為1與50之間的正整數。
在又另一實施例中，一種方法包含：在導電層的多層堆疊的第一區中形成記憶胞堆疊，第一導電層的一部分為記憶胞堆疊中的第一記憶胞的閘極電極，且第二導電層的一部分為記憶胞堆疊中的第二記憶胞的閘極電極；在導電層的多層堆疊的第二區中形成導電階梯結構；在導電階梯結構上方形成介電層；藉由形成穿過介電層的第一開口來暴露第一導電層，第一開口包含第一寬度且位於距第一區第一距離處；藉由形成穿過介電層的第二開口來暴露第二導電層，第二開口包含第二寬度且位於距第一區第二距離處，第二寬度大於第一寬度，且第二距離大於第一距離；在第一開口中形成第一導通孔；以及在第二開口中形成第二導通孔。在一實施例中，第一寬度為在約10奈米與約500奈米之間的寬度。在一實施例中，第二寬度與第一寬度的比率在約1:1與約50:1之間。在一實施例中，導電層的多層堆疊包含總共n個導電層，其中方法更包含藉由形成穿過介電層的第n開口來暴露第n導電層，第n開口的寬度等於第一寬度與第一寬度除以n的商的總和，其中n為1與50之間的正整數。在一實施例中，第一開口在第一導電層的第一延伸部上方的中間處，且第二開口在第二導電層的第二延伸部上方的中間處，其中第一導電層的第一延伸部為第一導電層延伸超出第一導電層上方的第三導電層的部分，且其中第二導電層的第二延伸部為第二導電層延伸超出第一導電層的部分。在一實施例中，第一開口位於沿第一導電層的第一延伸部的第三距離處，且第二開口位於沿第二導電層的第二延伸部的第三距離處，其中第一導電層的第一延伸部為第一導電層延伸超出第一導電層上方的第三導電層的部分，且其中第二導電層的第二延伸部為第二導電層延伸超出第一導電層的部分。
前文概述若干實施例的特徵，以使得所屬領域中具有通常知識者可更佳地理解本揭露的態樣。所屬領域中具有通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範圍，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
50:基底 52,52A,52B,52C,52D,224,3201:介電層 54,54A,54B,54C:導電層 54D,72,72A,72B,72C,106,108:導電線 56,82,120:光阻 58:多層堆疊 60,62,64:區 61,122,2901:開口 68:階梯結構 70:金屬間介電質 80:硬式罩幕 86,100,104:溝渠 90:絕緣記憶體膜 92:氧化物半導體層 98,98A,98B,102:介電材料 110:階梯通孔 112,114:源極/位元線接點 116A:位元線 116B:源極線 116C:字元線 118:導通孔 200:記憶體陣列 202:記憶胞 203:閘極介電層 204:薄膜電晶體 205:閘極電極 206:箭頭 207:源極/汲極區 208:閘極間隔件 210:第一ILD 212:第二ILD 214:源極/汲極接點 216:閘極接點 220:內連線結構 222:導電特徵 1201:電晶體堆疊區 B-B',C-C',D-D':橫截面 CL1,CL(n):中心線 D1:第一距離 D2:第二距離 D3:第三距離 E-E':切線 Ext1,Ext(n):延伸部 H1:第一高度 H(n):第n高度 P1:間距 W(0):第一直徑 W(n):第n直徑
當結合隨附圖式閱讀時，自以下實施方式最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1A、圖1B以及圖1C示出根據一些實施例的記憶體陣列的透視圖、電路圖以及自上而下視圖。 圖2、圖3A、圖3B、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12A、圖12B、圖13、圖14、圖15、圖16、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20、圖21、圖22、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖25A、圖25B、圖25C、圖26A、圖26B、圖26C、圖27A、圖27B以及圖27C示出根據一些實施例的製造記憶體陣列的變化視圖。 圖28A及圖28B示出根據一些實施例的記憶體陣列及鄰接階梯接點結構的透視圖以及階梯接點結構的自上而下視圖。 圖29、圖30以及圖31示出根據一些實施例的製造階梯接點結構的各種視圖。 圖32A、圖32B、圖32C以及圖32D示出根據一些實施例的形成至記憶體陣列的字元線、源極線以及位元線及至重佈線結構中的導通孔的導電線的各種視圖。 圖33、圖34以及圖35示出根據一些實施例的記憶體陣列的變化視圖。 圖36示出根據一些其他實施例的階梯接點結構。 圖37示出根據一些其他實施例的階梯接點結構。
52:介電層
54:導電層
68:階梯結構
70:金屬間介電質
90:絕緣記憶體膜
98:介電材料
106,108:導電線
110:階梯通孔
112,114:源極/位元線接點
200:記憶體陣列
1201:電晶體堆疊區
H1:第一高度
H(n):第n高度

Claims (20)

  1. 一種記憶體陣列裝置，包括： 電晶體堆疊，位於半導體基底上方，所述電晶體堆疊包括第一薄膜電晶體，所述第一薄膜電晶體在第二薄膜電晶體上方，所述第一薄膜電晶體包括： 第一記憶體膜，沿第一字元線；及 第一通道區，沿第一源極線以及第一位元線，其中所述第一記憶體膜安置於所述第一通道區與所述第一字元線之間； 所述第二薄膜電晶體包括： 第二記憶體膜，沿第二字元線；及 第二通道區，沿所述第一源極線及所述第一位元線，其中所述第二記憶體膜安置於所述第二通道區與所述第二字元線之間； 第一階梯通孔，電連接至所述第一字元線，所述第一階梯通孔包括第一寬度；以及 第二階梯通孔，電連接至所述第二字元線，所述第二階梯通孔包括第二寬度，所述第二寬度大於所述第一寬度。
  2. 如請求項1所述的記憶體陣列裝置，其中所述第一階梯通孔位於距所述電晶體堆疊第一距離處，且其中所述第二階梯通孔位於距所述電晶體堆疊第二距離處，所述第二距離大於所述第一距離。
  3. 如請求項2所述的記憶體陣列裝置，其中所述第一階梯通孔在所述第一字元線的第一延伸部上的中間處，其中所述第二階梯通孔在所述第二字元線的第二延伸部上的中間處，其中所述第一字元線的所述第一延伸部為所述第一字元線延伸超出所述第一字元線上方的第三字元線的部分，且其中所述第二字元線的所述第二延伸部為所述第二字元線延伸超出所述第一字元線的部分。
  4. 如請求項2所述的記憶體陣列裝置，其中所述第一階梯通孔位於沿所述第一字元線的第一延伸部的第三距離處，且其中所述第二階梯通孔位於沿所述第二字元線的第二延伸部的所述第三距離處，其中所述第一字元線的所述第一延伸部為所述第一字元線延伸超出所述第一字元線上方的第三字元線的部分，且其中所述第二字元線的所述第二延伸部為所述第二字元線延伸超出所述第一字元線的部分。
  5. 如請求項2所述的記憶體陣列裝置，其中所述第一寬度在10奈米至500奈米的範圍內。
  6. 如請求項5所述的記憶體陣列裝置，其中所述第二寬度與所述第一寬度的比率在1:1至50:1的範圍內。
  7. 如請求項5所述的記憶體陣列裝置，其中所述第一階梯通孔及所述第二階梯通孔包括於多個階梯通孔中，其中所述多個階梯通孔中的第n階梯通孔的寬度等於第n寬度W(n)，其中所述第n寬度W(n) = [W(0) + W(0)/n]，且其中W(0)為所述第一寬度，且n為正整數。
  8. 一種記憶體陣列裝置，包括： 半導體基底； 字元線堆疊； 第一階梯通孔，連接至所述字元線堆疊的第一字元線，所述第一階梯通孔包括第一寬度及第一高度； 第二階梯通孔，連接至所述字元線堆疊的第二字元線，所述第一字元線位於所述第二字元線上方，所述第二階梯通孔包括第二寬度及第二高度，所述第二寬度大於所述第一寬度，且所述第二高度大於所述第一高度；以及 記憶胞堆疊，所述記憶胞堆疊包括： 第一薄膜電晶體，其中所述第一字元線的一部分提供所述第一薄膜電晶體的閘極電極；及 第二薄膜電晶體，其中所述第一薄膜電晶體安置於所述第二薄膜電晶體上方，且其中所述第二字元線的一部分提供所述第二薄膜電晶體的閘極電極。
  9. 如請求項8所述的記憶體陣列，其中所述第一階梯通孔位於距所述記憶胞堆疊第一距離處，且所述第二階梯通孔位於距所述記憶胞堆疊第二距離處，所述第二距離大於所述第一距離。
  10. 如請求項9所述的記憶體陣列，其中所述第一寬度在約10奈米與約500奈米之間。
  11. 如請求項10所述的記憶體陣列，其中所述第二寬度與所述第一寬度的比率在約1:1與約50:1之間。
  12. 如請求項10所述的記憶體陣列，其中所述第一階梯通孔在所述第一字元線的第一延伸部上方的中間處，且所述第二階梯通孔在所述第二字元線的第二延伸部上方的中間處，其中所述第一字元線的所述第一延伸部為所述第一字元線延伸超出所述字元線堆疊的第三字元線的部分，其中所述第三字元線安置於所述第一字元線上方，且其中所述第二字元線的所述第二延伸部為所述第二字元線延伸超出所述第一字元線的部分。
  13. 如請求項10所述的記憶體陣列，其中所述第一階梯通孔位於沿所述第一字元線的第一延伸部的第三距離處，且所述第二階梯通孔位於沿所述第二字元線的第二延伸部的所述第三距離處，其中所述第一字元線的所述第一延伸部為所述第一字元線延伸超出所述字元線堆疊的第三字元線的部分，其中所述第三字元線安置於所述第一字元線上方，且其中所述第二字元線的所述第二延伸部為所述第二字元線延伸超出所述第一字元線的部分。
  14. 如請求項10所述的記憶體陣列，其中總共n個階梯通孔連接至所述字元線堆疊，其中第n階梯通孔的寬度等於第n寬度W(n)，其中所述第n寬度W(n) = [W(0) + W(0)/n]，且其中W(0)為所述第一寬度，且其中n為1與50之間的正整數。
  15. 一種記憶體陣列的製造方法，包括： 在導電層的多層堆疊的第一區中形成記憶胞堆疊，所述導電層的多層堆疊中的第一導電層的一部分為所述記憶胞堆疊中的第一記憶胞的閘極電極，且所述導電層的多層堆疊中的第二導電層的一部分為所述記憶胞堆疊中的第二記憶胞的閘極電極； 在所述導電層的多層堆疊的第二區中形成導電階梯結構； 在所述導電階梯結構上方形成介電層； 藉由形成穿過所述介電層的第一開口來暴露所述第一導電層，所述第一開口包括第一寬度且位於距所述第一區第一距離處； 藉由形成穿過所述介電層的第二開口來暴露所述第二導電層，所述第二開口包括第二寬度且位於距所述第一區第二距離處，所述第二寬度大於所述第一寬度，且所述第二距離大於所述第一距離； 在所述第一開口中形成第一導通孔；以及 在所述第二開口中形成第二導通孔。
  16. 如請求項15所述的方法，其中所述第一寬度為在約10奈米與約500奈米之間的寬度。
  17. 如請求項16所述的方法，其中所述第二寬度與所述第一寬度的比率在約1:1與約50:1之間。
  18. 如請求項16所述的方法，其中所述導電層的多層堆疊包括總共n個導電層，其中所述方法更包括藉由形成穿過所述介電層的第n開口來暴露第n導電層，所述第n開口的寬度等於所述第一寬度與所述第一寬度除以n的商的總和，其中n為1與50之間的正整數。
  19. 如請求項16所述的方法，其中所述第一開口在所述第一導電層的第一延伸部上方的中間處，且所述第二開口在所述第二導電層的第二延伸部上方的中間處，其中所述第一導電層的所述第一延伸部為所述第一導電層延伸超出所述第一導電層上方的第三導電層的部分，且其中所述第二導電層的所述第二延伸部為所述第二導電層延伸超出所述第一導電層的部分。
  20. 如請求項16所述的方法，其中所述第一開口位於沿所述第一導電層的第一延伸部的第三距離處，且所述第二開口位於沿所述第二導電層的第二延伸部的所述第三距離處，其中所述第一導電層的所述第一延伸部為所述第一導電層延伸超出所述第一導電層上方的第三導電層的部分，且其中所述第二導電層的所述第二延伸部為所述第二導電層延伸超出所述第一導電層的部分。
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