KR102409755B1 - 자기 저항 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

기판 상에 자기 터널 접합 층을 형성하고, 상기 자기 터널 접합 층을 패터닝하여 자기 터널 접합 패턴을 형성하고, 상기 자기 터널 접합 패턴의 측면 상에는 식각 잔류물이 형성되고, 세정 공정을 수행하여 상기 식각 잔류물을 제거하고, 상기 자기 터널 접합 패턴의 측면 상에 산화막이 형성되고, 및 스퍼터 에칭 공정을 수행하여 상기 산화막을 제거하는 것을 포함하는 자기 저항 메모리 소자의 제조 방법이 설명된다.

Description

자기 저항 메모리 소자 및 그 제조 방법{Magneto-resistance random access memory device and method of fabricating the same}
본 발명은 자기 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
자기 저항 메모리 소자는 두 개의 자성체와 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자기 저항 메모리 소자 제조 시 상기 자기 터널 접합 패턴은 스퍼터 에칭(sputter etching) 공정으로 패터닝되는데, 이때 발생하는 식각 잔류물들이 상기 자기 터널 접합 패턴의 측벽 상에 재증착되어 두 자성체 간의 전기적 단락이 발생하는 문제가 있다. 이에 따라, 재증착된 상기 식각 잔류물들은 반드시 제거되어야 한다. 종래에는 상기 식각 잔류물들을 제거하기 위해 산화 공정을 수행하여 상기 식각 잔류물들을 산화 절연물로 만드는 방법을 사용하고 있다. 그러나, 상기 식각 잔류물의 양이 불균일하여 산화되지 않은 식각 잔류물이 남아 여전히 전기적 단락이 발생하는 문제가 있고, 산화 공정에 의해 자성체가 산화되어 자성 특성이 열화되는 문제가 있다.
본 발명이 해결하고자 하는 과제는 자기 터널 접합 패턴의 전기적 단락 발생을 방지할 수 있는 자기 저항 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 자기 터널 접합 패턴의 자성 특성 열화(deteriorate)를 방지할 수 있는 자기 저항 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 자기 저항 메모리 소자의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 자기 저항 메모리 소자의 제조 방법은 기판 상에 자기 터널 접합 층을 형성하고, 상기 자기 터널 접합 층을 패터닝하여 자기 터널 접합 패턴을 형성하고, 상기 자기 터널 접합 패턴의 측면 상에는 식각 잔류물이 형성되고, 세정 공정을 수행하여 상기 식각 잔류물을 제거하고, 상기 자기 터널 접합 패턴의 측면 상에 산화막이 형성되고, 및 스퍼터 에칭 공정을 수행하여 상기 산화막을 제거하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 자기 저항 메모리 소자의 제조 방법은 기판 상에 하부 전극 및 상기 하부 전극의 측면을 감싸는 하부 층간 절연 층을 형성하고, 상기 하부 전극 및 하부 층간 절연 층 상에 자기 터널 접합 층 및 금속 마스크 층을 형성하고, 상기 금속 마스크 층을 패터닝하여 금속 마스크 패턴을 형성하고, 진공 상태에서 스퍼터 에칭 공정을 수행하여 상기 자기 터널 접합 층을 선택적으로 식각하여 자기 터널 접합 패턴을 형성하고, 상기 자기 터널 접합 패턴의 표면 및 상기 금속 마스크 패턴의 표면 상에 식각 잔류물이 형성되고, 대기압 상태에서 세정액을 이용한 습식 세정 공정을 수행하여 상기 식각 잔류물을 제거하고, 상기 자기 터널 접합 패턴 및 상기 금속 마스크 패턴의 표면 상에 산화막 및 수산화막이 형성되고, 진공 상태에서 스퍼터 에칭 공정을 수행하여 상기 산화막 및 수산화막을 제거하고, 상기 하부 층간 절연 층의 상면, 상기 자기 터널 접합 패턴의 측면, 및 상기 금속 마스크 패턴의 측면 및 상면 상에 라이너를 컨포멀하게 형성하고, 상기 라이너 상에 상부 층간 절연 층을 형성하고, 및 상기 상부 층간 절연 층을 관통하여 상기 금속 마스크 패턴과 접촉하는 상부 전극을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 자기 저항 메모리 소자는 하부 전극을 갖는 기판, 상기 기판 상의 자기 터널 접합 패턴, 상기 자기 터널 접합 패턴 상의 금속 마스크 패턴 및 상기 금속 마스크 패턴 상의 상부 전극을 포함한다. 상기 금속 마스크 패턴의 측면들은 외측으로 휜 곡선 프로파일을 갖는다.
본 발명의 기술적 사상의 일 실시예에 의한 자기 저항 메모리 소자는 기판, 상기 기판 상의 하부 전극 및 상기 하부 전극의 측면을 덮는 하부 층간 절연 층, 상기 하부 전극 및 하부 층간 절연 층 상의 자기 터널 접합 패턴, 상기 자기 터널 접합 패턴 상의 금속 마스크 패턴, 상기 금속 마스크 패턴 상의 상부 전극, 상기 하부 층간 절연 층의 상면, 상기 자기 터널 접합 패턴의 측면, 상기 금속 마스크 패턴의 측면, 및 상기 상부 전극의 측면 상에 컨포멀하게 형성된 라이너 및 상기 라이너 상에 상기 자기 터널 접합 패턴의 측면, 상기 금속 마스크 패턴의 측면, 및 상기 상부 전극의 측면을 덮도록 형성된 상부 층간 절연 층을 포함한다. 상기 금속 마스크 패턴의 측면들은 곡선 프로파일을 갖고, 상기 금속 마스크 패턴의 측면들은 상대적으로 큰 곡률을 갖는 하부들 및 상대적으로 작은 곡률을 갖는 상부들을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시 예에 의한 자기 저항 메모리 소자는 자기 터널 접합 패턴을 형성 후, 자기 터널 접합 패턴의 측면에 형성된 식각 잔류물을 대기압 상태에서 습식 세정 공정을 수행하여 제거함으로써, 식각 잔류물을 완전히 제거하여 자기 터널 접합 패턴의 전기적 단락을 방지할 수 있는 효과가 있다.
또한, 본 발명의 일 실시 예에 의한 자기 저항 메모리 소자는 대기압 상태에서 습식 세정 공정을 수행하여 형성된 산화막을 진공 상태에서 스퍼터 에칭 공정을 수행하여 제거함으로써, 자기 저항 메모리 소자의 절연 특성 열화 및 자성 특성 열화를 방지할 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자의 단위 셀의 등가 회로도이다.
도 2a 내지 2c는 본 발명의 기술적 사상의 실시 예들에 의한 자기 저항 메모리 소자들의 개략적인 종단면도들이다.
도 3a 내지 도 3c는 본 발명의 기술적 사상의 실시 예들에 의한 자기 저항 메모리 소자들의 제조 방법들을 개략적으로 설명하는 플로우차트들이다.
도 4a 내지 도 5c는 본 발명의 기술적 사상의 실시 예들에 의한 자기 저항 메모리 소자들의 제조 방법들을 설명하는 개략적인 종단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자(MRAM, magneto-resistive random access memory)의 단위 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자는 소스 라인(SL), 스위칭 소자(Sw), 워드 라인(WL), 가변 저항(Rv), 및 비트 라인(BL)을 포함할 수 있다. 상기 스위칭 소자(Sw)는 트랜지스터를 포함할 수 있다. 일부 실시 예에서, 상기 스위칭 소자(Sw)는 다이오드를 포함할 수 있다. 상기 워드 라인(WL)에 전압이 인가되어 상기 스위칭 소자(Sw)가 턴-온되면, 상기 소스 라인(SL)으로부터 상기 가변 저항(Rv)을 통하여 상기 비트 라인(BL)으로 전류가 공급될 수 있다. 상기 가변 저항(Rv)의 저항 값에 따라 상기 비트 라인(BL)에 공급되는 전류의 양이 달라질 수 있다. 상기 전류의 양은 로직 "1" 및 로직 "0"을 의미할 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자의 개략적인 종단면도들이다.
도 2a를 참조하면, 본 실시 예에 의한 자기 저항 메모리 소자(100A)는 기판(10), 하부 층간 절연 층(15), 하부 전극(20), 자기 터널 접합 패턴(30), 금속 마스크 패턴(40), 라이너(45), 상부 층간 절연 층(50), 상부 전극(60), 및 배선 층(70)을 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 또는 SiGe 같은 에피택셜 성장 층을 갖는 반도체 웨이퍼를 포함할 수 있다.
상기 하부 층간 절연 층(15)은 상기 기판(10) 상에 형성될 수 있다. 상기 하부 층간 절연 층(15)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연 층(15)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연 층(15)은 BPSG (boro-phospho-silicate glass), TOZE (toten silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethylorthosilicate) 또는 HDP (high density plasma) 산화물을 포함할 수 있다. 상기 하부 층간 절연 층(15)은 상기 기판(10)의 표면을 노출시키는 하부 전극 홀(15H)을 포함할 수 있다.
상기 하부 전극(20)은 상기 하부 층간 절연 층(15)의 상기 하부 전극 홀(15H) 내에 배치될 수 있다. 상기 하부 전극(20)의 상면은 상기 하부 층간 절연 층(15)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 하부 전극(20)은 폴리실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다.
상기 자기 터널 접합 패턴(30)은 씨드 패턴(31), 하부 고정 자성 패턴(32), 스페이서 패턴(33), 상부 고정 자성 패턴(34), 터널링 배리어 패턴(35), 자유 자성 패턴(36), 및 캡핑 패턴(37)을 포함할 수 있다.
상기 씨드 패턴(31)은 상기 하부 전극(20) 및 상기 하부 층간 절연층(15) 상에 배치될 수 있다. 상기 씨드 패턴(31)은 상기 하부 전극(20)과 직접적으로 접촉할 수 있다. 상기 씨드 패턴(31)은 상기 하부 고정 자성 패턴(32)의 결정성 또는 결정 방향성을 제공할 수 있다. 상기 씨드 층(31)은 단일 층 또는 이중 층으로 형성될 수 있다. 예를 들어, 상기 씨드 층(31)은 탄탈룸 (Ta) 또는 루데늄 (Ru)을 포함하는 단일 층으로 형성될 수 있다. 일부 실시 예에서, 상기 씨드 층(31)은 하부 탄탈룸 (Ta) 층 및 상기 하부 탄탈룸 (Ta) 층 상에 적층된 상부 루데늄 (Ru) 층을 가진 이중 층으로 형성될 수 있다.
상기 하부 고정 자성 패턴(32)은 상기 씨드 패턴(31) 상에 배치될 수 있다. 일부 실시 예에서, 상기 하부 고정 자성 패턴(32)의 자화 방향은 상기 기판(10)의 표면에 수직할 수 있다. 상기 하부 고정 자성 패턴(32)의 자화 방향은 고정될 수 있다. 상기 하부 고정 자성 패턴(32)의 자화 방향은 외부 자기장의 영향을 받지 않을 수 있다. 즉, 상기 하부 고정 자성 패턴(32)의 자화 방향은 상기 하부 전극(20)과 상기 상부 전극(60) 사이에 형성되는 자기장에 의해 변하지 않을 수 있다. 상기 하부 고정 자성 패턴(32)은 코발트-백금(CoPt) 층, 코발트-팔라듐(CoPd) 층, 코발트-백금(CoPt)과 코발트-팔라듐(CoPd)의 합금 층, 또는 코발트/백금(Co/Pt) 층과 코발트/팔라듐(Co/Pd) 층의 교대(alternating) 적층(stack)을 포함할 수 있다.
상기 스페이서 패턴(33)은 상기 하부 고정 자성 패턴(32) 상에 배치될 수 있다. 상기 스페이서 패턴(33)은 루데늄(Ru) 같은 비자성(anti-ferromagnetic) 금속을 포함할 수 있다.
상기 상부 고정 자성 패턴(34)은 상기 스페이서 패턴(33) 상에 배치될 수 있다. 상기 상부 고정 자성 패턴(34)의 자화 방향은 상기 기판(10)의 표면에 수직할 수 있다. 상기 상부 고정 자성 패턴(32)의 자화 방향은 외부 자기장의 영향을 받지 않고 고정될 수 있다. 즉, 상기 상부 고정 자성 패턴(34)의 자화 방향은 상기 하부 전극(20)과 상기 상부 전극(60) 사이에 형성되는 자기장에 의해 변하지 않을 수 있다. 예를 들어, 상기 상부 고정 자성 패턴(34)은 코발트-아이언-보론(CoFeB)를 포함할 수 있다. 일부 실시 예에서, 상기 상부 고정 자성 패턴(34)은 다층의 코발트-아이언-보론(CoFeB) 층 / 탄탈륨(Ta) 층 / 코발트-아이언-보론(CoFeB)층을 포함할 수 있다. 일부 실시 예에서, 상기 상부 고정 자성 패턴(34)은 다층의 코발트(Co) 층 / 보론(B) 층 / 코발트-아이언-보론(CoFeB) 층, 또는 코발트(Co) 층 / 텅스텐(W) 층 / 코발트-아이언-보론(CoFeB) 층 / 텅스텐(W) 층 / 코발트-아이언-보론(CoFeB) 층을 포함할 수 있다.
상기 터널링 배리어 패턴(35)은 상기 상부 고정 자성 패턴(34) 상에 배치될 수 있다. 상기 터널링 배리어 패턴(35)은 상기 상부 고정 자성 패턴(34)의 결정성 또는 결정 방향성을 제공할 수 있다. 예를 들어, 상기 터널링 배리어 패턴(35)의 결정 구조와 상기 상부 고정 자성 패턴(34)의 결정 구조는 동일할 수 있다. 상기 터널링 배리어 패턴(35)은 산화 마그네슘(MgO)을 포함할 수 있다.
상기 자유 자성 패턴(36)은 상기 터널링 배리어 패턴(35) 상에 배치될 수 있다. 상기 자유 자성 패턴(36)은 수직 자화 특성을 가질 수 있다. 상기 자유 자성 패턴(36)의 자화 방향은 변할 수 있다. 즉, 상기 자유 자성 패턴(36)의 자화 방향은 상기 하부 전극(20)과 상기 상부 전극(60) 사이에 형성되는 자기장에 의해 변할 수 있다. 상기 자유 자성 패턴(36)의 결정 구조는 상기 터널링 배리어 패턴(35)의 영향을 받을 수 있다. 예를 들어, 상기 터널링 배리어 패턴(35)의 결정 구조와 상기 자유 자성 패턴(36)의 결정 구조는 동일할 수 있다. 상기 자유 자성 패턴(36)은 코발트 아이언 보론(CoFeB) 층, 또는 코발트 아이언 보론(CoFeB) / 텅스텐 (W) 층 / 코발트 아이언 보론(CoFeB) 층을 포함할 수 있다.
상기 캡핑 패턴(37)은 상기 자유 자성 패턴(36) 상에 배치될 수 있다. 상기 캡핑 패턴(37)은 구리 (Cu), 탄탈룸 (Ta), 알루미늄 (Al), 금 (Au), 티타늄 (Ti), 또는 루데늄 (Ru) 같은 금속 또는 티타늄 질화물 (TiN) 또는 탄탈룸 질화물 (TaN) 같은 금속 질화물을 포함할 수 있다. 예를 들어, 상기 캡핑 패턴(37)은 루데늄 (Ru)을 포함할 수 있다. 일부 실시 예에서, 상기 캡핑 패턴(37)은 다층으로 형성될 수 있다.
상기 씨드 패턴(31), 하부 고정 자성 패턴(32), 스페이서 패턴(33), 상부 고정 자성 패턴(34), 터널링 배리어 패턴(35), 자유 자성 패턴(36), 및 캡핑 패턴(37)의 측면들은 수직으로 정렬될 수 있다. 이에 따라, 상기 자기 터널 접합 패턴(30)의 측면들은 상기 기판(10)의 표면에 대하여 수직한 직선 프로파일을 가질 수 있다. 상기 자기 터널 접합 패턴(30)은 도 1의 가변 저항(Rv)일 수 있다.
상기 금속 마스크 패턴(40)은 상기 캡핑 패턴(37) 상에 배치될 수 있다. 상기 금속 마스크 패턴(40)은 텅스텐 (W), 탄탈룸 (Ta), 티타늄 (Ti), 루데늄 (Ru), 또는 티타늄 질화물 (TiN)을 포함할 수 있다.
상기 금속 마스크 패턴(40)의 측면들은 곡선 프로파일을 가질 수 있다. 예를 들어, 상기 금속 마스크 패턴(40)의 측면들은 외측으로 휜 곡선 프로파일을 가질 수 있다. 상기 금속 마스크 패턴(40)의 측면들의 하부는 상대적으로 큰 곡률을 갖고, 상기 금속 마스크 패턴(40)의 측면들의 상부는 상대적으로 작은 곡률을 가질 수 있다.
상기 금속 마스크 패턴(40)의 측면들은 제1 측면(40S_1) 및 상기 제1 측면(40S_1)에 대향하는 제2 측면(40S_2)을 가질 수 있다. 상기 금속 마스크 패턴(40)의 제1 측면(40S_1)과 상기 금속 마스크 패턴(40)의 제2 측면(40S_2) 간의 거리는 상기 캡핑 패턴(37)에 가까울수록 커지고, 상기 캡핑 패턴(37)으로부터 멀어질수록 작아질 수 있다. 즉, 상기 금속 마스크 패턴(40)의 수평 폭이 상기 금속 마스크 패턴(40)의 하부로부터 상부로 갈수록 작아질 수 있다.
상기 라이너(45)는 상기 하부 층간 절연 층(15)의 상면, 상기 자기 터널 접합 패턴(30)의 측면, 및 상기 금속 마스크 패턴(40)의 측면 상에 컨포멀하게 형성될 수 있다. 상기 라이너(45)는 상기 금속 마스크 패턴(40)의 상단부의 측면 상에는 형성되지 않을 수 있다. 즉, 상기 라이너(45)의 상면은 상기 금속 마스크 패턴(40)의 상면보다 낮은 레벨에 위치할 수 있다. 상기 라이너(45)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물(Al2O3) 같은 금속 산화물을 포함할 수 있다.
상기 상부 층간 절연 층(50)은 상기 라이너(45) 상에 상기 금속 마스크 패턴(40) 및 상기 자기 터널 접합 패턴(30)을 덮도록 형성될 수 있다. 상기 상부 층간 절연 층(50)의 상면은 상기 금속 마스크 패턴(40)의 상면 보다 높은 레벨에 위치할 수 있다. 상기 상부 층간 절연 층(50)은 상기 금속 마스크 패턴(40)의 상면 및 측면 일부, 및 상기 라이너(45)의 상면을 노출시키는 상부 전극 홀(50H)을 포함할 수 있다. 상기 금속 마스크 패턴(40)의 상단부는 상기 상부 전극 홀(50H)의 바닥면보다 높은 레벨에 위치할 수 있다. 상기 상부 층간 절연 층(50)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 상부 전극(60)은 상기 상부 층간 절연 층(50)의 상기 상부 전극 홀(50H) 내에 배치될 수 있다. 상기 상부 전극(60)은 상부 전극 배리어 패턴(61) 및 상부 전극 메탈 패턴(63)을 포함할 수 있다.
상기 상부 전극 배리어 패턴(61)은 상기 상부 전극 홀(50H)의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성될 수 있다. 상기 상부 전극 배리어 패턴(61)은 상기 상부 전극 홀(50H)의 바닥면으로 노출된 상기 금속 마스크 패턴(40)의 상면 및 측면 일부, 및 상기 라이너(45)의 상면에 직접적으로 접촉할 수 있다. 상기 상부 전극 배리어 패턴(61)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 기타 배리어용 금속 또는 금속 화합물을 포함할 수 있다.
상기 상부 전극 메탈 패턴(63)은 상기 상부 전극 배리어 패턴(61) 상에 상기 상부 전극 홀(50H)을 채우도록 형성될 수 있다. 상기 상부 전극 메탈 패턴(63)의 상면, 상기 상부 전극 배리어 패턴(61)의 상면, 및 상기 상부 층간 절연 층(50)의 상면은 실질적으로 공면을 이룰 수 있다. 상기 상부 전극 메탈 패턴(63)은 텅스텐(W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
상기 상부 전극(60)의 수평 폭은 상기 금속 마스크 패턴(40)의 상부의 수평 폭보다 클 수 있다.
상기 배선 층(70)은 상기 상부 층간 절연 층(50) 및 상기 상부 전극(60) 상에 배치될 수 있다. 상기 배선 층(70)은 상기 상부 전극(60)과 직접적으로 접촉할 수 있다. 상기 배선 층(70)은 수평 방향으로 연장할 수 있다. 상기 배선 층(70)은 도 1의 비트 라인(BL)일 수 있다. 상기 배선 층(70)은 텅스텐(W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
일부 실시 예에서, 상기 자기 저항 메모리 소자(100A)는 상기 기판(10) 내에 액티브 영역을 정의하는 아이솔레이션 영역, 상기 액티브 영역 상에 형성된 셀 트렌지스터, 소스 콘택 플러그, 드레인 콘택 플러그, 소스 배선, 및 하부 전극 패드를 더 포함할 수 있다.
상기 셀 트렌지스터는 게이트 구조체, 상기 게이트 구조체의 양 옆에 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 셀 트렌지스터는 도 1의 스위칭 소자(Sw)일 수 있다. 상기 게이트 구조체는 도 1의 워드 라인(WL)과 연결될 수 있다.
상기 게이트 구조체는 상기 액티브 영역의 표면 상에 직접적으로 형성된 게이트 절연 층, 상기 게이트 절연 층 상의 게이트 전극, 상기 게이트 전극 상의 게이트 캡핑 층, 및 상기 게이트 절연 층, 상기 게이트 전극, 및 상기 게이트 캡핑 층의 측면들 상에 형성된 게이트 스페이서를 포함할 수 있다. 상기 게이트 절연 층은 실리콘 산화물(SiO2), 또는 하프늄 산화물(HfO) 같은 금속 산화물을 포함할 수 있다. 상기 게이트 전극은 실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다. 상기 게이트 캡핑 층은 실리콘 질화물(SiN)처럼 실리콘 산화물(SiO2)보다 치밀하고(denser) 단단한(solider) 절연물을 포함할 수 있다. 상기 게이트 스페이서는 실리콘 질화물(SiN), 실리콘 보론화 질화물(SiBN) 또는 실리콘 탄화 질화물(SiCN)을 포함할 수 있다.
상기 소스 영역 및 상기 드레인 영역은 상기 게이트 구조체의 양 옆의 상기 액티브 영역 내에 형성될 수 있다. 상기 소스 영역 및 상기 드레인 영역은 전도성을 가질 수 있도록 붕소(B, boron), 인(P, phosphorous) 및/또는 비소(As, arsenic) 같은 도펀트를 포함할 수 있다.
상기 소스 콘택 플러그는 상기 소스 영역과 직접적으로 접촉하고, 상기 드레인 콘택 플러그는 상기 드레인 영역과 직접적으로 접촉할 수 있다. 상기 소스 콘택 플러그 및 상기 드레인 콘택 플러그는 실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다.
상기 소스 배선은 상기 소스 콘택 플러그 상에 배치될 수 있다. 상기 소스 배선은 도 1의 소스 라인(SL)일 수 있다. 상기 소스 배선은 수평으로 연장할 수 있고, 및 상면도에서 라인 모양을 가질 수 있다. 상기 소스 배선은 실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다.
상기 하부 전극 패드는 상기 드레인 콘택 플러그 상에 배치될 수 있다. 상기 하부 전극 패드는 상기 하부 전극(20)과 연결될 수 있다. 상기 하부 전극 패드는 상면도에서 원, 사각형 또는 다각형 모양을 가질 수 있다. 상기 하부 전극 패드는 상기 소스 배선과 동일한 레벨에 배치될 수 있다. 상기 하부 전극 패드은 실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다.
도 2b는 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자의 개략적인 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다. 도 2b를 참조하면, 본 실시 예에 의한 자기 저항 메모리 소자(100B)에서, 상부 전극(60)의 수평 폭은 금속 마스크 패턴(40)의 상부의 수평 폭보다 작을 수 있다. 상부 전극 홀(50H)의 바닥면으로는 금속 마스크 패턴(40)의 상면이 노출되고, 내부 측벽의 하단부로 라이너(45)가 노출될 수 있다. 이에 따라, 금속 마스크 패턴(40)의 상면의 일부, 예를 들어, 테두리 부분은 상기 라이너(45)로 덮일 수 있다.
도 2c는 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자의 개략적인 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다. 도 2c를 참조하면, 본 실시 예에 의한 자기 저항 메모리 소자(100C)는 자유 자성 패턴(36)과 캡핑 패턴(37) 사이에 배치된 금속 산화물 패턴(38)을 더 포함할 수 있다. 상기 금속 산화물 패턴(38)은 탄탈룸 산화물(TaO), 티타늄 산화물(TiO), 우라늄 산화물(UO), 바륨 산화물(BaO), 지르코늄 산화물(ZrO), 스트론튬 산화물(SrO), 하프늄 산화물(HfO), 란타넘 산화물(LaO), 세륨 산화물(CeO), 사마륨 산화물(SmO), 마그네슘 산화물(MgO), 토륨 산화물(ThO), 칼슘 산화물(CaO), 스칸듐 산화물(ScO), 이트륨 산화물(YO), 크로뮴 산화물(CrO) 또는 텅스텐 산화물(WO)을 포함할 수 있다.
도 3a 내지 3c는 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자의 제조 방법을 개략적으로 설명하는 플로우차트들이고, 도 4a 내지 도 4m은 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자의 제조 방법을 개략적으로 설명하는 종단면도들이다.
도 3a 및 도 4a를 참조하면, 본 발명의 일 실시 예에 의한 자기 저항 메모리 소자(100A)를 제조하는 방법은 기판(10) 상에 하부 층간 절연 층(15)을 형성하고, 상기 하부 층간 절연 층(15)에 하부 전극 홀(15H)을 형성하고, 및 상기 하부 전극 홀(15H)을 채우는 하부 전극(20)을 형성하는 것(S10)을 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 또는 SiGe 같은 에피택셜 성장 층을 갖는 반도체 웨이퍼를 포함할 수 있다.
상기 하부 층간 절연 층(15)을 형성하는 것은 증착 공정을 수행하여 상기 기판(10) 상에 절연성 물질 층을 형성하는 것을 포함할 수 있다. 상기 하부 층간 절연 층(15)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연 층(15)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연 층(15)은 BPSG (boro-phospho-silicate glass), TOZE (toten silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethylorthosilicate) 또는 HDP (high density plasma) 산화물을 포함할 수 있다. 상기 하부 전극 홀(15H)은 상기 기판(10)의 상면이 노출되도록 형성될 수 있다.
상기 하부 전극(20)을 형성하는 것은 증착 공정을 수행하여 상기 하부 층간 절연 층(15) 상에 상기 하부 전극 홀(15H)을 채우는 하부 전극 물질 층을 형성하고, CMP 같은 평탄화 공정을 수행하여 상기 하부 층간 절연 층(15) 상에 위치한 상기 하부 전극 물질 층을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 하부 전극(20)의 상면과 상기 하부 층간 절연 층(15)의 상면은 실질적으로 공면을 이룰 수 있다. 상기 하부 전극(20)은 폴리실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다.
일부 실시 예에서, 상기 방법은 상기 기판(10) 상에 액티브 영역을 정의하는 아이솔레이션 영역을 형성하고, 상기 액티브 영역 상에 게이트 구조체를 형성하고, 상기 게이트 구조체의 양 옆의 상기 액티브 영역 내에 소스 영역 및 드레인 영역을 형성하는 것을 더 포함할 수 있다. 상기 아이솔레이션 영역은 트렌치 내에 채워진 실리콘 산화물 및/또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 상기 게이트 구조체는 상기 기판(10) 상에 직접적으로 형성된 게이트 절연 층, 상기 게이트 절연 층 상의 게이트 전극, 상기 게이트 전극 상의 게이트 캡핑 층, 및 상기 게이트 절연 층, 상기 게이트 전극, 및 상기 게이트 캡핑 층의 측면 상의 게이트 스페이서를 포함할 수 있다. 상기 게이트 절연 층은 산화된 실리콘(oxidized silicon) 또는 금속 산화물을 포함할 수 있다. 상기 게이트 전극은 폴리실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다. 상기 게이트 캡핑 층 및 상기 게이트 스페이서는 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 구조체의 양 옆에 인접하게 배치되고, 및 붕소(B, boron), 인(P, phosphorous), 및/또는 비소(As, arsenic) 같은 도펀트를 포함할 수 있다.
또한, 상기 방법은 상기 소스 영역과 연결되는 소스 콘택 플러그, 및 상기 드레인 영역과 연결되는 드레인 콘택 플러그를 형성하고, 상기 소스 콘택 플러그 상의 소스 배선, 및 상기 드레인 콘택 플러그 상의 하부 전극 패드를 형성하는 것을 더 포함할 수 있다. 상기 하부 전극 패드는 상기 하부 전극(20)과 연결될 수 있다. 상기 소스 콘택 플러그 및 상기 드레인 콘택 플러그는 폴리실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다. 상기 소스 배선 및 상기 하부 전극 패드는 폴리실리콘, 금속, 금속 합금, 또는 금속 실리사이드 같은 전도체를 포함할 수 있다. 상기 소스 배선은 수평으로 연장하는 라인 모양을 가질 수 있다. 상기 하부 전극 패드는 상면도에서(in a top view) 원형 또는 다각형 모양을 가질 수 있다.
도 3a 및 4b를 참조하면, 상기 방법은 상기 하부 층간 절연 층(15) 및 상기 하부 전극(20) 상에 순차적으로 적층된 자기 터널 접합 층(30a) 및 금속 마스크 층(40a)을 형성하는 것(S20)을 포함할 수 있다.
도 3b, 도 4b 및 도 4c를 참조하면, 상기 자기 터널 접합 층(30a) 및 금속 마스크 층(40a)을 형성하는 것은 상기 하부 층간 절연 층(15) 및 상기 하부 전극(20) 상에 씨드 층(31a)(seed layer)을 형성하고(S21), 상기 씨드 층(31a) 상에 하부 고정 자성 층(lower pinned magnetic layer)(32a)을 형성하고(S22), 상기 하부 고정 자성 층(32a) 상에 스페이서 층(33a)을 형성하고(S23), 상기 스페이서 층(33a)상에 예비 상부 고정 자성 층(preliminary upper pinned magnetic layer)(34p)을 형성하고(S24), 상기 예비 상부 고정 자성 층(34p) 상에 터널링 배리어 층(35a)을 형성하고(S25), 상기 터널링 배리어 층(35a) 상에 예비 자유 자성 층(preliminary free magnetic layer)(36p)을 형성하고(S26), 상기 예비 자유 자성 층(36p) 상에 캡핑 층(37a)을 형성하고(S27), 상기 캡핑 층(37a) 상에 금속 마스크 층(40a)을 형성하고(S28), 및 상기 어닐링 공정을 수행하여 상기 예비 상부 고정 자성 층(34p) 및 상기 예비 자유 자성 층(36p)을 결정화하여 상부 고정 자성 층(34a) 및 자유 자성 층(36a)을 형성하는 것(S29)을 포함할 수 있다. 이 공정에서, 상기 씨드 층(31a), 하부 고정 자성 층(32a), 스페이서 층(33a), 상부 고정 자성 층(34a), 터널링 배리어 층(35a), 자유 자성 층(36a), 및 캡핑 층(37a)을 포함하는 자기 터널 접합 층(30a)이 형성될 수 있다.
상기 씨드 층(31a)은 탄탈룸 (Ta) 및/또는 루데늄 (Ru)을 포함할 수 있다. 상기 씨드 층(31a)은 상기 하부 고정 자성 층(32a)의 결정성 또는 결정 방향성을 제공할 수 있다. 상기 씨드 층(31a)은 단일 층 또는 이중 층으로 형성될 수 있다. 예를 들어, 상기 씨드 층(31a)은 탄탈룸 (Ta) 또는 루데늄 (Ru)을 포함하는 단일 층으로 형성될 수도 있고, 또는 하부 탄탈룸 (Ta) 층 및 상기 하부 탄탈룸 (Ta) 층 상의 상부 루데늄 (Ru) 층을 가진 이중 층으로 형성될 수 있다.
상기 하부 고정 자성 층(32a)은 코발트-백금(CoPt) 층, 코발트-팔라듐(CoPd) 층, 코발트-백금(CoPt)과 코발트-팔라듐(CoPd)의 합금 층, 또는 코발트/백금(Co/Pt) 층과 코발트/팔라듐(Co/Pd) 층의 교대(alternating) 적층(stack)을 포함할 수 있다.
상기 스페이서 층(33a)은 루데늄(Ru) 같은 비자성(anti-ferromagnetic) 금속을 포함할 수 있다.
상기 예비 상부 고정 자성 층(34p)은 코발트-철 (CoFe) 기반의 비정질 물질 층을 포함할 수 있다. 예를 들어, 상기 예비 상부 고정 자성 층(34p)은 코발트-아이언-보론(CoFeB)를 포함할 수 있다. 일 실시 예에서, 상기 예비 상부 고정 자성 층(34p)은 다층의 코발트-아이언-보론(CoFeB) 층 / 탄탈륨(Ta) 층 / 코발트-아이언-보론(CoFeB)층을 포함할 수 있다. 일 실시 예에서, 상기 예비 상부 고정 자성 층(34p)은 다층의 코발트(Co) 층 / 보론(B) 층 / 코발트-아이언-보론(CoFeB) 층, 또는 코발트(Co) 층 / 텅스텐(W) 층 / 코발트-아이언-보론(CoFeB) 층 / 텅스텐(W) 층 / 코발트-아이언-보론(CoFeB) 층을 포함할 수 있다.
상기 씨드 층(31a), 상기 하부 고정 자성 층(32a), 상기 스페이서 층(33a), 및 상기 예비 상부 고정 자성 층(34p)은 스퍼터링(sputtering) 같은 PVD(physical vapor deposition) 공정을 수행하여 형성될 수 있다.
상기 터널링 배리어 층(35a)은 산화 마그네슘 (MgO)을 포함할 수 있다. 상기 터널링 배리어 층(35a)을 형성하는 것은 증착 공정을 수행하여 상기 예비 상부 고정 자성 층(34p) 상에 마그네슘 (Mg) 층을 형성하고, 산화 공정을 수행하여 상기 마그네슘 (Mg) 층을 산화시키는 것을 포함할 수 있다.
상기 예비 자유 자성 층(36p)은 코발트-철 (CoFe) 기반의 비정질 물질 층을 포함할 수 있다. 예를 들어, 상기 예비 자유 자성 층(36p)은 단일 코발트-아이언-보론(CoFeB) 층, 또는 다층의 코발트-아이언-보론(CoFeB) 층 / 텅스텐(W) 층 / 코발트-아이언-보론(CoFeB) 층을 포함할 수 있다. 상기 예비 자유 자성 층(36p)은 스퍼터링 같은 PVD 공정을 수행하여 형성될 수 있다.
상기 캡핑 층(37a)은 구리 (Cu), 탄탈룸 (Ta), 알루미늄 (Al), 금 (Au), 티타늄 (Ti), 또는 루데늄 (Ru) 같은 금속 또는 티타늄 질화물 (TiN) 또는 탄탈룸 질화물 (TaN) 같은 금속 질화물을 포함할 수 있다. 예를 들어, 상기 캡핑 층(37a)은 루데늄 (Ru)을 포함할 수 있다. 상기 캡핑 층(37a)은 스퍼터링 같은 PVD 공정을 수행하여 형성될 수 있다.
상기 금속 마스크 층(40a)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 상기 금속 마스크 층(40a)은 텅스텐 (W), 탄탈룸 (Ta), 티타늄 (Ti), 루데늄 (Ru), 또는 티타늄 질화물 (TiN)을 포함할 수 있다.
일부 실시 예에서, 상기 방법은 상기 예비 자유 자성 층(36p)과 상기 캡핑 층(37a) 사이에 금속 산화물 층을 형성하는 것을 더 포함할 수 있다. 상기 금속 산화물 층은 탄탈룸 산화물(TaO), 티타늄 산화물(TiO), 우라늄 산화물(UO), 바륨 산화물(BaO), 지르코늄 산화물(ZrO), 스트론튬 산화물(SrO), 하프늄 산화물(HfO), 란타넘 산화물(LaO), 세륨 산화물(CeO), 사마륨 산화물(SmO), 마그네슘 산화물(MgO), 토륨 산화물(ThO), 칼슘 산화물(CaO), 스칸듐 산화물(ScO), 이트륨 산화물(YO), 크로뮴 산화물(CrO) 또는 텅스텐 산화물(WO)을 포함할 수 있다. 이후, 도 4d 내지 4m을 참조하여 설명되는 공정을 수행하여 도 2C의 자기 저항 메모리 소자(100C)를 형성할 수 있다.
도 3a 및 도 4d를 참조하면, 상기 방법은 상기 자기 터널 접합 층(30a) 상에 상기 금속 마스크 층(40a)의 상면을 선택적으로 노출시키는 마스크 패턴(MP)을 형성하는 것(S30)을 포함할 수 있다. 예를 들어, 상기 마스크 패턴(MP)은 상기 하부 전극(20)과 수직으로 중첩하는 금속 마스크 층(40a)의 상면은 덮고, 나머지 금속 마스크 층(40a)의 상면은 노출시키도록 형성될 수 있다. 일부 실시 예에서, 상기 마스크 패턴(MP)은 포토레지스트 패턴일 수 있다. 일부 실시 예에서, 상기 마스크 패턴(MP)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 하드 마스크 패턴일 수 있다.
도 3a 및 도 4e를 참조하면, 상기 방법은 상기 마스크 패턴(MP, 도 4d 참조)을 식각 마스크로 이용하여 상기 금속 마스크 층(40a)을 패터닝하는 것(S40)을 포함할 수 있다. 상기 금속 마스크 층(40a)을 패터닝하는 것은 건식 식각 공정을 이용하여 수행될 수 있다. 이 공정에서, 상기 마스크 패턴(MP)은 제거될 수 있다. 또한, 이 공정에서, 상기 자기 터널 접합 층(30a) 상에 상기 캡핑 층(37a)을 선택적으로 노출시키는 금속 마스크 패턴(40)이 형성될 수 있다.
도 3a 및 도 4f를 참조하면, 상기 방법은 상기 금속 마스크 패턴(40)을 식각 마스크로 이용하여 상기 자기 터널 접합 층(30a) 패터닝하여 자기 터널 접합(magnetic tunnel junction, MTJ) 패턴(30)을 형성하는 것(S40)을 포함할 수 있다. 상기 자기 터널 접합 패턴(30)은 씨드 패턴(31), 하부 고정 자성 패턴(32), 스페이서(33), 상부 고정 자성 패턴(34), 터널링 배리어 패턴(35), 자유 자성 패턴(36), 및 캡핑 패턴(37)을 포함할 수 있다. 상기 금속 마스크 패턴(40) 및 상기 자기 터널 접합 패턴(30)의 측면들은 수직으로 정렬될 수 있다.
상기 자기 터널 접합 층(30a) 패터닝하는 것은 스퍼터 에칭(sputter etching) 공정을 이용하여 수행될 수 있다.
상기 금속 마스크 패턴(40) 및 자기 터널 접합 패턴(30)은 W, Co, Fe, Mg, Pt, 또는 Pd 등과 같은 금속 물질을 다량 포함하고 있다. 그 결과, 상기 금속 마스크 패턴(40) 및 자기 터널 접합 패턴(30)을 형성하기 위한 식각 공정은 실리콘 또는 절연막 등의 식각 공정에 비하여 식각 속도가 느리고 다량의 도전성의 식각 부산물을 발생시킬 수 있다. 또한, 상기 도전성의 식각 부산물은 실리콘 또는 실리콘 산화물과 같은 비금속 물질을 식각할 때 발생되는 절연성의 식각 부산물에 비하여 낮은 포화 증기압을 가질 수 있다. 이에 따라, 상기 도전성의 식각 부산물들은 상기 금속 마스크 패턴(40) 및 상기 자기 터널 접합 패턴(30)의 측벽들 상에 재증착된다. 그 결과, 도 4f에 도시한 바와 같이, 상기 금속 마스크 패턴(40) 및 상기 자기 터널 접합 패턴(30)의 측벽들 상에 도전성의 식각 잔류물(R)이 생성될 수 있다. 이때, 상기 식각 잔류물(R)은 상기 하부 층간 절연 층(15)의 표면 상에도 생성될 수 있다.
상기 자기 터널 접합 패턴(30)의 상기 터널링 배리어 패턴(35)의 측벽 상에 생성된 상기 식각 잔류물(R)로 인하여, 자기 저항 메모리 소자(100A)의 동작 시 상기 터널링 배리어 패턴(35)의 하부에 배치된 상기 상부 고정 자성 패턴(34), 스페이서 패턴(33), 또는 하부 고정 자성 패턴(32)과 상기 터널링 배리어 패턴(35)의 상부에 배치된 상기 자유 자성 패턴(36) 사이에 전기적 단락이 발생할 수 있다.
한편, 상기 금속 마스크 패턴(36)의 수직 두께는 상기 자기 터널 접합 패턴(30)의 패턴들 즉, 상기 씨드 패턴(31), 하부 고정 자성 패턴(32), 스페이서(33), 상부 고정 자성 패턴(34), 터널링 배리어 패턴(35), 자유 자성 패턴(36), 및 캡핑 패턴(37)의 수직 두께들보다 두껍다. 이에 따라, 스퍼터 에칭 공정에 의해 상기 금속 마스크 패턴(36)으로부터 떨어져 나온 도전성 원소들의 양이 상기 자기 터널 접합 패턴(30)으로부터 떨어져 나온 도전성 원소들의 양보다 많을 수 있다. 그 결과, 상기 식각 잔류물(R)은 상기 금속 마스크 패턴(36)으로부터 떨어져 나온 도전성 원소들을 가장 많이 포함할 수 있다. 즉, 상기 식각 잔류물(R)에 포함된 도전성 원소들의 대부분은 상기 금속 마스크 패턴(36)에 포함된 도전성 원소들일 수 있다.
본 실시 예에서, 도 4a 내지 도 4f를 참조하여 설명된 공정들은 진공 상태에서 수행될 수 있다. 이는, 터널링 배리어 패턴(35)에 포함된 산화 마그네슘(MgO)이 대기 중에 노출되면, 대기 중의 수분 (H2O)에 의해 수화(hydrated)되어 수산화 마그네슘(MgOH)이 되기 때문이다. 즉, 절연성이 높은 산화 마그네슘(MgO)이 절연성이 낮은 수산화 마그네슘(MgOH)이 되는 것이다. 이에 따라, 터널링 배리어 패턴(35)의 절연 특성이 열화되고, 그 결과 상기 자기 터널 접합 패턴(30)의 자성 특성이 열화될 수 있다. 이러한 이유로, 자기 저항 메모리 소자를 제조하는 공정들은 진공 상태에서 수행될 수 있다.
도 3a 및 도 4g를 참조하면, 상기 방법은 비진공 상태, 즉, 대기압 상태에서 습식 세정 공정을 수행하여 상기 식각 잔류물(R)을 제거하는 것(S50)을 포함할 수 있다. 상기 습식 세정 공정은 세정액을 이용하여 수행될 수 있다. 상기 습식 세정 공정은 25℃ 내지 80℃의 온도에서 30초 내지 600초 동안 수행될 수 있다.
전술한 바와 같이, 상기 식각 잔류물(R)은 금속 마스크 패턴(40)에 포함된 도전성 원소들을 상대적으로 많이 포함할 수 있다. 이에 따라, 상기 세정액은 상기 금속 마스크 패턴(40)에 포함된 도전성 원소들을 효과적으로 및/또는 선택적으로 제거할 수 있는 조성물을 포함할 수 있다. 일부 실시 예에서, 상기 세정액은 글리콜 에테르(glycol ether) 및 지방족 아민(aliphatic amin)을 포함할 수 있다. 예를 들어, 상기 세정액은 글리콜 에테르 50 중량% 내지 99 중량%, 및 지방족 아민 1 중량% 내지 50 중량%를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 일부 실시 예에서, 상기 세정액은 글리콜 에테르(glycol ether) 및 유기 알칼리(organic alkaline)를 포함할 수 있다. 예를 들어, 상기 세정액은 글리콜 에테르 50 중량% 내지 99 중량%, 및 유기 알칼리 1 중량% 내지 50 중량%를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
이와 같이, 금속 마스크 패턴(40)에 포함된 도전성 원소들에 대한 선택비를 갖는 세정액을 이용하여 습식 세정 공정을 수행함으로써, 도 4g에 도시한 바와 같이, 금속 마스크 패턴(40)의 측면이 부분적으로 제거될 수 있다. 예를 들어, 금속 마스크 패턴(40)의 측면들, 즉, 제1 측면(40S_1) 및 제2 측면(40S_2)은 외측으로 휜 곡선 프로파일을 가질 수 있다. 예를 들어, 상기 금속 마스크 패턴(40)의 제1 측면(40S_1)은 상기 제2 측면(40S_2)을 향하여 볼록하고, 상기 금속 마스크 패턴(40)의 제2 측면(40S_2)은 상기 제1 측면(40S_1)을 향하여 볼록할 수 있다. 또한, 상기 금속 마스크 패턴(40)의 제1 측면(40S_1) 및 제2 측면(40S_2)의 하부들은 상대적으로 큰 곡률을 갖고, 상기 금속 마스크 패턴(40)의 제1 측면(40S_1) 및 제2 측면(40S_2)의 상부들은 상대적으로 작은 곡률을 가질 수 있다. 또한, 상기 제1 측면(40S_1)과 상기 제2 측면(40S_2) 간의 거리는 상기 캡핑 패턴(37)과 가까울수록 커지고, 상기 캡핑 패턴(37)과 멀어질수록 작아질 수 있다. 즉, 상기 금속 마스크 패턴(40)의 수평 폭이 상기 금속 마스크 패턴(40)의 하부로부터 상부로 갈수록 작아질 수 있다.
일부 실시 예에서, 상기 습식 세정 공정 후 린스 공정 및 건조 공정을 더 수행할 수 있다.
이와 같이, 대기압 상태에서 습식 세정 공정, 및 린스 공정이 수행됨에 따라, 상기 식각 잔류물(R)이 제거되면 상기 금속 마스크 패턴(40) 및 자기 터널 접합 패턴(30)의 표면이 대기 중에 노출되게 된다. 그 결과, 상기 금속 마스크 패턴(40) 및 자기 터널 접합 패턴(30)의 표면 상에 자연 산화막 및 수산화막이 형성될 수 있다. 구체적으로, 상기 금속 마스크 패턴(40), 상기 캡핑 패턴(37), 상기 자유 자성 패턴(36), 상기 상부 고정 자성 패턴(34), 상기 스페이서 패턴(33), 상기 하부 고정 자성 패턴(34), 및 상기 씨드 패턴(31)의 표면 상에 자연 산화막(NO)이 형성되고, 및 상기 터널링 배리어 패턴(35)의 측면 상에 수산화 마그네슘 (MgOH) 막(35H)이 형성될 수 있다. 이때, 상기 터널링 배리어 패턴(35)의 측면 상의 수산화 마그네슘 막(35H)은 상기 린스 공정 시 형성될 수도 있다.
도 3a 및 도 4i를 참조하면, 상기 방법은 진공 상태에서 스퍼터 에칭 공정을 수행하여 상기 자연 산화막(NO, 도 4h 참조)을 제거하는 것(S60)을 포함할 수 있다. 이 공정에서, 상기 터널링 배리어 패턴(35)의 측면 상의 수산화 마그네슘(MgOH) 막(35H, 도 4h 참조)이 제거될 수 있다.
상기 스퍼터 에칭 공정은 아르곤 (Ar) 가스 분위기 또는 제논 (Xe) 가스 분위기에서 수행될 수 있다. 또한, 상기 스퍼터 에칭 공정은 30도 내지 90도의 입사각을 갖는 이온 빔을 이용하여 수행될 수 있고, 50V 내지 100V의 전압으로 수행될 수 있다.
도 3a 및 도 4j를 참조하면, 상기 방법은 상기 하부 층간 절연 층(15)의 상면, 상기 자기 터널 접합 패턴(30)의 측면, 및 상기 금속 마스크 패턴(40)의 측면 및 상면 상에 라이너(45)를 컨포멀하게 형성하고, 상기 라이너(45) 상에 상기 금속 마스크 패턴(40) 및 상기 자기 터널 접합 패턴(30)을 덮는 상부 층간 절연 층(50)을 형성하는 것(S70)을 포함할 수 있다. 상기 라이너(45)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물(Al2O3) 같은 금속 산화물을 포함할 수 있다. 상기 상부 층간 절연 층(50)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 3a를 참조하면, 상기 방법은 상기 금속 마스크 패턴(40) 상에 상부 전극(60, 도 2a 참조)을 형성하는 것을 포함할 수 있다.
도 3c 및 도 4k 내지 도 4m을 참조하면, 상기 상부 전극(60)을 형성하는 것은 상기 상부 층간 절연 층(50) 및 상기 라이너(45)를 수직으로 관통하여 상기 금속 마스크 패턴(40)을 노출시키는 상부 전극 홀(50H)을 형성하고(S81), 상기 상부 전극 홀(50H)의 내벽들 및 상기 금속 마스크 패턴(40)의 표면 상에 상부 전극 배리어 층(61a)을 컨포멀하게 형성하고, 및 상기 상부 전극 배리어 층(61a) 상에 상기 상부 전극 홀(50H)을 채우는 상부 전극 메탈 층(63a)를 형성하고(S82), 및 평탄화 공정을 수행하여 상기 상부 전극 홀(50H)을 채우는 상부 전극(60)을 형성하는 것(S83)을 포함할 수 있다.
상기 상부 전극 홀(50H)은 상기 금속 마스크 패턴(40)의 상면 및 측면 일부를 노출시킬 수 있다. 상기 상부 전극 홀(50H)은 상기 라이너(45)의 상면을 노출시킬 수 있다. 상기 상부 전극 홀(50H)의 수평 폭은 상기 금속 마스크 패턴(40)의 상부의 수평 폭보다 클 수 있다.
상기 상부 전극(60)은 상부 전극 배리어 패턴(61) 및 상부 전극 메탈 패턴(63)을 포함할 수 있다. 상기 상부 전극(60)의 상면은 상기 상부 층간 절연 층(50)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 상부 전극(60)의 수평 폭은 상기 금속 마스크 패턴(40)의 상부의 수평 폭보다 클 수 있다. 상기 상부 전극 배리어 패턴(61)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 기타 배리어용 금속 또는 금속 화합물을 포함할 수 있다. 상기 상부 전극 메탈 패턴(63)은 텅스텐(W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
이후, 도 2a 및 도 3a을 다시 참조하여, 상기 방법은 상기 상부 전극(60) 상에 배선 층(70)을 형성하는 것을 포함할 수 있다. 상기 배선 층(70)은 텅스텐 (W) 또는 구리 (Cu) 같은 금속을 포함할 수 있다. 상기 배선 층(70)은 도 1의 비트 라인(BL)일 수 있다.
도 5a 및 5c는 본 발명의 기술적 사상의 일 실시 예에 의한 자기 저항 메모리 소자의 제조 방법을 설명하는 개략적인 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 본 실시 예에 의한 자기 저항 메모리 소자(100B)의 제조 방법은 도 4a 내지 도 4j를 참조하여 설명된 공정들을 수행하여 상부 층간 절연 층(50)을 형성한 후, 상기 상부 층간 절연 층(50) 및 상기 라이너(45)를 수직으로 관통하여 상기 금속 마스크 패턴(40)을 노출시키는 상부 전극 홀(50H)을 형성하는 것을 포함할 수 있다. 상기 상부 전극 홀(50H)의 수평 폭은 상기 금속 마스크 패턴(40)의 상부의 수평 폭보다 작을 수 있다. 이에 따라, 상기 금속 마스크 패턴(40)의 상면의 일부, 예를 들어, 테두리 부분은 상기 라이너(45)로 덮일 수 있다.
도 5b를 참조하면, 상기 방법은 상기 상부 전극 홀(50H)의 내벽들 및 상기 금속 마스크 패턴(40)의 표면 상에 상부 전극 배리어 층(61a)을 컨포멀하게 형성하고, 및 상기 상부 전극 배리어 층(61a) 상에 상기 상부 전극 홀(50H)을 채우는 상부 전극 메탈 층(63a)를 형성하는 것을 포함할 수 있다.
도 5c를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 상부 전극 홀(50H, 도 5a 참조)을 채우는 상부 전극(60)을 형성하는 것을 포함할 수 있다. 상기 상부 전극(60)의 수평 폭은 상기 금속 마스크 패턴(40)의 상부의 수평 폭보다 작을 수 있다.
이후, 도 2b를 다시 참조하면, 상기 방법은 상기 상부 전극(60) 상에 배선 층(70)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A - 100B: 자기 저항 메모리 소자
10: 기판 15: 하부 층간 절연 층
15H: 하부 전극 홀 20: 하부 전극
30: 자기 터널 접합 패턴 31: 씨드 패턴
32: 하부 고정 자성 패턴 33: 스페이서 패턴
34: 상부 고정 자성 패턴 35: 터널링 배리어 패턴
36: 자유 자성 패턴 37: 캡핑 패턴
40: 금속 마스크 패턴 40S_1: 제1 측면
40S_2: 제2 측면 45: 라이너
50: 상부 층간 절연 층 50H: 상부 전극 홀
60: 상부 전극 61: 상부 전극 배리어 패턴
63: 상부 전극 메탈 패턴 70: 배선 층

Claims (20)

  1. 기판 상에 자기 터널 접합 층 및 금속 마스크 층을 형성하고,
    상기 금속 마스크 층을 패터닝하여 금속 마스크 패턴을 형성하고,
    상기 자기 터널 접합 층을 패터닝하여 자기 터널 접합 패턴을 형성하고, 상기 자기 터널 접합 패턴의 측면 상에는 식각 잔류물이 형성되고,
    세정 공정을 수행하여 상기 식각 잔류물을 제거하고, 상기 금속 마스크 패턴의 하부 측면들의 곡률이 상기 금속 마스크 패턴의 상부 측면들의 곡률보다 더 크도록 상기 금속 마스크 패턴의 측면의 일부가 제거되고, 상기 자기 터널 접합 패턴의 측면 및 상기 금속 마스크 패턴의 표면 상에 산화막이 형성되고, 및
    스퍼터 에칭 공정을 수행하여 상기 산화막을 제거하는 것을 포함하는 자기 저항 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 세정 공정은 대기압 상태에서 수행되고, 및 상기 스퍼터 에칭 공정은 진공 상태에서 수행되는 자기 저항 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 세정 공정은 세정액을 이용한 습식 세정 공정을 포함하는 자기 저항 메모리 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 세정액은 글리콜 에테르(glycol ether) 및 지방족 아민(aliphatic amin) 또는 글리콜 에테르(glycol ether) 및 유기 알칼리(organic alkaline)를 포함하는 자기 저항 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 세정 공정은 25℃ 내지 80℃의 온도에서 30초 내지 600초 동안 수행되는 자기 저항 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 스퍼터 에칭 공정은 아르곤 (Ar) 가스 분위기 또는 제논 (Xe) 가스 분위기에서 수행되는 자기 저항 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 자기 터널 접합 층은 진공 상태에서 형성되고,
    상기 자기 터널 접합 층을 형성하는 것은,
    상기 기판 상에 씨드 층을 형성하고,
    상기 씨드 층 상에 하부 고정 자성 층을 형성하고,
    상기 하부 고정 자성 층 상에 스페이서 층을 형성하고,
    상기 스페이서 층 상에 예비 상부 고정 자성 층을 형성하고,
    상기 예비 상부 고정 자성 층 상에 터널링 배리어 층을 형성하고,
    상기 터널링 배리어 층 상에 예비 자유 자성 층을 형성하고,
    상기 예비 자유 자성 층 상에 캡핑 층을 형성하고, 및
    어닐링 공정을 수행하여 상기 예비 상부 고정 자성 층 및 상기 예비 자유 자성 층을 결정화하는 것을 포함하는 자기 저항 메모리 소자의 제조 방법.
  8. 기판 상에 하부 전극 및 상기 하부 전극의 측면을 감싸는 하부 층간 절연 층을 형성하고,
    상기 하부 전극 및 하부 층간 절연 층 상에 자기 터널 접합 층 및 금속 마스크 층을 형성하고,
    상기 금속 마스크 층을 패터닝하여 금속 마스크 패턴을 형성하고,
    진공 상태에서 스퍼터 에칭 공정을 수행하여 상기 자기 터널 접합 층을 선택적으로 식각하여 자기 터널 접합 패턴을 형성하고, 상기 자기 터널 접합 패턴의 표면 및 상기 금속 마스크 패턴의 표면 상에 식각 잔류물이 형성되고,
    대기압 상태에서 세정액을 이용한 습식 세정 공정을 수행하여 상기 식각 잔류물을 제거하고, 상기 금속 마스크 패턴의 하부 측면들의 곡률이 상기 금속 마스크 패턴의 상부 측면들의 곡률보다 더 크도록 상기 금속 마스크 패턴의 측면의 일부가 제거되고, 상기 자기 터널 접합 패턴 및 상기 금속 마스크 패턴의 표면 상에 산화막 및 수산화막이 형성되고,
    진공 상태에서 스퍼터 에칭 공정을 수행하여 상기 산화막 및 수산화막을 제거하고,
    상기 하부 층간 절연 층의 상면, 상기 자기 터널 접합 패턴의 측면, 및 상기 금속 마스크 패턴의 측면 및 상면 상에 라이너를 컨포멀하게 형성하고,
    상기 라이너 상에 상부 층간 절연 층을 형성하고, 및
    상기 상부 층간 절연 층을 관통하여 상기 금속 마스크 패턴과 접촉하는 상부 전극을 형성하는 것을 포함하는 자기 저항 메모리 소자 제조 방법.
  9. 하부 전극을 갖는 기판;
    상기 기판 상의 자기 터널 접합 패턴;
    상기 자기 터널 접합 패턴 상의 금속 마스크 패턴; 및
    상기 금속 마스크 패턴 상의 상부 전극을 포함하고,
    상기 금속 마스크 패턴의 측면들은 상기 금속 마스크 패턴의 하부 측면들의 곡률이 상기 금속 마스크 패턴의 상부 측면들의 곡률보다 더 큰 곡선 프로파일을 갖는 자기 저항 메모리 소자.
  10. 제9항에 있어서,
    상기 기판의 상면, 상기 자기 터널 접합 패턴의 측면 및 상기 금속 마스크 패턴의 측면 상에 컨포멀하게 형성된 라이너를 더 포함하는 자기 저항 메모리 소자.
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