JP2001284679A - 磁気素子およびその製造方法 - Google Patents
磁気素子およびその製造方法Info
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- B82—NANOTECHNOLOGY
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-
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- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
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- H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
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Abstract
(57)【要約】
【課題】 イオンミリング法等の物理的スパッタリング
によるエッチング法の使用を極力抑えることにより製造
する磁気素子と、その製造方法を提供すること。 【解決手段】 半導体基板１上に設けられた絶縁層１
２、１７の接続孔１２ａ、１７ａ内に形成された強磁性
トンネル接合されたＴＭＲ素子１４の形状を、接続孔１
２ａ、１７ａの形状によって規定する。
によるエッチング法の使用を極力抑えることにより製造
する磁気素子と、その製造方法を提供すること。 【解決手段】 半導体基板１上に設けられた絶縁層１
２、１７の接続孔１２ａ、１７ａ内に形成された強磁性
トンネル接合されたＴＭＲ素子１４の形状を、接続孔１
２ａ、１７ａの形状によって規定する。
Description
【０００１】
【発明の属する技術分野】本発明は強磁性体を用いた情
報の記録・再生メモリ技術に係わり、特に、強磁性トン
ネル接合を利用した磁気素子とその製造方法に関する。
報の記録・再生メモリ技術に係わり、特に、強磁性トン
ネル接合を利用した磁気素子とその製造方法に関する。
【０００２】
【従来の技術】磁気素子である磁気ランダムアクセスメ
モリ（以下、ＭＲＡＭと略記する）は、情報の記録担体
として強磁性体の磁化方向を利用し、記録情報を随時、
書き換え、保持および読み出すことができる固体メモリ
の総称である。
モリ（以下、ＭＲＡＭと略記する）は、情報の記録担体
として強磁性体の磁化方向を利用し、記録情報を随時、
書き換え、保持および読み出すことができる固体メモリ
の総称である。
【０００３】ＭＲＡＭでは、メモリセルを構成する強磁
性体の磁化方向が、ある基準方向に対して平行か、反平
行であるかを２進の情報「１」、「０」に対応させて情
報を記録する。記録情報の書き込みは、各セルの強磁性
体の磁化方向を、クロスストライプ状に配置された書き
込み線に電流を流して生じる電流磁界によって反転させ
ることによって行われる。記録保持時の消費電力は原理
的にゼロであり、また電源を切っても記録保持が行われ
る不揮発性メモリである。
性体の磁化方向が、ある基準方向に対して平行か、反平
行であるかを２進の情報「１」、「０」に対応させて情
報を記録する。記録情報の書き込みは、各セルの強磁性
体の磁化方向を、クロスストライプ状に配置された書き
込み線に電流を流して生じる電流磁界によって反転させ
ることによって行われる。記録保持時の消費電力は原理
的にゼロであり、また電源を切っても記録保持が行われ
る不揮発性メモリである。
【０００４】記録情報の読み出しは、メモリセルの電気
抵抗が、セルを構成する強磁性体の磁化方向とセンス電
流との相対角、または複数の強磁性層間の磁化の相対角
によって変化する現象、いわゆる磁気抵抗効果を利用し
て行う。読み出し動作は、各セルを構成する強磁性体に
センス電流を流した状態で、強磁性体の磁化方向を書き
込み時と同様に電流磁界で変化させ、その際の電気抵抗
の変化を電圧変化として検出して行う。この際の磁界の
大きさを強磁性の保磁力よりも小さく設定することによ
り、非破壊読み出しを実現することが可能である。
抵抗が、セルを構成する強磁性体の磁化方向とセンス電
流との相対角、または複数の強磁性層間の磁化の相対角
によって変化する現象、いわゆる磁気抵抗効果を利用し
て行う。読み出し動作は、各セルを構成する強磁性体に
センス電流を流した状態で、強磁性体の磁化方向を書き
込み時と同様に電流磁界で変化させ、その際の電気抵抗
の変化を電圧変化として検出して行う。この際の磁界の
大きさを強磁性の保磁力よりも小さく設定することによ
り、非破壊読み出しを実現することが可能である。
【０００５】現在、実用化の検討がなされている記録容
量が１Ｍｂ程度のＭＲＡＭでは、メモリ素子からの記録
情報の読み出しに、巨大磁気抵抗効果（Ｇｉａｎｔ Ｍ
ａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ；以下ＧＭＲ効果
と略記）を用いている。
量が１Ｍｂ程度のＭＲＡＭでは、メモリ素子からの記録
情報の読み出しに、巨大磁気抵抗効果（Ｇｉａｎｔ Ｍ
ａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ；以下ＧＭＲ効果
と略記）を用いている。
【０００６】現在、ＧＭＲ効果を示す素子（以下ＧＭＲ
素子と略記）として多く用いられている非結合型ＮｉＦ
ｅ／Ｃｕ／Ｃｏ三層膜のＧＭＲ効果の値は概ね６〜８％
程度、シート抵抗は数１０Ω／□程度である。したがっ
て１００Ω／□のシート抵抗と、５％の抵抗変化率を仮
定した場合でも、ｌ０ｍＡのセンス電流に対する読み出
し信号は、たかだか５ｍＶに過ぎない。そのため読み出
しの高速化が不十分であり、より一層の読み出し信号の
高出力化が求められている。
素子と略記）として多く用いられている非結合型ＮｉＦ
ｅ／Ｃｕ／Ｃｏ三層膜のＧＭＲ効果の値は概ね６〜８％
程度、シート抵抗は数１０Ω／□程度である。したがっ
て１００Ω／□のシート抵抗と、５％の抵抗変化率を仮
定した場合でも、ｌ０ｍＡのセンス電流に対する読み出
し信号は、たかだか５ｍＶに過ぎない。そのため読み出
しの高速化が不十分であり、より一層の読み出し信号の
高出力化が求められている。
【０００７】これらの点を解決するため、ＧＭＲ効果に
代わり、強磁性トンネル効果（ＴｕｎｎｅＩ Ｍａｇｎ
ｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：以下ＴＭＲ効果と略
記）を応用しようとする提案がなされている。
代わり、強磁性トンネル効果（ＴｕｎｎｅＩ Ｍａｇｎ
ｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：以下ＴＭＲ効果と略
記）を応用しようとする提案がなされている。
【０００８】ＴＭＲ効果を示す素子（以下ＴＭＲ素子と
略記する）は、主として強磁性層１／絶縁層／強磁性層
２からなる三層膜で構成され、電流は絶縁層をトンネル
して流れる。ＴＭＲ素子の抵抗値は、典型的には接合面
積μｍ２当たりで１０４〜ｌ０６Ωである。したがっ
て、仮にｌμｍ２素子において抵抗値ｌ０ｋΩ、抵抗変
化率２５％を仮定すると、ｌ０μＡのセンス電流で２５
ｍＶの読み出し信号が得られる。
略記する）は、主として強磁性層１／絶縁層／強磁性層
２からなる三層膜で構成され、電流は絶縁層をトンネル
して流れる。ＴＭＲ素子の抵抗値は、典型的には接合面
積μｍ２当たりで１０４〜ｌ０６Ωである。したがっ
て、仮にｌμｍ２素子において抵抗値ｌ０ｋΩ、抵抗変
化率２５％を仮定すると、ｌ０μＡのセンス電流で２５
ｍＶの読み出し信号が得られる。
【０００９】ＴＭＲ素子は基本的に縦型構造素子であ
り、それを用いたＭＲＡＭではデータ線上に複数のＴＭ
Ｒ素子を並列接続する構造が一般的である。
り、それを用いたＭＲＡＭではデータ線上に複数のＴＭ
Ｒ素子を並列接続する構造が一般的である。
【００１０】その詳細構造のタイプとしては、（１）各
々のＴＭＲ素子に選択用の半導体素子を配置したもの、
（２）データ線毎に選択トランジスタを配置したもの、
（３）複数のＴＭＲ素子をマトリックス状に配置し、行
データ線、列データ線毎に選択トランジスタを配置した
もの（例えばｊ．Ａｐｐｌ．Ｐｈｙｓ．８１，３７５８
（１９９７）参照）が提案されている。
々のＴＭＲ素子に選択用の半導体素子を配置したもの、
（２）データ線毎に選択トランジスタを配置したもの、
（３）複数のＴＭＲ素子をマトリックス状に配置し、行
データ線、列データ線毎に選択トランジスタを配置した
もの（例えばｊ．Ａｐｐｌ．Ｐｈｙｓ．８１，３７５８
（１９９７）参照）が提案されている。
【００１１】ＧＭＲ、ＴＭＲ素子部分の微細加工には、
通常フォトリソグラフィとＡｒイオンを用いたイオンミ
リングを併用した加工プロセスが一般的である。しかし
ながらイオンミリング法は、物理的なスパッタリング法
であり、加工に伴って被加工物質が残渣として、レジス
トマスク側面、また加工装置中に再付着するという欠点
を有している。
通常フォトリソグラフィとＡｒイオンを用いたイオンミ
リングを併用した加工プロセスが一般的である。しかし
ながらイオンミリング法は、物理的なスパッタリング法
であり、加工に伴って被加工物質が残渣として、レジス
トマスク側面、また加工装置中に再付着するという欠点
を有している。
【００１２】現在、半導体分野では、化学的ドライエッ
チング（ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎｇ；以
下ＣＤＥと略記）、反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；以下ＲＩＥと略記
する）など、化学反応を利用したドライエッチング法が
盛んに利用されている。
チング（ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎｇ；以
下ＣＤＥと略記）、反応性イオンエッチング（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；以下ＲＩＥと略記
する）など、化学反応を利用したドライエッチング法が
盛んに利用されている。
【００１３】化学反応を利用したＳｉ、ＳｉＯ２等のエ
ッチングでは、被加工物は高い蒸気圧を有するハロゲン
化物として気相のまま除去される。しかしながら、ＧＭ
Ｒ素子、ＴＭＲ素子に用いられるＦｅ、Ｎｉ、Ｃｏ、Ｃ
ｕ等の３ｄ遷移金属のハロゲン化物は蒸気圧が低く、半
導体加工に用いられるプロセスをそのまま適用するのは
困難である。また一酸化炭素、アンモニアの混合ガスを
用い、有機金属化合物を形成して化学的なエッチングを
行う方法も考案されているが（例えば、日本応用磁気学
会誌、２２巻ｐ１３８３参照）、化学反応速度が不十分
であり、反応ガスによる物理的なスパッタリングが混在
したプロセスにならざるを得ない等の問題を有してお
り、実用化には至っていない。
ッチングでは、被加工物は高い蒸気圧を有するハロゲン
化物として気相のまま除去される。しかしながら、ＧＭ
Ｒ素子、ＴＭＲ素子に用いられるＦｅ、Ｎｉ、Ｃｏ、Ｃ
ｕ等の３ｄ遷移金属のハロゲン化物は蒸気圧が低く、半
導体加工に用いられるプロセスをそのまま適用するのは
困難である。また一酸化炭素、アンモニアの混合ガスを
用い、有機金属化合物を形成して化学的なエッチングを
行う方法も考案されているが（例えば、日本応用磁気学
会誌、２２巻ｐ１３８３参照）、化学反応速度が不十分
であり、反応ガスによる物理的なスパッタリングが混在
したプロセスにならざるを得ない等の問題を有してお
り、実用化には至っていない。
【００１４】近年、ＤＲＡＭ、ＭＰＵ等の製造工程にお
いて、配線遅延の低減、エレクトロマイグレーション耐
性、放熱性の向上を目的として、従来のＡｌ配線に変わ
ってＣｕ配線が多く用いられている。Ｃｕは上述のよう
にＡｌのエッチングに用いられているハロゲン系の反応
ガスでは、化学的なエッチングが難しい。そこで配線を
加工してから層間絶縁膜を堆積して、平坦化する従来の
方法とは全く異なる方法として、埋設型配線形成技術
（ダマシン法）が提案されている。（例えばＰｒｃｃ
ＩＥＥＥ ＶＭＩＣ ｐ２０（ｌ９９１）参照）。これ
は、あらかじめ層間絶縁膜に配線部分となるトレンチを
形成した後に、Ｃｕ等の配線膜を全面に成膜し、化学的
機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰ法と略記）等の方法
により平坦化を行い、配線分離を実現する方法である。
さらに配線だけでなく下部配線への接続孔も同時に金属
膜を埋め込むデュアルダマシン法も知られている。（例
えばＰｒｏｃ．ＩＥＥＥ ＶＭＩＣ ｐ．１４４（ｌ９
９１）参照）。
いて、配線遅延の低減、エレクトロマイグレーション耐
性、放熱性の向上を目的として、従来のＡｌ配線に変わ
ってＣｕ配線が多く用いられている。Ｃｕは上述のよう
にＡｌのエッチングに用いられているハロゲン系の反応
ガスでは、化学的なエッチングが難しい。そこで配線を
加工してから層間絶縁膜を堆積して、平坦化する従来の
方法とは全く異なる方法として、埋設型配線形成技術
（ダマシン法）が提案されている。（例えばＰｒｃｃ
ＩＥＥＥ ＶＭＩＣ ｐ２０（ｌ９９１）参照）。これ
は、あらかじめ層間絶縁膜に配線部分となるトレンチを
形成した後に、Ｃｕ等の配線膜を全面に成膜し、化学的
機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰ法と略記）等の方法
により平坦化を行い、配線分離を実現する方法である。
さらに配線だけでなく下部配線への接続孔も同時に金属
膜を埋め込むデュアルダマシン法も知られている。（例
えばＰｒｏｃ．ＩＥＥＥ ＶＭＩＣ ｐ．１４４（ｌ９
９１）参照）。
【００１５】これらのダマシン法は、配線、接続孔等の
受動素子に対して主に適用されているものである。
受動素子に対して主に適用されているものである。
【００１６】能動素子に対する適用例としては、例え
ば、ＭＯＳトランジスタのゲート部をダマシン法により
作成するダマシンゲート構造トランジスタが知られてい
る。しかしメモリ素子部分のダマシン法を用いた製造方
法は現在のところ知られていない。
ば、ＭＯＳトランジスタのゲート部をダマシン法により
作成するダマシンゲート構造トランジスタが知られてい
る。しかしメモリ素子部分のダマシン法を用いた製造方
法は現在のところ知られていない。
【００１７】一方、ＴＭＲ素子をＭＲＡＭに応用する場
合、その両端の電極をデータ線、選択トランジスタ等の
外部回路に接続する必要がある。特にＴＭＲ素子は縦型
構造のため、その上部電極を外部配線に接続する際に
は、絶縁膜による素子分離が必須となる。絶縁膜には配
線接続のためのコンタクト孔が形成される。コンタクト
孔の形成法としては、（１）レジストマスクを用い反応
性化学エッチング等による絶縁体のエッチング、（２）
素子加工に用いたレジストを残したまま絶縁膜を成膜
し、その後溶剤等でレジストを剥離（自己整合プロセ
ス）、の二つが主に用いられている。
合、その両端の電極をデータ線、選択トランジスタ等の
外部回路に接続する必要がある。特にＴＭＲ素子は縦型
構造のため、その上部電極を外部配線に接続する際に
は、絶縁膜による素子分離が必須となる。絶縁膜には配
線接続のためのコンタクト孔が形成される。コンタクト
孔の形成法としては、（１）レジストマスクを用い反応
性化学エッチング等による絶縁体のエッチング、（２）
素子加工に用いたレジストを残したまま絶縁膜を成膜
し、その後溶剤等でレジストを剥離（自己整合プロセ
ス）、の二つが主に用いられている。
【００１８】しかしながら（１）の方法では、この工程
でのマスク合わせ余裕が素子の最小加工寸法を規定し、
微細化に難があること、また（２）の方法では、微細化
が進展し、フォ‐トレジスト厚みと素子寸法が同程度に
なるとレジストの剥離が困難になる等の欠点を有してい
る。
でのマスク合わせ余裕が素子の最小加工寸法を規定し、
微細化に難があること、また（２）の方法では、微細化
が進展し、フォ‐トレジスト厚みと素子寸法が同程度に
なるとレジストの剥離が困難になる等の欠点を有してい
る。
【００１９】
【発明が解決しようとする課題】上述のように、従来Ｍ
ＲＡＭにおけるメモリ素子の微細加工方法として、フォ
トリソグラフィとＡｒ等を用いたイオンミリング法が主
に用いられている。しかしながら、物理的なスパッタリ
ング法であるイオンミリング法では、加工に伴って被加
工物質が残渣として、レジストマスク側面、また加工装
置中に再付着し、素子の特性劣化、歩留まり低下を引き
起こすという欠点を有している。
ＲＡＭにおけるメモリ素子の微細加工方法として、フォ
トリソグラフィとＡｒ等を用いたイオンミリング法が主
に用いられている。しかしながら、物理的なスパッタリ
ング法であるイオンミリング法では、加工に伴って被加
工物質が残渣として、レジストマスク側面、また加工装
置中に再付着し、素子の特性劣化、歩留まり低下を引き
起こすという欠点を有している。
【００２０】本発明はこのような課題に対処するために
なされたものであり、イオンミリング法等の物理的スパ
ッタリングによるエッチング法の使用を極力抑えること
により製造した磁気素子と、その製造方法を提供するこ
とを目的としている。
なされたものであり、イオンミリング法等の物理的スパ
ッタリングによるエッチング法の使用を極力抑えること
により製造した磁気素子と、その製造方法を提供するこ
とを目的としている。
【００２１】
【課題を解決するための手段】本発明によれば、配線パ
ターン上に形成された絶縁層と、この絶縁層の前記配線
パターン上の所定個所に形成され前記配線パターンの表
面に至る接続孔内に形成され前記配線パターンに接続さ
れて第１強磁性層と第２強磁性層がトンネルバリアを介
して積層された強磁性トンネル接合と、この強磁性トン
ネル接合に接続された接続プラグと、この接続プラグに
接続された第２配線パターンを具備した磁気素子におい
て、前記強磁性トンネル接合の形状は、前記接続孔の形
状によって規定されていることを特徴とする磁気素子で
ある。
ターン上に形成された絶縁層と、この絶縁層の前記配線
パターン上の所定個所に形成され前記配線パターンの表
面に至る接続孔内に形成され前記配線パターンに接続さ
れて第１強磁性層と第２強磁性層がトンネルバリアを介
して積層された強磁性トンネル接合と、この強磁性トン
ネル接合に接続された接続プラグと、この接続プラグに
接続された第２配線パターンを具備した磁気素子におい
て、前記強磁性トンネル接合の形状は、前記接続孔の形
状によって規定されていることを特徴とする磁気素子で
ある。
【００２２】また本発明によれば、表面に配線パターン
が形成された半導体基板上に設けられた第１絶縁層と、
この第１絶縁層上に形成された第２絶縁層と、前記第１
絶縁層の前記配線パターン上の所定位置に形成された第
１接続孔と、この第１接続孔の上部に連通して形成され
前記第２絶縁層に形成された第２接続孔と、前記第１接
続孔内に形成された第１強磁性電極と前記第２接続孔内
に形成された第２強磁性電極がトンネルバリア層を介し
てトンネル接合を構成した強磁性トンネル接合と、この
強磁性トンネル接合に接続した接続プラグと、この接続
プラグに接続した第２配線パターンを具備した磁気素子
において、前記第１強磁性電極および第２強磁性電極は、
それぞれ前記第１および第２接続孔によって形状が規定
されていることを特徴とする磁気素子である。
が形成された半導体基板上に設けられた第１絶縁層と、
この第１絶縁層上に形成された第２絶縁層と、前記第１
絶縁層の前記配線パターン上の所定位置に形成された第
１接続孔と、この第１接続孔の上部に連通して形成され
前記第２絶縁層に形成された第２接続孔と、前記第１接
続孔内に形成された第１強磁性電極と前記第２接続孔内
に形成された第２強磁性電極がトンネルバリア層を介し
てトンネル接合を構成した強磁性トンネル接合と、この
強磁性トンネル接合に接続した接続プラグと、この接続
プラグに接続した第２配線パターンを具備した磁気素子
において、前記第１強磁性電極および第２強磁性電極は、
それぞれ前記第１および第２接続孔によって形状が規定
されていることを特徴とする磁気素子である。
【００２３】また本発明によれば、前記第２強磁性電極
が接続プラグを兼ねていることを特徴とする磁気素子で
ある。
が接続プラグを兼ねていることを特徴とする磁気素子で
ある。
【００２４】また本発明によれば、前記第２強磁性電極
の下部底面積は、前記第１強磁性電極の上部面積より大
であることを特徴とする磁気素子である。
の下部底面積は、前記第１強磁性電極の上部面積より大
であることを特徴とする磁気素子である。
【００２５】また本発明によれば、半導体基板の配線パ
ターン上に第１絶縁膜を形成する工程と、前記第１の絶
縁膜を選択的に除去して前記配線パターンに達する第１
接続孔を形成する工程と、第１接続孔内、及び前記第１
絶縁膜上に強磁性トンネル接合膜を形成する工程と、前
記第１絶縁膜上の前記強磁性トンネル接合膜を除去し
て、前記第１接続孔内に前記強磁性トンネル接合膜を残
置させる工程と、前記強磁性トンネル接合膜上に第２絶
縁膜を介して第２配線層を形成し、前記強磁性トンネル
接合膜と第２配線層を接続する工程とを具備することを
特徴とする磁気素子の製造方法である。
ターン上に第１絶縁膜を形成する工程と、前記第１の絶
縁膜を選択的に除去して前記配線パターンに達する第１
接続孔を形成する工程と、第１接続孔内、及び前記第１
絶縁膜上に強磁性トンネル接合膜を形成する工程と、前
記第１絶縁膜上の前記強磁性トンネル接合膜を除去し
て、前記第１接続孔内に前記強磁性トンネル接合膜を残
置させる工程と、前記強磁性トンネル接合膜上に第２絶
縁膜を介して第２配線層を形成し、前記強磁性トンネル
接合膜と第２配線層を接続する工程とを具備することを
特徴とする磁気素子の製造方法である。
【００２６】また本発明によれば、半導体基板の配線パ
ターン上に第１絶縁膜を形成する工程と、前記第１絶縁
膜を選択的に除去して前記配線パターンに達する第１接
続孔を形成する工程と、前記接続孔が形成された前記第
１絶縁膜上に強磁性トンネル接合の第１強磁性電極膜を
形成する工程と、前記第１絶縁膜上の前記第１強磁性電
極膜を除去して、前記接続孔中に第１強磁性電極膜を残
置させて素子分離を行う工程と、前記第１強磁性電極膜
が除去された領域に、強磁性トンネル接合のトンネルバ
リア層となる誘電体膜を形成する工程と、前記誘電体膜
上に強磁性トンネル接合の第２強磁性電極膜を形成する
工程と、前記第２強磁性電極膜上に第２絶縁膜を介して
第２配線層を形成し、前記第２の強磁性電極と前記第２
配線層を接続する工程とを具備することを特徴とする磁
気素子の製造方法である。
ターン上に第１絶縁膜を形成する工程と、前記第１絶縁
膜を選択的に除去して前記配線パターンに達する第１接
続孔を形成する工程と、前記接続孔が形成された前記第
１絶縁膜上に強磁性トンネル接合の第１強磁性電極膜を
形成する工程と、前記第１絶縁膜上の前記第１強磁性電
極膜を除去して、前記接続孔中に第１強磁性電極膜を残
置させて素子分離を行う工程と、前記第１強磁性電極膜
が除去された領域に、強磁性トンネル接合のトンネルバ
リア層となる誘電体膜を形成する工程と、前記誘電体膜
上に強磁性トンネル接合の第２強磁性電極膜を形成する
工程と、前記第２強磁性電極膜上に第２絶縁膜を介して
第２配線層を形成し、前記第２の強磁性電極と前記第２
配線層を接続する工程とを具備することを特徴とする磁
気素子の製造方法である。
【００２７】また本発明によれば、前記第２強磁性電極
膜と第２配線層とを接続する工程が、前記第２の強磁性
電極膜上に積層された第２又は第３絶縁膜の一部を除去
することにより自己整合的に行うことを特徴とする請求
項４または請求項５記載の磁気素子の製造方法である。
膜と第２配線層とを接続する工程が、前記第２の強磁性
電極膜上に積層された第２又は第３絶縁膜の一部を除去
することにより自己整合的に行うことを特徴とする請求
項４または請求項５記載の磁気素子の製造方法である。
【００２８】
【発明の実施の形態】以下、本発明の磁気素子の一例を
図面を参照して説明する。
図面を参照して説明する。
【００２９】図１は、本発明の磁気素子を形成した磁気
メモリ装置の模式レイアウト図である。
メモリ装置の模式レイアウト図である。
【００３０】この実施の形態の磁気メモリ装置は、複数
のメモリセルを有し、各メモリセルは強磁性トンネル接
合を有するＴＭＲ素子１４と、選択トランジスタ２とを
備えている。
のメモリセルを有し、各メモリセルは強磁性トンネル接
合を有するＴＭＲ素子１４と、選択トランジスタ２とを
備えている。
【００３１】この選択トランジスタ２とＴＭＲ素子１４
は、半導体基板１の主面上に形成される。選択トランジ
スタ２のゲートとなるワード線３が半導体基板１上に形
成されている。そして、このワード線３の両側の半導体
基板１の領域には、選択トランジスタ２のドレイン領域
４ａおよびソース領域４ｂが形成されている。なお、ソ
−ス領域４ｂは隣接するセルの選択トランジスタのソー
ス領域を兼ねている。
は、半導体基板１の主面上に形成される。選択トランジ
スタ２のゲートとなるワード線３が半導体基板１上に形
成されている。そして、このワード線３の両側の半導体
基板１の領域には、選択トランジスタ２のドレイン領域
４ａおよびソース領域４ｂが形成されている。なお、ソ
−ス領域４ｂは隣接するセルの選択トランジスタのソー
ス領域を兼ねている。
【００３２】この選択トランジスタ２上に層間絶縁膜５
が形成されており、この層間絶縁膜５上に金属層による
下部配線パターン１１が形成されている。下部配線パタ
ーン１１は層間絶縁膜５に設けられたコンタクト６を介
して選択トランジスタ２のドレイン領域４ａに接続され
る。なお、８は書き込み線である。
が形成されており、この層間絶縁膜５上に金属層による
下部配線パターン１１が形成されている。下部配線パタ
ーン１１は層間絶縁膜５に設けられたコンタクト６を介
して選択トランジスタ２のドレイン領域４ａに接続され
る。なお、８は書き込み線である。
【００３３】下部配線パターン１１上の絶縁層１２に形
成された接続孔１２ａの内部には、一端がこの下部配線
パターン１１と電気的に接続するようにＴＭＲ素子１４
が設けられている。このＴＭＲ素子１４の他端はコンタ
クトメタル１５を介してデータ線１６に接続されてい
る。したがって、ＴＭＲ素子１４は下部配線パターン１
１とデータ線１６が交差するパッシベーション膜４１に
設けられている。また、データ線４２は絶縁膜４３に覆
われている。
成された接続孔１２ａの内部には、一端がこの下部配線
パターン１１と電気的に接続するようにＴＭＲ素子１４
が設けられている。このＴＭＲ素子１４の他端はコンタ
クトメタル１５を介してデータ線１６に接続されてい
る。したがって、ＴＭＲ素子１４は下部配線パターン１
１とデータ線１６が交差するパッシベーション膜４１に
設けられている。また、データ線４２は絶縁膜４３に覆
われている。
【００３４】なお、書き込み線８を除いた書き込み／読
み出し回路は説明を省略した。書き込み／読み出し回路
とそれに付随した周辺回路の構成については、周知の半
導体技術、例えばＤＲＡＭ、強誘電体メモリ等に用いら
れる公知技術を利用することが出来る。
み出し回路は説明を省略した。書き込み／読み出し回路
とそれに付随した周辺回路の構成については、周知の半
導体技術、例えばＤＲＡＭ、強誘電体メモリ等に用いら
れる公知技術を利用することが出来る。
【００３５】また、ＴＭＲ素子１４を除く半導体回路
部、周辺回路部の製造に関しては、従来公知の半導体製
造技術を利用することができ、その詳細な説明は省略す
る。
部、周辺回路部の製造に関しては、従来公知の半導体製
造技術を利用することができ、その詳細な説明は省略す
る。
【００３６】これら構成の製造法における望ましい形態
は以下の通りである。なお、図１と同じ符号は、同一機
能部を示している。
は以下の通りである。なお、図１と同じ符号は、同一機
能部を示している。
【００３７】（１）下部配線パターン１１を形成する金
属膜上に形成される絶縁膜１２としては、ＳｉＯ２、Ｓ
ｉＯＦ、ＨＳＱ（ｈｙｄｏｒｏｇｅｎ ｓｉｌｓｅｓｑ
ｕｉｏｚａｎｅ）、ＭＳＱ（Ｉｕｅｔｈｙｌｓｅｓｑｕ
ｉｏｚａｎｅ）、リン添加ガラス、Ａｌ２Ｏ３．等が適
当であるが、絶縁機能を有するものであれば物質種は限
定されない。配線間容量を低減することを考えると低誘
電率物質が好ましい。またその成膜法に関しては、スパ
ッタ法、ＣＶＤ法、塗布法等が適当であるが、特にその
方法には限定されない。
属膜上に形成される絶縁膜１２としては、ＳｉＯ２、Ｓ
ｉＯＦ、ＨＳＱ（ｈｙｄｏｒｏｇｅｎ ｓｉｌｓｅｓｑ
ｕｉｏｚａｎｅ）、ＭＳＱ（Ｉｕｅｔｈｙｌｓｅｓｑｕ
ｉｏｚａｎｅ）、リン添加ガラス、Ａｌ２Ｏ３．等が適
当であるが、絶縁機能を有するものであれば物質種は限
定されない。配線間容量を低減することを考えると低誘
電率物質が好ましい。またその成膜法に関しては、スパ
ッタ法、ＣＶＤ法、塗布法等が適当であるが、特にその
方法には限定されない。
【００３８】（２）下部配線パターン１１上の絶縁膜１
２を選択的に除去する方法としては、ハロゲン系ガス、
フロロカーボン系ガスを用いたＣＤＥ、ＲＩＥが適当で
あるが、当該作用を有する方法であれば方法の詳細、ま
た反応性ガス種は限定されない。ただし、素子領域に対
する寸法変換差を低減するためには、高アスぺクト比の
接続孔エッチングが可能な特性を有しているエッチング
法が好ましい。エッチング時のマスクとしては、有機分
子重合体を用いたマスクの他、いわゆるリフトオフ法に
よりパターンを転写した金属、誘電体からなるハードマ
スクを用いても良い。マスク上へのパターン転写はフォ
トリソグラフィ、電子線描画等の従来既知のリソグラフ
ィ技術を用いればよい。
２を選択的に除去する方法としては、ハロゲン系ガス、
フロロカーボン系ガスを用いたＣＤＥ、ＲＩＥが適当で
あるが、当該作用を有する方法であれば方法の詳細、ま
た反応性ガス種は限定されない。ただし、素子領域に対
する寸法変換差を低減するためには、高アスぺクト比の
接続孔エッチングが可能な特性を有しているエッチング
法が好ましい。エッチング時のマスクとしては、有機分
子重合体を用いたマスクの他、いわゆるリフトオフ法に
よりパターンを転写した金属、誘電体からなるハードマ
スクを用いても良い。マスク上へのパターン転写はフォ
トリソグラフィ、電子線描画等の従来既知のリソグラフ
ィ技術を用いればよい。
【００３９】（３）接続孔１２ａが開孔した絶縁膜１２
上に材料膜を形成する方法としては、スパッタ法、蒸着
法、ＣＶＤ法、めっき法等が適当である。接続孔１２ａ
への平坦な埋め込みを実現するためには、特に蒸着法、
めっき法が最適である。なお、例えばロングスロースパ
ンタ法、コリメートスパンタ法等従来技術に対して改良
を加えた方法も利用できる。いずれも膜形成、接続孔１
２ａへの平坦な埋め込み作用を有する方法であれば方法
の詳細は限定されない。
上に材料膜を形成する方法としては、スパッタ法、蒸着
法、ＣＶＤ法、めっき法等が適当である。接続孔１２ａ
への平坦な埋め込みを実現するためには、特に蒸着法、
めっき法が最適である。なお、例えばロングスロースパ
ンタ法、コリメートスパンタ法等従来技術に対して改良
を加えた方法も利用できる。いずれも膜形成、接続孔１
２ａへの平坦な埋め込み作用を有する方法であれば方法
の詳細は限定されない。
【００４０】また、材料膜には上部強磁性電極を形成す
る導電性強磁性膜の他、素子のトンネルバリア部を形成
する誘電体膜が含まれる。前記導電性強磁性膜において
複数の金属、合金からなる積層膜を用いることはＴＭＲ
素子１４の機能向上の面から好ましい形態である。これ
らの異なる物質種からなる材料膜については、それぞれ
最適な形成法を適宜選択して用いることが望ましい。
る導電性強磁性膜の他、素子のトンネルバリア部を形成
する誘電体膜が含まれる。前記導電性強磁性膜において
複数の金属、合金からなる積層膜を用いることはＴＭＲ
素子１４の機能向上の面から好ましい形態である。これ
らの異なる物質種からなる材料膜については、それぞれ
最適な形成法を適宜選択して用いることが望ましい。
【００４１】（４）材料膜、絶縁膜の一部を除去して、
接続孔１２ａ中に材料膜を残置させ素子分離を行う方法
としては、ＣＭＰ法が最適である。その際の研磨剤、研
磨条件、終点検出法等に関しては、本発明で限定するも
のではない。なお当該作用を有する方法であれば、ＣＭ
Ｐ法以外に、エッチバック法、化学的除去法等の方法も
可能である。
接続孔１２ａ中に材料膜を残置させ素子分離を行う方法
としては、ＣＭＰ法が最適である。その際の研磨剤、研
磨条件、終点検出法等に関しては、本発明で限定するも
のではない。なお当該作用を有する方法であれば、ＣＭ
Ｐ法以外に、エッチバック法、化学的除去法等の方法も
可能である。
【００４２】（５）素子分離後、上部配線の形成工程ま
でには、別途任意の工程を付加しても良い。本発明の骨
子は、材料膜、絶縁膜の一部を除去して、接続孔中に材
料膜を残置させることで素子領域の形成、分離を行うこ
とにある。ＴＭＲ素子の場合、素子の活性領域は下部電
極領域に限定される。すなわち下部電極のみを（１）〜
（４）記載の工程で形成した後に、トンネルバリア部、
上部電極を別個の方式によって形成しても良い。
でには、別途任意の工程を付加しても良い。本発明の骨
子は、材料膜、絶縁膜の一部を除去して、接続孔中に材
料膜を残置させることで素子領域の形成、分離を行うこ
とにある。ＴＭＲ素子の場合、素子の活性領域は下部電
極領域に限定される。すなわち下部電極のみを（１）〜
（４）記載の工程で形成した後に、トンネルバリア部、
上部電極を別個の方式によって形成しても良い。
【００４３】（６）素子と上部配線パターン１６との接
続工程では、（１）〜（４）記載の工程を再度用いて接
続孔１２ａの部分を埋め込みによって作製することが好
ましい。その際、図示のごとく上部電極２３の上部に接
続用の金属でコンタクトメタルを形成した後、除去工程
を行うと自己整合的に接続孔が形成され好ましい形態が
得られる。
続工程では、（１）〜（４）記載の工程を再度用いて接
続孔１２ａの部分を埋め込みによって作製することが好
ましい。その際、図示のごとく上部電極２３の上部に接
続用の金属でコンタクトメタルを形成した後、除去工程
を行うと自己整合的に接続孔が形成され好ましい形態が
得られる。
【００４４】したがって、これらの製造方法を用いれ
ば、素子加工時にイオンミリング法等の物理的スパッタ
リングによるエッチングの使用を最小限とすることが可
能であり、以下のような優れた特徴を有する。
ば、素子加工時にイオンミリング法等の物理的スパッタ
リングによるエッチングの使用を最小限とすることが可
能であり、以下のような優れた特徴を有する。
【００４５】（１）物理的スパンタリングによるエッチ
ングでは、加工に伴って被加工物質が残渣としてウエハ
中、また加工装置中に再付着する。これらはウエハの特
性劣化、歩留まり低下の原因となり好ましくない。特に
ＴＭＲ素子の場合、接合側面への再付着は接合リークの
原因となり、素子特性へ致命的な損傷を与える。本発明
では、このような再付着に関わる問題を極力排除するこ
とが可能である。例えば、下部電極のみ埋め込みにより
形成し、上部電極をイオンミリング法で形成する場合で
も、上部電極のエッチングは下部電極には到達しないた
め再付着による接合リークは生じない。
ングでは、加工に伴って被加工物質が残渣としてウエハ
中、また加工装置中に再付着する。これらはウエハの特
性劣化、歩留まり低下の原因となり好ましくない。特に
ＴＭＲ素子の場合、接合側面への再付着は接合リークの
原因となり、素子特性へ致命的な損傷を与える。本発明
では、このような再付着に関わる問題を極力排除するこ
とが可能である。例えば、下部電極のみ埋め込みにより
形成し、上部電極をイオンミリング法で形成する場合で
も、上部電極のエッチングは下部電極には到達しないた
め再付着による接合リークは生じない。
【００４６】（２）物理的スパッタリングによるエッチ
ングプロセスで、素子近傍への再付着を低減するために
は、スパッタリングに用いるイオンビームを基板法線に
対して傾けて入射する方法が多く用いられる。しかしな
がら、このような斜入射によるイオンビームエッチング
では、加工後の素子側面角は数十度に及ぶテーパ角を持
つ。また、側面角度はビーム入射角、マスク側面傾き、
マスク厚さに依存して変化するため、プロセスにより寸
法変換差が異なる結果となる。ＴＭＲ素子の抵抗値及び
磁気特性は、素子面積並びにその形状に依存するため、
寸法変換差のばらつきはそのまま素子特性のばらつきに
つながる。本発明では、素子領域をＣＤＥ、ＲＩＥ等に
より精度良く規定できるためこのような特性ばらつきを
排除できる。
ングプロセスで、素子近傍への再付着を低減するために
は、スパッタリングに用いるイオンビームを基板法線に
対して傾けて入射する方法が多く用いられる。しかしな
がら、このような斜入射によるイオンビームエッチング
では、加工後の素子側面角は数十度に及ぶテーパ角を持
つ。また、側面角度はビーム入射角、マスク側面傾き、
マスク厚さに依存して変化するため、プロセスにより寸
法変換差が異なる結果となる。ＴＭＲ素子の抵抗値及び
磁気特性は、素子面積並びにその形状に依存するため、
寸法変換差のばらつきはそのまま素子特性のばらつきに
つながる。本発明では、素子領域をＣＤＥ、ＲＩＥ等に
より精度良く規定できるためこのような特性ばらつきを
排除できる。
【００４７】（３）イオンミリング法のような荷電粒子
を伴うエッチング法でＴＭＲ素子を加工した場合、絶縁
膜部分の静電破壊が素子特性劣化の原因となる。本発明
では、ＴＭＲ素子の加工から荷電粒子を伴う加工プロセ
スを極力排除することができるため、かかる問題を低減
することができる。
を伴うエッチング法でＴＭＲ素子を加工した場合、絶縁
膜部分の静電破壊が素子特性劣化の原因となる。本発明
では、ＴＭＲ素子の加工から荷電粒子を伴う加工プロセ
スを極力排除することができるため、かかる問題を低減
することができる。
【００４８】また、本発明では素子と上部配線との接続
工程において、接続孔部分を埋め込みによって作成する
ことができる。この際、上部電極上部に接続用の金属を
形成した後、除去工程を行うと自己整合的に接続孔が形
成され、接続孔形成時のマスクプロセスを省略すること
ができる。
工程において、接続孔部分を埋め込みによって作成する
ことができる。この際、上部電極上部に接続用の金属を
形成した後、除去工程を行うと自己整合的に接続孔が形
成され、接続孔形成時のマスクプロセスを省略すること
ができる。
【００４９】つぎに、本発明の磁気素子の実施例につい
て説明する。
て説明する。
【００５０】（実施例１）図２（ａ）から（ｆ）は本発
明の第１の実施例を製造工程毎に断面を示した模式的図
である。なお、図２（ｆ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（下部配線パターン）上へ
ＴＭＲ素子を形成する場合を示している。
明の第１の実施例を製造工程毎に断面を示した模式的図
である。なお、図２（ｆ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（下部配線パターン）上へ
ＴＭＲ素子を形成する場合を示している。
【００５１】図２（ｆ）に示すように本実施例の強磁性
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン１１の上面に形成された絶縁層の所定
個所に、ＴＭＲ素子１４が形成され、このＴＭＲ素子１４
の下部電極２１が下部配線パターン１１に接続してい
る。また、ＴＭＲ素子１４の下部電極２１の上部にはト
ンネルバリア２２を介して上部電極２３が強磁性トンネ
ル接合により形成され、この上部電極２３は接続プラグ
であるコンタクトメタル１５を介して上部配線パターン
１６に接続している。
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン１１の上面に形成された絶縁層の所定
個所に、ＴＭＲ素子１４が形成され、このＴＭＲ素子１４
の下部電極２１が下部配線パターン１１に接続してい
る。また、ＴＭＲ素子１４の下部電極２１の上部にはト
ンネルバリア２２を介して上部電極２３が強磁性トンネ
ル接合により形成され、この上部電極２３は接続プラグ
であるコンタクトメタル１５を介して上部配線パターン
１６に接続している。
【００５２】次にこれらの構成についての製造方法を説
明する。まず、下部配線パターン１１を形成する第１金
属膜（Ｗ２００ｎｍ／ＴｉＮ５０ｎｍ）の積層膜に膜厚
３００ｎｍのＳｉＯ２からなる第１絶縁膜１２をプラズ
マＣＶＤ法により堆積する。その後、フォトレジスト１
３の塗布と露光、現像工程により図２（ａ）で示すよう
にフォトレジスト１３に埋め込み部分を規定する開口部
１３ａを形成する。次に、フロロカーボン系の反応ガス
を用いたＲＩＥにより、第１絶縁膜１２を第１金属膜１
１に達するまでエッチングして接続孔１２ａを得る。そ
の際に下部配線パターン１１である第１金属膜の表面の
ＴｉＮはエッチングストッパー膜として機能する。（図
２（ｂ））。フォトレジスト１３を溶剤により除去した
後（図２（ｃ））、成膜用の真空装置にマウントし、表
面清浄化のためＡｒイオンによるクリーニング、２５０
℃のアニールを行う。引き続いて同一真空装置内で、Ｔ
ＭＲ１４の下部電極２１、トンネルバリア２２、上部電
極２３を堆積する。（図２（ｄ））。
明する。まず、下部配線パターン１１を形成する第１金
属膜（Ｗ２００ｎｍ／ＴｉＮ５０ｎｍ）の積層膜に膜厚
３００ｎｍのＳｉＯ２からなる第１絶縁膜１２をプラズ
マＣＶＤ法により堆積する。その後、フォトレジスト１
３の塗布と露光、現像工程により図２（ａ）で示すよう
にフォトレジスト１３に埋め込み部分を規定する開口部
１３ａを形成する。次に、フロロカーボン系の反応ガス
を用いたＲＩＥにより、第１絶縁膜１２を第１金属膜１
１に達するまでエッチングして接続孔１２ａを得る。そ
の際に下部配線パターン１１である第１金属膜の表面の
ＴｉＮはエッチングストッパー膜として機能する。（図
２（ｂ））。フォトレジスト１３を溶剤により除去した
後（図２（ｃ））、成膜用の真空装置にマウントし、表
面清浄化のためＡｒイオンによるクリーニング、２５０
℃のアニールを行う。引き続いて同一真空装置内で、Ｔ
ＭＲ１４の下部電極２１、トンネルバリア２２、上部電
極２３を堆積する。（図２（ｄ））。
【００５３】本実施例では、電子線加熱蒸着装置（不図
示）およびクヌーセンセルを備えた超高真空ＭＢＥ装置
（不図示）を成膜に用いた。蒸発源とウエハとの距離は
約４０ｃｍ離れており、蒸発源からの分子線はおおむね
平行にウエハに入射する。下部電極２１はＮｉＦｅ２０
ｎｍ／Ｃｏ５ｎｍの二層膜、上部電極２３はＣｏ２０ｎ
ｍ単層膜からなり、それぞれ電子線加熱蒸発法により堆
積した。トンネルバリア２２は膜厚１ｎｍのアモルファ
スＡｌ２Ｏ３からなり、酸素雰囲気中でクヌーセンセル
からＡｌを蒸発させて、ウエハ上に堆積した。上部電極
２３の堆積後、さらにコンタクトメタル１５として膜厚
３００ｎｍのＡｌをスパッタ法により堆積した。（図２
（ｄ）） その後、真空装置から取り出し、ＣＭＰ法により表面堆
積層及び第１絶縁膜１２を除去して平坦化し第１絶縁膜
１２と接続孔１２ａ内の金属を面一にする。この金属は
コンタクトメタル１５となる。（図２（ｅ）） この後、コンタクトメタル１５の加工面に生じる加工変
質層をウエットエッチングで除去した後に上部配線パタ
ーンを形成する第２金属膜１６を形成する。第２金属膜
１６は膜厚３００ｎｍのＡｌからなり、スパッタ法によ
り全面に堆積した後、フォトリソグラフィとＲＩＥによ
り配線パターンを形成した。（図２（ｆ））。
示）およびクヌーセンセルを備えた超高真空ＭＢＥ装置
（不図示）を成膜に用いた。蒸発源とウエハとの距離は
約４０ｃｍ離れており、蒸発源からの分子線はおおむね
平行にウエハに入射する。下部電極２１はＮｉＦｅ２０
ｎｍ／Ｃｏ５ｎｍの二層膜、上部電極２３はＣｏ２０ｎ
ｍ単層膜からなり、それぞれ電子線加熱蒸発法により堆
積した。トンネルバリア２２は膜厚１ｎｍのアモルファ
スＡｌ２Ｏ３からなり、酸素雰囲気中でクヌーセンセル
からＡｌを蒸発させて、ウエハ上に堆積した。上部電極
２３の堆積後、さらにコンタクトメタル１５として膜厚
３００ｎｍのＡｌをスパッタ法により堆積した。（図２
（ｄ）） その後、真空装置から取り出し、ＣＭＰ法により表面堆
積層及び第１絶縁膜１２を除去して平坦化し第１絶縁膜
１２と接続孔１２ａ内の金属を面一にする。この金属は
コンタクトメタル１５となる。（図２（ｅ）） この後、コンタクトメタル１５の加工面に生じる加工変
質層をウエットエッチングで除去した後に上部配線パタ
ーンを形成する第２金属膜１６を形成する。第２金属膜
１６は膜厚３００ｎｍのＡｌからなり、スパッタ法によ
り全面に堆積した後、フォトリソグラフィとＲＩＥによ
り配線パターンを形成した。（図２（ｆ））。
【００５４】本実施例では、コンタクトメタル１５の一
部に達するまで表面堆積層及び第１絶縁膜１２を除去
し、表面を平坦化することで、自己整合的に接続孔が形
成されている。すなわち、従来行われてきたＣＭＰ法に
よる表面平坦化後の層間絶縁膜形成、接続孔形成を省略
することができる。
部に達するまで表面堆積層及び第１絶縁膜１２を除去
し、表面を平坦化することで、自己整合的に接続孔が形
成されている。すなわち、従来行われてきたＣＭＰ法に
よる表面平坦化後の層間絶縁膜形成、接続孔形成を省略
することができる。
【００５５】なお、上述の方法の問題点は、第１絶縁膜
１２に形成された開口部１２ａ中に、如何に前記のＴＭ
Ｒ素子１４を構成する多層膜２１〜２３を平坦に堆積で
きるかにある。さらに開口部中に堆積した多層膜２１〜
２３は、溝部以外に堆積した多層膜とは堆積時において
完全に分断されていることが要求される。
１２に形成された開口部１２ａ中に、如何に前記のＴＭ
Ｒ素子１４を構成する多層膜２１〜２３を平坦に堆積で
きるかにある。さらに開口部中に堆積した多層膜２１〜
２３は、溝部以外に堆積した多層膜とは堆積時において
完全に分断されていることが要求される。
【００５６】それについては、上述のように、指向性の
強い分子線が形成できるＭＢＥ法を用いることが好まし
い。また開口部側面での第１絶縁膜の側壁形状を逆テー
パ状としても良い。この場合、成膜後に開口部側面にボ
イドが生じるが、これはＣＭＰ法による表面除去前に、
ＣＶＤ法等により新たに絶縁膜を堆積することで解決で
きる。
強い分子線が形成できるＭＢＥ法を用いることが好まし
い。また開口部側面での第１絶縁膜の側壁形状を逆テー
パ状としても良い。この場合、成膜後に開口部側面にボ
イドが生じるが、これはＣＭＰ法による表面除去前に、
ＣＶＤ法等により新たに絶縁膜を堆積することで解決で
きる。
【００５７】本実施例によれば、ＴＭＲ膜（素子）１４
の形状を接続孔１２ａの形状により規定しているので、
その形状を変更することでＴＭＲ１４の抵抗値及び磁気
特性を所望の値に制御することができる。
の形状を接続孔１２ａの形状により規定しているので、
その形状を変更することでＴＭＲ１４の抵抗値及び磁気
特性を所望の値に制御することができる。
【００５８】（実施例２）図３（ａ）から（ｉ）は本発
明の第２の実施例を製造工程毎に断面を示した模式的図
である。なお、図３（ｉ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（下部配線パターン）１１
上へＴＭＲ素子を形成する場合を示している。
明の第２の実施例を製造工程毎に断面を示した模式的図
である。なお、図３（ｉ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（下部配線パターン）１１
上へＴＭＲ素子を形成する場合を示している。
【００５９】図３（ｉ）に示すように本実施例の強磁性
トンネル接合を用いたＴＭＲ素子１４は、接続プラグで
あるコンタクトメタル１５の側壁と底部にバリア部２２
が形成されている以外は、実施例１の構造と同じである
ので、図２と同一機能部分には同符号を付して個々の説
明を省略する。
トンネル接合を用いたＴＭＲ素子１４は、接続プラグで
あるコンタクトメタル１５の側壁と底部にバリア部２２
が形成されている以外は、実施例１の構造と同じである
ので、図２と同一機能部分には同符号を付して個々の説
明を省略する。
【００６０】次にこれらの構成についての製造方法を説
明する。
明する。
【００６１】図３（ｃ）の工程までは、第１の実施例と
同一であるので、その詳細な説明は省略する。第１絶縁
膜１２に開口部１２ａを形成した後、成膜用の真空装置
にマウントし、表面清浄化のためＡｒイオンによるクリ
ーニング、２５０℃のアニールを行った後、ＴＭＲ素子
１４の下部電極２１となるＮｉＦｅ５ｎｍ／ＩｒＭｎｌ
５ｎｍ／Ｃｏ５ｎｍの二層膜をＭＢＥ法により形成す
る。（図３（ｄ））。引き続いて同一真空装置内でトン
ネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ
２Ｏ３ターゲットからのスパッタ法により形成する。そ
の後、プラズマＣＶＤ法により膜厚３００ｎｍのＳｉＯ
２膜３１を堆積する。この際、トンネルバリア２２を形
成するＡ２Ｏ３膜保護のためＣＶＤ成膜前に膜厚１０ｎ
ｍ程度のＳｉＯ２膜をスパッタであらかじめ全面に成膜
しておいても良い。（図３（ｅ））。
同一であるので、その詳細な説明は省略する。第１絶縁
膜１２に開口部１２ａを形成した後、成膜用の真空装置
にマウントし、表面清浄化のためＡｒイオンによるクリ
ーニング、２５０℃のアニールを行った後、ＴＭＲ素子
１４の下部電極２１となるＮｉＦｅ５ｎｍ／ＩｒＭｎｌ
５ｎｍ／Ｃｏ５ｎｍの二層膜をＭＢＥ法により形成す
る。（図３（ｄ））。引き続いて同一真空装置内でトン
ネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ
２Ｏ３ターゲットからのスパッタ法により形成する。そ
の後、プラズマＣＶＤ法により膜厚３００ｎｍのＳｉＯ
２膜３１を堆積する。この際、トンネルバリア２２を形
成するＡ２Ｏ３膜保護のためＣＶＤ成膜前に膜厚１０ｎ
ｍ程度のＳｉＯ２膜をスパッタであらかじめ全面に成膜
しておいても良い。（図３（ｅ））。
【００６２】次にＣＭＰ法により第１絶縁膜１２の一部
に達するまで表面堆積層を除去する。ついでウエットエ
ッチングにより開口部に残置されたＳｉＯ２膜３１を除
去する。（図３（ｆ）。その後、成膜用の真空装置にマ
ウントし、表面清浄化のため２５０℃のアニールを行っ
た後、ＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ
／ＮｉＦｅ２０ｎｍの二層膜をＭＢＥ法により、さらに
コンタクトメタル１５として膜厚３００ｎｍのＡｌをス
パッタ法により堆積した。（図３（ｇ））。
に達するまで表面堆積層を除去する。ついでウエットエ
ッチングにより開口部に残置されたＳｉＯ２膜３１を除
去する。（図３（ｆ）。その後、成膜用の真空装置にマ
ウントし、表面清浄化のため２５０℃のアニールを行っ
た後、ＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ
／ＮｉＦｅ２０ｎｍの二層膜をＭＢＥ法により、さらに
コンタクトメタル１５として膜厚３００ｎｍのＡｌをス
パッタ法により堆積した。（図３（ｇ））。
【００６３】その後、真空装置から取り出し、ＣＭＰ法
により表面堆積層及び第１絶縁膜１２の一部を除去し表
面を平坦化することにより自己整合的に接続孔１２ａが
形成される。（図３（ｈ））。
により表面堆積層及び第１絶縁膜１２の一部を除去し表
面を平坦化することにより自己整合的に接続孔１２ａが
形成される。（図３（ｈ））。
【００６４】その後、コンタクトメタル１５の加工変質
層をウエットエッチングで除去した後に上部配線パター
ンを形成する第２金属膜１６を形成する。第２金属膜１
６は膜厚３００ｎｍのＡｌからなり、スパッタ法により
全面に堆積した後、フォトリソグラフィとＲＩＥにより
配線パターンを形成した。（図３（ｉ）） 本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａの
形状により規定しているので、その形状を変更すること
でＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御す
ることができる。
層をウエットエッチングで除去した後に上部配線パター
ンを形成する第２金属膜１６を形成する。第２金属膜１
６は膜厚３００ｎｍのＡｌからなり、スパッタ法により
全面に堆積した後、フォトリソグラフィとＲＩＥにより
配線パターンを形成した。（図３（ｉ）） 本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａの
形状により規定しているので、その形状を変更すること
でＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御す
ることができる。
【００６５】（実施例３）図４（ａ）から（ｋ）は本発
明の第３の実施例を製造工程毎に断面を示した模式的図
である。なお、図４（ｋ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（配線パターン）１１上へ
ＴＭＲ素子を形成する場合を示している。
明の第３の実施例を製造工程毎に断面を示した模式的図
である。なお、図４（ｋ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（配線パターン）１１上へ
ＴＭＲ素子を形成する場合を示している。
【００６６】図４（ｋ）に示すように本実施例の強磁性
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン１１の上面に形成された第１絶縁層１
２の所定個所に、ＴＭＲ素子１４が形成され、このＴＭＲ
素子１４の下部電極２１が下部配線パターン１１に接続
している。また、ＴＭＲ素子１４の下部電極２１の上部
にはトンネルバリア２２を介して上部電極２３が形成さ
れ、この上部電極２３は第２絶縁層１７内のハードマス
ク３２を介して上部配線パターン１６に接続している。
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン１１の上面に形成された第１絶縁層１
２の所定個所に、ＴＭＲ素子１４が形成され、このＴＭＲ
素子１４の下部電極２１が下部配線パターン１１に接続
している。また、ＴＭＲ素子１４の下部電極２１の上部
にはトンネルバリア２２を介して上部電極２３が形成さ
れ、この上部電極２３は第２絶縁層１７内のハードマス
ク３２を介して上部配線パターン１６に接続している。
【００６７】次にこれらの構成についての製造方法を説
明する。
明する。
【００６８】図４（ｃ）の工程までは、第１の実施例と
同一であるので、その詳細な説明は省略する。第１絶縁
膜に開口部１２ａを形成した後、成膜用の真空装置にマ
ウントし、表面清浄化のためＡｒイオンによるクリーニ
ング、２５０℃のアニールを行った後、ＴＭＲ素子１４
の下部電極２１となるＷ１００ｎｍ／Ｔａ１００ｎｍ／
ＮｉＦｅ５ｎｍ／ＩｒＭｎ５ｎｍ／Ｃｏ５ｎｍの５層膜
をスパッタ法により形成する。（図４（ｄ））。ついで
ＣＭＰ法により下部電極２１の表面まで表面堆積層の除
去を行う。（図４（ｅ））。
同一であるので、その詳細な説明は省略する。第１絶縁
膜に開口部１２ａを形成した後、成膜用の真空装置にマ
ウントし、表面清浄化のためＡｒイオンによるクリーニ
ング、２５０℃のアニールを行った後、ＴＭＲ素子１４
の下部電極２１となるＷ１００ｎｍ／Ｔａ１００ｎｍ／
ＮｉＦｅ５ｎｍ／ＩｒＭｎ５ｎｍ／Ｃｏ５ｎｍの５層膜
をスパッタ法により形成する。（図４（ｄ））。ついで
ＣＭＰ法により下部電極２１の表面まで表面堆積層の除
去を行う。（図４（ｅ））。
【００６９】引き続いて成膜用の真空装置（不図示）に
マウントし、表面清浄化のためＡｒイオンによるクリー
ニング、２５０℃のアニールを行った後、同一真空装置
内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３
膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成
する。さらに同一真空装置内でＴＭＲ素子１４の上部電
極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜を
スパッタ法により堆積した。（図４（ｆ））。
マウントし、表面清浄化のためＡｒイオンによるクリー
ニング、２５０℃のアニールを行った後、同一真空装置
内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３
膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成
する。さらに同一真空装置内でＴＭＲ素子１４の上部電
極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜を
スパッタ法により堆積した。（図４（ｆ））。
【００７０】その後、真空装置から取り出し、フォトリ
ソグラフィ工程により図示のレジストパターン１３を形
成する。（図４（ｇ））。ついで、蒸着法により膜厚２
００ｎｍのＴｉを堆積し、溶剤でレジストを除去するこ
とで図４（ｈ）に示すハードマスク３２を形成する。こ
のＴｉ膜をマスクとして、イオンミリング法により上部
電極２３の加工を行う。（図４（ｉ））。
ソグラフィ工程により図示のレジストパターン１３を形
成する。（図４（ｇ））。ついで、蒸着法により膜厚２
００ｎｍのＴｉを堆積し、溶剤でレジストを除去するこ
とで図４（ｈ）に示すハードマスク３２を形成する。こ
のＴｉ膜をマスクとして、イオンミリング法により上部
電極２３の加工を行う。（図４（ｉ））。
【００７１】なお、ここでは、図示のようにハードマス
ク３２の断面積が下部電極２１の断面積よりも大きくな
るように設定した。これにより、トンネルバリア２２を
越えてエッチングが生じた場合にも、接合側面への導電
性物質の再付着は起こらないため、素子特性の劣化を防
ぐことができる。また本実施例の構成では、トンネルバ
リア２２のＡｌ２○３膜および第１絶縁膜１２をエッチ
ングストップ膜として利用できる。
ク３２の断面積が下部電極２１の断面積よりも大きくな
るように設定した。これにより、トンネルバリア２２を
越えてエッチングが生じた場合にも、接合側面への導電
性物質の再付着は起こらないため、素子特性の劣化を防
ぐことができる。また本実施例の構成では、トンネルバ
リア２２のＡｌ２○３膜および第１絶縁膜１２をエッチ
ングストップ膜として利用できる。
【００７２】本実施例では、いわゆるリフトオフ法によ
りＴｉ膜からなるハードマスク３２を作成した。ハード
マスク３２の作成法としては、例えば、Ａｌ膜の全面成
膜後にＲＩＥ等でエッチングしても良い。その場合、上
部電極２３上にＡｕ等のエッチングストップ膜を形成す
ることは好ましい形態である。
りＴｉ膜からなるハードマスク３２を作成した。ハード
マスク３２の作成法としては、例えば、Ａｌ膜の全面成
膜後にＲＩＥ等でエッチングしても良い。その場合、上
部電極２３上にＡｕ等のエッチングストップ膜を形成す
ることは好ましい形態である。
【００７３】その際は、ハードマスク３２とエッチング
ストップ膜の材料を変えＲＩＥ等のエッチング時におけ
る選択比を大きくする必要がある。この用途では例えば
ＡｌとＰｔ、Ｃｕとの組み合わせが適している。
ストップ膜の材料を変えＲＩＥ等のエッチング時におけ
る選択比を大きくする必要がある。この用途では例えば
ＡｌとＰｔ、Ｃｕとの組み合わせが適している。
【００７４】上部電極２３の加工終了後、ハードマスク
３２を残したまま、全面に膜厚２００ｎｍのＳｉＯ２か
らなる第２絶縁膜１７をプラズマＣＶＤ法により堆積す
る。（図４（ｊ））この後、ハードマスク３２に達する
まで、第２絶縁膜１７をＣＭＰ法により除去することに
より、自己整合的に接続孔１７ａを形成できる。（図４
（ｋ））。
３２を残したまま、全面に膜厚２００ｎｍのＳｉＯ２か
らなる第２絶縁膜１７をプラズマＣＶＤ法により堆積す
る。（図４（ｊ））この後、ハードマスク３２に達する
まで、第２絶縁膜１７をＣＭＰ法により除去することに
より、自己整合的に接続孔１７ａを形成できる。（図４
（ｋ））。
【００７５】本実施例では、ハードマスク３２が導電性
を有しているため、上部電極２３の加工終了後、ハード
マスク３２の除去工程を経ることなく上部電極２３と第
２金属膜１６との接続を得ることができる。また、ハー
ドマスク３２にＳｉＯ２等の絶縁体を用いる場合には、
図４（ｊ）と図４（ｋ）の間にハードマスク３２の除去
工程を挿入すればよい。
を有しているため、上部電極２３の加工終了後、ハード
マスク３２の除去工程を経ることなく上部電極２３と第
２金属膜１６との接続を得ることができる。また、ハー
ドマスク３２にＳｉＯ２等の絶縁体を用いる場合には、
図４（ｊ）と図４（ｋ）の間にハードマスク３２の除去
工程を挿入すればよい。
【００７６】本実施例によれば、ＴＭＲ１４の形状を接
続孔１２ａ、１７ａの形状により規定しているので、そ
の形状を変更することでＴＭＲ１４の抵抗値及び磁気特
性を所望の値に制御することができる。
続孔１２ａ、１７ａの形状により規定しているので、そ
の形状を変更することでＴＭＲ１４の抵抗値及び磁気特
性を所望の値に制御することができる。
【００７７】（実施例４）図５（ａ）から（ｊ）は本発
明の第３の実施例を製造工程毎に断面を示した模式的図
である。なお、図５（ｊ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（配線パターン）１１上へ
ＴＭＲ素子を形成する場合を示している。
明の第３の実施例を製造工程毎に断面を示した模式的図
である。なお、図５（ｊ）は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド（配線パターン）１１上へ
ＴＭＲ素子を形成する場合を示している。
【００７８】図４（ｊ）に示すように本実施例の強磁性
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン１１の上面に形成された第１絶縁層１
２の所定個所に、ＴＭＲ素子１４の下部電極２１が形成
され、このＴＭＲ素子１４の下部電極２１が下部配線パ
ターン１１に接続している。また、ＴＭＲ素子１４の下
部電極２１の上部にはトンネルバリア２２を介して第２
絶縁層１７内に上部電極２３が形成され、この上部電極
２３は上部配線パターン１６に接続している。
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン１１の上面に形成された第１絶縁層１
２の所定個所に、ＴＭＲ素子１４の下部電極２１が形成
され、このＴＭＲ素子１４の下部電極２１が下部配線パ
ターン１１に接続している。また、ＴＭＲ素子１４の下
部電極２１の上部にはトンネルバリア２２を介して第２
絶縁層１７内に上部電極２３が形成され、この上部電極
２３は上部配線パターン１６に接続している。
【００７９】次にこれらの構成についての製造方法を説
明する。
明する。
【００８０】図５（ｅ）の工程までは、第３の実施例と
同一であるので、図４と同一機能部分には同一符号を付
して、その詳細な説明は省略する。
同一であるので、図４と同一機能部分には同一符号を付
して、その詳細な説明は省略する。
【００８１】すなわち、表面堆積層の除去後、成膜用の
真空装置にマウントし、表面清浄化のためＡｒイオンに
よるクリーニング、２５０℃のアニールを行った後、同
一真空装置内でトンネルバリア２２となる膜厚１ｎｍの
Ａｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法
により形成する。さらにトンネルバリア２２の上部に
は、トンネルバリア２２の界面を保護するためＳｉＮｌ
０ｎｍのパッシべーション膜３３を堆積する。（図５
（ｆ））、パッシべーション膜３３の堆積後、引き続い
て、全面に膜厚２００ｎｍのＳｉＯ２からなる第２絶縁
膜１７をプラズマＣＶＤ法により堆積する。
真空装置にマウントし、表面清浄化のためＡｒイオンに
よるクリーニング、２５０℃のアニールを行った後、同
一真空装置内でトンネルバリア２２となる膜厚１ｎｍの
Ａｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法
により形成する。さらにトンネルバリア２２の上部に
は、トンネルバリア２２の界面を保護するためＳｉＮｌ
０ｎｍのパッシべーション膜３３を堆積する。（図５
（ｆ））、パッシべーション膜３３の堆積後、引き続い
て、全面に膜厚２００ｎｍのＳｉＯ２からなる第２絶縁
膜１７をプラズマＣＶＤ法により堆積する。
【００８２】その後、フオトレジスト１３の塗布工程と
露光工程および現像工程によりフォトレジスト１３に埋
め込み部分を規定する開口部を形成する。
露光工程および現像工程によりフォトレジスト１３に埋
め込み部分を規定する開口部を形成する。
【００８３】次に、フロロカーボン系の反応ガスを用い
たＲＩＥにより、第２絶縁膜１７をパンシべーション膜
３３に達するまでエッチングする。この際パッシべーシ
ョン膜３３がエンチングストツパー膜として機能する。
（図５（ｇ））、その後、まずウエットエッチングによ
りパッシべーション膜３３を除去する。ついで成膜用の
真空装置にマウントし、表面清浄化のため２５０℃のア
ニールを行った後に、ＴＭＲ素子１４の上部電極２３と
なるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜を、さらに
コンタクトメタル１５として膜厚３００ｎｍのＡｌをス
パッタ法により堆積した。（図５（ｈ））。
たＲＩＥにより、第２絶縁膜１７をパンシべーション膜
３３に達するまでエッチングする。この際パッシべーシ
ョン膜３３がエンチングストツパー膜として機能する。
（図５（ｇ））、その後、まずウエットエッチングによ
りパッシべーション膜３３を除去する。ついで成膜用の
真空装置にマウントし、表面清浄化のため２５０℃のア
ニールを行った後に、ＴＭＲ素子１４の上部電極２３と
なるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜を、さらに
コンタクトメタル１５として膜厚３００ｎｍのＡｌをス
パッタ法により堆積した。（図５（ｈ））。
【００８４】その後、真空装置から取り出し、ＣＭＰ法
により表面堆積層及び第２絶縁膜１７を除去することで
自己整合的に接続孔１７ａが形成される。（図５
（ｉ））その後、上部配線パターンを形成する第２金属
膜１６を形成する。第２金属膜１６は膜厚３００ｎｍの
Ａｌからなり、スパッタ法により全面に堆積した後、フ
ォトリソグラフィとＲＩＥにより配線パターンを形成し
た。（図５（ｊ）） 本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａ、
１７ａの形状により規定しているので、その形状を変更
することでＴＭＲ１４の抵抗値及び磁気特性を所望の値
に制御することができる。
により表面堆積層及び第２絶縁膜１７を除去することで
自己整合的に接続孔１７ａが形成される。（図５
（ｉ））その後、上部配線パターンを形成する第２金属
膜１６を形成する。第２金属膜１６は膜厚３００ｎｍの
Ａｌからなり、スパッタ法により全面に堆積した後、フ
ォトリソグラフィとＲＩＥにより配線パターンを形成し
た。（図５（ｊ）） 本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａ、
１７ａの形状により規定しているので、その形状を変更
することでＴＭＲ１４の抵抗値及び磁気特性を所望の値
に制御することができる。
【００８５】以上詳述したように、本発明の磁気素子、
ならびその製造法を利用することで、イオンミリング法
等の物理的スパッタリングによるエッチング法の使用を
極力抑えることができる。
ならびその製造法を利用することで、イオンミリング法
等の物理的スパッタリングによるエッチング法の使用を
極力抑えることができる。
【００８６】これにより、ウエハの特性劣化、歩留まり
低下の原因となる、被加工物質の再付着、寸法変換差の
低減、静電破壊の影響を低減することが可能となる。
低下の原因となる、被加工物質の再付着、寸法変換差の
低減、静電破壊の影響を低減することが可能となる。
【００８７】
【発明の効果】本発明によれば、強磁性のトンネル接合
部が形成され、記憶容量が大容量である磁気素子を歩留
まり良く得ることができる。
部が形成され、記憶容量が大容量である磁気素子を歩留
まり良く得ることができる。
【図１】本発明の磁気素子を形成した磁気メモリ装置の
模式レイアウト図。
模式レイアウト図。
【図２】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
した模式的図。
【図３】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
した模式的図。
【図４】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
した模式的図。
【図５】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
した模式的図。
１…半導体基板、１１…下部配線パターン、１２…第１
絶縁層、１２ａ、１７ａ…接続孔、１４…ＴＭＲ素子、
１５…コンタクトメタル、２１…下部電極、２２…トン
ネルバリア、２３…上部電極、
絶縁層、１２ａ、１７ａ…接続孔、１４…ＴＭＲ素子、
１５…コンタクトメタル、２１…下部電極、２２…トン
ネルバリア、２３…上部電極、
Claims (7)
- 【請求項１】 配線パターン上に形成された絶縁層と、
この絶縁層の前記配線パターン上の所定個所に形成され
前記配線パターンの表面に至る接続孔内に形成され前記
配線パターンに接続されて第１強磁性層と第２強磁性層
がトンネルバリアを介して積層された強磁性トンネル接
合と、この強磁性トンネル接合に接続された接続プラグ
と、この接続プラグに接続された第２配線パターンを具
備した磁気素子において、前記強磁性トンネル接合の形
状は、前記接続孔の形状によって規定されていることを
特徴とする磁気素子。 - 【請求項２】 表面に配線パターンが形成された半導体
基板上に設けられた第１絶縁層と、この第１絶縁層上に
形成された第２絶縁層と、前記第１絶縁層の前記配線パ
ターン上の所定位置に形成された第１接続孔と、この第
１接続孔の上部に連通して形成され前記第２絶縁層に形
成された第２接続孔と、前記第１接続孔内に形成された
第１強磁性電極と前記第２接続孔内に形成された第２強
磁性電極がトンネルバリア層を介してトンネル接合を構
成した強磁性トンネル接合と、この強磁性トンネル接合
に接続した接続プラグと、この接続プラグに接続した第
２配線パターンを具備した磁気素子において、前記第１
強磁性電極および第２強磁性電極は、それぞれ前記第１
および第２接続孔によって形状が規定されていることを
特徴とする磁気素子。 - 【請求項３】 前記第２強磁性電極が接続プラグを兼ね
ていることを特徴とする請求項１又は請求項２記載の磁
気素子。 - 【請求項４】 前記第２強磁性電極の下部底面積は、前
記第１強磁性電極の上部面積より大であることを特徴と
する請求項２記載の磁気素子。 - 【請求項５】 半導体基板の配線パターン上に第１絶縁
膜を形成する工程と、前記第１の絶縁膜を選択的に除去
して前記配線パターンに達する第１接続孔を形成する工
程と、第１接続孔内、及び前記第１絶縁膜上に強磁性ト
ンネル接合膜を形成する工程と、前記第１絶縁膜上の前
記強磁性トンネル接合膜を除去して、前記第１接続孔内
に前記強磁性トンネル接合膜を残置させる工程と、前記
強磁性トンネル接合膜上に第２絶縁膜を介して第２配線
層を形成し、前記強磁性トンネル接合膜と第２配線層を
接続する工程とを具備することを特徴とする磁気素子の
製造方法。 - 【請求項６】 半導体基板の配線パターン上に第１絶縁
膜を形成する工程と、前記第１絶縁膜を選択的に除去し
て前記配線パターンに達する第１接続孔を形成する工程
と、前記接続孔が形成された前記第１絶縁膜上に強磁性
トンネル接合の第１強磁性電極膜を形成する工程と、前
記第１絶縁膜上の前記第１強磁性電極膜を除去して、前
記接続孔中に第１強磁性電極膜を残置させて素子分離を
行う工程と、前記第１強磁性電極膜が除去された領域
に、強磁性トンネル接合のトンネルバリア層となる誘電
体膜を形成する工程と、前記誘電体膜上に強磁性トンネ
ル接合の第２強磁性電極膜を形成する工程と、前記第２
強磁性電極膜上に第２絶縁膜を介して第２配線層を形成
し、前記第２の強磁性電極と前記第２配線層を接続する
工程とを具備することを特徴とする磁気素子の製造方
法。 - 【請求項７】 前記第２強磁性電極膜と第２配線層とを
接続する工程が、前記第２の強磁性電極膜上に積層され
た第２又は第３絶縁膜の一部を除去することにより自己
整合的に行うことを特徴とする請求項４または請求項５
記載の磁気素子の製造方法。
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|---|---|---|---|
| JP2000089616A JP3877490B2 (ja) | 2000-03-28 | 2000-03-28 | 磁気素子およびその製造方法 |
| CN 01122315 CN1124359C (zh) | 2000-03-28 | 2001-06-24 | 冲压成型平面荫罩用Fe－Ni系合金及使用该合金的平面荫罩及彩色阴极射线管 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089616A JP3877490B2 (ja) | 2000-03-28 | 2000-03-28 | 磁気素子およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001284679A true JP2001284679A (ja) | 2001-10-12 |
| JP3877490B2 JP3877490B2 (ja) | 2007-02-07 |
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|---|---|---|---|---|
| WO2003069674A1 (fr) | 2002-02-18 | 2003-08-21 | Sony Corporation | Dispositif a memoire magnetique et procede de fabrication associe |
| WO2003092076A1 (fr) * | 2002-04-23 | 2003-11-06 | Nec Corporation | Memoire magnetique et mode operatoire |
| JP2004519859A (ja) * | 2001-03-15 | 2004-07-02 | マイクロン テクノロジー インコーポレイテッド | Ｍｒａｍ構造を側壁によって閉じ込める、自己整合型かつトレンチなし磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）構造 |
| JP2004214600A (ja) * | 2002-12-30 | 2004-07-29 | Hynix Semiconductor Inc | マグネチックラムの形成方法 |
| JP2004363527A (ja) * | 2003-04-11 | 2004-12-24 | Toshiba Corp | 磁気記憶装置、データ複写装置、データ複写システム、データ複写プログラム、及びデータ複写方法 |
| JP2005523575A (ja) * | 2002-04-18 | 2005-08-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｍｒａｍ加工におけるトンネル接合部キャップ層、トンネル接合部ハードマスク、およびトンネル接合部スタック種膜の材質の組み合わせ |
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| US7109540B2 (en) | 2003-11-10 | 2006-09-19 | Seiko Epson Corporation | Semiconductor device for restraining short circuiting and method of manufacturing thereof |
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| US9812497B2 (en) | 2010-05-07 | 2017-11-07 | Fujitsu Semiconductor Limited | Method for manufacturing magnetic storage device, and magnetic storage device |
| CN116505904A (zh) * | 2023-06-29 | 2023-07-28 | 睿思芯科(深圳)技术有限公司 | 基于绕线的延迟单元 |
-
2000
- 2000-03-28 JP JP2000089616A patent/JP3877490B2/ja not_active Expired - Fee Related
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