JP2001284679A - 磁気素子およびその製造方法 - Google Patents

磁気素子およびその製造方法

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Abstract

(57)【要約】 【課題】 イオンミリング法等の物理的スパッタリング
によるエッチング法の使用を極力抑えることにより製造
する磁気素子と、その製造方法を提供すること。 【解決手段】 半導体基板1上に設けられた絶縁層1
2、17の接続孔12a、17a内に形成された強磁性
トンネル接合されたTMR素子14の形状を、接続孔1
2a、17aの形状によって規定する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は強磁性体を用いた情
報の記録・再生メモリ技術に係わり、特に、強磁性トン
ネル接合を利用した磁気素子とその製造方法に関する。
【0002】
【従来の技術】磁気素子である磁気ランダムアクセスメ
モリ(以下、MRAMと略記する)は、情報の記録担体
として強磁性体の磁化方向を利用し、記録情報を随時、
書き換え、保持および読み出すことができる固体メモリ
の総称である。
【0003】MRAMでは、メモリセルを構成する強磁
性体の磁化方向が、ある基準方向に対して平行か、反平
行であるかを2進の情報「1」、「0」に対応させて情
報を記録する。記録情報の書き込みは、各セルの強磁性
体の磁化方向を、クロスストライプ状に配置された書き
込み線に電流を流して生じる電流磁界によって反転させ
ることによって行われる。記録保持時の消費電力は原理
的にゼロであり、また電源を切っても記録保持が行われ
る不揮発性メモリである。
【0004】記録情報の読み出しは、メモリセルの電気
抵抗が、セルを構成する強磁性体の磁化方向とセンス電
流との相対角、または複数の強磁性層間の磁化の相対角
によって変化する現象、いわゆる磁気抵抗効果を利用し
て行う。読み出し動作は、各セルを構成する強磁性体に
センス電流を流した状態で、強磁性体の磁化方向を書き
込み時と同様に電流磁界で変化させ、その際の電気抵抗
の変化を電圧変化として検出して行う。この際の磁界の
大きさを強磁性の保磁力よりも小さく設定することによ
り、非破壊読み出しを実現することが可能である。
【0005】現在、実用化の検討がなされている記録容
量が1Mb程度のMRAMでは、メモリ素子からの記録
情報の読み出しに、巨大磁気抵抗効果(Giant M
agneto−Resistance;以下GMR効果
と略記)を用いている。
【0006】現在、GMR効果を示す素子(以下GMR
素子と略記)として多く用いられている非結合型NiF
e/Cu/Co三層膜のGMR効果の値は概ね6〜8%
程度、シート抵抗は数10Ω/□程度である。したがっ
て100Ω/□のシート抵抗と、5%の抵抗変化率を仮
定した場合でも、l0mAのセンス電流に対する読み出
し信号は、たかだか5mVに過ぎない。そのため読み出
しの高速化が不十分であり、より一層の読み出し信号の
高出力化が求められている。
【0007】これらの点を解決するため、GMR効果に
代わり、強磁性トンネル効果(TunneI Magn
eto−Resistance:以下TMR効果と略
記)を応用しようとする提案がなされている。
【0008】TMR効果を示す素子(以下TMR素子と
略記する)は、主として強磁性層1/絶縁層/強磁性層
2からなる三層膜で構成され、電流は絶縁層をトンネル
して流れる。TMR素子の抵抗値は、典型的には接合面
積μm当たりで10〜l0Ωである。したがっ
て、仮にlμm素子において抵抗値l0kΩ、抵抗変
化率25%を仮定すると、l0μAのセンス電流で25
mVの読み出し信号が得られる。
【0009】TMR素子は基本的に縦型構造素子であ
り、それを用いたMRAMではデータ線上に複数のTM
R素子を並列接続する構造が一般的である。
【0010】その詳細構造のタイプとしては、(1)各
々のTMR素子に選択用の半導体素子を配置したもの、
(2)データ線毎に選択トランジスタを配置したもの、
(3)複数のTMR素子をマトリックス状に配置し、行
データ線、列データ線毎に選択トランジスタを配置した
もの(例えばj.Appl.Phys.81,3758
(1997)参照)が提案されている。
【0011】GMR、TMR素子部分の微細加工には、
通常フォトリソグラフィとArイオンを用いたイオンミ
リングを併用した加工プロセスが一般的である。しかし
ながらイオンミリング法は、物理的なスパッタリング法
であり、加工に伴って被加工物質が残渣として、レジス
トマスク側面、また加工装置中に再付着するという欠点
を有している。
【0012】現在、半導体分野では、化学的ドライエッ
チング(ChemicalDry Etching;以
下CDEと略記)、反応性イオンエッチング(Reac
tive Ion Etching;以下RIEと略記
する)など、化学反応を利用したドライエッチング法が
盛んに利用されている。
【0013】化学反応を利用したSi、SiO2等のエ
ッチングでは、被加工物は高い蒸気圧を有するハロゲン
化物として気相のまま除去される。しかしながら、GM
R素子、TMR素子に用いられるFe、Ni、Co、C
u等の3d遷移金属のハロゲン化物は蒸気圧が低く、半
導体加工に用いられるプロセスをそのまま適用するのは
困難である。また一酸化炭素、アンモニアの混合ガスを
用い、有機金属化合物を形成して化学的なエッチングを
行う方法も考案されているが(例えば、日本応用磁気学
会誌、22巻p1383参照)、化学反応速度が不十分
であり、反応ガスによる物理的なスパッタリングが混在
したプロセスにならざるを得ない等の問題を有してお
り、実用化には至っていない。
【0014】近年、DRAM、MPU等の製造工程にお
いて、配線遅延の低減、エレクトロマイグレーション耐
性、放熱性の向上を目的として、従来のAl配線に変わ
ってCu配線が多く用いられている。Cuは上述のよう
にAlのエッチングに用いられているハロゲン系の反応
ガスでは、化学的なエッチングが難しい。そこで配線を
加工してから層間絶縁膜を堆積して、平坦化する従来の
方法とは全く異なる方法として、埋設型配線形成技術
(ダマシン法)が提案されている。(例えばPrcc
IEEE VMIC p20(l991)参照)。これ
は、あらかじめ層間絶縁膜に配線部分となるトレンチを
形成した後に、Cu等の配線膜を全面に成膜し、化学的
機械研磨法(Chemical Mechanical
Polishing;以下CMP法と略記)等の方法
により平坦化を行い、配線分離を実現する方法である。
さらに配線だけでなく下部配線への接続孔も同時に金属
膜を埋め込むデュアルダマシン法も知られている。(例
えばProc.IEEE VMIC p.144(l9
91)参照)。
【0015】これらのダマシン法は、配線、接続孔等の
受動素子に対して主に適用されているものである。
【0016】能動素子に対する適用例としては、例え
ば、MOSトランジスタのゲート部をダマシン法により
作成するダマシンゲート構造トランジスタが知られてい
る。しかしメモリ素子部分のダマシン法を用いた製造方
法は現在のところ知られていない。
【0017】一方、TMR素子をMRAMに応用する場
合、その両端の電極をデータ線、選択トランジスタ等の
外部回路に接続する必要がある。特にTMR素子は縦型
構造のため、その上部電極を外部配線に接続する際に
は、絶縁膜による素子分離が必須となる。絶縁膜には配
線接続のためのコンタクト孔が形成される。コンタクト
孔の形成法としては、(1)レジストマスクを用い反応
性化学エッチング等による絶縁体のエッチング、(2)
素子加工に用いたレジストを残したまま絶縁膜を成膜
し、その後溶剤等でレジストを剥離(自己整合プロセ
ス)、の二つが主に用いられている。
【0018】しかしながら(1)の方法では、この工程
でのマスク合わせ余裕が素子の最小加工寸法を規定し、
微細化に難があること、また(2)の方法では、微細化
が進展し、フォ‐トレジスト厚みと素子寸法が同程度に
なるとレジストの剥離が困難になる等の欠点を有してい
る。
【0019】
【発明が解決しようとする課題】上述のように、従来M
RAMにおけるメモリ素子の微細加工方法として、フォ
トリソグラフィとAr等を用いたイオンミリング法が主
に用いられている。しかしながら、物理的なスパッタリ
ング法であるイオンミリング法では、加工に伴って被加
工物質が残渣として、レジストマスク側面、また加工装
置中に再付着し、素子の特性劣化、歩留まり低下を引き
起こすという欠点を有している。
【0020】本発明はこのような課題に対処するために
なされたものであり、イオンミリング法等の物理的スパ
ッタリングによるエッチング法の使用を極力抑えること
により製造した磁気素子と、その製造方法を提供するこ
とを目的としている。
【0021】
【課題を解決するための手段】本発明によれば、配線パ
ターン上に形成された絶縁層と、この絶縁層の前記配線
パターン上の所定個所に形成され前記配線パターンの表
面に至る接続孔内に形成され前記配線パターンに接続さ
れて第1強磁性層と第2強磁性層がトンネルバリアを介
して積層された強磁性トンネル接合と、この強磁性トン
ネル接合に接続された接続プラグと、この接続プラグに
接続された第2配線パターンを具備した磁気素子におい
て、前記強磁性トンネル接合の形状は、前記接続孔の形
状によって規定されていることを特徴とする磁気素子で
ある。
【0022】また本発明によれば、表面に配線パターン
が形成された半導体基板上に設けられた第1絶縁層と、
この第1絶縁層上に形成された第2絶縁層と、前記第1
絶縁層の前記配線パターン上の所定位置に形成された第
1接続孔と、この第1接続孔の上部に連通して形成され
前記第2絶縁層に形成された第2接続孔と、前記第1接
続孔内に形成された第1強磁性電極と前記第2接続孔内
に形成された第2強磁性電極がトンネルバリア層を介し
てトンネル接合を構成した強磁性トンネル接合と、この
強磁性トンネル接合に接続した接続プラグと、この接続
プラグに接続した第2配線パターンを具備した磁気素子
において、前記第1強磁性電極および第2強磁性電極は、
それぞれ前記第1および第2接続孔によって形状が規定
されていることを特徴とする磁気素子である。
【0023】また本発明によれば、前記第2強磁性電極
が接続プラグを兼ねていることを特徴とする磁気素子で
ある。
【0024】また本発明によれば、前記第2強磁性電極
の下部底面積は、前記第1強磁性電極の上部面積より大
であることを特徴とする磁気素子である。
【0025】また本発明によれば、半導体基板の配線パ
ターン上に第1絶縁膜を形成する工程と、前記第1の絶
縁膜を選択的に除去して前記配線パターンに達する第1
接続孔を形成する工程と、第1接続孔内、及び前記第1
絶縁膜上に強磁性トンネル接合膜を形成する工程と、前
記第1絶縁膜上の前記強磁性トンネル接合膜を除去し
て、前記第1接続孔内に前記強磁性トンネル接合膜を残
置させる工程と、前記強磁性トンネル接合膜上に第2絶
縁膜を介して第2配線層を形成し、前記強磁性トンネル
接合膜と第2配線層を接続する工程とを具備することを
特徴とする磁気素子の製造方法である。
【0026】また本発明によれば、半導体基板の配線パ
ターン上に第1絶縁膜を形成する工程と、前記第1絶縁
膜を選択的に除去して前記配線パターンに達する第1接
続孔を形成する工程と、前記接続孔が形成された前記第
1絶縁膜上に強磁性トンネル接合の第1強磁性電極膜を
形成する工程と、前記第1絶縁膜上の前記第1強磁性電
極膜を除去して、前記接続孔中に第1強磁性電極膜を残
置させて素子分離を行う工程と、前記第1強磁性電極膜
が除去された領域に、強磁性トンネル接合のトンネルバ
リア層となる誘電体膜を形成する工程と、前記誘電体膜
上に強磁性トンネル接合の第2強磁性電極膜を形成する
工程と、前記第2強磁性電極膜上に第2絶縁膜を介して
第2配線層を形成し、前記第2の強磁性電極と前記第2
配線層を接続する工程とを具備することを特徴とする磁
気素子の製造方法である。
【0027】また本発明によれば、前記第2強磁性電極
膜と第2配線層とを接続する工程が、前記第2の強磁性
電極膜上に積層された第2又は第3絶縁膜の一部を除去
することにより自己整合的に行うことを特徴とする請求
項4または請求項5記載の磁気素子の製造方法である。
【0028】
【発明の実施の形態】以下、本発明の磁気素子の一例を
図面を参照して説明する。
【0029】図1は、本発明の磁気素子を形成した磁気
メモリ装置の模式レイアウト図である。
【0030】この実施の形態の磁気メモリ装置は、複数
のメモリセルを有し、各メモリセルは強磁性トンネル接
合を有するTMR素子14と、選択トランジスタ2とを
備えている。
【0031】この選択トランジスタ2とTMR素子14
は、半導体基板1の主面上に形成される。選択トランジ
スタ2のゲートとなるワード線3が半導体基板1上に形
成されている。そして、このワード線3の両側の半導体
基板1の領域には、選択トランジスタ2のドレイン領域
4aおよびソース領域4bが形成されている。なお、ソ
−ス領域4bは隣接するセルの選択トランジスタのソー
ス領域を兼ねている。
【0032】この選択トランジスタ2上に層間絶縁膜5
が形成されており、この層間絶縁膜5上に金属層による
下部配線パターン11が形成されている。下部配線パタ
ーン11は層間絶縁膜5に設けられたコンタクト6を介
して選択トランジスタ2のドレイン領域4aに接続され
る。なお、8は書き込み線である。
【0033】下部配線パターン11上の絶縁層12に形
成された接続孔12aの内部には、一端がこの下部配線
パターン11と電気的に接続するようにTMR素子14
が設けられている。このTMR素子14の他端はコンタ
クトメタル15を介してデータ線16に接続されてい
る。したがって、TMR素子14は下部配線パターン1
1とデータ線16が交差するパッシベーション膜41に
設けられている。また、データ線42は絶縁膜43に覆
われている。
【0034】なお、書き込み線8を除いた書き込み/読
み出し回路は説明を省略した。書き込み/読み出し回路
とそれに付随した周辺回路の構成については、周知の半
導体技術、例えばDRAM、強誘電体メモリ等に用いら
れる公知技術を利用することが出来る。
【0035】また、TMR素子14を除く半導体回路
部、周辺回路部の製造に関しては、従来公知の半導体製
造技術を利用することができ、その詳細な説明は省略す
る。
【0036】これら構成の製造法における望ましい形態
は以下の通りである。なお、図1と同じ符号は、同一機
能部を示している。
【0037】(1)下部配線パターン11を形成する金
属膜上に形成される絶縁膜12としては、SiO、S
iOF、HSQ(hydorogen silsesq
uiozane)、MSQ(Iuethylsesqu
iozane)、リン添加ガラス、Al.等が適
当であるが、絶縁機能を有するものであれば物質種は限
定されない。配線間容量を低減することを考えると低誘
電率物質が好ましい。またその成膜法に関しては、スパ
ッタ法、CVD法、塗布法等が適当であるが、特にその
方法には限定されない。
【0038】(2)下部配線パターン11上の絶縁膜1
2を選択的に除去する方法としては、ハロゲン系ガス、
フロロカーボン系ガスを用いたCDE、RIEが適当で
あるが、当該作用を有する方法であれば方法の詳細、ま
た反応性ガス種は限定されない。ただし、素子領域に対
する寸法変換差を低減するためには、高アスぺクト比の
接続孔エッチングが可能な特性を有しているエッチング
法が好ましい。エッチング時のマスクとしては、有機分
子重合体を用いたマスクの他、いわゆるリフトオフ法に
よりパターンを転写した金属、誘電体からなるハードマ
スクを用いても良い。マスク上へのパターン転写はフォ
トリソグラフィ、電子線描画等の従来既知のリソグラフ
ィ技術を用いればよい。
【0039】(3)接続孔12aが開孔した絶縁膜12
上に材料膜を形成する方法としては、スパッタ法、蒸着
法、CVD法、めっき法等が適当である。接続孔12a
への平坦な埋め込みを実現するためには、特に蒸着法、
めっき法が最適である。なお、例えばロングスロースパ
ンタ法、コリメートスパンタ法等従来技術に対して改良
を加えた方法も利用できる。いずれも膜形成、接続孔1
2aへの平坦な埋め込み作用を有する方法であれば方法
の詳細は限定されない。
【0040】また、材料膜には上部強磁性電極を形成す
る導電性強磁性膜の他、素子のトンネルバリア部を形成
する誘電体膜が含まれる。前記導電性強磁性膜において
複数の金属、合金からなる積層膜を用いることはTMR
素子14の機能向上の面から好ましい形態である。これ
らの異なる物質種からなる材料膜については、それぞれ
最適な形成法を適宜選択して用いることが望ましい。
【0041】(4)材料膜、絶縁膜の一部を除去して、
接続孔12a中に材料膜を残置させ素子分離を行う方法
としては、CMP法が最適である。その際の研磨剤、研
磨条件、終点検出法等に関しては、本発明で限定するも
のではない。なお当該作用を有する方法であれば、CM
P法以外に、エッチバック法、化学的除去法等の方法も
可能である。
【0042】(5)素子分離後、上部配線の形成工程ま
でには、別途任意の工程を付加しても良い。本発明の骨
子は、材料膜、絶縁膜の一部を除去して、接続孔中に材
料膜を残置させることで素子領域の形成、分離を行うこ
とにある。TMR素子の場合、素子の活性領域は下部電
極領域に限定される。すなわち下部電極のみを(1)〜
(4)記載の工程で形成した後に、トンネルバリア部、
上部電極を別個の方式によって形成しても良い。
【0043】(6)素子と上部配線パターン16との接
続工程では、(1)〜(4)記載の工程を再度用いて接
続孔12aの部分を埋め込みによって作製することが好
ましい。その際、図示のごとく上部電極23の上部に接
続用の金属でコンタクトメタルを形成した後、除去工程
を行うと自己整合的に接続孔が形成され好ましい形態が
得られる。
【0044】したがって、これらの製造方法を用いれ
ば、素子加工時にイオンミリング法等の物理的スパッタ
リングによるエッチングの使用を最小限とすることが可
能であり、以下のような優れた特徴を有する。
【0045】(1)物理的スパンタリングによるエッチ
ングでは、加工に伴って被加工物質が残渣としてウエハ
中、また加工装置中に再付着する。これらはウエハの特
性劣化、歩留まり低下の原因となり好ましくない。特に
TMR素子の場合、接合側面への再付着は接合リークの
原因となり、素子特性へ致命的な損傷を与える。本発明
では、このような再付着に関わる問題を極力排除するこ
とが可能である。例えば、下部電極のみ埋め込みにより
形成し、上部電極をイオンミリング法で形成する場合で
も、上部電極のエッチングは下部電極には到達しないた
め再付着による接合リークは生じない。
【0046】(2)物理的スパッタリングによるエッチ
ングプロセスで、素子近傍への再付着を低減するために
は、スパッタリングに用いるイオンビームを基板法線に
対して傾けて入射する方法が多く用いられる。しかしな
がら、このような斜入射によるイオンビームエッチング
では、加工後の素子側面角は数十度に及ぶテーパ角を持
つ。また、側面角度はビーム入射角、マスク側面傾き、
マスク厚さに依存して変化するため、プロセスにより寸
法変換差が異なる結果となる。TMR素子の抵抗値及び
磁気特性は、素子面積並びにその形状に依存するため、
寸法変換差のばらつきはそのまま素子特性のばらつきに
つながる。本発明では、素子領域をCDE、RIE等に
より精度良く規定できるためこのような特性ばらつきを
排除できる。
【0047】(3)イオンミリング法のような荷電粒子
を伴うエッチング法でTMR素子を加工した場合、絶縁
膜部分の静電破壊が素子特性劣化の原因となる。本発明
では、TMR素子の加工から荷電粒子を伴う加工プロセ
スを極力排除することができるため、かかる問題を低減
することができる。
【0048】また、本発明では素子と上部配線との接続
工程において、接続孔部分を埋め込みによって作成する
ことができる。この際、上部電極上部に接続用の金属を
形成した後、除去工程を行うと自己整合的に接続孔が形
成され、接続孔形成時のマスクプロセスを省略すること
ができる。
【0049】つぎに、本発明の磁気素子の実施例につい
て説明する。
【0050】(実施例1)図2(a)から(f)は本発
明の第1の実施例を製造工程毎に断面を示した模式的図
である。なお、図2(f)は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド(下部配線パターン)上へ
TMR素子を形成する場合を示している。
【0051】図2(f)に示すように本実施例の強磁性
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン11の上面に形成された絶縁層の所定
個所に、TMR素子14が形成され、このTMR素子14
の下部電極21が下部配線パターン11に接続してい
る。また、TMR素子14の下部電極21の上部にはト
ンネルバリア22を介して上部電極23が強磁性トンネ
ル接合により形成され、この上部電極23は接続プラグ
であるコンタクトメタル15を介して上部配線パターン
16に接続している。
【0052】次にこれらの構成についての製造方法を説
明する。まず、下部配線パターン11を形成する第1金
属膜(W200nm/TiN50nm)の積層膜に膜厚
300nmのSiOからなる第1絶縁膜12をプラズ
マCVD法により堆積する。その後、フォトレジスト1
3の塗布と露光、現像工程により図2(a)で示すよう
にフォトレジスト13に埋め込み部分を規定する開口部
13aを形成する。次に、フロロカーボン系の反応ガス
を用いたRIEにより、第1絶縁膜12を第1金属膜1
1に達するまでエッチングして接続孔12aを得る。そ
の際に下部配線パターン11である第1金属膜の表面の
TiNはエッチングストッパー膜として機能する。(図
2(b))。フォトレジスト13を溶剤により除去した
後(図2(c))、成膜用の真空装置にマウントし、表
面清浄化のためArイオンによるクリーニング、250
℃のアニールを行う。引き続いて同一真空装置内で、T
MR14の下部電極21、トンネルバリア22、上部電
極23を堆積する。(図2(d))。
【0053】本実施例では、電子線加熱蒸着装置(不図
示)およびクヌーセンセルを備えた超高真空MBE装置
(不図示)を成膜に用いた。蒸発源とウエハとの距離は
約40cm離れており、蒸発源からの分子線はおおむね
平行にウエハに入射する。下部電極21はNiFe20
nm/Co5nmの二層膜、上部電極23はCo20n
m単層膜からなり、それぞれ電子線加熱蒸発法により堆
積した。トンネルバリア22は膜厚1nmのアモルファ
スAlからなり、酸素雰囲気中でクヌーセンセル
からAlを蒸発させて、ウエハ上に堆積した。上部電極
23の堆積後、さらにコンタクトメタル15として膜厚
300nmのAlをスパッタ法により堆積した。(図2
(d)) その後、真空装置から取り出し、CMP法により表面堆
積層及び第1絶縁膜12を除去して平坦化し第1絶縁膜
12と接続孔12a内の金属を面一にする。この金属は
コンタクトメタル15となる。(図2(e)) この後、コンタクトメタル15の加工面に生じる加工変
質層をウエットエッチングで除去した後に上部配線パタ
ーンを形成する第2金属膜16を形成する。第2金属膜
16は膜厚300nmのAlからなり、スパッタ法によ
り全面に堆積した後、フォトリソグラフィとRIEによ
り配線パターンを形成した。(図2(f))。
【0054】本実施例では、コンタクトメタル15の一
部に達するまで表面堆積層及び第1絶縁膜12を除去
し、表面を平坦化することで、自己整合的に接続孔が形
成されている。すなわち、従来行われてきたCMP法に
よる表面平坦化後の層間絶縁膜形成、接続孔形成を省略
することができる。
【0055】なお、上述の方法の問題点は、第1絶縁膜
12に形成された開口部12a中に、如何に前記のTM
R素子14を構成する多層膜21〜23を平坦に堆積で
きるかにある。さらに開口部中に堆積した多層膜21〜
23は、溝部以外に堆積した多層膜とは堆積時において
完全に分断されていることが要求される。
【0056】それについては、上述のように、指向性の
強い分子線が形成できるMBE法を用いることが好まし
い。また開口部側面での第1絶縁膜の側壁形状を逆テー
パ状としても良い。この場合、成膜後に開口部側面にボ
イドが生じるが、これはCMP法による表面除去前に、
CVD法等により新たに絶縁膜を堆積することで解決で
きる。
【0057】本実施例によれば、TMR膜(素子)14
の形状を接続孔12aの形状により規定しているので、
その形状を変更することでTMR14の抵抗値及び磁気
特性を所望の値に制御することができる。
【0058】(実施例2)図3(a)から(i)は本発
明の第2の実施例を製造工程毎に断面を示した模式的図
である。なお、図3(i)は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド(下部配線パターン)11
上へTMR素子を形成する場合を示している。
【0059】図3(i)に示すように本実施例の強磁性
トンネル接合を用いたTMR素子14は、接続プラグで
あるコンタクトメタル15の側壁と底部にバリア部22
が形成されている以外は、実施例1の構造と同じである
ので、図2と同一機能部分には同符号を付して個々の説
明を省略する。
【0060】次にこれらの構成についての製造方法を説
明する。
【0061】図3(c)の工程までは、第1の実施例と
同一であるので、その詳細な説明は省略する。第1絶縁
膜12に開口部12aを形成した後、成膜用の真空装置
にマウントし、表面清浄化のためArイオンによるクリ
ーニング、250℃のアニールを行った後、TMR素子
14の下部電極21となるNiFe5nm/IrMnl
5nm/Co5nmの二層膜をMBE法により形成す
る。(図3(d))。引き続いて同一真空装置内でトン
ネルバリア22となる膜厚1nmのAl膜をAl
ターゲットからのスパッタ法により形成する。そ
の後、プラズマCVD法により膜厚300nmのSiO
膜31を堆積する。この際、トンネルバリア22を形
成するA膜保護のためCVD成膜前に膜厚10n
m程度のSiO膜をスパッタであらかじめ全面に成膜
しておいても良い。(図3(e))。
【0062】次にCMP法により第1絶縁膜12の一部
に達するまで表面堆積層を除去する。ついでウエットエ
ッチングにより開口部に残置されたSiO膜31を除
去する。(図3(f)。その後、成膜用の真空装置にマ
ウントし、表面清浄化のため250℃のアニールを行っ
た後、TMR素子14の上部電極23となるCo5nm
/NiFe20nmの二層膜をMBE法により、さらに
コンタクトメタル15として膜厚300nmのAlをス
パッタ法により堆積した。(図3(g))。
【0063】その後、真空装置から取り出し、CMP法
により表面堆積層及び第1絶縁膜12の一部を除去し表
面を平坦化することにより自己整合的に接続孔12aが
形成される。(図3(h))。
【0064】その後、コンタクトメタル15の加工変質
層をウエットエッチングで除去した後に上部配線パター
ンを形成する第2金属膜16を形成する。第2金属膜1
6は膜厚300nmのAlからなり、スパッタ法により
全面に堆積した後、フォトリソグラフィとRIEにより
配線パターンを形成した。(図3(i)) 本実施例によれば、TMR14の形状を接続孔12aの
形状により規定しているので、その形状を変更すること
でTMR14の抵抗値及び磁気特性を所望の値に制御す
ることができる。
【0065】(実施例3)図4(a)から(k)は本発
明の第3の実施例を製造工程毎に断面を示した模式的図
である。なお、図4(k)は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド(配線パターン)11上へ
TMR素子を形成する場合を示している。
【0066】図4(k)に示すように本実施例の強磁性
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン11の上面に形成された第1絶縁層1
2の所定個所に、TMR素子14が形成され、このTMR
素子14の下部電極21が下部配線パターン11に接続
している。また、TMR素子14の下部電極21の上部
にはトンネルバリア22を介して上部電極23が形成さ
れ、この上部電極23は第2絶縁層17内のハードマス
ク32を介して上部配線パターン16に接続している。
【0067】次にこれらの構成についての製造方法を説
明する。
【0068】図4(c)の工程までは、第1の実施例と
同一であるので、その詳細な説明は省略する。第1絶縁
膜に開口部12aを形成した後、成膜用の真空装置にマ
ウントし、表面清浄化のためArイオンによるクリーニ
ング、250℃のアニールを行った後、TMR素子14
の下部電極21となるW100nm/Ta100nm/
NiFe5nm/IrMn5nm/Co5nmの5層膜
をスパッタ法により形成する。(図4(d))。ついで
CMP法により下部電極21の表面まで表面堆積層の除
去を行う。(図4(e))。
【0069】引き続いて成膜用の真空装置(不図示)に
マウントし、表面清浄化のためArイオンによるクリー
ニング、250℃のアニールを行った後、同一真空装置
内でトンネルバリア22となる膜厚1nmのAl
膜をAlターゲットからのスパッタ法により形成
する。さらに同一真空装置内でTMR素子14の上部電
極23となるCo5nm/NiFe20nmの2層膜を
スパッタ法により堆積した。(図4(f))。
【0070】その後、真空装置から取り出し、フォトリ
ソグラフィ工程により図示のレジストパターン13を形
成する。(図4(g))。ついで、蒸着法により膜厚2
00nmのTiを堆積し、溶剤でレジストを除去するこ
とで図4(h)に示すハードマスク32を形成する。こ
のTi膜をマスクとして、イオンミリング法により上部
電極23の加工を行う。(図4(i))。
【0071】なお、ここでは、図示のようにハードマス
ク32の断面積が下部電極21の断面積よりも大きくな
るように設定した。これにより、トンネルバリア22を
越えてエッチングが生じた場合にも、接合側面への導電
性物質の再付着は起こらないため、素子特性の劣化を防
ぐことができる。また本実施例の構成では、トンネルバ
リア22のAl膜および第1絶縁膜12をエッチ
ングストップ膜として利用できる。
【0072】本実施例では、いわゆるリフトオフ法によ
りTi膜からなるハードマスク32を作成した。ハード
マスク32の作成法としては、例えば、Al膜の全面成
膜後にRIE等でエッチングしても良い。その場合、上
部電極23上にAu等のエッチングストップ膜を形成す
ることは好ましい形態である。
【0073】その際は、ハードマスク32とエッチング
ストップ膜の材料を変えRIE等のエッチング時におけ
る選択比を大きくする必要がある。この用途では例えば
AlとPt、Cuとの組み合わせが適している。
【0074】上部電極23の加工終了後、ハードマスク
32を残したまま、全面に膜厚200nmのSiO
らなる第2絶縁膜17をプラズマCVD法により堆積す
る。(図4(j))この後、ハードマスク32に達する
まで、第2絶縁膜17をCMP法により除去することに
より、自己整合的に接続孔17aを形成できる。(図4
(k))。
【0075】本実施例では、ハードマスク32が導電性
を有しているため、上部電極23の加工終了後、ハード
マスク32の除去工程を経ることなく上部電極23と第
2金属膜16との接続を得ることができる。また、ハー
ドマスク32にSiO等の絶縁体を用いる場合には、
図4(j)と図4(k)の間にハードマスク32の除去
工程を挿入すればよい。
【0076】本実施例によれば、TMR14の形状を接
続孔12a、17aの形状により規定しているので、そ
の形状を変更することでTMR14の抵抗値及び磁気特
性を所望の値に制御することができる。
【0077】(実施例4)図5(a)から(j)は本発
明の第3の実施例を製造工程毎に断面を示した模式的図
である。なお、図5(j)は最終形状である。すなわ
ち、この実施例では、下部データ線、または選択トラン
ジスタへの接続用金属パッド(配線パターン)11上へ
TMR素子を形成する場合を示している。
【0078】図4(j)に示すように本実施例の強磁性
トンネル接合を用いた磁気素子は、金属膜で形成された
下部配線パターン11の上面に形成された第1絶縁層1
2の所定個所に、TMR素子14の下部電極21が形成
され、このTMR素子14の下部電極21が下部配線パ
ターン11に接続している。また、TMR素子14の下
部電極21の上部にはトンネルバリア22を介して第2
絶縁層17内に上部電極23が形成され、この上部電極
23は上部配線パターン16に接続している。
【0079】次にこれらの構成についての製造方法を説
明する。
【0080】図5(e)の工程までは、第3の実施例と
同一であるので、図4と同一機能部分には同一符号を付
して、その詳細な説明は省略する。
【0081】すなわち、表面堆積層の除去後、成膜用の
真空装置にマウントし、表面清浄化のためArイオンに
よるクリーニング、250℃のアニールを行った後、同
一真空装置内でトンネルバリア22となる膜厚1nmの
Al膜をAlターゲットからのスパッタ法
により形成する。さらにトンネルバリア22の上部に
は、トンネルバリア22の界面を保護するためSiNl
0nmのパッシべーション膜33を堆積する。(図5
(f))、パッシべーション膜33の堆積後、引き続い
て、全面に膜厚200nmのSiOからなる第2絶縁
膜17をプラズマCVD法により堆積する。
【0082】その後、フオトレジスト13の塗布工程と
露光工程および現像工程によりフォトレジスト13に埋
め込み部分を規定する開口部を形成する。
【0083】次に、フロロカーボン系の反応ガスを用い
たRIEにより、第2絶縁膜17をパンシべーション膜
33に達するまでエッチングする。この際パッシべーシ
ョン膜33がエンチングストツパー膜として機能する。
(図5(g))、その後、まずウエットエッチングによ
りパッシべーション膜33を除去する。ついで成膜用の
真空装置にマウントし、表面清浄化のため250℃のア
ニールを行った後に、TMR素子14の上部電極23と
なるCo5nm/NiFe20nmの2層膜を、さらに
コンタクトメタル15として膜厚300nmのAlをス
パッタ法により堆積した。(図5(h))。
【0084】その後、真空装置から取り出し、CMP法
により表面堆積層及び第2絶縁膜17を除去することで
自己整合的に接続孔17aが形成される。(図5
(i))その後、上部配線パターンを形成する第2金属
膜16を形成する。第2金属膜16は膜厚300nmの
Alからなり、スパッタ法により全面に堆積した後、フ
ォトリソグラフィとRIEにより配線パターンを形成し
た。(図5(j)) 本実施例によれば、TMR14の形状を接続孔12a、
17aの形状により規定しているので、その形状を変更
することでTMR14の抵抗値及び磁気特性を所望の値
に制御することができる。
【0085】以上詳述したように、本発明の磁気素子、
ならびその製造法を利用することで、イオンミリング法
等の物理的スパッタリングによるエッチング法の使用を
極力抑えることができる。
【0086】これにより、ウエハの特性劣化、歩留まり
低下の原因となる、被加工物質の再付着、寸法変換差の
低減、静電破壊の影響を低減することが可能となる。
【0087】
【発明の効果】本発明によれば、強磁性のトンネル接合
部が形成され、記憶容量が大容量である磁気素子を歩留
まり良く得ることができる。
【図面の簡単な説明】
【図1】本発明の磁気素子を形成した磁気メモリ装置の
模式レイアウト図。
【図2】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
【図3】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
【図4】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
【図5】本発明の実施例の製造工程毎に素子の断面を示
した模式的図。
【符号の説明】
1…半導体基板、11…下部配線パターン、12…第1
絶縁層、12a、17a…接続孔、14…TMR素子、
15…コンタクトメタル、21…下部電極、22…トン
ネルバリア、23…上部電極、

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 配線パターン上に形成された絶縁層と、
    この絶縁層の前記配線パターン上の所定個所に形成され
    前記配線パターンの表面に至る接続孔内に形成され前記
    配線パターンに接続されて第1強磁性層と第2強磁性層
    がトンネルバリアを介して積層された強磁性トンネル接
    合と、この強磁性トンネル接合に接続された接続プラグ
    と、この接続プラグに接続された第2配線パターンを具
    備した磁気素子において、前記強磁性トンネル接合の形
    状は、前記接続孔の形状によって規定されていることを
    特徴とする磁気素子。
  2. 【請求項2】 表面に配線パターンが形成された半導体
    基板上に設けられた第1絶縁層と、この第1絶縁層上に
    形成された第2絶縁層と、前記第1絶縁層の前記配線パ
    ターン上の所定位置に形成された第1接続孔と、この第
    1接続孔の上部に連通して形成され前記第2絶縁層に形
    成された第2接続孔と、前記第1接続孔内に形成された
    第1強磁性電極と前記第2接続孔内に形成された第2強
    磁性電極がトンネルバリア層を介してトンネル接合を構
    成した強磁性トンネル接合と、この強磁性トンネル接合
    に接続した接続プラグと、この接続プラグに接続した第
    2配線パターンを具備した磁気素子において、前記第1
    強磁性電極および第2強磁性電極は、それぞれ前記第1
    および第2接続孔によって形状が規定されていることを
    特徴とする磁気素子。
  3. 【請求項3】 前記第2強磁性電極が接続プラグを兼ね
    ていることを特徴とする請求項1又は請求項2記載の磁
    気素子。
  4. 【請求項4】 前記第2強磁性電極の下部底面積は、前
    記第1強磁性電極の上部面積より大であることを特徴と
    する請求項2記載の磁気素子。
  5. 【請求項5】 半導体基板の配線パターン上に第1絶縁
    膜を形成する工程と、前記第1の絶縁膜を選択的に除去
    して前記配線パターンに達する第1接続孔を形成する工
    程と、第1接続孔内、及び前記第1絶縁膜上に強磁性ト
    ンネル接合膜を形成する工程と、前記第1絶縁膜上の前
    記強磁性トンネル接合膜を除去して、前記第1接続孔内
    に前記強磁性トンネル接合膜を残置させる工程と、前記
    強磁性トンネル接合膜上に第2絶縁膜を介して第2配線
    層を形成し、前記強磁性トンネル接合膜と第2配線層を
    接続する工程とを具備することを特徴とする磁気素子の
    製造方法。
  6. 【請求項6】 半導体基板の配線パターン上に第1絶縁
    膜を形成する工程と、前記第1絶縁膜を選択的に除去し
    て前記配線パターンに達する第1接続孔を形成する工程
    と、前記接続孔が形成された前記第1絶縁膜上に強磁性
    トンネル接合の第1強磁性電極膜を形成する工程と、前
    記第1絶縁膜上の前記第1強磁性電極膜を除去して、前
    記接続孔中に第1強磁性電極膜を残置させて素子分離を
    行う工程と、前記第1強磁性電極膜が除去された領域
    に、強磁性トンネル接合のトンネルバリア層となる誘電
    体膜を形成する工程と、前記誘電体膜上に強磁性トンネ
    ル接合の第2強磁性電極膜を形成する工程と、前記第2
    強磁性電極膜上に第2絶縁膜を介して第2配線層を形成
    し、前記第2の強磁性電極と前記第2配線層を接続する
    工程とを具備することを特徴とする磁気素子の製造方
    法。
  7. 【請求項7】 前記第2強磁性電極膜と第2配線層とを
    接続する工程が、前記第2の強磁性電極膜上に積層され
    た第2又は第3絶縁膜の一部を除去することにより自己
    整合的に行うことを特徴とする請求項4または請求項5
    記載の磁気素子の製造方法。
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