JP2004519859A - Ｍｒａｍ構造を側壁によって閉じ込める、自己整合型かつトレンチなし磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）構造 - Google Patents

Abstract

本発明は、トレンチなしのＭＲＡＭ構造の製造方法に関し、かつその方法によって得られるＭＲＡＭ構造に関する。本発明のＭＲＡＭ構造は、基板上に形成した保護側壁内部に固着層を有する。保護側壁が、自己整合によるＭＲＡＭ構造の形成を助長する。

Description

【０００１】
（発明の分野）
本発明は、ＭＲＡＭ構造の製造方法に関し、より詳細には、絶縁層上および保護側壁内部に形成した固着層を有するＭＲＡＭ構造に関する。
【０００２】
（発明の背景）
集積回路設計者は常に、理想的な半導体メモリ、すなわち、ランダムにアクセス可能であり、高速書き込みまたは読み出しが可能であり、不揮発性であるが、無制限に書き換えが可能であり、低消費電力であるデバイスを研究してきた。磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）技術は、これらの利点をすべて提供するものと益々考えられている。
【０００３】
磁気メモリ素子は、非磁性層によって分離した磁性層を含む構造を有する。これらの磁性層の磁化ベクトルの方向として、情報を「１」または「０」として読み出すことができる。一方の磁性層中の磁気ベクトルは磁気的に固定または固着されているが、他方の磁性層の磁気ベクトルは固着されておらず、磁化方向がその固着層に対して相対的に「平行」状態と「反平行」状態の間で自由に切り換わる。平行状態および反平行状態に応答して、磁気メモリ素子が、２つの異なる抵抗状態を表し、それらが「１」または「０」としてメモリ回路によって読み出される。ＭＲＡＭが情報を読み出しかつ書き込むことができるのは、異なる磁気配向についてこれらの抵抗状態を検出することによる。
【０００４】
標準的なＭＲＡＭ加工では、光学フォトリソグラフィの使用に関していくらか敏感である。一般に自由磁性層は、先行して堆積された銅の相互接続線およびその上に載る固着磁性層から別々にパターン形成される。この別々のパターン形成には、自由層を固着層上に配置するために位置決めがクリティカルである光ステップが必要である。
【０００５】
一般にスピンエッチングを使用して固着層を形成する。スピンエッチングによって、固着層の中心部を、それより外側の領域よりも大幅に「皿状にする」つまり凹ませる。この凹んだ形状が望ましいのは、それが、磁界をより多く自由磁性層に向け、それによって自由層の状態を変えるのに必要な電流を減少させると考えられるからである。スピンエッチングは、ウェーハの中心部と外側領域の間のばらつきに関連するため、不均一であることで悪名高い。さらに、この工程によって生じるスピンのトレーリングエッジにおける偏りに関する問題も存在する。
【０００６】
ＭＲＡＭ構造をより正確で信頼性のある方式で形成するＭＲＡＭ構造の製造方法を有することが望まれる。ＭＲＡＭ構造の側壁保護、銅のマイグレーション防止、構造の正確な形成はすべて、改良が望まれる特徴である。さらに、ウェーハ全体のより均一な構造を実現するために、スピンエッチングの必要がないＭＲＡＭ構造の加工も有利であろう。
【０００７】
（発明の概要）
本発明は、ＭＲＡＭ構造の製造方法を提供することである。本発明のＭＲＡＭ構造は、トレンチ内部で窪んだ固着層を備えず、代わりに絶縁層上にそれを形成する。本発明の製造方法は、ＭＲＡＭ構造の底部磁性層のために側壁保護を設け、より信頼性のある構造を確保し、また、自己整合工程によってＭＲＡＭスタックを形成することを可能にする。この自己整合工程によって、底部磁性層を一体化するＭＲＡＭの底部部分を単一エッチングステップで形成し、さらに上部磁性層を一体化する上部部分を、底部磁性層上に上部磁性層を位置決めする別の単一自己整合エッチングステップで、底部磁性層上に形成する。
【０００８】
この工程によって、トレンチ工程技術を使用しないでＭＲＡＭ構造を製作することができる。それは、光学フォトリソグラフィに伴う敏感性および固着層のための凹み領域のスピンエッチングに伴う加工のばらつきの多くを解消する。最後に、それによって、ＭＲＡＭの電気的特徴を向上させるために上部部分を底部磁性層上に位置決めする際に、その上部部分を正確に制御することができる。
【０００９】
これらおよび他の本発明の特徴および利点が、添付図面と関連して供する本発明の以下の詳細な説明によってさらに明確に理解されよう。
【００１０】
（好ましい実施の形態の詳細な説明）
以下の詳細な説明では、本発明を実施することができる様々な具体的な実施形態を参照する。当業者が本発明を実施できるように、これらの実施形態を十分詳細に説明するが、他の実施形態を使用することも可能であり、かつ本発明の趣旨または範囲から逸脱することなく構造的および電気的変更がなされ得ることを理解されたい。
【００１１】
「基板」および「ウェーハ」という用語は、以下の説明では互換性をもって使用されており、任意の半導体ベース構造を含むことができる。その構造には、シリコン、絶縁体上シリコン（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープおよび非ドープ半導体、ベース半導体基部によって支持されるシリコンのエピタクシャル層および他の半導体構造が含まれることを理解されたい。半導体がシリコンベースである必要はない。半導体は、シリコン−ゲルマニウム、ゲルマニウムまたはヒ化ガリウムでもよい。以下の説明で基板に言及するとき、ベース半導体または基部の中または上に領域または接合部を形成するために、従来の工程ステップを使用した場合もある。
【００１２】
「金属」という用語は、元素金属ばかりでなく、他の痕跡金属を含有する金属または半導体技術で知られている他の金属との様々な合金として組合せた金属（そのような合金がその金属の物理的および化学的性質を保持する限り）が含まれることを意図する。「金属」という用語はまた、そのような金属の導電性酸化物を含むことを意図する。
【００１３】
以下に説明する方法ステップは、先のステップの結果が論理的に必要なステップ以外、特定の順序を要求しない。したがって、以下に説明するステップの多くは、典型的な順序で実施するように説明しているが、このような順序を変更してもよい。
【００１４】
本発明は、固着層、すなわち底部磁性層（Ｍ１）をトレンチ内部に引っ込める必要がないＭＲＡＭ構造の製造方法を提供することである。さらに、本製造方法では、そのＭＲＡＭ構造に保護側壁が得られる。このような保護側壁が、Ｍ１相互接続線、すなわちディジット線からの銅のマイグレーションを防止することによって信頼性をさらに向上させ、加工中にＭＲＡＭスタックを正確に形成することもできる。さらに、本発明の工程を用いることによって、固着層のための凹み領域のスピンエッチングに関連する加工のばらつきと同様に、光学フォトリソグラフィに関連する加工の敏感性の多くが解消される。最後に、本発明の方法によって、ＭＲＡＭ構造の電気的特徴を向上させるために、上部磁性層（Ｍ２）のサイズおよびＭ１層上への位置決めを正確に制御することができる。
【００１５】
ここで、同じ要素を同じ参照符号によって示す図面を参照すると、図１は、半導体層８、その半導体層８上のＣＭＯＳアクセスおよび論理トランジスタを有する層１０および絶縁材料、好ましくはＴＥＯＳまたはＣＶＤ窒化物の層１１が備わっている中間段階にある加工中のＭＲＡＭメモリセルの断面図を示す。絶縁層１１は、約５０００Åの厚さでなければならない。ＣＭＯＳアクセストランジスタ（図示せず）は、本発明の工程によって製作するべきＭＲＡＭデバイスの機能（読み出しおよび書き込み）を制御するＭＲＡＭアレイ周縁部の周りおよび下の領域内の半導体層８上および層１０内部に作製することができる。論理またはデコーダトランジスタなどの他のトランジスタがこの同じ層１０中であるが、ＭＲＡＭアレイの下部に作製される。このようなＭＲＡＭトランジスタの配置がウェーハ上に貴重なスペースを温存する。以後に論じるすべてのＭＲＡＭの製作ステップが、内部にＣＭＯＳトランジスタ構造を形成し、さらにこれらの構造の上に平面絶縁層１１表面を形成する層１０上で行われる。層８、１０および１１は、以後の加工ステップのための基板であると考えることができる。
【００１６】
酸化物層１２を絶縁層１１上に形成する。これは、化学蒸着法（ＣＶＤ）によるなど、任意の従来手段によって当業で知られているように達成する。後の加工ステップまで除去されることがない領域のエッチングを防止するために、この酸化物層１２をフォトレジストマスク１４でパターン形成する。その保護された酸化物層１２領域は、第１製作段階中、ＭＲＡＭスタック３２のためのセパレータとしての役割を果たす。
【００１７】
ここで図２を参照すると、フォトレジストマスク１４を使用して、酸化物層１２の部分を除去して下部の絶縁層１１を露出させる。これは、除去しないそれらの部分上に、フォトレジストマスク１４を現像した後に複数の方法で達成することができる。スペーサ酸化物エッチングに加えてファセットエッチングが使用可能であり、スペーサエッチングが使用可能であり、さらに酸化物を非酸化層内部に注入し、次いで酸化された領域を除去するための選択的ウェットエッチングも使用可能である。フォトレジスト１４を酸化物層１２の残存部分上から除去することもできる。このステップでは、図２に示すように将来のＭＲＡＭスタック３２（図７参照）の間にある基板１０の部分上に酸化物層１２を残しておく。これらの酸化物層１２の残存部分がウェーハ上面の輪郭となるように意図されている。
【００１８】
図３を参照すると、次にＭＲＡＭスタック３２（図７参照）の底部部分３８（図４参照）を形成するために、一連の層が絶縁層１１および残存酸化物層１２上に堆積されている。これらの層の第１層が絶縁窒化層１６である。その窒化物層１６をＣＶＤ、プラズマＣＶＤまたは原子層蒸着法によって形成することができるが、側壁を形成可能なほどの厚さでなければならないが、２００Å足らずで十分であろう。アルミニウム酸化物、シリコン酸化物またはアルミニウム窒化物などの他の絶縁層を層１６に代替的に使用することができる。この窒化物層１６上に、タンタルの層１８を堆積する。このタンタル層１８は、粘着、バリヤおよびエッチングストップ層であり、約１００Åの厚さにスパッタ堆積することができる。次に、タンタルの層１８上に銅の層２０を堆積する。この銅の層２０が、相互接続線を形成し、かつＭＲＡＭ固着層（Ｍ１ ２２）と下部ＣＭＯＳ層１０中の関連するＣＭＯＳ回路の間の導電体であり、それを電気めっきまたはスパッタリングによって形成することができるが、それは約２０００Åの厚さでなければならない。この銅の層２０の相互接続をＭＲＡＭデバイスに関するディジット線またはビット線として使用することができる。タンタルを含む別のバリヤ層１９を銅の層２０上に堆積する。このバリヤ層は、約２０−４００Åの厚さでよい。このバリヤ層１９が、ディジット線の銅を続いて形成する層から分離する。次に底部磁性層領域に関するシード層２１をこれらの層１６、１８、１９、２０上に堆積する。そのシード層は、ＮｉＦｅを含むことができ、約１０−１００Åの厚さでなければならない。このシード層２１によって、次に堆積する反強磁性層２３の適正な結晶成長が可能になる。底部磁性層の固着を可能にするために、反強磁性層２３をシード層上に形成する。その反強磁性層２３はＦｅＭｎでよく、約１０−１００Åの厚さでなければならない。第１磁性層（Ｍ１）２２をこの反強磁性層２３上に形成する。
【００１９】
酸化物層１２の残存部分上および側面に堆積した窒化物層１６が、下部基板１０に対して相対的にその最も高い箇所で、下部基板に対して相対的に最も低いＭ１層２２の部分よりも高いところにあるように、図３に示すような共形的な態様で、これらの層１６、１８、１９、２０、２１、２３、２２を堆積する。
【００２０】
窒化層１６は保護および包囲層である。それは工程の後段で酸化物のウェット除去を可能にする差層となり、下に説明するＣＭＰ工程のためのストップ層の役割をするので、それは後続の工程ステップの自己整合の部分を見込む。それはＭＲＡＭ構造への側方ダメージに対する包囲バリヤであり、ディジット線を形成する銅の層２０からの銅のマイグレーション防止を助ける。
【００２１】
スパッタリングまたは蒸着技術などの任意の従来の方法によって、Ｍ１層２２を堆積することができるが、使用する材料に応じて約１０−１００Åの厚さでなければならない。Ｍ１層２２は、ニッケル鉄コバルト（ＮｉＦｅＣｏ）合金、または任意の同様な複合材料もしくは合金などの適正な磁気的性質を有する多様な材料のいずれか１つまたは複数の層でよい。この第１磁性層２２はニッケル鉄（ＮｉＦｅ）が好ましい。Ｍ１層２２は固着層を形成することになるが、ＭＲＡＭ動作中、Ｍ１層２２へのアクセス時に、その層の磁気配向が固定されていることを意味する。このＭ１層２２は、単一方向に固定した磁界をこのＭ１層２２のために生成する下部の反強磁性層２３と結合しているので固着される。
【００２２】
図４を参照すると、残存酸化物層１２上の層１６、１８、１９、２０、２１、２３、２２の領域および酸化物層１２自体を除去し、下部絶縁層１１を露出するように、堆積したばかりの層１６、１８、１９、２０、２１、２３、２２および下部の残存酸化物層１２をパターン形成しかつエッチングする。これは、フッ化水素酸でエッチングすることによって達成することができる。層１６、１８、１９、２０、２１、２３、２２が、窒化物底部層１６上およびそれらの層の不用な部分を選択的に除去することによって作製した窒化物側壁２４の内部に残存するように、それらの層を、図２に関連して説明したように、最初に酸化物層１２を除去した絶縁層１１上に残さなければならない。次に、窒化物層１６をストップ層として使用して、それらの層をＣＭＰ（化学的機械的研磨）によって研磨し、図４に示すようにＭＲＡＭ底部部分３８のための積層を形成する。図４および図８に示すように、その得られる構造は、底部窒化物層１６が、ＭＲＡＭ構造の底部の高さ全体に関する完全な側壁２４とその底部の長さに関する層１６の残存底部部分とを形成するような構造でなければならない。その構造の最上部のＭ１層２２はまた、図４および図８に示すように、窒化物の側壁２４の頂部より下方にある凹んだ領域２６を組み込まなければならない。Ｍ１層２２のこのような凹んだ領域２６は、層１６、１８、１９、２０、２１、２３、２２の共形的な堆積によって自然に生じたものであり、さらに、図３に関連して上で説明したように、Ｍ１層２２のこのような凹んだ領域２６より高い最大高さに窒化物層１６を形成したので、ＣＭＰ工程が可能となった。この方法によって凹んだ領域２６を形成することによって、従来技術で使用するような、固着層のための凹みのスピンエッチングに伴う加工のばらつきを解消し、したがってより均一な構造が得られる。窒化物の側壁２４が、従来技術では、デバイス分離を実現するために、異方性エッチングに依存していたために発生の恐れがあった構造間のブリッジングを防止することによって、構造的な信頼性が備わる。その側壁２４はまた、銅の層２０を閉じ込め、かつ銅がディジット線から周囲のどの層にもマイグレーションしないようにする。窒化物の側壁２４技術の使用は、側壁２４の形成に寄与する最初の酸化物パターンが、位置決めに敏感ではない１Ｆサイズにおける（ａｔ ａ １Ｆ ｓｉｚｅ）単一限界整列（ｓｉｎｇｌｅ ｃｒｉｔｉｃａｌ ａｌｉｇｎｍｅｎｔ）であるために、ＭＲＡＭスタック３２を形成するためのより正確な方法である。
【００２３】
図５を参照すると、次に非磁性層２８を積層スタックおよび絶縁層１１上に共形的に堆積する。この非磁性層２８は、アルミニウム酸化物（Ａｌ_２Ｏ_３）または同等の性質を有する別の適切な材料でよく、その層を基板１０および積層スタック上にアルミニウム被膜を堆積することによって形成し、次いで高周波酸素プラズマなどの酸化源によってそのアルミニウム被膜を酸化する。この非磁性層２８は、約５−２５Åの厚さでなければならない。述べたようにこの層は非磁性であり、かつＭＲＡＭ動作中は、磁性層に関するトンネル酸化物層、電子共有層またはバリヤ層としての役割を果たす。アルミニウム酸化物の非磁性層２８は、２つの磁性層の磁気配向が反対であり、それらを吸引させるので、電子共有層としての役割を果たす。電子が、非磁性、非導電性層２８の価電子帯を介して共有され、電子のマイグレーションを可能にする。しかし、２つの磁性層の磁気配向が同じであり、それらを反発させるとき、このアルミニウム酸化物層２８は、電子のマイグレーションを妨げる効果的なバリヤ層となる。
【００２４】
第２磁性層（Ｍ２）３０をこの非磁性層２８上に共形的に堆積する。このＭ２層３０は、ＭＲＡＭデバイス３２の自由層を形成する。Ｍ２層３０は、Ｍ１層２２の材料と同じ材料、好ましくはＮｉＦｅの１つまたは複数の層から構成されもよく、同様に１０−１００Åの厚さでなければならない。酸化および拡散バリヤ保護となるキャッピングおよびバリヤ層をＭ２層３０上に形成する。この層３１は、タンタルから成っていてもよく、約２０−４００Åの厚さでなければならない。
【００２５】
Ｍ１層２２（固着層）とは異なり、Ｍ２層３０は、固定した磁化配向を有しておらず、この配向を自由に交番することになり、したがって、メモリセルの記憶値を決定する要素の役割をする。ＭＲＡＭデバイスが２つの論理レベルの一方のレベルとしてデータを記憶できるのはＭ２層３０の磁気配向の交番による。これは、Ｍ２層３０のセンス線の電流を一方向またはその逆方向に変え、それによって関連する磁界を反転させることによって達成する。Ｍ２層３０に関して逆向きの電流が流れることによって、逆の極性の磁界が得られ、その磁界が、異なる抵抗としてセンス線によって「０」または「１」が読み出されるように、Ｍ１層２２の固定された磁界と相互作用する。
【００２６】
図６を参照すると、ここではＭＲＡＭスタック３２が基板上でパターン形成されている。これは自己整合工程である。キャッピングおよびバリヤ層３１と、Ｍ２層３０と、ＭＲＡＭスタック３２の底部部分３８の残存層１６、１８、１９、２０、２１、２３、２２の上に、別のフォトレジストマスク１５を形成しかつパターン形成する。このフォトレジストマスク１５は、Ｍ１層２２上の別個でかつ分離されたＭ２層３０および非磁性層２８（層３１でキャッピングされている）を形成する。
【００２７】
図７を参照すると、次に層３１、Ｍ２層３０および非磁性層２８が除去され、下部絶縁層１１およびＭＲＡＭスタック３２の底部部分３８の一部分が露出する。これは、下にある材料の上で層３１、Ｍ２層３０およびアルミニウム酸化物の非磁性層２８を選択エッチングし、ＭＲＡＭスタック３２の底部部分３８の列の上に、層３１、３０および２８の別個の島３４を残すことによって達成する。次いでフォトレジストマスク１５を除去して、さらに図７の示すＭＲＡＭスタック３２を形成するために、ＭＲＡＭスタック３２上の島３４をＣＭＰによって研磨する。
【００２８】
本発明の方法によって、図６および図７に関連して説明したマスキングおよびエッチングステップによってＭ１層２２上にかつそれに対して、Ｍ２層３０の位置決めを正確に制御することができる。このような正確な制御によって、ＭＲＡＭデバイスの電気的特徴が向上する。磁気材料と非磁気材料と窒化物の側壁２４との間の特徴の違いのために、所望の応用例に応じて、複数のレチクルを必要としないで、Ｍ２層３０の外縁部をＭ１層２２の外縁部の外側または内側にあるように調節することができる。本発明はまた、既に形成されたＭ１層２２上のみにＭ２層３０および非磁性層２８を残すように、それらの層２８、３０をエッチングするとき、Ｍ１層２２を含むすでに形成した下部構造およびここで形成したＭ２層３０を含む完全なＭＲＡＭスタック３２を単一の自己整合ステップで形成するので、Ｍ１層２２上にＭ２層３０を位置決めする際の横方向の敏感性を軽減する。
【００２９】
図８を参照すると、示されているように、ＭＲＡＭスタック３２の形成後、ＭＲＡＭスタック３２の頂部上のＭ２層３０および非磁性層２８（およびキャッピング／バリヤ層３１）の島３４が、その島３４、ＭＲＡＭスタック３２の底部部分３８の露出した列、および下部ウェーハの上に誘電材料の層４０を堆積することによって分離されている。その誘電材料層４０は、ＴＥＯＳまたはＣＶＤ窒化物でよい。
【００３０】
相互接続線を形成できるように、誘電材料層４０を貫通してエッチングすることによって、それぞれの島３４のキャッピングおよびバリヤ層３１を再び露出させる。島３４のＭ２層３０を、ＭＲＡＭスタック３２の下部底部部分３８に対して直交するように形成したセンス線またはワード線である上部導電性相互接続線３６に（層３１を介して）接続する。それによって、島３４のＭ２層３０を、この上部導電性相互接続線３６によって他のＭ１層２２上の他の島３４のＭ２層３０に接続する。この上部導電性相互接続線３６は、銅でありかつ約２０００Åの厚さであることが好ましい。次に誘電体層（図示せず）をＭＲＡＭスタック３２および上部導電性相互接続線３６の上にブランケット堆積する。この誘電体層を研磨して上部導電性相互接続線３６上に平坦化した表面を形成する（例示目的では図示せず）。この誘電体層もＴＥＯＳまたはＣＶＤ窒化物でよい。
【００３１】
述べたように、窒化層１６、タンタル層１８、銅の層２０およびＭ１層２２を含め、それぞれのＭＲＡＭスタック３２の底部部分３８は、Ｍ２層の島３４の下を連続的に伸びて、上部導電性相互接続線３６に対して直交して一列に並ぶ、Ｍ２層の複数の島３４を接続する。同一の上部導電性相互接続線３６上で接続されていないまたは同一のＭ１層２２上で接続されている、Ｍ２層の島３４のすべてを、ウェーハ全体の上に堆積した誘電体層４０によって相互から電気的に分離する。各ＭＲＡＭスタック３２の下部の底部部分３８も同様に、この誘電体層４０によって他のＭＲＡＭスタック３２から電気的に分離する。
【００３２】
ＭＲＡＭスタック３２、Ｍ２層の島３４の形成、ＭＲＡＭスタック３２とＭ２層の島３４の分離、および上部導電性相互接続線３６の形成を行った後、当業で知られているＭＲＡＭ加工が続く。
【００３３】
上述したように、ＭＲＡＭデバイスは、制御トランジスタに接続されている。これらの制御トランジスタ（図示せず）は、ＣＭＯＳ層１１内部に作製されており、ＭＲＡＭアレイ周りの周縁部に位置することができる。Ｍ１およびＭ２層２２、３０に関する銅の相互接続線２０、３６、すなわちディジットおよびセンス線からの接点、つまり、それぞれの銅の相互接続部に関して１つの接点が存在し得る。それぞれの接点は、メモリデバイスをオンまたはオフにするために使用する少なくとも１つの制御トランジスタに、その周縁部で接続されている。これらのトランジスタは、当業で知られている標準的なＣＭＯＳ加工によって形成可能である。ウェーハのスペースを温存するために、論理およびデコーダトランジスタなどの付随トランジスタの少なくとも幾つかをＭＲＡＭアレイの下部に配置することができる。
【００３４】
本発明は、上述したように、高レベルに垂直集積したＭＲＡＭデバイスを形成することができる。これは、複数の同じスタックおよび垂直方向の接続を形成することによって達成することができる。図１〜図８に関連して説明したように、ＭＲＡＭスタック３２および接続を垂直方向に複数回繰り返すことが可能であり、それによって貴重なウェーハのスペースを節約する。上で説明したように、これらの追加的な集積レベルをＭＲＡＭデバイスの上部銅相互接続線３６上または周りに形成した誘電体層上に形成することができる。図１〜図８に関連して説明したように、第２集積レベルを同じ方式によってこの誘電体層上に形成することができる。
【００３５】
図９は、上述したＭＲＡＭメモリデバイスを有するメモリを使用できるプロセッサシステム（例えば、コンピュータシステム）を例示する。そのプロセッサシステムは、中央処理装置（ＣＰＵ）１０２、メモリ回路１０４および入力／出力デバイス（Ｉ／Ｏ）１００を備える。メモリ回路１０４には、本発明に従って構成されたデバイスを含めて、ＭＲＡＭおよび可能な別のメモリデバイスが内蔵されている。また、ＣＰＵ１０２は、それ自体が集積プロセッサでよく、そこでは、本発明の利点を最大限利用するためにＣＰＵ１０２およびメモリ回路１０４を単一のチップ上に集積することができる。この例示されている処理システムアーキテクチャは、本発明を使用することができる数多くの異なるプロセッサシステム設計の単なる典型例に過ぎない。
【００３６】
上記および添付図面は、本発明の特徴および利点を実現することができる典型的な実施形態の単なる例示に過ぎない。ここに図示しかつ詳細に説明した実施形態に、本発明を限定することは意図されていない。本発明は、本発明の趣旨および範囲に対応する、これまでに説明していない任意の数の変形、変更、代用または均等構成を組み込むために修正され得る。本発明は以下の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】
本発明によるＭＲＡＭデバイス加工の中間段階を例示する図である。
【図２】
図１に例示した段階に続く、本発明によるＭＲＡＭデバイス加工の段階を例示する図である。
【図３】
図２に例示した段階に続く、本発明によるＭＲＡＭデバイス加工の段階を例示する図である。
【図４】
図３に例示した段階に続く、本発明によるＭＲＡＭデバイス加工の段階を例示する図である。
【図５】
図４に例示した段階に続く、本発明によるＭＲＡＭデバイス加工の段階を例示する図である。
【図６】
図５に例示した段階に続く、本発明によるＭＲＡＭデバイス加工の段階を例示する図である。
【図７】
図６に例示した段階に続く、本発明によるＭＲＡＭデバイス加工の段階を例示する図である。
【図８】
基底磁性層線に対する上部磁性層の島間の相互接続を例示する積層ＭＲＡＭデバイスの切開図である。
【図９】
メモリ回路を有しかつ本発明に従って製作したＭＲＡＭデバイスを組み込んでいるプロセッサを基にしたシステムを例示する図である。

Claims (117)

1. ＭＲＡＭデバイスを形成する方法であって、
   自立型絶縁側壁を基板上に形成して、該側壁によって区切られる保護領域を形成し、前記側壁が前記基板の最上レベルの上方に形成される工程と、
   前記保護領域内に底部磁性層を形成する工程と、
   上部磁性層を前記底部磁性層の領域上に形成する工程と
   を備えたことを特徴とする方法。
2. 前記自立型絶縁側壁が、該側壁の間の底部絶縁層によって、それらの長さに沿って相互接続されていることを特徴とする請求項１に記載の方法。
3. 前記自立型絶縁側壁と前記底部絶縁層を形成する工程が、
   第１絶縁層を前記基板上と前記基板上に形成した少なくとも２つの離隔された犠牲領域上に形成し、該犠牲領域が、相互に対して実質的に平行であり、前記基板を長手方向にわたって延長し、実質的に垂直の側壁を有し、前記絶縁側壁が、前記犠牲領域の前記実質的に垂直な側壁上に形成され、前記底部絶縁層が、前記犠牲領域の間に形成される工程と、
   前記少なくとも２つの犠牲領域とその上に形成した前記第１絶縁層の部分を除去して、前記自立型絶縁側壁および前記自立型絶縁側壁の間の前記底部絶縁層を残し、前記自立型絶縁側壁と前記底部絶縁層が、それぞれ前記第１絶縁層から形成される工程と
   を備えたことを特徴とする請求項２に記載の方法。
4. 前記底部磁性層を形成する工程が、
   シード層を前記第１絶縁層上および前記保護領域内に形成する工程と、
   反強磁性層を前記シード層上および前記保護領域内に形成する工程と、
   前記底部磁性層を前記反強磁性層および前記保護領域内に形成し、前記底部磁性層が、上部凹み領域を有する工程と
   を備えたことを特徴とする請求項３に記載の方法。
5. 第１バリヤ層を、前記第１絶縁層上および前記保護領域内に形成し、前記第１バリヤ層が窒化物を含む工程と、
   導電性層を前記バリヤ層上および前記保護領域内に形成する工程と、
   第２バリヤ層を前記導電性層上および前記保護領域内に形成し、前記シード層が、前記第２バリヤ層上に形成される工程と、
   前記犠牲領域に重なる、前記バリヤ層と、前記導電性層と、前記シード層と、前記反強磁性層および前記底部磁性層の部分とを、前記犠牲領域とその上に形成した前記第１絶縁層の部分を前記除去するのと同時に除去する工程と、
   前記第１絶縁層を研磨のためのストップ層として使用して、前記第１絶縁層と前記第１バリヤ層と前記導電性層と前記第２バリヤ層と前記シード層と前記反強磁性層および前記底部磁性層の除去されなかった部分を研磨する工程と
   を備えたことを特徴とする請求項４に記載の方法。
6. 前記第１絶縁層と、前記第１バリヤ層と、前記導電性層と、前記第２バリヤ層と、前記シード層と、前記反強磁性層と、前記底部磁性層および前記犠牲領域の部分とを除去する工程が、エッチングを含むことを特徴とする請求項５に記載の方法。
7. 前記第１および第２バリヤ層が、タンタルを含むことを特徴とする請求項５に記載の方法。
8. 前記導電層が、銅を含むことを特徴とする請求項５に記載の方法。
9. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項５に記載の方法。
10. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項５に記載の方法。
11. 前記底部磁性層が、ニッケル鉄を含むことを特徴とする請求項５に記載の方法。
12. 前記犠牲領域が、酸化物を含むことを特徴とする請求項５に記載の方法。
13. 前記上部磁性層を形成する工程が、
    １層の非磁気材料を前記底部磁性層上および前記底部磁性層の前記上部凹み領域内に形成する工程と、
    前記上部磁性層を前記１層の非磁気材料上に形成する工程と、
    第３バリヤ層を前記上部磁性層上に形成する工程と、
    前記１層の非磁気材料の部分と、前記上部磁性層の部分および前記第３バリヤ層の部分とを除去して、前記非磁気材料と、前記上部磁性層および前記第３バリヤ層の島とを、前記底部磁性層の前記領域上に残す工程と
    を備えたことを特徴とする請求項５に記載の方法。
14. 前記１層の非磁気材料の部分と前記上部磁性層の部分および前記第３バリヤ層の部分を除去する工程が、エッチングを含むことを特徴とする請求項１３に記載の方法。
15. 前記１層の非磁気材料が、アルミニウム酸化物を含むことを特徴とする請求項１３に記載の方法。
16. 前記上部磁性層が、ニッケル鉄を含むことを特徴とする請求項１３に記載の方法。
17. 前記第３バリヤ層が、タンタルを含むことを特徴とする請求項１３に記載の方法。
18. 導電相互接続線を、前記非磁気材料と前記上部磁性層および前記第３バリヤ層の前記島上に形成し、前記導電相互接続線が、前記底部磁性層に対して直交することを特徴とする請求項１３に記載の方法。
19. 前記導電相互接続線が、ワード線であり、前記導電層がビット線であることを特徴とする請求項１８に記載の方法。
20. 誘電体層を、前記導電相互接続線と前記第１磁性層および前記基板上に形成することを特徴とする請求項１８に記載の方法。
21. ＭＲＡＭメモリデバイスを形成する方法であって、
    自立型積層構造を基板の上方に形成し、前記積層構造が、窒化物側壁と前記側壁を相互接続する窒化物底部層と、前記窒化物側壁内部の導電層と、前記窒化物側壁内部および前記導電層上の第１磁性層とを含む工程と、
    非磁性層を前記積層構造の領域上に形成する工程と、
    第２磁性層を前記非磁性層上に形成する工程と
    を備えたことを特徴とする方法。
22. 前記自立型積層構造を形成する工程が、
    隆起酸化物層領域を前記基板上に形成し、前記隆起酸化物層領域の間の前記基板の部分が露出する工程と、
    窒化物層を、前記隆起酸化物層と前記基板の前記露出した部分の上に形成する工程と、
    前記導電層を前記窒化物層上に形成する工程と、
    前記第１磁性層を前記導電性層上に形成する工程と、
    前記窒化物側壁と、前記側壁の間の残存底部窒化物層と、該残存底部窒化物上の残存導電層および該残存導電層上の残存第１磁性層とを含む前記自立型積層構造を形成するために、前記酸化物領域の下の前記基板を露出するようにエッチングし、前記第１磁性層が上部凹み領域を有する工程と、
    前記窒化物側壁をストップ層として使用し、前記自立型積層構造を研磨する工程と
    を備えたことを特徴とする請求項２１に記載の方法。
23. 前記自立型積層構造を研磨する工程が、前記第１磁性層の前記上部凹み領域を除去しないことを特徴とする請求項２２に記載の方法。
24. 前記自立型積層構造を形成する工程が、
    第１バリヤ層を前記窒化物側壁内部および前記窒化物底部層上に形成し、前記導電層が、前記第１バリヤ層上に形成される工程と、
    第２バリヤ層を前記窒化層側壁内部および前記導電層上に形成する工程と、
    シード層を前記窒化層側壁内部および前記第２バリヤ層上に形成する工程と、
    反強磁性層を前記窒化層側壁内部および前記シード層上に形成し、前記第１磁性層が、前記反強磁性層上に形成される工程と、
    前記基板を露出しかつ前記自立型積層構造を形成するために、前記酸化物領域と、前記窒化層と、前記第１および第２バリヤ層と、前記導電層と、前記シード層と、前記反強磁性層および前記第１磁性層とが同時にエッチングされる工程と を備えたことを特徴とする請求項２２に記載の方法。
25. 前記窒化物側壁をエッチングストップ層として使用し、前記積層構造を研磨することを特徴とする請求項２４に記載の方法。
26. 前記非磁性層および前記第２磁性層を前記形成する工程が、
    前記非磁性層を前記自立型積層構造と前記基板の上に形成する工程と、
    前記第２磁性層を前記非磁性層上に形成する工程と、
    前記第２磁性層と前記非磁性層の部分を、前記基板上および前記積層構造から除去し、前記第２磁性層および前記非磁性層が、前記積層構造の前記領域上に残存し、かつ前記第２磁性層および前記非磁性層を前記除去することが、前記積層構造上に、前記第２磁性層と前記非磁性層の島を残す工程と
    を備えたことを特徴とする請求項２５に記載の方法。
27. 第３バリヤを前記第２磁性層上に形成し、その部分が前記第２磁性層と同時に除去され、前記第３バリヤ層の部分と、前記第２磁性層および前記非磁性層とを除去する工程が、エッチングを含むことを特徴とする請求項２６に記載の方法。
28. 前記第１および第２バリヤ層が、タンタルを含むことを特徴とする請求項２４に記載の方法。
29. 前記導電層が、銅を含むことを特徴とする請求項２４に記載の方法。
30. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項２４に記載の方法。
31. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項２４に記載の方法。
32. 前記第１磁性層が、ニッケル鉄を含むことを特徴とする請求項２４に記載の方法。
33. 前記非磁性層が、アルミニウム酸化物を含むことを特徴とする請求項２６に記載の方法。
34. 前記第２磁性層が、ニッケル鉄を含むことを特徴とする請求項２６に記載の方法。
35. 前記第３バリヤ層が、タンタルを含むことを特徴とする請求項２７に記載の方法。
36. 導電相互接続線を前記第３バリヤ層上に形成し、前記導電相互接続線が、前記積層構造に対して直交することを特徴とする請求項２７に記載の方法。
37. 前記導電相互接続線が、ワード線であり、前記導電層がビット線であることを特徴とする請求項３６に記載の方法。
38. 誘電体層を前記導電相互接続線上に形成することを特徴とする請求項３６に記載の方法。
39. 半導体デバイスを形成する方法であって、
    ＭＲＡＭセルの複数の層を基板上に形成することを含み、ＭＲＡＭセルの前記複数の層のうちの少なくとも１つを前記形成する工程が、
    少なくとも１つの第１自立型積層構造を基板上に形成し、前記少なくとも１つの自立型積層構造が、第１窒化物側壁と、前記第１窒化物側壁に相互接続する第１窒化物底部層と、前記第１窒化物底部層上と前記窒化物側壁内部の以下の各層である、前記第１窒化物底部層上の第１バリヤ層と、該第１バリヤ層上の導電層と、該導電層上の第２バリヤ層と、該第２バリヤ層上のシード層と、該シード層上の反強磁性層と、該反強磁性層上の底部磁性層とを有し、該底部磁性層が凹み領域を有する工程と、
    第１非磁性層を、前記少なくとも１の第１自立型積層構造の前記底部磁性層の第１領域上および前記底部磁性層の前記凹み領域内に形成する工程と、
    第１上部磁性層を前記第１非磁性層上に形成する工程と、
    第３バリヤ層を前記第１上部磁性層上に形成する工程と、
    第１導電相互接続線を前記第３バリヤ層上に形成し、前記第１導電相互接続線が、前記少なくとも１つの第１自立型積層構造に対して直交する工程と
    を備えたことを特徴とする方法。
40. 前記少なくとも１つの第１自立型積層構造を形成する工程が、
    実質的に平行な第１隆起酸化物層領域を基板の部分上に形成し、前記第１隆起酸化物層領域の間の前記基板の部分が露出される工程と、
    第１窒化物層を、前記第１隆起酸化物層領域と前記基板の前記露出部分の上に形成する工程と、
    前記第１バリヤ層を前記第１窒化物層上に形成する工程と、
    前記導電層を前記第１バリヤ層上に形成する工程と、
    前記第２バリヤ層を前記導電層上に形成する工程と、
    前記シード層を前記第２バリヤ層上に形成する工程と、
    前記反強磁性層を前記シード層上に形成する工程と、
    前記第１底部磁性層を前記反強磁性層上に形成する工程と、
    前記少なくとも１つの自立型積層構造を形成するために、前記第１酸化物層領域の下の前記基板を露出するようにエッチングする工程と、
    前記凹み領域を前記第１底部磁性層中に残すように、前記第１窒化物側壁をストップ層として使用し、前記少なくとも１つの自立型積層構造を研磨する工程と
    を備えたことを特徴とする請求項３９に記載の方法。
41. 誘電体層を、前記第１導電相互接続線および前記基板上に形成する工程と、
    ＭＲＡＭセルの少なくとも１つの第２層を前記誘電体層上に形成する工程と
    を備えたことを特徴とする請求項４０に記載の方法。
42. 前記第１および第２バリヤ層が、タンタルを含むことを特徴とする請求項４０に記載の方法。
43. 前記導電層が、銅を含むことを特徴とする請求項４０に記載の方法。
44. 前記導電相互接続線が、銅を含むことを特徴とする請求項４０に記載の方法。
45. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項４０に記載の方法。
46. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項４０に記載の方法。
47. 前記第１底部磁性層が、ニッケル鉄を含むことを特徴とする請求項４０に記載の方法。
48. 前記第１非磁性層が、アルミニウム酸化物を含むことを特徴とする請求項４０に記載の方法。
49. 前記第１上部磁性層が、ニッケル鉄を含むことを特徴とする請求項４０に記載の方法。
50. 少なくとも１つの第２自立型積層構造を、前記第１自立型積層構造に隣接して実質的に平行に形成し、前記第２自立型積層構造が、前記第１の自立型積層構造と同一の層を含み、前記第１導電相互接続線が、それぞれの前記自立型積層構造の前記第３バリヤ層上にあり、かつ前記第１および第２自立型積層構造を接続することを特徴とする請求項４０に記載の方法。
51. 前記第１および第２自立型積層構造の前記第１導電層がビット線であり、前記第１導電相互接続線がワード線であることを特徴とする請求項５０に記載の方法。
52. 前記方法が、前記第１および第２自立型積層構造上で、前記導電相互接続線上および前記基板上に構成した誘電体層上で繰り返されることを特徴とする請求項５０に記載の方法。
53. ＭＲＡＭデバイスを形成する方法であって、
    実質的に垂直な側壁を有しかつ実質的に相互に平行である少なくとも２つの離隔された酸化物領域を基板上に形成する工程と、
    窒化物層を、前記少なくとも２つの、離隔された酸化物領域と前記基板の上に形成し、前記窒化物層が、前記少なくとも２つの、離隔された酸化物領域の前記実質的に垂直な側壁に形成される工程と、
    第１バリヤ層を前記窒化物層上に形成する工程と、
    導電層を前記第１バリヤ層上に形成する工程と、
    第２バリヤ層を前記導電層上に形成する工程と、
    シード層を前記第２バリヤ層上に形成する工程と、
    反強磁性層を前記シード層上に形成する工程と、
    底部磁性層を前記反強磁性層上に形成する工程と、
    エッチングによって、前記少なくとも２つのスペーサ酸化物領域の下の前記基板を露出し、それによって残存前記窒化物層を含む窒化物側壁を形成し、該側壁が、前記第１バリヤ層と、前記導電層と、前記第２バリヤ層と、前記シード層と、前記反強磁性層および前記底部磁性層とを部分的に包囲する工程と、
    前記底部磁性層が、その上部部分中に凹み領域を保持するように、前記窒化物側壁をストップ層として使用し、前記底部磁性層と、前記反強磁性層と、前記シード層と、前記第２バリヤ層と、前記導電層と、前記第１バリヤ層および前記窒化物層とを研磨する工程と、
    非磁性層を、前記底部磁性層と前記基板の上に形成する工程と、
    上部磁性層を前記非磁性層上に形成する工程と、
    第３バリヤ層を前記上部磁性層上に形成する工程と、
    前記底部磁性層の領域上に、前記非磁性層と、前記上部磁性層および前記第３バリヤ層の島を残すように、前記非磁性層と、前記上部磁性層および前記第３バリヤ層とをエッチングする工程と、
    前記第３バリヤ層を研磨する工程と、
    誘電体層を前記第３バリヤ層と前記基板の上に形成する工程と、
    前記誘電体層を貫通して、前記島の上部を露出する工程と、
    導電相互接続線を前記島上に形成し、前記導電相互接続線が、前記底部磁性層に対して直交する工程と
    を備えたことを特徴とする方法。
54. 前記バリヤ層が、タンタルを含むことを特徴とする請求項５３に記載の方法。
55. 前記導電層が、銅を含むことを特徴とする請求項５３に記載の方法。
56. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項５３に記載の方法。
57. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項５３に記載の方法。
58. 前記底部磁性層が、ニッケル鉄を含むことを特徴とする請求項５３に記載の方法。
59. 前記非磁性層が、アルミニウム酸化物を含むことを特徴とする請求項５３に記載の方法。
60. 前記上部磁性層が、ニッケル鉄を含むことを特徴とする請求項５３に記載の方法。
61. 前記導電相互接続線が、銅を含むことを特徴とする請求項５３に記載の方法。
62. 前記導電相互接続線がワード線であり、前記導電層がビット線であることを特徴とする請求項５３に記載の方法。
63. 誘電体層を前記導電相互接続線上に形成し、かつ前記誘電体層を研磨した後に、前記方法を垂直方向に繰り返すことを特徴とする請求項５３に記載の方法。
64. 基板と、
    側壁および前記側壁の間の底部部分を備え、前記下部基板の最上部分上にある、前記基板上の絶縁層と、
    前記絶縁層の前記底部部分上および前記側壁の間の第１導電層と、
    前記導電層上および前記側壁の間の第１磁性層と、
    前記第１磁性層の領域上の第２磁性層と
    を備えたことを特徴とするＭＲＡＭデバイス。
65. 前記底部絶縁層上および前記側壁の間の第１バリヤ層であって、前記第１導電層が前記第１バリヤ層上にある第１バリヤ層と、
    前記第１導電層上の第２バリヤ層と、
    前記第２バリヤ層上のシード層と、
    前記シード層上の反強磁性層であって、前記第１磁性層が前記反強磁性層上にある反強磁性層と
    を備えたことを特徴とする請求項６４に記載のＭＲＡＭデバイス。
66. 前記第１磁性層が、その部分中に上部凹み領域を有することを特徴とする請求項６５に記載のＭＲＡＭデバイス。
67. 前記第１磁性層の前記領域上の非磁性層であって、前記非磁性層が、少なくとも部分的に前記第１磁性層の前記上部凹み内部にあり、かつ前記第２磁性層が前記非磁性層上にある非磁性層と、
    前記第２磁性層上の第３バリヤ層と、
    前記第３バリヤ層上にありかつ前記第１導電層に対して直交する第２導電層と
    を備えたことを特徴とする請求項６６に記載のＭＲＡＭデバイス。
68. 前記第１磁性層が固定磁気配向を有し、かつ前記第２磁気層が自由な磁気配向を有することを特徴とする請求項６７に記載のＭＲＡＭデバイス。
69. 前記絶縁層が、窒化物を含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
70. 前記バリヤ層が、タンタルを含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
71. 前記第１導電層が、銅を含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
72. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
73. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
74. 前記第１磁性層が、ニッケル鉄を含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
75. 前記非磁性層が、アルミニウム酸化物を含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
76. 前記上部磁性層が、ニッケル鉄を含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
77. 前記第２導電層が、銅を含むことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
78. 前記第１導電層がビット線であり、前記第２導電層がワード線であることを特徴とする請求項６７に記載のＭＲＡＭデバイス。
79. 誘電体層を前記第２導電層上に設けたことを特徴とする請求項６７に記載のＭＲＡＭデバイス。
80. 基板と、
    前記基板の最上部分上の複数の実質的に平行で離隔された絶縁構造であって、前記絶縁構造が、側壁および前記側壁の間の底部部分をそれぞれ含み、前記構造の間におよび前記基板上にある絶縁層によって分離される、絶縁層と、
    前記側壁内部および前記絶縁構造の前記底部部分上の第１バリヤ層と、
    前記第１バリヤ層上および前記側壁内部の第１導電層と、
    前記第１導電層上および前記側壁内部の第２バリヤ層と、
    前記第２バリヤ層上および前記側壁内部のシード層と、
    前記シード層上および前記側壁内部の反強磁性層と、
    その部分中に上部凹みを有する、前記反強磁性層上および前記側壁内部の第１磁性層と、
    前記第１磁性層上および少なくとも部分的に前記上部凹み内部にある非磁性層、前記非磁性層上の第２磁性層、および前記第２磁性層上の第３バリヤ層を含む、前記第１磁性層上の複数の島と、
    前記第１磁性層に対して直交する、前記複数の島のそれぞれの島上の第２導電層と
    を備えたことを特徴とするメモリデバイス。
81. 前記第１磁性層が固定磁気配向を有し、かつ前記第２磁気層が自由な磁気配向を有することを特徴とする請求項８０に記載のメモリデバイス。
82. 前記複数の絶縁構造の前記側壁と前記底部部分が、窒化物を含むことを特徴とする請求項８０に記載のメモリデバイス。
83. 前記バリヤ層が、タンタルを含むことを特徴とする請求項８０に記載のメモリデバイス。
84. 前記導電層が、銅を含むことを特徴とする請求項８０に記載のメモリデバイス。
85. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項８０に記載のメモリデバイス。
86. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項８０に記載のメモリデバイス。
87. 前記第１磁性層が、ニッケル鉄を含むことを特徴とする請求項８０に記載のメモリデバイス。
88. 前記非磁性層が、アルミニウム酸化物を含むことを特徴とする請求項８０に記載のメモリデバイス。
89. 前記第２磁性層が、ニッケル鉄を含むことを特徴とする請求項８０に記載のメモリデバイス。
90. 前記第１導電層がディジット線であり、前記第２導電層がセンス線であることを特徴とする請求項８０に記載のメモリデバイス。
91. 前記第２導電層上に誘電体層をさらに含むことを特徴とする請求項８０に記載のメモリデバイス。
92. 下部基板の最上レベルの上方にある、１対の窒化物側壁および前記側壁の間の窒化物底部層と、
    前記窒化物層上および前記窒化物側壁内部の第１バリヤ層と、
    前記第１バリヤ層上および前記窒化物側壁内部の第１導電層と、
    前記第１導電層上および前記窒化物側壁内部の第２バリヤ層と、
    前記第２バリヤ層上および前記窒化物側壁内部のシード層と、
    前記シード層上および前記窒化物側壁内部の反強磁性層と、
    その中に上部凹み領域を有する、前記反強磁性層上および前記窒化物側壁内部の第１磁性層と、
    前記第１磁性層の領域上および前記第１磁性層の前記上部凹み領域内の非磁性層と、
    前記非磁性層上の第２磁性層と、
    前記第２磁性層上の第３バリヤ層と
    前記第３バリヤ層上の第２導電層であって、前記第１磁性層に対して直交する第２導電層と
    を備えたことを特徴とするＭＲＡＭデバイス。
93. 前記バリヤ層が、タンタルを含むことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
94. 前記導電層が、銅を含むことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
95. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
96. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
97. 前記第１磁性層が、ニッケル鉄を含むことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
98. 前記非磁性層が、アルミニウム酸化物を含むことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
99. 前記第２磁性層が、ニッケル鉄を含むことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
100. 前記第２導電層がセンス線であり、前記第１導電層がディジット線であることを特徴とする請求項９２に記載のＭＲＡＭデバイス。
101. 前記第２導電層上に誘電体層を設けたことを特徴とする請求項９２に記載のＭＲＡＭデバイス。
102. プロセッサと、前記プロセッサに結合されたＭＲＡＭメモリ回路を含むプロセッサシステムであって、前記ＭＲＡＭメモリ回路が、
     １対の側壁および前記側壁に相互接続する底部部分を有し、下部基板およびその最上部分の上方にある絶縁構造と、
     前記絶縁構造の前記底部部分上および前記側壁内部の第１導電層と、
     前記第１導電層上および前記側壁内部のシード層と、
     前記シード層上および前記側壁内部の反強磁性層と、
     前記反強磁性層上および前記側壁内部の第１磁性層と、
     前記第１磁性層の領域上の非磁性層と、
     前記非磁性層上の第２磁性層と、
     前記第２磁性層上にあり、かつ前記第１磁性層に対して直交する第２導電層と
     を備えたことを特徴とするプロセッサシステム。
103. 前記絶縁構造の前記底部部分上および前記側壁内部の第１バリヤ層であって、前記第１導電層が前記第１バリヤ層上にある第１バリヤ層と、
     前記第１導電層上の第２バリヤ層であって、前記シード層が前記第２バリヤ層の上にある第２バリヤ層と、
     前記第２磁性層上の第３バリヤ層であって、前記第２導電層が前記第３バリヤ層上にある第３バリヤ層と
     を備えたことを特徴とする請求項１０２に記載のプロセッサシステム。
104. 前記第１磁性層が上部凹み領域を有し、かつ前記非磁性層が前記第１磁性層の前記上部凹み領域内にあることを特徴とする請求項１０３に記載のプロセッサシステム。
105. 前記絶縁構造の前記側壁および前記底部部分が、窒化物を含むことを特徴とする請求項１０４に記載のプロセッサシステム。
106. 前記バリヤ層が、タンタルを含むことを特徴とする請求項１０４に記載のプロセッサシステム。
107. 前記導電層が、銅を含むことを特徴とする請求項１０４に記載のプロセッサシステム。
108. 前記シード層が、ニッケル鉄を含むことを特徴とする請求項１０４に記載のプロセッサシステム。
109. 前記反強磁性層が、鉄マンガンを含むことを特徴とする請求項１０４に記載のプロセッサシステム。
110. 前記第１磁性層が、ニッケル鉄を含むことを特徴とする請求項１０４に記載のプロセッサシステム。
111. 前記非磁性層が、アルミニウム酸化物を含むことを特徴とする請求項１０４に記載のプロセッサシステム。
112. 前記上部磁性層が、ニッケル鉄を含むことを特徴とする請求項１０４に記載のプロセッサシステム。
113. 前記第２導電層がセンス線であり、前記第１導電層がディジット線であることを特徴とする請求項１０４に記載のプロセッサシステム。
114. 前記第２導電層上に誘電体層を設けたことを特徴とする請求項１０４に記載のプロセッサシステム。
115. プロセッサおよびＭＲＡＭ回路が、単一チップ上に集積されていることを特徴とする請求項１０４に記載のプロセッサシステム。
116. ＭＲＡＭ構造を形成する方法であって、
     間隔を空けて長手方向に延長する複数の犠牲領域を絶縁層上に形成する工程と、
     複数の材料層を前記絶縁層と前記犠牲領域の上に形成し、前記材料層のうちの最下部層が、前記離隔された犠牲領域の間でＵ字形断面を有する絶縁層であり、前記材料層のうちの少なくとも１層が、前記材料層の前記絶縁層上に形成した導電層であり、さらに前記材料層のうちの少なくとも１層が、前記導電層上に形成した磁気材料層である工程と、
     前記Ｕ字形断面を有する前記最下部絶縁層の部分、および前記絶縁層の前記Ｕ字形断面内部に形成した前記導電および前記磁気材料層の部分を含む、複数の空間スタック構造を形成するために、前記犠牲層および前記犠牲層に重なる前記材料層を除去するためにエッチングする工程と
     を備えたことを特徴とする方法。
117. 前記離隔された複数の積層構造と絶縁層の上に非磁性層を形成する工程と、
     前記非磁性層上に第２磁性層を形成する工程と、
     エッチングによって、前記非磁性層と前記第２磁性層の部分を除去し、前記離隔された複数の積層構造の前記磁性層の領域上に、前記非磁性層と前記第２磁性層の島を残す工程と
     を備えたことを特徴とする請求項１１６に記載の方法。

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