JP2005123614A

JP2005123614A - メモリ

Info

Publication number: JP2005123614A
Application number: JP2004295617A
Authority: JP
Inventors: Frederick A Perner; フレデリック・エイ・パーナー; Thomas C Anthony; トーマス・シー・アンソニー
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2003-10-08
Filing date: 2004-10-08
Publication date: 2005-05-12
Also published as: US6930370B2; US20050077555A1; DE102004028114A1

Abstract

【課題】安価な工程技術により製造可能な高密度の固体記憶装置を提供する。
【解決手段】基板上に形成された、それぞれが情報ビットを記憶するように適合されている磁気メモリセル１１０のアレイと、前記磁気メモリセル１１０と連絡している相互接続と、前記磁気メモリセル１１０及び前記相互接続と連絡しており、アレイの隣り合う前記磁気メモリセルの間の空間１１６を充填している導体１１２，１１４とを含むメモリ。絶縁誘電体材料又は絶縁誘電体層７０は前記磁気メモリセル１１０の側面のまわり又は側面の上部導体１１２と下部導体１１４の間に配置され、前記磁気メモリセル１１０を絶縁している。
【選択図】図１２

Description

本発明はメモリに関する。より詳細には、本発明は、高密度の固体記憶装置に関する。

固体記憶装置は、特にコンピュータシステムにおいて広範な用途を有し、多くの場合半導体材料で構成されている。ほんのいくつかの例を挙げると、半導体メモリには、磁気ランダムアクセスメモリ（MRAM）、ダイナミックランダムアクセスメモリ（DRAM）及びフラッシュメモリのような持続性又は不揮発性メモリが含まれている。

固体記憶装置の一つの形式は、一般に、メモリセル又は記憶セルの１つ又は複数のアレイとして配列されている。各記憶セルの構造は、情報ビットを記憶する機構をもたらす。例えば、代表的なDRAM内の記憶セルは、情報を電荷として記憶するキャパシタを形成する構造を含む。さらに、代表的なフラッシュメモリ内の記憶セルは、電荷を持続的に蓄積するフローティングゲートを形成する構造を含む。

従来の固体記憶装置内のそのような特殊な構造は、一般に、記憶セル密度を高めるためにきわめて正確な位置合わせを必要とする。例えば、高密度のDRAMセルは、通常、含まれているトレンチ型又はスタック型キャパシタ構造のきわめて正確な位置合わせを必要とする。さらに、フラッシュセルは、一般に、含まれているフローティングゲート構造間のきわめて正確な位置合わせを必要とする。記憶セル構造は、多くの場合、固体記憶装置を製造するのに使用される特定の工程技術により、複数のパターンマスクを使用して形成される。一般に、そのような構造のきわめて正確な位置合わせは、パターンマスク間の相対的に正確な位置合わせを必要とする。残念ながら、パターンマスクの正確な位置合わせを達成する工程技術は、通常高価であり、したがって従来の高密度の固体記憶装置のコストは大幅に高められる。

本発明は、安価な工程技術により、高密度の固体記憶装置を提供することを課題とする。

上記課題は、各磁気メモリセルが情報ビットを記憶するように適合されている磁気メモリセルのアレイと、磁気メモリセルと連絡している相互接続と、磁気メモリセル及び相互接続と連絡している導体とを含むメモリであって、導体がアレイの隣り合う磁気メモリセルの間の空間を充填しているメモリによって解決される。

本発明によれば、それぞれが情報ビットを記憶するように適合されている磁気メモリセル（10、110）のアレイと、磁気メモリセルと連絡している相互接続（22、24）と、磁気メモリセル及び相互接続と連絡しており、アレイの隣り合う磁気メモリセルの間の空間（116）を充填している導体（112、114）とを含むメモリが提供される。これにより安価な工程技術により、高密度の固体記憶装置が製造可能となる。

図１〜図２は、磁気記憶セルのアレイを含む固体記憶装置の磁気記憶セル10を示す。セル10は、磁界を使用して情報を記憶し、このときメモリ内の各セルは、データビットと呼ばれる対応する情報ビットの記憶を可能にする。磁気記憶セル10は、誘電体領域14によって分離されている磁気薄膜12及び磁気薄膜16を含む。磁気薄膜12の磁化方向はM1として示され、磁気薄膜16の磁化方向はM2として示されている。磁気薄膜12及び16の一方が固定された磁化方向を有し、他方が固定されていない磁化方向を有する。固定されていない磁化方向を有する磁気薄膜が、磁気記憶セル10の能動磁気薄膜である。この能動磁気薄膜は、磁気記憶セル10への書き込み操作の際、固体記憶装置の選択された上部導体と下部導体に適用される電気信号に応じて磁化方向が回転する。１つの実施形態において、M1とM2が平行である場合、すなわち２つの磁化方向が同じ方向を向いている場合、磁気記憶セル10に記憶されたデータビットの第１の論理状態が示され、M1とM2が平行でない場合、すなわち２つの磁化が反対の方向に向いている場合、第２の論理状態が示される。

本発明の実施形態によれば、例えば、上部の磁気薄膜12と下部の磁気薄膜16のどちらかがピン留めされている磁気薄膜である。１つの実施形態において、磁気薄膜16は固定された磁化方向M2にピン留めされており、磁気薄膜12が固定されていない磁化方向M1を有する。磁気記憶セル10への書き込み操作の際、磁気薄膜12の磁化方向M1は、選択された上部導体と下部導体に適用される電気信号に応じて変化する。

図１は、磁気記憶セル10に記憶されたデータビットの論理状態「０」を示す。論理状態「０」では、磁気薄膜12（M1）の磁化方向は、磁気薄膜16の磁化方向M2と逆平行又は反対である。図２は、磁気記憶セル10の論理状態「１」を示す。論理状態「１」では、M1は、M2と平行、又はM2と同じ方向に向いている。

磁気記憶セル10は、メモリの選択された上部導体と下部導体の間の、読み取り電圧と呼ばれることもある電圧を適用することによって読み取られる。読み取り電圧によって、電荷が、スピントンネル効果として知られている現象によって誘電体領域14を介して移動するときに、読み取り電流、センス電流としても知られている電流が、磁気薄膜12と16の間に流れる。記憶セル10は、スピントンネル記憶セルと呼ばれることがある。

磁気記憶セル10の抵抗は、M1とM2の向きによって異なる。M1とM2が逆平行のとき、すなわち論理状態「０」のとき、磁気記憶セル10の抵抗は最大である。一方、磁気記憶セル10の抵抗は、M1とM2が平行のときに最小であり、これは論理状態「１」に対応する。結果として、磁気記憶セル10に記憶されているデータビットの論理状態は、その抵抗を測定することよって判定することができる。磁気記憶セル10の抵抗は、選択された上部導体と下部導体に適用された読み取り電圧に応じて流れる読み取り電流の大きさに反映される。

図３は、基板20上の磁気記憶セルのアレイ及び対応する導体の最初の構造を示す。基板20は、例えばシリコンから形成されている構造又はベース基板と、構造基板によって支持され又は構造基板に接触している誘電体層や他の絶縁体層を含む。図を簡略化するために、図３は、基板20の絶縁体層だけを示す。先に述べたように、１つの実施形態によれば、各磁気メモリセルは、固定されていない磁化を有する能動層及び固定された磁化を有する基準層を含む。基板20は、例えば基板20の構造部分又はベース部分内の回路に接続し、最初に露出された金属ポストの形態の相互接続又はビア22、24を含む。１つの実施形態において、基板20は、少なくとも部分的に貫通するビア22、24と、センス増幅器及びマルチプレクサ回路のような固体記憶装置用の支援電子回路の構造に対応している。磁気記憶セル10と導体を形成する工程には、基板20が半導体材料を含む必要がない。さらに、図示するようなビア22、24は、例示を目的としたものであり、必ずしも一定の比率で示していない。２つのビア22、24だけを示すが、本発明の実施形態は、基板20を少なくとも部分的に貫通する３つ以上のビアと、図に示す特定の位置の他の位置以外の所定の位置又は追加の位置に配置されているビアを意図している。

図３は、基板20に最初に付着された一連の材料30〜38を示す。導体材料の層30が、基板20上に付着され、メモリの導体の構造をもたらす。より具体的には、導体材料30は、固体記憶装置の下部導体を形成するために使用される。導体材料30は、例えば銅、アルミニウム、金、又はこれらの材料を含む合金のような導電体材料のシートや他の層である。

１つの実施形態において、導体材料30の上に反強磁性体材料32が付着されている。反強磁性体材料32は、基板20上に形成される磁気記憶セル10の向きM2を固定するための磁気ピン留め材料をもたらす。随意的に、反強磁性体材料32は、鉄マンガン（FeMn）又はニッケルマンガン（NiMn）である。反強磁性体材料32の代替的な材料は、例えばニッケル酸化物（NiO）、白金マンガン（PtMn）、イリジウムマンガン（IrMn）を含む。

反強磁性体材料32の上に磁気薄膜34が付着されている。磁気薄膜34と反強磁性体材料32の間の磁気交換結合効果によって、磁気薄膜34の磁化方向がピン留めされる。磁気薄膜34は、磁気記憶セル10のピン留め磁気薄膜領域を形成するためのピン留め磁気材料層をもたらす。例えば、磁気薄膜34は、続いて磁気記憶セル10のピン留め磁気薄膜16に形成されている。随意的に、磁気薄膜34は、ニッケル鉄（NiFe）又はコバルト、あるいはこれらの材料の組み合せからなる合金又は層である。磁気薄膜34の代替的な材料は、例えば四酸化三鉄（Fe₃O₄）及び二酸化クロム（Cr0₂）、あるいは他の強磁性体材料又はフェリ磁性体材料を含む。

磁気薄膜34の上に絶縁材料36が付着されている。絶縁材料36は、磁気記憶セル10の絶縁体領域14のような、磁気記憶セル10の絶縁体領域を形成する層をもたらす。１つの実施形態において、絶縁材料36は、酸化アルミニウム（Al₂O₃）である。絶縁材料36の代替的な材料には、例えば二酸化ケイ素（Si0₂）、酸化タンタル（Ta₂0₅）、窒化シリコン（Si₃N₄）が含まれる。

絶縁材料36の上に磁気薄膜38が付着されている。磁気薄膜38は、記憶セル10の磁気薄膜12のような、磁気記憶セル10の能動領域を形成する材料の層をもたらす。随意的に、磁気薄膜38は、ニッケル鉄（NiFe）又はコバルト、あるいはこれらの材料の組み合わせからなる合金又は層である。磁気薄膜38の代替的な材料は、例えば四酸化三鉄（Fe₃O₄）及び二酸化クロム（Cr0₂）、あるいは他の強磁気性体材料又はフェリ磁性体材料を含む。

図４は、図３に示す材料のパターン形成、パターニングを示す。図４（及び図５〜図１０）は、下部導体をその長さの方向と平行な断面で示す。パターン形成は、フォトリソグラフィを利用して、磁気薄膜38の上にフォトレジスト40を含むフォトレジストの線を形成することによって行われる。フォトレジスト線40は、メモリの下部導体の長さ及び磁気記憶セル10の１つの寸法を画定する。エッチング工程を実施して、フォトレジストで保護されていない材料を基板20から除去する。エッチングは、例えばイオンミリング、湿式化学エッチング又は反応性イオンエッチングによって行われる。フォトレジスト20によってもたらされる保護によって、結果、図４に示す材料からスタック構造、積層体構造42が形成される。

スタック構造42は、導体材料30の残部である下部導体50を含み、これは図４〜図１０においてその長さ方向で示されている。またスタック構造42は、反強磁性体材料32から残される帯状の反強磁性体材料52を含む。帯状の反強磁性体材料52は、磁気記憶セル10の磁気方向M2を、導体50の長さ方向と平行にピン留めする。またスタック構造42は、帯状の磁気薄膜54、帯状の誘電体材料56、帯状の磁気薄膜58を含み、これらはそれぞれ磁気薄膜34、誘電体材料36、磁気薄膜38から残されたものである。帯状の磁気薄膜54、帯状の誘電体材料56、帯状の磁気薄膜58は、後のパターン形成によって磁気記憶セル10に形成される。

図５は、スタック構造42の側面、基板20の露出領域、ビア22を最初に覆っている保護誘電体70の薄膜層を示す断面図である。保護誘電体70は、フォトレジスト40を含むスタック構造42及び基板20の露出領域の上に、例えば約50 nm（約500オングストローム）以下の誘電体材料の薄膜層として最初に付着される。随意的に、この層の厚みを、例えば約10 nm（約100オングストローム）、約20 nm（約200オングストローム）、約30 nm（約300オングストローム）、約40 nm（約400オングストローム）又は約50 nm（約500オングストローム）とすることができる。さらに、保護誘電体70は、例えばエッチングによって基板20の上からほとんどの部分除去され、スタック構造42の側面を絶縁したままビア22が露出される。１つの実施形態によれば、そのような除去の後、保護誘電体70は、スタック構造42のすぐ隣りのみにおいて基板20上に重なっている。またメモリの導体をパターン形成するために使用されたフォトレジスト40及び他のフォトレジスト線が、例えば溶剤と共に超音波攪拌機を使用することによって除去される。例えば図６に示すように、結果得られた保護誘電体70は、一般に、メモリの上部導体を形成した後、磁気薄膜54の縁と磁気薄膜58の縁の間の短絡を防ぐか又は減少させる。

図７は、スタック構造42及び保護誘電体70の上に付着されている導体材料80の断面を示す図である。導体材料80は、メモリの上部導体を形成するための導電材料層をもたらす。導体材料80は、ビア22と直接接続されている。導体材料80は、例えば銅、アルミニウム、金、又はこれらの材料を含む合金のような導電材料から形成されている。

図８を参照すると、導体材料80から、上部導体82、84、86がパターン形成されている。上部導体82、84のパターン形成によって、上部導体82、84と、各磁気記憶セル10の層が自動的に位置合わせされる。上部導体82、84は、フォトリソグラフィを使用して、導体材料80の上部にフォトレジスト線90、92を含むフォトレジスト線を形成することによってパターン形成される。フォトレジスト線94が、ビア22の上の領域の導体材料80の表面に付着され、ビア22と接触した状態の上部導体86が形成される。

イオンミリング工程又は他のエッチング工程を利用して、フォトレジスト90、92、94によって保護されていない材料が除去される。図９に示すように、この工程を利用して、スタック構造42の下部導体50まで、下方に向かって材料が除去される。この工程の後、フォトレジスト90、92、94も除去される。図９は、付着された帯状の磁気薄膜58及び付着された帯状の誘電体56から形成されている磁気薄膜58及び誘電体領域56をそれぞれ含む２つの磁気記憶セル10を示す。また各セル10は、付着された帯状の反強磁性体材料52から残った反強磁性体材料52と、最初に付着された帯状の磁気薄膜54から残った磁気薄膜54と、下部導体50とを含む。

上部導体82と84のパターン形成によって、磁気記憶セル10内の能動磁気薄膜がパターン形成され、自動的に位置合わせされる。結果として、磁気記憶セル10の導体82、84、及び能動層又は誘電体層に対して別個のパターンマスクを使用したり、そのようなパターンマスクを正確に位置合わせしたりする必要がなくなる。さらに、セル10の上部導体82及び84は、基板20に形成されているビア22に直接接続されている上部導体86と同時に付着されている。本発明の実施形態によれば、導体82及び84並びに導体86は、互いに電気的に連絡している。ビア22と導体86の間の接触をパターン形成したり、保護誘電体70からエッチングしたりする必要がない。その代わりに、例えばスタック構造42の側面を絶縁したまま、導体材料80にビア22を露出させるために、導体材料80を付着させる際には、基板20上のほとんどの部分から既に保護誘電体70が除去されている。導体86がビア22上に付着され、導体82及び84が磁気メモリセル10上に付着されている。

図１０に示すように、図９に示す構造は、例えば誘電体層100である絶縁材料で覆われている。随意的に、誘電体層100は平坦化され、磁気記憶セル10の上に磁気記憶セルの別のアレイが形成される。これは、単結晶半導体基板が必要でないために可能である。磁気記憶セルの多数の層を形成可能とすることによって、固体記憶装置に達成することのできる全体的な密度が高まる。図１０は、図１１の線10−10に沿って切断した代表的な側面の断面図である。

図１１は、磁気記憶セル110のアレイと、磁気記憶セル110に対する読み書きアクセスを可能とする上部導体112及び下部導体114のアレイとを含む典型的な固体記憶装置105の平面図である。図１１のセル110、上部導体112及び下部導体114はそれぞれ、図１０のセル10、上部導体82、84、86及び下部導体50を表している。随意的に、メモリ105は、相互接続するビアと共に、導体112、114及びセル110の複数の層を含む。

図１２は、図１１の線12−12に沿って切断したメモリ105の代表的な側面の断面図である。上部導体112が、隣り合うセル110の間の空間116を充填しており、導体112は比較的厚く、セル110の間の空間116は比較的小さい。上部導体112は、隣り合う下部導体114の間と、アレイの隣り合う磁気メモリセル110の間に付着されている。絶縁誘電体材料又は絶縁誘電体層70は、各記憶セル110のスタック又は積層体の側面のまわりの又は側面の上部導体112と下部導体114の間に配置され、記憶セル110を絶縁している。随意的に、メモリ105は、例えば磁気ランダムアクセスメモリ（MRAM）、読み取り専用メモリ（ROM）、プログラム可能読み取り専用メモリ（PROM）、ワンタイムプログラマブル（OTP）メモリ、相変化メモリである多数の異なる形式のメモリのうちの１つとすることができる。

記憶セル110は、論理状態を有する情報を記憶する手段の一例であり、各セルは記憶ユニットを含む。隣り合う記憶ユニット110の間には、介在ギャップ又は空間116がある。一般に、直交する導体112及び114は、情報を記憶するために使用される手段の論理状態を読み取るのに有用な手段の一例である。一般に、読み取るために使用される手段は、情報を記憶するために使用される手段の介在ギャップを充填している。

本発明の追加の実施形態によれば、メモリは、磁気メモリセル10、110のアレイを含み、各磁気メモリセルは、情報ビットを記憶するように適合され及び/又はパターン形成されたスタック又は積層体を含む。ビア又は相互接続22、24（例えば図１０）は、磁気メモリセルと連絡しており、導体112、114は、磁気メモリセル及び相互接続22、24と連絡している。例えば図１０に示す位置の追加の位置又は他の位置に配置されている相互接続又はビアもまた意図されている。例えば書き込み電流を駆動するために、各導体50に接続するための２つの相互接続24が意図されている。導体112は、アレイの隣り合う磁気メモリセルの間の空間116を充填している。導体112は、やはり磁気メモリセルをパターン形成するパターン形成工程によって形成されている上部導体を含む。磁気メモリセルのアレイは基板20上に支持され、相互接続22及び24は、基板20内の回路に接続されている。下部導体114は、上部導体112と概して直交して配置されており、各下部導体114は、アレイの複数の磁気メモリセルを支持し、したがってそれらのセルに共通の導体である。セルは、第１のビア又は相互接続24の上に重なっているか又は連絡しており、上部導体112は、絶縁層70と磁気セルの上に付着され、また上部導体は、メモリ構造の第２のビア又は相互接続22の上に重なっている。下部導体の間の領域を上部導体で充填する利点は、上部導体が、ビットセルの間の領域でより厚くなり、ビットセルの上でより薄くなることである。この結果、抵抗性導体の高さが低くなり、導体が被覆されていない場合、より強い電界を生成するには、ビットセルの上の導体はより薄いことが望ましい。

図１３を参照すると、基板上に形成されている第１の導体を含む電子記憶装置を作成する方法は、第１の導体が基板を少なくとも部分的に介して延伸する第１のポストと接触しており、ステップ130で、第１の導体上に記憶セル材料を付着させるステップを含む。また、方法は、ステップ135で、記憶セル材料から記憶セルを形成するステップを含み、隣り合う記憶セルは、第１の導体と隣接する介在空間を画定する。方法は、ステップ140で、基板と記憶セル材料上に保護層を付着させるステップを含む。ステップ145の、基板から保護層の一部分を除去するステップの後、結果として、例えば先に図６に関して説明したように、残りの保護層は、基板の、記憶セル材料のすぐ隣りの部分だけを覆うこととなる。除去するステップ145により、基板を少なくとも部分的に貫通する第２のポストが露出される。また方法は、ステップ150で、記憶セル材料上と第２のポスト上に第２の導体をパターン形成するステップを含む。またパターン形成するステップ150は、記憶セル材料をパターン形成して第１の導体上に複数の記憶セルを形成し、その結果能動層と、随意的に、記憶セル材料の基準層及び誘電体領域がパターン形成される。第２の導体を形成する第２の導体材料が付着され、隣り合う記憶セルの間の空間が概して充填される。概して、第２の導体材料は、記憶セル材料上と第２のポストの上に同時に付着される。本発明の実施形態によれば、記憶セルは、下部導体がパターン形成されるとき、１つの方向又は１つの次元をもってパターン形成され、上部導体がパターン形成されるとき、他の方向又は先とは異なる次元をもってパターン形成される。

図１４は、本発明の１つの実施形態によるメモリ105の読み取りセル110の配列を示す。メモリ105は、図１１の下部導体114と類似の一組の下部導体220、222、224と、図１１の上部導体112と類似の一組の上部導体226、228を含み、図１１のセル110と類似の磁気記憶セル240〜250に対する読み書きアクセスが可能である。磁気記憶セル242は、例えば導体226に読み取り電圧Ｖ_rdを適用し、導体222を読み取り電流増幅器、センス電流増幅器260の入力252に結合することによって読み取られる。磁気記憶セル242を横切る電位Ｖ_rdによって、読み取り電流増幅器260の入力252に読み取り電流、センス電流が流れる。読み取り電流の大きさは、磁気記憶セル242の抵抗、したがってその論理状態を示す。読み取り操作において、導体220及び224には、一対のトランジスタ270〜272を利用してアース電位が適用される。さらに、読み取り電流増幅器260の入力252は、見掛けのアース電位を有し、これは、導体222が見掛けのアース電位を有することを意味している。導体220〜224のアース電位と見掛けのアース電位によって、導体220〜224の間の電流の流れる量が減少する。この電流の流れは、漏れ電流として知られている。導体220〜224の漏れ電流の量が減少すると、磁気記憶セル10の読み取り操作における信号対雑音比が高くなる。導体220〜224の電位を等しくすることは、様々な回路を利用することにより実現可能である。例えばトランジスタ270及び272は、導体220及び224に電位Ｖ_xを適用し、入力252は電位Ｖ_xを有する。さらに、各導体は、対応する読み取り電流増幅器の入力に結合することが可能である。随意的に、読み取り電流増幅器の入力は、見掛けのアースであり、又はすべての導体220〜224の電位が等しいのであれば、何らかの他の電位を有する。さらに、トランジスタ及び読み取り電流増幅器の任意の組み合わせを利用して、読み取り操作における導体220〜224の電位を等しくすることができる。

図１４の読み取りシステム、センスシステムは、本発明の実施形態によるメモリ及び磁気セルと共に使用される読み取りシステムの一例にすぎない。代替的なシステムによれば、例えば静的ランダムアクセスメモリ（SRAM）の場合に、随意的に一対の磁気セルは単一ビットを画定し、随意的にセンス増幅器260は差分センス増幅器である。例えばバッファランダムアクセスメモリ（BRAM）の場合には、一群のメモリセル用の１つの参照ビットと、対応する読み取り配列、センス配列も意図されている。また他の形式のセンス増幅器も意図されている。

この開示は、導体と磁気層をパターン形成するエッチングについて説明している。特定の状況において、特に導体がCuである場合に有利なことがあるもう１つの導体パターン形成工程は、ダマシンプロセスである。ダマシンプロセスでは、絶縁体にトレンチが形成され、さらにこのトレンチに、例えばCuである金属が充填され、次に絶縁体上の不要なCuが研磨によって除去される。その結果、導体が概して平坦化される。ダマシンプロセスは、特定の状況において、上部導体をパターン形成するのに特に有効である。１つの実施形態によれば、Cuの研磨後、Cuの周囲の絶縁体がエッチングされ、それによってパターン形成されたCu線が、下にある磁気メモリセルをエッチングするためのマスクとして利用される。随意的に、ダマシンプロセスは下部導体を形成するために使用される。磁気スタックは、パターン形成された後、導体の上に付着される。次に、磁気層を付着する際のシャドーイングにより、行と列の間の電気的な絶縁が行われる。さらに本開示は、上部導体をパターン形成するとき、磁気スタックの全厚みをパターン形成する事例について説明している。基準層をその方向でパターン形成する必要はなく、本発明の実施形態によれば、パターン形成されていない基準層も意図されている。本明細書に示した下部導体の縁を被覆するために、「スペーサ」構造として知られているパターン形成構造の縁だけを覆う工程が意図されている。

以上の本発明の詳細な説明は、例示を目的として提供され、網羅的なものではなく、開示した厳密な実施形態に本発明を限定するものでもない。

本発明の実施形態による磁気記憶セルのデータビットの記憶を示す図である。本発明の実施形態による磁気記憶セルのデータビットの記憶を示す図である。本発明の実施形態の、最初に基板上に付着され、次に導体と磁気記憶セル内に形成された一連の材料を示す断面図である。本発明の実施形態の、図３に示す材料のパターン形成を示す断面図である。本発明の実施形態の、パターン形成されたスタック構造の側面及び基板の露出領域を覆う保護誘電体層を示す断面図である。本発明の実施形態による部分的に除去された保護誘電体層を示す断面図である。本発明の実施形態の、スタック構造及び保護誘電体の上に付着されている上部導体材料を示す断面図である。本発明の実施形態による上部導体材料のパターン形成を示す断面図である。本発明の実施形態によるパターン形成された上部導体材料を示す断面図である。本発明の実施形態による付着された保護誘電体層を示す断面図である。本発明の実施形態によるメモリの平面図である。本発明の実施形態の、図１１に示すメモリの断面図である。本発明の実施形態による方法を示すフローチャートである。本発明の実施形態による磁気記憶セルを読み取る構成を示す図である。

符号の説明

１０、１１０磁気メモリセル
２０基板
２２、２４相互接続
１１２上部導体
１１４下部導体
１１６空間

Claims

それぞれが情報ビットを記憶するように適合されている磁気メモリセル（10、110）のアレイと、
前記磁気メモリセルと連絡している相互接続（22、24）と、
前記磁気メモリセル及び前記相互接続と連絡しており、前記アレイの隣り合う磁気メモリセルの間の空間（116）を充填している導体（112、114）と
を含むメモリ。
前記導体（112、114）が、前記磁気メモリセルもパターン形成するパターン形成工程によって形成されている上部導体（112）を含む請求項１に記載のメモリ。
基板（20）をさらに含み、前記磁気メモリセルのアレイが前記基板上に支持され、前記相互接続が前記基板を少なくとも部分的に貫通している請求項１に記載のメモリ。
前記アレイの隣り合う磁気メモリセルの間の空間を充填している前記導体が、前記アレイの下部導体（114）の間及び、前記隣り合う磁気メモリセルの間に配置されている上部導体（112）である請求項１に記載のメモリ。
基板上に形成されている第１の導体を含む電子メモリを形成する方法であって、前記第１の導体が、前記基板を少なくとも部分的に介して延伸している第１のポストと接触しているものにおいて、
前記第１の導体上に記憶セル材料を付着させるステップ（130）と、
前記基板及び前記記憶セル材料上に保護層を付着させるステップ（140）と、
残る保護層が前記基板上の前記記憶セル材料の周辺のすぐ近くだけを覆うように、前記基板から保護層の一部分を除去し、前記基板を少なくとも部分的に介して延伸する第２のポストを露出させるステップ（145）と、
前記記憶セル材料上及び前記第２のポスト上で第２の導体をパターン形成するステップ（150）と
を有する方法。
前記パターン形成するステップ（150）が、前記第１の導体上に複数の記憶セルを形成するように前記記憶セル材料をパターン形成する請求項５に記載の方法。
前記パターン形成するステップ（150）が、前記記憶セル材料を１つの方向でパターン形成し、前記方法がさらに、前記第１の導体をパターン形成するステップを有し、前記第１の導体パターンをパターン形成するステップが、前記記憶セル材料を別の方向でパターン形成する請求項６に記載の方法。
前記パターン形成するステップ（150）が、前記記憶セル材料から記憶セル（10、110）を形成するステップを含み、隣り合う記憶セルが、前記第１の導体と隣接した介在空間（116）を画定する請求項５に記載の方法。
前記第２の導体を形成する第２の導体材料を付着させ、隣り合う記憶セルの間の空間（116）を概して充填するステップをさらに有する請求項８に記載の方法。
メモリであって、
論理状態を有する情報を記憶する手段であって、隣り合う記憶ユニットの間の介在ギャップ（116）を画定する複数の記憶ユニット（10、110）を含む情報を記憶する手段と、
前記記憶する手段の前記論理状態を読み取る手段（112、114）とを含み、
前記読み取る手段が、前記記憶する手段の前記介在ギャップ（116）を充填しているメモリ。